JP4254884B2 - 力率改善回路 - Google Patents

Description

本発明は、力率改善機能を有する昇圧型の力率改善回路に関する。

交流電源の交流電圧を整流器と平滑コンデンサとにより直流電圧に変換する場合、入力電流が歪み、力率が低下する。このため、昇圧リアクトル、スイッチング素子、整流ダイオード及び平滑コンデンサからなる昇圧チョッパ回路を、整流器の出力に接続して、入力電流の歪みを小さくする力率改善回路が用いられている。

力率改善回路の制御方式は、所定の期間、スイッチング素子をオンさせて昇圧リアクトルに電流を流し、スイッチング素子がオフすると昇圧リアクトルに流れる電流がゼロになったことを検出し、スイッチング素子を再びオンさせるＤＣＭ（Discontinuous Conduction Mode）方式と、昇圧リアクトルに流れる電流には関係なく所定の周期でＰＷＭ制御を行うＣＣＭ（Continuous Conduction Mode）方式がある。

図７は従来の力率改善回路を示す図である。図７に示す力率改善回路は、ＣＣＭ方式であり、交流電源１、交流電源１に含まれる電磁波ノイズを除去するフィルタ２、フィルタ２を介する交流電源１の交流電圧を整流する全波整流器３、全波整流器３からの整流電圧を平滑する平滑コンデンサＣ１を有する。

また、平滑コンデンサＣ１の両端には、昇圧リアクトルＬ１とＭＯＳＦＥＴ等からなるスイッチング素子Ｑ０と抵抗Ｒ３とからなる第１直列回路が接続されている。スイッチング素子Ｑ０のドレイン−ソース間には、ダイオードＤ１と平滑コンデンサＣ２とからなる第２直列回路が接続されている。昇圧リアクトルＬ１とダイオードＤ１との直列回路の両端にはダイオードＤ２が接続され、平滑コンデンサＣ２の両端には抵抗Ｒ１と抵抗Ｒ２との直列回路が接続されている。

制御回路１０ａは、所定の発振周波数のクロック信号を生成する発振回路１１と、ＰＷＭ制御部１４とを有する。ＰＷＭ制御部１４は、抵抗Ｒ１と抵抗Ｒ２との分圧電圧により平滑コンデンサＣ２の電圧を検出して端子Ｖ_ＳＥに入力し、端子Ｖ_ＳＥの電圧と基準電圧との誤差である誤差信号を生成し、発振回路１１から出力されるクロック信号ＣＬＫの周期で三角波信号を生成し、生成された三角波信号と誤差信号とを比較することによりＰＷＭ信号を生成し、ＰＷＭ信号によりスイッチング素子Ｑ０をオン／オフさせる。

また、平滑コンデンサＣ１の両端には、抵抗Ｒ６と抵抗Ｒ７との直列回路が接続され、抵抗Ｒ６と抵抗Ｒ７との接続点は、制御回路１０ａの端子Ａ_ＤＪを介して発振回路１１に接続されている。

抵抗Ｒ３は、昇圧リアクトルＬ１に流れる電流を検出し、過電流を保護するための検出抵抗である。即ち、抵抗Ｒ３に流れる電流に対応する電圧を抵抗Ｒ４を介してＰＷＭ制御部１４に入力し、ＰＷＭ制御部１４が抵抗Ｒ４に発生する電圧により過電流を保護するようになっている。

次に、このように構成された従来の力率改善回路の動作を説明する。まず、スイッチング素子Ｑ０がオンすると、交流電源１→フィルタ２→全波整流器３→昇圧リアクトルＬ１→スイッチング素子Ｑ０→抵抗Ｒ３→全波整流器→フィルタ２→交流電源１の経路で電流が流れて、昇圧リアクトルＬ１にエネルギが蓄積される。

次に、スイッチング素子Ｑ０がオフすると、交流電源１→フィルタ２→全波整流器３→昇圧リアクトルＬ１→整流ダイオードＤ１→平滑コンデンサＣ２（及び負荷（図示なし））→抵抗Ｒ３→全波整流器３→フィルタ２→交流電源１の経路で電流が流れる。昇圧リアクトルＬ１に蓄積されたエネルギーの放出と交流電源１により平滑コンデンサＣ２が充電され、負荷にエネルギーが供給される。

次に、ＰＷＭ制御部１４からのＰＷＭ信号により、再びスイッチング素子Ｑ０がオンすると、交流電源１→フィルタ２→全波整流器３→昇圧リアクトルＬ１→スイッチング素子Ｑ０→抵抗Ｒ３→全波整流器→フィルタ２→交流電源１の経路で電流が流れる。このとき、整流ダイオードＤ１のアノードは、平滑コンデンサＣ２のマイナス側の電位になるので、平滑コンデンサＣ２の電圧が整流ダイオードＤ１に逆方向に印加される。

ＣＣＭ方式の力率改善回路は、昇圧リアクトルＬ１のインダクタンス、スイッチング素子Ｑ０のオン期間、昇圧リアクトルＬ１に印加される電圧等で決定される一定以上の電力を出力すると、昇圧リアクトルＬ１に流れる電流が直流重畳し、昇圧リアクトルＬ１は、常に電流が流れる。昇圧リアクトルＬ１が直流重畳すると、昇圧リアクトルＬ１から整流ダイオードＤ１に電流が流れているときにスイッチング素子Ｑ０がオンし、整流ダイオードＤ１は、オン状態から急激に逆方向の電圧が印加され、リカバリ電流が流れる。リカバリ電流は、短いパルス状の電流であるが、大きな電流が流れるので、ノイズが発生する。このノイズを抑制するため、一般的には整流ダイオードＤ１に並列にスナバ回路を設けている。

図７に示す従来の力率改善回路では、平滑コンデンサＣ１の両端電圧を抵抗Ｒ６と抵抗Ｒ７とで分圧した電圧を制御回路１０ａの端子Ａ_ＤＪから発振回路１１に入力し、発振回路１１が端子Ａ_ＤＪからの電圧により発振周波数を変化させている。このため、スイッチング素子Ｑ０のＰＷＭ信号の周波数が端子Ａ_ＤＪの電圧、即ち、交流電源１の電圧に比例して変化することで、発生するノイズの周波数を拡散させてノイズを抑制している。

なお、図７に示す力率改善回路と同様な従来の力率改善回路として、例えば、特許文献１や特許文献２が知られている。
米国特許５４５９３９２号 米国特許７１２３４９４号

ＣＣＭ方式の力率改善回路で発生するノイズを抑制する場合、整流ダイオードＤ１に並列にスナバ回路を設ける方法は、簡単で有効である。しかし、ノイズを発生させるエネルギーをスナバ回路で熱に変換させるため、発熱が大きくなり、効率が低下する。

また、特許文献１、特許文献２又は図７に示す力率改善回路では、交流電源１の電圧により制御回路１０ａの発振周波数を変化させる方法は、効率を低下させることなくノイズを抑制できる。しかし、高圧の交流電源１の交流電圧を直接検出するので、検出による損失が比較的大きくなる。また、制御回路１０ａに新たなＡ_ＤＪ端子を設けることになるので、力率改善回路をＩＣ（集積回路）化するのが困難になる。

本発明は、発生するノイズを拡散でき、効率が良くしかも簡単な構成からなる力率改善回路を提供することにある。

前記課題を解決するために、請求項１の発明は、交流電源の交流電圧を整流する整流器と、前記整流器の出力に並列に接続され、昇圧リアクトルとスイッチング素子とが直列に接続された第１直列回路と、前記スイッチング素子に並列に接続され、整流ダイオードと平滑コンデンサとが直列に接続された第２直列回路と、所定の発振周波数を有するクロック信号を生成する発振回路と、前記発振回路で生成されたクロック信号の周期で且つ前記平滑コンデンサの電圧値に応じて、前記スイッチング素子を駆動するための駆動信号を生成する制御回路とを有し、前記発振回路は、前記スイッチング素子の前記駆動信号で入力の交流電圧の変化を検出し、該検出信号に応じて、前記所定の周波数を変化させることを特徴とする。

請求項２の発明は、請求項１記載の力率改善回路において、前記発振回路は、発振用コンデンサと、前記発振用コンデンサの充電及び放電を繰り返し行うことにより前記所定の発振周波数を有するクロック信号を生成する信号生成部と、前記スイッチング素子の前記駆動信号で入力の交流電圧の変化を検出し、該検出信号に応じて、前記発振用コンデンサの充電電流と放電電流との少なくとも一方の電流を所定値だけ増加又は減少させることにより前記信号生成部のクロック信号の前記所定の発振周波数を変化させる周波数制御部とを有することを特徴とする。

請求項１の発明によれば、発振回路は、スイッチング素子の駆動信号で入力の交流電圧の変化を検出し、該検出信号に応じて、クロック信号の所定の発振周波数を変化させる。ＣＣＭ方式の力率改善回路は、スイッチング素子の駆動信号のデューティー比が交流電源の電圧に応じて変化するので、発振回路の発振周波数、即ちスイッチング素子の駆動信号のオン／オフ周波数が交流電源の電圧に応じて変化し、発生するノイズを拡散でき、効率が良くしかも簡単な構成からなる力率改善回路を提供できる。

請求項２の発明によれば、発振回路は、発振用コンデンサの充放電電流を、スイッチング素子の駆動信号で入力の交流電圧の変化を検出し、該検出信号に応じて所定値だけ増加又は減少させることにより、発振周波数を変化させるので、構成を簡単化でき、力率改善回路を容易にＩＣ化できる。

以下、本発明の力率改善回路の実施の形態を図面を参照しながら詳細に説明する。

図１は本発明の実施例１の力率改善回路を示す図である。図１に示す実施例１の力率改善回路は、図７に示した従来の力率改善回路に対して、全波整流器３の出力に接続された抵抗Ｒ６、抵抗Ｒ７を削除し、ＰＷＭ制御部１４の出力端子ＶＧと発振回路１２とを接続したことを特徴とする。

発振回路１２は、所定の発振周波数を有するクロック信号を生成し、ＰＷＭ制御部１４の出力端子Ｖ_Ｇからのスイッチング素子Ｑ０のＰＷＭ信号を入力し、このＰＷＭ信号に応じて、クロック信号の所定の発振周波数を変化させる。

ＰＷＭ制御部１４は、発振回路１２で生成されたクロック信号の周期で且つ平滑コンデンサＣ２の電圧値に応じて、スイッチング素子Ｑ０をオン／オフさせるためのＰＷＭ信号を生成する。

図２は本発明の実施例１の力率改善回路に設けられた発振回路を示す図である。図２において、電源Ｒｅｇとグランド間にはＦＥＴＱ１と定電流源Ｉoscとの直列回路が接続され、定電流源Ｉoscの両端にはＦＥＴＱ８と定電流源ＩADJとの直列回路が接続されている。電源Ｒｅｇとグランド間には、ＦＥＴＱ２とＦＥＴＱ５との直列回路が接続されるとともに、ＦＥＴＱ３とＦＥＴＱ６との直列回路が接続されている。ＦＥＴＱ５の両端にはＦＥＴＱ４が接続されている。

ＦＥＴＱ３とＦＥＴＱ６との接続点には、発振用コンデンサＣosc及びコンパレータＣＯＭＰ１の−端子が接続されている。電源Ｒｅｇとグランド間には抵抗Ｒ８と抵抗Ｒ９との直列回路が接続され、抵抗Ｒ８と抵抗Ｒ９との接続点はコンパレータＣＯＭＰ１の＋端子に接続されている。

コンパレータＣＯＭＰ１の出力端子はインバータＩＮＶ１の入力端子に接続され、インバータＩＮＶ１の出力端子はインバータＩＮＶ２の入力端子及びＦＥＴＱ７のゲートに接続されている。ＦＥＴＱ７のドレイン−ソース間は抵抗Ｒ８の両端に接続されている。インバータＩＮＶ２の出力端子は、クロック信号を出力するとともに、ＦＥＴＱ４のゲートに接続されている。ＦＥＴＱ８のゲートにはＰＷＭ制御部１４からＰＷＭ信号が入力されるようになっている。

コンパレータＣＯＭＰ１、抵抗Ｒ８，Ｒ９及びＦＥＴＱ７は、発振用コンデンサＣoscの充放電を決定する。インバータＩＮＶ１，ＩＮＶ２、ＦＥＴＱ４及びＦＥＴＱ７は、発振用コンデンサＣoscの充放電動作を切替える。ＦＥＴＱ１，Ｑ３は、第１カレントミラー回路を構成し、定電流源Ｉoscの電流をＦＥＴＱ３に流すことにより発振用コンデンサＣoscを充電する。ＦＥＴＱ５，Ｑ６は、第２カレントミラー回路を構成し、定電流源Ｉoscのｎ倍（ｎは１以上の任意の数値）の電流をＦＥＴＱ６に流すことにより、発振用コンデンサＣoscを放電する。なお、ＦＥＴＱ８と定電流源ＩADJとは、本発明の周波数制御部を構成する。

図２に示す構成において、ＦＥＴＱ８と定電流源ＩADJとを除く全ての構成は、本発明の信号生成部を構成している。

次にこのように構成された実施例１の力率改善回路の動作、ここでは発振回路１２の動作を詳細に説明する。

まず、ＦＥＴＱ８がオフしている状態について説明する。発振用コンデンサＣoscが充電されていない状態では、コンパレータＣＯＭＰ１はＨレベルを出力する。インバータＩＮＶ１はＬレベルを出力するので、ＦＥＴＱ７はオフし、抵抗Ｒ８の両端には電圧Ｒegを抵抗Ｒ８と抵抗Ｒ９とで分圧した電圧が発生し、この電圧がコンパレータＣＯＭＰ１の＋端子に入力され第１閾値となる。インバータＩＮＶ２はＨレベルを出力するので、ＦＥＴＱ４はオンし、第２カレントミラー回路はＦＥＴＱ６に電流を流さない。

まず、ＦＥＴＱ１に定電流源Ｉoscの電流が流れると、第１カレントミラー回路のＦＥＴＱ３にも定電流源Ｉoscの電流が流れるため、発振用コンデンサＣoscは定電流源Ｉoscの電流で充電される。そして、発振用コンデンサＣoscの電圧が第１閾値になると、コンパレータＣＯＭＰ１の出力は反転してＬレベルになる。同時に、インバータＩＮＶ１はＨレベルになり、ＦＥＴＱ７がオンする。このため、コンパレータＣＯＭＰ１の＋端子は第１閾値より低い第２閾値になり、コンパレータＣＯＭＰ１の出力はＬレベルを維持する。

また、インバータＩＮＶ２はＬレベルになり、ＦＥＴＱ４がオフするので、第２カレントミラー回路が有効になり、ＦＥＴＱ６に電流が流れる。すると、ＦＥＴＱ３の電流ＩＱ３とＦＥＴＱ６の電流ＩＱ６の差の電流（ＩＱ３−ＩＱ６）によって発振用コンデンサＣoscは放電する。このため、ＦＥＴＱ６にはＦＥＴＱ３の電流と発振用コンデンサＣoscの放電電流が流れる。

発振用コンデンサＣoscの電圧が低下して第２閾値になると、コンパレータＣＯＭＰ１の出力は反転してＨレベルになる。同時に、インバータＩＮＶ１はＬになるので、ＦＥＴＱ７はオフし、コンパレータＣＯＭＰ１の＋端子は第１閾値電圧に上昇するので、コンパレータＣＯＭＰ１の出力はＨレベルを維持する。また、インバータＩＮＶ２はＨレベルになるので、ＦＥＴＱ４はオンし、第２カレントミラー回路はＦＥＴＱ６に電流を流さない。このため、再び発振用コンデンサＣoscはＦＥＴＱ３の定電流源Ｉoscの電流で充電される。以上の動作を繰り返すことにより、クロック信号ＣＬＫが出力される。

また、実施例１では、ＦＥＴＱ８のゲートにＰＷＭ制御部１４からＰＷＭ信号（スイッチング素子Ｑ０を駆動する信号）が入力される。このため、ＰＷＭ信号がＨレベルのとき（スイッチング素子Ｑ０を駆動しているとき）、第１カレントミラー回路のＦＥＴＱ１に流れる電流は、定電流源Ｉoscの電流と定電流源ＩADJとの合計電流となる。

発振用コンデンサＣoscは、第１カレントミラー回路のＦＥＴＱ３を流れる電流（ＦＥＴＱ１の電流と同じ）で充電されるので、発振用コンデンサＣoscの電圧は、充電電流が増加した分だけ早く第１閾値に達する。このため、発振回路１２から出力されるクロック信号ＣＬＫの発振周波数が上昇する。ＰＷＭ信号がＨレベルの期間が長くなれば、その分コンデンサＣoscを充電する電流が増えることになるので、さらに発振周波数が上昇する。

ＰＷＭ信号のＨレベルの期間が発振用コンデンサＣoscの放電期間になると、発振用コンデンサＣoscは、放電電流（ＩＱ３−ＩＱ６）で放電される。ＦＥＴＱ６を流れる電流は、ＦＥＴＱ３を流れる電流より所定の倍率で多く流れるように設定されているので、放電時間も短くなり、周波数はさらに上昇する。

このように実施例１では、ＰＷＭ信号がＨレベルの期間に発振用コンデンサＣoscの充電電流及び放電電流を大きくすることにより、発振回路１２の出力のクロック信号ＣＬＫの周波数を変えることができる。

一般にＣＣＭ方式の力率改善回路は、平滑コンデンサＣ２の電圧と交流電源１の電圧（全波整流器３の出力）を検出し、平滑コンデンサＣ２の電圧を一定に制御し、且つ入力電流波形を交流電源１の入力電圧波形と同じになるように、スイッチング素子Ｑ０を周波数固定でＰＷＭ制御する。このため、ＰＷＭ信号は入力電圧に応じてデューティー比比が変わる。

即ち、交流電源１の入力電圧Ｖｉｎがゼロ付近ではスイッチング素子Ｑ０のオン時間（ＰＷＭ信号のＨレベルの期間）が長くなり、交流電源１の入力電圧Ｖｉｎがピーク付近ではスイッチング素子Ｑ０のオン時間（ＰＷＭ信号のＨレベルの期間）が短くなる。このため、実施例１の発振回路１２は、交流電源１の交流電圧によって出力の信号ＣＬＫの周波数を変えることができる。

このように、制御回路１０は、発振回路１２の出力信号ＣＬＫの周期で、ＰＷＭ信号を生成するので、ＰＷＭ信号で駆動されるスイッチング素子Ｑ０は、交流電源１の電圧に応じて変化する周波数でオン／オフ動作する。この結果、ノイズの周波数成分は拡散され、ノイズが低減し、効率が良くなる。また、抵抗Ｒ６、抵抗Ｒ７及び端子Ａ_ＤＪを削除できるので、簡単な構成からなる力率改善回路を提供できる。

図３は本発明の実施例１の力率改善回路の動作を示す波形図である。図３において、Ｖｉｎは全波整流器３の出力波形、ＩDはスイッチング素子Ｑ０のドレイン電流、Ｆｒ１は発振回路１２のクロック信号ＣＬＫの周波数、ＰＷＭ信号は制御回路１０から出力されるＰＷＭ信号である。

図３において、交流電源１の電圧Ｖｉｎがゼロボルト付近では、ＰＷＭ信号のデューティー比が大きく、クロック信号ＣＬＫの周波数Ｆｒ１は大きく、交流電源１の電圧Ｖｉｎがピーク値付近では、ＰＷＭ信号のデューティー比が小さく、クロック信号ＣＬＫの周波数Ｆｒ１は小さくなる。

図４は本発明の実施例２の力率改善回路に設けられた発振回路を示す図である。実施例２の発振回路１２ａは、ＦＥＴＱ８と定電流源ＩADJとの直列回路をＦＥＴＱ１に並列に接続したことを特徴とする。図４に示す発振回路１２ａのその他の構成は、図２に示す実施例１の発振回路の構成と同一であるので、同一部分には同一符号を付し、その説明は省略する。

実施例１と同様に、ＦＥＴＱ３にはＦＥＴＱ１に流れる電流に等しい電流が流れ、この電流により発振用コンデンサＣoscが充電される。ＦＥＴＱ４がオフのとき、ＦＥＴＱ６にはＦＥＴＱ３に流れる電流に対して、所定の倍率の電流により発振用コンデンサＣoscが放電される。

次に、ＦＥＴＱ８がオフすると、ＦＥＴＱ１には定電流源Ｉoscの電流が流れる。また、ＰＷＭ信号によりＦＥＴＱ８がオンすると、ＦＥＴＱ１には定電流源Ｉoscの電流と定電流源ＩADJとの差の電流（Ｉosc−ＩADJ）が流れる。即ち、実施例２では、ＦＥＴＱ８がオンすると、発振用コンデンサＣoscの充放電の電流が減少する。

このため、ＰＷＭ信号のＨレベルの期間が長いと、発振用コンデンサＣoscの充放電の期間が長くなり、クロック信号ＣＬＫの周波数が低くなる。制御回路１０は、発振回路１２ａのクロック信号ＣＬＫの周期で、ＰＷＭ信号を生成するので、ＰＷＭ信号で駆動されるスイッチング素子Ｑ０は、交流電源１の入力電圧Ｖｉｎに応じて変化する周波数でオン／オフ動作する。この結果、ノイズの周波数成分は拡散され、ノイズが低減し、効率が良くなる。従って、実施例１の効果と同様な効果が得られる。

図５は本発明の実施例２の力率改善回路の動作を示す波形図である。図５において、Ｖｉｎは全波整流器３の出力波形、ＩDはスイッチング素子Ｑ０のドレイン電流、Ｆｒ２は発振回路１２ａのクロック信号ＣＬＫの周波数、ＰＷＭ信号は制御回路１０から出力されるＰＷＭ信号である。

図５において、交流電源１の電圧Ｖｉｎがゼロボルト付近では、ＰＷＭ信号のデューティー比が大きく、クロック信号ＣＬＫの周波数Ｆｒ２は小さくなり、交流電源１の電圧Ｖｉｎがピーク値付近では、ＰＷＭ信号のデューティー比が小さく、クロック信号ＣＬＫの周波数Ｆｒ１は大きくなる。

図６は本発明の実施例３の力率改善回路に設けられた発振回路を示す図である。図６に示す発振回路１２ｂは、図２に示す発振回路１２の定電流源Ioscと定電流源ＩADJの代わりに、演算増幅器ＡＭ１、ＦＥＴＱ１０、抵抗Ｒ１０，Ｒ１１を設けたことを特徴とする。

ＦＥＴＱ１のドレインには、ＦＥＴＱ１０のドレインが接続され、ＦＥＴＱ１０のソースには抵抗Ｒ１０の一端と演算増幅器ＡＭ１の−端子が接続されている。抵抗Ｒ１０の他端は抵抗Ｒ１１の一端とＦＥＴＱ８のドレインとに接続され、抵抗Ｒ１１の他端とＦＥＴＱ８の他端は接地されている。演算増幅器ＡＭ１の＋端子には基準電源Ｖｒが接続され、演算増幅器ＡＭ１の出力端子はＦＥＴＱ１０のゲートに接続されている。演算増幅器ＡＭ１は、ボルテージフォロワを構成する。演算増幅器ＡＭ１の＋端子の電圧とＦＥＴＱ１０のソース電圧とが同一電圧となるように、ＦＥＴＱ１０のゲート電圧が設定される。

このような構成によれば、ＦＥＴＱ８がオフすると、ＦＥＴＱ１０のソース電圧は上昇するため、演算増幅器ＡＭ１の−端子の電圧も上昇し、演算増幅器ＡＭ１の出力電圧、即ち、ＦＥＴＱ１０のゲート電圧は低くなる。このため、ＦＥＴＱ１０とＦＥＴＱ１には比較的小さい電流が流れる。

また、ＰＷＭ信号によりＦＥＴＱ８がオンすると、ＦＥＴＱ１０のソース電圧は低下するため、演算増幅器ＡＭ１の−端子の電圧も低下し、演算増幅器ＡＭ１の出力電圧、即ち、ＦＥＴＱ１０のゲート電圧は高くなる。このため、ＦＥＴＱ１０とＦＥＴＱ１には比較的大きな電流が流れる。即ち、実施例３では、ＦＥＴＱ８がオンすると、発振用コンデンサＣoscの充放電の電流が増加する。

このように実施例３では、ＰＷＭ信号がＨレベルの期間に発振用コンデンサＣoscの充電電流及び放電電流を大きくすることにより、発振回路１２ｂの出力のクロック信号ＣＬＫの周波数を変えることができる。従って、実施例１の効果と同様な効果が得られる。

なお、実施例１乃至実施例３では、第１カレントミラー回路のＦＥＴＱ３に流れる電流を、ＦＥＴＱ１を流れる電流と同じとしたが、ＦＥＴＱ３に流れる電流を、ＦＥＴＱ１を流れる電流に比例した電流としても同様の効果が得られる。定電流源ＩADJは電流源であれば定電流でなくても良い。

また、実施例１乃至実施例３では、発振用コンデンサＣoscの充放電電流をＰＷＭ信号に基づいて変化させたが、第１カレントミラー回路、第２カレントミラー回路を別の定電流源で電流を決定し、第１カレントミラー回路の電流又は第２カレントミラー回路の電流だけをＰＷＭ信号に基づいて変化させても良い。周波数の変動は小さくなるが、第１カレントミラー回路の電流を変化させる場合、発振用コンデンサの放電電流が実施例１では減少し、実施例２では増加するので、充電期間の動作とは逆の動作をする。発振回路のデューティー比の設定によっては、発振回路の出力の周波数を増減させることができる。

さらに、実施例１乃至実施例３では、ＰＷＭ信号がＨレベルのとき発振用コンデンサＣoscの充放電電流を変化させたが、ＰＷＭ信号がＬレベルのときに発振用コンデンサＣoscの充放電電流を変化させても同様の効果が得られる。

本発明の実施例１の力率改善回路を示す図である。 本発明の実施例１の力率改善回路に設けられた発振回路を示す図である。 本発明の実施例１の力率改善回路の動作を示す波形図である。 本発明の実施例２の力率改善回路に設けられた発振回路を示す図である。 本発明の実施例２の力率改善回路の動作を示す波形図である。 本発明の実施例３の力率改善回路に設けられた発振回路を示す図である。 従来の力率改善回路を示す図である。

符号の説明

１ 交流電源
２ フィルタ
３ 全波整流器
１０，１０ａ 制御回路
１１，１２，１２ａ，１２ｂ 発振回路
１４ ＰＷＭ制御部
Ｌ１ 昇圧リアクトル
Ｑ０ スイッチング素子
Ｑ１〜Ｑ８,Ｑ１０ ＦＥＴ
Ｄ１〜Ｄ６ ダイオード
Ｃ１，Ｃ２ 平滑コンデンサ
Ｃ３ コンデンサ
Ｒ１〜Ｒ１１ 抵抗
ＣＯＭＰ１ コンパレータ
ＩＮＶ１，ＩＮＶ２ インバータ
Ｉosc，ＩADJ 定電流源
ＡＭ１ 演算増幅器

Claims (2)

1. 交流電源の交流電圧を整流する整流器と、
   前記整流器の出力に並列に接続され、昇圧リアクトルとスイッチング素子とが直列に接続された第１直列回路と、
   前記スイッチング素子に並列に接続され、整流ダイオードと平滑コンデンサとが直列に接続された第２直列回路と、
   所定の発振周波数を有するクロック信号を生成する発振回路と、
   前記発振回路で生成されたクロック信号の周期で且つ前記平滑コンデンサの電圧値に応じて、前記スイッチング素子を駆動するための駆動信号を生成する制御回路とを有し、
   前記発振回路は、前記スイッチング素子の前記駆動信号で入力の交流電圧の変化を検出し、該検出信号に応じて、前記所定の周波数を変化させることを特徴とする力率改善回路。
2. 前記発振回路は、
   発振用コンデンサと、
   前記発振用コンデンサの充電及び放電を繰り返し行うことにより前記所定の発振周波数を有するクロック信号を生成する信号生成部と、
   前記スイッチング素子の前記駆動信号で入力の交流電圧の変化を検出し、該検出信号に応じて、前記発振用コンデンサの充電電流と放電電流との少なくとも一方の電流を所定値だけ増加又は減少させることにより前記信号生成部のクロック信号の前記所定の発振周波数を変化させる周波数制御部と、
   を有することを特徴とする請求項１記載の力率改善回路。

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