JP3388143B2 - Ｄ／ａ変換回路 - Google Patents
Ｄ／ａ変換回路Info
- Publication number
- JP3388143B2 JP3388143B2 JP20241397A JP20241397A JP3388143B2 JP 3388143 B2 JP3388143 B2 JP 3388143B2 JP 20241397 A JP20241397 A JP 20241397A JP 20241397 A JP20241397 A JP 20241397A JP 3388143 B2 JP3388143 B2 JP 3388143B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- pwm modulation
- input
- digital data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はＤ／Ａ変換回路に係
り、とくに、例えば、ΔΣ変調方式Ａ／Ｄ変換装置にお
けるΔΣ変調ノイズ・シェーピング回路などから出力さ
れる多値ディジタルデータをＰＷＭ変調回路を用いてア
ナログ信号へ変換する場合などに用いて好適なＤ／Ａ変
換回路に関する。
り、とくに、例えば、ΔΣ変調方式Ａ／Ｄ変換装置にお
けるΔΣ変調ノイズ・シェーピング回路などから出力さ
れる多値ディジタルデータをＰＷＭ変調回路を用いてア
ナログ信号へ変換する場合などに用いて好適なＤ／Ａ変
換回路に関する。
【０００２】
【従来の技術】従来から、ＣＤプレーヤ、ＤＡＴなどの
ディジタルオーディオソース機器のＤ／Ａ変換段には無
調整で高分解能、高精度の得られるΔΣ変調方式Ａ／Ｄ
変換装置が用いられている。図１１に従来のΔΣ変調方
式Ａ／Ｄ変換装置の一例を示す。１６ビット、サンプリ
ング周波数ｆS のディジタルオーディオデータＤ1 はオ
ーバサンプリング回路１で４ｆS にオーバーサンプリン
グされたあと、ΔΣ変調ノイズ・シェーピング回路２に
より、オーディオ帯域内の量子化雑音が大幅に低減され
る。ΔΣ変調ノイズ・シェーピング回路２はサンプリン
グ周波数ＦS ＝３２ｆS で、ｎ＝（２ｋ＋１）値｛−
ｋ，−（ｋ−１），−（ｋ−２），・・，−２，−１，
０，＋１，＋２，・・，＋（ｋ−２），＋（ｋ−１），
＋ｋ｝のディジタルデータＹを出力する。
ディジタルオーディオソース機器のＤ／Ａ変換段には無
調整で高分解能、高精度の得られるΔΣ変調方式Ａ／Ｄ
変換装置が用いられている。図１１に従来のΔΣ変調方
式Ａ／Ｄ変換装置の一例を示す。１６ビット、サンプリ
ング周波数ｆS のディジタルオーディオデータＤ1 はオ
ーバサンプリング回路１で４ｆS にオーバーサンプリン
グされたあと、ΔΣ変調ノイズ・シェーピング回路２に
より、オーディオ帯域内の量子化雑音が大幅に低減され
る。ΔΣ変調ノイズ・シェーピング回路２はサンプリン
グ周波数ＦS ＝３２ｆS で、ｎ＝（２ｋ＋１）値｛−
ｋ，−（ｋ−１），−（ｋ−２），・・，−２，−１，
０，＋１，＋２，・・，＋（ｋ−２），＋（ｋ−１），
＋ｋ｝のディジタルデータＹを出力する。
【０００３】ディジタルデータＹは、ａ，ｂ，・・・，
Ｍのｍ系統の出力端子を有するＰＷＭ変調回路３によ
り、ディジタルデータＹの値と各系統の出力パルス幅を
ｍ系統分加算した値とが比例するようにＰＷＭ変調して
出力される。ＰＷＭ変調回路３は周波数が３２ｆS のｎ
倍のクロックＣＫ0 に従い、図１２のＲi のタイミング
でΔΣ変調ノイズ・シェーピング回路２から出力された
ディジタルデータＹを読み取り（入力し）、１Ｔ遅れで
Ｙに対応するＰＷＭ変調信号を出力する。ＰＷＭ変調回
路３の出力は系統別にｍ個のバッファアンプ４1 ，
４2 ，・・・，４m に個別に通されて大きな電流を出力
可能とされたあと、加算用の抵抗Ｒ1，Ｒ2 ，・・・，
Ｒm と、オペアンプ５と、フィードバック用の抵抗
Ｒf1，Ｒf2を有する加算回路６で加算される。抵抗
Ｒ1 ，Ｒ2 ，・・，Ｒm ，Ｒf1，Ｒf2は全て同じ抵抗値
である。そして、加算回路６の出力はアナログローパス
フィルタ７に入力されてｆS ／２以下の低域成分（オー
ディオ帯域成分）が抽出され、アナログオーディオ信号
として出力される。
Ｍのｍ系統の出力端子を有するＰＷＭ変調回路３によ
り、ディジタルデータＹの値と各系統の出力パルス幅を
ｍ系統分加算した値とが比例するようにＰＷＭ変調して
出力される。ＰＷＭ変調回路３は周波数が３２ｆS のｎ
倍のクロックＣＫ0 に従い、図１２のＲi のタイミング
でΔΣ変調ノイズ・シェーピング回路２から出力された
ディジタルデータＹを読み取り（入力し）、１Ｔ遅れで
Ｙに対応するＰＷＭ変調信号を出力する。ＰＷＭ変調回
路３の出力は系統別にｍ個のバッファアンプ４1 ，
４2 ，・・・，４m に個別に通されて大きな電流を出力
可能とされたあと、加算用の抵抗Ｒ1，Ｒ2 ，・・・，
Ｒm と、オペアンプ５と、フィードバック用の抵抗
Ｒf1，Ｒf2を有する加算回路６で加算される。抵抗
Ｒ1 ，Ｒ2 ，・・，Ｒm ，Ｒf1，Ｒf2は全て同じ抵抗値
である。そして、加算回路６の出力はアナログローパス
フィルタ７に入力されてｆS ／２以下の低域成分（オー
ディオ帯域成分）が抽出され、アナログオーディオ信号
として出力される。
【０００４】
【発明が解決しようとする課題】ＰＷＭ変調回路３は例
えば、ディジタルデータＹがｎ＝５値（−２，−１，
０，＋１，＋２）、出力系統数ｍがａ，ｂの２系統の場
合、図１２の線図に示す如く動作をし、ディジタルデー
タＹの値によって、各出力系統からは、図１２の下部に
示す組み合わせパターンのＰＷＭ変調信号を出力するよ
うになっている。具体的には、１／３２ｆS を周期Ｔと
すると、Ｙ＝−２のときａとｂのパルス幅はともに零
（Ａパターン）、Ｙ＝−１のときａのパルス幅は零，ｂ
のパルス幅はＴ／２（Ｂパターン）、Ｙ＝０のときａと
ｂのパルス幅はともにＴ／２（Ｃパターン）、Ｙ＝＋１
のときａのパルス幅はＴ／２，ｂのパルス幅はＴ（Ｄパ
ターン）、Ｙ＝＋２のときａとｂのパルス幅はともにＴ
である（Ｅパターン）。
えば、ディジタルデータＹがｎ＝５値（−２，−１，
０，＋１，＋２）、出力系統数ｍがａ，ｂの２系統の場
合、図１２の線図に示す如く動作をし、ディジタルデー
タＹの値によって、各出力系統からは、図１２の下部に
示す組み合わせパターンのＰＷＭ変調信号を出力するよ
うになっている。具体的には、１／３２ｆS を周期Ｔと
すると、Ｙ＝−２のときａとｂのパルス幅はともに零
（Ａパターン）、Ｙ＝−１のときａのパルス幅は零，ｂ
のパルス幅はＴ／２（Ｂパターン）、Ｙ＝０のときａと
ｂのパルス幅はともにＴ／２（Ｃパターン）、Ｙ＝＋１
のときａのパルス幅はＴ／２，ｂのパルス幅はＴ（Ｄパ
ターン）、Ｙ＝＋２のときａとｂのパルス幅はともにＴ
である（Ｅパターン）。
【０００５】一方、バッファアンプ４1 の出力はａがＨ
のときＶ1 (H) 、ＬのときＶ1 (L)、バッファアンプ４
2 の出力はａがＨのときＶ2 (H) 、ＬのときＶ2 (L) で
あり（但し、Ｖ1 (H) ＞Ｖ1 (L) 、Ｖ2 (H) ＞Ｖ2 (L)
）、理想的にはＶ1 (H) ＝Ｖ2 (H) 、Ｖ1 (L) ＝Ｖ
2 (L) である。しかし、バッファアンプ４1 と４2 の回
路定数、回路特性、電源電圧のバラツキのため、例え
ば、Ｖ1 (H) とＶ2 (H) の間にΔＶ(H) だけ差が生じ、
Ｖ1 (L) とＶ2 (L) の間にΔＶ(L) だけ差が生じて、 Ｖ1 (H) ＝Ｖ2 (H) ＋ΔＶ(H) ・・（１） Ｖ1 (L) ＝Ｖ2 (L) ＋ΔＶ(L) ・・（２） となることがある。
のときＶ1 (H) 、ＬのときＶ1 (L)、バッファアンプ４
2 の出力はａがＨのときＶ2 (H) 、ＬのときＶ2 (L) で
あり（但し、Ｖ1 (H) ＞Ｖ1 (L) 、Ｖ2 (H) ＞Ｖ2 (L)
）、理想的にはＶ1 (H) ＝Ｖ2 (H) 、Ｖ1 (L) ＝Ｖ
2 (L) である。しかし、バッファアンプ４1 と４2 の回
路定数、回路特性、電源電圧のバラツキのため、例え
ば、Ｖ1 (H) とＶ2 (H) の間にΔＶ(H) だけ差が生じ、
Ｖ1 (L) とＶ2 (L) の間にΔＶ(L) だけ差が生じて、 Ｖ1 (H) ＝Ｖ2 (H) ＋ΔＶ(H) ・・（１） Ｖ1 (L) ＝Ｖ2 (L) ＋ΔＶ(L) ・・（２） となることがある。
【０００６】具体例として、Ｖ1 (H) ＝５（Ｖ）、Ｖ2
(H) ＝４（Ｖ）、ΔＶ(H) ＝１（Ｖ）、Ｖ1 (L) ＝０．
５（Ｖ）、Ｖ2 (L) ＝１（Ｖ）、ΔＶ(L) ＝−０．５
（Ｖ）とすると、Ｙと、加算回路６の出力点で見た周期
Ｔの間の平均電圧Ｅの関係（Ｙ，Ｅ）は、図１３に示す
如く、Ｐ1 （−２，０．７５）、Ｐ2 （−１，１．
５）、Ｐ3 （０，２．６２５）、Ｐ4 （＋１，３．３７
５）、Ｐ5 （＋２，４．５）となり、Ｐ1 ，Ｐ3 , Ｐ5
が直線Ｌに乗るだけで、完全な直線関係にならず、Ｄ／
Ａ変換精度が悪くなってしまう。Ｄ／Ａ変換精度を良好
にするには、バッファアンプ４1 と４2 の間の出力誤差
ΔＶ(H) とΔＶ(L) を零にするための調整をしなければ
ならず、手間が掛かる。
(H) ＝４（Ｖ）、ΔＶ(H) ＝１（Ｖ）、Ｖ1 (L) ＝０．
５（Ｖ）、Ｖ2 (L) ＝１（Ｖ）、ΔＶ(L) ＝−０．５
（Ｖ）とすると、Ｙと、加算回路６の出力点で見た周期
Ｔの間の平均電圧Ｅの関係（Ｙ，Ｅ）は、図１３に示す
如く、Ｐ1 （−２，０．７５）、Ｐ2 （−１，１．
５）、Ｐ3 （０，２．６２５）、Ｐ4 （＋１，３．３７
５）、Ｐ5 （＋２，４．５）となり、Ｐ1 ，Ｐ3 , Ｐ5
が直線Ｌに乗るだけで、完全な直線関係にならず、Ｄ／
Ａ変換精度が悪くなってしまう。Ｄ／Ａ変換精度を良好
にするには、バッファアンプ４1 と４2 の間の出力誤差
ΔＶ(H) とΔＶ(L) を零にするための調整をしなければ
ならず、手間が掛かる。
【０００７】本発明は上記した従来技術の問題に鑑み、
バッファアンプの出力電圧にバラツキがあっても、精度
良くＤ／Ａ変換できるＤ／Ａ変換回路を提供すること
を、その目的とする。
バッファアンプの出力電圧にバラツキがあっても、精度
良くＤ／Ａ変換できるＤ／Ａ変換回路を提供すること
を、その目的とする。
【０００８】
【課題を解決するための手段】本発明の請求項１記載の
Ｄ／Ａ変換回路では、ｍ個の出力系統を有し、ｎ個の値
を取るサンプリング周波数ＦS の多値ディジタルデータ
を入力して、該多値ディジタルデータの値と各系統の出
力パルス幅をｍ系統分加算した値とが比例するようにＰ
ＷＭ変調して出力するＰＷＭ変調回路と、ＰＷＭ変調回
路のｍ系統の出力を個別に入力するｍ個のバッファアン
プと、ｍ個のバッファアンプの出力を加算する加算回路
と、加算回路の出力の低域成分を取り出すカットオフ周
波数ｆCがＦS ／２より小さいアナログローパスフィル
タと、を含むＤ／Ａ変換回路において、ＰＷＭ変調回路
のｍ系統の出力とｍ個のバッファアンプとの１対１の接
続の組み合わせを、アナログローパスフィルタのカット
オフ周波数ｆC より高い固定または可変の切り換え速度
で切り換える切り換え回路を設けたこと、を特徴として
いる。
Ｄ／Ａ変換回路では、ｍ個の出力系統を有し、ｎ個の値
を取るサンプリング周波数ＦS の多値ディジタルデータ
を入力して、該多値ディジタルデータの値と各系統の出
力パルス幅をｍ系統分加算した値とが比例するようにＰ
ＷＭ変調して出力するＰＷＭ変調回路と、ＰＷＭ変調回
路のｍ系統の出力を個別に入力するｍ個のバッファアン
プと、ｍ個のバッファアンプの出力を加算する加算回路
と、加算回路の出力の低域成分を取り出すカットオフ周
波数ｆCがＦS ／２より小さいアナログローパスフィル
タと、を含むＤ／Ａ変換回路において、ＰＷＭ変調回路
のｍ系統の出力とｍ個のバッファアンプとの１対１の接
続の組み合わせを、アナログローパスフィルタのカット
オフ周波数ｆC より高い固定または可変の切り換え速度
で切り換える切り換え回路を設けたこと、を特徴として
いる。
【０００９】アナログローパスフィルタは、ｍ個のバッ
ファアンプから出力されるＰＷＭ変調信号を現時点から
過去に遡って平均化する機能を有する。バッファアンプ
の回路定数、回路特性、電源電圧等のバラツキによりバ
ッファアンプ間に出力電圧値のバラツキがあっても、Ｐ
ＷＭ変調回路のｍ系統の出力とｍ個のバッファアンプと
の１対１の接続の組み合わせが１／ｆC より短い時間間
隔で切り換えられることで、各バッファアンプ間の出力
電圧値のバラツキが相殺されて、Ｄ／Ａ変換動作中の各
バッファアンプの出力の加算値の平均電圧が、各バッフ
ァアンプの出力電圧値にバラツキの無い状態で動作させ
た時と近い値となり、アナログローパスフィルタからＤ
／Ａ変換精度の高い出力を得ることができる。
ファアンプから出力されるＰＷＭ変調信号を現時点から
過去に遡って平均化する機能を有する。バッファアンプ
の回路定数、回路特性、電源電圧等のバラツキによりバ
ッファアンプ間に出力電圧値のバラツキがあっても、Ｐ
ＷＭ変調回路のｍ系統の出力とｍ個のバッファアンプと
の１対１の接続の組み合わせが１／ｆC より短い時間間
隔で切り換えられることで、各バッファアンプ間の出力
電圧値のバラツキが相殺されて、Ｄ／Ａ変換動作中の各
バッファアンプの出力の加算値の平均電圧が、各バッフ
ァアンプの出力電圧値にバラツキの無い状態で動作させ
た時と近い値となり、アナログローパスフィルタからＤ
／Ａ変換精度の高い出力を得ることができる。
【００１０】本発明の請求項３記載のＤ／Ａ変換回路で
は、ｍ個の出力系統を有し、ｎ個の値を取るサンプリン
グ周波数ＦS の多値ディジタルデータを入力して、該多
値ディジタルデータの値と各系統の出力パルス幅をｍ系
統分加算した値とが比例するようにＰＷＭ変調して出力
するＰＷＭ変調回路と、ＰＷＭ変調回路のｍ系統の出力
を個別に入力するｍ個のバッファアンプと、ｍ個のバッ
ファアンプの出力を加算する加算回路と、加算回路の出
力の低域成分を取り出すカットオフ周波数ｆCがＦS ／
２より小さいアナログローパスフィルタと、を含むＤ／
Ａ変換回路において、ＰＷＭ変調回路のｍ系統の出力と
ｍ個のバッファアンプとの１対１の接続の組み合わせを
切り換える切り換え回路を設け、該切り換え回路は、Ｐ
ＷＭ変調回路の各系統の出力が全て同じパルス幅となる
値以外の多値ディジタルデータがＰＷＭ変調回路に入力
される度に、ＰＷＭ変調回路のｍ系統の出力とｍ個のバ
ッファアンプとの１対１の接続の組み合わせを、切り換
えるようにしたこと、を特徴としている。
は、ｍ個の出力系統を有し、ｎ個の値を取るサンプリン
グ周波数ＦS の多値ディジタルデータを入力して、該多
値ディジタルデータの値と各系統の出力パルス幅をｍ系
統分加算した値とが比例するようにＰＷＭ変調して出力
するＰＷＭ変調回路と、ＰＷＭ変調回路のｍ系統の出力
を個別に入力するｍ個のバッファアンプと、ｍ個のバッ
ファアンプの出力を加算する加算回路と、加算回路の出
力の低域成分を取り出すカットオフ周波数ｆCがＦS ／
２より小さいアナログローパスフィルタと、を含むＤ／
Ａ変換回路において、ＰＷＭ変調回路のｍ系統の出力と
ｍ個のバッファアンプとの１対１の接続の組み合わせを
切り換える切り換え回路を設け、該切り換え回路は、Ｐ
ＷＭ変調回路の各系統の出力が全て同じパルス幅となる
値以外の多値ディジタルデータがＰＷＭ変調回路に入力
される度に、ＰＷＭ変調回路のｍ系統の出力とｍ個のバ
ッファアンプとの１対１の接続の組み合わせを、切り換
えるようにしたこと、を特徴としている。
【００１１】これにより、Ｄ／Ａ変換動作中の各バッフ
ァアンプの出力の加算値の平均電圧が、各バッファアン
プの出力電圧値にバラツキの無い状態で動作させた時と
ほぼ同じ値となり、アナログローパスフィルタから、よ
りＤ／Ａ変換精度の高い出力を得ることができる。
ァアンプの出力の加算値の平均電圧が、各バッファアン
プの出力電圧値にバラツキの無い状態で動作させた時と
ほぼ同じ値となり、アナログローパスフィルタから、よ
りＤ／Ａ変換精度の高い出力を得ることができる。
【００１２】請求項１、３記載のＤ／Ａ変換回路におい
て、切り換え回路は例えば、ＰＷＭ変調回路のｍ系統の
出力とｍ個のバッファアンプとの１対１の接続の組み合
わせを、規則的（巡回的など）に切り換えたり、ランダ
ムに切り換えたりして、ＰＷＭ変調回路の各系統の出力
が全て同じパルス幅となる値以外の或る多値ディジタル
データがＰＷＭ変調出力されるときを累積して見た場合
に、ＰＷＭ変調回路のいずれの系統の出力も、全てのバ
ッファアンプにほぼ等しい確率で入力されるように切り
換えると良い。
て、切り換え回路は例えば、ＰＷＭ変調回路のｍ系統の
出力とｍ個のバッファアンプとの１対１の接続の組み合
わせを、規則的（巡回的など）に切り換えたり、ランダ
ムに切り換えたりして、ＰＷＭ変調回路の各系統の出力
が全て同じパルス幅となる値以外の或る多値ディジタル
データがＰＷＭ変調出力されるときを累積して見た場合
に、ＰＷＭ変調回路のいずれの系統の出力も、全てのバ
ッファアンプにほぼ等しい確率で入力されるように切り
換えると良い。
【００１３】本発明の請求項２、請求項４記載のＤ／Ａ
変換回路では、多値ディジタルデータは、ディジタルデ
ータをオーバーサンプリング回路でオーバーサンプリン
グしたあと、ΔΣ変調ノイズシェーピング回路に通して
ΔΣ変調方式でノイズシェーパしたデータとしたことを
特徴としている。これにより、ディジタルデータを高精
度でＤ／Ａ変換することが可能となる。
変換回路では、多値ディジタルデータは、ディジタルデ
ータをオーバーサンプリング回路でオーバーサンプリン
グしたあと、ΔΣ変調ノイズシェーピング回路に通して
ΔΣ変調方式でノイズシェーパしたデータとしたことを
特徴としている。これにより、ディジタルデータを高精
度でＤ／Ａ変換することが可能となる。
【００１４】
【発明の実施の態様】次に、図１を参照して本発明の第
１の実施の態様を説明する。図１は本発明に係るＤ／Ａ
変換装置の回路図であり、図１１と同一の構成部分には
同一の符号が付してある。１は１６ビット、サンプリン
グ周波数ｆS の入力ディジタルオーディオデータＤ1 を
４倍オーバーサンプリングし、１７ビット、サンプリン
グ周波数４ｆS のディジタルデータＤ2 を出力するディ
ジタルフィルタ、２はディジタルデータＤ2 に対しΔΣ
変調方式ノイズシェーパを行い、−２，−１，０，＋
１，＋２の５値を取るサンプリング周波数ＦS ＝３２ｆ
S の多値ディジタルデータＹを出力するΔΣ変調ノイズ
・シェーピング回路、３Ａはａ，ｂの２系統の出力端子
を有し、多値ディジタルデータＹを、Ｙの値と各系統の
出力パルス幅を２系統分加算した値とが比例するように
ＰＷＭ変調して出力するＰＷＭ変調回路であり、具体的
には、図１２のＡ〜Ｅのパターンの如く出力を行う。
１の実施の態様を説明する。図１は本発明に係るＤ／Ａ
変換装置の回路図であり、図１１と同一の構成部分には
同一の符号が付してある。１は１６ビット、サンプリン
グ周波数ｆS の入力ディジタルオーディオデータＤ1 を
４倍オーバーサンプリングし、１７ビット、サンプリン
グ周波数４ｆS のディジタルデータＤ2 を出力するディ
ジタルフィルタ、２はディジタルデータＤ2 に対しΔΣ
変調方式ノイズシェーパを行い、−２，−１，０，＋
１，＋２の５値を取るサンプリング周波数ＦS ＝３２ｆ
S の多値ディジタルデータＹを出力するΔΣ変調ノイズ
・シェーピング回路、３Ａはａ，ｂの２系統の出力端子
を有し、多値ディジタルデータＹを、Ｙの値と各系統の
出力パルス幅を２系統分加算した値とが比例するように
ＰＷＭ変調して出力するＰＷＭ変調回路であり、具体的
には、図１２のＡ〜Ｅのパターンの如く出力を行う。
【００１５】図２に示す如く、ＰＷＭ変調回路３Ａは図
示しないタイミング制御回路から入力する周期が３２ｆ
S ・ｎのクロックＣＫ1 に従って多値ディジタルデータ
Ｙの読み取りとＰＷＭ変調出力を行う。ＰＷＭ変調回路
３ＡはＣＫ1 の内、図２におけるＲi のタイミングで多
値ディジタルデータＹを取り込み（入力し）、サンプリ
ング周期Ｔ（＝１／３２ｆS ）遅れでＹに対応するＰＷ
Ｍ変調信号を出力する。４1 と４2 は各々、系統別にＰ
ＷＭ変調信号が通されるバッファアンプ、６Ａは加算用
の抵抗Ｒ1 ，Ｒ2 と、フィードバック系を成すＲf1，Ｒ
f2と、オペアンプ５から成る加算回路であり、バッファ
アンプ４1 と４2 の出力電圧を加算する。７は加算回路
６Ａの出力に対しｆS ／２より低いカットオフ周波数ｆ
C で低域成分を取り出し、アナログオーディオ信号を出
力するアナログローパスフィルタである。ここでは、ア
ナログローパスフィルタ７の３２ｆS での減衰量は−９
０ｄＢ程度に設定されているものとする（なお、アナロ
グローパスフィルタ７はｕ・ｆS での減衰量を−９０ｄ
Ｂ程度に設定しても良い。但し、ｕは１，２，４，８，
１６，２４など、１〜３２の範囲の或る１つの実数
値）。
示しないタイミング制御回路から入力する周期が３２ｆ
S ・ｎのクロックＣＫ1 に従って多値ディジタルデータ
Ｙの読み取りとＰＷＭ変調出力を行う。ＰＷＭ変調回路
３ＡはＣＫ1 の内、図２におけるＲi のタイミングで多
値ディジタルデータＹを取り込み（入力し）、サンプリ
ング周期Ｔ（＝１／３２ｆS ）遅れでＹに対応するＰＷ
Ｍ変調信号を出力する。４1 と４2 は各々、系統別にＰ
ＷＭ変調信号が通されるバッファアンプ、６Ａは加算用
の抵抗Ｒ1 ，Ｒ2 と、フィードバック系を成すＲf1，Ｒ
f2と、オペアンプ５から成る加算回路であり、バッファ
アンプ４1 と４2 の出力電圧を加算する。７は加算回路
６Ａの出力に対しｆS ／２より低いカットオフ周波数ｆ
C で低域成分を取り出し、アナログオーディオ信号を出
力するアナログローパスフィルタである。ここでは、ア
ナログローパスフィルタ７の３２ｆS での減衰量は−９
０ｄＢ程度に設定されているものとする（なお、アナロ
グローパスフィルタ７はｕ・ｆS での減衰量を−９０ｄ
Ｂ程度に設定しても良い。但し、ｕは１，２，４，８，
１６，２４など、１〜３２の範囲の或る１つの実数
値）。
【００１６】１０はＰＷＭ変調回路３Ａとバッファアン
プ４1 ，４2 との間に設けられた切り換え回路であり、
ＰＷＭ変調回路３Ａが多値ディジタルデータＹのＰＷＭ
変調出力を１データ分終える度（ＰＷＭ変調回路３Ａが
多値ディジタルデータＹを１データ分入力する度）に、
ＰＷＭ変調回路３Ａの出力端子ａ，ｂとバッファアンプ
４1 ，４2 との１対１の接続の組み合わせの切り換え
を行う。切り換え回路１０の内、ＳＷ1 は２入力（ｅ端
子とｆ端子）、１出力のアナログスイッチであり、入力
側はｅ端子がＰＷＭ変調回路３Ａの出力端子ａ，ｆ端子
が出力端子ｂと接続されており、出力側がバッファアン
プ４1 の入力側と接続されている。ＳＷ2 も２入力（ｅ
端子とｆ端子）、１出力のアナログスイッチであり、入
力側はｅ端子がＰＷＭ変調回路３Ａの出力端子ｂ，ｆ端
子が出力端子ａと接続されており、出力側がバッファア
ンプ４2 の入力側と接続されている。２０は切り換え制
御回路であり、ＰＷＭ変調回路３ＡのＰＷＭ変調動作に
同期した周期１／３２ｆS のクロックＣＫ1 に従い、Ｐ
ＷＭ変調回路３Ａが多値ディジタルデータＹのＰＷＭ変
調出力を１データ分終える度に（ＰＷＭ変調回路３Ａに
多値ディジタルデータＹが入力される度に）、アナログ
スイッチＳＷ1 ，ＳＷ2 をｅ側とｆ側に切り換える。
プ４1 ，４2 との間に設けられた切り換え回路であり、
ＰＷＭ変調回路３Ａが多値ディジタルデータＹのＰＷＭ
変調出力を１データ分終える度（ＰＷＭ変調回路３Ａが
多値ディジタルデータＹを１データ分入力する度）に、
ＰＷＭ変調回路３Ａの出力端子ａ，ｂとバッファアンプ
４1 ，４2 との１対１の接続の組み合わせの切り換え
を行う。切り換え回路１０の内、ＳＷ1 は２入力（ｅ端
子とｆ端子）、１出力のアナログスイッチであり、入力
側はｅ端子がＰＷＭ変調回路３Ａの出力端子ａ，ｆ端子
が出力端子ｂと接続されており、出力側がバッファアン
プ４1 の入力側と接続されている。ＳＷ2 も２入力（ｅ
端子とｆ端子）、１出力のアナログスイッチであり、入
力側はｅ端子がＰＷＭ変調回路３Ａの出力端子ｂ，ｆ端
子が出力端子ａと接続されており、出力側がバッファア
ンプ４2 の入力側と接続されている。２０は切り換え制
御回路であり、ＰＷＭ変調回路３ＡのＰＷＭ変調動作に
同期した周期１／３２ｆS のクロックＣＫ1 に従い、Ｐ
ＷＭ変調回路３Ａが多値ディジタルデータＹのＰＷＭ変
調出力を１データ分終える度に（ＰＷＭ変調回路３Ａに
多値ディジタルデータＹが入力される度に）、アナログ
スイッチＳＷ1 ，ＳＷ2 をｅ側とｆ側に切り換える。
【００１７】次に図２、図３を参照して上記した実施の
態様の動作を説明する。図２はＰＷＭ変調回路３Ａ、切
り換え制御回路２０、切り換え回路１０の動作を示すタ
イムチャート、図３は多値ディジタルデータＹの値と、
加算回路６Ａの出力点で見た多値ディジタルデータＹの
サンプリング周期Ｔ（＝１／３２ｆS ）の間の平均電圧
Ｅとの関係を示す線図である。Ｈレベルが入力されたと
きのバッファアンプ４1 ，４2 の出力電圧を各々、Ｖ1
(H) ，Ｖ2 (H) 、Ｌレベルが入力されたときのバッファ
アンプ４1 ，４2 の出力電圧を各々、Ｖ1 (L) ，Ｖ
2 (L) とする。バッファアンプ４1 ，４2 の回路定数、
回路特性、電源電圧等のバラツキのため、Ｖ1 (H) とＶ
2 (H) の間にΔＶ(H) だけ差が生じ、Ｖ1 (L) とＶ
2 (L) の間にΔＶ(L) だけ差が生じて、 Ｖ1 (H) ＝Ｖ2 (H) ＋ΔＶ(H) ・・（３） Ｖ1 (L) ＝Ｖ2 (L) ＋ΔＶ(L) ・・（４） となっているものとする。ここでは、一例として、Ｖ1
(H) ＝５（Ｖ）、Ｖ2 (H) ＝４（Ｖ）、ΔＶ(H)＝１
（Ｖ）、Ｖ1 (L) ＝０．５（Ｖ）、Ｖ2 (L) ＝１
（Ｖ）、ΔＶ(L) ＝−０．５（Ｖ）とする。
態様の動作を説明する。図２はＰＷＭ変調回路３Ａ、切
り換え制御回路２０、切り換え回路１０の動作を示すタ
イムチャート、図３は多値ディジタルデータＹの値と、
加算回路６Ａの出力点で見た多値ディジタルデータＹの
サンプリング周期Ｔ（＝１／３２ｆS ）の間の平均電圧
Ｅとの関係を示す線図である。Ｈレベルが入力されたと
きのバッファアンプ４1 ，４2 の出力電圧を各々、Ｖ1
(H) ，Ｖ2 (H) 、Ｌレベルが入力されたときのバッファ
アンプ４1 ，４2 の出力電圧を各々、Ｖ1 (L) ，Ｖ
2 (L) とする。バッファアンプ４1 ，４2 の回路定数、
回路特性、電源電圧等のバラツキのため、Ｖ1 (H) とＶ
2 (H) の間にΔＶ(H) だけ差が生じ、Ｖ1 (L) とＶ
2 (L) の間にΔＶ(L) だけ差が生じて、 Ｖ1 (H) ＝Ｖ2 (H) ＋ΔＶ(H) ・・（３） Ｖ1 (L) ＝Ｖ2 (L) ＋ΔＶ(L) ・・（４） となっているものとする。ここでは、一例として、Ｖ1
(H) ＝５（Ｖ）、Ｖ2 (H) ＝４（Ｖ）、ΔＶ(H)＝１
（Ｖ）、Ｖ1 (L) ＝０．５（Ｖ）、Ｖ2 (L) ＝１
（Ｖ）、ΔＶ(L) ＝−０．５（Ｖ）とする。
【００１８】電源オンで装置がＤ／Ａ変換動作を開始す
ると、外部から入力された１６ビット、サンプリング周
波数ｆS のディジタルオーディオデータＤ1 は、ディジ
タルフィルタ１により４倍オーバーサンプリングされ、
１７ビット、サンプリング周波数４ｆS のディジタルデ
ータＤ2 として出力される。ディジタルデータＤ2 はΔ
Σ変調ノイズ・シェーピング回路２により、ｆS ／２以
下の量子化雑音が大幅に低減するようにΔΣ変調方式の
ノイズシェーパがなされ、サンプリング周波数３２ｆS
の５値（−２，−１，０，＋１，＋２）のディジタルデ
ータＹが出力される。
ると、外部から入力された１６ビット、サンプリング周
波数ｆS のディジタルオーディオデータＤ1 は、ディジ
タルフィルタ１により４倍オーバーサンプリングされ、
１７ビット、サンプリング周波数４ｆS のディジタルデ
ータＤ2 として出力される。ディジタルデータＤ2 はΔ
Σ変調ノイズ・シェーピング回路２により、ｆS ／２以
下の量子化雑音が大幅に低減するようにΔΣ変調方式の
ノイズシェーパがなされ、サンプリング周波数３２ｆS
の５値（−２，−１，０，＋１，＋２）のディジタルデ
ータＹが出力される。
【００１９】ΔΣ変調ノイズ・シェーピング回路２から
出力された多値ディジタルデータＹは、図２に示す如
く、ＰＷＭ変調回路３ＡによりクロックＣＫ1 に従い、
１データずつＲi のタイミングで読み取られ（入力さ
れ）、ＰＷＭ変調されたのち、出力端子ａ，ｂより、多
値ディジタルデータＹの値とａ，ｂのパルス幅との関係
が図１２の如くなるＰＷＭ変調信号が読み取りタイミン
グより１Ｔ遅れて出力される。切り換え制御回路２０は
ＰＷＭ変調回路３ＡのＰＷＭ変調動作に同期した周期１
／３２ｆS のクロックＣＫ1 に従い、ＰＷＭ変調回路３
Ａが多値ディジタルデータＹのＰＷＭ変調出力を１デー
タ分終える度（ＰＷＭ変調回路３Ａが多値ディジタルデ
ータＹを１データ分入力する度）に、アナログスイッチ
ＳＷ1 ，ＳＷ2をｅ側とｆ側の間で交互に切り換える。
出力された多値ディジタルデータＹは、図２に示す如
く、ＰＷＭ変調回路３ＡによりクロックＣＫ1 に従い、
１データずつＲi のタイミングで読み取られ（入力さ
れ）、ＰＷＭ変調されたのち、出力端子ａ，ｂより、多
値ディジタルデータＹの値とａ，ｂのパルス幅との関係
が図１２の如くなるＰＷＭ変調信号が読み取りタイミン
グより１Ｔ遅れて出力される。切り換え制御回路２０は
ＰＷＭ変調回路３ＡのＰＷＭ変調動作に同期した周期１
／３２ｆS のクロックＣＫ1 に従い、ＰＷＭ変調回路３
Ａが多値ディジタルデータＹのＰＷＭ変調出力を１デー
タ分終える度（ＰＷＭ変調回路３Ａが多値ディジタルデ
ータＹを１データ分入力する度）に、アナログスイッチ
ＳＷ1 ，ＳＷ2をｅ側とｆ側の間で交互に切り換える。
【００２０】この結果、ＰＷＭ変調回路３Ａに１データ
分の多値ディジタルデータＹが入力される度に、ＰＷＭ
変調回路３Ａの出力端子ａがバッファアンプ４1 の入力
側と接続されて、バッファアンプ４1 から出力端子ａか
ら入力したＰＷＭ変調信号が出力され、ｂがバッファア
ンプ４2 の入力側と接続されて、バッファアンプ４2か
ら出力端子ｂから入力したＰＷＭ変調信号が出力された
り、反対に、ＰＷＭ変調回路３Ａの出力端子ａがバッフ
ァアンプ４2 の入力側と接続されて、バッファアンプ４
2 から出力端子ａから入力したＰＷＭ変調信号が出力さ
れ、ｂがバッファアンプ４1 の入力側と接続されて、バ
ッファアンプ４1 から出力端子ａから入力したＰＷＭ変
調信号が出力されるように切り換えられる。
分の多値ディジタルデータＹが入力される度に、ＰＷＭ
変調回路３Ａの出力端子ａがバッファアンプ４1 の入力
側と接続されて、バッファアンプ４1 から出力端子ａか
ら入力したＰＷＭ変調信号が出力され、ｂがバッファア
ンプ４2 の入力側と接続されて、バッファアンプ４2か
ら出力端子ｂから入力したＰＷＭ変調信号が出力された
り、反対に、ＰＷＭ変調回路３Ａの出力端子ａがバッフ
ァアンプ４2 の入力側と接続されて、バッファアンプ４
2 から出力端子ａから入力したＰＷＭ変調信号が出力さ
れ、ｂがバッファアンプ４1 の入力側と接続されて、バ
ッファアンプ４1 から出力端子ａから入力したＰＷＭ変
調信号が出力されるように切り換えられる。
【００２１】仮に、切り換え回路１０のアナログスイッ
チＳＷ1 、ＳＷ2 がともにｅ側に固定された状態にある
としたときの多値ディジタルデータＹの値と、加算器６
の出力点で見たＹに対応するＰＷＭ変調信号のサンプリ
ング周期Ｔ（１／３２ｆS ）の間での平均電圧Ｅ（Ｖ）
の関係（Ｙ，Ｅ）は、図３のＡに示す如く、Ｐ1 （−
２，０．７５）、Ｐ2 （−１，１．５）、Ｐ3 （０，
２．６２５）、Ｐ4 （＋１，３．３７５）、Ｐ5 （＋
２，４．５）となり、Ｐ1 ，Ｐ3 ，Ｐ5 は直線Ｌに乗る
が、Ｐ2 とＰ4 は直線ＬからＥのマイナス側へ０．１８
７５（Ｖ）だけ外れる。Ｔよりはるかに長い或る期間、
例えば、図２の１０Ｔの間にＰＷＭ変調出力した元の多
値ディジタルデータＹが時系列で−２，−２，−１，−
１，０，０，＋１，＋１，＋２，＋１と変化していたと
き、加算回路６Ａの出力点で見た１０Ｔの間での平均電
圧Ｅ´は、２．４３７５（Ｖ）となり、理想値より０．
０９３７５（Ｖ）だけ小さくなる。
チＳＷ1 、ＳＷ2 がともにｅ側に固定された状態にある
としたときの多値ディジタルデータＹの値と、加算器６
の出力点で見たＹに対応するＰＷＭ変調信号のサンプリ
ング周期Ｔ（１／３２ｆS ）の間での平均電圧Ｅ（Ｖ）
の関係（Ｙ，Ｅ）は、図３のＡに示す如く、Ｐ1 （−
２，０．７５）、Ｐ2 （−１，１．５）、Ｐ3 （０，
２．６２５）、Ｐ4 （＋１，３．３７５）、Ｐ5 （＋
２，４．５）となり、Ｐ1 ，Ｐ3 ，Ｐ5 は直線Ｌに乗る
が、Ｐ2 とＰ4 は直線ＬからＥのマイナス側へ０．１８
７５（Ｖ）だけ外れる。Ｔよりはるかに長い或る期間、
例えば、図２の１０Ｔの間にＰＷＭ変調出力した元の多
値ディジタルデータＹが時系列で−２，−２，−１，−
１，０，０，＋１，＋１，＋２，＋１と変化していたと
き、加算回路６Ａの出力点で見た１０Ｔの間での平均電
圧Ｅ´は、２．４３７５（Ｖ）となり、理想値より０．
０９３７５（Ｖ）だけ小さくなる。
【００２２】反対に、仮に、アナログスイッチＳＷ1 、
ＳＷ2 がともにｆ側に固定された状態にあるとしたと
き、多値ディジタルデータＹの値と、加算回路６Ａの出
力点で見たＹに対応するＰＷＭ変調信号のサンプリング
周期Ｔの間での平均電圧Ｅの関係（Ｙ，Ｅ）は、図３の
Ｂに示す如く、Ｑ1 （−２，０．７５）、Ｑ2 （−１，
１．８７５）、Ｑ3 （０，２．６２５）、Ｑ4 （＋１，
３．７５）、Ｑ5 （＋２，４．５）となり、Ｑ1 ，
Ｑ3 ，Ｑ5 はそれぞれＰ1 ，Ｐ2 ，Ｐ3 と同一で直線Ｌ
に乗るが、Ｑ2 とＱ4 は直線ＬからＥのプラス側に０．
１８７５（Ｖ）だけ外れる。図２の１０Ｔの間にＰＷＭ
変調出力した元の多値ディジタルデータＹが時系列で−
２，−２，−１，−１，０，０，＋１，＋１，＋２，＋
１と変化していたとき、加算回路６Ａの出力点で見た１
０Ｔの間での平均電圧Ｅ´は、２．６２５（Ｖ）とな
り、理想値より０．０９３７５（Ｖ）だけ大きくなる。
ＳＷ2 がともにｆ側に固定された状態にあるとしたと
き、多値ディジタルデータＹの値と、加算回路６Ａの出
力点で見たＹに対応するＰＷＭ変調信号のサンプリング
周期Ｔの間での平均電圧Ｅの関係（Ｙ，Ｅ）は、図３の
Ｂに示す如く、Ｑ1 （−２，０．７５）、Ｑ2 （−１，
１．８７５）、Ｑ3 （０，２．６２５）、Ｑ4 （＋１，
３．７５）、Ｑ5 （＋２，４．５）となり、Ｑ1 ，
Ｑ3 ，Ｑ5 はそれぞれＰ1 ，Ｐ2 ，Ｐ3 と同一で直線Ｌ
に乗るが、Ｑ2 とＱ4 は直線ＬからＥのプラス側に０．
１８７５（Ｖ）だけ外れる。図２の１０Ｔの間にＰＷＭ
変調出力した元の多値ディジタルデータＹが時系列で−
２，−２，−１，−１，０，０，＋１，＋１，＋２，＋
１と変化していたとき、加算回路６Ａの出力点で見た１
０Ｔの間での平均電圧Ｅ´は、２．６２５（Ｖ）とな
り、理想値より０．０９３７５（Ｖ）だけ大きくなる。
【００２３】ところが、この実施の態様では、多値ディ
ジタルデータＹが１データ分、ＰＷＭ変調回路３Ａに入
力される度に、ＰＷＭ変調回路３Ａの出力端子ａ，ｂと
バッファアンプ４1 ，４2 との接続の組み合わせが切り
換えられるので、多値ディジタルデータＹが１データ
分、ＰＷＭ変調回路３Ａに入力される度に、多値ディジ
タルデータＹの値は図３のＡに従い平均電圧Ｅに変換さ
れたり、図３のＢに従い平均電圧Ｅに変換される。
ジタルデータＹが１データ分、ＰＷＭ変調回路３Ａに入
力される度に、ＰＷＭ変調回路３Ａの出力端子ａ，ｂと
バッファアンプ４1 ，４2 との接続の組み合わせが切り
換えられるので、多値ディジタルデータＹが１データ
分、ＰＷＭ変調回路３Ａに入力される度に、多値ディジ
タルデータＹの値は図３のＡに従い平均電圧Ｅに変換さ
れたり、図３のＢに従い平均電圧Ｅに変換される。
【００２４】よって、図２の１０Ｔの間にＰＷＭ変調出
力した元の多値ディジタルデータＹが時系列で−２，−
２，−１，−１，０，０，＋１，＋１，＋２，＋１と変
化しており、図２に示す如く、アナログスイッチＳＷ1
とＳＷ2 が、最初の−２に対応するＰＷＭ変調出力がさ
れている間ｅ、２番目の−２に対応するＰＷＭ変調出力
がされている間ｆ、最初の−１に対応するＰＷＭ変調出
力がされている間ｅ、２番目の−１に対応するＰＷＭ変
調出力がされている間ｆ、最初の０に対応するＰＷＭ変
調出力がされている間ｅ、２番目の０に対応するＰＷＭ
変調出力がされている間ｆ、最初の＋１に対応するＰＷ
Ｍ変調出力がされている間ｅ、２番目の＋１に対応する
ＰＷＭ変調出力がされている間ｆ、＋２に対応するＰＷ
Ｍ変調出力がされている間ｅ、最後の＋１に対応するＰ
ＷＭ変調出力がされている間ｅ、最後の＋１に対応する
ＰＷＭ変調出力がされている間ｆと切り換えられたと
き、加算回路６Ａの出力点で見た１０Ｔの間での平均電
圧Ｅ´は、２．５５（Ｖ）となり、理想値２．５３１２
５（Ｖ）より０．０１８７５（Ｖ）小さいだけとなり、
切り換え回路１０が無い場合より、理想値に近くなる。
１０Ｔより更に長い期間で平均化した電圧は更に理想値
に近くなる。
力した元の多値ディジタルデータＹが時系列で−２，−
２，−１，−１，０，０，＋１，＋１，＋２，＋１と変
化しており、図２に示す如く、アナログスイッチＳＷ1
とＳＷ2 が、最初の−２に対応するＰＷＭ変調出力がさ
れている間ｅ、２番目の−２に対応するＰＷＭ変調出力
がされている間ｆ、最初の−１に対応するＰＷＭ変調出
力がされている間ｅ、２番目の−１に対応するＰＷＭ変
調出力がされている間ｆ、最初の０に対応するＰＷＭ変
調出力がされている間ｅ、２番目の０に対応するＰＷＭ
変調出力がされている間ｆ、最初の＋１に対応するＰＷ
Ｍ変調出力がされている間ｅ、２番目の＋１に対応する
ＰＷＭ変調出力がされている間ｆ、＋２に対応するＰＷ
Ｍ変調出力がされている間ｅ、最後の＋１に対応するＰ
ＷＭ変調出力がされている間ｅ、最後の＋１に対応する
ＰＷＭ変調出力がされている間ｆと切り換えられたと
き、加算回路６Ａの出力点で見た１０Ｔの間での平均電
圧Ｅ´は、２．５５（Ｖ）となり、理想値２．５３１２
５（Ｖ）より０．０１８７５（Ｖ）小さいだけとなり、
切り換え回路１０が無い場合より、理想値に近くなる。
１０Ｔより更に長い期間で平均化した電圧は更に理想値
に近くなる。
【００２５】加算回路６Ａの出力はアナログローパスフ
ィルタ７により、ｆS ／２より少し低いカットオフ周波
数ｆC 以下の成分だけ取り出されて、アナログオーディ
オ信号として出力される。アナログローパスフィルタ７
の出力は、２個のバッファアンプ４1 ，４2 から出力さ
れたＰＷＭ変調信号の加算値を現時点から過去に遡っ
て、多値ディジタルデータのサンプリング周期Ｔ（＝１
／３２ｆS ）に比べてはるかに長い期間に渡り平均化し
たのと等価である。よって、ＨレベルまたはＬレベルが
入力されたときのバッファアンプ４1 と４2 の出力電圧
に、（３）または（４）式に示す差があっても、ＰＷＭ
変調回路３Ａの出力端子ａ，ｂとバッファアンプ４1 ，
４2 との接続の組み合わせが周期Ｔで切り換えられるこ
とで、アナログローパスフィルタ７の出力は、Ｈレベル
またはＬレベルが入力されたときのバッファアンプ４1
と４2 の出力電圧に差が無いときとほぼ同じ理想に近い
値となり、Ｄ／Ａ変換精度が向上する。
ィルタ７により、ｆS ／２より少し低いカットオフ周波
数ｆC 以下の成分だけ取り出されて、アナログオーディ
オ信号として出力される。アナログローパスフィルタ７
の出力は、２個のバッファアンプ４1 ，４2 から出力さ
れたＰＷＭ変調信号の加算値を現時点から過去に遡っ
て、多値ディジタルデータのサンプリング周期Ｔ（＝１
／３２ｆS ）に比べてはるかに長い期間に渡り平均化し
たのと等価である。よって、ＨレベルまたはＬレベルが
入力されたときのバッファアンプ４1 と４2 の出力電圧
に、（３）または（４）式に示す差があっても、ＰＷＭ
変調回路３Ａの出力端子ａ，ｂとバッファアンプ４1 ，
４2 との接続の組み合わせが周期Ｔで切り換えられるこ
とで、アナログローパスフィルタ７の出力は、Ｈレベル
またはＬレベルが入力されたときのバッファアンプ４1
と４2 の出力電圧に差が無いときとほぼ同じ理想に近い
値となり、Ｄ／Ａ変換精度が向上する。
【００２６】この実施の態様によれば、ＰＷＭ変調回路
３Ａの出力端子ａ，ｂとバッファアンプ４1 ，４2 との
間に、ＰＷＭ変調回路３Ａの２系統の出力と２個のバッ
ファアンプ４1 ，４2 との１対１の接続の組み合わせを
切り換え可能な切り換え回路１０を設け、切り換え制御
回路２０により、ＰＷＭ変調回路３ＡのＰＷＭ変調動作
に同期した周期１／３２ｆS のクロックＣＫ1 に従い、
ＰＷＭ変調回路３Ａが多値ディジタルデータＹのＰＷＭ
変調出力を１データ分終える度（ＰＷＭ変調回路３Ａが
多値ディジタルデータＹを１データ分入力する度）に、
ＰＷＭ変調回路３Ａの２系統の出力と２個のバッファア
ンプ４1 ，４2 との１対１の接続の組み合わせをｆC よ
りはるかに高い切り換え速度で切り換える。
３Ａの出力端子ａ，ｂとバッファアンプ４1 ，４2 との
間に、ＰＷＭ変調回路３Ａの２系統の出力と２個のバッ
ファアンプ４1 ，４2 との１対１の接続の組み合わせを
切り換え可能な切り換え回路１０を設け、切り換え制御
回路２０により、ＰＷＭ変調回路３ＡのＰＷＭ変調動作
に同期した周期１／３２ｆS のクロックＣＫ1 に従い、
ＰＷＭ変調回路３Ａが多値ディジタルデータＹのＰＷＭ
変調出力を１データ分終える度（ＰＷＭ変調回路３Ａが
多値ディジタルデータＹを１データ分入力する度）に、
ＰＷＭ変調回路３Ａの２系統の出力と２個のバッファア
ンプ４1 ，４2 との１対１の接続の組み合わせをｆC よ
りはるかに高い切り換え速度で切り換える。
【００２７】アナログローパスフィルタ７は加算回路６
Ａの出力を平均化する機能を有するので、バッファアン
プ４1 ，４2 の回路定数、回路特性、電源電圧等のバラ
ツキによりバッファアンプ４1 ，４2 の間に出力電圧値
のバラツキがあっても、ＰＷＭ変調回路３Ａの２系統の
出力と２個のバッファアンプ４1 ，４2 との１対１の接
続の組み合わせをｆC よりはるかに高い切り換え速度で
切り換えることで、各バッファアンプ４1 ，４2 の間の
出力電圧値のバラツキが相殺されて、Ｄ／Ａ変換動作中
の各バッファアンプ４1 ，４2 の出力の加算値の平均電
圧が、各バッファアンプの出力電圧値にバラツキの無い
状態で動作させた時と近い値となり、アナログローパス
フィルタ７からＤ／Ａ変換精度の高い出力を得ることが
でき、ΔΣ変調ノイズ・シェーパ方式のＤ／Ａ変換装置
の能力を高めることができる。
Ａの出力を平均化する機能を有するので、バッファアン
プ４1 ，４2 の回路定数、回路特性、電源電圧等のバラ
ツキによりバッファアンプ４1 ，４2 の間に出力電圧値
のバラツキがあっても、ＰＷＭ変調回路３Ａの２系統の
出力と２個のバッファアンプ４1 ，４2 との１対１の接
続の組み合わせをｆC よりはるかに高い切り換え速度で
切り換えることで、各バッファアンプ４1 ，４2 の間の
出力電圧値のバラツキが相殺されて、Ｄ／Ａ変換動作中
の各バッファアンプ４1 ，４2 の出力の加算値の平均電
圧が、各バッファアンプの出力電圧値にバラツキの無い
状態で動作させた時と近い値となり、アナログローパス
フィルタ７からＤ／Ａ変換精度の高い出力を得ることが
でき、ΔΣ変調ノイズ・シェーパ方式のＤ／Ａ変換装置
の能力を高めることができる。
【００２８】なお、上記した実施の態様では、切り換え
制御回路２０はＰＷＭ変調回路３Ａが多値ディジタルデ
ータＹを１データ分入力する度に切り換え回路１０の切
り換えを行わせるようにしたが、２〜８程度で固定のデ
ータ数分入力する度に切り換えるようにしたり、１〜８
程度で可変のデータ数分入力する度に切り換えるように
しても良く、また、アロナグローパスフィルタ７のカッ
トオフ周波数ｆC も、３２ｆS ／２以下であればｆS ／
２より高く設定することもできる（この場合、アナログ
ローパスフィルタ７の減衰量は、例えば、２ｆC で−９
０ｄＢ程度となるように設定したり、３２ｆS ／２〜３
２ｆS の範囲内の或る周波数で−９０ｄＢ程度となるよ
うに設定しても良い）。要は、アナログローパスフィル
タ７のカットオフ周波数ｆC を３２ｆS ／２より小さく
設定しておき、ＰＷＭ変調回路３Ａの２系統の出力と２
個のバッファアンプ４1 ，４2 との１対１の接続の組み
合わせを、アナログローパスフィルタ７のカットオフ周
波数ｆC より高い固定または可変の切り換え速度で切り
換えて、ＰＷＭ変調回路３Ａの各系統の出力が全て同じ
パルス幅となる値以外の或る多値ディジタルデータがＰ
ＷＭ変調出力されるときを累積して見た場合（Ｙ＝−１
がＰＷＭ変調出力されるときを累積して見た場合または
Ｙ＝＋１がＰＷＭ変調出力されるときを累積して見た場
合）に、ＰＷＭ変調回路３Ａのいずれの系統の出力も、
バッファアンプ４1 と４2 にほぼ等しい確率で入力され
るように切り換えれば良い。
制御回路２０はＰＷＭ変調回路３Ａが多値ディジタルデ
ータＹを１データ分入力する度に切り換え回路１０の切
り換えを行わせるようにしたが、２〜８程度で固定のデ
ータ数分入力する度に切り換えるようにしたり、１〜８
程度で可変のデータ数分入力する度に切り換えるように
しても良く、また、アロナグローパスフィルタ７のカッ
トオフ周波数ｆC も、３２ｆS ／２以下であればｆS ／
２より高く設定することもできる（この場合、アナログ
ローパスフィルタ７の減衰量は、例えば、２ｆC で−９
０ｄＢ程度となるように設定したり、３２ｆS ／２〜３
２ｆS の範囲内の或る周波数で−９０ｄＢ程度となるよ
うに設定しても良い）。要は、アナログローパスフィル
タ７のカットオフ周波数ｆC を３２ｆS ／２より小さく
設定しておき、ＰＷＭ変調回路３Ａの２系統の出力と２
個のバッファアンプ４1 ，４2 との１対１の接続の組み
合わせを、アナログローパスフィルタ７のカットオフ周
波数ｆC より高い固定または可変の切り換え速度で切り
換えて、ＰＷＭ変調回路３Ａの各系統の出力が全て同じ
パルス幅となる値以外の或る多値ディジタルデータがＰ
ＷＭ変調出力されるときを累積して見た場合（Ｙ＝−１
がＰＷＭ変調出力されるときを累積して見た場合または
Ｙ＝＋１がＰＷＭ変調出力されるときを累積して見た場
合）に、ＰＷＭ変調回路３Ａのいずれの系統の出力も、
バッファアンプ４1 と４2 にほぼ等しい確率で入力され
るように切り換えれば良い。
【００２９】図４は本発明の第２の実施の態様に係るＤ
／Ａ変換装置の回路図であり、図１と同一の構成部分に
は同一の符号が付してある。図１の実施の態様では、切
り換え制御回路２０はＰＷＭ変調回路３Ａが多値ディジ
タルデータＹを入力する度に切り換え回路１０のアナロ
グスイッチＳＷ1 ，ＳＷ2 の切り換えを行うようにした
が、図４では、ＰＷＭ変調回路３Ａが多値ディジタルデ
ータＹの内、−１と＋１を入力する度に切り換え回路１
０のアナログスイッチＳＷ1 ，ＳＷ2 の切り換えを行う
ようにしてある。
／Ａ変換装置の回路図であり、図１と同一の構成部分に
は同一の符号が付してある。図１の実施の態様では、切
り換え制御回路２０はＰＷＭ変調回路３Ａが多値ディジ
タルデータＹを入力する度に切り換え回路１０のアナロ
グスイッチＳＷ1 ，ＳＷ2 の切り換えを行うようにした
が、図４では、ＰＷＭ変調回路３Ａが多値ディジタルデ
ータＹの内、−１と＋１を入力する度に切り換え回路１
０のアナログスイッチＳＷ1 ，ＳＷ2 の切り換えを行う
ようにしてある。
【００３０】図４において、２０ＡはＰＷＭ変調回路３
Ａが多値ディジタルデータＹの内、−１と＋１を入力す
る度に切り換え回路１０のアナログスイッチＳＷ1 ，Ｓ
Ｗ2の切り換えを行う切り換え制御回路である。切り換
え制御回路２０Ａの内、２１は奇数判別回路であり、周
波数３２ｆS のクロックＣＫ1 に従い、ＰＷＭ変調回路
３Ａが多値ディジタルデータＹを読み取った時点（入力
した時点）で多値ディジタルデータＹが奇数か判別し、
奇数であればＨレベルを出力し、偶数であればＬレベル
を出力する。２２はＤ−フリップフロップであり、反転
出力端子がＤ端子と接続され、奇数判別回路２１の出力
端子がイネーブル端子Ｅと接続されている。また、クロ
ックＣＫ1 がクロック端子ＣＫに入力されている。この
Ｄ−フリップフロップ２２は、イネーブル端子の入力が
Ｌレベルの間は状態が変化せず、イネーブル端子の入力
がＨレベルになると、動作可能となり、クロックＣＫ1
の立ち上がりタイミングでＤ端子の入力を反転したレベ
ルを反転出力端子から出力する。Ｄ−フリップフロップ
２２は反転出力端子から切り換え制御信号を切り換え回
路１０のアナログスイッチＳＷ1 ，ＳＷ2 へ出力する。
アナログスイッチＳＷ1 ，ＳＷ2 は切り換え制御信号が
Ｈレベルのときｅ側、Ｌレベルのときｆ側に切り換わ
る。図４のその他の構成部分は図１と全く同様に構成さ
れている。
Ａが多値ディジタルデータＹの内、−１と＋１を入力す
る度に切り換え回路１０のアナログスイッチＳＷ1 ，Ｓ
Ｗ2の切り換えを行う切り換え制御回路である。切り換
え制御回路２０Ａの内、２１は奇数判別回路であり、周
波数３２ｆS のクロックＣＫ1 に従い、ＰＷＭ変調回路
３Ａが多値ディジタルデータＹを読み取った時点（入力
した時点）で多値ディジタルデータＹが奇数か判別し、
奇数であればＨレベルを出力し、偶数であればＬレベル
を出力する。２２はＤ−フリップフロップであり、反転
出力端子がＤ端子と接続され、奇数判別回路２１の出力
端子がイネーブル端子Ｅと接続されている。また、クロ
ックＣＫ1 がクロック端子ＣＫに入力されている。この
Ｄ−フリップフロップ２２は、イネーブル端子の入力が
Ｌレベルの間は状態が変化せず、イネーブル端子の入力
がＨレベルになると、動作可能となり、クロックＣＫ1
の立ち上がりタイミングでＤ端子の入力を反転したレベ
ルを反転出力端子から出力する。Ｄ−フリップフロップ
２２は反転出力端子から切り換え制御信号を切り換え回
路１０のアナログスイッチＳＷ1 ，ＳＷ2 へ出力する。
アナログスイッチＳＷ1 ，ＳＷ2 は切り換え制御信号が
Ｈレベルのときｅ側、Ｌレベルのときｆ側に切り換わ
る。図４のその他の構成部分は図１と全く同様に構成さ
れている。
【００３１】次に、図５を参照して上記した実施の態様
の動作を説明する。図５はＰＷＭ変調回路３Ａ、切り換
え制御回路２０Ａ、切り換え回路１０の動作を示すタイ
ムチャートである。なお、Ｈレベルが入力されたときの
バッファアンプ４1 ，４2 の出力電圧Ｖ1(H) とＶ2 (H)
の間と、Ｌレベルが入力されたときのバッファアンプ
４1 ，４2の出力電圧Ｖ1 (L) とＶ2 (L) の間には、バ
ッファアンプ４1 ，４2 の回路定数、回路特性、電源電
圧等のバラツキのため、ΔＶ(H) 、ΔＶ(L) だけ差が生
じて前述した（３），（４）の関係となっているものと
する。ここでは、一例として、Ｖ1 (H) ＝５（Ｖ）、Ｖ
2 (H) ＝４（Ｖ）、ΔＶ(H)＝１（Ｖ）、Ｖ1 (L) ＝
０．５（Ｖ）、Ｖ2 (L) ＝１（Ｖ）、ΔＶ(L) ＝−０．
５（Ｖ）とする。
の動作を説明する。図５はＰＷＭ変調回路３Ａ、切り換
え制御回路２０Ａ、切り換え回路１０の動作を示すタイ
ムチャートである。なお、Ｈレベルが入力されたときの
バッファアンプ４1 ，４2 の出力電圧Ｖ1(H) とＶ2 (H)
の間と、Ｌレベルが入力されたときのバッファアンプ
４1 ，４2の出力電圧Ｖ1 (L) とＶ2 (L) の間には、バ
ッファアンプ４1 ，４2 の回路定数、回路特性、電源電
圧等のバラツキのため、ΔＶ(H) 、ΔＶ(L) だけ差が生
じて前述した（３），（４）の関係となっているものと
する。ここでは、一例として、Ｖ1 (H) ＝５（Ｖ）、Ｖ
2 (H) ＝４（Ｖ）、ΔＶ(H)＝１（Ｖ）、Ｖ1 (L) ＝
０．５（Ｖ）、Ｖ2 (L) ＝１（Ｖ）、ΔＶ(L) ＝−０．
５（Ｖ）とする。
【００３２】電源オンで装置がＤ／Ａ変換動作を開始し
たあと、ΔΣ変調ノイズ・シェーピング回路２から出力
された多値ディジタルデータＹは、図５に示す如く、Ｐ
ＷＭ変調回路３ＡによりクロックＣＫ1 に従い、１デー
タずつＲi のタイミングで読み取られ（入力され）、Ｐ
ＷＭ変調されたのち、出力端子ａ，ｂより、多値ディジ
タルデータＹの値とａ，ｂのパルス幅との関係が図１２
のＡ〜Ｅのパターンの如くなるＰＷＭ変調信号が読み取
りタイミングより１Ｔ遅れて出力される。ここでは、１
２Ｔの間でのＰＷＭ変調出力の元の多値ディジタルデー
タＹが時系列で−１，−２，−２，−１，０，＋１，＋
２，＋１，０，−１，−２，−１となったとする。
たあと、ΔΣ変調ノイズ・シェーピング回路２から出力
された多値ディジタルデータＹは、図５に示す如く、Ｐ
ＷＭ変調回路３ＡによりクロックＣＫ1 に従い、１デー
タずつＲi のタイミングで読み取られ（入力され）、Ｐ
ＷＭ変調されたのち、出力端子ａ，ｂより、多値ディジ
タルデータＹの値とａ，ｂのパルス幅との関係が図１２
のＡ〜Ｅのパターンの如くなるＰＷＭ変調信号が読み取
りタイミングより１Ｔ遅れて出力される。ここでは、１
２Ｔの間でのＰＷＭ変調出力の元の多値ディジタルデー
タＹが時系列で−１，−２，−２，−１，０，＋１，＋
２，＋１，０，−１，−２，−１となったとする。
【００３３】切り換え制御回路２０Ａの奇数判別回路２
１は、クロックＣＫ1 に従いＰＷＭ変調回路３Ａが多値
ディジタルデータＹを入力するタイミングで奇数判別
し、奇数のときはＨレベル、偶数のときはＬレベルをＤ
−フリップフロップ２２のイネーブル端子Ｅに出力す
る。ＰＷＭ変調回路３Ａの入力する多値ディジタルデー
タＹが時系列で−１，−２，−２，−１，０，＋１，＋
２，＋１，０，−１，−２，−１と変化するとき、奇数
判別回路２１の出力は、Ｈ，Ｌ，Ｌ，Ｈ，Ｌ，Ｈ，Ｌ，
Ｈ，Ｌ，Ｈ，Ｌ，Ｈと変化する。
１は、クロックＣＫ1 に従いＰＷＭ変調回路３Ａが多値
ディジタルデータＹを入力するタイミングで奇数判別
し、奇数のときはＨレベル、偶数のときはＬレベルをＤ
−フリップフロップ２２のイネーブル端子Ｅに出力す
る。ＰＷＭ変調回路３Ａの入力する多値ディジタルデー
タＹが時系列で−１，−２，−２，−１，０，＋１，＋
２，＋１，０，−１，−２，−１と変化するとき、奇数
判別回路２１の出力は、Ｈ，Ｌ，Ｌ，Ｈ，Ｌ，Ｈ，Ｌ，
Ｈ，Ｌ，Ｈ，Ｌ，Ｈと変化する。
【００３４】一方、Ｄ−フリップフロップ２２は電源オ
ン直後、パワーオンリセット回路（図示せず）から入力
したＨレベルのリセット信号により、一定時間強制的に
リセットされるようになっており、Ｄ−フリップフロッ
プ２２の反転出力端子はＨレベルに初期化されて、Ｄ端
子入力がＨレベルとなっている。ここでは、ΔΣ変調ノ
イズ・シェーピング回路２が最初の−２を出力し始めた
ところでリセット信号がＬレベルに落ちたとする。
ン直後、パワーオンリセット回路（図示せず）から入力
したＨレベルのリセット信号により、一定時間強制的に
リセットされるようになっており、Ｄ−フリップフロッ
プ２２の反転出力端子はＨレベルに初期化されて、Ｄ端
子入力がＨレベルとなっている。ここでは、ΔΣ変調ノ
イズ・シェーピング回路２が最初の−２を出力し始めた
ところでリセット信号がＬレベルに落ちたとする。
【００３５】このあと、ＰＷＭ変調回路３Ａが多値ディ
ジタルデータＹの最初の−２を入力するＲ1 のタイミン
グでクロックＣＫ1 が入力されると、その直前の奇数判
別結果が奇数（−１）であり、イネーブル端子Ｅの入力
がＨレベルでＤ−フリップフロップ２２が動作可能とな
っているので反転出力端子が反転してＬレベルとなり、
ＰＷＭ変調回路３Ａが最初のＹ＝−１に対応するＰＷＭ
変調出力を行っている間、Ｌレベルの切り換え制御信号
をアナログスイッチＳＷ1 ，ＳＷ2 に出力してｆ側に切
り換えさせる。
ジタルデータＹの最初の−２を入力するＲ1 のタイミン
グでクロックＣＫ1 が入力されると、その直前の奇数判
別結果が奇数（−１）であり、イネーブル端子Ｅの入力
がＨレベルでＤ−フリップフロップ２２が動作可能とな
っているので反転出力端子が反転してＬレベルとなり、
ＰＷＭ変調回路３Ａが最初のＹ＝−１に対応するＰＷＭ
変調出力を行っている間、Ｌレベルの切り換え制御信号
をアナログスイッチＳＷ1 ，ＳＷ2 に出力してｆ側に切
り換えさせる。
【００３６】次に、ＰＷＭ変調回路３Ａが２番目の−２
を入力するＲ2 のタイミングでクロックＣＫ1 が入力さ
れると、直前の奇数判別結果が偶数（−２）であり、イ
ネーブル端子Ｅの入力がＬレベルなので反転出力端子は
Ｌレベルのままとなり、ＰＷＭ変調回路３Ａが最初のＹ
＝−２に対応するＰＷＭ変調出力を行っている間、アナ
ログスイッチＳＷ1 ，ＳＷ2 をｆ側のままとする。ＰＷ
Ｍ変調回路３Ａが２番目の−１を入力するＲ3 のタイミ
ングでクロックＣＫ1 が入力されると、直前の奇数判別
結果が偶数（−２）であり、イネーブル端子Ｅの入力が
Ｌレベルなので反転出力端子はＬレベルのままとなり、
ＰＷＭ変調回路３Ａが２番目のＹ＝−２に対応するＰＷ
Ｍ変調出力を行っている間、アナログスイッチＳＷ1 ，
ＳＷ2 をｆ側のままとする。
を入力するＲ2 のタイミングでクロックＣＫ1 が入力さ
れると、直前の奇数判別結果が偶数（−２）であり、イ
ネーブル端子Ｅの入力がＬレベルなので反転出力端子は
Ｌレベルのままとなり、ＰＷＭ変調回路３Ａが最初のＹ
＝−２に対応するＰＷＭ変調出力を行っている間、アナ
ログスイッチＳＷ1 ，ＳＷ2 をｆ側のままとする。ＰＷ
Ｍ変調回路３Ａが２番目の−１を入力するＲ3 のタイミ
ングでクロックＣＫ1 が入力されると、直前の奇数判別
結果が偶数（−２）であり、イネーブル端子Ｅの入力が
Ｌレベルなので反転出力端子はＬレベルのままとなり、
ＰＷＭ変調回路３Ａが２番目のＹ＝−２に対応するＰＷ
Ｍ変調出力を行っている間、アナログスイッチＳＷ1 ，
ＳＷ2 をｆ側のままとする。
【００３７】次に、ＰＷＭ変調回路３Ａが最初の０を入
力するＲ4 のタイミングでクロックＣＫ1 が入力される
と、直前の奇数判別結果が奇数（−１）であり、イネー
ブル端子ＥがＨなので反転出力端子が反転してＨレベル
となり、ＰＷＭ変調回路３Ａが２番目のＹ＝−１に対応
するＰＷＭ変調出力を行っている間、アナログスイッチ
ＳＷ1 ，ＳＷ2 をｅ側に切り換える。次に、ＰＷＭ変調
回路３Ａが最初の＋１を入力するＲ5 のタイミングでク
ロックＣＫ1 が入力されると、直前の奇数判別結果が偶
数（０）であり、イネーブル端子Ｅの入力がＬレベルな
ので反転出力端子はＨレベルのままとなり、ＰＷＭ変調
回路３Ａが最初の０に対応するＰＷＭ変調出力を行って
いる間、アナログスイッチＳＷ1 ，ＳＷ2 をｅ側のまま
とする。
力するＲ4 のタイミングでクロックＣＫ1 が入力される
と、直前の奇数判別結果が奇数（−１）であり、イネー
ブル端子ＥがＨなので反転出力端子が反転してＨレベル
となり、ＰＷＭ変調回路３Ａが２番目のＹ＝−１に対応
するＰＷＭ変調出力を行っている間、アナログスイッチ
ＳＷ1 ，ＳＷ2 をｅ側に切り換える。次に、ＰＷＭ変調
回路３Ａが最初の＋１を入力するＲ5 のタイミングでク
ロックＣＫ1 が入力されると、直前の奇数判別結果が偶
数（０）であり、イネーブル端子Ｅの入力がＬレベルな
ので反転出力端子はＨレベルのままとなり、ＰＷＭ変調
回路３Ａが最初の０に対応するＰＷＭ変調出力を行って
いる間、アナログスイッチＳＷ1 ，ＳＷ2 をｅ側のまま
とする。
【００３８】以下、同様に、ＰＷＭ変調回路３Ａが最初
の＋１に対応するＰＷＭ変調出力を行っている間、直前
の奇数判別結果が奇数（＋１）なのでアナログスイッチ
ＳＷ1 ，ＳＷ2 をｆ側に切り換え、次に、ＰＷＭ変調回
路３Ａが最初の＋２に対応するＰＷＭ変調出力を行って
いる間、直前の奇数判別結果が偶数（＋２）なのでアナ
ログスイッチＳＷ1 ，ＳＷ2 をｆ側のままとするという
具合にして、次のＹ＝＋１と０に対応するＰＷＭ変調出
力を行っている間、アナログスイッチＳＷ1 ，ＳＷ2 を
ｅ側に切り換え、次のＹ＝−１と−２に対応するＰＷＭ
変調出力を行っている間、アナログスイッチＳＷ1 ，Ｓ
Ｗ2 をｆ側に切り換える。
の＋１に対応するＰＷＭ変調出力を行っている間、直前
の奇数判別結果が奇数（＋１）なのでアナログスイッチ
ＳＷ1 ，ＳＷ2 をｆ側に切り換え、次に、ＰＷＭ変調回
路３Ａが最初の＋２に対応するＰＷＭ変調出力を行って
いる間、直前の奇数判別結果が偶数（＋２）なのでアナ
ログスイッチＳＷ1 ，ＳＷ2 をｆ側のままとするという
具合にして、次のＹ＝＋１と０に対応するＰＷＭ変調出
力を行っている間、アナログスイッチＳＷ1 ，ＳＷ2 を
ｅ側に切り換え、次のＹ＝−１と−２に対応するＰＷＭ
変調出力を行っている間、アナログスイッチＳＷ1 ，Ｓ
Ｗ2 をｆ側に切り換える。
【００３９】このように、切り換え制御回路２０Ａは、
それまで例えばアナログスイッチＳＷ1 とＳＷ2 がｅ側
に切り換えられており、ＰＷＭ変調回路３Ａのａ端子出
力がバッファアンプ４1 に入力され、ｂ端子出力がバッ
ファアンプ４2 に入力された状態のときに、ＰＷＭ変調
回路３Ａに奇数の−１または＋１の値のＹが入力される
と１Ｔ遅れでアナログスイッチＳＷ1 ，ＳＷ2 をｆ側に
切り換え、ＰＷＭ変調回路３Ａのａ端子出力をバッファ
アンプ４2 に入力させ、ｂ端子出力をバッファアンプ４
1 に入力させる。その後、再びＰＷＭ変調回路３Ａに奇
数の−１または＋１の値のＹが入力されると１Ｔ遅れで
アナログスイッチＳＷ1 ，ＳＷ2 をｅ側に戻し、ＰＷＭ
変調回路３Ａのａ端子出力をバッファアンプ４1 に入力
させ、ｂ端子出力をバッファアンプ４2 に入力させる。
それまで例えばアナログスイッチＳＷ1 とＳＷ2 がｅ側
に切り換えられており、ＰＷＭ変調回路３Ａのａ端子出
力がバッファアンプ４1 に入力され、ｂ端子出力がバッ
ファアンプ４2 に入力された状態のときに、ＰＷＭ変調
回路３Ａに奇数の−１または＋１の値のＹが入力される
と１Ｔ遅れでアナログスイッチＳＷ1 ，ＳＷ2 をｆ側に
切り換え、ＰＷＭ変調回路３Ａのａ端子出力をバッファ
アンプ４2 に入力させ、ｂ端子出力をバッファアンプ４
1 に入力させる。その後、再びＰＷＭ変調回路３Ａに奇
数の−１または＋１の値のＹが入力されると１Ｔ遅れで
アナログスイッチＳＷ1 ，ＳＷ2 をｅ側に戻し、ＰＷＭ
変調回路３Ａのａ端子出力をバッファアンプ４1 に入力
させ、ｂ端子出力をバッファアンプ４2 に入力させる。
【００４０】この結果、多値ディジタルデータＹに出現
した奇数−１または＋１に対するＰＷＭ変調回路３Ａの
ＰＷＭ変調出力は、前回、アナログスイッチＳＷ1 ，Ｓ
Ｗ2をｅ側に切り換えた状態でバッファアンプ４1 ，４
2 に入力されていたときは、今回、アナログスイッチＳ
Ｗ1 ，ＳＷ2 をｆ側に切り換えた状態でバッファアンプ
４1 ，４2 に入力され、逆に、前回、アナログスイッチ
ＳＷ1 ，ＳＷ2 をｆ側に切り換えた状態でバッファアン
プ４1 ，４2 に入力されていたときは、今回、アナログ
スイッチＳＷ1 ，ＳＷ2 をｅ側に切り換えた状態でバッ
ファアンプ４1，４2 に入力されるという具合にして、
ＰＷＭ変調回路３Ａのａ端子及びｂ端子と、バッファア
ンプ４1 及び４2 との間の接続の組み合わせが毎回、巡
回的に切り換えられる。
した奇数−１または＋１に対するＰＷＭ変調回路３Ａの
ＰＷＭ変調出力は、前回、アナログスイッチＳＷ1 ，Ｓ
Ｗ2をｅ側に切り換えた状態でバッファアンプ４1 ，４
2 に入力されていたときは、今回、アナログスイッチＳ
Ｗ1 ，ＳＷ2 をｆ側に切り換えた状態でバッファアンプ
４1 ，４2 に入力され、逆に、前回、アナログスイッチ
ＳＷ1 ，ＳＷ2 をｆ側に切り換えた状態でバッファアン
プ４1 ，４2 に入力されていたときは、今回、アナログ
スイッチＳＷ1 ，ＳＷ2 をｅ側に切り換えた状態でバッ
ファアンプ４1，４2 に入力されるという具合にして、
ＰＷＭ変調回路３Ａのａ端子及びｂ端子と、バッファア
ンプ４1 及び４2 との間の接続の組み合わせが毎回、巡
回的に切り換えられる。
【００４１】図１２から明らかな如く、多値ディジタル
データＹが奇数の−１と＋１のときは、ＰＷＭ変調回路
３ＡがＹをＰＷＭ変調したときのａ端子出力とｂ端子出
力のパルス幅が異なっており、アナログスイッチＳ
Ｗ1 ，ＳＷ2 がｅ側に切り換えられているときは、加算
回路６Ａの出力点で見たＰＷＭ変調出力のサンプリング
周期Ｔ（＝１／３２ｆS ）での平均電圧Ｅが図３の直線
Ｌからマイナス側に外れてＰ2 またはＰ4 となり、アナ
ログスイッチＳＷ1 ，ＳＷ2 がｆ側に切り換えられてい
るときは、平均電圧Ｅが図３の直線Ｌからプラス側に外
れてＱ2 またはＱ4となる。ここでは、多値ディジタル
データＹに出現した奇数−１または＋１に対する加算回
路６Ａの出力点で見たＰＷＭ変調出力のサンプリング周
期Ｔ（＝１／３２ｆ S ）での平均電圧Ｅは、図３のＰ2
またはＰ4 と、Ｑ2 またはＱ4 に交互に切り換わるの
で、バッファアンプ４1 ，４2 の出力電圧誤差が逐次相
殺されることになる。一方、多値ディジタルデータＹが
−２，０，＋２のときは、ＰＷＭ変調回路３ＡがＰＷＭ
変調したときのａ端子出力とｂ端子出力のパルス幅は同
じであり、アナログスイッチＳＷ1 ，ＳＷ2 の切り換え
ポジションに関わらず、ＰＷＭ変調出力のサンプリング
周期Ｔ（＝１／３２ｆS ）での平均電圧Ｅは図３の直線
Ｌの上に乗っており、誤差はない。
データＹが奇数の−１と＋１のときは、ＰＷＭ変調回路
３ＡがＹをＰＷＭ変調したときのａ端子出力とｂ端子出
力のパルス幅が異なっており、アナログスイッチＳ
Ｗ1 ，ＳＷ2 がｅ側に切り換えられているときは、加算
回路６Ａの出力点で見たＰＷＭ変調出力のサンプリング
周期Ｔ（＝１／３２ｆS ）での平均電圧Ｅが図３の直線
Ｌからマイナス側に外れてＰ2 またはＰ4 となり、アナ
ログスイッチＳＷ1 ，ＳＷ2 がｆ側に切り換えられてい
るときは、平均電圧Ｅが図３の直線Ｌからプラス側に外
れてＱ2 またはＱ4となる。ここでは、多値ディジタル
データＹに出現した奇数−１または＋１に対する加算回
路６Ａの出力点で見たＰＷＭ変調出力のサンプリング周
期Ｔ（＝１／３２ｆ S ）での平均電圧Ｅは、図３のＰ2
またはＰ4 と、Ｑ2 またはＱ4 に交互に切り換わるの
で、バッファアンプ４1 ，４2 の出力電圧誤差が逐次相
殺されることになる。一方、多値ディジタルデータＹが
−２，０，＋２のときは、ＰＷＭ変調回路３ＡがＰＷＭ
変調したときのａ端子出力とｂ端子出力のパルス幅は同
じであり、アナログスイッチＳＷ1 ，ＳＷ2 の切り換え
ポジションに関わらず、ＰＷＭ変調出力のサンプリング
周期Ｔ（＝１／３２ｆS ）での平均電圧Ｅは図３の直線
Ｌの上に乗っており、誤差はない。
【００４２】図５のｊに示す如く、１０Ｔの間にＰＷＭ
変調出力した元の多値ディジタルデータＹが時系列で−
１，−２，−２，−１，０，＋１，＋２，＋１，０，−
１，と変化しており、奇数値が奇数回出現していたと
き、加算回路６Ａの出力点で見た１０Ｔの間での平均電
圧Ｅ´は、２．３６２５（Ｖ）となり、理想値より０．
０１８７５（Ｖ）大きいだけである。また、図５のｋに
示す如く、１０Ｔの間にＰＷＭ変調出力した元の多値デ
ィジタルデータＹが時系列で−２，−２，−１，０，＋
１，＋２，＋１，０，−１，−２と変化しており、奇数
値が偶数回出現していたとき、加算回路６Ａの出力点で
見た１０Ｔの間での平均電圧Ｅ´は、２．２５（Ｖ）と
なり、理想値２．２５（Ｖ）と一致する。
変調出力した元の多値ディジタルデータＹが時系列で−
１，−２，−２，−１，０，＋１，＋２，＋１，０，−
１，と変化しており、奇数値が奇数回出現していたと
き、加算回路６Ａの出力点で見た１０Ｔの間での平均電
圧Ｅ´は、２．３６２５（Ｖ）となり、理想値より０．
０１８７５（Ｖ）大きいだけである。また、図５のｋに
示す如く、１０Ｔの間にＰＷＭ変調出力した元の多値デ
ィジタルデータＹが時系列で−２，−２，−１，０，＋
１，＋２，＋１，０，−１，−２と変化しており、奇数
値が偶数回出現していたとき、加算回路６Ａの出力点で
見た１０Ｔの間での平均電圧Ｅ´は、２．２５（Ｖ）と
なり、理想値２．２５（Ｖ）と一致する。
【００４３】アナログローパスフィルタ７の出力は、２
個のバッファアンプ４1 ，４2 から出力されたＰＷＭ変
調信号の加算値を現時点から過去に遡って、多値ディジ
タルデータのサンプリング周期Ｔ（＝１／３２ｆS ）に
比べてはるかに長い期間に渡り平均化したものと等価で
ある。よって、ＨレベルまたはＬレベルが入力されたと
きのバッファアンプ４1 と４2 の出力電圧に、（３）ま
たは（４）式に示す差があっても、ＰＷＭ変調回路３Ａ
が多値ディジタルデータＹの内、奇数の−１，＋１を入
力する度にＰＷＭ変調回路３Ａの出力端子ａ，ｂとバッ
ファアンプ４1，４2 との接続の組み合わせが切り換え
られることで、アナログローパスフィルタ７の出力は、
ＨレベルまたはＬレベルが入力されたときのバッファア
ンプ４1と４2 の出力電圧に差が無いときとほぼ同じ理
想値となり、Ｄ／Ａ変換精度が格段に向上する。
個のバッファアンプ４1 ，４2 から出力されたＰＷＭ変
調信号の加算値を現時点から過去に遡って、多値ディジ
タルデータのサンプリング周期Ｔ（＝１／３２ｆS ）に
比べてはるかに長い期間に渡り平均化したものと等価で
ある。よって、ＨレベルまたはＬレベルが入力されたと
きのバッファアンプ４1 と４2 の出力電圧に、（３）ま
たは（４）式に示す差があっても、ＰＷＭ変調回路３Ａ
が多値ディジタルデータＹの内、奇数の−１，＋１を入
力する度にＰＷＭ変調回路３Ａの出力端子ａ，ｂとバッ
ファアンプ４1，４2 との接続の組み合わせが切り換え
られることで、アナログローパスフィルタ７の出力は、
ＨレベルまたはＬレベルが入力されたときのバッファア
ンプ４1と４2 の出力電圧に差が無いときとほぼ同じ理
想値となり、Ｄ／Ａ変換精度が格段に向上する。
【００４４】この実施の態様によれば、ＰＷＭ変調回路
３Ａの各系統の出力が全て同じパルス幅となる値−２，
０，＋２以外の多値ディジタルデータＹがＰＷＭ変調回
路３Ａに入力される度に、ＰＷＭ変調回路３Ａの２系統
の出力と２個のバッファアンプ４1 ，４2 との１対１の
接続の組み合わせを、巡回的に切り換えるようにしたこ
とにより、アナログローパスフィルタ７は加算回路６Ａ
の出力を平均化する機能を有するので、バッファアンプ
４1 ，４2 の回路定数、回路特性、電源電圧等のバラツ
キによりバッファアンプ４1 ，４2 の間に出力電圧値の
バラツキがあっても、ＰＷＭ変調回路３Ａの２系統の出
力と２個のバッファアンプ４1 ，４2 との１対１の接続
の組み合わせをｆC よりはるかに高い切り換え速度で切
り換えることで、各バッファアンプ４1 ，４2 の間の出
力電圧値のバラツキが相殺されて、Ｄ／Ａ変換動作中の
各バッファアンプ４1 ，４2 の出力の加算値の平均電圧
が、各バッファアンプの出力電圧値にバラツキの無い状
態で動作させた時とほぼ同じ値となり、アナログローパ
スフィルタ７からＤ／Ａ変換精度の極めて高い出力を得
ることができ、ΔΣ変調ノイズ・シェーパ方式のＤ／Ａ
変換装置の能力を一層高めることができる。
３Ａの各系統の出力が全て同じパルス幅となる値−２，
０，＋２以外の多値ディジタルデータＹがＰＷＭ変調回
路３Ａに入力される度に、ＰＷＭ変調回路３Ａの２系統
の出力と２個のバッファアンプ４1 ，４2 との１対１の
接続の組み合わせを、巡回的に切り換えるようにしたこ
とにより、アナログローパスフィルタ７は加算回路６Ａ
の出力を平均化する機能を有するので、バッファアンプ
４1 ，４2 の回路定数、回路特性、電源電圧等のバラツ
キによりバッファアンプ４1 ，４2 の間に出力電圧値の
バラツキがあっても、ＰＷＭ変調回路３Ａの２系統の出
力と２個のバッファアンプ４1 ，４2 との１対１の接続
の組み合わせをｆC よりはるかに高い切り換え速度で切
り換えることで、各バッファアンプ４1 ，４2 の間の出
力電圧値のバラツキが相殺されて、Ｄ／Ａ変換動作中の
各バッファアンプ４1 ，４2 の出力の加算値の平均電圧
が、各バッファアンプの出力電圧値にバラツキの無い状
態で動作させた時とほぼ同じ値となり、アナログローパ
スフィルタ７からＤ／Ａ変換精度の極めて高い出力を得
ることができ、ΔΣ変調ノイズ・シェーパ方式のＤ／Ａ
変換装置の能力を一層高めることができる。
【００４５】また、図１の実施の態様では、切り換え制
御回路２０はＰＷＭ変調回路３Ａが多値ディジタルデー
タＹを１データ分入力する度に、切り換え回路１０の切
り換えを行うので、多値ディジタルデータＹの時系列が
たまたま、−２，−１，０，＋１，＋２，＋１，０，−
１，−２，−１という具合に変化し、奇数と偶数が交互
に出現する場合、この内、奇数値の−１と＋１について
ＰＷＭ変調回路３ＡがＰＷＭ変調出力するときは、アナ
ログスイッチＳＷ1 ，ＳＷ2 が常にｅ側（またはｆ側）
に切り換えられることになり、バッファアンプ４1 ，４
2 の出力電圧誤差が相殺されなくなる。しかし、図４の
実施の態様によれば、多値ディジタルデータＹの時系列
が−２，−１，０，＋１，＋２，＋１，０，−１，−
２，−１であっても、ＰＷＭ変調回路３Ａが奇数値のＹ
に対応するＰＷＭ変調出力をする度に、アナログスイッ
チＳＷ1 ，ＳＷ2 がｅ側とｆ側の間で交互に切り換えら
れて、バッファアンプ４1，４2 の出力電圧誤差が相殺
されるので、常に、高いＤ／Ａ変換精度を実現すること
ができる。
御回路２０はＰＷＭ変調回路３Ａが多値ディジタルデー
タＹを１データ分入力する度に、切り換え回路１０の切
り換えを行うので、多値ディジタルデータＹの時系列が
たまたま、−２，−１，０，＋１，＋２，＋１，０，−
１，−２，−１という具合に変化し、奇数と偶数が交互
に出現する場合、この内、奇数値の−１と＋１について
ＰＷＭ変調回路３ＡがＰＷＭ変調出力するときは、アナ
ログスイッチＳＷ1 ，ＳＷ2 が常にｅ側（またはｆ側）
に切り換えられることになり、バッファアンプ４1 ，４
2 の出力電圧誤差が相殺されなくなる。しかし、図４の
実施の態様によれば、多値ディジタルデータＹの時系列
が−２，−１，０，＋１，＋２，＋１，０，−１，−
２，−１であっても、ＰＷＭ変調回路３Ａが奇数値のＹ
に対応するＰＷＭ変調出力をする度に、アナログスイッ
チＳＷ1 ，ＳＷ2 がｅ側とｆ側の間で交互に切り換えら
れて、バッファアンプ４1，４2 の出力電圧誤差が相殺
されるので、常に、高いＤ／Ａ変換精度を実現すること
ができる。
【００４６】なお、図４の実施の態様では、ＰＷＭ変調
回路３Ａの各系統の出力が全て同じパルス幅となる値−
２，０，＋２以外の多値ディジタルデータＹがＰＷＭ変
調回路３Ａに入力される度に、ＰＷＭ変調回路３Ａの２
系統の出力と２個のバッファアンプ４1 ，４2 との１対
１の接続の組み合わせを、巡回的に切り換えるようにし
たが（アナログスイッチＳＷ1 ，ＳＷ2 がｅ→ｆ→ｅ→
ｆ→・・と切り換えられる）、ランダムに切り換えるよ
うにしても良い（アナログスイッチＳＷ1 ，ＳＷ2 がｅ
→ｆ→ｆ→ｅ→ｆ→ｅ→ｅ→ｆ→・・と切り換えれ
る）。また、アロナグローパスフィルタ７のカットオフ
周波数ｆC も、３２ｆS ／２以下であればｆS ／２より
高く設定してもよい（この場合、アナログローパスフィ
ルタ７の減衰量は、例えば、２ｆC で−９０ｄＢ程度と
なるように設定したり、３２ｆS ／２〜３２ｆS の範囲
内の或る周波数で−９０ｄＢ程度となるように設定して
も良い）。要は、アナログローパスフィルタ７のカット
オフ周波数ｆC を３２ｆS ／２より小さく設定してお
き、ＰＷＭ変調回路３Ａの各系統の出力が全て同じパル
ス幅となる値以外の或る多値ディジタルデータがＰＷＭ
変調出力されるときを累積して見た場合（Ｙ＝−１がＰ
ＷＭ変調出力されるときを累積して見た場合またはＹ＝
＋１がＰＷＭ変調出力されるときを累積して見た場合）
に、ＰＷＭ変調回路３Ａのいずれの系統の出力も、バッ
ファアンプ４1 と４2 にほぼ等しい確率で入力されるよ
うに切り換えれば良い。
回路３Ａの各系統の出力が全て同じパルス幅となる値−
２，０，＋２以外の多値ディジタルデータＹがＰＷＭ変
調回路３Ａに入力される度に、ＰＷＭ変調回路３Ａの２
系統の出力と２個のバッファアンプ４1 ，４2 との１対
１の接続の組み合わせを、巡回的に切り換えるようにし
たが（アナログスイッチＳＷ1 ，ＳＷ2 がｅ→ｆ→ｅ→
ｆ→・・と切り換えられる）、ランダムに切り換えるよ
うにしても良い（アナログスイッチＳＷ1 ，ＳＷ2 がｅ
→ｆ→ｆ→ｅ→ｆ→ｅ→ｅ→ｆ→・・と切り換えれ
る）。また、アロナグローパスフィルタ７のカットオフ
周波数ｆC も、３２ｆS ／２以下であればｆS ／２より
高く設定してもよい（この場合、アナログローパスフィ
ルタ７の減衰量は、例えば、２ｆC で−９０ｄＢ程度と
なるように設定したり、３２ｆS ／２〜３２ｆS の範囲
内の或る周波数で−９０ｄＢ程度となるように設定して
も良い）。要は、アナログローパスフィルタ７のカット
オフ周波数ｆC を３２ｆS ／２より小さく設定してお
き、ＰＷＭ変調回路３Ａの各系統の出力が全て同じパル
ス幅となる値以外の或る多値ディジタルデータがＰＷＭ
変調出力されるときを累積して見た場合（Ｙ＝−１がＰ
ＷＭ変調出力されるときを累積して見た場合またはＹ＝
＋１がＰＷＭ変調出力されるときを累積して見た場合）
に、ＰＷＭ変調回路３Ａのいずれの系統の出力も、バッ
ファアンプ４1 と４2 にほぼ等しい確率で入力されるよ
うに切り換えれば良い。
【００４７】次に、図６を参照して本発明の第３の実施
の態様を説明する。図６は本発明に係るＤ／Ａ変換装置
の回路図であり、図１と同一の構成部分には同一の符号
が付してある。１は１６ビット、サンプリング周波数ｆ
S の入力ディジタルオーディオデータＤ1 を４倍オーバ
ーサンプリングし、１７ビット、サンプリング周波数４
ｆS のディジタルデータＤ2 を出力するディジタルフィ
ルタ、２ＢはディジタルデータＤ2 に対しΔΣ変調方式
ノイズシェーパを行い、−３，−２，−１，０，＋１，
＋２，＋３の７値を取るサンプリング周波数ＦS ＝３２
ｆS の多値ディジタルデータＹを出力するΔΣ変調ノイ
ズ・シェーピング回路、３Ｂはａ，ｂ，ｃの３系統の出
力端子を有し、多値ディジタルデータＹを、Ｙの値と各
系統の出力パルス幅を２系統分加算した値とが比例する
ようにＰＷＭ変調して出力するＰＷＭ変調回路である。
の態様を説明する。図６は本発明に係るＤ／Ａ変換装置
の回路図であり、図１と同一の構成部分には同一の符号
が付してある。１は１６ビット、サンプリング周波数ｆ
S の入力ディジタルオーディオデータＤ1 を４倍オーバ
ーサンプリングし、１７ビット、サンプリング周波数４
ｆS のディジタルデータＤ2 を出力するディジタルフィ
ルタ、２ＢはディジタルデータＤ2 に対しΔΣ変調方式
ノイズシェーパを行い、−３，−２，−１，０，＋１，
＋２，＋３の７値を取るサンプリング周波数ＦS ＝３２
ｆS の多値ディジタルデータＹを出力するΔΣ変調ノイ
ズ・シェーピング回路、３Ｂはａ，ｂ，ｃの３系統の出
力端子を有し、多値ディジタルデータＹを、Ｙの値と各
系統の出力パルス幅を２系統分加算した値とが比例する
ようにＰＷＭ変調して出力するＰＷＭ変調回路である。
【００４８】具体的には、ＰＷＭ変調回路３Ｂは、ディ
ジタルデータＹの値によって、各出力系統から図７の一
番左のＩ欄に示す組み合わせパターンのＰＷＭ変調信号
を出力するようになっている。１／３２ｆS を周期Ｔと
して、Ｙ＝−３のときａとｂとｃのパルス幅はともに零
（Ｆパターン）、Ｙ＝−２のときａのパルス幅はＴ／
２，ｂとｃのパルス幅はともに零（Ｇパターン）、Ｙ＝
−１のときａとｂのパルス幅はＴ／２，ｃのパルス幅は
零（Ｈパターン）、Ｙ＝０のときａとｂとｃのパルス幅
はともにＴ／２（Ｉパターン）、Ｙ＝＋１のときａのパ
ルス幅はＴ，ｂとｃのパルス幅はともにＴ／２（Ｊパタ
ーン）、Ｙ＝＋２のときａとｂのパルス幅はＴ，ｃのパ
ルス幅はＴ／２（Ｋパターン）、Ｙ＝＋３のときａとｂ
とｃのパルス幅はともにＴである（Ｌパターン）。
ジタルデータＹの値によって、各出力系統から図７の一
番左のＩ欄に示す組み合わせパターンのＰＷＭ変調信号
を出力するようになっている。１／３２ｆS を周期Ｔと
して、Ｙ＝−３のときａとｂとｃのパルス幅はともに零
（Ｆパターン）、Ｙ＝−２のときａのパルス幅はＴ／
２，ｂとｃのパルス幅はともに零（Ｇパターン）、Ｙ＝
−１のときａとｂのパルス幅はＴ／２，ｃのパルス幅は
零（Ｈパターン）、Ｙ＝０のときａとｂとｃのパルス幅
はともにＴ／２（Ｉパターン）、Ｙ＝＋１のときａのパ
ルス幅はＴ，ｂとｃのパルス幅はともにＴ／２（Ｊパタ
ーン）、Ｙ＝＋２のときａとｂのパルス幅はＴ，ｃのパ
ルス幅はＴ／２（Ｋパターン）、Ｙ＝＋３のときａとｂ
とｃのパルス幅はともにＴである（Ｌパターン）。
【００４９】図９に示す如く、ＰＷＭ変調回路３Ｂは図
示しないタイミング制御回路から入力する周期が３２ｆ
S ・ｎのクロックＣＫ0 に従って多値ディジタルデータ
Ｙの読み取りとＰＷＭ変調出力を行う。ＰＷＭ変調回路
３ＢはＣＫ0 の内、図９におけるＲi のタイミングで多
値ディジタルデータＹを取り込み（入力し）、サンプリ
ング周期Ｔ（＝１／３２ｆS ）遅れでＹに対応するＰＷ
Ｍ変調信号を出力する。４1 〜４3 は各々、系統別にＰ
ＷＭ変調信号が通されるバッファアンプ、６Ｂは加算用
の抵抗Ｒ1 〜Ｒ3 と、フィードバック系を成すＲf1，Ｒ
f2と、オペアンプ５から成る加算回路であり、バッファ
アンプ４1 〜４3 の出力電圧を加算する。７は加算回路
６Ｂの出力に対しｆS ／２より低いカットオフ周波数ｆ
C で低域成分を取り出し、アナログオーディオ信号を出
力するアナログローパスフィルタである。アナログロー
パスフィルタ７は３２ｆS での減衰量が例えば−９０ｄ
Ｂ程度となるように設定されている（なお、アナログロ
ーパスフィルタ７は、ｕ・ｆS での減衰量を−９０ｄＢ
程度となるように設定しても良い。但し、ｕは１，２，
４，８，１６，２４など、１〜３２の範囲の或る１つの
実数値）。
示しないタイミング制御回路から入力する周期が３２ｆ
S ・ｎのクロックＣＫ0 に従って多値ディジタルデータ
Ｙの読み取りとＰＷＭ変調出力を行う。ＰＷＭ変調回路
３ＢはＣＫ0 の内、図９におけるＲi のタイミングで多
値ディジタルデータＹを取り込み（入力し）、サンプリ
ング周期Ｔ（＝１／３２ｆS ）遅れでＹに対応するＰＷ
Ｍ変調信号を出力する。４1 〜４3 は各々、系統別にＰ
ＷＭ変調信号が通されるバッファアンプ、６Ｂは加算用
の抵抗Ｒ1 〜Ｒ3 と、フィードバック系を成すＲf1，Ｒ
f2と、オペアンプ５から成る加算回路であり、バッファ
アンプ４1 〜４3 の出力電圧を加算する。７は加算回路
６Ｂの出力に対しｆS ／２より低いカットオフ周波数ｆ
C で低域成分を取り出し、アナログオーディオ信号を出
力するアナログローパスフィルタである。アナログロー
パスフィルタ７は３２ｆS での減衰量が例えば−９０ｄ
Ｂ程度となるように設定されている（なお、アナログロ
ーパスフィルタ７は、ｕ・ｆS での減衰量を−９０ｄＢ
程度となるように設定しても良い。但し、ｕは１，２，
４，８，１６，２４など、１〜３２の範囲の或る１つの
実数値）。
【００５０】１０ＢはＰＷＭ変調回路３Ｂとバッファア
ンプ４1 〜４3 との間に設けられた切り換え回路であ
り、ＰＷＭ変調回路３Ｂの各系統の出力が全て同じパル
ス幅となる値以外の−２，−１，＋１，＋２の値の多値
ディジタルデータＹがＰＷＭ変調回路３Ｂに入力される
度に、ＰＷＭ変調回路３Ｂの３系統の出力と３個のバッ
ファアンプ４1 〜４3 との１対１の接続の組み合わせを
切り換える。切り換え回路１０Ｂの内、ＳＷ10は３入力
（ｅ，ｆ，ｇ端子）、１出力のアナログスイッチであ
り、入力側はｅ端子がＰＷＭ変調回路３Ｂの出力端子
ａ，ｆ端子が出力端子ｂ，ｇ端子が出力端子ｃと接続さ
れており、出力側がバッファアンプ４1 の入力側と接続
されている。ＳＷ20も３入力（ｅ，ｆ，ｇ端子）、１出
力のアナログスイッチであり、入力側はｅ端子がＰＷＭ
変調回路３Ｂの出力端子ｂ，ｆ端子が出力端子ｃ，ｇ端
子が出力端子ａと接続されており、出力側がバッファア
ンプ４2 の入力側と接続されている。ＳＷ30も３入力
（ｅ，ｆ，ｇ端子）、１出力のアナログスイッチであ
り、入力側はｅ端子がＰＷＭ変調回路３Ｂの出力端子
ｃ，ｆ端子が出力端子ａ，ｇ端子が出力端子ｂと接続さ
れており、出力側がバッファアンプ４3 の入力側と接続
されている。
ンプ４1 〜４3 との間に設けられた切り換え回路であ
り、ＰＷＭ変調回路３Ｂの各系統の出力が全て同じパル
ス幅となる値以外の−２，−１，＋１，＋２の値の多値
ディジタルデータＹがＰＷＭ変調回路３Ｂに入力される
度に、ＰＷＭ変調回路３Ｂの３系統の出力と３個のバッ
ファアンプ４1 〜４3 との１対１の接続の組み合わせを
切り換える。切り換え回路１０Ｂの内、ＳＷ10は３入力
（ｅ，ｆ，ｇ端子）、１出力のアナログスイッチであ
り、入力側はｅ端子がＰＷＭ変調回路３Ｂの出力端子
ａ，ｆ端子が出力端子ｂ，ｇ端子が出力端子ｃと接続さ
れており、出力側がバッファアンプ４1 の入力側と接続
されている。ＳＷ20も３入力（ｅ，ｆ，ｇ端子）、１出
力のアナログスイッチであり、入力側はｅ端子がＰＷＭ
変調回路３Ｂの出力端子ｂ，ｆ端子が出力端子ｃ，ｇ端
子が出力端子ａと接続されており、出力側がバッファア
ンプ４2 の入力側と接続されている。ＳＷ30も３入力
（ｅ，ｆ，ｇ端子）、１出力のアナログスイッチであ
り、入力側はｅ端子がＰＷＭ変調回路３Ｂの出力端子
ｃ，ｆ端子が出力端子ａ，ｇ端子が出力端子ｂと接続さ
れており、出力側がバッファアンプ４3 の入力側と接続
されている。
【００５１】２０Ｂは切り換え制御回路であり、ＰＷＭ
変調回路３ＢのＰＷＭ変調動作に同期した周期１／３２
ｆS のクロックＣＫ1 に従い、ＰＷＭ変調回路３Ｂに−
２，−１，＋１，＋２の値の多値ディジタルデータＹが
入力される度に、アナログスイッチＳＷ10〜ＳＷ30を連
動してほぼランダムに切り換え、ＰＷＭ変調回路３Ｂの
各系統の出力が全て同じパルス幅となる値以外の或る多
値ディジタルデータがＰＷＭ変調出力されるときを累積
して見た場合（Ｙ＝−２がＰＷＭ変調出力されるときを
累積して見た場合、またはＹ＝−１がＰＷＭ変調出力さ
れるときを累積して見た場合、またはＹ＝＋１がＰＷＭ
変調出力されるときを累積して見た場合、またはＹ＝＋
２がＰＷＭ変調出力されるときを累積して見た場合）
に、ＰＷＭ変調回路３Ｂのいずれの系統の出力も、バッ
ファアンプ４1 〜４3 にほぼ等しい確率で入力されるよ
うに切り換えて、バッファアンプ４1 〜４3 の出力電圧
誤差を相殺させる。
変調回路３ＢのＰＷＭ変調動作に同期した周期１／３２
ｆS のクロックＣＫ1 に従い、ＰＷＭ変調回路３Ｂに−
２，−１，＋１，＋２の値の多値ディジタルデータＹが
入力される度に、アナログスイッチＳＷ10〜ＳＷ30を連
動してほぼランダムに切り換え、ＰＷＭ変調回路３Ｂの
各系統の出力が全て同じパルス幅となる値以外の或る多
値ディジタルデータがＰＷＭ変調出力されるときを累積
して見た場合（Ｙ＝−２がＰＷＭ変調出力されるときを
累積して見た場合、またはＹ＝−１がＰＷＭ変調出力さ
れるときを累積して見た場合、またはＹ＝＋１がＰＷＭ
変調出力されるときを累積して見た場合、またはＹ＝＋
２がＰＷＭ変調出力されるときを累積して見た場合）
に、ＰＷＭ変調回路３Ｂのいずれの系統の出力も、バッ
ファアンプ４1 〜４3 にほぼ等しい確率で入力されるよ
うに切り換えて、バッファアンプ４1 〜４3 の出力電圧
誤差を相殺させる。
【００５２】切り換え制御回路２０Ｂの内、３０は加算
器であり、ΔΣ変調ノイズ・シェーピング回路２Ｂから
出力された多値ディジタルデータＹと後述するラッチ回
路の出力を加算する。３１は加算器３０の出力ｘを３で
割った余り（ｍｏｄ３）を計算して出力する演算器、３
２はラッチストローブ端子ＲＳにクロックＣＫ1 が入力
されたタイミングで演算器３１の出力ｚをラッチするラ
ッチ回路、３３はデコーダであり、ΔΣ変調ノイズ・シ
ェーピング回路２Ｂから出力された多値ディジタルデー
タＹとラッチ回路３２の出力ｙをクロックＣＫ1 の入力
されたタイミングで読み取り、（Ｙ，ｙ）の組み合わせ
に応じて、図８に示す如く２ビットで「ＬＬ」、「Ｌ
Ｈ」、「ＨＨ」のいずれかの値を取る制御信号ＣＤに変
換し、切り換え回路１０Ｂに出力してアナログスイッチ
ＳＷ10〜ＳＷ30の切り換え制御をする。
器であり、ΔΣ変調ノイズ・シェーピング回路２Ｂから
出力された多値ディジタルデータＹと後述するラッチ回
路の出力を加算する。３１は加算器３０の出力ｘを３で
割った余り（ｍｏｄ３）を計算して出力する演算器、３
２はラッチストローブ端子ＲＳにクロックＣＫ1 が入力
されたタイミングで演算器３１の出力ｚをラッチするラ
ッチ回路、３３はデコーダであり、ΔΣ変調ノイズ・シ
ェーピング回路２Ｂから出力された多値ディジタルデー
タＹとラッチ回路３２の出力ｙをクロックＣＫ1 の入力
されたタイミングで読み取り、（Ｙ，ｙ）の組み合わせ
に応じて、図８に示す如く２ビットで「ＬＬ」、「Ｌ
Ｈ」、「ＨＨ」のいずれかの値を取る制御信号ＣＤに変
換し、切り換え回路１０Ｂに出力してアナログスイッチ
ＳＷ10〜ＳＷ30の切り換え制御をする。
【００５３】デコーダ３３はＹが−３，０，＋３のと
き、ｙの値に関わらず、制御信号ＣＤとして「ＬＬ」を
出力し、アナログスイッチＳＷ10〜ＳＷ30をｅポジショ
ンに切り換えて、ＰＷＭ変調回路３Ｂの出力端子ａ〜ｃ
からの出力をそれぞれバッファアンプ４1 〜４3 に入力
させる（図７のＩＩ欄参照）。また、Ｙが−２，−１，
＋１，＋２のとき、ｙが０であれば、アナログスイッチ
ＳＷ10〜ＳＷ30をｅポジションに切り換えるが、ｙが１
であればｆポジションに切り換えてＰＷＭ変調回路３Ｂ
の出力端子ａ〜ｃからの出力をそれぞれバッファアンプ
４2 ，４3 ，４1に入力させ（図７のＩＩＩ欄）、ｙが
２であればｇポジションに切り換えてＰＷＭ変調回路３
Ｂの出力端子ａ〜ｃからの出力をそれぞれバッファアン
プ４3 ，４1 ，４2 に入力させる（図７のＩＶ欄）。そ
の他の構成部分は、図１と全く同様に構成されている。
き、ｙの値に関わらず、制御信号ＣＤとして「ＬＬ」を
出力し、アナログスイッチＳＷ10〜ＳＷ30をｅポジショ
ンに切り換えて、ＰＷＭ変調回路３Ｂの出力端子ａ〜ｃ
からの出力をそれぞれバッファアンプ４1 〜４3 に入力
させる（図７のＩＩ欄参照）。また、Ｙが−２，−１，
＋１，＋２のとき、ｙが０であれば、アナログスイッチ
ＳＷ10〜ＳＷ30をｅポジションに切り換えるが、ｙが１
であればｆポジションに切り換えてＰＷＭ変調回路３Ｂ
の出力端子ａ〜ｃからの出力をそれぞれバッファアンプ
４2 ，４3 ，４1に入力させ（図７のＩＩＩ欄）、ｙが
２であればｇポジションに切り換えてＰＷＭ変調回路３
Ｂの出力端子ａ〜ｃからの出力をそれぞれバッファアン
プ４3 ，４1 ，４2 に入力させる（図７のＩＶ欄）。そ
の他の構成部分は、図１と全く同様に構成されている。
【００５４】次に図９、図１０を参照して上記した実施
の態様の動作を説明する。図９はＰＷＭ変調回路３Ｂ、
切り換え制御回路２０Ｂ、切り換え回路１０Ｂの動作を
示すタイムチャート、図１０は多値ディジタルデータＹ
の値と、加算回路６Ｂの出力点で見た多値ディジタルデ
ータＹのサンプリング周期Ｔ（＝１／３２ｆS ）の間の
平均電圧Ｅとの関係を示す線図である。
の態様の動作を説明する。図９はＰＷＭ変調回路３Ｂ、
切り換え制御回路２０Ｂ、切り換え回路１０Ｂの動作を
示すタイムチャート、図１０は多値ディジタルデータＹ
の値と、加算回路６Ｂの出力点で見た多値ディジタルデ
ータＹのサンプリング周期Ｔ（＝１／３２ｆS ）の間の
平均電圧Ｅとの関係を示す線図である。
【００５５】Ｈレベルが入力されたときのバッファアン
プ４1 〜４3 の出力電圧を各々、Ｖ1 (H) 〜Ｖ3 (H) 、
Ｌレベルが入力されたときのバッファアンプ４1 〜４3
の出力電圧を各々、Ｖ1 (L) 〜Ｖ3 (L) とする。バッフ
ァアンプ４1 〜４3 の回路定数、回路特性、電源電圧等
のバラツキのため、Ｖ1 (H) とＶ2 (H) の間にΔＶ
12(H) だけ差が生じ、Ｖ1 (H) とＶ3 (H) の間にΔＶ13
(H) だけ差が生じ、Ｖ1(L) とＶ2 (L) の間にΔＶ12(L)
だけ差が生じ、Ｖ1 (L) とＶ3 (L) の間にΔＶ13(L)
だけ差が生じ、 Ｖ1 (H) ＝Ｖ2 (H) ＋ΔＶ12(H) ・・（５） Ｖ1 (H) ＝Ｖ3 (H) ＋ΔＶ13(H) ・・（６） Ｖ1 (L) ＝Ｖ2 (L) ＋ΔＶ12(L) ・・（７） Ｖ1 (L) ＝Ｖ3 (L) ＋ΔＶ13(L) ・・（８） となっているものとする。ここでは、一例として、Ｖ1
(H) ＝５（Ｖ）、Ｖ2 (H) ＝４．５（Ｖ）、Ｖ3(H) ＝
４（Ｖ）、ΔＶ12(H) ＝０．５（Ｖ）、ΔＶ13(H) ＝
０．５（Ｖ）、Ｖ1(L) ＝０．５（Ｖ）、Ｖ2 (L) ＝１
（Ｖ）、Ｖ3 (L) ＝１．５（Ｖ）、ΔＶ12(L) ＝−０．
５（Ｖ）、ΔＶ13(L) ＝−１（Ｖ）とする。
プ４1 〜４3 の出力電圧を各々、Ｖ1 (H) 〜Ｖ3 (H) 、
Ｌレベルが入力されたときのバッファアンプ４1 〜４3
の出力電圧を各々、Ｖ1 (L) 〜Ｖ3 (L) とする。バッフ
ァアンプ４1 〜４3 の回路定数、回路特性、電源電圧等
のバラツキのため、Ｖ1 (H) とＶ2 (H) の間にΔＶ
12(H) だけ差が生じ、Ｖ1 (H) とＶ3 (H) の間にΔＶ13
(H) だけ差が生じ、Ｖ1(L) とＶ2 (L) の間にΔＶ12(L)
だけ差が生じ、Ｖ1 (L) とＶ3 (L) の間にΔＶ13(L)
だけ差が生じ、 Ｖ1 (H) ＝Ｖ2 (H) ＋ΔＶ12(H) ・・（５） Ｖ1 (H) ＝Ｖ3 (H) ＋ΔＶ13(H) ・・（６） Ｖ1 (L) ＝Ｖ2 (L) ＋ΔＶ12(L) ・・（７） Ｖ1 (L) ＝Ｖ3 (L) ＋ΔＶ13(L) ・・（８） となっているものとする。ここでは、一例として、Ｖ1
(H) ＝５（Ｖ）、Ｖ2 (H) ＝４．５（Ｖ）、Ｖ3(H) ＝
４（Ｖ）、ΔＶ12(H) ＝０．５（Ｖ）、ΔＶ13(H) ＝
０．５（Ｖ）、Ｖ1(L) ＝０．５（Ｖ）、Ｖ2 (L) ＝１
（Ｖ）、Ｖ3 (L) ＝１．５（Ｖ）、ΔＶ12(L) ＝−０．
５（Ｖ）、ΔＶ13(L) ＝−１（Ｖ）とする。
【００５６】電源オンで装置がＤ／Ａ変換動作を開始し
たあと、ΔΣ変調ノイズ・シェーピング回路２Ｂから出
力された多値ディジタルデータＹは、図９に示す如く、
ＰＷＭ変調回路３ＢによりクロックＣＫ1 に従い、１デ
ータずつＲi のタイミングで読み取られ（入力され）、
ＰＷＭ変調されたのち、出力端子ａ，ｂ，ｃより、多値
ディジタルデータＹの値とａ，ｂ，ｃのパルス幅との関
係が図７のＩ欄の如くなるＰＷＭ変調信号が読み取りタ
イミングより１Ｔ遅れて出力される。ここでは、１２Ｔ
の間のＰＷＭ変調出力の元の多値ディジタルデータＹが
時系列で−３，−３，−２，−２，−１，−１，−１，
０，＋１，＋２，＋２，＋２となったとする。
たあと、ΔΣ変調ノイズ・シェーピング回路２Ｂから出
力された多値ディジタルデータＹは、図９に示す如く、
ＰＷＭ変調回路３ＢによりクロックＣＫ1 に従い、１デ
ータずつＲi のタイミングで読み取られ（入力され）、
ＰＷＭ変調されたのち、出力端子ａ，ｂ，ｃより、多値
ディジタルデータＹの値とａ，ｂ，ｃのパルス幅との関
係が図７のＩ欄の如くなるＰＷＭ変調信号が読み取りタ
イミングより１Ｔ遅れて出力される。ここでは、１２Ｔ
の間のＰＷＭ変調出力の元の多値ディジタルデータＹが
時系列で−３，−３，−２，−２，−１，−１，−１，
０，＋１，＋２，＋２，＋２となったとする。
【００５７】ラッチ回路３２は電源オン直後、パワーオ
ンリセット回路（図示せず）から入力したＨレベルのリ
セット信号により、一定時間強制的にリセットされるよ
うになっており、ラッチ回路３２の出力はＬレベルに初
期化される。ここでは、ΔΣ変調ノイズ・シェーピング
回路２Ｂが最初の−３を出力し始めたところでリセット
信号がＬレベルに落ちたとする。このとき、加算器３０
の出力ｘは−３、演算器３１の出力ｚは０となってい
る。ＰＷＭ変調回路３Ｂが多値ディジタルデータＹの最
初の−３を入力するＲ0 のタイミングで切り換え制御回
路２０ＢにクロックＣＫ1 が入力されると、デコーダ３
３はその時点で入力した（Ｙ，ｙ）の組み合わせが（−
３，０）なので、「ＬＬ」の制御信号ＣＤを出力し、切
り換え回路１０ＢのアナログスイッチＳＷ10〜ＳＷ30を
ｅ側に切り換えさせる。一方、ラッチ回路３２は演算器
３１から出力されていた０をラッチして出力する。
ンリセット回路（図示せず）から入力したＨレベルのリ
セット信号により、一定時間強制的にリセットされるよ
うになっており、ラッチ回路３２の出力はＬレベルに初
期化される。ここでは、ΔΣ変調ノイズ・シェーピング
回路２Ｂが最初の−３を出力し始めたところでリセット
信号がＬレベルに落ちたとする。このとき、加算器３０
の出力ｘは−３、演算器３１の出力ｚは０となってい
る。ＰＷＭ変調回路３Ｂが多値ディジタルデータＹの最
初の−３を入力するＲ0 のタイミングで切り換え制御回
路２０ＢにクロックＣＫ1 が入力されると、デコーダ３
３はその時点で入力した（Ｙ，ｙ）の組み合わせが（−
３，０）なので、「ＬＬ」の制御信号ＣＤを出力し、切
り換え回路１０ＢのアナログスイッチＳＷ10〜ＳＷ30を
ｅ側に切り換えさせる。一方、ラッチ回路３２は演算器
３１から出力されていた０をラッチして出力する。
【００５８】次に、ΔΣ変調ノイズ・シェーピング回路
２Ｂが２番目の−３を出力したときｘ＝−３、ｚ＝０の
ままで、ＰＷＭ変調回路３Ｂが２番目の−３を入力する
Ｒ1のタイミングでクロックＣＫ1 が入力されると、デ
コーダ３３はその時点で入力した（Ｙ，ｙ）が再び（−
３，０）なので、アナログスイッチＳＷ10〜ＳＷ30をｅ
側のままとし、一方、ラッチ回路３２はｚ＝０をラッチ
して出力する。ΔΣ変調ノイズ・シェーピング回路２Ｂ
が最初の−２を出力したときｘ＝−２、ｚ＝＋１とな
り、ＰＷＭ変調回路３Ｂが最初の−２を入力するＲ2 の
タイミングでクロックＣＫ1 が入力されると、デコーダ
３３はその時点で入力した（Ｙ，ｙ）が（−２，０）な
ので、アナログスイッチＳＷ10〜ＳＷ30をｅ側のままと
し、一方、ラッチ回路３２は＋１を出力する。
２Ｂが２番目の−３を出力したときｘ＝−３、ｚ＝０の
ままで、ＰＷＭ変調回路３Ｂが２番目の−３を入力する
Ｒ1のタイミングでクロックＣＫ1 が入力されると、デ
コーダ３３はその時点で入力した（Ｙ，ｙ）が再び（−
３，０）なので、アナログスイッチＳＷ10〜ＳＷ30をｅ
側のままとし、一方、ラッチ回路３２はｚ＝０をラッチ
して出力する。ΔΣ変調ノイズ・シェーピング回路２Ｂ
が最初の−２を出力したときｘ＝−２、ｚ＝＋１とな
り、ＰＷＭ変調回路３Ｂが最初の−２を入力するＲ2 の
タイミングでクロックＣＫ1 が入力されると、デコーダ
３３はその時点で入力した（Ｙ，ｙ）が（−２，０）な
ので、アナログスイッチＳＷ10〜ＳＷ30をｅ側のままと
し、一方、ラッチ回路３２は＋１を出力する。
【００５９】次に、ΔΣ変調ノイズ・シェーピング回路
２Ｂが２番目の−２を出力したときｘ＝−１、ｚ＝＋２
で、ＰＷＭ変調回路３Ｂが２番目の−２を入力するＲ3
のタイミングでクロックＣＫ1 が入力されると、デコー
ダ３３はその時点で入力した（Ｙ，ｙ）が（−２，＋
１）なので、アナログスイッチＳＷ10〜ＳＷ30をｆ側に
切り換え、ラッチ回路３２は＋２を出力する。ΔΣ変調
ノイズ・シェーピング回路２Ｂが最初の−１を出力した
ときｘ＝＋１、ｚ＝＋１となり、ＰＷＭ変調回路３Ｂが
最初の−１を入力するＲ4 のタイミングでクロックＣＫ
1 が入力されると、デコーダ３３はその時点で入力した
（Ｙ，ｙ）が（−１，＋２）なので、「ＨＨ」の制御信
号ＣＤを出力してアナログスイッチＳＷ10〜ＳＷ30をｇ
側に切り換え、ラッチ回路３２は１を出力する。
２Ｂが２番目の−２を出力したときｘ＝−１、ｚ＝＋２
で、ＰＷＭ変調回路３Ｂが２番目の−２を入力するＲ3
のタイミングでクロックＣＫ1 が入力されると、デコー
ダ３３はその時点で入力した（Ｙ，ｙ）が（−２，＋
１）なので、アナログスイッチＳＷ10〜ＳＷ30をｆ側に
切り換え、ラッチ回路３２は＋２を出力する。ΔΣ変調
ノイズ・シェーピング回路２Ｂが最初の−１を出力した
ときｘ＝＋１、ｚ＝＋１となり、ＰＷＭ変調回路３Ｂが
最初の−１を入力するＲ4 のタイミングでクロックＣＫ
1 が入力されると、デコーダ３３はその時点で入力した
（Ｙ，ｙ）が（−１，＋２）なので、「ＨＨ」の制御信
号ＣＤを出力してアナログスイッチＳＷ10〜ＳＷ30をｇ
側に切り換え、ラッチ回路３２は１を出力する。
【００６０】次に、ΔΣ変調ノイズ・シェーピング回路
２Ｂが２番目の−１を出力したときｘ＝０、ｚ＝０とな
り、ＰＷＭ変調回路３Ｂが２番目の−１を入力するＲ5
のタイミングでクロックＣＫ1 が入力されると、デコー
ダ３３はその時点で入力した（Ｙ，ｙ）が（−１，＋
１）なので、「ＨＬ」の制御信号ＣＤを出力してアナロ
グスイッチＳＷ10〜ＳＷ30をｆ側に切り換え、ラッチ回
路３２は０を出力する。ΔΣ変調ノイズ・シェーピング
回路２Ｂが３番目の−１を出力したときｘ＝−１、ｚ＝
＋２となり、ＰＷＭ変調回路３Ｂが３番目の−１を入力
するＲ6 のタイミングでクロックＣＫ1 が入力される
と、デコーダ３３はその時点で入力した（Ｙ，ｙ）が
（−１，０）なので、アナログスイッチＳＷ10〜ＳＷ30
をｅ側に切り換え、ラッチ回路３２は２を出力する。
２Ｂが２番目の−１を出力したときｘ＝０、ｚ＝０とな
り、ＰＷＭ変調回路３Ｂが２番目の−１を入力するＲ5
のタイミングでクロックＣＫ1 が入力されると、デコー
ダ３３はその時点で入力した（Ｙ，ｙ）が（−１，＋
１）なので、「ＨＬ」の制御信号ＣＤを出力してアナロ
グスイッチＳＷ10〜ＳＷ30をｆ側に切り換え、ラッチ回
路３２は０を出力する。ΔΣ変調ノイズ・シェーピング
回路２Ｂが３番目の−１を出力したときｘ＝−１、ｚ＝
＋２となり、ＰＷＭ変調回路３Ｂが３番目の−１を入力
するＲ6 のタイミングでクロックＣＫ1 が入力される
と、デコーダ３３はその時点で入力した（Ｙ，ｙ）が
（−１，０）なので、アナログスイッチＳＷ10〜ＳＷ30
をｅ側に切り換え、ラッチ回路３２は２を出力する。
【００６１】次に、ΔΣ変調ノイズ・シェーピング回路
２Ｂが０を出力したときｘ＝＋２、ｚ＝＋２となり、Ｐ
ＷＭ変調回路３Ｂが０を入力するＲ7 のタイミングでク
ロックＣＫ1 が入力されると、デコーダ３３はその時点
で入力した（Ｙ，ｙ）が（０，＋２）なので、アナログ
スイッチＳＷ10〜ＳＷ30をｅ側のままとし、ラッチ回路
３２は＋２を出力する。ΔΣ変調ノイズ・シェーピング
回路２Ｂが最初の＋１を出力したときｘ＝＋３、ｚ＝０
となり、ＰＷＭ変調回路３Ｂが最初の＋１を入力するＲ
8 のタイミングでクロックＣＫ1 が入力されると、デコ
ーダ３３はその時点で入力した（Ｙ，ｙ）が（＋１，＋
２）なので、アナログスイッチＳＷ10〜ＳＷ30をｇ側に
切り換え、ラッチ回路３２は０を出力する。
２Ｂが０を出力したときｘ＝＋２、ｚ＝＋２となり、Ｐ
ＷＭ変調回路３Ｂが０を入力するＲ7 のタイミングでク
ロックＣＫ1 が入力されると、デコーダ３３はその時点
で入力した（Ｙ，ｙ）が（０，＋２）なので、アナログ
スイッチＳＷ10〜ＳＷ30をｅ側のままとし、ラッチ回路
３２は＋２を出力する。ΔΣ変調ノイズ・シェーピング
回路２Ｂが最初の＋１を出力したときｘ＝＋３、ｚ＝０
となり、ＰＷＭ変調回路３Ｂが最初の＋１を入力するＲ
8 のタイミングでクロックＣＫ1 が入力されると、デコ
ーダ３３はその時点で入力した（Ｙ，ｙ）が（＋１，＋
２）なので、アナログスイッチＳＷ10〜ＳＷ30をｇ側に
切り換え、ラッチ回路３２は０を出力する。
【００６２】次に、ΔΣ変調ノイズ・シェーピング回路
２Ｂが最初の＋２を出力したときｘ＝＋２、ｚ＝＋２と
なり、ＰＷＭ変調回路３Ｂが最初の＋２を入力するＲ9
のタイミングでクロックＣＫ1 が入力されると、デコー
ダ３３はその時点で入力した（Ｙ，ｙ）が（＋２，０）
なので、アナログスイッチＳＷ10〜ＳＷ30をｅ側に切り
換え、ラッチ回路３２は２を出力する。ΔΣ変調ノイズ
・シェーピング回路２Ｂが２番目の＋１を出力したとき
ｘ＝＋４、ｚ＝＋１となり、ＰＷＭ変調回路３Ｂが２番
目の＋１を入力するＲ10のタイミングでクロックＣＫ1
が入力されると、デコーダ３３はその時点で入力した
（Ｙ，ｙ）が（＋２，＋２）なので、アナログスイッチ
ＳＷ10〜ＳＷ30をｇ側に切り換え、ラッチ回路３２は＋
１を出力する。
２Ｂが最初の＋２を出力したときｘ＝＋２、ｚ＝＋２と
なり、ＰＷＭ変調回路３Ｂが最初の＋２を入力するＲ9
のタイミングでクロックＣＫ1 が入力されると、デコー
ダ３３はその時点で入力した（Ｙ，ｙ）が（＋２，０）
なので、アナログスイッチＳＷ10〜ＳＷ30をｅ側に切り
換え、ラッチ回路３２は２を出力する。ΔΣ変調ノイズ
・シェーピング回路２Ｂが２番目の＋１を出力したとき
ｘ＝＋４、ｚ＝＋１となり、ＰＷＭ変調回路３Ｂが２番
目の＋１を入力するＲ10のタイミングでクロックＣＫ1
が入力されると、デコーダ３３はその時点で入力した
（Ｙ，ｙ）が（＋２，＋２）なので、アナログスイッチ
ＳＷ10〜ＳＷ30をｇ側に切り換え、ラッチ回路３２は＋
１を出力する。
【００６３】次に、ΔΣ変調ノイズ・シェーピング回路
２Ｂが３番目の＋２を出力したときｘ＝＋３、ｚ＝０と
なり、ＰＷＭ変調回路３Ｂが３番目の＋２を入力するＲ
11のタイミングでクロックＣＫ1 が入力されると、デコ
ーダ３３はその時点で入力した（Ｙ，ｙ）が（＋２，＋
１）なので、アナログスイッチＳＷ10〜ＳＷ30をｆ側に
切り換え、ラッチ回路３２は０を出力する。
２Ｂが３番目の＋２を出力したときｘ＝＋３、ｚ＝０と
なり、ＰＷＭ変調回路３Ｂが３番目の＋２を入力するＲ
11のタイミングでクロックＣＫ1 が入力されると、デコ
ーダ３３はその時点で入力した（Ｙ，ｙ）が（＋２，＋
１）なので、アナログスイッチＳＷ10〜ＳＷ30をｆ側に
切り換え、ラッチ回路３２は０を出力する。
【００６４】このように、切り換え制御回路２０Ｂは、
ＰＷＭ変調回路３Ｂが−３，０，＋３のいずれかの値の
多値ディジタルデータＹを入力するとき、アナログスイ
ッチＳＷ10〜ＳＷ30をｅのポジションとし、ＰＷＭ変調
回路３Ｂのａ，ｂ，ｃ端子から出力されたＹに対応する
ＰＷＭ変調信号を、系統別にバッファアンプ４1 ，
４2 ，４3 に入力させる。一方、ＰＷＭ変調回路３Ｂが
−２，−１，＋１，＋２のいずれかの値の多値ディジタ
ルデータＹを入力するとき、アナログスイッチＳＷ10〜
ＳＷ30を連動してランダムにｅ，ｆ，ｇの１つのポジシ
ョンに切り換え、ｆ側に切り換えたときは、ＰＷＭ変調
回路３Ｂのａ，ｂ，ｃ端子から出力されたＹに対応する
ＰＷＭ変調信号を、系統別にバッファアンプ４2 ，
４3 ，４1 に入力させ、ｇ側に切り換えたときは、ＰＷ
Ｍ変調回路３Ｂのａ，ｂ，ｃ端子から出力されたＹに対
応するＰＷＭ変調信号を、系統別にバッファアンプ
４3 ，４1 ，４2 に入力させる。
ＰＷＭ変調回路３Ｂが−３，０，＋３のいずれかの値の
多値ディジタルデータＹを入力するとき、アナログスイ
ッチＳＷ10〜ＳＷ30をｅのポジションとし、ＰＷＭ変調
回路３Ｂのａ，ｂ，ｃ端子から出力されたＹに対応する
ＰＷＭ変調信号を、系統別にバッファアンプ４1 ，
４2 ，４3 に入力させる。一方、ＰＷＭ変調回路３Ｂが
−２，−１，＋１，＋２のいずれかの値の多値ディジタ
ルデータＹを入力するとき、アナログスイッチＳＷ10〜
ＳＷ30を連動してランダムにｅ，ｆ，ｇの１つのポジシ
ョンに切り換え、ｆ側に切り換えたときは、ＰＷＭ変調
回路３Ｂのａ，ｂ，ｃ端子から出力されたＹに対応する
ＰＷＭ変調信号を、系統別にバッファアンプ４2 ，
４3 ，４1 に入力させ、ｇ側に切り換えたときは、ＰＷ
Ｍ変調回路３Ｂのａ，ｂ，ｃ端子から出力されたＹに対
応するＰＷＭ変調信号を、系統別にバッファアンプ
４3 ，４1 ，４2 に入力させる。
【００６５】仮に、切り換え回路１０Ｂのアナログスイ
ッチＳＷ10〜ＳＷ30が全てｅ側に固定された状態にある
としたときの多値ディジタルデータＹの値と、加算器回
路６Ｂの出力点で見たＹに対応するＰＷＭ変調信号のサ
ンプリング周期Ｔ（１／３２ｆS ）の間の平均電圧Ｅ
（Ｖ）の関係（Ｙ，Ｅ）は、図１０のＡに示す如く、Ｐ
1 （−３，１）、Ｐ2 （−２，１．７５）、Ｐ3 （−
１，２．３３）、Ｐ4 （０，２．７５）、Ｐ5 （＋１，
３．５）、Ｐ6 （＋２，４．０８）、Ｐ7 （＋３，４．
５）となり、Ｐ1 ，Ｐ4 ，Ｐ7 は直線Ｌに乗るが、
Ｐ2 ，Ｐ3 ，Ｐ5 ，Ｐ6 は直線ＬからＥのプラス側へ
０．１６７（Ｖ）だけ外れる。Ｔよりはるかに長い或る
期間、例えば、図９のｈの１０Ｔの間にＰＷＭ変調出力
した元の多値ディジタルデータＹが時系列で−３，−
２，−２，−１，−１，−１，０，＋１，＋２，＋２と
変化していたとき、加算器回路６Ｂの出力点で見た１０
Ｔの間での平均電圧Ｅ´は、２．５９（Ｖ）となり、理
想値より０．１３１（Ｖ）だけ大きくなる。
ッチＳＷ10〜ＳＷ30が全てｅ側に固定された状態にある
としたときの多値ディジタルデータＹの値と、加算器回
路６Ｂの出力点で見たＹに対応するＰＷＭ変調信号のサ
ンプリング周期Ｔ（１／３２ｆS ）の間の平均電圧Ｅ
（Ｖ）の関係（Ｙ，Ｅ）は、図１０のＡに示す如く、Ｐ
1 （−３，１）、Ｐ2 （−２，１．７５）、Ｐ3 （−
１，２．３３）、Ｐ4 （０，２．７５）、Ｐ5 （＋１，
３．５）、Ｐ6 （＋２，４．０８）、Ｐ7 （＋３，４．
５）となり、Ｐ1 ，Ｐ4 ，Ｐ7 は直線Ｌに乗るが、
Ｐ2 ，Ｐ3 ，Ｐ5 ，Ｐ6 は直線ＬからＥのプラス側へ
０．１６７（Ｖ）だけ外れる。Ｔよりはるかに長い或る
期間、例えば、図９のｈの１０Ｔの間にＰＷＭ変調出力
した元の多値ディジタルデータＹが時系列で−３，−
２，−２，−１，−１，−１，０，＋１，＋２，＋２と
変化していたとき、加算器回路６Ｂの出力点で見た１０
Ｔの間での平均電圧Ｅ´は、２．５９（Ｖ）となり、理
想値より０．１３１（Ｖ）だけ大きくなる。
【００６６】また、仮に、切り換え回路１０Ｂのアナロ
グスイッチＳＷ10〜ＳＷ30が全てｆ側に固定された状態
にあるとしたときの多値ディジタルデータＹの値と、加
算回路６Ｂの出力点で見たＹに対応するＰＷＭ変調信号
のサンプリング周期Ｔ（１／３２ｆS ）の間での平均電
圧Ｅ（Ｖ）の関係（Ｙ，Ｅ）は、図１０のＢに示す如
く、Ｑ1 （−３，１）、Ｑ2 （−２，１．５８）、Ｑ3
（−１，２）、Ｑ4 （０，２．７５）、Ｑ5 （＋１，
３．３３）、Ｑ6 （＋２，３．７５）、Ｑ7 （＋３，
４．５）となり、Ｑ1 ，Ｑ2 ，Ｑ4 ，Ｑ5 ，Ｑ7 は直線
Ｌに乗るが、Ｑ3 ，Ｑ6 は直線ＬからＥのマイナス側へ
０．１７（Ｖ）だけ外れる。Ｔより かに長い或る期
間、例えば、図９のｈの１０Ｔの間にＰＷＭ変調出力し
た元の多値ディジタルデータＹが時系列で−３，−２，
−２，−１，−１，−１，０，＋１，＋２，＋２と変化
していたとき、加算回路６Ｂの出力点で見た１０Ｔの間
での平均電圧Ｅ´は、２．３７４（Ｖ）となり、理想値
より０．０８５（Ｖ）だけ小さくなる。
グスイッチＳＷ10〜ＳＷ30が全てｆ側に固定された状態
にあるとしたときの多値ディジタルデータＹの値と、加
算回路６Ｂの出力点で見たＹに対応するＰＷＭ変調信号
のサンプリング周期Ｔ（１／３２ｆS ）の間での平均電
圧Ｅ（Ｖ）の関係（Ｙ，Ｅ）は、図１０のＢに示す如
く、Ｑ1 （−３，１）、Ｑ2 （−２，１．５８）、Ｑ3
（−１，２）、Ｑ4 （０，２．７５）、Ｑ5 （＋１，
３．３３）、Ｑ6 （＋２，３．７５）、Ｑ7 （＋３，
４．５）となり、Ｑ1 ，Ｑ2 ，Ｑ4 ，Ｑ5 ，Ｑ7 は直線
Ｌに乗るが、Ｑ3 ，Ｑ6 は直線ＬからＥのマイナス側へ
０．１７（Ｖ）だけ外れる。Ｔより かに長い或る期
間、例えば、図９のｈの１０Ｔの間にＰＷＭ変調出力し
た元の多値ディジタルデータＹが時系列で−３，−２，
−２，−１，−１，−１，０，＋１，＋２，＋２と変化
していたとき、加算回路６Ｂの出力点で見た１０Ｔの間
での平均電圧Ｅ´は、２．３７４（Ｖ）となり、理想値
より０．０８５（Ｖ）だけ小さくなる。
【００６７】また、仮に、切り換え回路１０Ｂのアナロ
グスイッチＳＷ10〜ＳＷ30が全てｇ側に固定された状態
にあるとしたときの多値ディジタルデータＹの値と、加
算回路６Ｂの出力点で見たＹに対応するＰＷＭ変調信号
のサンプリング周期Ｔ（１／３２ｆS ）の間の平均電圧
Ｅ（Ｖ）の関係（Ｙ，Ｅ）は、図１０のＣに示す如く、
Ｓ1 （−３，１）、Ｓ2 （−２，１．４２）、Ｓ3 （−
１，２．１７）、Ｓ4（０，２．７５）、Ｓ5 （＋１，
３．１７）、Ｓ6 （＋２，３．９２）、Ｓ7 （＋３，
４．５）となり、Ｓ1 ，Ｓ3 ，Ｓ4 ，Ｓ6 ，Ｓ7 は直線
Ｌに乗るが、Ｓ2，Ｓ5 は直線ＬからＥのマイナス側へ
０．１６（Ｖ）だけ外れる。Ｔよりはるかに長い或る期
間、例えば、図９のｈの１０Ｔの間にＰＷＭ変調出力し
た元の多値ディジタルデータＹが時系列で−３，−２，
−２，−１，−１，−１，０，＋１，＋２，＋２と変化
していたとき、加算回路６の出力点で見た１０Ｔの間で
の平均電圧Ｅ´は、２．４１１（Ｖ）となり、理想値よ
り０．０４８（Ｖ）だけ小さくなる。
グスイッチＳＷ10〜ＳＷ30が全てｇ側に固定された状態
にあるとしたときの多値ディジタルデータＹの値と、加
算回路６Ｂの出力点で見たＹに対応するＰＷＭ変調信号
のサンプリング周期Ｔ（１／３２ｆS ）の間の平均電圧
Ｅ（Ｖ）の関係（Ｙ，Ｅ）は、図１０のＣに示す如く、
Ｓ1 （−３，１）、Ｓ2 （−２，１．４２）、Ｓ3 （−
１，２．１７）、Ｓ4（０，２．７５）、Ｓ5 （＋１，
３．１７）、Ｓ6 （＋２，３．９２）、Ｓ7 （＋３，
４．５）となり、Ｓ1 ，Ｓ3 ，Ｓ4 ，Ｓ6 ，Ｓ7 は直線
Ｌに乗るが、Ｓ2，Ｓ5 は直線ＬからＥのマイナス側へ
０．１６（Ｖ）だけ外れる。Ｔよりはるかに長い或る期
間、例えば、図９のｈの１０Ｔの間にＰＷＭ変調出力し
た元の多値ディジタルデータＹが時系列で−３，−２，
−２，−１，−１，−１，０，＋１，＋２，＋２と変化
していたとき、加算回路６の出力点で見た１０Ｔの間で
の平均電圧Ｅ´は、２．４１１（Ｖ）となり、理想値よ
り０．０４８（Ｖ）だけ小さくなる。
【００６８】ところが、この実施の態様では、切り換え
制御回路２０Ｂは、ＰＷＭ変調回路３Ｂが−３，０，＋
３のいずれかの値の多値ディジタルデータＹを入力する
とき、アナログスイッチＳＷ10〜ＳＷ30をｅのポジショ
ンとするが、ＰＷＭ変調回路３Ｂが−２，−１，＋１，
＋２のいずれかの値の多値ディジタルデータＹを入力す
るとき、アナログスイッチＳＷ10〜ＳＷ30を連動してラ
ンダムにｅ，ｆ，ｇの１つのポジションに切り換えるの
で、多値ディジタルデータＹが１データ分、ＰＷＭ変調
回路３Ｂに入力される度に、多値ディジタルデータＹの
値は図１０のＡに従い平均電圧Ｅに変換されたり、図１
０のＢに従い平均電圧Ｅに変換されたり、図１０のＣに
従い平均電圧Ｅに変換されたりする。
制御回路２０Ｂは、ＰＷＭ変調回路３Ｂが−３，０，＋
３のいずれかの値の多値ディジタルデータＹを入力する
とき、アナログスイッチＳＷ10〜ＳＷ30をｅのポジショ
ンとするが、ＰＷＭ変調回路３Ｂが−２，−１，＋１，
＋２のいずれかの値の多値ディジタルデータＹを入力す
るとき、アナログスイッチＳＷ10〜ＳＷ30を連動してラ
ンダムにｅ，ｆ，ｇの１つのポジションに切り換えるの
で、多値ディジタルデータＹが１データ分、ＰＷＭ変調
回路３Ｂに入力される度に、多値ディジタルデータＹの
値は図１０のＡに従い平均電圧Ｅに変換されたり、図１
０のＢに従い平均電圧Ｅに変換されたり、図１０のＣに
従い平均電圧Ｅに変換されたりする。
【００６９】よって、図９のｈに示す１０Ｔの間にＰＷ
Ｍ変調出力した元の多値ディジタルデータＹが時系列で
−３，−２，−２，−１，−１，−１，０，＋１，＋
２，＋２と変化していたとき、加算回路６Ｂの出力点で
見た１０Ｔの間での平均電圧Ｅ´は、２．４５８（Ｖ）
となり、理想値２．４５９（Ｖ）より０．００１（Ｖ）
小さいだけとなり、切り換え回路１０Ｂが無い場合よ
り、理想値に近くなる。１０Ｔより更に長い期間で平均
化した電圧は更に理想値に近くなる。
Ｍ変調出力した元の多値ディジタルデータＹが時系列で
−３，−２，−２，−１，−１，−１，０，＋１，＋
２，＋２と変化していたとき、加算回路６Ｂの出力点で
見た１０Ｔの間での平均電圧Ｅ´は、２．４５８（Ｖ）
となり、理想値２．４５９（Ｖ）より０．００１（Ｖ）
小さいだけとなり、切り換え回路１０Ｂが無い場合よ
り、理想値に近くなる。１０Ｔより更に長い期間で平均
化した電圧は更に理想値に近くなる。
【００７０】加算回路６Ａの出力はアナログローパスフ
ィルタ７により、ｆS ／２より少し低いカットオフ周波
数ｆC 以下の成分だけ取り出されて、アナログオーディ
オ信号として出力される。アナログローパスフィルタ７
の出力は、３個のバッファアンプ４1 〜４3 から出力さ
れたＰＷＭ変調信号の加算値を現時点から過去に遡っ
て、多値ディジタルデータのサンプリング周期Ｔ（＝１
／３２ｆS ）に比べてはかに長い期間に渡り平均化した
ものである。よって、ＨレベルまたはＬレベルが入力さ
れたときのバッファアンプ４1 〜４3 の出力電圧に、
（５）〜（８）式に示す差があっても、ＰＷＭ変調回路
３Ｂの出力端子ａ〜ｃとバッファアンプ４1〜４3 との
接続の組み合わせが随時切り換えられることで、アナロ
グローパスフィルタ７の出力は、ＨレベルまたはＬレベ
ルが入力されたときのバッファアンプ４1 〜４3 の出力
電圧に差が無いときとほぼ同じ理想に近い値となり、Ｄ
／Ａ変換精度が向上する。
ィルタ７により、ｆS ／２より少し低いカットオフ周波
数ｆC 以下の成分だけ取り出されて、アナログオーディ
オ信号として出力される。アナログローパスフィルタ７
の出力は、３個のバッファアンプ４1 〜４3 から出力さ
れたＰＷＭ変調信号の加算値を現時点から過去に遡っ
て、多値ディジタルデータのサンプリング周期Ｔ（＝１
／３２ｆS ）に比べてはかに長い期間に渡り平均化した
ものである。よって、ＨレベルまたはＬレベルが入力さ
れたときのバッファアンプ４1 〜４3 の出力電圧に、
（５）〜（８）式に示す差があっても、ＰＷＭ変調回路
３Ｂの出力端子ａ〜ｃとバッファアンプ４1〜４3 との
接続の組み合わせが随時切り換えられることで、アナロ
グローパスフィルタ７の出力は、ＨレベルまたはＬレベ
ルが入力されたときのバッファアンプ４1 〜４3 の出力
電圧に差が無いときとほぼ同じ理想に近い値となり、Ｄ
／Ａ変換精度が向上する。
【００７１】この実施の態様によれば、ＰＷＭ変調回路
３Ｂの出力端子ａ〜ｃとバッファアンプ４1 〜４3 との
間に、ＰＷＭ変調回路３Ｂの３系統の出力と３個のバッ
ファアンプ４1 〜４3 との１対１の接続の組み合わせを
切り換え可能な切り換え回路１０Ｂを設け、切り換え制
御回路２０Ｂにより、ＰＷＭ変調回路３ＢのＰＷＭ変調
動作に同期した周期１／３２ｆS のクロックＣＫ1 に従
い、ＰＷＭ変調回路３Ｂの各系統の出力が全て同じパル
ス幅となる値−３，０，＋３以外の多値ディジタルデー
タＹがＰＷＭ変調回路３Ｂに入力される度に、ＰＷＭ変
調回路３Ｂの３系統の出力ａ〜ｃと３個のバッファアン
プ４1 〜４3 との１対１の接続の組み合わせをランダム
に切り換えるようにした。
３Ｂの出力端子ａ〜ｃとバッファアンプ４1 〜４3 との
間に、ＰＷＭ変調回路３Ｂの３系統の出力と３個のバッ
ファアンプ４1 〜４3 との１対１の接続の組み合わせを
切り換え可能な切り換え回路１０Ｂを設け、切り換え制
御回路２０Ｂにより、ＰＷＭ変調回路３ＢのＰＷＭ変調
動作に同期した周期１／３２ｆS のクロックＣＫ1 に従
い、ＰＷＭ変調回路３Ｂの各系統の出力が全て同じパル
ス幅となる値−３，０，＋３以外の多値ディジタルデー
タＹがＰＷＭ変調回路３Ｂに入力される度に、ＰＷＭ変
調回路３Ｂの３系統の出力ａ〜ｃと３個のバッファアン
プ４1 〜４3 との１対１の接続の組み合わせをランダム
に切り換えるようにした。
【００７２】アナログローパスフィルタ７は加算回路６
Ｂの出力を平均化する機能を有するので、バッファアン
プ４1 〜４3 の回路定数、回路特性、電源電圧等のバラ
ツキによりバッファアンプ４1 〜４3 の間に出力電圧値
のバラツキがあっても、Ｄ／Ａ変換動作中の各バッファ
アンプ４1 〜４3 の出力の加算値の平均電圧が、各バッ
ファアンプの出力電圧値にバラツキの無い状態で動作さ
せた時と近い値となり、アナログローパスフィルタ７か
らＤ／Ａ変換精度の極めて高い出力を得ることができ、
ΔΣ変調ノイズ・シェーピング回路２Ｂが７値を出力す
るＤ／Ａ変換装置の能力を格段に高めることができる。
Ｂの出力を平均化する機能を有するので、バッファアン
プ４1 〜４3 の回路定数、回路特性、電源電圧等のバラ
ツキによりバッファアンプ４1 〜４3 の間に出力電圧値
のバラツキがあっても、Ｄ／Ａ変換動作中の各バッファ
アンプ４1 〜４3 の出力の加算値の平均電圧が、各バッ
ファアンプの出力電圧値にバラツキの無い状態で動作さ
せた時と近い値となり、アナログローパスフィルタ７か
らＤ／Ａ変換精度の極めて高い出力を得ることができ、
ΔΣ変調ノイズ・シェーピング回路２Ｂが７値を出力す
るＤ／Ａ変換装置の能力を格段に高めることができる。
【００７３】なお、図６の実施の態様では、ＰＷＭ変調
回路３Ｂの各系統の出力が全て同じパルス幅となる値−
３，０，＋３以外の多値ディジタルデータＹがＰＷＭ変
調回路３Ｂに入力される度に、ＰＷＭ変調回路３Ｂの３
系統の出力ａ〜ｃと３個のバッファアンプ４1 〜４3 と
の１対１の接続の組み合わせをランダムに切り換えるよ
うにしたが、スイッチポジションをｅ→ｆ→ｇ→ｅ→ｆ
→ｇ→ｅ→・・と切り換えることで、ＰＷＭ変調回路３
Ｂの３系統の出力ａ〜ｃと３個のバッファアンプ４1 〜
４3 との１対１の接続の組み合わせを巡回的に切り換え
るようにしたり、スイッチポジションをｅ→ｇ→ｆ→ｅ
→ｇ→ｆ→ｅ→・・と切り換えることで、ＰＷＭ変調回
路３Ｂの３系統の出力ａ〜ｃと３個のバッファアンプ４
1 〜４3との１対１の接続の組み合わせを飛び飛びに切
り換えるようにしても良い。また、アロナグローパスフ
ィルタ７のカットオフ周波数ｆC も、３２ｆS ／２以下
であればｆS ／２より高く設定してもよい（この場合、
アナログローパスフィルタ７の減衰量は、例えば、２ｆ
C で−９０ｄＢ程度となるように設定したり、３２ｆS
／２〜３２ｆS の範囲内の或る周波数で−９０ｄＢ程度
となるように設定すれば良い）。
回路３Ｂの各系統の出力が全て同じパルス幅となる値−
３，０，＋３以外の多値ディジタルデータＹがＰＷＭ変
調回路３Ｂに入力される度に、ＰＷＭ変調回路３Ｂの３
系統の出力ａ〜ｃと３個のバッファアンプ４1 〜４3 と
の１対１の接続の組み合わせをランダムに切り換えるよ
うにしたが、スイッチポジションをｅ→ｆ→ｇ→ｅ→ｆ
→ｇ→ｅ→・・と切り換えることで、ＰＷＭ変調回路３
Ｂの３系統の出力ａ〜ｃと３個のバッファアンプ４1 〜
４3 との１対１の接続の組み合わせを巡回的に切り換え
るようにしたり、スイッチポジションをｅ→ｇ→ｆ→ｅ
→ｇ→ｆ→ｅ→・・と切り換えることで、ＰＷＭ変調回
路３Ｂの３系統の出力ａ〜ｃと３個のバッファアンプ４
1 〜４3との１対１の接続の組み合わせを飛び飛びに切
り換えるようにしても良い。また、アロナグローパスフ
ィルタ７のカットオフ周波数ｆC も、３２ｆS ／２以下
であればｆS ／２より高く設定してもよい（この場合、
アナログローパスフィルタ７の減衰量は、例えば、２ｆ
C で−９０ｄＢ程度となるように設定したり、３２ｆS
／２〜３２ｆS の範囲内の或る周波数で−９０ｄＢ程度
となるように設定すれば良い）。
【００７４】要は、アナログローパスフィルタ７のカッ
トオフ周波数ｆC を３２ｆS ／２より小さく設定してお
き、ＰＷＭ変調回路３Ｂの各系統の出力が全て同じパル
ス幅となる値以外の或る多値ディジタルデータがＰＷＭ
変調出力されるときを累積して見た場合（Ｙ＝−２がＰ
ＷＭ変調出力されるときを累積して見た場合、またはＹ
＝−１がＰＷＭ変調出力されるときを累積して見た場
合、またはＹ＝＋１がＰＷＭ変調出力されるときを累積
して見た場合、またはＹ＝＋２がＰＷＭ変調出力される
ときを累積して見た場合）に、ＰＷＭ変調回路３Ｂのい
ずれの系統の出力も、バッファアンプ ４1 〜４3 にほ
ぼ等しい確率で入力されるように切り換えれば良い。
トオフ周波数ｆC を３２ｆS ／２より小さく設定してお
き、ＰＷＭ変調回路３Ｂの各系統の出力が全て同じパル
ス幅となる値以外の或る多値ディジタルデータがＰＷＭ
変調出力されるときを累積して見た場合（Ｙ＝−２がＰ
ＷＭ変調出力されるときを累積して見た場合、またはＹ
＝−１がＰＷＭ変調出力されるときを累積して見た場
合、またはＹ＝＋１がＰＷＭ変調出力されるときを累積
して見た場合、またはＹ＝＋２がＰＷＭ変調出力される
ときを累積して見た場合）に、ＰＷＭ変調回路３Ｂのい
ずれの系統の出力も、バッファアンプ ４1 〜４3 にほ
ぼ等しい確率で入力されるように切り換えれば良い。
【００７５】また、ＰＷＭ変調回路３Ｂの各系統の出力
が全て同じパルス幅となる値｛−３，０，＋３｝の多値
ディジタルデータＹがＰＷＭ変調回路３Ｂに入力される
とき、切り換え回路１０Ｂの各アナログスイッチＳＷ10
〜ＳＷ30を常にｅポジションに切り換えるようにした
が、ｆまたはｇポジションに切り換えるようにしても良
く、また、直前のポジションのままとしても良い。
が全て同じパルス幅となる値｛−３，０，＋３｝の多値
ディジタルデータＹがＰＷＭ変調回路３Ｂに入力される
とき、切り換え回路１０Ｂの各アナログスイッチＳＷ10
〜ＳＷ30を常にｅポジションに切り換えるようにした
が、ｆまたはｇポジションに切り換えるようにしても良
く、また、直前のポジションのままとしても良い。
【００７６】また、ＰＷＭ変調回路が４系統以上のｍ系
統の出力を有し、バッファアンプがｍ個以上存在する場
合でも、同様にして、各々、入力端子をｍ個有するｍ個
のアナログスイッチを介装して、スイッチポジションに
よりＰＷＭ変調回路のｍ系統の出力とｍ個のバッファア
ンプとの１対１の接続の組み合わせを切り換え可能とし
ておき、ＰＷＭ変調回路の各系統の出力が全て同じパル
ス幅となる値以外の多値ディジタルデータがＰＷＭ変調
回路に入力される度に、ＰＷＭ変調回路のｍ系統の出力
とｍ個のバッファアンプとの１対１の接続の組み合わせ
を、ランダムまたは巡回的に切り換えるようにしても良
い。
統の出力を有し、バッファアンプがｍ個以上存在する場
合でも、同様にして、各々、入力端子をｍ個有するｍ個
のアナログスイッチを介装して、スイッチポジションに
よりＰＷＭ変調回路のｍ系統の出力とｍ個のバッファア
ンプとの１対１の接続の組み合わせを切り換え可能とし
ておき、ＰＷＭ変調回路の各系統の出力が全て同じパル
ス幅となる値以外の多値ディジタルデータがＰＷＭ変調
回路に入力される度に、ＰＷＭ変調回路のｍ系統の出力
とｍ個のバッファアンプとの１対１の接続の組み合わせ
を、ランダムまたは巡回的に切り換えるようにしても良
い。
【００７７】
【発明の効果】本発明によれば、ＰＷＭ変調回路のｍ系
統の出力とｍ個のバッファアンプとの１対１の接続の組
み合わせを切り換えることで、各バッファアンプ間の出
力電圧値のバラツキを相殺し、Ｄ／Ａ変換動作中の各バ
ッファアンプの出力の加算値の平均電圧が、各バッファ
アンプの出力電圧値にバラツキの無い状態で動作させた
時と近い値とでき、アナログローパスフィルタからＤ／
Ａ変換精度の高い出力を得ることが可能となる。
統の出力とｍ個のバッファアンプとの１対１の接続の組
み合わせを切り換えることで、各バッファアンプ間の出
力電圧値のバラツキを相殺し、Ｄ／Ａ変換動作中の各バ
ッファアンプの出力の加算値の平均電圧が、各バッファ
アンプの出力電圧値にバラツキの無い状態で動作させた
時と近い値とでき、アナログローパスフィルタからＤ／
Ａ変換精度の高い出力を得ることが可能となる。
【図１】本発明の第１の実施の態様に係るＤ／Ａ変換装
置の回路図である。
置の回路図である。
【図２】図１のＰＷＭ変調回路、切り換え回路、切り換
え制御回路の動作を説明するタイムチャートである。
え制御回路の動作を説明するタイムチャートである。
【図３】図１の切り換え回路の動作を説明する線図であ
る。
る。
【図４】本発明の第２の実施の態様に係るＤ／Ａ変換装
置の回路図である。
置の回路図である。
【図５】図４のＰＷＭ変調回路、切り換え回路、切り換
え制御回路の動作を説明するタイムチャートである。
え制御回路の動作を説明するタイムチャートである。
【図６】本発明の第３の実施の態様に係るＤ／Ａ変換装
置の回路図である。
置の回路図である。
【図７】図６の切り換え回路の動作を説明する線図であ
る。
る。
【図８】図６の切り換え制御回路の動作を説明する説明
図である。
図である。
【図９】図６のＰＷＭ変調回路、切り換え回路、切り換
え制御回路の動作を説明するタイムチャートである。
え制御回路の動作を説明するタイムチャートである。
【図１０】図６の切り換え回路の動作を説明する線図で
ある。
ある。
【図１１】従来のＤ／Ａ変換装置の回路図である。
【図１２】図１１の動作を説明するタイムチャートであ
る。
る。
【図１３】図１１の動作を説明する線図である。
１ オーバーサンプリング回路
２、２Ｂ ΔΣ変調ノイズ・シェーピング回路
３Ａ、３Ｂ ＰＷＭ変調回路
４1 〜４3 バッファアンプ
６Ａ、６Ｂ 加算回路
７ アナログローパスフィルタ
１０、１０Ｂ 切り換え回路
２０、２０Ａ、２０Ｂ 切り換え制御回路
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−21215（ＪＰ，Ａ)
特開 平３−104420（ＪＰ，Ａ)
特開 平５−327512（ＪＰ，Ａ)
特開 平５−335963（ＪＰ，Ａ)
特開 平８−154058（ＪＰ，Ａ)
特開 平９−186601（ＪＰ，Ａ)
特開 平10−308671（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 3/02
H03M 1/08
H03M 1/82
Claims (4)
- 【請求項１】 ｍ個の出力系統を有し、ｎ個の値を取る
サンプリング周波数ＦS の多値ディジタルデータを入力
して、該多値ディジタルデータの値と各系統の出力パル
ス幅をｍ系統分加算した値とが比例するようにＰＷＭ変
調して出力するＰＷＭ変調回路と、ＰＷＭ変調回路のｍ
系統の出力を個別に入力するｍ個のバッファアンプと、
ｍ個のバッファアンプの出力を加算する加算回路と、加
算回路の出力の低域成分を取り出すカットオフ周波数ｆ
C がＦS ／２より小さいアナログローパスフィルタと、
を含むＤ／Ａ変換回路において、 ＰＷＭ変調回路のｍ系統の出力とｍ個のバッファアンプ
との１対１の接続の組み合わせを、アナログローパスフ
ィルタのカットオフ周波数ｆC より高い固定または可変
の切り換え速度で切り換える切り換え回路を設けたこ
と、 を特徴とするＤ／Ａ変換回路。 - 【請求項２】 多値ディジタルデータは、ディジタルデ
ータをオーバーサンプリング回路でオーバーサンプリン
グしたあと、ΔΣ変調ノイズシェーピング回路に通して
ΔΣ変調方式でノイズシェーパしたデータであること、 を特徴とする請求項１記載のＤ／Ａ変換回路。 - 【請求項３】 ｍ個の出力系統を有し、ｎ個の値を取る
サンプリング周波数ＦS の多値ディジタルデータを入力
して、該多値ディジタルデータの値と各系統の出力パル
ス幅をｍ系統分加算した値とが比例するようにＰＷＭ変
調して出力するＰＷＭ変調回路と、ＰＷＭ変調回路のｍ
系統の出力を個別に入力するｍ個のバッファアンプと、
ｍ個のバッファアンプの出力を加算する加算回路と、加
算回路の出力の低域成分を取り出すカットオフ周波数ｆ
C がＦS ／２より小さいアナログローパスフィルタと、
を含むＤ／Ａ変換回路において、 ＰＷＭ変調回路のｍ系統の出力とｍ個のバッファアンプ
との１対１の接続の組み合わせを切り換える切り換え回
路を設け、 該切り換え回路は、ＰＷＭ変調回路の各系統の出力が全
て同じパルス幅となる値以外の多値ディジタルデータが
ＰＷＭ変調回路に入力される度に、ＰＷＭ変調回路のｍ
系統の出力とｍ個のバッファアンプとの１対１の接続の
組み合わせを切り換えるようにしたこと、 を特徴とするＤ／Ａ変換回路。 - 【請求項４】 多値ディジタルデータは、ディジタルデ
ータをオーバーサンプリング回路でオーバーサンプリン
グしたあと、ΔΣ変調ノイズシェーピング回路に通して
ΔΣ変調方式でノイズシェーパしたデータであること、 を特徴とする請求項３記載のＤ／Ａ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20241397A JP3388143B2 (ja) | 1997-07-12 | 1997-07-12 | Ｄ／ａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20241397A JP3388143B2 (ja) | 1997-07-12 | 1997-07-12 | Ｄ／ａ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1131971A JPH1131971A (ja) | 1999-02-02 |
| JP3388143B2 true JP3388143B2 (ja) | 2003-03-17 |
Family
ID=16457100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20241397A Expired - Fee Related JP3388143B2 (ja) | 1997-07-12 | 1997-07-12 | Ｄ／ａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3388143B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6727832B1 (en) * | 2002-11-27 | 2004-04-27 | Cirrus Logic, Inc. | Data converters with digitally filtered pulse width modulation output stages and methods and systems using the same |
| DE10337782B4 (de) | 2003-07-14 | 2007-03-01 | Micronas Gmbh | Methode und Schaltung zur effektiven Konvertierung von PCM-in PWM-Daten |
| EP1498803A3 (de) * | 2003-07-14 | 2007-04-04 | Micronas GmbH | Methode und Schaltung zur effektiven Konvertierung vom PCM- in PWM-Daten |
| JP5356600B2 (ja) | 2010-08-13 | 2013-12-04 | 富士通株式会社 | デジタル制御発振器とそれを有するデジタルｐｌｌ |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03104420A (ja) * | 1989-09-19 | 1991-05-01 | Yokogawa Electric Corp | ディジタルアナログ変換回路 |
| JPH0421215A (ja) * | 1990-05-16 | 1992-01-24 | Sony Corp | デジタル・アナログ変換器 |
| JPH05327512A (ja) * | 1992-05-19 | 1993-12-10 | Hitachi Ltd | Ｄａ変換用半導体集積回路 |
| JP2822776B2 (ja) * | 1992-06-01 | 1998-11-11 | 松下電器産業株式会社 | Ｄ／ａ変換装置 |
| JP3367800B2 (ja) * | 1994-09-30 | 2003-01-20 | 株式会社東芝 | 選択装置およびこれを用いたａ／ｄ変換器並びにｄ／ａ変換器 |
| JP3338268B2 (ja) * | 1995-12-28 | 2002-10-28 | 株式会社東芝 | 選択装置 |
| JP3407851B2 (ja) * | 1997-05-09 | 2003-05-19 | 日本電信電話株式会社 | Ｐｗｍ回路／加重回路併用式デルタシグマ型ｄ／ａ変換装置 |
-
1997
- 1997-07-12 JP JP20241397A patent/JP3388143B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1131971A (ja) | 1999-02-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6061010A (en) | Dual return-to-zero pulse encoding in a DAC output stage | |
| US6204789B1 (en) | Variable resistor circuit and a digital-to-analog converter | |
| US6967607B2 (en) | Data converters with digitally filtered pulse width modulation output stages and methods and systems using the same | |
| JP4237230B2 (ja) | パルス幅変調方法およびこれを用いたデジタル−アナログ変換器 | |
| US5610606A (en) | 1-bit D/A conversion circuit | |
| JPH10276093A (ja) | Ｄ／ａ変換器 | |
| JPH0421215A (ja) | デジタル・アナログ変換器 | |
| US5021788A (en) | Digital analog converter | |
| JP2009510920A (ja) | オーディオ用途における低ノイズディジタル・パルス幅変調変換器 | |
| JPH04220017A (ja) | オーバーサンプル型ｄ−ａ変換器 | |
| US6965335B1 (en) | Methods for output edge-balancing in pulse width modulation systems and data converters using the same | |
| JP3232457B2 (ja) | デルタシグマ方式ｄ／ａ変換器 | |
| JP3388143B2 (ja) | Ｄ／ａ変換回路 | |
| US3971987A (en) | Gain method and apparatus for a delta modulator | |
| US5812831A (en) | Method and apparatus for pulse width modulation | |
| JP2009510919A (ja) | オーディオ用途における低ノイズディジタル・信号間隔変換器 | |
| JP3927478B2 (ja) | Ｄ／ａコンバータ | |
| JPH0578104B2 (ja) | ||
| JP3145860B2 (ja) | Ｄａ変換器 | |
| JP3312538B2 (ja) | 音響信号処理装置 | |
| JP3142747B2 (ja) | オーバーサンプリングｄａ変換器 | |
| JP2903996B2 (ja) | 情報信号処理方法及び情報信号処理装置 | |
| EP0918398B1 (en) | Signal processing apparatus | |
| JP3199199B2 (ja) | Δς型ａ／ｄ変換器 | |
| JP3001623B2 (ja) | Ｐｗｍ型ｄ／ａ変換器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090110 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100110 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110110 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110110 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120110 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |