JP4226699B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、多層配線構造を有する半導体装置およびその製造方法に関し、特に埋め込み配線による多層配線構造を有する半導体装置およびその製造に好適な製造方法に関する。
【０００２】
【従来の技術】
図１６は、特開平９−１５３５４５号公報に開示される従来の半導体装置（埋め込み配線による多層配線構造を有する半導体装置）の製造方法を説明するための図を示す。以下、この製造方法を「第１の従来方法」と称す。図１６において、１０層間絶縁膜３０は下部配線、１４は接続孔ストッパ膜、１６は下部層間絶縁膜、１８は上部溝ストッパ膜、２０は接続孔開口レジストマスク、２１は上部層間絶縁膜、２２は上部溝形成レジストマスク、２４は接続孔、２６は上部配線溝、また、２８は導電性材料を示す。
【０００３】
第１の従来方法においては、層間絶縁膜１０上に下部配線１２が形成された後、下部配線１２を覆うように接続孔ストッパ膜１４が形成される。次に、接続孔ストッパ膜１４の上部に下部絶縁膜１６と上部溝ストッパ膜１８が順次形成される（図１６（ａ））。
次に、上部溝ストッパ膜１８の上部に写真製版により接続孔開口レジストマスク２０が形成される。その後、ドライエッチング等の処理により、上部溝ストッパ膜１８に接続孔が開口される（図１６（ｂ））。
【０００４】
次いで、接続孔開口レジストマスク２０が除去され、上部ストッパ膜１８の上部に上部絶縁膜２１が形成される（図１６（ｃ））。
次に、上部絶縁膜２１の上部に、写真製版によりに上部溝形成レジストマスク２２が形成される。その後、ドライエッチング等の処理により上部絶縁膜２１に上部配線溝２６が形成される。この際、同時に、上部溝ストッパ膜１８に設けられている閉口部の下部において下部絶縁膜１６が除去されることにより、自己整合的に、接続孔ストッパ膜１４まで達する接続孔２４が形成される（図１６（ｄ））。
【０００５】
上部溝形成レジストマスク２２が除去され、更に、接続孔２４の底部に露出した接続孔ストッパ膜１４が除去された後に、接続孔２４の内部、上部配線溝２６の内部、および、上部絶縁膜２１の上部に導電性材料２８が堆積される（図１６（ｅ））。
最後に、上部絶縁膜２１の上部に堆積された導電性材料２８のみが、ＣＭＰ等の処理により除去され、所望の構造が形成される（図１６（ｆ））。このように、第１の従来方法によれば、半導体基板中に、所定部位で導通する複数の配線層を有する多層配線構造を形成することができる。
【０００６】
図１７および図１８は、特開平８−３３５６３４号公報に開示される従来の半導体装置（埋め込み配線による多層配線構造を有する半導体装置）の製造方法を説明するための図を示す。以下、この方法を「第２の従来方法」と称す。図１７および図１８において、１２は下部配線、２０は接続孔開ロレジストマスク、２２は上部溝形成レジストマスク、２４は接続孔、２６は上部配線溝、２８は導電性材料を示す。また、３０は層間絶縁膜、３２は有機化合物を示す。
【０００７】
第２の従来方法においては、下部配線１２の上部に、層間絶縁膜３０が形成された後、写真製版により層間絶縁膜３０の上部に接続孔開口レジストマス２０が形成される（図１７（ａ））。
次に、ドライエッチング等の処理により、層間絶縁膜３０を貫通して下部配線１２まで到達する接続孔２４が開口される。接続孔閉口レジストマスク２０は、接続孔２４の開口の後除去される（図１７（ｂ））。
【０００８】
次に、接続孔２４の内部および層間絶縁膜３０の上部に、層間絶縁膜３０に対して、エッチングに関する選択比が１／２以下となる有機化合物３２が堆積される（図１７（ｃ））。
次いで、有機化合物３２が接続孔２４の内部にのみ残存するように、層間絶縁膜３０の上部から有機化合物３２が除去される（図１７（ｄ））。
【０００９】
次に、写真製版により、層間絶縁膜３０の上部に上部溝形成レジストマスク２２が形成される。上部溝形成レジストマスク２２は、接続孔２４を含む領域、すなわち、残存した有機化合物３２を含む領域に開口を有するようにパターニングされる（図１８（ａ））。
上部溝形成レジストマスク２２が形成された後、ドライエッチング等の処理により層間絶縁膜３０が所定の深さだけエッチングされる。その結果、上部配線溝２６が形成される（図１８（ｂ））。
【００１０】
次に、接続孔２４内に残存する有機化合物３２と上部溝形成レジストマスク２２とが同時に除去される（図１８（ｃ））。
最後に、導電性材料２８が接続孔２４と上部配線溝２６の内部に堆積されることにより、所望の構造が形成される（図１８（ｈ））。このように、第２の従来方法によっても、所定部位で導通する複数の配線層を有する多層配線構造を実現することができる。
【００１１】
【発明が解決しようとする課題】
しかし、上述した第１または第２の従来方法によっては、接続孔のアスペクト比が大きい場合、具体的には、そのアスペクト比が2.5を越える場合や、接続孔の直径が小さい場合、具体的には、その直径が0.28μｍ以下である場合に、接続孔に導電性材料を適正に埋め込むことが困難となる。このため、従来の製造方法は、多層配線構造が十分に微細化された場合に、上部配線と下部配線との間にコンタクト不良を発生させ易いという問題を有していた。
【００１２】
ところで、半導体装置の微細化を進めるためには、半導体装置に内蔵される多層配線構造を精度良く形成することが重要となる。半導体装置に内蔵される多層配線構造を精度良く形成するうえでは、上述した第１の従来方法のように、下部ストッパ膜１４および上部ストッパ膜１８をストッパ膜として用いつつ、下部または上部層間絶縁膜１６，２１のエッチングを行うことが有効である。
【００１３】
しかしながら、シリコン窒化膜は、シリコン酸化膜に比して大きな誘電率を有している。このため、多層配線構造の内部にシリコン窒化膜の層が存在すると、半導体基板の層間容量が大きくなる。半導体装置の動作速度を高めるうえでは、半導体装置の層間容量が小さいほど有利である。このため、従来の半導体装置の製造方法によっては、多層配線構造を精度良く形成し、かつ、半導体装置に優れた高速動作性を与えることが必ずしも容易ではなかった。
【００１４】
本発明は、上記の問題を解決するためになされたものであり、半導体装置が十分に微細化された場合に、複数の配線層の間で良好な導通状態を確保するうえで有利な構造を有する半導体装置を提供することを第１の目的とする。
また、本発明は、半導体装置が十分に微細化された場合に、半導体装置が優れた高速動作性を確保するうえで有利な構造を有する半導体装置を提供することを第２の目的とする。
【００１５】
また、本発明は、半導体装置を十分に微細化し、かつ、複数の配線層の間に良好な導通状態を確保するうえで好適な半導体装置の製造方法を提供することを第３の目的とする。
更に、本発明は、半導体装置を十分に微細化し、かつ、半導体装置に優れた高速動作性を付与するうえで好適な半導体装置の製造方法を提供することを第４の目的とする。
【００１６】
【課題を解決するための手段】
請求項１記載の発明は、半導体装置の製造方法であって、
第１層間絶縁膜内に形成された第１配線と、
上記第１層間絶縁膜上及び上記第１配線上に形成された第１エッチングストッパと、
上記第１エッチングストッパ上に形成された絶縁膜と、
上記絶縁膜を貫き、上記第１エッチングストッパを底部に露出する第１穴と、
上記絶縁膜内に形成され、底部が、上記第１穴の上部と接するように形成された第１溝とを準備する工程と、
エッチング処理により上記第１穴の底部に露出した上記第１エッチングストッパを除去することにより、上記第１穴の底部に上記第１配線を露出させつつ上記第１穴の上部の穴径を広げる工程と、
上記第１穴内及び上記第１溝内に金属材料を埋め込むことにより、上記第１穴内に第１ビアを形成し、上記第１構内に第２配線を形成する工程とを有することを特徴とするものである。
【００１７】
請求項２記載の発明は、請求項１に記載の半導体装置の製造方法であって、
上記絶縁膜は、
上記第１エッチングストッパ上に形成された第２層間絶縁膜と、
上記第２層間絶縁膜上に形成された第２エッチングストッパと、
上記第２エッチングストッパ上に形成された第３層間絶縁膜とで形成され、
上記第１溝の底部に上記第２エッチングストッパが露出しており、
上記第１配線を露出させつつ上記第１穴の上部の穴径を広げる工程によって、上記第１溝の底部の上記第２エッチングストッパが除去されて上記第２層間絶縁膜が露出することを特徴とするものである。
【００１８】
請求項３記載の発明は、請求項２に記載の半導体装置の製造方法であって、
上記第１エッチングストッパ及び上記第２エッチングストッパは、シリコンと窒素の化合物で形成された絶縁物であり、
上記第１層間絶縁膜及び上記第２層間絶縁膜は、プラズマ TEOS 膜であることを特徴とするものである。
【００１９】
請求項４記載の発明は、請求項２又は３に記載の半導体装置の製造方法であって、
上記第１ビア及び上記第２配線を形成する工程は、
バリアメタルを形成する工程と、
上記バリアメタルを形成した後、上記金属材料を埋め込む工程とを含むことを特徴とするものである。
【００２０】
請求項５記載の発明は、請求項３に記載の半導体装置の製造方法であって、上記第１穴の上部の穴径を広げる工程のエッチング条件は、８０％以上不活性ガスが含有されたガス雰囲気中にてスパッタエッチングを行うものであることを特徴とするものである。
【００２１】
請求項６記載の発明は、請求項２に記載の半導体装置の製造方法であって、上記第１穴の上部の穴径を広げる工程で、上記第１溝の上部の断面積も広げられることを特徴とするものである。
【００２２】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。尚、各図において共通する要素には、同一の符号を付して重複する説明を省略する。
【００２３】
実施の形態１．
図1は本発明の実施の形態１の半導体装置の製造方法を説明するための図を示す。図１において、１０は層間絶縁膜、１２は下部配線、１４は接続孔ストッパ膜、１６は下部層間絶縁膜、１８は上部溝ストッパ膜、２１は上部層間絶縁膜、２０は接続孔開口レジストマスク、２２は上部溝形成レジストマスク、２４は接続孔、２６は上部配線溝、２８は導電性材料である。また、図１において、３４は接続準備孔、３６は接続部、３８は上部配線である。
【００２４】
本実施形態の製造方法では、層間絶縁膜１０上に形成された下部配線１２を覆うように接続孔ストッパ膜１４が形成される。接続孔ストッパ膜１４上部には、下部絶縁膜１６、上部溝ストッパ膜１８、上部絶縁膜２１が順次形成される（図１（ａ））。本実施形態において、層間絶縁膜１０、下部絶縁膜１６、および、上部絶縁膜２１にはプラズマTEOSを用いているが、これらはプラズマTEOSに限定されるものではなく、CVD-TEOSやSOGなど他の形成方法による酸化膜としてもよい。また、本実施形態において、下部配線１２にはCuが用いられているが、下部配線１２はこれに限定されるものではなく、Ａｌ合金等を用いても良い。更に、本実施形態において、接続孔ストッパ膜１４、および、上部溝ストッパ膜１８には、プラズマSiNが用いられているが、それらはプラズマSiNに限定されるものではなく、ドライエッチングにおいて下部絶縁膜１６および上部絶縁膜２１との選択比が1/5以下となる絶縁膜であれば他の絶縁膜であっても良い。
【００２５】
本実施形態の製造方法では、次に、写真製版により上部絶縁膜２１の上部に接続孔開口レジストマスク２０が形成される。次いで、ドライエッチングにより、接続孔ストッパ膜１４まで達する接続準備孔３４が設けられる（図１（ｂ））。ドライエッチングは、ECR型RIE装置を用いて実行される。より具体的には、上部絶縁膜２１と下部絶縁膜１６は、Ｃ４Ｆ８＋Ｏ２の混合ガスによるプラズマでエッチングされる。また、上部溝ストッパ膜１８は、ＣＦ４＋Ｏ２の混合ガスによるプラズマでエッチングされる。
【００２６】
上部絶縁膜２１或いは下部絶縁膜１６のエッチングにおいて、上部溝ストッパ膜１８に対するそれらの選択比は約１０である。接続孔ストッパ膜１４は、上部溝ストッパ膜１８に比してアスペクト比の高いところに存在する。このため、上部絶縁膜２１或いは下部絶縁膜１６の、接続孔ストッパ膜１４に対する選択比は約２０程度となる。このようなエッチングを行うことで上部絶縁膜２１、上部溝ストッパ膜１８および下部絶縁膜１６を貫通し、かつ、接続孔ストッパ膜１４を貫通しない接続準備孔３４が形成される。
【００２７】
次に、接続孔開口レジストマスク２０がアッシングにより除去される。次いで、写真製版により、上部絶縁膜２１の上部に上部溝形成レジストマスク２２が形成される。上部溝形成レジストマスク２２は、接続準備孔３４を含む領域に開口部を有するようにパターニングされる。上部溝形成レジストマスク２２が形成された後、ドライエッチングにより、上部絶縁膜２１に上部配線溝２６が形成される（図１（ｃ））。
【００２８】
上記のドライエッチングは、ECR型RIE装置で、Ｃ４Ｆ８＋Ｏ２の混合ガスによるプラズマを用いて、上部絶縁膜２１の上部溝ストッパ膜１８に対する選択比が５〜７程度となる条件で実行される。上記の如く、上部溝ストッパ膜１８に対する選択比が比較的低い条件で上部絶縁膜２１のエッチングが実行されると、上部配線溝２６が形成される過程において、接続準備孔２４の内部で、上部溝ストッパ膜１８の開口面積が僅かずつ拡大する。その結果、接続準備孔３４の、上部溝ストッパ膜２６から接続孔ストッパ膜１４までの部分はテーパ状に加工される。
【００２９】
本実施形態の製造方法において、接続準備孔３４のテーパの角度は、上部配線溝２６の形成に必要なエッチング量を越えて実行されるエッチング量、すなわち、オーバーエッチング量を制御することで調整することができる。図１（ｃ）に示す如く、本実施形態において、そのテーパ角度は、接続準備孔３４の最大径、すなわち、上部溝ストッパ膜１８の位置における接続準備孔３４の径と、上部配線溝２６の幅とが等しくなるように設定されている。しかしながら、接続準備孔３４の設定はこれに限定されるものではなく、上部配線溝２６の幅は、接続準備孔３４の最大径に比して大きく設定してもよい。
【００３０】
上述した処理が終了すると、次に、上部溝形成レジストマスク２２がアッシングにより除去され、次いで、接続準備孔３４の底部に露出している接続孔ストッパ膜１４が除去される。上記の如く接続孔ストッパ膜１４が除去されることにより、上部配線溝２６側に、下部配線１２側に比して大きな断面積を有するテーパ状の接続孔２４が形成される。
【００３１】
テーパ状２４の接続孔２４が形成されると、次に、接続孔２４の内部、上部配線溝２６の内部、および、上部絶縁膜２１の上部に導電性材料２８が堆積される（図１（ｄ））。
最後に、CMP等により上部絶縁膜２１の上部の堆積された導電性材料２８のみが除去される。上記の処理が実行されると、半導体装置の内部に、テーパ状の接続部３６で導通状態とされた下部配線１２および上部配線３８を有する多層配線構造が形成される（図１（ｅ））。
【００３２】
ところで、上記の実施形態においては、ドライエッチング装置としてECR型RIE装置が用いられているが、ドライエッチング装置はこれに限定されるものではい。例えば、平行平板型RIE装置や、マグネトロンRIE装置あるいはICP型RIE装置などの他の方式の装置をドライエッチング装置として用いても良い。
【００３３】
上述の如く、本実施形態の製造方法によれば、下部配線１２の上部にテーパ状の接続孔２４を形成し、その内部に導電性材料２８を堆積させることにより接続部３６を形成することができる。このため、本実施形態の製造方法によれば、導電性材料２８の接続孔２４への埋め易さを高めることができ、特に接続孔のアスペクト比が2.5を越える場合や、接続孔の直径が0.28μｍ以下になった場合に半導体装置の信頼性を向上させることが可能となる。
【００３４】
実施の形態２．
次に、図２を参照して、本発明の実施の形態２について説明する。
図２は、本実施形態の半導体装置の製造方法を説明するための図を示す。図２において、４０は有機化合物で構成された保護膜である。尚、図２において、図1に示す符号の付された要素は、図１と共通する要素を示す。
【００３５】
図２（ａ）および図２（ｂ）は、実施の形態１の説明において参照した図１（ａ）および図１（ｂ）と同様である。すなわち、本実施形態の製造方法では、先ず、実施の形態１の場合と同様の処理が実行されることにより、図２（ｂ）に示す状態が形成される。
【００３６】
図２（ｂ）に示す状態が形成された後、先ず、接続孔開口レジストマスク２０がアッシングにより除去される。次に、本実施形態の製造方法においては、接続準備孔３４の底部に、レジスト等の保護膜４０が堆積される。保護膜４０は、例えば、接続準備孔３４の内部および上部絶縁膜２１の上部にレジスト等を堆積させた後、接続準備孔３４の底部近傍だけが感光しない条件で露光処理を行い、次いで、現像液により感光部分のレジストを除去することにより形成することができる。また、保護膜４０は、接続準備孔３４の内部および上部絶縁膜２１の上部にレジスト等を堆積させた後、接続準備孔３４の底部近傍に堆積したものだけが残存するような条件でレジストのドライエッチングを行う方法によっても形成することができる。
【００３７】
保護膜４０の堆積処理が終了すると、次に、接続準備孔３４を含む領域に開口部を有する上部溝形成レジストマスク２２が形成される（図２（ｃ））。
次に、ドライエッチングよって上部絶縁膜２１に上部配線溝２６が形成される（図２（ｄ）。ドライエッチングは、実施の形態１の場合と同様の条件で、すなわち、図１（ｃ）におけるドライエッチングの条件で実行される。その結果、上部配線溝２６が形成されると同時に、接続準備孔３４が、上部配線溝ストッパ膜１８の下部においてテーパ状に加工される。
【００３８】
上記のドライエッチングの過程において、接続孔ストッパ膜１４は、保護膜４０により保護されている。このため、本実施形態の製造方法によれば、実施の形態１の場合に比して、プロセスマージンを大きく確保すること、具体的には、ドライエッチングの条件を広い範囲で設定して、テーパ角度の設定範囲を広げることができる。更に、本実施形態の製造方法によれば、実施の形態１の場合に比して、接続孔ストッパ膜１４の膜厚を薄くすることもできる。接続孔ストッパ膜１４がシリコン窒化膜で構成される場合は、その膜厚が薄いほど半導体装置の層間容量が小さくなり、高速動作に適した特性が実現できる。この点、本実施形態の製造方法は、半導体装置に優れた高速動作性を付与し易いという利点を有している。
【００３９】
接続準備孔３４をテーパ状に加工する処理が終了すると、以後、実施の形態１の場合と同様の処理、すなわち、図１（ｄ）および図１（ｅ）に示す処理が実行される。保護膜４０は、上部溝形成レジストマスク２２を除去するためのアッシング処理により同時に除去される。上記の処理が実行されることにより、テーパ状の接続部３６によって良好に導通状態とされた下部および上部配線１２，３８を有する多層配線構造が形成される。
【００４０】
実施の形態３．
次に、図３を参照して、本発明の実施の形態３について説明する。
図３は、本実施形態の半導体装置の製造方法を説明するための図を示す。尚、図３において、図1に示す符号の付された要素は、図１と共通する要素を示す。
【００４１】
図３（ａ）は、実施の形態１の説明において参照した図１（ａ）と同様である。すなわち、本実施形態の製造方法では、先ず、実施の形態１の場合と同様の処理が実行されることにより、図３（ａ）に示す状態が形成される。
【００４２】
図３（ａ）に示す状態が形成されると、次に、写真製版により上部絶縁膜２１の上部に接続孔開口レジストマスク２０が形成され、ドライエッチングにより、上部絶縁膜２１および上部溝ストッパ膜１８を貫通する接続準備孔３４が形成される。本実施形態の製造方法において、接続準備孔３４は、上部溝ストッパ膜１８の直下、或いは、下部絶縁膜１６の途中の所定位置に到達するように形成される（図３（ｂ））。ドライエッチングは、ECR型RIE装置を用いて行われる。この際、上部絶縁膜２１のドライエッチングには、Ｃ４Ｆ８＋Ｏ２の混合ガスによるプラズマが用いられる。このとき上部溝ストッパ膜１８に対する上部絶縁膜２１の選択比は約10である。また、上部溝ストッパ膜１８のドライエッチングは、ＣＦ４＋Ｏ２の混合ガスによるプラズマが用いられる。尚、接続準備孔３４を下部絶縁膜１６の途中まで開口させる場合は、上部溝ストッパ膜１８のエッチングが終了した後に、上部絶縁膜２１を開口する際に用いられた条件で、下部絶縁膜１６のエッチングが行われる。
【００４３】
図３（ｂ）に示す状態が形成された後、接続孔開口レジストマスク２０はアッシングにより除去される。次いで、写真製版により上部絶縁膜２１の上部に、上部溝形成レジストマスク２２が形成される。(図３（ｃ）)。上部溝形成レジストマスク２２は、接続準備孔３４を含む領域に開口部を有するようにパターニングされる。
【００４４】
次に、ドライエッチングにより、上部絶縁膜２１に上部配線溝２６が形成される（図３（ｄ））。ドライエッチングは、実施の形態１の場合と同様の条件で、すなわち、図１（ｃ）におけるドライエッチングの条件で実行される。上記のドライエッチングの過程で、上部配線溝２６の形成が進行するのに伴って、接続準備孔３４は、接続孔ストッパ膜１４に向かって拡張されると共に、その上部配線溝ストッパ溝１８から下部の部分がテーパ状に加工される。その結果、図３（ｄ）に示す如く、上部配線溝２６と、上部配線溝２６の下方の部分がテーパ状に加工された接続準備孔３４とが同時に形成される。
【００４５】
上記の処理によれば、接続孔ストッパ膜１４を下部絶縁膜１６で保護しつつドライエッチングを行うことができる。このため、本実施形態の製造方法によれば、実施の形態２の場合と同様に、実施の形態１の場合に比して、プロセスマージンを大きく確保すること、および、接続孔ストッパ膜１４の膜厚を薄くすることができる。
【００４６】
また、本実施形態の製造方法によれば、初期実施の形態１および２の場合に比して、接続準備孔３４に要求される初期深さが浅いため、接続準備孔３４を形成するために用いられる接続孔開口レジストマスク２０（図３（ｂ）参照）の膜厚を、実施の形態１または２の場合に比して薄くすることができる。レジストマスクの精度は、その膜厚が薄いほど容易に高めることができる。従って、本実施形態の製造方法によれば、接続孔開口レジストマスク２０を、容易に高い精度で形成することができる。
【００４７】
更に、本実施形態の製造方法によれば、初期段階で接続準備孔３４に要求される深さ、特に、上部配線溝ストッパ膜１８の下部に要求される深さが実施の形態１または２の場合に比して浅いため、上部絶縁膜２１の膜厚を、実施の形態１または２の場合に比して厚くすることができる。上部絶縁膜２１の膜厚が厚くできると、上部配線溝２６の深さを深くすることができる。半導体装置の層間容量は、配線の膜厚が厚いほど、すなわち、配線溝の深さが深いほど小さく抑制することができる。従って、本実施形態の製造方法によれば、半導体装置の層間容量を抑制するうえで、実施の形態１または２の方法に比して更に優れている。
【００４８】
接続準備孔３４をテーパ状に加工する処理が終了すると、以後、実施の形態１の場合と同様の処理、すなわち、図１（ｄ）および図１（ｅ）に示す処理が実行される。上記の処理が実行されることにより、テーパ状の接続部３６によって良好に導通状態とされた下部および上部配線１２，３８を有する多層配線構造が形成される。
【００４９】
実施の形態４．
次に、図４を参照して、本発明の実施の形態４について説明する。
図４は、本実施形態の半導体装置の製造方法を説明するための図を示す。図４において、４２は絶縁膜を示す。尚、図４において、図1に示す符号の付された要素は、図１と共通する要素を示す。
【００５０】
本実施形態の製造方法では、層間絶縁膜１０上に形成された下部配線１２を覆うように接続孔ストッパ膜１４が形成され、更にその上部に、絶縁膜４２が形成される（図４（ａ））。
次に、写真製版により絶縁膜４２の上部に接続孔開口レジストマスク２０が形成される。次いで、ドライエッチングにより、接続孔ストッパ膜１４から所定距離の位置まで、すなわち、絶縁膜４２の途中まで、接続準備孔３４が設けられる（図４（ｂ））。ドライエッチングは、ECR型RIE装置を用いて、Ｃ４Ｆ８＋Ｏ２の混合ガスによるプラズマを用いて実行される。この工程で形成される接続準備孔３４の深さは、接続準備孔３４の径や、後に形成される上部配線溝２６の深さ等に応じてｂ適宜設定することが望ましいが、概ね、上部配線溝２６の底面位置と接続孔ストッパ膜１４の表面位置との中間ぐらいが適当である。
【００５１】
図４（ｂ）に示す状態が形成された後、接続孔閉口レジストマスク２０がアッシングにより除去される。次いで、写真製版により、絶縁膜４２の上部に上部溝形成レジストマスク２２が形成される。上部溝形成レジストマスク２２は、接続準備孔３４を含む領域に開口部を有するようにパターニングされる（図４（ｃ））。上部溝形成レジストマスク２２が形成された後、ドライエッチングにより、絶縁膜４２に上部配線溝２６が形成される（図４（ｄ））。
【００５２】
上記のドライエッチングは、ECR型RIE装置で、Ｃ４Ｆ８＋ＣＨＦ３＋Ｏ２の混合ガスによるプラズマを用いて実行される。上記のドライエッチングによれば、上部配線溝２６の形成過程において、接続準備孔３４の下端部が接続孔ストッパ膜１４に向かって拡張されると共に、接続準備孔３４の径が、その上端部近傍から徐々に拡大される。
【００５３】
その結果、上記のエッチングによれば、上部配線溝２６と、上部配線溝２６の下端から接続孔ストッパ膜１４まで延在するテーパ状の接続準備孔３４が形成される。また、上述したエッチング条件によれば、上部配線溝２６の底面部分、すなわち、接続準備孔３４が開口していない部分のエッチングを、トレンチングを引き起こすことなく進行させることができる。このため、ストッパ膜を用いていないにも関わらず、上部配線溝２６に要求される所望の深さまでドライエッチングを行うことにより、適正な形状を有する上部配線溝２６を形成することができる（図４（ｅ））。
【００５４】
本実施形態の製造方法によれば、接続孔ストッパ膜１４を絶縁膜４２で保護しつつドライエッチングを行うことができる。このため、本実施形態の製造方法によれば、実施の形態２および３の場合と同様に、実施の形態１の場合に比して、プロセスマージンを大きく確保すること、および、接続孔ストッパ膜１４の膜厚を薄くすることができる。更に、本実施形態の製造方法によれば、上部溝ストッパ膜を省略することができるため、工程数の削減と層間容量の低減とを実現することができる。このため、本実施形態の製造方法は、製造コスト低減、歩留まりの向上、および、半導体装置の性能向上を図るうえで、実施の形態１乃至３の方法に比して優れている。
【００５５】
接続準備孔３４をテーパ状に加工する処理が終了すると、以後、実施の形態１の場合と同様の処理、すなわち、図１（ｄ）および図１（ｅ）に示す処理が実行される。上記の処理が実行されることにより、テーパ状の接続部３６によって良好に導通状態とされた下部および上部配線１２，３８を有する多層配線構造が形成される。
【００５６】
実施の形態５．
次に、図５および図６を参照して、本発明の実施の形態５について説明する。
図５および図６は、本実施形態の半導体装置の製造方法を説明するための図を示す。尚、図５および図６において、図1に示す符号の付された要素は、図１と共通する要素を示す。
【００５７】
本実施形態の製造方法では、先ず、下部配線１２を形成するための溝が層間絶縁膜１０にパターニングされる。次に、層間絶縁膜１０にパターニングされた溝の内部、および、層間絶縁膜１０の上部に、CVD法、メッキ法、或いは、スパッタ法等の方法により、AlCu合金、または、Cuなどの金属材料、すなわち、導電材料が堆積される。次に、CMP法を用いて、堆積させた導電材料をポリッシュバックすることにより、下部配線１２が形成される。
【００５８】
次に、下部配線１２の上部に、第１ストッパ膜４４が形成される。第１ストッパ膜４４は、下部配線１２と上層配線とを電気的に接続させる接続孔を形成するためのエッチングの過程で、ストッパ膜として機能する膜である。本実施形態において、層間絶縁膜１０はシリコン酸化膜により構成されている。第１ストッパ膜４４は、シリコン酸化膜に対して高い選択比が確保し易いシリコン窒化膜により構成される。
【００５９】
次に、第１ストッパ膜４４の上部に、写真製版によりレジストパターン４６が形成される。レジストパターン４６は、少なくとも下部配線１２の幅よりも大きな幅を有し、かつ、上部配線の配線パターンと同じパターンを有している（図５（ａ））。また、レジストパターン４６は、そのパターンエッジが下部配線１２のパターンエッジよりも内側に位置しないように配置される。
【００６０】
次に、このレジストパターン４６をマスクとして、ドライエッチングにより第１ストッパ膜４４がパターニングされる。次いで、レジストパターン４６が除去され、その後、第１ストッパ膜４４の上部に下部絶縁膜１６が形成される。下部絶縁膜１６は、具体的には、プラズマCVD法により形成されるシリコン酸化膜（SiOx）、或いは、低誘電体膜であるフッ素(F)を含有するフッ素系シリコン酸化膜（SiOxFy）等、誘電率の低いシリコン酸化膜により構成される。
【００６１】
下部絶縁膜１６の上部には、第２ストッパ膜４８が形成される。第２ストッパ膜４８には、第１ストッパ膜４８の場合と同様に、シリコン酸化膜に対して高い選択比を確保し易いシリコン窒化膜が用いられる。第２ストッパ膜４８の上部には、写真製版により、レジストパターン５０が形成される。レジストパターン５０は、少なくとも後に形成される上部配線３８の幅に比して大きな幅を有し、かつ、その上部配線３８の配線パターンと同じパターンを有している（図５（ｃ））。
【００６２】
レジストパターン５０が形成されると、次に、そのレジストパターン５０をマスクとして、ドライエッチングにより第２ストッパ膜４８がパターニングされる。次いで、第２ストッパ膜４８の上部に、上部絶縁膜２１が成膜される（図２１（ｄ））。上部絶縁膜２１は、下部絶縁膜１６と同様に、誘電率の低いシリコン酸化膜により構成される。
【００６３】
次に、上部絶縁膜２１の上部に、写真製版により接続孔開口レジストマスク２０が形成される（図６（ａ））。次いで、接続孔開口レジストマスク２０をマスクとしてドライエッチングが行われる。上記のドライエッチングが実行されることにより、上部絶縁膜２１、および、第２ストッパ膜２１を貫通し、下部絶縁膜１６の途中まで、より具体的には、下部絶縁膜１６のほぼ中央（厚さ方向の中央）まで到達する接続準備孔３４が形成される。
【００６４】
接続準備孔３４が形成されると、接続孔開口レジストマスク２０が除去され、その代わりに、上部絶縁膜２１の上部に、上部溝形成レジストマスク２２が形成される（図６（ｂ））。
次いで、その上部溝形成レジストマスク２２をマスクとして、シリコン窒化膜に対して高い選択比でシリコン酸化膜を除去し得る条件でドライエッチングが実行される。上記のドライエッチングは、上部配線溝２６の内部に第２ストッパ膜４８が露出し、かつ、接続準備孔３４の内部に第１ストッパ膜４４が露出するまで行われる（図６（ｃ）。
【００６５】
次に、上部配線溝２６の底部、および、接続準備孔３４の底部に残存している第２ストッパ膜４８および第１ストッパ膜４４がドライエッチングにより除去される（図６（ｄ））。
以後、実施の形態１の場合と同様に、接続孔２４および上部配線溝２６の内部に導電材料を堆積させることにより、所望の多層配線構造が形成される。
【００６６】
上述の如く、本実施形態の製造方法によれば、接続孔２４を形成する過程でエッチングのストッパ膜として機能するシリコン窒化膜（第１ストッパ膜４４）、および、上部配線溝２６を形成する過程でエッチングのストッパ膜として機能するシリコン窒化膜（第２ストッパ膜４８）が、それぞれ必要最小限の範囲にパターニングされる。このため、本実施形態の製造方法によれば、半導体装置の内部に残存するシリコン窒化膜の量を十分に少量とすることができる。
【００６７】
半導体装置の層間容量は、その内部に残存するシリコン窒化膜の量が少量であるほど小さくなる。また、半導体装置は、その層間容量が小さいほど高速で動作し易くなる。このため、本実施形態の製造方法によれば、ストッパ膜を用いることで精度良く多層配線構造を形成することができると共に、半導体基板に優れた高速動作性を付与することができる。
【００６８】
ところで、上記の実施形態においては、接続孔２４の上下に形成される導電部が共に配線に限定されているが、接続孔２４の上下に形成される導電部はこれに限定されるものではなく、例えば、接続孔２４の一方に、導電部として、ストレージノード等を形成することとしても良い。
【００６９】
実施の形態６．
次に、図７および図８を参照して、本発明の実施の形態６について説明する。
図７および図８は、本実施形態の半導体装置の製造方法を説明するための図を示す。尚、図７および図８において、図1、図５または図６に示す符号の付された要素は、それらの図と共通する要素を示す。
【００７０】
本実施形態の製造方法では、先ず、下部配線１２を形成するための溝が層間絶縁膜１０にパターニングされる。次に、層間絶縁膜１０にパターニングされた溝の内部、および、層間絶縁膜１０の上部に、CVD法、メッキ法、或いは、スパッタ法等の方法により、AlCu合金、または、Cuなどの金属材料、すなわち、導電材料が堆積される。次に、CMP法を用いて、堆積させた導電材料をポリッシュバックすることにより、下部配線１２が形成される。
【００７１】
次に、下部配線１２の上部に、第１ストッパ膜４４が形成される。第１ストッパ膜４４は、下部配線１２と上層配線とを電気的に接続させる接続孔を形成するためのエッチングの過程で、ストッパ膜として機能する膜である。
続いて、第１ストッパ膜４４の上部に下部絶縁膜１６が形成される。下部絶縁膜１６は、具体的には、プラズマCVD法により形成されるシリコン酸化膜（SiOx）、或いは、低誘電体膜であるフッ素(F)を含有するフッ素系シリコン酸化膜（SiOxFy）等、誘電率の低いシリコン酸化膜により構成される。
次いで、下部絶縁膜１６の上部に、写真製版により接続孔開口レジストマスク２０が形成される（図７（ａ））。
【００７２】
次に、接続孔開口レジストマスク２０をマスクとして、接続準備孔３４を設けるためのドライエッチングが行われる。上記のドライエッチングは、接続準備孔３４が、下部絶縁膜１６の途中まで、より具体的には、下部絶縁膜１６の膜厚の約８０％の位置まで到達するように行われる。接続準備孔３４が形成されると、接続孔開口レジストマスク２０が除去される（図７（ｂ））。
【００７３】
次に、上記の処理により下部絶縁膜３４の膜厚の約８０％の深さに設けられた接続準備孔３４の内部、および、下部絶縁膜１６の上部に、プラズマCVD法により形成されるp-SiN等のシリコン窒化膜５２が、所定の膜厚で形成される。
次いで、シリコン窒化膜５２の上部に、写真製版により、後に形成される上部配線の配線パターンと同じパターンを有するレジストパターン５４が形成される（図７（ｃ））。
【００７４】
続いて、上記のレジストパターン５４をマスクとして、異方性エッチングによりシリコン窒化膜５２がパターニングされる。その結果、下部絶縁膜１６の上部に、上部配線の配線パターンと同じパターンを有するシリコン窒化膜パターン５５が形成される（図７（ｄ））。
【００７５】
次に、下部絶縁膜１６およびシリコン窒化膜パターン５５の上部に、十分な膜厚を有する上部絶縁膜２１が形成される（図８（ａ））。
上部絶縁膜２１は、CMP法により、シリコン窒化膜パターン５５の表面が露出し、更に、シリコン窒化膜パターン５５の膜厚が、上部配線に要求される膜厚と等しくなるまで研磨・平坦化される（図８（ｂ））。
【００７６】
上記の処理が終了すると、次に、接続準備孔３４の内部および上部絶縁膜２１の内部に埋め込まれているシリコン窒化膜を、熱燐酸を用いて除去する処理が実行される（図８（ｃ））。
次に、接続準備孔３４が、その底部に第１ストッパ膜４４が露出するまで拡張される。その後、シリコン基板の全面をエッチバックすることにより、接続準備孔３４の底部に露出していた第１ストッパ膜４４がエッチバックされる。その結果、下部配線１２に通じる接続部２４と、接続部２４と通じる上部配線溝２６が形成される（図８（ｄ））。
以後、実施の形態１の場合と同様に、接続孔２４および上部配線溝２６の内部に導電材料を堆積させることにより、所望の多層配線構造が形成される。
【００７７】
上述の如く、本実施形態の製造方法によれば、ストッパ膜を使用することなく、精度良く上部配線溝を形成することができる。このため、本実施形態の製造方法によれば、層間絶縁膜の内部にほぼ全面にわたってストッパ膜を有する半導体装置に比して、大幅に層間容量の小さい半導体装置を製造することができる。更に、本実施形態の製造方法においては、上部配線溝２６の深さ、すなわち、その内部に形成される上部配線の膜厚が、シリコン窒化膜パターン５５の膜厚（ＣＭＰ等により研磨された後の膜厚）に対応している。このため、本実施形態の製造方法によれば、シリコン窒化膜５２の膜厚を適当に制御することにより、ストッパ膜が用いられていないにも関わらず、上部配線の膜厚を高精度に調整することができる。
【００７８】
ところで、上記の実施形態においては、第１ストッパ膜４４をパターニングしないこととしているが、第１ストッパ膜４４は、実施の形態５の場合と同様に、所定形状にパターニングすることとしても良い。第１ストッパ膜４４をパターニングすることによれば、半導体装置の層間容量を更に小さくすることができる。
【００７９】
実施の形態７．
次に、図９および図１０を参照して、本発明の実施の形態７について説明する。
図９および図１０は、本実施形態の半導体装置の製造方法を説明するための図を示す。尚、図９および図１０において、図1乃至図８の何れかに示す符号の付された要素は、それらの図と共通する要素を示す。
【００８０】
本実施形態の製造方法では、先ず、下部配線１２を形成するための溝が層間絶縁膜１０にパターニングされる。次に、層間絶縁膜１０にパターニングされた溝の内部、および、層間絶縁膜１０の上部に、CVD法、メッキ法、或いは、スパッタ法等の方法により、AlCu合金、または、Cuなどの金属材料、すなわち、導電材料が堆積される。次に、CMP法を用いて、堆積させた導電材料をポリッシュバックすることにより、下部配線１２が形成される。
【００８１】
次に、下部配線１２の上部に、第１ストッパ膜４４が形成される。第１ストッパ膜４４は、下部配線１２と上層配線とを電気的に接続させる接続孔を形成するためのエッチングの過程で、ストッパ膜として機能する膜である。
続いて、第１ストッパ膜４４の上部に下部絶縁膜１６が形成される。下部絶縁膜１６は、具体的には、プラズマCVD法により形成されるシリコン酸化膜（SiOx）、或いは、低誘電体膜であるフッ素(F)を含有するフッ素系シリコン酸化膜（SiOxFy）等、誘電率の低いシリコン酸化膜により構成される（図９（ａ））。
【００８２】
次に、下部絶縁膜１６の上部に、プラズマCVD法により形成されるp-SiN等のシリコン窒化膜５２が、所定の膜厚で形成される。
次いで、シリコン窒化膜５２の上部に、写真製版により、後に形成される上部配線の配線パターンと同じパターンを有するレジストパターン５４が形成される（図９（ｂ））。
【００８３】
続いて、上記のレジストパターン５４をマスクとして、異方性エッチングによりシリコン窒化膜５２がパターニングされる。その結果、下部絶縁膜１６の上部に、上部配線の配線パターンと同じパターンを有するシリコン窒化膜パターン５５が形成される。
次に、下部絶縁膜１６およびシリコン窒化膜パターン５５の上部に、十分な膜厚を有する上部絶縁膜２１が形成される（図９（ｃ））。
上部絶縁膜２１は、CMP法により、シリコン窒化膜パターン５５の表面が露出し、更に、シリコン窒化膜パターン５５の膜厚が、上部配線に要求される膜厚と等しくなるまで研磨・平坦化される（図９（ｄ））。
【００８４】
次に、シリコン窒化膜パターン５５の上部に、写真製版により、接続孔開口レジストマスク２０が形成される（図１０（ａ））。
次いで、その接続孔開口レジストマスク２０をマスクとしてドライエッチングを行うことにより、シリコン窒化膜パターン５５を貫通し、かつ、下部絶縁膜１６の途中、具体的には、その膜厚の約８０%の位置まで到達する接続準備孔３４が形成される（図１０（ｂ））。
【００８５】
接続準備孔３４の形成が終了すると、マスクに使用した接続孔開口レジストマスク２０が除去され、更に、熱燐酸を用いた処理によりシリコン室化膜パターン５５が除去される（図１０（ｃ））。
次に、接続準備孔３４が、その底部に第１ストッパ膜４４が露出するまで拡張される。その後、シリコン基板の全面をエッチバックすることにより、接続準備孔３４の底部に露出していた第１ストッパ膜４４がエッチバックされる。その結果、下部配線１２に通じる接続部２４と、接続部２４と通じる上部配線溝２６が形成される（図１０（ｄ））。
【００８６】
以後、実施の形態１の場合と同様に、接続孔２４および上部配線溝２６の内部に導電材料を堆積させることにより、所望の多層配線構造が形成される。
上述した製造方法によれば、実施の形態６の場合と同様に、半導体装置の層間容量を小さくすることができると共に、ストッパ膜が用いられていないにも関わらず、上部配線の膜厚を高精度に調整することができる。
【００８７】
ところで、上述した実施の形態６の製造方法において、接続孔と上部配線のアライメントが大幅にずれた場合には、図７（ｃ）に示すレジストパターン５４のエッジが、接続準備孔３４の領域と重なる事態が生ずることがある。このような状況下では、シリコン窒化膜５２のエッチング過程で、接続準備孔３４の内部のシリコン窒化膜５２までが除去される。この場合、上部絶縁膜２１を堆積させる工程で、接続準備孔３４の一部に絶縁膜（酸化膜）が入り込み、最終的に接続孔２４を所望形状とすることができなくなる。
【００８８】
これに対して、実施の形態７の製造方法によれば、接続孔と上部配線のアライメントが大幅にずれて、図１０（ａ）に示す接続孔開口レジストマスク２０の開口部が、シリコン窒化膜パターン５５のエッジに重なる場合であっても、その後の工程で、接続準備孔３４の内部に絶縁膜（酸化膜）が入り込むことはない。従って、実施の形態７の製造方法によれば、このような場合でも所望の形状の接続孔２４を形成して、良好な導通特性を有する多層配線構造を形成することができる。実施の形態７の製造方法は、上記の点において実施の形態６の方法に比して優れている。
【００８９】
ところで、上記の実施形態においては、第１ストッパ膜４４をパターニングしないこととしているが、第１ストッパ膜４４は、実施の形態５の場合と同様に、所定形状にパターニングすることとしても良い。第１ストッパ膜４４をパターニングすることによれば、半導体装置の層間容量を更に小さくすることができる。
【００９０】
実施の形態８．
次に、図１１を参照して、本発明の実施の形態８について説明する。
図１１は、本実施形態の半導体装置の製造方法を説明するための図を示す。尚、図１１において、図1に示す符号の付された要素は、図１と共通する要素を示す。
【００９１】
本実施形態の製造方法においては、先ず、従来のデュアルダマシン法により、半導体基板に上部配線溝２６および接続準備孔３４が形成される（図１１（ａ））。具体的には、図１６（ａ）乃至図１６（ｄ）に示す如く、以下に示す処理により上部配線溝２６および接続準備孔３４が形成される。
(1)層間絶縁膜１０に下部配線１２を形成した後、
(2)下部配線１２を覆うように接続孔ストッパ膜１４を形成し、
(3)接続孔ストッパ膜１４の上部に下部絶縁膜１６と上部溝ストッパ膜１８とを順次形成し（以上、図１６（ａ））、
(4)上部溝ストッパ膜１８の上部に写真製版により接続孔開口レジストマスク２０を形成し、
(5)ドライエッチング等の処理により、上部溝ストッパ膜１８に開口部を形成し（以上、図１６（ｂ））、
(6)接続孔開口レジストマスク２０を除去した後、上部ストッパ膜１８の上部に上部絶縁膜２１を形成し（以上、図１６（ｃ））、
(7)上部絶縁膜２１の上部に、写真製版によりに上部溝形成レジストマスク２２を形成し、
(8)ドライエッチング等の処理により上部絶縁膜２１に上部配線溝２６を形成し、同時に、上部溝ストッパ膜１８の開口部の下部に、自己整合的に接続準備孔３４（図１６（ｄ）では接続孔２４）を形成する（以上、図１６（ｄ））。
【００９２】
次に、接続準備孔３４の内部に露出した接続孔ストッパ膜３４、および、上部配線溝２４の内部に露出した上部溝ストッパ膜１８が、ドライエッチングにより除去される。本実施形態の製造方法では、上記のドライエッチングが、不活性ガスを主体としたガス、より具体的には、不活性ガスの含有率が８０％以上のガスを用いて行われる。上記のガスによれば、化学的作用に起因するエッチングの効果に対して、物理的作用に起因するエッチングの効果を強めることができる。尚、ドライエッチングのスパッタ性を強化するためには、エッチングの際にカソードに印加する電圧を高めることも有効である。
【００９３】
上記のドライエッチング（スパッタエッチング）によれば、平面部に比して、凸型の角部においてエッチング速度が高速となる。このため、図１１（ａ）に示す半導体基板に対して上記のドライエッチングが施されると、上部配線溝２６の上端部における角部５６、および、接続準備孔３４の上端部における角部が他の部位に比して大きくエッチングされる。その結果、それらの角部が曲面状となり、下部配線１２側に比して上部配線溝２６側に大きな断面積を有する接続孔２４が得られる（図１１（ｂ））。
以後、実施の形態１の場合と同様に、接続孔２４および上部配線溝２６の内部に導電材料を堆積させることにより、所望の多層配線構造が形成される。
【００９４】
上述の如く、本実施形態の製造方法によれば、接続孔ストッパ膜１４および上部溝ストッパ膜１８をドライエッチングで除去する際に、接続孔２４の上端部、および、上部配線溝２６の上端部を拡大することができる。このため、本実施形態の製造方法によれば、それらの内部に、容易にバリアメタルや金属配線材料を埋め込むことができる。
【００９５】
ところで、本実施形態の製造方法において、接続孔２４と下部配線１２のアライメントが大幅にずれると、接続孔２４が、下部配線１２と層間絶縁膜１０との境界部を含む位置に開口することがある。このような状況下で、接続孔ストッパ膜１４の除去が、化学反応を伴うドライエッチングで行われると、接続孔ストッパ膜１４が除去された後のオーバーエッチングの過程で、層間絶縁膜１０が大きくリセスされる。これに対して、本実施形態の製造方法によれば、上記のドライエッチングにおける化学反応（主にイオンアシスト反応）が極力抑えられているため、層間絶縁膜１０が過剰にリセスされるのを防止することができる。このため、本実施形態の製造方法によれば、品質の安定した多層配線構造を高い歩留まりで製造することができる。
【００９６】
実施の形態９．
次に、図１２および図１３を参照して、本発明の実施の形態９について説明する。
図１２および図１３は、本実施形態の半導体装置の製造方法を説明するための図を示す。尚、図１２および図１３において、図1乃至図１１の何れかに示す符号の付された要素は、それらの図と共通する要素を示す。
【００９７】
本実施形態の製造方法では、先ず、下部配線１２を形成するための溝が層間絶縁膜１０にパターニングされる。次に、層間絶縁膜１０にパターニングされた溝の内部、および、層間絶縁膜１０の上部に、CVD法、メッキ法、或いは、スパッタ法等の方法により、AlCu合金、または、Cuなどの金属材料、すなわち、導電材料が堆積される。次に、CMP法を用いて、堆積させた導電材料をポリッシュバックすることにより、下部配線１２が形成される。
【００９８】
次に、下部配線１２の上部に、第１ストッパ膜４４が形成される。第１ストッパ膜４４は、下部配線１２と上層配線とを電気的に接続させる接続孔を形成するためのエッチングの過程で、ストッパ膜として機能する膜である。
続いて、第１ストッパ膜４４の上部に下部絶縁膜１６が形成される。下部絶縁膜１６は、具体的には、プラズマCVD法により形成されるシリコン酸化膜（SiOx）、或いは、低誘電体膜であるフッ素(F)を含有するフッ素系シリコン酸化膜（SiOxFy）等、誘電率の低いシリコン酸化膜により構成される（図１２（ａ））。
【００９９】
次に、写真製版により、下部絶縁膜１６の上部にレジストパターン６０が形成される。レジストパターン６０は、接続孔２４を設ける領域に開口部を有するようにパターニングされる。
次に、レジストパターン６０と共に半導体基板がフッ酸に浸される。上記の処理が実行されることにより、下部絶縁膜１６の、レジストパターン６０の開口部の近傍に、等方性エッチングが施される。その結果、下部絶縁膜１６の、接続孔２４を設けるべき部分に、窪み部６２が形成される（図１２（ｂ））。
【０１００】
レジストパターン６０が除去された後、下部絶縁膜１６の上部に上部溝ストッパ膜１８が形成される（図１２（ｃ））。
上部溝ストッパ膜１８の上部には、更に、上部絶縁膜２１が成膜される（図１２（ｄ））。
【０１０１】
次に、上部絶縁膜２１の上部に、写真製版により、接続孔開口レジストマスク２０が形成される（図１３（ａ））。
次いで、その接続孔開口レジストマスク２０をマスクとしてドライエッチングが実行される。上記のドライエッチングは、シリコン窒化膜、すなわち、上部溝ストッパ膜１８に対するシリコン酸化膜、すなわち、上部および下部絶縁膜２１，１６の選択比が比較的低い条件で行われる。上記のドライエッチングが実行されることにより、上部絶縁膜２１および上部溝ストッパ膜１８を貫通し、かつ、下部絶縁膜１６の途中、具体的には、その膜厚の約１／２の位置まで到達する接続準備孔３４が形成される（図１３（ｂ））。
【０１０２】
接続孔開口レジストマスク２０が除去された後、上部絶縁膜２１の上部に、写真製版により、上部溝形成レジストマスク２２が形成される（図１３（ｂ））。
次に、その上部溝形成レジストマスク２２をマスクとしてドライエッチングが実行される。上記のドライエッチングは、シリコン窒化膜に対して、シリコン酸化膜が比較的高い選択比で除去される条件で行われる。上記のドライエッチングは、上部配線溝２６が上部溝ストッパ膜１８に到達し、かつ、半開口状態であった接続準備孔３４が接続孔ストッパ膜１４に到達するように行われる（図１３（ｃ））。
【０１０３】
次に、ドライエッチングにより、上部配線溝２６の内部に露出している上部溝ストッパ膜１８、および、接続準備孔３４の内部に露出している接続孔ストッパ膜１４が除去される（図１３（ｄ））。
以後、実施の形態１の場合と同様に、接続孔２４および上部配線溝２６の内部に導電材料を堆積させることにより、所望の多層配線構造が形成される。
【０１０４】
上述した製造方法によれば、接続孔２４の上端部に窪み部６２を形成すること、すなわち、接続孔２４の上端部に大きな断面積を確保することができる。このため、本実施形態の製造方法によれば、接続孔２４の内部に、容易にバリアメタルや金属配線材料を埋め込むことができる。
【０１０５】
実施の形態１０．
次に、図１４および図１５を参照して、本発明の実施の形態１０について説明する。
図１４および図１５は、本実施形態の半導体装置の製造方法を説明するための図を示す。尚、図１４および図１５において、図1乃至図１３の何れかに示す符号の付された要素は、それらの図と共通する要素を示す。
【０１０６】
図１４（ａ）および図１４（ｂ）は、実施の形態９の説明において参照した図１２（ａ）および図１２（ｂ）と同様である。すなわち、本実施形態の製造方法では、先ず、実施の形態９の場合と同様の処理が実行されることにより、図１４（ｂ）に示す状態が形成される。
【０１０７】
図１４（ｂ）に示す状態が形成されると、次に、レジストパターン６０が除去された後、下部絶縁膜１６の上部に上部溝ストッパ膜１８が形成される（図１４（ｃ））。本実施形態の製造方法において、上部溝ストッパ膜１８は、 (1)下部絶縁膜１６の上部に窪み部６２の深さに対して十分に厚くシリコン窒化膜を成膜し、次いで、(2)シリコン窒化膜の膜厚が、窪み部６２を除く領域において所望の膜厚となるように、CMPによる研磨・平坦化処理を行うことにより形成される。上記の処理によれば、窪み部６２に、他の部位に比して膜厚の厚い凸部６４を備える上部溝ストッパ膜１８が形成される。
【０１０８】
続いて、写真製版により、上部溝ストッパ膜１８の上部に、接続孔開口レジストマスク２０が形成される（図１４（ｄ））。
次いで、その接続孔開口レジストマスク２０をマスクとして、上部溝ストッパ膜１８の凸部６４を貫通する接続準備孔３４を形成するためのドライエッチングが実行される。
接続孔開口レジストマスク２０が除去された後、接続準備孔３４の内部、および、上部溝ストッパ膜１８の上部に上部絶縁膜２１が成膜される（図１５（ａ））。
上部絶縁膜２１の上部には、写真製版により、上部溝形成レジストマスク２２が形成される（図１５（ｂ））。
【０１０９】
次に、その上部溝形成レジストマスク２２をマスクとして、シリコン窒化膜に対してシリコン酸化膜が比較的高い選択比で除去される条件で、ドライエッチングが実行される。より具体的には、先ず、上部溝形成レジストマスク２２をマスクとして、上部溝ストッパ膜１８の凸部６４が露出するまで上部絶縁膜２１を除去するエッチングが実行される。引き続いて、その凸部６４をマスクとして、接続準備孔３４の内部に接続孔ストッパ膜１４が露出するまで下部絶縁膜１６を除去するエッチングが実行される（図１５（ｃ））。
【０１１０】
次に、ドライエッチングにより、上部配線溝２６の内部に露出している上部溝ストッパ膜１８、および、接続準備孔３４の内部に露出している接続孔ストッパ膜１４が除去される（図１５（ｄ））。
以後、実施の形態１の場合と同様に、接続孔２４および上部配線溝２６の内部に導電材料を堆積させることにより、所望の多層配線構造が形成される。
【０１１１】
上述した製造方法によれば、接続孔２４の上端部に窪み部６２を形成すること、すなわち、接続孔２４の上端部に大きな断面積を確保することができる。このため、本実施形態の製造方法によれば、実施の形態９の場合と同様に、接続孔２４の内部に、容易にバリアメタルや金属配線材料を埋め込むことができる。
【０１１２】
また、本実施形態の製造方法によれば、上部溝ストッパ膜１８に、他の部位に比して膜厚の厚い凸部６４を形成し、その凸部６４をマスクとして接続準備孔３４を接続孔ストッパ膜１８まで到達させるためのエッチングを行うことができる。このため、本実施形態の製造方法によれば、通常のSAC開口方式で問題とされる接続孔上部のストッパ膜の突き抜けに関するマージンを大きく確保することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の製造方法を説明するための図である。
【図２】 本発明の実施の形態２の製造方法を説明するための図である。
【図３】 本発明の実施の形態３の製造方法を説明するための図である。
【図４】 本発明の実施の形態４の製造方法を説明するための図である。
【図５】 本発明の実施の形態５の製造方法を説明するための図（その１）である。
【図６】 本発明の実施の形態５の製造方法を説明するための図（その２）である。
【図７】 本発明の実施の形態６の製造方法を説明するための図（その１）である。
【図８】 本発明の実施の形態６の製造方法を説明するための図（その２）である。
【図９】 本発明の実施の形態７の製造方法を説明するための図（その１）である。
【図１０】 本発明の実施の形態７の製造方法を説明するための図（その２）である。
【図１１】 本発明の実施の形態８の製造方法を説明するための図である。
【図１２】 本発明の実施の形態９の製造方法を説明するための図（その１）である。
【図１３】 本発明の実施の形態９の製造方法を説明するための図（その２）である。
【図１４】 本発明の実施の形態１０の製造方法を説明するための図（その１）である。
【図１５】 本発明の実施の形態１０の製造方法を説明するための図（その２）である。
【図１６】 従来の製造方法の１例を説明するための図である。
【図１７】 従来の製造方法の他の例を説明するための図（その１）である。
【図１８】 従来の製造方法の他の例を説明するための図（その２）である。
【符号の説明】
１０ 層間絶縁膜、 １２ 下部配線、 １４ 接続孔ストッパ膜、 １６ 下部絶縁膜、 １８ 上部溝ストッパ膜、 ２０ 接続孔開口レジストマスク、 ２１ 上部絶縁膜、 ２２ 上部溝形成レジストマスク、 ２４ 接続孔、 ２６ 上部配線溝、 ２８ 導電性材料、 ３４ 接続準備孔、 ３６ 接続部、 ３８ 上部配線、 ４０ 保護膜、 ４２ 絶縁膜 ４４ 第１ストッパ膜、 ４８ 第２ストッパ膜、 ５２ シリコン窒化膜、 ５５ シリコン窒化膜パターン、 ６２ 窪み部、 ６４ 凸部。
【発明の属する技術分野】
本発明は、多層配線構造を有する半導体装置およびその製造方法に関し、特に埋め込み配線による多層配線構造を有する半導体装置およびその製造に好適な製造方法に関する。
【０００２】
【従来の技術】
図１６は、特開平９−１５３５４５号公報に開示される従来の半導体装置（埋め込み配線による多層配線構造を有する半導体装置）の製造方法を説明するための図を示す。以下、この製造方法を「第１の従来方法」と称す。図１６において、１０層間絶縁膜３０は下部配線、１４は接続孔ストッパ膜、１６は下部層間絶縁膜、１８は上部溝ストッパ膜、２０は接続孔開口レジストマスク、２１は上部層間絶縁膜、２２は上部溝形成レジストマスク、２４は接続孔、２６は上部配線溝、また、２８は導電性材料を示す。
【０００３】
第１の従来方法においては、層間絶縁膜１０上に下部配線１２が形成された後、下部配線１２を覆うように接続孔ストッパ膜１４が形成される。次に、接続孔ストッパ膜１４の上部に下部絶縁膜１６と上部溝ストッパ膜１８が順次形成される（図１６（ａ））。
次に、上部溝ストッパ膜１８の上部に写真製版により接続孔開口レジストマスク２０が形成される。その後、ドライエッチング等の処理により、上部溝ストッパ膜１８に接続孔が開口される（図１６（ｂ））。
【０００４】
次いで、接続孔開口レジストマスク２０が除去され、上部ストッパ膜１８の上部に上部絶縁膜２１が形成される（図１６（ｃ））。
次に、上部絶縁膜２１の上部に、写真製版によりに上部溝形成レジストマスク２２が形成される。その後、ドライエッチング等の処理により上部絶縁膜２１に上部配線溝２６が形成される。この際、同時に、上部溝ストッパ膜１８に設けられている閉口部の下部において下部絶縁膜１６が除去されることにより、自己整合的に、接続孔ストッパ膜１４まで達する接続孔２４が形成される（図１６（ｄ））。
【０００５】
上部溝形成レジストマスク２２が除去され、更に、接続孔２４の底部に露出した接続孔ストッパ膜１４が除去された後に、接続孔２４の内部、上部配線溝２６の内部、および、上部絶縁膜２１の上部に導電性材料２８が堆積される（図１６（ｅ））。
最後に、上部絶縁膜２１の上部に堆積された導電性材料２８のみが、ＣＭＰ等の処理により除去され、所望の構造が形成される（図１６（ｆ））。このように、第１の従来方法によれば、半導体基板中に、所定部位で導通する複数の配線層を有する多層配線構造を形成することができる。
【０００６】
図１７および図１８は、特開平８−３３５６３４号公報に開示される従来の半導体装置（埋め込み配線による多層配線構造を有する半導体装置）の製造方法を説明するための図を示す。以下、この方法を「第２の従来方法」と称す。図１７および図１８において、１２は下部配線、２０は接続孔開ロレジストマスク、２２は上部溝形成レジストマスク、２４は接続孔、２６は上部配線溝、２８は導電性材料を示す。また、３０は層間絶縁膜、３２は有機化合物を示す。
【０００７】
第２の従来方法においては、下部配線１２の上部に、層間絶縁膜３０が形成された後、写真製版により層間絶縁膜３０の上部に接続孔開口レジストマス２０が形成される（図１７（ａ））。
次に、ドライエッチング等の処理により、層間絶縁膜３０を貫通して下部配線１２まで到達する接続孔２４が開口される。接続孔閉口レジストマスク２０は、接続孔２４の開口の後除去される（図１７（ｂ））。
【０００８】
次に、接続孔２４の内部および層間絶縁膜３０の上部に、層間絶縁膜３０に対して、エッチングに関する選択比が１／２以下となる有機化合物３２が堆積される（図１７（ｃ））。
次いで、有機化合物３２が接続孔２４の内部にのみ残存するように、層間絶縁膜３０の上部から有機化合物３２が除去される（図１７（ｄ））。
【０００９】
次に、写真製版により、層間絶縁膜３０の上部に上部溝形成レジストマスク２２が形成される。上部溝形成レジストマスク２２は、接続孔２４を含む領域、すなわち、残存した有機化合物３２を含む領域に開口を有するようにパターニングされる（図１８（ａ））。
上部溝形成レジストマスク２２が形成された後、ドライエッチング等の処理により層間絶縁膜３０が所定の深さだけエッチングされる。その結果、上部配線溝２６が形成される（図１８（ｂ））。
【００１０】
次に、接続孔２４内に残存する有機化合物３２と上部溝形成レジストマスク２２とが同時に除去される（図１８（ｃ））。
最後に、導電性材料２８が接続孔２４と上部配線溝２６の内部に堆積されることにより、所望の構造が形成される（図１８（ｈ））。このように、第２の従来方法によっても、所定部位で導通する複数の配線層を有する多層配線構造を実現することができる。
【００１１】
【発明が解決しようとする課題】
しかし、上述した第１または第２の従来方法によっては、接続孔のアスペクト比が大きい場合、具体的には、そのアスペクト比が2.5を越える場合や、接続孔の直径が小さい場合、具体的には、その直径が0.28μｍ以下である場合に、接続孔に導電性材料を適正に埋め込むことが困難となる。このため、従来の製造方法は、多層配線構造が十分に微細化された場合に、上部配線と下部配線との間にコンタクト不良を発生させ易いという問題を有していた。
【００１２】
ところで、半導体装置の微細化を進めるためには、半導体装置に内蔵される多層配線構造を精度良く形成することが重要となる。半導体装置に内蔵される多層配線構造を精度良く形成するうえでは、上述した第１の従来方法のように、下部ストッパ膜１４および上部ストッパ膜１８をストッパ膜として用いつつ、下部または上部層間絶縁膜１６，２１のエッチングを行うことが有効である。
【００１３】
しかしながら、シリコン窒化膜は、シリコン酸化膜に比して大きな誘電率を有している。このため、多層配線構造の内部にシリコン窒化膜の層が存在すると、半導体基板の層間容量が大きくなる。半導体装置の動作速度を高めるうえでは、半導体装置の層間容量が小さいほど有利である。このため、従来の半導体装置の製造方法によっては、多層配線構造を精度良く形成し、かつ、半導体装置に優れた高速動作性を与えることが必ずしも容易ではなかった。
【００１４】
本発明は、上記の問題を解決するためになされたものであり、半導体装置が十分に微細化された場合に、複数の配線層の間で良好な導通状態を確保するうえで有利な構造を有する半導体装置を提供することを第１の目的とする。
また、本発明は、半導体装置が十分に微細化された場合に、半導体装置が優れた高速動作性を確保するうえで有利な構造を有する半導体装置を提供することを第２の目的とする。
【００１５】
また、本発明は、半導体装置を十分に微細化し、かつ、複数の配線層の間に良好な導通状態を確保するうえで好適な半導体装置の製造方法を提供することを第３の目的とする。
更に、本発明は、半導体装置を十分に微細化し、かつ、半導体装置に優れた高速動作性を付与するうえで好適な半導体装置の製造方法を提供することを第４の目的とする。
【００１６】
【課題を解決するための手段】
請求項１記載の発明は、半導体装置の製造方法であって、
第１層間絶縁膜内に形成された第１配線と、
上記第１層間絶縁膜上及び上記第１配線上に形成された第１エッチングストッパと、
上記第１エッチングストッパ上に形成された絶縁膜と、
上記絶縁膜を貫き、上記第１エッチングストッパを底部に露出する第１穴と、
上記絶縁膜内に形成され、底部が、上記第１穴の上部と接するように形成された第１溝とを準備する工程と、
エッチング処理により上記第１穴の底部に露出した上記第１エッチングストッパを除去することにより、上記第１穴の底部に上記第１配線を露出させつつ上記第１穴の上部の穴径を広げる工程と、
上記第１穴内及び上記第１溝内に金属材料を埋め込むことにより、上記第１穴内に第１ビアを形成し、上記第１構内に第２配線を形成する工程とを有することを特徴とするものである。
【００１７】
請求項２記載の発明は、請求項１に記載の半導体装置の製造方法であって、
上記絶縁膜は、
上記第１エッチングストッパ上に形成された第２層間絶縁膜と、
上記第２層間絶縁膜上に形成された第２エッチングストッパと、
上記第２エッチングストッパ上に形成された第３層間絶縁膜とで形成され、
上記第１溝の底部に上記第２エッチングストッパが露出しており、
上記第１配線を露出させつつ上記第１穴の上部の穴径を広げる工程によって、上記第１溝の底部の上記第２エッチングストッパが除去されて上記第２層間絶縁膜が露出することを特徴とするものである。
【００１８】
請求項３記載の発明は、請求項２に記載の半導体装置の製造方法であって、
上記第１エッチングストッパ及び上記第２エッチングストッパは、シリコンと窒素の化合物で形成された絶縁物であり、
上記第１層間絶縁膜及び上記第２層間絶縁膜は、プラズマ TEOS 膜であることを特徴とするものである。
【００１９】
請求項４記載の発明は、請求項２又は３に記載の半導体装置の製造方法であって、
上記第１ビア及び上記第２配線を形成する工程は、
バリアメタルを形成する工程と、
上記バリアメタルを形成した後、上記金属材料を埋め込む工程とを含むことを特徴とするものである。
【００２０】
請求項５記載の発明は、請求項３に記載の半導体装置の製造方法であって、上記第１穴の上部の穴径を広げる工程のエッチング条件は、８０％以上不活性ガスが含有されたガス雰囲気中にてスパッタエッチングを行うものであることを特徴とするものである。
【００２１】
請求項６記載の発明は、請求項２に記載の半導体装置の製造方法であって、上記第１穴の上部の穴径を広げる工程で、上記第１溝の上部の断面積も広げられることを特徴とするものである。
【００２２】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。尚、各図において共通する要素には、同一の符号を付して重複する説明を省略する。
【００２３】
実施の形態１．
図1は本発明の実施の形態１の半導体装置の製造方法を説明するための図を示す。図１において、１０は層間絶縁膜、１２は下部配線、１４は接続孔ストッパ膜、１６は下部層間絶縁膜、１８は上部溝ストッパ膜、２１は上部層間絶縁膜、２０は接続孔開口レジストマスク、２２は上部溝形成レジストマスク、２４は接続孔、２６は上部配線溝、２８は導電性材料である。また、図１において、３４は接続準備孔、３６は接続部、３８は上部配線である。
【００２４】
本実施形態の製造方法では、層間絶縁膜１０上に形成された下部配線１２を覆うように接続孔ストッパ膜１４が形成される。接続孔ストッパ膜１４上部には、下部絶縁膜１６、上部溝ストッパ膜１８、上部絶縁膜２１が順次形成される（図１（ａ））。本実施形態において、層間絶縁膜１０、下部絶縁膜１６、および、上部絶縁膜２１にはプラズマTEOSを用いているが、これらはプラズマTEOSに限定されるものではなく、CVD-TEOSやSOGなど他の形成方法による酸化膜としてもよい。また、本実施形態において、下部配線１２にはCuが用いられているが、下部配線１２はこれに限定されるものではなく、Ａｌ合金等を用いても良い。更に、本実施形態において、接続孔ストッパ膜１４、および、上部溝ストッパ膜１８には、プラズマSiNが用いられているが、それらはプラズマSiNに限定されるものではなく、ドライエッチングにおいて下部絶縁膜１６および上部絶縁膜２１との選択比が1/5以下となる絶縁膜であれば他の絶縁膜であっても良い。
【００２５】
本実施形態の製造方法では、次に、写真製版により上部絶縁膜２１の上部に接続孔開口レジストマスク２０が形成される。次いで、ドライエッチングにより、接続孔ストッパ膜１４まで達する接続準備孔３４が設けられる（図１（ｂ））。ドライエッチングは、ECR型RIE装置を用いて実行される。より具体的には、上部絶縁膜２１と下部絶縁膜１６は、Ｃ４Ｆ８＋Ｏ２の混合ガスによるプラズマでエッチングされる。また、上部溝ストッパ膜１８は、ＣＦ４＋Ｏ２の混合ガスによるプラズマでエッチングされる。
【００２６】
上部絶縁膜２１或いは下部絶縁膜１６のエッチングにおいて、上部溝ストッパ膜１８に対するそれらの選択比は約１０である。接続孔ストッパ膜１４は、上部溝ストッパ膜１８に比してアスペクト比の高いところに存在する。このため、上部絶縁膜２１或いは下部絶縁膜１６の、接続孔ストッパ膜１４に対する選択比は約２０程度となる。このようなエッチングを行うことで上部絶縁膜２１、上部溝ストッパ膜１８および下部絶縁膜１６を貫通し、かつ、接続孔ストッパ膜１４を貫通しない接続準備孔３４が形成される。
【００２７】
次に、接続孔開口レジストマスク２０がアッシングにより除去される。次いで、写真製版により、上部絶縁膜２１の上部に上部溝形成レジストマスク２２が形成される。上部溝形成レジストマスク２２は、接続準備孔３４を含む領域に開口部を有するようにパターニングされる。上部溝形成レジストマスク２２が形成された後、ドライエッチングにより、上部絶縁膜２１に上部配線溝２６が形成される（図１（ｃ））。
【００２８】
上記のドライエッチングは、ECR型RIE装置で、Ｃ４Ｆ８＋Ｏ２の混合ガスによるプラズマを用いて、上部絶縁膜２１の上部溝ストッパ膜１８に対する選択比が５〜７程度となる条件で実行される。上記の如く、上部溝ストッパ膜１８に対する選択比が比較的低い条件で上部絶縁膜２１のエッチングが実行されると、上部配線溝２６が形成される過程において、接続準備孔２４の内部で、上部溝ストッパ膜１８の開口面積が僅かずつ拡大する。その結果、接続準備孔３４の、上部溝ストッパ膜２６から接続孔ストッパ膜１４までの部分はテーパ状に加工される。
【００２９】
本実施形態の製造方法において、接続準備孔３４のテーパの角度は、上部配線溝２６の形成に必要なエッチング量を越えて実行されるエッチング量、すなわち、オーバーエッチング量を制御することで調整することができる。図１（ｃ）に示す如く、本実施形態において、そのテーパ角度は、接続準備孔３４の最大径、すなわち、上部溝ストッパ膜１８の位置における接続準備孔３４の径と、上部配線溝２６の幅とが等しくなるように設定されている。しかしながら、接続準備孔３４の設定はこれに限定されるものではなく、上部配線溝２６の幅は、接続準備孔３４の最大径に比して大きく設定してもよい。
【００３０】
上述した処理が終了すると、次に、上部溝形成レジストマスク２２がアッシングにより除去され、次いで、接続準備孔３４の底部に露出している接続孔ストッパ膜１４が除去される。上記の如く接続孔ストッパ膜１４が除去されることにより、上部配線溝２６側に、下部配線１２側に比して大きな断面積を有するテーパ状の接続孔２４が形成される。
【００３１】
テーパ状２４の接続孔２４が形成されると、次に、接続孔２４の内部、上部配線溝２６の内部、および、上部絶縁膜２１の上部に導電性材料２８が堆積される（図１（ｄ））。
最後に、CMP等により上部絶縁膜２１の上部の堆積された導電性材料２８のみが除去される。上記の処理が実行されると、半導体装置の内部に、テーパ状の接続部３６で導通状態とされた下部配線１２および上部配線３８を有する多層配線構造が形成される（図１（ｅ））。
【００３２】
ところで、上記の実施形態においては、ドライエッチング装置としてECR型RIE装置が用いられているが、ドライエッチング装置はこれに限定されるものではい。例えば、平行平板型RIE装置や、マグネトロンRIE装置あるいはICP型RIE装置などの他の方式の装置をドライエッチング装置として用いても良い。
【００３３】
上述の如く、本実施形態の製造方法によれば、下部配線１２の上部にテーパ状の接続孔２４を形成し、その内部に導電性材料２８を堆積させることにより接続部３６を形成することができる。このため、本実施形態の製造方法によれば、導電性材料２８の接続孔２４への埋め易さを高めることができ、特に接続孔のアスペクト比が2.5を越える場合や、接続孔の直径が0.28μｍ以下になった場合に半導体装置の信頼性を向上させることが可能となる。
【００３４】
実施の形態２．
次に、図２を参照して、本発明の実施の形態２について説明する。
図２は、本実施形態の半導体装置の製造方法を説明するための図を示す。図２において、４０は有機化合物で構成された保護膜である。尚、図２において、図1に示す符号の付された要素は、図１と共通する要素を示す。
【００３５】
図２（ａ）および図２（ｂ）は、実施の形態１の説明において参照した図１（ａ）および図１（ｂ）と同様である。すなわち、本実施形態の製造方法では、先ず、実施の形態１の場合と同様の処理が実行されることにより、図２（ｂ）に示す状態が形成される。
【００３６】
図２（ｂ）に示す状態が形成された後、先ず、接続孔開口レジストマスク２０がアッシングにより除去される。次に、本実施形態の製造方法においては、接続準備孔３４の底部に、レジスト等の保護膜４０が堆積される。保護膜４０は、例えば、接続準備孔３４の内部および上部絶縁膜２１の上部にレジスト等を堆積させた後、接続準備孔３４の底部近傍だけが感光しない条件で露光処理を行い、次いで、現像液により感光部分のレジストを除去することにより形成することができる。また、保護膜４０は、接続準備孔３４の内部および上部絶縁膜２１の上部にレジスト等を堆積させた後、接続準備孔３４の底部近傍に堆積したものだけが残存するような条件でレジストのドライエッチングを行う方法によっても形成することができる。
【００３７】
保護膜４０の堆積処理が終了すると、次に、接続準備孔３４を含む領域に開口部を有する上部溝形成レジストマスク２２が形成される（図２（ｃ））。
次に、ドライエッチングよって上部絶縁膜２１に上部配線溝２６が形成される（図２（ｄ）。ドライエッチングは、実施の形態１の場合と同様の条件で、すなわち、図１（ｃ）におけるドライエッチングの条件で実行される。その結果、上部配線溝２６が形成されると同時に、接続準備孔３４が、上部配線溝ストッパ膜１８の下部においてテーパ状に加工される。
【００３８】
上記のドライエッチングの過程において、接続孔ストッパ膜１４は、保護膜４０により保護されている。このため、本実施形態の製造方法によれば、実施の形態１の場合に比して、プロセスマージンを大きく確保すること、具体的には、ドライエッチングの条件を広い範囲で設定して、テーパ角度の設定範囲を広げることができる。更に、本実施形態の製造方法によれば、実施の形態１の場合に比して、接続孔ストッパ膜１４の膜厚を薄くすることもできる。接続孔ストッパ膜１４がシリコン窒化膜で構成される場合は、その膜厚が薄いほど半導体装置の層間容量が小さくなり、高速動作に適した特性が実現できる。この点、本実施形態の製造方法は、半導体装置に優れた高速動作性を付与し易いという利点を有している。
【００３９】
接続準備孔３４をテーパ状に加工する処理が終了すると、以後、実施の形態１の場合と同様の処理、すなわち、図１（ｄ）および図１（ｅ）に示す処理が実行される。保護膜４０は、上部溝形成レジストマスク２２を除去するためのアッシング処理により同時に除去される。上記の処理が実行されることにより、テーパ状の接続部３６によって良好に導通状態とされた下部および上部配線１２，３８を有する多層配線構造が形成される。
【００４０】
実施の形態３．
次に、図３を参照して、本発明の実施の形態３について説明する。
図３は、本実施形態の半導体装置の製造方法を説明するための図を示す。尚、図３において、図1に示す符号の付された要素は、図１と共通する要素を示す。
【００４１】
図３（ａ）は、実施の形態１の説明において参照した図１（ａ）と同様である。すなわち、本実施形態の製造方法では、先ず、実施の形態１の場合と同様の処理が実行されることにより、図３（ａ）に示す状態が形成される。
【００４２】
図３（ａ）に示す状態が形成されると、次に、写真製版により上部絶縁膜２１の上部に接続孔開口レジストマスク２０が形成され、ドライエッチングにより、上部絶縁膜２１および上部溝ストッパ膜１８を貫通する接続準備孔３４が形成される。本実施形態の製造方法において、接続準備孔３４は、上部溝ストッパ膜１８の直下、或いは、下部絶縁膜１６の途中の所定位置に到達するように形成される（図３（ｂ））。ドライエッチングは、ECR型RIE装置を用いて行われる。この際、上部絶縁膜２１のドライエッチングには、Ｃ４Ｆ８＋Ｏ２の混合ガスによるプラズマが用いられる。このとき上部溝ストッパ膜１８に対する上部絶縁膜２１の選択比は約10である。また、上部溝ストッパ膜１８のドライエッチングは、ＣＦ４＋Ｏ２の混合ガスによるプラズマが用いられる。尚、接続準備孔３４を下部絶縁膜１６の途中まで開口させる場合は、上部溝ストッパ膜１８のエッチングが終了した後に、上部絶縁膜２１を開口する際に用いられた条件で、下部絶縁膜１６のエッチングが行われる。
【００４３】
図３（ｂ）に示す状態が形成された後、接続孔開口レジストマスク２０はアッシングにより除去される。次いで、写真製版により上部絶縁膜２１の上部に、上部溝形成レジストマスク２２が形成される。(図３（ｃ）)。上部溝形成レジストマスク２２は、接続準備孔３４を含む領域に開口部を有するようにパターニングされる。
【００４４】
次に、ドライエッチングにより、上部絶縁膜２１に上部配線溝２６が形成される（図３（ｄ））。ドライエッチングは、実施の形態１の場合と同様の条件で、すなわち、図１（ｃ）におけるドライエッチングの条件で実行される。上記のドライエッチングの過程で、上部配線溝２６の形成が進行するのに伴って、接続準備孔３４は、接続孔ストッパ膜１４に向かって拡張されると共に、その上部配線溝ストッパ溝１８から下部の部分がテーパ状に加工される。その結果、図３（ｄ）に示す如く、上部配線溝２６と、上部配線溝２６の下方の部分がテーパ状に加工された接続準備孔３４とが同時に形成される。
【００４５】
上記の処理によれば、接続孔ストッパ膜１４を下部絶縁膜１６で保護しつつドライエッチングを行うことができる。このため、本実施形態の製造方法によれば、実施の形態２の場合と同様に、実施の形態１の場合に比して、プロセスマージンを大きく確保すること、および、接続孔ストッパ膜１４の膜厚を薄くすることができる。
【００４６】
また、本実施形態の製造方法によれば、初期実施の形態１および２の場合に比して、接続準備孔３４に要求される初期深さが浅いため、接続準備孔３４を形成するために用いられる接続孔開口レジストマスク２０（図３（ｂ）参照）の膜厚を、実施の形態１または２の場合に比して薄くすることができる。レジストマスクの精度は、その膜厚が薄いほど容易に高めることができる。従って、本実施形態の製造方法によれば、接続孔開口レジストマスク２０を、容易に高い精度で形成することができる。
【００４７】
更に、本実施形態の製造方法によれば、初期段階で接続準備孔３４に要求される深さ、特に、上部配線溝ストッパ膜１８の下部に要求される深さが実施の形態１または２の場合に比して浅いため、上部絶縁膜２１の膜厚を、実施の形態１または２の場合に比して厚くすることができる。上部絶縁膜２１の膜厚が厚くできると、上部配線溝２６の深さを深くすることができる。半導体装置の層間容量は、配線の膜厚が厚いほど、すなわち、配線溝の深さが深いほど小さく抑制することができる。従って、本実施形態の製造方法によれば、半導体装置の層間容量を抑制するうえで、実施の形態１または２の方法に比して更に優れている。
【００４８】
接続準備孔３４をテーパ状に加工する処理が終了すると、以後、実施の形態１の場合と同様の処理、すなわち、図１（ｄ）および図１（ｅ）に示す処理が実行される。上記の処理が実行されることにより、テーパ状の接続部３６によって良好に導通状態とされた下部および上部配線１２，３８を有する多層配線構造が形成される。
【００４９】
実施の形態４．
次に、図４を参照して、本発明の実施の形態４について説明する。
図４は、本実施形態の半導体装置の製造方法を説明するための図を示す。図４において、４２は絶縁膜を示す。尚、図４において、図1に示す符号の付された要素は、図１と共通する要素を示す。
【００５０】
本実施形態の製造方法では、層間絶縁膜１０上に形成された下部配線１２を覆うように接続孔ストッパ膜１４が形成され、更にその上部に、絶縁膜４２が形成される（図４（ａ））。
次に、写真製版により絶縁膜４２の上部に接続孔開口レジストマスク２０が形成される。次いで、ドライエッチングにより、接続孔ストッパ膜１４から所定距離の位置まで、すなわち、絶縁膜４２の途中まで、接続準備孔３４が設けられる（図４（ｂ））。ドライエッチングは、ECR型RIE装置を用いて、Ｃ４Ｆ８＋Ｏ２の混合ガスによるプラズマを用いて実行される。この工程で形成される接続準備孔３４の深さは、接続準備孔３４の径や、後に形成される上部配線溝２６の深さ等に応じてｂ適宜設定することが望ましいが、概ね、上部配線溝２６の底面位置と接続孔ストッパ膜１４の表面位置との中間ぐらいが適当である。
【００５１】
図４（ｂ）に示す状態が形成された後、接続孔閉口レジストマスク２０がアッシングにより除去される。次いで、写真製版により、絶縁膜４２の上部に上部溝形成レジストマスク２２が形成される。上部溝形成レジストマスク２２は、接続準備孔３４を含む領域に開口部を有するようにパターニングされる（図４（ｃ））。上部溝形成レジストマスク２２が形成された後、ドライエッチングにより、絶縁膜４２に上部配線溝２６が形成される（図４（ｄ））。
【００５２】
上記のドライエッチングは、ECR型RIE装置で、Ｃ４Ｆ８＋ＣＨＦ３＋Ｏ２の混合ガスによるプラズマを用いて実行される。上記のドライエッチングによれば、上部配線溝２６の形成過程において、接続準備孔３４の下端部が接続孔ストッパ膜１４に向かって拡張されると共に、接続準備孔３４の径が、その上端部近傍から徐々に拡大される。
【００５３】
その結果、上記のエッチングによれば、上部配線溝２６と、上部配線溝２６の下端から接続孔ストッパ膜１４まで延在するテーパ状の接続準備孔３４が形成される。また、上述したエッチング条件によれば、上部配線溝２６の底面部分、すなわち、接続準備孔３４が開口していない部分のエッチングを、トレンチングを引き起こすことなく進行させることができる。このため、ストッパ膜を用いていないにも関わらず、上部配線溝２６に要求される所望の深さまでドライエッチングを行うことにより、適正な形状を有する上部配線溝２６を形成することができる（図４（ｅ））。
【００５４】
本実施形態の製造方法によれば、接続孔ストッパ膜１４を絶縁膜４２で保護しつつドライエッチングを行うことができる。このため、本実施形態の製造方法によれば、実施の形態２および３の場合と同様に、実施の形態１の場合に比して、プロセスマージンを大きく確保すること、および、接続孔ストッパ膜１４の膜厚を薄くすることができる。更に、本実施形態の製造方法によれば、上部溝ストッパ膜を省略することができるため、工程数の削減と層間容量の低減とを実現することができる。このため、本実施形態の製造方法は、製造コスト低減、歩留まりの向上、および、半導体装置の性能向上を図るうえで、実施の形態１乃至３の方法に比して優れている。
【００５５】
接続準備孔３４をテーパ状に加工する処理が終了すると、以後、実施の形態１の場合と同様の処理、すなわち、図１（ｄ）および図１（ｅ）に示す処理が実行される。上記の処理が実行されることにより、テーパ状の接続部３６によって良好に導通状態とされた下部および上部配線１２，３８を有する多層配線構造が形成される。
【００５６】
実施の形態５．
次に、図５および図６を参照して、本発明の実施の形態５について説明する。
図５および図６は、本実施形態の半導体装置の製造方法を説明するための図を示す。尚、図５および図６において、図1に示す符号の付された要素は、図１と共通する要素を示す。
【００５７】
本実施形態の製造方法では、先ず、下部配線１２を形成するための溝が層間絶縁膜１０にパターニングされる。次に、層間絶縁膜１０にパターニングされた溝の内部、および、層間絶縁膜１０の上部に、CVD法、メッキ法、或いは、スパッタ法等の方法により、AlCu合金、または、Cuなどの金属材料、すなわち、導電材料が堆積される。次に、CMP法を用いて、堆積させた導電材料をポリッシュバックすることにより、下部配線１２が形成される。
【００５８】
次に、下部配線１２の上部に、第１ストッパ膜４４が形成される。第１ストッパ膜４４は、下部配線１２と上層配線とを電気的に接続させる接続孔を形成するためのエッチングの過程で、ストッパ膜として機能する膜である。本実施形態において、層間絶縁膜１０はシリコン酸化膜により構成されている。第１ストッパ膜４４は、シリコン酸化膜に対して高い選択比が確保し易いシリコン窒化膜により構成される。
【００５９】
次に、第１ストッパ膜４４の上部に、写真製版によりレジストパターン４６が形成される。レジストパターン４６は、少なくとも下部配線１２の幅よりも大きな幅を有し、かつ、上部配線の配線パターンと同じパターンを有している（図５（ａ））。また、レジストパターン４６は、そのパターンエッジが下部配線１２のパターンエッジよりも内側に位置しないように配置される。
【００６０】
次に、このレジストパターン４６をマスクとして、ドライエッチングにより第１ストッパ膜４４がパターニングされる。次いで、レジストパターン４６が除去され、その後、第１ストッパ膜４４の上部に下部絶縁膜１６が形成される。下部絶縁膜１６は、具体的には、プラズマCVD法により形成されるシリコン酸化膜（SiOx）、或いは、低誘電体膜であるフッ素(F)を含有するフッ素系シリコン酸化膜（SiOxFy）等、誘電率の低いシリコン酸化膜により構成される。
【００６１】
下部絶縁膜１６の上部には、第２ストッパ膜４８が形成される。第２ストッパ膜４８には、第１ストッパ膜４８の場合と同様に、シリコン酸化膜に対して高い選択比を確保し易いシリコン窒化膜が用いられる。第２ストッパ膜４８の上部には、写真製版により、レジストパターン５０が形成される。レジストパターン５０は、少なくとも後に形成される上部配線３８の幅に比して大きな幅を有し、かつ、その上部配線３８の配線パターンと同じパターンを有している（図５（ｃ））。
【００６２】
レジストパターン５０が形成されると、次に、そのレジストパターン５０をマスクとして、ドライエッチングにより第２ストッパ膜４８がパターニングされる。次いで、第２ストッパ膜４８の上部に、上部絶縁膜２１が成膜される（図２１（ｄ））。上部絶縁膜２１は、下部絶縁膜１６と同様に、誘電率の低いシリコン酸化膜により構成される。
【００６３】
次に、上部絶縁膜２１の上部に、写真製版により接続孔開口レジストマスク２０が形成される（図６（ａ））。次いで、接続孔開口レジストマスク２０をマスクとしてドライエッチングが行われる。上記のドライエッチングが実行されることにより、上部絶縁膜２１、および、第２ストッパ膜２１を貫通し、下部絶縁膜１６の途中まで、より具体的には、下部絶縁膜１６のほぼ中央（厚さ方向の中央）まで到達する接続準備孔３４が形成される。
【００６４】
接続準備孔３４が形成されると、接続孔開口レジストマスク２０が除去され、その代わりに、上部絶縁膜２１の上部に、上部溝形成レジストマスク２２が形成される（図６（ｂ））。
次いで、その上部溝形成レジストマスク２２をマスクとして、シリコン窒化膜に対して高い選択比でシリコン酸化膜を除去し得る条件でドライエッチングが実行される。上記のドライエッチングは、上部配線溝２６の内部に第２ストッパ膜４８が露出し、かつ、接続準備孔３４の内部に第１ストッパ膜４４が露出するまで行われる（図６（ｃ）。
【００６５】
次に、上部配線溝２６の底部、および、接続準備孔３４の底部に残存している第２ストッパ膜４８および第１ストッパ膜４４がドライエッチングにより除去される（図６（ｄ））。
以後、実施の形態１の場合と同様に、接続孔２４および上部配線溝２６の内部に導電材料を堆積させることにより、所望の多層配線構造が形成される。
【００６６】
上述の如く、本実施形態の製造方法によれば、接続孔２４を形成する過程でエッチングのストッパ膜として機能するシリコン窒化膜（第１ストッパ膜４４）、および、上部配線溝２６を形成する過程でエッチングのストッパ膜として機能するシリコン窒化膜（第２ストッパ膜４８）が、それぞれ必要最小限の範囲にパターニングされる。このため、本実施形態の製造方法によれば、半導体装置の内部に残存するシリコン窒化膜の量を十分に少量とすることができる。
【００６７】
半導体装置の層間容量は、その内部に残存するシリコン窒化膜の量が少量であるほど小さくなる。また、半導体装置は、その層間容量が小さいほど高速で動作し易くなる。このため、本実施形態の製造方法によれば、ストッパ膜を用いることで精度良く多層配線構造を形成することができると共に、半導体基板に優れた高速動作性を付与することができる。
【００６８】
ところで、上記の実施形態においては、接続孔２４の上下に形成される導電部が共に配線に限定されているが、接続孔２４の上下に形成される導電部はこれに限定されるものではなく、例えば、接続孔２４の一方に、導電部として、ストレージノード等を形成することとしても良い。
【００６９】
実施の形態６．
次に、図７および図８を参照して、本発明の実施の形態６について説明する。
図７および図８は、本実施形態の半導体装置の製造方法を説明するための図を示す。尚、図７および図８において、図1、図５または図６に示す符号の付された要素は、それらの図と共通する要素を示す。
【００７０】
本実施形態の製造方法では、先ず、下部配線１２を形成するための溝が層間絶縁膜１０にパターニングされる。次に、層間絶縁膜１０にパターニングされた溝の内部、および、層間絶縁膜１０の上部に、CVD法、メッキ法、或いは、スパッタ法等の方法により、AlCu合金、または、Cuなどの金属材料、すなわち、導電材料が堆積される。次に、CMP法を用いて、堆積させた導電材料をポリッシュバックすることにより、下部配線１２が形成される。
【００７１】
次に、下部配線１２の上部に、第１ストッパ膜４４が形成される。第１ストッパ膜４４は、下部配線１２と上層配線とを電気的に接続させる接続孔を形成するためのエッチングの過程で、ストッパ膜として機能する膜である。
続いて、第１ストッパ膜４４の上部に下部絶縁膜１６が形成される。下部絶縁膜１６は、具体的には、プラズマCVD法により形成されるシリコン酸化膜（SiOx）、或いは、低誘電体膜であるフッ素(F)を含有するフッ素系シリコン酸化膜（SiOxFy）等、誘電率の低いシリコン酸化膜により構成される。
次いで、下部絶縁膜１６の上部に、写真製版により接続孔開口レジストマスク２０が形成される（図７（ａ））。
【００７２】
次に、接続孔開口レジストマスク２０をマスクとして、接続準備孔３４を設けるためのドライエッチングが行われる。上記のドライエッチングは、接続準備孔３４が、下部絶縁膜１６の途中まで、より具体的には、下部絶縁膜１６の膜厚の約８０％の位置まで到達するように行われる。接続準備孔３４が形成されると、接続孔開口レジストマスク２０が除去される（図７（ｂ））。
【００７３】
次に、上記の処理により下部絶縁膜３４の膜厚の約８０％の深さに設けられた接続準備孔３４の内部、および、下部絶縁膜１６の上部に、プラズマCVD法により形成されるp-SiN等のシリコン窒化膜５２が、所定の膜厚で形成される。
次いで、シリコン窒化膜５２の上部に、写真製版により、後に形成される上部配線の配線パターンと同じパターンを有するレジストパターン５４が形成される（図７（ｃ））。
【００７４】
続いて、上記のレジストパターン５４をマスクとして、異方性エッチングによりシリコン窒化膜５２がパターニングされる。その結果、下部絶縁膜１６の上部に、上部配線の配線パターンと同じパターンを有するシリコン窒化膜パターン５５が形成される（図７（ｄ））。
【００７５】
次に、下部絶縁膜１６およびシリコン窒化膜パターン５５の上部に、十分な膜厚を有する上部絶縁膜２１が形成される（図８（ａ））。
上部絶縁膜２１は、CMP法により、シリコン窒化膜パターン５５の表面が露出し、更に、シリコン窒化膜パターン５５の膜厚が、上部配線に要求される膜厚と等しくなるまで研磨・平坦化される（図８（ｂ））。
【００７６】
上記の処理が終了すると、次に、接続準備孔３４の内部および上部絶縁膜２１の内部に埋め込まれているシリコン窒化膜を、熱燐酸を用いて除去する処理が実行される（図８（ｃ））。
次に、接続準備孔３４が、その底部に第１ストッパ膜４４が露出するまで拡張される。その後、シリコン基板の全面をエッチバックすることにより、接続準備孔３４の底部に露出していた第１ストッパ膜４４がエッチバックされる。その結果、下部配線１２に通じる接続部２４と、接続部２４と通じる上部配線溝２６が形成される（図８（ｄ））。
以後、実施の形態１の場合と同様に、接続孔２４および上部配線溝２６の内部に導電材料を堆積させることにより、所望の多層配線構造が形成される。
【００７７】
上述の如く、本実施形態の製造方法によれば、ストッパ膜を使用することなく、精度良く上部配線溝を形成することができる。このため、本実施形態の製造方法によれば、層間絶縁膜の内部にほぼ全面にわたってストッパ膜を有する半導体装置に比して、大幅に層間容量の小さい半導体装置を製造することができる。更に、本実施形態の製造方法においては、上部配線溝２６の深さ、すなわち、その内部に形成される上部配線の膜厚が、シリコン窒化膜パターン５５の膜厚（ＣＭＰ等により研磨された後の膜厚）に対応している。このため、本実施形態の製造方法によれば、シリコン窒化膜５２の膜厚を適当に制御することにより、ストッパ膜が用いられていないにも関わらず、上部配線の膜厚を高精度に調整することができる。
【００７８】
ところで、上記の実施形態においては、第１ストッパ膜４４をパターニングしないこととしているが、第１ストッパ膜４４は、実施の形態５の場合と同様に、所定形状にパターニングすることとしても良い。第１ストッパ膜４４をパターニングすることによれば、半導体装置の層間容量を更に小さくすることができる。
【００７９】
実施の形態７．
次に、図９および図１０を参照して、本発明の実施の形態７について説明する。
図９および図１０は、本実施形態の半導体装置の製造方法を説明するための図を示す。尚、図９および図１０において、図1乃至図８の何れかに示す符号の付された要素は、それらの図と共通する要素を示す。
【００８０】
本実施形態の製造方法では、先ず、下部配線１２を形成するための溝が層間絶縁膜１０にパターニングされる。次に、層間絶縁膜１０にパターニングされた溝の内部、および、層間絶縁膜１０の上部に、CVD法、メッキ法、或いは、スパッタ法等の方法により、AlCu合金、または、Cuなどの金属材料、すなわち、導電材料が堆積される。次に、CMP法を用いて、堆積させた導電材料をポリッシュバックすることにより、下部配線１２が形成される。
【００８１】
次に、下部配線１２の上部に、第１ストッパ膜４４が形成される。第１ストッパ膜４４は、下部配線１２と上層配線とを電気的に接続させる接続孔を形成するためのエッチングの過程で、ストッパ膜として機能する膜である。
続いて、第１ストッパ膜４４の上部に下部絶縁膜１６が形成される。下部絶縁膜１６は、具体的には、プラズマCVD法により形成されるシリコン酸化膜（SiOx）、或いは、低誘電体膜であるフッ素(F)を含有するフッ素系シリコン酸化膜（SiOxFy）等、誘電率の低いシリコン酸化膜により構成される（図９（ａ））。
【００８２】
次に、下部絶縁膜１６の上部に、プラズマCVD法により形成されるp-SiN等のシリコン窒化膜５２が、所定の膜厚で形成される。
次いで、シリコン窒化膜５２の上部に、写真製版により、後に形成される上部配線の配線パターンと同じパターンを有するレジストパターン５４が形成される（図９（ｂ））。
【００８３】
続いて、上記のレジストパターン５４をマスクとして、異方性エッチングによりシリコン窒化膜５２がパターニングされる。その結果、下部絶縁膜１６の上部に、上部配線の配線パターンと同じパターンを有するシリコン窒化膜パターン５５が形成される。
次に、下部絶縁膜１６およびシリコン窒化膜パターン５５の上部に、十分な膜厚を有する上部絶縁膜２１が形成される（図９（ｃ））。
上部絶縁膜２１は、CMP法により、シリコン窒化膜パターン５５の表面が露出し、更に、シリコン窒化膜パターン５５の膜厚が、上部配線に要求される膜厚と等しくなるまで研磨・平坦化される（図９（ｄ））。
【００８４】
次に、シリコン窒化膜パターン５５の上部に、写真製版により、接続孔開口レジストマスク２０が形成される（図１０（ａ））。
次いで、その接続孔開口レジストマスク２０をマスクとしてドライエッチングを行うことにより、シリコン窒化膜パターン５５を貫通し、かつ、下部絶縁膜１６の途中、具体的には、その膜厚の約８０%の位置まで到達する接続準備孔３４が形成される（図１０（ｂ））。
【００８５】
接続準備孔３４の形成が終了すると、マスクに使用した接続孔開口レジストマスク２０が除去され、更に、熱燐酸を用いた処理によりシリコン室化膜パターン５５が除去される（図１０（ｃ））。
次に、接続準備孔３４が、その底部に第１ストッパ膜４４が露出するまで拡張される。その後、シリコン基板の全面をエッチバックすることにより、接続準備孔３４の底部に露出していた第１ストッパ膜４４がエッチバックされる。その結果、下部配線１２に通じる接続部２４と、接続部２４と通じる上部配線溝２６が形成される（図１０（ｄ））。
【００８６】
以後、実施の形態１の場合と同様に、接続孔２４および上部配線溝２６の内部に導電材料を堆積させることにより、所望の多層配線構造が形成される。
上述した製造方法によれば、実施の形態６の場合と同様に、半導体装置の層間容量を小さくすることができると共に、ストッパ膜が用いられていないにも関わらず、上部配線の膜厚を高精度に調整することができる。
【００８７】
ところで、上述した実施の形態６の製造方法において、接続孔と上部配線のアライメントが大幅にずれた場合には、図７（ｃ）に示すレジストパターン５４のエッジが、接続準備孔３４の領域と重なる事態が生ずることがある。このような状況下では、シリコン窒化膜５２のエッチング過程で、接続準備孔３４の内部のシリコン窒化膜５２までが除去される。この場合、上部絶縁膜２１を堆積させる工程で、接続準備孔３４の一部に絶縁膜（酸化膜）が入り込み、最終的に接続孔２４を所望形状とすることができなくなる。
【００８８】
これに対して、実施の形態７の製造方法によれば、接続孔と上部配線のアライメントが大幅にずれて、図１０（ａ）に示す接続孔開口レジストマスク２０の開口部が、シリコン窒化膜パターン５５のエッジに重なる場合であっても、その後の工程で、接続準備孔３４の内部に絶縁膜（酸化膜）が入り込むことはない。従って、実施の形態７の製造方法によれば、このような場合でも所望の形状の接続孔２４を形成して、良好な導通特性を有する多層配線構造を形成することができる。実施の形態７の製造方法は、上記の点において実施の形態６の方法に比して優れている。
【００８９】
ところで、上記の実施形態においては、第１ストッパ膜４４をパターニングしないこととしているが、第１ストッパ膜４４は、実施の形態５の場合と同様に、所定形状にパターニングすることとしても良い。第１ストッパ膜４４をパターニングすることによれば、半導体装置の層間容量を更に小さくすることができる。
【００９０】
実施の形態８．
次に、図１１を参照して、本発明の実施の形態８について説明する。
図１１は、本実施形態の半導体装置の製造方法を説明するための図を示す。尚、図１１において、図1に示す符号の付された要素は、図１と共通する要素を示す。
【００９１】
本実施形態の製造方法においては、先ず、従来のデュアルダマシン法により、半導体基板に上部配線溝２６および接続準備孔３４が形成される（図１１（ａ））。具体的には、図１６（ａ）乃至図１６（ｄ）に示す如く、以下に示す処理により上部配線溝２６および接続準備孔３４が形成される。
(1)層間絶縁膜１０に下部配線１２を形成した後、
(2)下部配線１２を覆うように接続孔ストッパ膜１４を形成し、
(3)接続孔ストッパ膜１４の上部に下部絶縁膜１６と上部溝ストッパ膜１８とを順次形成し（以上、図１６（ａ））、
(4)上部溝ストッパ膜１８の上部に写真製版により接続孔開口レジストマスク２０を形成し、
(5)ドライエッチング等の処理により、上部溝ストッパ膜１８に開口部を形成し（以上、図１６（ｂ））、
(6)接続孔開口レジストマスク２０を除去した後、上部ストッパ膜１８の上部に上部絶縁膜２１を形成し（以上、図１６（ｃ））、
(7)上部絶縁膜２１の上部に、写真製版によりに上部溝形成レジストマスク２２を形成し、
(8)ドライエッチング等の処理により上部絶縁膜２１に上部配線溝２６を形成し、同時に、上部溝ストッパ膜１８の開口部の下部に、自己整合的に接続準備孔３４（図１６（ｄ）では接続孔２４）を形成する（以上、図１６（ｄ））。
【００９２】
次に、接続準備孔３４の内部に露出した接続孔ストッパ膜３４、および、上部配線溝２４の内部に露出した上部溝ストッパ膜１８が、ドライエッチングにより除去される。本実施形態の製造方法では、上記のドライエッチングが、不活性ガスを主体としたガス、より具体的には、不活性ガスの含有率が８０％以上のガスを用いて行われる。上記のガスによれば、化学的作用に起因するエッチングの効果に対して、物理的作用に起因するエッチングの効果を強めることができる。尚、ドライエッチングのスパッタ性を強化するためには、エッチングの際にカソードに印加する電圧を高めることも有効である。
【００９３】
上記のドライエッチング（スパッタエッチング）によれば、平面部に比して、凸型の角部においてエッチング速度が高速となる。このため、図１１（ａ）に示す半導体基板に対して上記のドライエッチングが施されると、上部配線溝２６の上端部における角部５６、および、接続準備孔３４の上端部における角部が他の部位に比して大きくエッチングされる。その結果、それらの角部が曲面状となり、下部配線１２側に比して上部配線溝２６側に大きな断面積を有する接続孔２４が得られる（図１１（ｂ））。
以後、実施の形態１の場合と同様に、接続孔２４および上部配線溝２６の内部に導電材料を堆積させることにより、所望の多層配線構造が形成される。
【００９４】
上述の如く、本実施形態の製造方法によれば、接続孔ストッパ膜１４および上部溝ストッパ膜１８をドライエッチングで除去する際に、接続孔２４の上端部、および、上部配線溝２６の上端部を拡大することができる。このため、本実施形態の製造方法によれば、それらの内部に、容易にバリアメタルや金属配線材料を埋め込むことができる。
【００９５】
ところで、本実施形態の製造方法において、接続孔２４と下部配線１２のアライメントが大幅にずれると、接続孔２４が、下部配線１２と層間絶縁膜１０との境界部を含む位置に開口することがある。このような状況下で、接続孔ストッパ膜１４の除去が、化学反応を伴うドライエッチングで行われると、接続孔ストッパ膜１４が除去された後のオーバーエッチングの過程で、層間絶縁膜１０が大きくリセスされる。これに対して、本実施形態の製造方法によれば、上記のドライエッチングにおける化学反応（主にイオンアシスト反応）が極力抑えられているため、層間絶縁膜１０が過剰にリセスされるのを防止することができる。このため、本実施形態の製造方法によれば、品質の安定した多層配線構造を高い歩留まりで製造することができる。
【００９６】
実施の形態９．
次に、図１２および図１３を参照して、本発明の実施の形態９について説明する。
図１２および図１３は、本実施形態の半導体装置の製造方法を説明するための図を示す。尚、図１２および図１３において、図1乃至図１１の何れかに示す符号の付された要素は、それらの図と共通する要素を示す。
【００９７】
本実施形態の製造方法では、先ず、下部配線１２を形成するための溝が層間絶縁膜１０にパターニングされる。次に、層間絶縁膜１０にパターニングされた溝の内部、および、層間絶縁膜１０の上部に、CVD法、メッキ法、或いは、スパッタ法等の方法により、AlCu合金、または、Cuなどの金属材料、すなわち、導電材料が堆積される。次に、CMP法を用いて、堆積させた導電材料をポリッシュバックすることにより、下部配線１２が形成される。
【００９８】
次に、下部配線１２の上部に、第１ストッパ膜４４が形成される。第１ストッパ膜４４は、下部配線１２と上層配線とを電気的に接続させる接続孔を形成するためのエッチングの過程で、ストッパ膜として機能する膜である。
続いて、第１ストッパ膜４４の上部に下部絶縁膜１６が形成される。下部絶縁膜１６は、具体的には、プラズマCVD法により形成されるシリコン酸化膜（SiOx）、或いは、低誘電体膜であるフッ素(F)を含有するフッ素系シリコン酸化膜（SiOxFy）等、誘電率の低いシリコン酸化膜により構成される（図１２（ａ））。
【００９９】
次に、写真製版により、下部絶縁膜１６の上部にレジストパターン６０が形成される。レジストパターン６０は、接続孔２４を設ける領域に開口部を有するようにパターニングされる。
次に、レジストパターン６０と共に半導体基板がフッ酸に浸される。上記の処理が実行されることにより、下部絶縁膜１６の、レジストパターン６０の開口部の近傍に、等方性エッチングが施される。その結果、下部絶縁膜１６の、接続孔２４を設けるべき部分に、窪み部６２が形成される（図１２（ｂ））。
【０１００】
レジストパターン６０が除去された後、下部絶縁膜１６の上部に上部溝ストッパ膜１８が形成される（図１２（ｃ））。
上部溝ストッパ膜１８の上部には、更に、上部絶縁膜２１が成膜される（図１２（ｄ））。
【０１０１】
次に、上部絶縁膜２１の上部に、写真製版により、接続孔開口レジストマスク２０が形成される（図１３（ａ））。
次いで、その接続孔開口レジストマスク２０をマスクとしてドライエッチングが実行される。上記のドライエッチングは、シリコン窒化膜、すなわち、上部溝ストッパ膜１８に対するシリコン酸化膜、すなわち、上部および下部絶縁膜２１，１６の選択比が比較的低い条件で行われる。上記のドライエッチングが実行されることにより、上部絶縁膜２１および上部溝ストッパ膜１８を貫通し、かつ、下部絶縁膜１６の途中、具体的には、その膜厚の約１／２の位置まで到達する接続準備孔３４が形成される（図１３（ｂ））。
【０１０２】
接続孔開口レジストマスク２０が除去された後、上部絶縁膜２１の上部に、写真製版により、上部溝形成レジストマスク２２が形成される（図１３（ｂ））。
次に、その上部溝形成レジストマスク２２をマスクとしてドライエッチングが実行される。上記のドライエッチングは、シリコン窒化膜に対して、シリコン酸化膜が比較的高い選択比で除去される条件で行われる。上記のドライエッチングは、上部配線溝２６が上部溝ストッパ膜１８に到達し、かつ、半開口状態であった接続準備孔３４が接続孔ストッパ膜１４に到達するように行われる（図１３（ｃ））。
【０１０３】
次に、ドライエッチングにより、上部配線溝２６の内部に露出している上部溝ストッパ膜１８、および、接続準備孔３４の内部に露出している接続孔ストッパ膜１４が除去される（図１３（ｄ））。
以後、実施の形態１の場合と同様に、接続孔２４および上部配線溝２６の内部に導電材料を堆積させることにより、所望の多層配線構造が形成される。
【０１０４】
上述した製造方法によれば、接続孔２４の上端部に窪み部６２を形成すること、すなわち、接続孔２４の上端部に大きな断面積を確保することができる。このため、本実施形態の製造方法によれば、接続孔２４の内部に、容易にバリアメタルや金属配線材料を埋め込むことができる。
【０１０５】
実施の形態１０．
次に、図１４および図１５を参照して、本発明の実施の形態１０について説明する。
図１４および図１５は、本実施形態の半導体装置の製造方法を説明するための図を示す。尚、図１４および図１５において、図1乃至図１３の何れかに示す符号の付された要素は、それらの図と共通する要素を示す。
【０１０６】
図１４（ａ）および図１４（ｂ）は、実施の形態９の説明において参照した図１２（ａ）および図１２（ｂ）と同様である。すなわち、本実施形態の製造方法では、先ず、実施の形態９の場合と同様の処理が実行されることにより、図１４（ｂ）に示す状態が形成される。
【０１０７】
図１４（ｂ）に示す状態が形成されると、次に、レジストパターン６０が除去された後、下部絶縁膜１６の上部に上部溝ストッパ膜１８が形成される（図１４（ｃ））。本実施形態の製造方法において、上部溝ストッパ膜１８は、 (1)下部絶縁膜１６の上部に窪み部６２の深さに対して十分に厚くシリコン窒化膜を成膜し、次いで、(2)シリコン窒化膜の膜厚が、窪み部６２を除く領域において所望の膜厚となるように、CMPによる研磨・平坦化処理を行うことにより形成される。上記の処理によれば、窪み部６２に、他の部位に比して膜厚の厚い凸部６４を備える上部溝ストッパ膜１８が形成される。
【０１０８】
続いて、写真製版により、上部溝ストッパ膜１８の上部に、接続孔開口レジストマスク２０が形成される（図１４（ｄ））。
次いで、その接続孔開口レジストマスク２０をマスクとして、上部溝ストッパ膜１８の凸部６４を貫通する接続準備孔３４を形成するためのドライエッチングが実行される。
接続孔開口レジストマスク２０が除去された後、接続準備孔３４の内部、および、上部溝ストッパ膜１８の上部に上部絶縁膜２１が成膜される（図１５（ａ））。
上部絶縁膜２１の上部には、写真製版により、上部溝形成レジストマスク２２が形成される（図１５（ｂ））。
【０１０９】
次に、その上部溝形成レジストマスク２２をマスクとして、シリコン窒化膜に対してシリコン酸化膜が比較的高い選択比で除去される条件で、ドライエッチングが実行される。より具体的には、先ず、上部溝形成レジストマスク２２をマスクとして、上部溝ストッパ膜１８の凸部６４が露出するまで上部絶縁膜２１を除去するエッチングが実行される。引き続いて、その凸部６４をマスクとして、接続準備孔３４の内部に接続孔ストッパ膜１４が露出するまで下部絶縁膜１６を除去するエッチングが実行される（図１５（ｃ））。
【０１１０】
次に、ドライエッチングにより、上部配線溝２６の内部に露出している上部溝ストッパ膜１８、および、接続準備孔３４の内部に露出している接続孔ストッパ膜１４が除去される（図１５（ｄ））。
以後、実施の形態１の場合と同様に、接続孔２４および上部配線溝２６の内部に導電材料を堆積させることにより、所望の多層配線構造が形成される。
【０１１１】
上述した製造方法によれば、接続孔２４の上端部に窪み部６２を形成すること、すなわち、接続孔２４の上端部に大きな断面積を確保することができる。このため、本実施形態の製造方法によれば、実施の形態９の場合と同様に、接続孔２４の内部に、容易にバリアメタルや金属配線材料を埋め込むことができる。
【０１１２】
また、本実施形態の製造方法によれば、上部溝ストッパ膜１８に、他の部位に比して膜厚の厚い凸部６４を形成し、その凸部６４をマスクとして接続準備孔３４を接続孔ストッパ膜１８まで到達させるためのエッチングを行うことができる。このため、本実施形態の製造方法によれば、通常のSAC開口方式で問題とされる接続孔上部のストッパ膜の突き抜けに関するマージンを大きく確保することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の製造方法を説明するための図である。
【図２】 本発明の実施の形態２の製造方法を説明するための図である。
【図３】 本発明の実施の形態３の製造方法を説明するための図である。
【図４】 本発明の実施の形態４の製造方法を説明するための図である。
【図５】 本発明の実施の形態５の製造方法を説明するための図（その１）である。
【図６】 本発明の実施の形態５の製造方法を説明するための図（その２）である。
【図７】 本発明の実施の形態６の製造方法を説明するための図（その１）である。
【図８】 本発明の実施の形態６の製造方法を説明するための図（その２）である。
【図９】 本発明の実施の形態７の製造方法を説明するための図（その１）である。
【図１０】 本発明の実施の形態７の製造方法を説明するための図（その２）である。
【図１１】 本発明の実施の形態８の製造方法を説明するための図である。
【図１２】 本発明の実施の形態９の製造方法を説明するための図（その１）である。
【図１３】 本発明の実施の形態９の製造方法を説明するための図（その２）である。
【図１４】 本発明の実施の形態１０の製造方法を説明するための図（その１）である。
【図１５】 本発明の実施の形態１０の製造方法を説明するための図（その２）である。
【図１６】 従来の製造方法の１例を説明するための図である。
【図１７】 従来の製造方法の他の例を説明するための図（その１）である。
【図１８】 従来の製造方法の他の例を説明するための図（その２）である。
【符号の説明】
１０ 層間絶縁膜、 １２ 下部配線、 １４ 接続孔ストッパ膜、 １６ 下部絶縁膜、 １８ 上部溝ストッパ膜、 ２０ 接続孔開口レジストマスク、 ２１ 上部絶縁膜、 ２２ 上部溝形成レジストマスク、 ２４ 接続孔、 ２６ 上部配線溝、 ２８ 導電性材料、 ３４ 接続準備孔、 ３６ 接続部、 ３８ 上部配線、 ４０ 保護膜、 ４２ 絶縁膜 ４４ 第１ストッパ膜、 ４８ 第２ストッパ膜、 ５２ シリコン窒化膜、 ５５ シリコン窒化膜パターン、 ６２ 窪み部、 ６４ 凸部。
Claims (6)
- 第１層間絶縁膜内に形成された第１配線と、
上記第１層間絶縁膜上及び上記第１配線上に形成された第１エッチングストッパと、
上記第１エッチングストッパ上に形成された絶縁膜と、
上記絶縁膜を貫き、上記第１エッチングストッパを底部に露出する第１穴と、
上記絶縁膜内に形成され、底部が、上記第１穴の上部と接するように形成された第１溝とを準備する工程と、
エッチング処理により上記第１穴の底部に露出した上記第１エッチングストッパを除去することにより、上記第１穴の底部に上記第１配線を露出させつつ上記第１穴の上部の穴径を広げる工程と、
上記第１穴内及び上記第１溝内に金属材料を埋め込むことにより、上記第１穴内に第１ビアを形成し、上記第１構内に第２配線を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 上記絶縁膜は、
上記第１エッチングストッパ上に形成された第２層間絶縁膜と、
上記第２層間絶縁膜上に形成された第２エッチングストッパと、
上記第２エッチングストッパ上に形成された第３層間絶縁膜とで形成され、
上記第１溝の底部に上記第２エッチングストッパが露出しており、
上記第１配線を露出させつつ上記第１穴の上部の穴径を広げる工程によって、上記第１溝の底部の上記第２エッチングストッパが除去されて上記第２層間絶縁膜が露出することを特徴とする請求項１に記載の半導体装置の製造方法。 - 上記第１エッチングストッパ及び上記第２エッチングストッパは、シリコンと窒素の化合物で形成された絶縁物であり、
上記第１層間絶縁膜及び上記第２層間絶縁膜は、プラズマ TEOS 膜であることを特徴とする請求項２に記載の半導体装置の製造方法。 - 上記第１ビア及び上記第２配線を形成する工程は、
バリアメタルを形成する工程と、
上記バリアメタルを形成した後、上記金属材料を埋め込む工程とを含むことを特徴とする請求項２又は３に記載の半導体装置の製造方法。 - 上記第１穴の上部の穴径を広げる工程のエッチング条件は、８０％以上不活性ガスが含有されたガス雰囲気中にてスパッタエッチングを行うものであることを特徴とする請求項３に記載の半導体装置の製造方法。
- 上記第１穴の上部の穴径を広げる工程で、上記第１溝の上部の断面積も広げられることを特徴とする請求項２に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25833198A JP4226699B2 (ja) | 1998-09-11 | 1998-09-11 | 半導体装置の製造方法 |
| US09/266,853 US6228755B1 (en) | 1998-09-11 | 1999-03-12 | Semiconductor device, and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25833198A JP4226699B2 (ja) | 1998-09-11 | 1998-09-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000091428A JP2000091428A (ja) | 2000-03-31 |
| JP4226699B2 true JP4226699B2 (ja) | 2009-02-18 |
Family
ID=17318769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25833198A Expired - Fee Related JP4226699B2 (ja) | 1998-09-11 | 1998-09-11 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6228755B1 (ja) |
| JP (1) | JP4226699B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100335488B1 (ko) * | 1999-09-16 | 2002-05-04 | 윤종용 | 자기 정렬 콘택을 가지는 반도체 소자 및 그 제조방법 |
| JP2001196380A (ja) | 2000-01-12 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3579374B2 (ja) * | 2001-07-10 | 2004-10-20 | 三洋電機株式会社 | 半導体装置の製造方法 |
| JP2003031657A (ja) * | 2001-07-18 | 2003-01-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6800558B1 (en) | 2002-01-10 | 2004-10-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Photoresist scum for copper dual damascene process |
| US20040115477A1 (en) * | 2002-12-12 | 2004-06-17 | Bruce Nesbitt | Coating reinforcing underlayment and method of manufacturing same |
| JP4571785B2 (ja) * | 2003-05-30 | 2010-10-27 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP4959979B2 (ja) * | 2005-12-21 | 2012-06-27 | エルピーダメモリ株式会社 | 半導体記憶装置の製造方法 |
| KR100859380B1 (ko) * | 2006-12-13 | 2008-09-22 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
| JP5316406B2 (ja) * | 2007-03-27 | 2013-10-16 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP5544893B2 (ja) * | 2010-01-20 | 2014-07-09 | 東京エレクトロン株式会社 | 基板処理方法及び記憶媒体 |
| US11348828B2 (en) * | 2017-11-23 | 2022-05-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnect structure and method of forming the same |
| US11884536B2 (en) * | 2020-10-23 | 2024-01-30 | AAC Technologies Pte. Ltd. | Electrical interconnection structure, electronic apparatus and manufacturing methods for the same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5874201A (en) * | 1995-06-05 | 1999-02-23 | International Business Machines Corporation | Dual damascene process having tapered vias |
| JPH08335634A (ja) | 1995-06-08 | 1996-12-17 | Toshiba Corp | 半導体装置の製造方法 |
| JPH09153545A (ja) | 1995-09-29 | 1997-06-10 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH1064995A (ja) | 1996-08-23 | 1998-03-06 | Sony Corp | 半導体装置の製造方法 |
| TW410455B (en) * | 1998-02-16 | 2000-11-01 | United Microelectronics Corp | Forming method for dual damascene structure |
| US6025259A (en) * | 1998-07-02 | 2000-02-15 | Advanced Micro Devices, Inc. | Dual damascene process using high selectivity boundary layers |
-
1998
- 1998-09-11 JP JP25833198A patent/JP4226699B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-12 US US09/266,853 patent/US6228755B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6228755B1 (en) | 2001-05-08 |
| JP2000091428A (ja) | 2000-03-31 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050823 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071129 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080902 |
|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131205 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
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|
| R350 | Written notification of registration of transfer |
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|
| R250 | Receipt of annual fees |
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