JP4201421B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は半導体装置の製造方法に関し、特に多層配線の形成方法に関するものである。
【0002】
【従来の技術】
図12および13はD−RAMあるいはASIC,システムLSIの従来のAl配線工程における多層配線の製造方法を示す工程断面図である。図に従って順次説明を行う。
まず、図12(a)は半導体基板上に下敷酸化膜1を形成した後、ピュアTi膜2、TiN膜3、Al−Cu膜4、および反射防止膜(以下、ARCと称する)であるTiN膜5からなるアルミ積層配線膜4aを枚葉式メタルスパッタ装置で形成する。その後、アルミ配線形成のためのフォトレジストパターン6を形成する。
【0003】
次に、図12(b)に示すように、フォトレジストパターン6をマスクとしてアルミ積層配線膜4aを順次ドライエッチングすることにより下層のアルミ積層配線4bを形成する。
次に、図12(c)に示すように、フォトレジストパターン6を除去する。
【0004】
次に、図12(d)に示すように、枚葉式プラズマTEOS成膜装置を用いて一層目の酸化膜(以下、P−TEOSと称する)7を形成し、その後、枚葉式SOGコーター装置により平坦化のための無機SOG膜8を形成した後、再度、枚葉式プラズマTEOS成膜装置を用いて二層目のP−TEOS9を形成する。その後、スルーホール(以下、THと称する)形成のためのフォトレジストパターン10を形成する。
【0005】
次に、図13(a)に示すように、フォトレジストパターン10をマスクとして酸化膜異方性エッチャを用いて、P−TEOS7、無機SOG膜8、P−TEOS9の酸化膜をドライエッチングすることによりアルミ積層配線4bへのTHを形成する。
【0006】
次に、図13(b)に示すように、フォトレジストパターン10を除去した後、酸化膜7,8,9をドライエッチング時にTiN膜5の表面に形成されたTiF等の反応生成物を有機系の剥離液により除去し、水洗を行う。
次に、図13(c)に示すように、枚葉式のスパッタ装置でTi膜とTiN膜とを連続処理を行いバリアメタル11を形成した後、枚葉式のW−CVD装置でタングステン膜(以下、W−CVD膜と称する)12を成膜する。
【0007】
次に、図13(d)に示すように、タングステン異方性ドライエッチャでW−CVD膜12を全面エッチバックを施し、TH内にW−CVD膜12を埋めこんでWプラグ12aを形成する。その後、Al−Cu膜13とTiN膜14を順次積層する。
【0008】
次に、図13(e)に示すように、フォトレジスト(図示なし)パターンをマスクとしてアルミドライエッチャでTiN膜14およびAl−Cu膜13をエッチングして上層のアルミ配線を形成する。
【0009】
【発明が解決しようとする課題】
従来のAl配線工程における多層配線の製造方法は以上のようであり、図13(a)に示すように、層間絶縁膜であるP−TEOS7、無機SOG膜8、P−TEOS9の酸化膜の膜厚に比べてTiN膜5の膜厚が薄いためにTH形成工程においてTiN膜5のエッチング量をコントロールすることが困難であり、TiN膜5がエッチングされ消失してしまうという問題点があった。
また、化学機械研磨(以下、CMPと称する)を用いて、層間絶縁膜を平坦化する場合にはTHの深さが異なる場合があり、深いTHを形成する際に、浅いTHのホール底であるTiN膜5が消失してしまうという問題点があった。
【0010】
したがって、TiN膜5をそれぞれのTHにおいて一様に形成することが困難となり、TiN膜5上に形成されるバリアメタル11を一様に成膜することができず、バリアメタル11の膜厚がばらつき、配線抵抗がばらつくという問題点があった。
【0011】
また、TiN膜5が消失してしまうとAl−Cu膜4がむきだしとなり、後の製造工程中に大気に晒されることになりアルミ腐食(以下、コロージョンと称する)が起こるという問題点があった。
さらに、図13(b)に示すように、酸化膜7,8,9のドライエッチング後にTiF等の反応生成物を有機系の剥離液により除去した後水洗を行う工程において、TiN膜5が消失している箇所ではむきだしとなったAl−Cu膜4がエッチングされてしまうという問題点もあった。
【0012】
これらを解決するものとして、TiN膜5を厚膜化することも考えられるが、TiN膜5を厚くすると、アルミ積層配線4bを形成するドライエッチングの際にフォトレジスト6の耐性が不充分となり良好なアルミ積層配線4bを形成することができないという問題点があった。
【0013】
また、例えば特開平8−264644号公報にはアルミ積層配線上だけではなく全面にP−SiNが形成されている例が示されているが、この場合、多層配線において配線層をとばして配線する場合に途中の層にP−SiNが存在し、スルーホールを加工する事が困難であるという問題点があった。
【0014】
この発明は上記のような問題点を解消するためになされたもので、TiN膜を消失することなく安定して再現性良くスルーホールを形成することができ、良好な多層配線を有する半導体装置の製造方法を提供することを目的としている。
【0015】
【課題を解決するための手段】
この発明の請求項1に係る半導体装置の製造方法は、以下の工程を備えている。
まず下地上にアルミを含有する第一導電膜が堆積される。第一導電膜上に第一TiN膜が堆積される。第一TiN膜上にシリコンと窒素の化合物で構成された第一絶縁膜が堆積される。第一絶縁膜上に第一レジストパターンが設けられる。第一レジストパターンを用いることにより、第一導電膜、第一TiN膜および第一絶縁膜に対して第一異方性エッチングを行い、エッチングされた第一導電膜および第一TiN膜で形成された第一配線が形成される。第一配線の側面及び第一配線の上面に、層間絶縁膜が形成される。層間絶縁膜上に第二レジストパターンが設けられる。第二レジストパターンを用いることにより、層間絶縁膜及び第一絶縁膜に対して第二異方性エッチングを行い、底部に第一TiN膜が露出するようなホールが形成される。ホール内に導電物が埋め込まれる。層間絶縁膜上に形成されたアルミを含有する第二導電膜上に、第二TiN膜が形成される。第二TiN膜に接するように第三レジストパターンが設けられる。第三レジストパターンを用いることにより、第二導電膜および第二TiN膜に対して第三異方性エッチングを行って層間絶縁膜を露出させて、エッチングされた第二導電膜および第二TiN膜で形成された第二配線が形成される。そして、第一配線と第二配線は導電物を介して電気的接続されている。
【0016】
この発明の請求項2に係る半導体装置の製造方法は、第一導電膜及び第二導電膜がアルミと銅を含有し、第一導電膜を堆積させる工程の前に、下地上に、第一Ti膜と第一Ti膜の上に設けられる第三TiN膜とを形成する工程を更に有するようにしたものである。
【0017】
この発明の請求項3に係る半導体装置の製造方法は、導電物がタングステンを含有し、導電物を埋め込む工程が、Tiを含有する第一バリアメタルをホール内に形成する工程と、第一バリアメタル上にタングステンを埋め込むことによりホール内に導電物を形成する工程を有するようにしたものである。
【0018】
この発明の請求項4に係る半導体装置の製造方法は、導電物と第二導電膜とが同一の工程で堆積されるようにしたものである。
【0019】
この発明の請求項5に係る半導体装置の製造方法は、第一異方性エッチングが、第一絶縁膜をエッチングする第一エッチングステップと、第一エッチングステップの後に第一エッチングステップとは異なる条件で第一導電膜および第一TiN膜をエッチングする第二エッチングステップとにより構成されており、第二異方性エッチングが、層間絶縁膜をエッチングする第三エッチングステップと、第三エッチングステップの後に第三エッチングステップとは異なる条件で第一絶縁膜をエッチングする第四エッチングステップとにより構成されるようにしたものである。
この発明の請求項6に係る半導体装置の製造方法は、第一エッチングステップが酸化膜異方性エッチャによってフッ素系のプラズマドライエッチングを行うステップであり、第二エッチングステップがアルミドライエッチャによりエッチングを行うステップであり、第三エッチングステップがフロロカーボンガスと、酸素原子を含む分子ガスと、希ガスとの混合ガスを用いて行うステップであり、第四エッチングステップが混合ガスよりもフロロカーボンガスの比率が高いガスでエッチングを行うステップであるようにしたものである。
この発明の請求項7に係る半導体装置の製造方法は、層間絶縁膜を形成する工程が、複数の絶縁膜それぞれを形成する工程であるようにしたものである。
【0020】
【発明の実施の形態】
実施の形態1.
図1および図2はD−RAMあるいはASIC,システムLSIのこの発明のAl配線工程における多層配線の製造方法を示す工程断面図である。図に従って順次説明を行う。
【0021】
まず、図1(a)に示すように、半導体基板上に下敷酸化膜1を形成した後、ピュアTi膜2を50オングストローム程度、TiN膜3を500オングストローム程度、Al−Cu膜4を4000〜5000オングストローム程度、およびARCであるTiN膜5を220オングストローム程度、からなるアルミ積層配線膜4aを枚葉式メタルスパッタ装置で形成する。
その後、枚葉式プラズマ成膜装置またはバッチ式の拡散炉でSi3N4膜15、(以下、P−SiNと称する)を形成する。このP−SiN15上にアルミ配線形成のためのフォトレジストパターン6を形成する。
【0022】
次に、図1(b)に示すように、フォトレジストパターン6をマスクとして、酸化膜異方性エッチャによりフッソ系のプラズマドライエッチングを行い、まずP−SiN15をエッチングする。
次に、図1(c)に示すように、続いて、アルミドライエッチャによりフォトレジストパターン6をマスクとして、アルミ積層配線膜4aを順次ドライエッチングすることにより下層のアルミ積層配線4bを形成する。
【0023】
このとき、P−SiN15はアルミ配線層4b上にのみ形成されており、フォトレジストパターン6に比べてアルミ配線形成の際のエッチングにおいて十分な選択比を確保することができ、アルミ積層配線4bを設計値どうり形成することができる。
次に、図1(d)に示すように、フォトレジストパターン6を除去した後、枚葉式プラズマTEOS成膜装置を用いて一層目のP−TEOS7を形成し、その後、枚葉式SOGコーター装置により平坦化のための無機SOG膜8を形成した後、再度、枚葉式プラズマTEOS成膜装置を用いて二層目のP−TEOS9を形成する。その後、TH形成のためのフォトレジストパターン10を形成する。このとき、P−TEOS7,9はBP−TEOS膜でも良い。
【0024】
次に、図2(a)に示すように、フォトレジストパターン10をマスクとして酸化膜異方性エッチャを用いて、P−TEOS7、無機SOG膜8、P−TEOS9の酸化膜をP−SiN15をエッチングストッパーとして、ドライエッチングすることによりアルミ積層配線4bへのTHを形成する。
このとき、通常の酸化膜ドライエッチング条件はCHF3,CF4,C4F8などのFを含むフロロカーボンガスと、O2,COおよびCO2などの酸素原子を含む分子ガスと、Arなどの希ガスと、の混合ガスを用いて行うのであるが、この場合、P−SiN15との選択比を得るために混合ガス中のフロロカーボン系のガスの比率を上げて行う。
【0025】
次に、図2(b)に示すように、続いて酸化膜異方性エッチャにより通常の酸化膜ドライエッチング条件よりも酸素分子を含む分子ガスの比率を上げることによりTiN膜5との選択比を保つ条件でP−SiN15のエッチングを行う。
THを形成する際に、P−SiN15をエッチングストッパーとしてP−TEOS7、無機SOG膜8、P−TEOS9の酸化膜のエッチングを行うようにしたので、TiN膜5がエッチングされて消失することもなくすべてのTHにおいて一様にTiN膜5を形成することができる。
【0026】
次に、図2(c)に示すように、フォトレジストパターン10を除去した後、酸化膜7,8,9をドライエッチング時にTiN膜5の表面に形成されたTiF等の反応生成物を有機系の剥離液により除去し、水洗を行う。
このとき、TiN膜5が消失することがないので、Al−Cu膜4が露出することがなく、Al−Cu膜4がエッチングされることがない。
続いて、枚葉式のスパッタ装置でTi膜とTiN膜とを連続処理を行いバリアメタル11を形成した後、枚葉式のW−CVD装置でタングステン膜(以下、W−CVD膜と称する)12を成膜する。
【0027】
次に、図2(d)に示すように、タングステン異方性ドライエッチャでW−CVD膜12を全面エッチバックまたはCMPを施し、TH内にW−CVD膜12を埋めこんでWプラグ12aを形成する。
次に、図2(e)に示すように、Al−Cu膜13とTiN膜14を順次積層したのち、フォトレジスト(図示なし)パターンをマスクとしてアルミドライエッチャでTiN膜14およびAl−Cu膜13をエッチングして上層のアルミ配線を形成する。
【0028】
この様に、P−SiN15をエッチングストッパーとして、P−TEOS7、無機SOG膜8、P−TEOS9の酸化膜のエッチングを行うようにしたので、TiN膜5が部分的にエッチングされて消失することがない。したがって、すべてのTHにおいて一様にTiN膜5を形成することができ、Al−Cu膜4がむきだしになることを防止できるので、コロージョンが発生することもなく、再現性良く良好なTHを形成することができ、配線抵抗を一定にできる。
【0029】
実施の形態2.
上記実施の形態1ではTH内にWを埋込み、Wプラグを形成して上層のアルミ配線層を形成する場合について説明を行ったが、ここではWプラグを形成せずに、TH内に直接Al−Cuを埋込んで上層アルミ配線層を形成する場合について説明を行う。図3はこの発明の実施の形態2の多層配線の製造方法を示す工程断面図である。
【0030】
まず、下層アルミ配線層上に酸化膜を形成し、TH形成用のフォトレジストを形成する工程までは実施の形態1の図1(a)〜(d)と同様にして行う。
その後、図3(a)に示すように、フォトレジスト10をマスクとしてバッファードフッ酸を用いてP−TEOS9に等方性エッチングを施す。続いて、実施の形態1と同様にして、同じフォトレジスト10をマスクとして酸化膜異方性エッチャを用いてP−SiN15をエッチングストッパーとして、ドライエッチングすることによりアルミ積層配線4bへのTHを形成する。このとき、THはいわゆるワイングラス構造となる。
【0031】
次に、図3(b)に示すように、実施の形態1と同様にしてTiN膜5との選択比を保つ条件でP−SiN15のエッチングを行う。
THを形成する際に、P−SiNをエッチングストッパーとしてP−TEOS7、無機SOG膜8、P−TEOS9の酸化膜のエッチングを行うようにしたので、TiN膜5がエッチングされて消失することもなくすべてのTHにおいて一様にTiN膜5を形成することができる。
【0032】
次に、図3(c)に示すように、フォトレジストパターン10を除去した後、酸化膜7,8,9をドライエッチング時にTiN膜5の表面に形成されたTiF等の反応生成物を有機系の剥離液により除去し、水洗を行う。
このとき、TiN膜5が消失することがないので、Al−Cu膜4が露出することがなく、Al−Cu膜4がエッチングされることがない。
続いて、枚葉式のスパッタ装置でTi膜とTiN膜とを連続処理を行いバリアメタル11を形成し、さらに、Al−Cu膜13とTiN膜14を順次積層して成膜する。このとき、THがワイングラス構造をとることによりWを埋込む必要がないので、製造工程を少なくすることができる。
【0033】
次に、図3(d)に示すように、フォトレジスト(図示なし)パターンをマスクとしてアルミドライエッチャでTiN膜14およびAl−Cu膜13をエッチングして上層のアルミ配線を形成する。
この様に、配線層を形成すれば、実施の形態1に比べてWを埋め込む工程を減らすことができ、製造工程を簡単にすることができる。
【0034】
実施の形態3.
ここでは、深さが異なるTHを同時に形成する方法について説明を行う。図4〜図6はこの発明の実施の形態3の多層配線の製造方法を示す工程断面図である。図において、左側は右側に比べて厚い下地上に積層配線を形成する場合の工程断面図である。
【0035】
まず、図4(a)(a´)に示すように、半導体基板上に下敷酸化膜1を形成した後、ピュアTi膜2を50オングストローム程度、TiN膜3を500オングストローム程度、Al−Cu膜4を4000〜5000オングストローム程度、およびARCであるTiN膜5を220オングストローム程度、からなるアルミ積層配線膜4aを枚葉式メタルスパッタ装置で形成する。
【0036】
このとき、図4(a´)は図4(a)に比べて下敷酸化膜1の膜厚が薄くなっている。
その後、枚葉式プラズマ成膜装置またはバッチ式の拡散炉でP−SiN15を形成する。このP−SiN15上にアルミ配線形成のためのフォトレジストパターン6を形成する。
【0037】
次に、図4(b)(b´)に示すように、フォトレジストパターン6をマスクとして、酸化膜異方性エッチャによりフッソ系のプラズマドライエッチングを行い、まずP−SiN15をエッチングする。
次に、図4(c)(c´)に示すように、続いて、アルミドライエッチャによりフォトレジストパターン6をマスクとして、アルミ積層配線膜4aを順次ドライエッチングすることにより下層のアルミ積層配線4bを形成する。
このとき、P−SiN15はフォトレジストパターン16に比べてアルミ配線形成の際のエッチングにおいて十分な選択比を確保することができ、アルミ積層配線4bを設計値どうり形成することができる。
【0038】
次に、図5(a)(a´)に示すように、フォトレジストパターン6を除去した後、枚葉式プラズマTEOS成膜装置を用いて一層目のP−TEOS7を形成し、その後、枚葉式SOGコーター装置により平坦化のための無機SOG膜8を形成した後、再度、枚葉式プラズマTEOS成膜装置を用いて二層目のP−TEOS9を形成する。このとき、P−TEOS7,9はBP−TEOS膜でも良い。
【0039】
次に、図5(b)(b´)に示すように、CMPによりウエハ面内の平坦化処理を行う。これにより、図5(b)に示すように、下敷酸化膜1の膜厚が厚い部分ではP−TEOS9の膜厚が薄くなり、図5(b´)に示すように、下敷酸化膜1の膜厚が薄い部分ではP−TEOS9の膜厚が厚くなる。
【0040】
次に、図5(c)(c´)に示すように、TH形成のためのフォトレジストパターン10を形成し、フォトレジストパターン10をマスクとして酸化膜異方性エッチャを用いて、P−TEOS7、無機SOG膜8、P−TEOS9の酸化膜をP−SiN15をエッチングストッパーとして、ドライエッチングすることによりアルミ積層配線4bへのTHを形成する。このとき、図5(c)に形成されるTHの深さは図5(c´)に形成されるTHに比べて浅いものとなっている。
【0041】
このとき、通常の酸化膜ドライエッチング条件はCHF3,CF4,C4F8などのFを含むフロロカーボンガスと、O2,COおよびCO2などの酸素原子を含む分子ガスと、Arなどの希ガスと、の混合ガスを用いて行うのであるが、この場合、P−SiN15との選択比を得るために混合ガス中のフロロカーボン系のガスの比率を上げて行う。
【0042】
P−TEOS9の膜厚が異なることから形成するTHの深さは当然異なってくる。THを同時に形成する場合、浅いTHは深いTHに比べてTH底部がオーバーエッチングとなるが、P−SiN15をエッチングストッパーとしてエッチングをおこなっているために、TiN膜5がエッチングされることを防止できる。
【0043】
次に、図6(a)(a´)に示すように、続いて酸化膜異方性エッチャにより通常の酸化膜ドライエッチング条件よりも酸素分子を含む分子ガスの比率を上げることによりTiN膜5との選択比を保つ条件でP−SiN15のエッチングを行う。
【0044】
次に、図6(b)(b´)に示すように、フォトレジストパターン10を除去した後、酸化膜7,8,9をドライエッチング時にTiN膜5の表面に形成されたTiF等の反応生成物を有機系の剥離液により除去し、水洗を行う。
このとき、TiN膜5が消失していないので、Al−Cu膜4が露出することがなく、Al−Cu膜4がエッチングされることがない。
続いて、枚葉式のスパッタ装置でTi膜とTiN膜とを連続処理を行いバリアメタル11を形成した後、枚葉式のW−CVD装置でW−CVD膜12を成膜する。
【0045】
次に、図6(c)(c´)に示すように、タングステン異方性ドライエッチャでW−CVD膜12を全面エッチバックまたはCMPを施し、TH内にW−CVD膜12を埋めこんでWプラグ12aを形成する。このときバリアメタル11とは選択的にエッチングを行う。
次に、図6(d)(d´)に示すように、Al−Cu膜13とTiN膜14を順次積層したのち、フォトレジスト(図示なし)パターンをマスクとしてアルミドライエッチャでTiN膜14およびAl−Cu膜13をエッチングして上層のアルミ配線を形成する。
【0046】
この様にすれば、配線層を形成する際に、THの深さに拘らず、ウエハ内のいずれの場所にでも同時に再現性良く良好なTHを形成することができ、配線抵抗を一定にできる。
【0047】
実施の形態4.
上記実施の形態1,2,3では配線層が2層の場合について説明を行ったが、ここでは配線層が3層の場合について説明を行う。図7〜11はこの発明の実施の形態4の多層配線の製造方法を示す工程断面図である。右側は配線層が3層積層されている場合であり、左側は配線層が2層目をとばして1層と3層とを接続する場合の工程断面図である。
【0048】
まず、図7(a)(a´)に示すように、半導体基板上に下敷酸化膜1を形成した後、ピュアTi膜2を50オングストローム程度、TiN膜3を500オングストローム程度、Al−Cu膜4を4000〜5000オングストローム程度、およびARCであるTiN膜5を220オングストローム程度、からなるアルミ積層配線膜4aを枚葉式メタルスパッタ装置で形成する。
その後、枚葉式プラズマ成膜装置またはバッチ式の拡散炉でP−SiN15を形成する。このP−SiN15上にアルミ配線形成のためのフォトレジストパターン6を形成する。
【0049】
次に、図7(b)(b´)に示すように、フォトレジストパターン6をマスクとして、酸化膜異方性エッチャによりフッソ系のプラズマドライエッチングを行い、まずP−SiN15をエッチングする。
次に、図7(c)(c´)に示すように、続いて、アルミドライエッチャによりフォトレジストパターン6をマスクとして、アルミ積層配線膜4aを順次ドライエッチングすることにより第1のアルミ積層配線4bを形成する。
【0050】
このとき、P−SiN15はフォトレジストパターン6に比べてアルミ配線形成の際のエッチングにおいて十分な選択比を確保することができ、アルミ積層配線4bを設計値どうり形成することができる。
次に、図7(d)(d´)に示すように、フォトレジストパターン6を除去した後、枚葉式プラズマTEOS成膜装置を用いて一層目のP−TEOS7を形成し、その後、枚葉式SOGコーター装置により平坦化のための無機SOG膜8を形成した後、再度、枚葉式プラズマTEOS成膜装置を用いて二層目のP−TEOS9を形成する。このとき、P−TEOS7,9はBP−TEOS膜でも良い。
【0051】
次に、図8(a´)に示すように、TH形成のためのフォトレジストパターン10を形成する。このとき、図8(a)に示した部分では、2層目のアルミ配線層と接続しないので、THを形成する必要がなく、レジストにパターンは形成されない。図8(a´)に示した部分では、フォトレジストパターン10をマスクとして酸化膜異方性エッチャを用いて、P−TEOS7、無機SOG膜8、P−TEOS9の酸化膜をP−SiN15をエッチングストッパーとして、ドライエッチングすることによりアルミ積層配線4bへのTHを形成する。
【0052】
このとき、通常の酸化膜ドライエッチング条件はCHF3,CF4,C4F8などのFを含むフロロカーボンガスと、O2,COおよびCO2などの酸素原子を含む分子ガスと、Arなどの希ガスと、の混合ガスを用いて行うのであるが、この場合、P−SiN15との選択比を得るために混合ガス中のフロロカーボン系のガスの比率を上げて行う。
【0053】
次に、図8(b´)に示すように、続いて酸化膜異方性エッチャにより通常の酸化膜ドライエッチング条件よりも酸素分子を含む分子ガスの比率を上げることによりTiN膜5との選択比を保つ条件でP−SiN15のエッチングを行う。THを形成する際に、P−SiN15をエッチングストッパーとしてP−TEOS7、無機SOG膜8、P−TEOS9の酸化膜のエッチングを行うようにしたので、TiN膜5がエッチングされて消失することもなくすべてのTHにおいて一様にTiN膜5を形成することができる。
【0054】
次に、図8(c)(c´)に示すように、フォトレジストパターン10を除去した後、図8(c´)に示した部分の酸化膜7,8,9をドライエッチング時にTiN膜5の表面に形成されたTiF等の反応生成物を有機系の剥離液により除去し、水洗を行う。
このとき、TiN膜5が消失することがないので、Al−Cu膜4が露出することがなく、Al−Cu膜4がエッチングされることがない。
続いて、枚葉式のスパッタ装置でTi膜とTiN膜とを連続処理を行いバリアメタル11を形成した後、枚葉式のW−CVD装置でW−CVD膜12を成膜する。
【0055】
次に、図8(d)(d´)に示すように、タングステン異方性ドライエッチャでW−CVD膜12を全面エッチバックまたはCMPを施す。このとき、図8(d´)ではTH内にW−CVD膜12を埋めこんでWプラグ12aを形成する。また、図8(d)ではTHは形成されていないので、バリアメタル11上のW−CVD膜12は除去される。
【0056】
次に、図9(a)(a´)に示すように、Al−Cu膜13とTiN膜14を順次積層したのち、枚葉式プラズマ成膜装置でP−SiN16を形成する。
次に、図9(b´)に示すように、2層目のアルミ配線層用のフォトレジストパターン17を形成する。
次に、図9(c´)に示すように、フォトレジストパターン17をマスクとしてP−SiN16をドライエッチング後、アルミドライエッチャでTiN膜14およびAl−Cu膜13をエッチングして2層目ののアルミ配線層18を形成する。このとき、図9(c)ではフォトレジストパターン17が存在しないために、P−TEOS9上の膜はすべてエッチングされてなくなってしまう。
【0057】
次に、図10(a)(a´)に示すように、フォトレジストパターン17を除去した後、枚葉式プラズマTEOS成膜装置を用いて一層目のP−TEOS7aを形成し、その後、枚葉式SOGコーター装置により平坦化のための無機SOG膜8aを形成した後、再度、枚葉式プラズマTEOS成膜装置を用いて二層目のP−TEOS9aを形成する。このとき、P−TEOS7a,9aはBP−TEOS膜でも良い。TH形成のためのフォトレジストパターン19を形成する。
【0058】
次に、図10(b)(b´)に示すように、図10(b´)では、2層目のアルミ配線層18と3層目のアルミ配線層との接続のために、図10(b)では1層目のアルミ配線層4bと3層目のアルミ配線層との接続のために、フォトレジストパターン19をマスクとして酸化膜異方性エッチャを用いて、P−TEOS7a、無機SOG膜8a、P−TEOS9aの酸化膜をP−SiN15,16をエッチングストッパーとして、ドライエッチングすることによりアルミ積層配線4b,18へのTHを形成する。
【0059】
次に、図10(c)(c´)に示すように、続いて酸化膜異方性エッチャにより通常の酸化膜ドライエッチング条件よりも酸素分子を含む分子ガスの比率を上げることによりTiN膜5との選択比を保つ条件でP−SiN15,16のエッチングを行う。その後、フォトレジストパターン19を除去し、酸化膜7a,8a,9aをドライエッチング時にTiN膜5,14の表面に形成されたTiF等の反応生成物を有機系の剥離液により除去し、水洗を行う。
【0060】
THを形成する際に、P−SiN15,16をエッチングストッパーとしてP−TEOS7a、無機SOG膜8a、P−TEOS9aの酸化膜のエッチングを行うようにしたので、TiN膜5,14がエッチングされて消失することもなくすべてのTHにおいて一様にTiN膜5,14を形成することができる。
【0061】
次に、図11(a)(a´)に示すように、枚葉式のスパッタ装置でTi膜とTiN膜とを連続処理を行いバリアメタル11aを形成した後、枚葉式のW−CVD装置でW−CVD膜を成膜し、タングステン異方性ドライエッチャでW−CVD膜を全面エッチバックまたはCMPを施し、TH内にW−CVD膜を埋めこんでWプラグ12bを形成する。その後、Al−Cu膜13aとTiN膜14aを順次積層したのち、3層目のアルミ配線層用のフォトレジストパターン20を形成する。
【0062】
次に、図11(b)(b´)に示すように、フォトレジストパターン20をマスクとしてアルミドライエッチャでTiN膜14aおよびAl−Cu膜13aをエッチングして3層目のアルミ配線層を形成する。
【0063】
この様に、P−SiN15,16をエッチングストッパーとして、P−TEOS7,7a、無機SOG膜8,8a、P−TEOS9,9aの酸化膜のエッチングを行うようにしたので、TiN膜5,14が部分的にエッチングされて消失することがなく、深さの異なるTHを同時に、良好に形成することができる。したがって、多層配線を用いるデバイスにおいて、配線層をとばして接続する場合においても再現性良く良好なTHを形成することができ、配線抵抗を一定にできる。
【0064】
【発明の効果】
以上のようにこの発明によれば、第1の配線層上にのみスルーホール形成のためのエッチングストッパー膜を備えるようにしたので、良好な配線層がパターニングできるとともに、スルーホール形成時に配線層の一部がエッチングされることなく、再現性良く良好なスルーホールを形成することができ、配線抵抗を一定にできる。さらに、3層以上の多層配線層の場合に、配線層をとばしてスルーホールを形成する際にも容易に形成することができる。
【0065】
また、第1の配線層がAl膜とTiN膜とを順次積層した膜であり、スルーホール形成のためのエッチングストッパー膜がプラズマSiN膜であり、上記TiN膜直上にのみプラズマSiN膜を備えるようにしたので、スルーホールの形成の際に、プラズマSiN膜によりTiN膜を保護することができ、スルーホールの形成の際にTiN膜を再現性良く一様に形成することができる。
【0066】
また、半導体基板上に第1の配線層用の膜を形成する工程と、上記第1の配線層用の膜上にスルーホール形成のためのエッチングストッパー膜を形成する工程と、上記エッチングストッパー膜を最上層とする第1の配線層を形成する工程と、上記第1の配線層上に層間絶縁膜を形成する工程と、上記エッチングストッパー膜をエッチングストッパーとして上記層間絶縁膜をエッチングすることにより上記層間絶縁膜中にスルーホールを形成する工程と、上記スルーホール底部に露出した上記エッチングストッパー膜を除去する工程と、上記スルーホールを含む上記第1の配線層上に第2の配線層を形成する工程と、を備えるようにしたので、安定して再現性良くスルーホールを形成することができ、良好な多層配線を有する半導体装置の製造方法を得ることができる。
【0067】
また、第1の配線層が半導体基板上の異なる膜厚を有する下地上に形成され、上記第1の配線層上に形成された層間絶縁膜に化学機械研磨を施して上記半導体基板面を平坦にした後、スルーホールを形成するようにしたので、異なった深さのスルーホールを同時に良好に形成することができる。
【0068】
また、第1の配線層の最上層がTiN膜であり、エッチングストッパー膜がプラズマSiN膜であるようにしたので、スルーホールの形成の際に、プラズマSiN膜によりTiN膜を保護することができ、TiN膜を再現性良く一様に形成することができる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1の多層配線の製造方法を示す工程断面図である。
【図2】 この発明の実施の形態1の多層配線の製造方法を示す工程断面図である。
【図3】 この発明の実施の形態2の多層配線の製造方法を示す工程断面図である。
【図4】 この発明の実施の形態3の多層配線の製造方法を示す工程断面図である。
【図5】 この発明の実施の形態3の多層配線の製造方法を示す工程断面図である。
【図6】 この発明の実施の形態3の多層配線の製造方法を示す工程断面図である。
【図7】 この発明の実施の形態4の多層配線の製造方法を示す工程断面図である。
【図8】 この発明の実施の形態4の多層配線の製造方法を示す工程断面図である。
【図9】 この発明の実施の形態4の多層配線の製造方法を示す工程断面図である。
【図10】 この発明の実施の形態4の多層配線の製造方法を示す工程断面図である。
【図11】 この発明の実施の形態4の多層配線の製造方法を示す工程断面図である。
【図12】 従来の多層配線の製造方法を示す工程断面図である。
【図13】 従来の多層配線の製造方法を示す工程断面図である。
【符号の説明】
1 下敷き酸化膜、2 Ti膜、3 TiN膜、
4,13,13a Al−Cu膜、4a アルミ積層配線膜、
4b,18 アルミ積層配線、5,14,14a TiN膜、
7,7a,9,9a P−TEOS、8,8a 無機SOG膜、
11,11a バリアメタル、12 W−CVD膜、
12a,12b Wプラグ、15 P−SiN。
Claims (7)
- 下地上にアルミを含有する第一導電膜を堆積させる工程と、
上記第一導電膜上に第一TiN膜を堆積させる工程と、
上記第一TiN膜上にシリコンと窒素の化合物で構成された第一絶縁膜を堆積させる工程と、
上記第一絶縁膜上に第一レジストパターンを設ける工程と、
上記第一レジストパターンを用いることにより、上記第一導電膜、上記第一TiN膜および上記第一絶縁膜に対して第一異方性エッチングを行い、エッチングされた上記第一導電膜および上記第一TiN膜で形成された第一配線を形成する工程と、
上記第一配線の側面及び上記第一配線の上面に、層間絶縁膜を形成する工程と、
上記層間絶縁膜上に第二レジストパターンを設ける工程と、
上記第二レジストパターンを用いることにより、上記層間絶縁膜及び上記第一絶縁膜に対して第二異方性エッチングを行い、底部に上記第一TiN膜が露出するようなホールを形成する工程と、
上記ホール内に導電物を埋め込む工程と、
上記層間絶縁膜上に形成されたアルミを含有する第二導電膜上に、第二TiN膜を形成する工程と、
上記第二TiN膜に接するように第三レジストパターンを設ける工程と、
上記第三レジストパターンを用いることにより、上記第二導電膜および上記第二TiN膜に対して第三異方性エッチングを行って上記層間絶縁膜を露出させて、エッチングされた上記第二導電膜および上記第二TiN膜で形成された第二配線を形成する工程と、
を有し、
上記第一配線と上記第二配線は上記導電物を介して電気的接続されていることを特徴とする半導体装置の製造方法。 - 上記第一導電膜及び上記第二導電膜はアルミと銅を含有し、
上記第一導電膜を堆積させる工程の前に、上記下地上に、第一Ti膜と上記第一Ti膜の上に設けられる第三TiN膜とを形成する工程を更に有することを特徴とする請求項1に記載の半導体装置の製造方法。 - 上記導電物はタングステンを含有し、
上記導電物を埋め込む工程は、Tiを含有する第一バリアメタルを上記ホール内に形成する工程と、上記第一バリアメタル上にタングステンを埋め込むことにより上記ホール内に上記導電物を形成する工程を有することを特徴とする請求項1に記載の半導体装置の製造方法。 - 上記導電物と上記第二導電膜は同一の工程で堆積されることを特徴とする請求項1に記載の半導体装置の製造方法。
- 上記第一異方性エッチングは、上記第一絶縁膜をエッチングする第一エッチングステップと、上記第一エッチングステップの後に上記第一エッチングステップとは異なる条件で上記第一導電膜および上記第一TiN膜をエッチングする第二エッチングステップとにより構成されており、
上記第二異方性エッチングは、上記層間絶縁膜をエッチングする第三エッチングステップと、上記第三エッチングステップの後に上記第三エッチングステップとは異なる条件で上記第一絶縁膜をエッチングする第四エッチングステップとにより構成されていることを特徴とする請求項1に記載の半導体装置の製造方法。 - 上記第一エッチングステップは酸化膜異方性エッチャによってフッ素系のプラズマドライエッチングを行うステップであり、
上記第二エッチングステップはアルミドライエッチャによりエッチングを行うステップであり、
上記第三エッチングステップはフロロカーボンガスと、酸素原子を含む分子ガスと、希ガスとの混合ガスを用いて行うステップであり、
上記第四エッチングステップは上記混合ガスよりもフロロカーボンガスの比率が高いガ スでエッチングを行うステップであることを特徴とする請求項5に記載の半導体装置の製造方法。 - 上記層間絶縁膜を形成する工程は、複数の絶縁膜それぞれを形成する工程であることを特徴とする請求項1に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03804999A JP4201421B2 (ja) | 1999-02-17 | 1999-02-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03804999A JP4201421B2 (ja) | 1999-02-17 | 1999-02-17 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000235973A JP2000235973A (ja) | 2000-08-29 |
JP4201421B2 true JP4201421B2 (ja) | 2008-12-24 |
Family
ID=12514678
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03804999A Expired - Fee Related JP4201421B2 (ja) | 1999-02-17 | 1999-02-17 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4201421B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW412683B (en) * | 1999-03-29 | 2000-11-21 | Via Tech Inc | Chip set with sole reference voltage pin for graphics interface |
JP3725811B2 (ja) | 2001-10-11 | 2005-12-14 | ローム株式会社 | 半導体装置の製造方法 |
JP2004304068A (ja) * | 2003-03-31 | 2004-10-28 | Denso Corp | 半導体装置及びその製造方法 |
DE102004029519A1 (de) * | 2004-06-18 | 2006-01-12 | Infineon Technologies Ag | Verfahren zum Herstellen einer Schicht-Anordnung |
JP4447419B2 (ja) | 2004-09-29 | 2010-04-07 | Necエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP4583892B2 (ja) * | 2004-11-19 | 2010-11-17 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
KR100588373B1 (ko) * | 2004-12-30 | 2006-06-12 | 매그나칩 반도체 유한회사 | 반도체 소자의 형성 방법 |
KR100900773B1 (ko) | 2006-11-06 | 2009-06-02 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 제조방법 |
JP4627335B2 (ja) * | 2009-10-28 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1999
- 1999-02-17 JP JP03804999A patent/JP4201421B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000235973A (ja) | 2000-08-29 |
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A131 | Notification of reasons for refusal |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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