上で述べたような従来技術では、コイルやコンデンサを内蔵し、上面に電子部品を搭載する積層基板を構成する上で、磁束漏れ、小型化、インダクタンス確保、直流重畳対策、ノイズ、応力設計といった様々な点で不十分である。
従って、本発明の目的は、能動部品を含む電子部品を搭載することができ、上で述べたような問題点を解決するための新規な積層基板を提供することである。
また、本発明の他の目的は、複数種類の積層基板を設計する際の新規な設計方法を提供することである。
本発明の第1の態様に係る積層基板は、複数の層を一体焼成することにより形成される積層基板であって、回路部品を搭載するための第1の外部電極が上面に形成され且つ当該第1の外部電極からの配線を行うための第1の導体パターンが内部に形成された、絶縁性材料による第1の配線層と、第1の配線層より下側に設けられ且つコイルを構成するためのコイル導体パターンが内部に形成された、磁性体材料によるコイル層と、コイル層より下側に設けられ、第2の外部電極が底面に形成され且つ当該第2の外部電極への配線を行うための第2の導体パターンが内部に構成された、絶縁性材料による第2の配線層とを有する。そして、第1の配線層の少なくとも一部とコイル層と第2の配線層の少なくとも一部とを貫き、第1の導体パターン及び第2の導体パターンと接続され且つ導電体が充填された貫通ビアが、積層基板内部の外周部分に形成される。
このような貫通ビアを用いることにより、端面電極にて第1の配線層と第2の配線層とを接続するよりコスト及び信頼性において効果的である。また、貫通ビアに充填される導電体材料にもよるが、貫通ビアにはコイルにより生成される磁束が集中する場合がある。磁束は上面に搭載する半導体チップなどの電子部品に悪影響を与えるため、電子部品を貫通ビア付近には配置しないようにすべきである。貫通ビアの配置を上記のように積層基板内部の外周部分に限定すれば、磁束の影響を避けつつ電子部品の配置の自由度を確保することができるようになる。コイルではなくコンデンサを形成する場合にも同じような構成とすることも可能である。
さらに、第1の配線層より下側に設けられ且つコンデンサを構成するためのコンデンサ導電パターンが内部に形成された、誘電体材料によるコンデンサ層をさらに有するようにしてもよい。すなわちコンデンサとコイルを内蔵する複合化積層基板も可能である。
さらに、上で述べた貫通ビアが、積層基板のコーナーに配置される場合もある。このようにすれば上面に搭載される電子部品の配置の自由度がさらに高くなる。
さらに、上記貫通ビアが、コイル導体パターンの外周部分に配置されるようにしてもよい。
また、複数の貫通ビアが、第1の配線層の少なくとも一部とコイル層と第2の配線層の少なくとも一部とに含まれる複数の層において第3の導体パターンにより並列に接続されるようにしてもよい。このように複数の貫通ビアを並列に接続して用いることにより、大電流に対応するとともに貫通ビアの信頼性を高くすることができる。
さらに、コイル層を含む、磁性体材料で形成された磁性体層において、貫通ビアに折り返し部が形成されるようにしてもよい。フェライトビーズのような効果を得ることができる。なお、折り返し部は長さや折り返し回数を調整することができる。
本発明の第2の態様に係る積層基板は、回路部品を搭載するための第1の外部電極が上面に形成され且つ当該第1の外部電極からの配線を行うための第1の導体パターンが内部に形成された、絶縁性材料による第1の配線層と、第1の配線層より下側に設けられ且つコイルを構成するためのコイル導体パターンが内部に形成された、磁性体材料によるコイル層と、コイル層より下側に設けられ、第2の外部電極が底面に形成され且つ当該第2の外部電極への配線を行うための第2の導体パターンが内部に構成された、絶縁性材料による第2の配線層と、コイル層より上側に設けられた導電体層と、コイル層より上側に設けられた非磁性体層とを有する。このように導電体層と非磁性体層の組み合わせでコイル層のコイルで発生される磁束の漏れを防止し、回路部品への影響を抑えるようにする。
なお、導電体層と非磁性体層との組み合わせに代わり、コイル層より上側に、非磁性体層と磁性体層とで構成される層の組を1以上形成するようにしてもよい。このような構成であっても磁気シールドの効果がある。この場合、コイル層より上側に、導電体層をさらに形成するという構成も可能である。
また、コイル層より上側であって第1の配線層より下側に、コイル層より透磁率の高い磁性体材料による層をさらに形成するようにしてもよい。磁気シールド効果が上がる。
また、コイル層を含む磁性体層を囲む6面のうち少なくとも2面において、配線において必要となる部分を除き導電体膜を形成するようにしてもよい。漏れ磁束を抑えることができる。
また、第1の配線層の層の厚さが第2の配線層より厚いようにすることも可能である。このようにしても磁気シールド効果がある。
本発明の第3の態様に係る積層基板は、回路部品を搭載するための第1の外部電極が上面に形成され且つ当該第1の外部電極からの配線を行うための第1の導体パターンが内部に形成された、絶縁性材料による第1の配線層と、第1の配線層より下側に設けられ且つコイルを構成するためのコイル導体パターンが内部に形成された、磁性体材料によるコイル層と、コイル層より下側に設けられ、第2の外部電極が底面に形成され且つ当該第2の外部電極への配線を行うための第2の導体パターンが内部に構成された、絶縁性材料による第2の配線層とを有する。そして、第1の配線層の少なくとも一部とコイル層と第2の配線層の少なくとも一部とを貫き、第1の導体パターン及び第2の導体パターンと接続され且つ導電体が充填された貫通ビアが形成される。また、コイル層を含む、磁性体材料で形成された磁性体層において、貫通ビアに折り返し部を形成するようにしてもよい。
本発明の第4の態様に係る積層基板は、回路部品を搭載するための第1の外部電極が上面に形成され且つ当該第1の外部電極からの配線を行うための第1の導体パターンが内部に形成された、絶縁性材料による第1の配線層と、第1の配線層より下側に設けられ且つコイルを構成するためのコイル導体パターンが内部に形成された、磁性体材料によるコイル層と、コイル層より下側に設けられ、第2の外部電極が底面に形成され且つ当該第2の外部電極への配線を行うための第2の導体パターンが内部に構成された、絶縁性材料による第2の配線層とを有する。そして、コイル層が、コイル導体パターンにより構成されるコイルの中央又は中央近傍の層において、積層基板の外部に露出することなく非磁性体材料又はコイル層よりも透磁率の低い磁性体材料による磁気ギャップ層を含む。このようにすれば磁束漏れを防止しつつ直流重畳性を向上させることができる。なお、磁気ギャップ層は、空隙により構成される場合もある。また、コイル導体パターンより積層基板内部に磁気ギャップを配置するようにしてもよい。
また、導電体が充填され、コイル層を貫き且つコイル導体パターンより積層基板内部に形成されている第2の貫通ビアをさらに有するようにしてもよい。例えば磁心のように作用する。
また、第2の貫通ビアが、第1の導体パターンと第2の導体パターンとに接続されているようにしてもよい。配線のために第2の貫通ビアを用いることもできる。
さらに、コイル層より上側に形成された第1の導電体層と、コイル層より下側に形成された第2の導電体層とをさらに有し、第2の貫通ビアが、第1の導電体層と第2の導電体層とに接続されるようにしてもよい。磁気シールドの一部として第2の貫通ビアを用いる。
さらに、コイル層を含む磁性体材料で形成された磁性体層の側面のうち少なくとも2面に導電体層を形成するようにしてもよい。磁束漏れを防止するためである。
本発明の第5の態様に係る複数種類の積層基板の設計方法は、回路部品を搭載するための第1の外部電極が上面に形成され且つ当該第1の外部電極からの配線を行うための第1の導体パターンが内部に形成された第1の層と、第1の層と接合される第2の層と、第2の層に接合され、第2の外部電極が底面に形成され且つ当該第2の外部電極への配線を行うための第2の導体パターンが内部に形成された第3の層とを有する複数種類の積層基板の設計方法であって、複数種類の積層基板において、第1の層の底面における、第1の外部電極からの又は第1の外部電極への信号インターフェースを固定しておき、第1の外部電極の配置若しくは第1の外部電極からの信号又は第1の外部電極への信号の内容を変更する場合にも複数種類の積層基板に共通の第2の層及び第3の層を使用することを特徴とするものである。このようにすれば設計期間及びコストを削減することができる。
また、本発明の第6の態様に係る複数種類の積層基板の設計方法は、複数種類の積層基板において、第3の層の上面における、第2の外部電極からの又は第2の外部電極への信号インターフェースを固定しておき、第2の外部電極の配置若しくは第2の外部電極からの信号又は第2の外部電極への信号の内容を変更する場合にも複数種類の積層基板に共通の第1の層及び第2の層を使用するものである。
さらに、本発明の第7の態様に係る複数種類の積層基板の設計方法は、複数種類の積層基板において、第2の層の上面と底面とにおける信号インターフェースを固定し、第1の外部電極の配置若しくは第1の外部電極からの信号又は第1の外部電極への信号の内容を変更する場合であっても第2の外部電極の配置若しくは第2の外部電極からの信号又は第2の外部電極への信号の内容を変更する場合であっても複数種類の積層基板に共通の第2の層を使用するものである。
本発明の第8の態様に係る同時焼結積層基板は、絶縁性材料により形成される第1の層と、第1の層に接合され、磁性体材料により形成される第2の層とを少なくとも有し、絶縁性材料の収縮率と磁性体材料の収縮率の差が0.06以下である。このようにすれば、第1の層と第2の層との間に乖離やひびなどの問題が生じなくなる。
さらに、絶縁性材料により形成され、第2の層に接合される第3の層をさらに有するようにしてもよい。第1の層と第3の層とで第2の層を挟み込むことにより、応力のバランスをとり、安定的な積層基板を作成する。
本発明の第9の態様に係る同時焼結積層基板は、絶縁性材料により形成される第1の層と、磁性体材料により形成される第2の層と、絶縁性材料により形成される第3の層と、第1の層と第2の層との界面と第2の層と第3の層との界面に絶縁性材料と磁性体材料の収縮率の差を緩和するための緩和層とを有する。第2の層の上下に緩和層を設けることにより、安定した積層基板を作成できる。
なお、1の緩和層の厚み又は緩和層全体の厚みが全体の7%以上であるようにすればより効果的である。
以上述べたような発明を実施するための具体的な構成は様々に可能であって、以下で述べる実施の形態に限定するものではない。
本発明によれば、電子部品を搭載することができ、様々な問題点を解決することができる積層基板を提供できる。
また、本発明の別側面として、複数種類の積層基板を設計する際の新規な設計方法を提供することができる。
本発明の実施の形態に係る回路モジュール1000の概要を示す断面図を図1に示す。回路モジュール1000は、コイル内蔵積層基板100と、当該コイル内蔵積層基板100上に設置された半導体チップ6やコンデンサ7(抵抗などを含む)などにより構成される。コイル内蔵積層基板100は、外部電極11aにより上面に設置された半導体チップ6やコンデンサ7などと接続し、内部に所定の配線を実現するための導体パターン9aを含み、絶縁性材料により形成される上部配線層1と、コイル層をカバーする磁性体材料による上部コイルカバー層2と、コイルを構成するための導体パターン8が形成された磁性体材料によるコイル層3と、コイル層3をカバーする磁性体材料による下部コイルカバー層4と、外部電極11b(例えばLGA(Land Grid Array)用の電極)により図示しないプリント配線基板などの電極と接続し、内部に所定の配線を実現するための導体パターン9bを含む絶縁性の下部配線層5とを含む。上部配線層1、上部コイルカバー層2、コイル層3、下部コイルカバー層4、下部配線層5は、それぞれ複数のシートにより構成されている。
また、コイル内蔵積層基板100には、上部配線層1の少なくとも一部の層、上部コイルカバー層2、コイル層3、下部コイルカバー層4、及び下部配線層5の少なくとも一部の層を貫く貫通ビア10(10a、10b、10c及び10d)が設けられている。この貫通ビア10a及び10bは、印刷法により導電体(例えば銀、又は銀−パラジウムなど)が充填されており、貫通している各層においてビアパッド12aにより連接されている。同じく、貫通ビア10c及び10dは、導電体が充填されており、貫通している各層においてビアパッド12bにより連接されている。貫通ビア10aなどは、主にコイル内蔵積層基板100内部の外周、例えば導体パターン8の外周部に設けられている。また、図1には示していないが、単独で用いられる貫通ビアも存在しており、全ての貫通ビアが複数本連接されているわけではない。
図1に示したような、上部配線層1の導体パターン9aと下部配線層5の導体パターン9bとを貫通ビア10により接続する構成により、上部配線層1の上面に搭載される半導体チップ6のピン配置など及び下部配線層5の底面において外部電極11bを介して接続されるプリント配線基板の電極配置などに適合した配線が実現される。なお、本実施の形態では、上部配線層1と下部配線層5を端面電極で接続せずに貫通ビアを用いている。これは端面電極を用いると接続の確実性、マイグレーションの問題など、信頼性の問題が生じ得るためである。
また、能動素子を含む回路部品をコイル内蔵積層基板100の上面に搭載した回路モジュール1000は、プリント配線基板などにおける実装面積が小さくなり且つ低背を実現できるため、小型薄型の携帯機器などに適している。
次に本実施の形態に係る回路モジュール1000の概要を示す分解斜視図を図2に示す。図1に示したように、上部配線層1の上面には、半導体チップ6やコンデンサ7などが搭載されている。この上部配線層1の下方には、上部コイルカバー層2、コイル層3、コイルカバー層4、下部配線層5及び下部配線層5の底面に形成される複数の外部電極11bとが設けられる。コイル内蔵積層基板100については、このような層構成を実現するために必要な各シートを図2に示すような順番で並べ、同時焼結することにより形成される。
また図1では貫通ビア10は4本しか示されていなかったが、図2に示すように、コイル内蔵積層基板100にはさらに多くの貫通ビア10が設けられている。貫通ビア10は、上部配線層1の少なくとも一部の層、上部コイルカバー層2、コイル層3、下部コイルカバー層4、及び下部配線層の少なくとも一部の層を貫通しており、主に各シートのコーナーに設けられている。また、貫通していないが各層をつなぐためのスルーホール13aも設けられている。
なお、コイルの導体パターン8は、コイル層3の各シートに設けられており、各シートの導体パターン8をつなぐためのスルーホール13bが設けられている。
次に貫通ビア10などについて詳しく説明する。まず、コイル層3における貫通ビア10の構成を示す斜視図を図3に示す。コイル層3の各シートにはコイルを構成するための導体パターン8が形成されており、各シートの導体パターン8は導電体が充填されたスルーホール13bなどにより接続されている。また、各シートのコーナーには、印刷法により導体が充填された貫通ビア10が設けられている。図3の例では、各コーナーに3本の貫通ビア10が設けられている。3本のうち2本はビアパッド12により連接されており、残りの1本については単独で用いられるものである。複数の貫通ビア10を並列に連接して用いることにより、1つのビア径を大きくすることなく、流れる電流に対して必要且つ十分な導体幅を確保できるようになる。また、ビアの加工の省力化も図られる。また、複数の貫通ビア10を同電位で繋ぐビアパッド12は各シートに設けられており、ある層で貫通ビア10の1つが断裂しても、ビアパッド12により他の貫通ビア10に接続しているため、当該他の貫通ビア10を介して他の層のビアパッド12で再び断裂した貫通ビア10に接続される。従って、コイル内蔵積層基板100の信頼性及び頑健性の向上が図られる。
このような導体パターン8の外側であって且つシートの四隅に設けられる貫通ビア10と、図3には示されていないが導体パターン8で構成されるコイルの入口と出口に接続される貫通ビアとを用いて、内蔵コイルのインダクタンスを損なうことなく、またコイルの導体パターン8内部を貫く磁界の影響を避けつつ、コイル内蔵積層基板100の上面に搭載された能動素子及び受動素子の端子と底面の外部電極11bとを接続することができる。すなわち、上部配線層1における配線は、貫通ビア10を介して接続される下部配線層5において再配線されて、外部電極11bに接続される。
なお、上でも述べたように、貫通ビア10は、コイル内蔵積層基板100の端部、より詳しくは内蔵コイルの導体パターン8の外側であってシートのコーナーに主に設けられている。コイルにより発生される磁束が貫通ビア10が配置された部分に集中するため、貫通ビア10の上側に磁束の影響を嫌う半導体チップ6などを配置しないほうが良い。例えばフェライト材料よりも透磁率の高い金属であれば磁束が貫通ビア10に集まる。貫通ビア10の配置によっては半導体チップ6などの配置に大きく制限が加えられるようになるため、本実施の形態のようにコイル内蔵積層基板100の端部であれば、半導体チップ6の配置にあまり制限がかからなくなる。すなわち半導体チップ6の配置にある程度自由度を確保することができる。
また図3に示すように、コイルの導体パターン8の内側略中央にも貫通ビア10f及び10gを設け、金属磁性体を充填するようにしてもよい。これによりインダクタンスを増加させることができる。
図4に再度貫通ビア10の断面図(一部)を示す。図4では、上部配線層1の少なくとも一部、上部コイルカバー層2、コイル層3、下部コイルカバー層4、下部配線層5の少なくとも一部を貫く、並列に連接された2本の貫通ビア10a及び10bと、単独の貫通ビア10eとを示している。貫通ビア10a及び10bは、各シートにおいてビアパッド12aで連接される。また、単独の貫通ビア10eについても各シートにおいてビアパッド14が接続されている。小径ビアの抵抗は、厚さ0.8mmのコイル内蔵積層基板100で十数ミリΩとなるので、大電流が流れる貫通ビア10については並列接続とする。ビアパッド12aにより複数の貫通ビア10を連接することにより、万一1本の貫通ビア10aに接続不良が発生しても、他方の貫通ビア10bにより導体抵抗が上昇する可能性を最小限に抑えることができる。
尚、同図では磁性体材料で形成された最下層のパットが磁性体層内に埋め込まれた構造となっているが、これに限らず最下層のパッドを層外に突出させた構造としても良い。同様に最上層のパッドについても、層内に埋め込んだ構造と層外に突出させた構造のいずれを採用しても良い。この点に関しては以下の説明においても同様とする。
次に図5に磁性体材料により形成される上部コイルカバー層2、コイル層3又は下部コイルカバー層4を貫通する貫通ビア10の経路長を長くする場合における構成例の断面図(一部分のみ)を示す。図5の例では、貫通ビア10hは、ビアパッド14aが設けられる層上部から垂直下方向に伸びビアパッド14bに達する。ビアパッド14bから貫通ビア10iは垂直上方向に伸びビアパッド14cに達する。さらに、ビアパッド14cから貫通ビア10jは垂直下方向に伸びビアパッド14dに達する。このように上部コイルカバー層2、コイル層3又は下部コイルカバー層4において、折り返し構造(ミアンダ構造)を生成することにより、貫通ビア10の経路を長くすると、電流が磁性体材料を通過するため等価的にその経路にインダクタが挿入されたことになり、磁性体の有するインピーダンス成分によりノイズを除去することができるようになる。すなわち、フェライトビーズのような効果を奏する。磁性体中の貫通ビア10の経路長を調整することにより、減衰特性を調整することができる。図5の例では下方から上方に一度だけ折り返し、さらに上方から下方に1度だけ折り返すという構造を示しているが、経路長を確保するために上記のような構成を繰り返すようにしても良い。
図6に磁性体層中に貫通ビア10を設けた場合の効果を示す。図6では、横軸が周波数を、縦軸がインピーダンスを示し、Zがインピーダンスの周波数特性を、Rがインピーダンスの実数部の周波数特性を、Xがインピーダンスの虚数部の周波数特性を示している。計測条件としては、ビア径は直径0.07mmで磁性体(フェライト)部分におけるビア長は0.6mmとなっている。このグラフでは、インピーダンスが高いほどノイズ低減効果があることが示される。磁性体材料を貫通しないビアや磁性体層の端面に形成された電極の場合は、ほとんどインピーダンスは測定されないが、このグラフでは、例えば100MHz程度の周波数では8から10Ωのインピーダンスが測定されている。従って、磁性体材料を貫く貫通ビア10を設けることでビーズ効果をもたせることができ、さらに、貫通ビア10を上で説明したようにミアンダ構造(折り返し構造)にしてビア長(磁路)を長くすれば、さらにインピーダンスを大きくすることができ、より優れたノイズ低減効果をもたらすことができる。
図7にコイル層3において発生される磁束の漏れを防止するための構成例に係る断面図(概要のみ)を示す。図7では層構造のみが関係しているので、他の構成についての説明は省略する。図7に示したコイル内蔵積層基板100は、上部配線層1と、上部コイルカバー層2と、コイルの導体パターン8を含むコイル層3と、下部コイルカバー層4と、下部配線層5とを含む。これだけでは図1に示した構成と変わらないが、図7の例では磁性体(例えばフェライト)である上部コイルカバー層2の方の厚みを、下部コイルカバー層4の厚みより厚くしている。このように上部コイルカバー層2の厚みを厚くすることにより、コイル層3により発生される磁束が半導体チップ6などに与える影響をより小さくすることができる。
図8にコイル層3において発生される磁束の漏れを防止するための構成例に係る断面図(一部分のみ)を示す。図8の例では、上面に外部電極11aが設けられ外部電極11aに接続される導体パターンを含む、絶縁性材料による上部配線層1と、磁性体材料により形成される上部コイルカバー層2と、コイルの導体パターン8を含み、磁性体材料により形成されるコイル層3とが設けられている。また、連接された貫通ビア10a及び10bと、各シートに設けられ貫通ビア10a及び10bを接続するビアパッド12aと、単独の貫通ビア10eと、貫通ビア10eのためのビアパッド14とが設けられている。ここまでの構成は図1に示したものと大きく変わらないが、ここでは上部配線層1と上部コイルカバー層3の間に非磁性体層16を設ける。また、非磁性体層16の上面に、導体シールド層15を設けている。導体シールド層15は、コイル層3の導体パターン8の上方でこれをカバーするように設けられる。導体シールド層15は、例えば他の導体パターンと同様の方法にて形成される。さらに、上部配線層1の最下層(上部コイルカバー層2のすぐ上の層)に、非磁性体層16を設ける。このようにすれば、非磁性体層16にて磁束を進入しにくくすると共に、さらに導体シールド層15により漏れ磁束をシールドする。これにより上部配線層1の上面に搭載される半導体チップ6などに磁束の影響が及ばないようにする。
図9にコイル層3において発生される磁束の漏れを防止するための構成例に係る断面図(一部分のみ)を示す。図9の例では、上面に外部電極11aが設けられ外部電極11aに接続される導体パターンを含む、絶縁性材料による上部配線層1と、磁性体材料により形成される上部コイルカバー層2と、コイルの導体パターン8を含み磁性体材料により形成されるコイル層3とが設けられている。また、連接された貫通ビア10a及び10bと、各シートに設けられ貫通ビア10a及び10bを接続するビアパッド12aと、単独の貫通ビア10eと、貫通ビア10eのためのビアパッド14とが設けられている。ここまでの構成は図1に示したものと大きく変わらないが、ここでは上部配線層1と上部コイルカバー層3の間に、下から非磁性体層16と磁性体層17とを設ける。さらに磁性体層17の上面に、コイル層3の導体パターン8の上方でこれをカバーするように、導体シールド層15が形成される。このように、コイルカバー層2の上部に非磁性体層16と磁性体層17とを交互に少なくとも1層ずつ積層することにより、図7に示した構造よりも磁束の漏れを防止することができるようになる。上部コイルカバー層2を厚くするよりも効果的である。なお、非磁性体層16の層数、磁性体層17の層数は任意であり、また非磁性体層16と磁性体層17の繰り返し回数も任意である。さらに、図9のように磁性体層17の上に導体シールド層15を設けるようにしても良いし、磁性体層17の上にさらに非磁性体層を形成し、当該非磁性体層の上に導体シールド層15を設けるようにしても良い。
図10にコイル層3において発生される磁束の漏れを防止するための構成例に係る断面図(一部のみ)を示す。図10の例では、上面に外部電極11aが設けられ外部電極11aに接続される導体パターンを含む、絶縁性材料による上部配線層1と、磁性体材料により形成される上部コイルカバー層2と、コイルの導体パターン8を含み磁性体材料により形成されるコイル層3とが設けられている。また、連接された貫通ビア10a及び10bと、各シートに設けられ貫通ビア10a及び10bを接続するビアパッド12aと、単独の貫通ビア10eと、貫通ビア10eのためのビアパッド14とが設けられている。ここまでの構成は図1に示したものと大きく変わらないが、ここでは上部配線層1と上部コイルカバー層3の間に、非磁性体層16を設ける。さらに非磁性体層16の上面に、コイル層3の導体パターン8の上方でこれをカバーするように、導体シールド層15が形成される。さらに上部コイルカバー層2の最上層を、コイル層3の磁性体材料より透磁率の高い磁性体層18にする。このようにしても非磁性体層16における磁束の吸収がよくなり、磁束漏れを防止することができる。
図11及び図12(a)乃至(d)を用いて上部コイルカバー層2の上部に磁気シールドのための層を設けた場合の有限要素法シミュレーションの結果について説明する。図11は、コイルの導体パターン8を含むコイル層3及び上部コイルカバー層2を示す。コイル層3において発生される磁気の状態は、コイル層3の中心を通り層に平行な直線で上下に対称となっており、このような場合には点線31で囲まれた範囲についての軸対称1/4モデルにてシミュレーションを行う。図12(a)は、上部コイルカバー層2に何らの層を付加しない場合の状態を示す。図12(a)では漏れ磁束300が上部コイルカバー層2の上部及び右側部に生じてしまっている。なお、上部コイルカバー層2及びコイル層3の透磁率は100と設定している。
図12(b)に、上部コイルカバー層2の上に厚さ12μmの非磁性体層を2層設けた場合の例を示す。図12(a)と比較すると右側部の漏れ磁束301はほぼ同じであるが、上部の漏れ磁束302の高さは図12(a)の場合に比して小さくなっていることがわかる。また、図12(c)に、上部コイルカバー層2の上に厚さ12μmの磁性体層を2層設けた場合の例を示す。これを見ると、右側部の漏れ磁束303はほぼ同じであるが、上部の漏れ磁束304は明らかに少なくなっている。さらに、図12(d)のように、上部コイルカバー層2の上に厚さ12μmの非磁性体層と同じく厚さ12μmの磁性体層(透磁率はコイル層3と同じ)とを設けた場合の例を示す。上部の漏れ磁束はなくなっており、その分右側部の漏れ磁束305が大きくなっている。このように、非磁性体層と磁性体層を重ねて設けることにより漏れ磁束を遮断し、コイル内蔵積層基板100の上面に搭載される半導体チップ6などへの影響を最小限に抑えることができるようになる。
次に、図13を用いて磁気シールド構造の一例を示す断面図(概要のみ)を示す。図13においては層構造及び側面に設ける導電体膜のみ関係するため、他の構成についての説明を省略する。図13の例では、上から順番に、上部配線層1、上部コイルカバー層2、コイル層3、下部コイルカバー層4、下部配線層5を設ける部分については図1に示したものと同じである。ここでは、貫通ビア10の接続に必要な部分を除き、上部コイルカバー層2の上面に導体シールド層19を設け、下部コイルカバー層4の底面に導体シールド層21を設ける。さらに、コイル内蔵積層基板100の側面、特に上部コイルカバー層2、コイル層3及び下部コイルカバー層4の側面に、導体シールド膜20を形成する。この導体シールド膜20は、例えばスクリーン印刷して焼き付ける方法、蒸着、スパッタリング、その他複数個のコイル内蔵積層基板100を含む基板において各々のコイル内蔵積層基板100の外形線上に連接したビアを開け、ビアに導体を充填し、各々のコイル内蔵積層基板100に分けることにより形成する方法などにより形成する。なお、図13では、上部コイルカバー層2、コイル層3及び下部コイルカバー層4の上面及び底面並びに側面に、貫通ビア10の接続に必要な部分を除き、導体シールド層19及び21並びに導体シールド膜20を設けるようにした。しかし、導体シールド層19及び21並びに導体シールド膜20を全ての面で設けなければならないわけではなく、上部コイルカバー層2、コイル層3及び下部コイルカバー層4で構成される六面体のうち、貫通ビア10により必要な部分を除き少なくとも2面に導体シールド層19又は導体シールド膜20を設ければよい。この際導体シールド層19を設けるようにすることが好ましい。
図14乃至図16を用いて磁気ギャップに関連する構成例を示す。単品のコイル部品では、従来、直流重畳性を向上させるために、コイルの中央の1層にのみ非磁性体層を磁気ギャップとして使用した構成が一般的であった。そこで本実施の形態においても、コイルの中央の1層にのみ非磁性体層を磁気ギャップとして使用するような構成も可能である。この場合の構成例に係る断面図(一部分のみ)を図14に示す。図14の例では、上部配線層50上に半導体チップ6やコンデンサ7が搭載される。上でも述べたが半導体チップ6などは、誤動作が発生するなど磁気による悪影響が懸念されている。上部配線層50の下には、コイルカバー層及びコイルの導体パターン54を有するコイル層を含む第1の層51と第2の層53とが設けられており、さらに磁気ギャップを構成する非磁性体層52が第1の層51と第2の層53との間に設けられている。なお、磁束の流れは矢印55で示されるように、非磁性体層52のために分断されている。このような構成を採用すると、磁気ギャップを構成する非磁性体層52の影響で、漏れ磁束の量が非磁性体層52を形成しない場合に比して大きくなってしまうという問題がある。
そこで、磁気ギャップを構成するための非磁性体層を、コイル内部に限定する構成を採用する。この構成の概要を図15に示す。図15の例では、半導体チップ6やコンデンサ7などを上面に搭載する上部配線層51と、コイルのための導体パターン54を含むコイル層及びコイルカバー層を含む第3の層56とが設けられている。この第3の層56には、コイルを構成するための導体パターン54より内部に磁気ギャップを構成するための非磁性体層58を形成している。このような構成を採用することにより、矢印57で示すように磁束の流れは、磁気ギャップなしの場合の閉磁構造と同じようになり、半導体チップ6などに悪影響を与える磁束の漏れが低減される。なお、非磁性体層58は、例えば印刷技術により層を形成するようにしても良いし、焼成により形成される空隙により構成するようにしてもよい。さらに、コイル層3よりも透磁率が低い材料により形成される層とすることも可能である。
図15に示した構成を、層構成がより明らかになるように図16を用いて説明する。図16は、層構成を説明するための概要断面図であり、他の構成についての説明を省略する。図16の例では、上から順番に、上部配線層1、上部コイルカバー層2、コイル層3、下部コイルカバー層4、下部配線層5を設けることについては図1に示したものと同じである。ここではコイル層3のほぼ中央に、コイル内蔵積層基板100の外部に露出しない形で非磁性体層22を形成する点が特徴である。このようにすれば直流重畳性を向上させつつ、磁束の漏れを減らすことができるようになる。
図17に貫通ビアをコイル中央に形成する場合の一例に係る断面図(概要のみ)を示す。図17は、層構成の概略を説明するための断面図であり、他の構成についての説明を省略する。図17の例では、上から順番に、上部配線層1、上部コイルカバー層2、コイル層3、下部コイルカバー層4、下部配線層5を設けることについては図1に示したものと同じである。図17の特徴は、図3に示したように、上部コイルカバー層2、コイル層3及び下部コイルカバー層4を貫き且つ金属磁性体が充填された貫通ビア23を、コイル巻線の内側の略中央部に設ける点である。この貫通ビア23は、磁心として機能する。図3に示したように、複数本の貫通ビア23を連接して用いるようにしても良い。
図18に貫通ビアをコイル中央に形成する場合の一例に係る断面図(概要のみ)を示す。図18は、層構成の概略を説明するための断面図であり、他の構成についての説明を省略する。図18の例では、上から順番に、上部配線層1、上部コイルカバー層2、コイル層3、下部コイルカバー層4、下部配線層5を設けることについては図1に示したものと同じである。図18の特徴は、図13に示した構成に図17に示した構成を組み合わせた点にある。すなわち、貫通ビア10の接続に必要な部分を除き、上部コイルカバー層2の上面に導体シールド層19を設け、下部コイルカバー層4の底面に導体シールド層21を設ける。さらに、コイル内蔵積層基板100の側面、特に上部コイルカバー層2、コイル層3及び下部コイルカバー層4の側面に、導体シールド膜20を形成する。そして、導体シールド層19及び導体シールド層21とを、コイル巻線の略中央に設けられ且つ上部コイルカバー層2とコイル層3と下部コイルカバー層4とを貫通する貫通ビア23により接続する。貫通ビア23には導電体が充填されている。これにより磁束の漏れを防止でき、上部配線層1の上面に設ける半導体チップ6などに対する影響を最小限にすることができるようになる。
図19に貫通ビアをコイル中央に形成する場合の一例に係る断面図(概要のみ)を示す。図19は、層構成の概略を説明するための断面図であり、他の構成についての説明を省略する。図19の例では、上から順番に、上部配線層1、上部コイルカバー層2、コイル層3、下部コイルカバー層4、下部配線層5を設けることについては図1に示したものと同じである。図19の特徴は、コイル巻線の略中央に設けられ且つ上部コイルカバー層2とコイル層3と下部コイルカバー層4とを貫通する貫通ビア23が、上部配線層1のビア23a及び下部配線層5のビア23bに接続されており、上部配線層1及び下部配線層5内部に形成されている導線パターンと共に配線に用いられている点である。なお、貫通ビア23、ビア23a及び23bは、導体が充填されている。このように貫通ビア23を配線のために用いることができれば、上部配線層1及び下部配線層5における配線の自由度が高まる。
次に上部配線層1及び下部配線層5の機能について説明する。従来図20(a)に示すように、第1の半導体チップであるIC_Aと、第2の半導体チップであるIC_Bと、第3の半導体チップであるIC_Cとが存在する場合、それらのためのコイル内蔵積層基板は以下のような構成となる。すなわち、IC_Aのためのコイル内蔵積層基板は、上部配線層Aと、コイルカバー層及びコイル層Aと、下部配線層Aとを含む。また、IC_Bのためのコイル内蔵積層基板は、上部配線層Bと、コイルカバー層及びコイル層Bと、下部配線層Bとを含む。さらに、IC_Cのためのコイル内蔵積層基板は、上部配線層Cと、コイルカバー層及びコイル層Cと、下部配線層Cとを含む。このように半導体チップが変われば、コイル内蔵積層基板全体の設計をやり直す必要があった。単板基板表面に回路形成した従来の基板では、コスト的には大きな負担なく回路設計を半導体チップに合わせて変更することができたが、本実施の形態のようなコイル内蔵積層基板の場合全体の変更には多大なコストがかかる。また、場合によっては被実装プリント配線基板のパターン変更に及んでしまう場合もある。
従って本実施の形態においては、所定の層グループ単位で接続位置を固定し、必要な場合には当該所定の層グループの内部経路のみを変更することによって、設計変更範囲を局所化する。これにより短い設計期間で且つ低い設計変更コストで様々なコイル内蔵積層基板、すなわち回路モジュールを製造できるようになる。例えば図20(b)に示すように、本実施の形態によれば、IC_Aのためのコイル内蔵積層基板は、IC_Aのピン配置及び全ての半導体チップに共通のコイルカバー層及びコイル層の接続位置に合わせた配線を行う上部配線層A'と、全ての半導体チップに共通のコイルカバー層及びコイル層と、全ての半導体チップに共通の下部配線層とにより構成される。すなわち、上部配線層とコイルカバー層及びコイル層とのインターフェースは固定されており、上部配線層A'はIC_Aのピン配置と上記インターフェースとに適合するように設計し直す必要がある。このようにすれば、コイルカバー層及びコイル層については何ら変更を行う必要がない。さらに、コイルカバー層及びコイル層と下部配線層とのインターフェースは固定されており、本例の場合には下部配線層についても設計し直す必要はない。
同様に、IC_Bのためのコイル内蔵積層基板は、IC_Bのピン配置及び全ての半導体チップに共通のコイルカバー層及びコイル層の接続位置に合わせた配線を行う上部配線層B'と、全ての半導体チップに共通のコイルカバー層及びコイル層と、全ての半導体チップに共通の下部配線層とにより構成される。すなわち、上部配線層B'は、IC_Bのピン配置と、コイルカバー層及びコイル層との固定インターフェースとに適合するように設計し直す必要がある。また、コイルカバー層及びコイル層については何ら変更を行う必要がない。さらに、本例の場合にも下部配線層についても設計し直す必要はない。
さらに、IC_Cのためのコイル内蔵積層基板は、IC_Cのピン配置及び全ての半導体チップに共通のコイルカバー層及びコイル層の接続位置に合わせた配線を行う上部配線層C'と、全ての半導体チップに共通のコイルカバー層及びコイル層と、全ての半導体チップに共通の下部配線層とにより構成される。すなわち、上部配線層C'はIC_Cのピン配置と、コイルカバー層及びコイル層との固定インターフェースとに適合するように設計し直す必要がある。また、コイルカバー層及びコイル層については何ら変更を行う必要がない。さらに、本例の場合にも下部配線層についても設計し直す必要はない。
以上のように、本実施の形態によれば、半導体チップが異なっていても、変更すべき層は上部配線層のみであって、設計期間及びコストを削減することができるようになる。
また、被実装プリント配線基板の入出力端子の配置などが異なった場合であっても、上記の設計思想は適用可能である。全て半導体チップIC_Aを使用するが、被実装プリント配線基板の入出力端子の配置がa,b及びcといった形で異なっている場合における従来設計例を図21(a)を用いて説明する。すなわち、被実装プリント配線基板の入出力端子配列aの場合、上部配線層aと、コイルカバー層及びコイル層aと、下部配線層aとによりコイル内蔵積層基板が構成される。また、被実装プリント配線基板の入出力端子配列bの場合、上部配線層bと、コイルカバー層及びコイル層bと、下部配線層bとによりコイル内蔵積層基板が構成される。さらに、被実装プリント配線基板の入出力端子配列cの場合、上部配線層cと、コイルカバー層及びコイル層cと、下部配線層cとによりコイル内蔵積層基板が構成される。
一方、本実施の形態では、図21(b)に示すように、所定の層グループ間のインターフェースは固定であるから、被実装プリント配線基板の入出力端子配列aの場合であっても、IC_A向けの共通の上部配線層と、共通のコイルカバー層及びコイル層と、入出力端子配列a並びに共通のコイルカバー層及びコイル層との接続位置に適合するように配線された下部配線層a'とによりコイル内蔵積層基板は構成される。また、被実装プリント配線基板の入出力端子配列bの場合であっても、IC_A向けの共通の上部配線層と、共通のコイルカバー層及びコイル層と、入出力端子配列b並びに共通のコイルカバー層及びコイル層との接続位置に適合するように配線された下部配線層b'とによりコイル内蔵積層基板は構成される。さらに、被実装プリント配線基板の入出力端子配列cの場合であっても、IC_A向けの共通の上部配線層と、共通のコイルカバー層及びコイル層と、入出力端子配列c並びに共通のコイルカバー層及びコイル層との接続位置に適合するように配線された下部配線層c'とによりコイル内蔵積層基板は構成される。
以上のように、本実施の形態によれば、被実装プリント配線基板の入出力端子配列が異なっていても、下部配線層だけを設計しなおせばよく、設計期間及びコストを削減することができるようになる。
さらに、非実装プリント配線基板の入出力端子が異なっており、加えて半導体チップが異なっている場合にも、本実施の形態における設計思想は適用できる。すなわち、層グループ間のインターフェースを固定するという技術思想に従えば、上記のような組み合わせの場合であっても、コイルカバー層及びコイル層については全く変更する必要がなく、設計期間及びコストを削減することができるようになる。
例えば上で述べてきたように上部配線層と下部配線層とに配線機能に持たせている場合の層構成の概要は図22に示すとおりであり、上部配線層1とコイルカバー層及びコイル層2−4とのインターフェース、すなわち貫通ビアの接続位置などは固定であり、上部配線層1では、半導体チップ6のピン配置などと、コイルカバー層及びコイル層2−4とのインターフェースに適合した形で配線がなされている。コイルカバー層及びコイル層2−4においては上面及び底面とも貫通ビアなどの接続位置などは固定であり、半導体チップ6のピン配置や、被実装プリント配線基板の入出力端子が異なっていても影響がなく設計変更の必要がない。さらに、下部配線層5では、被実装プリント配線基板の入出力端子と、共通のコイルカバー層及びコイル層2−4とのインターフェースとに適合するように配線がなされている。
但し、必ずしも上部配線層1と下部配線層5との両方で配線の適合化を行わなければならないわけではない。すなわち図23に示すように、上部配線層1又は下部配線層5のいずれかにおいて、半導体チップ6のピン配置や被実装プリント配線基板の入出力端子配列に適合化するための配線を実施し、他方の配線層では最短距離の端子又はピンとを接続するのみの配線を実施するような構成とすることも可能である。図23は、層構成の概略を説明するための断面図であり、他の構成についての説明を省略する。図23の例では、上部配線層1、コイルカバー層及びコイル層2−4、及び下部配線層5が形成されている部分については上で述べた例と同じである。図23の例では、上部配線層1において、半導体チップ6のピン配置などと、被実装プリント配線基板の入出力端子配列との両方に適合するように導体パターンにより配線がなされている。また、上部配線層1とコイルカバー層及びコイル層2−4とのインターフェースは固定となっているため、上部配線層1においてはそれに合わせた配線も行われている。一方、下部配線層5では、コイルカバー層及びコイル層2−4からの貫通ビアなどのインターフェースは固定されており且つ上部配線層1において被実装プリント配線基板の入出力端子配列に既に適合化されているので、コイルカバー層及びコイル層2−4から伝えられた信号を下部配線層5の底面に設けられた外部電極11bに最短距離で伝えるような配線のみが行われる。すなわち、下部配線層5では、特別な配線の引き回しはない。
図23に示すような構成を採用すれば、上部配線層1のみを変更すれば、半導体チップ6に変更があったり、被実装プリント配線基板の入出力端子配列に変更がったりしても対応が可能である。従って、設計期間やコストの削減が可能となる。
次にコイル内蔵積層基板100の製造上の問題について考察する。上部配線層1と上部コイルカバー層2、及び下部配線層5と下部コイルカバー層4とは、絶縁性材料と磁性体材料の張り合わせとなるが、材料によっては焼結時における収縮率(=焼成後の寸法/焼成前の寸法)の差が大きく異なる場合がある。図24(a)は、磁性体材料の収縮率が絶縁性材料の収縮率よりも所定レベル以上大きい場合の一例を示している。このような場合、磁性体材料の方が大きく収縮するため、上部配線層1と上部コイルカバー層2との界面に割れや剥離が発生してしまう。同様に、図24(b)は、絶縁性材料の収縮率が磁性体材料の収縮率よりも所定レベル異常大きい場合の一例を示している。このような場合、絶縁性材料の方が大きく収縮するため、上部配線層1と上部コイルカバー層2との界面に割れや剥離が発生してしまう。
実験によると図25に示すような関係が明らかになった。図25には、各実験において用いられた磁性体材料の収縮率と、絶縁性材料の収縮率と、それらの収縮率差と、実験結果とが示されている。この実験では、磁性体材料については2種類の材料を用いており、絶縁性材料については8種類の材料が用いられており、結果として両方の材料の収縮率差が0.06を超えると界面にひびや剥離が生じていることがわかる。すなわち、図24(c)に示すように上部配線層1と上部コイルカバー層2との界面にひびや剥離が発生しないようにするためには、絶縁性材料と磁性体材料の収縮率の差が0.06以下でなければならない。但し、この収縮率だけで対処すると反りが生ずる場合がある。
この反りなどに対処する技術について図26(a)、(b)及び(c)を用いて説明する。反りは層間に生ずる応力のアンバランスから生じるため、図26(a)に示すように絶縁体層である上部配線層1と下部配線層5により、磁性体層であるコイルカバー層及びコイル層2−4を挟み込む構造をを採用すれば、層間に生ずる応力のバランスがとられ、反りが発生しにくくなる。なお、応力の緩和が主眼であるから、上部配線層1と下部配線層5の厚みにあまり大きなアンバランスがある場合には応力の緩和効果には限界がある。すなわち、なるべく上部配線層1と下部配線層2との厚みに大きな差を設けない方が好ましい。
さらに、図26(b)に示すように、上部配線層1と上部コイルカバー層2との間に収縮率の緩和層25を設け、さらに下部コイルカバー層4と下部配線層5との間にも収縮率の緩和層26を設けるようにすれば、さらに安定して、反り、ひび、乖離の生じない構造を得ることができる。なお、磁性体層であるコイルカバー層及びコイル層2−4を、絶縁体層である上部配線層1及び下部配線層5で挟み込む際に、各接合面に緩和層を入れることにより大きな効果がある。なお、図26(c)の緩和層26に示すように、緩和層26の厚みが薄いと、収縮率の緩和能力が落ちてしまうので、実験によれば収縮率の緩和層の厚み又は緩和層の厚みの合計を、全体の厚みの7%以上にすると、緩和層を導入する効果が現れてくる。
以上本発明の実施の形態について説明したが、本発明はこれに限定されるものではない。例えば、各技術要素の組み合わせについては直接説明していないが、矛盾が生じない範囲において上で述べた技術要素は任意に組み合わせることが可能である。
また、コイル内蔵積層基板について説明したが、コンデンサ内蔵積層基板若しくはコイル及びコンデンサ複合内蔵積層基板に本実施の形態を適用することも可能である。