JP2011176206A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】配線基板に対する接続信頼性が高いパッケージ構造を有する半導体装置を提供する。
【解決手段】小型面実装パッケージは、ソースフレーム５の一端（第３の部分５ｃ）およびゲートフレーム６の一端（第３の部分６ｃ）がそれぞれモールド樹脂２の一辺から外部に露出している。従って、この小型面実装パッケージを配線基板１１上に実装すると、ソースフレーム５とソース電極配線１３との接続部およびゲートフレーム６とゲート電極配線１４との接続部は、配線基板１１の上方から容易に視認することができる。
【選択図】図２０

Description

本発明は、半導体装置およびその製造技術に関し、特に、パワーＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの電力用トランジスタが形成された半導体チップを封止する半導体装置およびその製造に適用して有効な技術に関する。

携帯型電子機器、自動車用電装品、家電製品、ＯＡ機器などの高機能化に伴い、それらの電源に用いるパワーＭＯＳＦＥＴの発熱量が増加している。そのため、パワーＭＯＳＦＥＴを搭載するリードフレーム型の半導体装置（以下、半導体パッケージともいう）に対し、電気的なオン抵抗および熱抵抗で表されるパッケージ性能の向上が求められている。また、上記した各種機器の小型化に伴い、パワーＭＯＳＦＥＴを搭載する半導体パッケージに対する薄型化の要望も強まっている。

上記のような要望に応じて開発された半導体パッケージの一例を図２９に示す。なお、このような構造を有する半導体パッケージについては、特許文献１（特開２００３−８６７３７号公報）および特許文献２（特表２００５−５０６６９１号公報）に記載がある。

図２９に示すように、パワーＭＯＳＦＥＴが形成された半導体チップ１の裏面（図２９では上面）には、パワーＭＯＳＦＥＴのドレインに接続されたドレイン電極８が形成されている。ドレイン電極８は、Ａｇペーストのような導電性の接着剤１７を介してリードフレームのダイパッド部（ドレインフレーム１０）に接合されている。また、半導体チップ１の主面（図２９では下面）には、パワーＭＯＳＦＥＴのソースに接続されたソースパッド３と、ゲート電極に接続されたゲートパッド４が形成されている。ソースパッド３は、パワーＭＯＳＦＥＴのオン抵抗を低減するために、ゲートパッド４よりも広い面積で形成されている。

上記半導体チップ１は、ソースパッド３およびゲートパッド４が形成された主面のみがパッケージの下面から露出するようにモールド樹脂２で封止されている。また、ドレインフレーム１０は、その両端部（ドレインリード１０ａ）のみがパッケージの下面から露出するようにモールド樹脂２で封止されている。つまり、図２９に示す半導体パッケージは、半導体チップ１の主面およびドレインリード１０ａがモールド樹脂２の一面から外部に露出する構造になっている。

図３０は、上記半導体パッケージを配線基板１１に実装した状態を示す断面図である。配線基板４１の上面には、ドレイン電極配線４２、ソース電極配線４３およびゲート電極配線４４が形成されており、モールド樹脂２の一面から露出したドレインリード１０ａ、ソースパッド３およびゲートパッド４のそれぞれは、半田ペーストなどの接合材１５を介して配線基板４１の上記電極配線（ドレイン電極配線４２、ソース電極配線４３およびゲート電極配線４４）と電気的に接続される。

上記した半導体パッケージによれば、半導体チップ１の主面のソースパッド３およびゲートパッド４と、配線基板４１のソース電極配線４３およびゲート電極配線４４とを、金属ワイヤやリードなどを介さずにダイレクトに接続できるので、前述したパッケージ性能（オン抵抗および熱抵抗）が向上し、かつパッケージの薄型化を推進することができる。

特開２００３−８６７３７号公報 特表２００５−５０６６９１号公報

図２９に示した半導体パッケージは、図３０に示したように、ドレインリード１０ａ、ソースパッド３およびゲートパッド４が露出したモールド樹脂２の一面が配線基板４１の上面と対向するように実装される。

このとき、モールド樹脂２の端部に位置するドレインリード１０ａと配線基板４１のドレイン電極配線４２との接続状態は、配線基板４１の上方から容易に視認することができる。しかし、モールド樹脂２の一面の中央部付近に配置されたソースパッド３およびゲートパッド４は、配線基板４１のソース電極配線４３およびゲート電極配線４４との接続状態が配線基板４１の上方から視認できないので、接続不良が発生しても容易に検出することができないという問題がある。

例えば、ソースパッド３とソース電極配線４３、またはゲートパッド４とゲート電極配線４４とが極少量の接合材１５を介して電気的に接続されている場合には、半導体チップ１を配線基板４１に実装した後に両者の導通試験を行っても断線不良が検出されないため、接続信頼性が低いにもかかわらず合格品とされてしまう。特に、ソースパッド３に比べて面積が大幅に小さいゲートパッド４とゲート電極配線４４とを接続する接合材１５は、小さな熱負荷や機械的負荷によって容易に破壊されるので、この接合材１５の量が不足した場合には、半導体チップ１を配線基板４１に実装した後に断線が発生し易くなる。

その対策として、例えばゲート電極配線４４の表面に供給する接合材１５の量を増やすことが考えられる。しかし、この場合は、半導体チップ１の主面内で互いに近接して配置されたソースパッド３とゲートパッド４が接合材１５を介して短絡する恐れがあるので、接合材１５の供給量を増やすことには限界がある。

このように、図２９に示した従来の半導体パッケージは、モールド樹脂２の一面から露出した半導体チップ１のソースパッド３およびゲートパッド４と、配線基板４１のソース電極配線４３およびゲート電極配線４４との接続状態を容易に確認できないことから、配線基板４１との接続信頼性に乏しいという課題が存在する。

本発明の目的は、パワーＭＯＳＦＥＴなどの電力用トランジスタが形成された半導体チップを封止する半導体パッケージの高性能化（オン抵抗および熱抵抗の低減）を推進することにある。

本発明の他の目的は、パワーＭＯＳＦＥＴなどの電力用トランジスタが形成された半導体チップを封止する半導体パッケージの薄型化を推進することにある。

本発明の他の目的は、パワーＭＯＳＦＥＴなどの電力用トランジスタが形成された半導体チップを封止する半導体パッケージと配線基板との接続信頼性を向上させることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の一態様である半導体装置は、
主面、および前記主面と反対側の裏面を有し、前記主面には前記主面に形成された電力用トランジスタのソースに接続されたソースパッド、および前記電力用トランジスタのゲート電極に接続されたゲートパッドが形成され、前記裏面には前記電力用トランジスタのドレインに接続されたドレイン電極が形成された半導体チップと、
一端が前記半導体チップの前記ソースパッド上に延在し、導電性接着剤を介して前記ソースパッドに電気的に接続されたソースフレームと、
一端が前記半導体チップの前記ゲートパッド上に延在し、前記導電性接着剤を介して前記ゲートパッドに電気的に接続されたゲートフレームと、
前記半導体チップ、前記ソースフレーム、および前記ゲートフレームを封止する樹脂封止体とを有し、
前記ドレイン電極が形成された前記半導体チップの前記裏面は、前記樹脂封止体の下面から外部に露出し、
前記ソースフレームは、前記一端が前記樹脂封止体の上面から外部に露出すると共に、その他端が前記樹脂封止体の下面から外部に露出し、
前記ゲートフレームは、その他端が前記樹脂封止体の下面から外部に露出している。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。

本発明の一態様である上記半導体装置を配線基板上に実装すると、ソースフレームと配線基板との接続部、およびゲートフレームと配線基板との接続部が配線基板の上方から容易に視認できる。これにより、実装後の外観検査工程でソースフレームと配線基板との接続、およびゲートフレームと配線基板との接続状態を容易に確認することができるので、配線基板に対する半導体装置の接続信頼性を向上させることができる。

本発明の実施の形態１である小型面実装パッケージの上面を示す平面図である。 本発明の実施の形態１である小型面実装パッケージの下面（配線基板実装面）を示す平面図である。 図１のＡ−Ａ’線に沿った断面図である。 図１のＢ−Ｂ’線に沿った断面図である。 （ａ）は、半導体チップの上方に配置されたソースフレームおよびゲートフレームのレイアウトを示す平面図、（ｂ）は、半導体チップの主面に形成されたソースパッドおよびゲートパッドのレイアウトを示す平面図である。 半導体チップに形成されたトレンチゲート型ｎチャネルパワーＭＯＳＦＥＴを示す要部断面図である。 本発明の実施の形態１である小型面実装パッケージの製造方法を示すフロー図である。 小型面実装パッケージの製造に用いる半導体ウエハの主面を示す平面図である。 半導体ウエハの主面に接着剤を供給する工程を示す平面図である。 小型面実装パッケージの製造に用いるリードフレームを示す平面図である。 （ａ）は、図１０のＣ−Ｃ’線に沿った断面図、（ｂ）は、図１０のＤ−Ｄ’線に沿った断面図である。 リードフレーム上に半導体チップを搭載する工程を示す平面図である。 （ａ）は、図１２のＣ−Ｃ’線に沿った断面図、（ｂ）は、図１２のＤ−Ｄ’線に沿った断面図である。 半導体チップおよびリードフレームをモールド樹脂で封止する工程を示す平面図である。 （ａ）は、図１４のＣ−Ｃ’線に沿った断面図、（ｂ）は、図１４のＤ−Ｄ’線に沿った断面図である。 （ａ）、（ｂ）は、本発明の比較例である半導体チップの搭載方法を示す断面図である。 本発明の比較例である半導体チップの搭載方法を示す断面図である。 本発明の実施の形態１である小型面実装パッケージが実装される配線基板の平面図である。 本発明の実施の形態１である小型面実装パッケージを配線基板に実装した状態を示す平面図である （ａ）は、図１９のＥ−Ｅ’線に沿った断面図、（ｂ）は、図１９のＦ−Ｆ’線に沿った断面図である。 本発明の実施の形態２である小型面実装パッケージの上面を示す平面図である。 本発明の実施の形態２である小型面実装パッケージの下面（配線基板実装面）を示す平面図である。 図２１のＧ−Ｇ’線に沿った断面図である。 図２１のＨ−Ｈ’線に沿った断面図である。 （ａ）、（ｂ）は、本発明の実施の形態２である小型面実装パッケージを配線基板に実装した状態を示す断面図である 本発明の他の実施の形態である小型面実装パッケージの上面を示す平面図である。 本発明の他の実施の形態である小型面実装パッケージの下面（配線基板実装面）を示す平面図である。 （ａ）は、図２６のＩ−Ｉ’線に沿った断面図、（ｂ）は、図２６のＪ−Ｊ’線に沿った断面図である。 従来の半導体パッケージの一例を示す断面図である。 図２９に示す半導体パッケージを配線基板に実装した状態を示す断面図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合がある。

（実施の形態１）
本実施の形態１の半導体装置は、パワーＭＯＳＦＥＴが形成された半導体チップを封止する小型面実装パッケージに適用したものであり、図１は、小型面実装パッケージの上面を示す平面図、図２は、小型面実装パッケージの下面（配線基板実装面）を示す平面図、図３は、図１のＡ−Ａ’線に沿った断面図、図４は、図１のＢ−Ｂ’線に沿った断面図、図５は、モールド樹脂の一部を取り除いて内部構造を示した小型面実装パッケージの平面図であり、（ａ）は半導体チップの上方に配置されたソースフレームおよびゲートフレームのレイアウトを示す平面図、（ｂ）は半導体チップの主面に形成されたソースパッドおよびゲートパッドのレイアウトを示す平面図である。

本実施の形態の小型面実装パッケージは、半導体チップ（以下、単にチップという）１、ソースフレーム５、およびゲートフレーム６をモールド樹脂２で封止した構造を有している。

モールド樹脂２は、例えばフェノール系硬化剤、シリコーンゴム、およびフィラーなどが添加されたエポキシ系の熱硬化性樹脂からなり、大量生産に適したトランスファーモールディング法によって成形されている。トランスファーモールディング法は、ポット、ランナー、レジン注入ゲート、およびキャビティなどを備えた成形金型（モールド金型）を使用し、ポットからランナーとレジン注入ゲートを通してキャビティの内部に溶融した熱硬化性樹脂を注入して樹脂封止体を形成する方法である。

上記モールド樹脂２によって封止されたチップ１は、厚さが１６０μｍ程度の単結晶シリコン基板からなり、図１〜図５には示さないが、その主面（素子形成面）には、電力用トランジスタの一種であるパワーＭＯＳＦＥＴが形成されている。

上記チップ１の主面に形成されたパワーＭＯＳＦＥＴは、ポリイミド樹脂のような絶縁性の表面保護膜１９によって覆われている。また、チップ１の主面には、上記表面保護膜１９の一部を除去することによって、ソースパッド（ソース電極）３およびゲートパッド４が形成されている。ソースパッド３はパワーＭＯＳＦＥＴのソースに接続されており、ゲートパッド４はパワーＭＯＳＦＥＴのゲート電極に接続されている。ソースパッド３は、パワーＭＯＳＦＥＴのオン抵抗の低減、およびパッケージの熱抵抗の低減を図るために、ゲートパッド４よりも広い面積で形成されている。一方、パワーＭＯＳＦＥＴのドレインを構成するチップ１の裏面は、その全面がモールド樹脂２の下面から外部に露出している。モールド樹脂２の下面から露出したチップ１の裏面には、金属膜からなるドレイン電極８が形成されている。ドレイン電極８は、後述する配線基板の電極配線に接続される外部接続端子（ドレイン端子）を構成している。

上記チップ１の主面に形成されたソースパッド３の表面には、導電性の接着剤７を介してソースフレーム５が電気的、かつ機械的に接続されている。この接着剤７は、例えばＡｇフィラーと２種類の樹脂成分とを含むＡｇペーストである。２種類の樹脂成分は、互いに異なった硬化温度を有しており、低温のベーク処理によって一方の樹脂成分が硬化し、高温のベーク処理硬によってもう一方の樹脂成分が硬化する性質を備えている。従って、高温のベーク処理時には低温のベーク処理時に硬化した樹脂成分が再溶融せず、低温のベーク処理時の膜厚が維持されるという特徴がある。なお、導電性の接着剤７は、上記Ａｇペーストに代えて、例えばＳｎ−Ｓｂなどを主成分とする半田ペーストで構成することもできる。

上記接着剤７を介してソースパッド３の表面に接続されたソースフレーム５は、熱伝導率および電気伝導率が高い金属、例えばＣｕまたはＣｕ合金からなり、その板厚は２００μｍ程度である。このソースフレーム５の表面には、例えばＰｄ膜を主成分とし、その上下にＮｉ膜とＡｕ膜とを積層した３層構造（Ｎｉ／Ｐｄ／Ａｕ）のメッキ層（図示せず）が形成されている。

図３に示すように、ソースフレーム５は、チップ１の主面の上方に位置する第１の部分５ａと、第１の部分５ａと一体に形成され、第１の部分５ａからチップ１の裏面側に向かって延びる第２の部分５ｂと、第２の部分５ｂと一体に形成され、モールド樹脂２の側面で終端する第３の部分５ｃとで構成されている。

上記ソースフレーム５の第１の部分５ａは、パワーＭＯＳＦＥＴのオン抵抗を低減するために、ソースパッド３よりも広い面積で形成され、ソースパッド３の全面を覆うように配置されている。また、第１の部分５ａは、パッケージの熱抵抗を低減するために、その上面がモールド樹脂２の上面から外部に露出している。さらに、第１の部分５ａの先端には、段差部９が設けられている（図３参照）。この段差部９は、モールド樹脂２とソースフレーム５との界面に外部から浸入した水分などによる両者の剥離を抑えるためのロック機構である。ソースフレーム５の第１の部分５ａをモールド樹脂２の外部に露出させた構造では、モールド樹脂２とソースフレーム５との界面に水分が浸入し易くなるので、上記段差部１１は、界面剥離を抑える有効な対策となる。

上記ソースフレーム５の第３の部分５ｃは、その下面がモールド樹脂２の下面から外部に露出し、後述する配線基板の電極配線に接続される外部接続端子（ソース端子）を構成している。また、第３の部分５ｃの側面は、モールド樹脂２の側面から外部に露出している。

上記チップ１の主面に形成されたゲートパッド４の表面には、Ａｇペーストからなる導電性の接着剤７を介してゲートフレーム６が電気的、かつ機械的に接続されている。このゲートフレーム６は、上記ソースフレーム５と同じ金属材料からなり、その表面には前述した３層構造（Ｎｉ／Ｐｄ／Ａｕ）のメッキ層（図示せず）が形成されている。

図４に示すように、ゲートフレーム６は、チップ１の主面の上方に位置する第１の部分６ａと、第１の部分６ａと一体に形成され、第１の部分６ａからチップ１の裏面側に向かって延びる第２の部分６ｂと、第２の部分６ｂと一体に形成され、モールド樹脂２の側面で終端する第３の部分６ｃとで構成されている。

上記ゲートフレーム６の第１の部分６ａは、ソースパッド３よりも面積の小さいゲートパッド４との接続を確実にするために、ゲートパッド４よりも広い面積で形成され、ゲートパッド４の全面を覆うように配置されている。一方、ゲートフレーム６の第３の部分６ｃは、その下面がモールド樹脂２の下面から外部に露出し、後述する配線基板の電極配線に接続される外部接続端子（ゲート端子）を構成している。また、第３の部分５ｃの側面は、モールド樹脂２の側面から外部に露出している。

上記ゲートフレーム６の第２の部分６ｂと第３の部分６ｃは、ソースフレーム５と同じ板厚（１６０μｍ程度）を有しているが、チップ１の主面の上方に位置する第１の部分６ａは、ソースフレーム５よりも薄い板厚（例えば１２０μｍ〜１３０μｍ程度）となっている。このため、図４に示すように、ゲートフレーム６の第１の部分６ａの上面はモールド樹脂２で覆われており、モールド樹脂２の外部には露出していない。

なお、ゲートフレーム６の第１の部分６ａの板厚をソースフレーム５と同一にし、ソースフレーム５の第１の部分５ａとゲートフレーム６の第１の部分６ａをモールド樹脂２の上面から外部に露出させることも可能である。しかし、このようにすると、モールド樹脂２の上面に導電性の異物や水分が付着したときなどに、互いに近接して配置された第１の部分５ａ（ゲート電極）と第１の部分６ａ（ソース）とが短絡する恐れがある。

また、パッケージの熱抵抗を低減する目的で、モールド樹脂２の上面に金属製の冷却フィンを接続する場合がある。このとき、ソースフレーム５の第１の部分５ａとゲートフレーム６の第１の部分６ａとがモールド樹脂２の外部に露出していると、両者が冷却フィンを介して短絡する恐れがある。

また、ゲートフレーム６の第１の部分６ａは、ソースフレーム５の第１の部分５ａに比べて面積が大幅に小さい。そのため、ゲートフレーム６の第１の部分６ａをモールド樹脂２の外部に露出させたとしても、パッケージの熱抵抗を低減させる効果は極めて小さい。従って、パッケージの信頼性の観点からは、ゲートフレーム６の第１の部分６ａをモールド樹脂２の外部に露出させないことが望ましい。

図６は、上記チップ１に形成されたトレンチゲート型ｎチャネルパワーＭＯＳＦＥＴを示す要部断面図である。ｎ^＋型単結晶シリコン基板２０の主面には、ｎ⁻型単結晶シリコン層２１がエピタキシャル成長法によって形成されている。ｎ^＋型単結晶シリコン基板２０およびｎ⁻型単結晶シリコン層２１は、パワーＭＯＳＦＥＴのドレインを構成している。

ｎ⁻型単結晶シリコン層２１の一部には、ｐ型ウエル２２が形成されている。また、ｎ⁻型単結晶シリコン層２１の表面の一部には、酸化シリコン膜２３が形成されており、他の一部には複数の溝２４が形成されている。ｎ⁻型単結晶シリコン層２１の表面のうち、酸化シリコン膜２３で覆われた領域は、素子分離領域を構成し、溝２４が形成された領域は、素子形成領域（アクティブ領域）を構成している。図示はしないが、溝２４の平面形状は、四角形、六角形、八角形などの多角形または一方向に延在するストライプである。

溝２４の底部および側壁には、パワーＭＯＳＦＥＴのゲート酸化膜を構成する酸化シリコン膜２５が形成されている。また、溝２４の内部には、パワーＭＯＳＦＥＴのゲート電極を構成する多結晶シリコン膜２６Ａが埋め込まれている。一方、酸化シリコン膜２３の上部には、上記ゲート電極を構成する多結晶シリコン膜２６Ａと同一工程で堆積した多結晶シリコン膜からなるゲート引き出し電極２６Ｂが形成されている。ゲート電極（多結晶シリコン膜２６Ａ）とゲート引き出し電極２６Ｂは、図示しない領域で電気的に接続されている。

素子形成領域のｎ⁻型単結晶シリコン層２１には、溝２４よりも浅いｐ⁻型半導体領域２７が形成されている。このｐ⁻型半導体領域２７は、パワーＭＯＳＦＥＴのチャネル層を構成している。ｐ⁻型半導体領域２７の上部には、ｐ⁻型半導体領域２７より不純物濃度の高いｐ型半導体領域２８が形成されており、さらにｐ型半導体領域２８の上部には、ｎ^＋型半導体領域２９が形成されている。ｐ型半導体領域２８は、パワーＭＯＳＦＥＴのパンチスルーストッパー層を構成し、ｎ^＋型半導体領域２９は、ソースを構成している。

上記パワーＭＯＳＦＥＴが形成された素子形成領域の上部、およびゲート引き出し電極２６Ｂが形成された素子分離領域の上部には、２層の酸化シリコン膜３０、３１が形成されている。素子形成領域には、酸化シリコン膜３１、３０、ｐ型半導体領域２８およびｎ^＋型半導体領域２９を貫通してｐ⁻型半導体領域２７に達する接続孔３２が形成されている。また、素子分離領域には、酸化シリコン膜３１、３０を貫通してゲート引き出し電極２６Ｂに達する接続孔３３が形成されている。

接続孔３２、３３の内部を含む酸化シリコン膜３１の上部には、薄いＴｉＷ（チタンタングステン）膜と厚いＡｌ膜との積層膜からなるソースパッド３およびゲートパッド４が形成されている。素子形成領域に形成されたソースパッド３は、接続孔３２を通じてパワーＭＯＳＦＥＴのソース（ｎ^＋型半導体領域２９）に電気的に接続されている。この接続孔３２の底部には、ソースパッド３とｐ⁻型半導体領域２７とをオーミック接触させるためのｐ^＋型半導体領域３４が形成されている。また、素子分離領域に形成されたゲートパッド４は、接続孔３３の下部のゲート引き出し電極２６Ｂを介してパワーＭＯＳＦＥＴのゲート電極（多結晶シリコン膜２６Ａ）に接続されている。

チップ１の最表面は、ソースパッド３およびゲートパッド４が形成された領域を除き、表面保護膜１９で覆われている。また、チップ１の裏面、すなわちｎ^＋型単結晶シリコン基板２０の裏面には、金属膜からなるドレイン電極８が形成されている。

このように、本実施の形態の小型面実装パッケージは、モールド樹脂２に比べて熱伝導率が高い金属材料で構成されたソースフレーム５の一部（第１の部分５ａ）をモールド樹脂２の上面から外部に露出させ、かつチップ１の裏面（ドレイン電極８）をモールド樹脂２の下面から外部に露出させる。この構造によれば、熱の発生源であるチップ１の主面側および裏面側が共に放熱性に優れた構造となるので、パワーＭＯＳＦＥＴが形成されたチップ１を封止する小型面実装パッケージの熱抵抗を大幅に低減することができる。

また、チップ１のソースパッド３と、このソースパッド３よりも面積の大きいソースフレーム５とを電気的に接続することにより、ソースパッド３とソースフレーム５との接触抵抗が低減されるので、パワーＭＯＳＦＥＴのオン抵抗を低減することができる。

また、上記の構造によれば、パッケージの厚さがチップ１の厚さ＋ソースフレーム５の厚さにほぼ等しくなるので、パワーＭＯＳＦＥＴが形成されたチップ１を封止する小型面実装パッケージを大幅に薄型化することができる。

次に、図７〜図１５を参照しながら、上記小型面実装パッケージの製造方法の一例を説明する。図７は、小型面実装パッケージの製造方法を示すフロー図、図８〜図１５は、各プロセスの詳細説明図である。

まず、図８に示す半導体ウエハ１Ａの主面に、周知の製造方法に従ってパワーＭＯＳＦＥＴを形成した後、半導体ウエハ１Ａの裏面を研削することによって、半導体ウエハ１Ａの厚さを１６０μｍ程度まで薄くする。次に、図８には示さないが、半導体ウエハ１Ａの裏面に金属膜を形成することによって、ドレイン電極８を形成する。

次に、図９に示すように、半導体ウエハ１Ａの主面に形成されたソースパッド３の表面およびゲートパッド４の表面にスクリーン印刷法を用いて接着剤７を供給し、続いて、半導体ウエハ１Ａをベークすることによって、接着剤７を半硬化させる。前述したように、接着剤７には、互いに異なった硬化温度を有する２種類の樹脂成分が含まれており、このベーク工程では、一方の樹脂成分のみが硬化する。その後、半導体ウエハ１Ａをダイシングすることによって、複数個のチップ１を得る。

また、上記作業と並行して、図１０および図１１に示すリードフレームＬＦを用意する。図１１の（ａ）は図１０のＣ−Ｃ’線に沿った断面図であり、（ｂ）はＤ−Ｄ’線に沿った断面図である。図１１に示すように、リードフレームＬＦのソースフレーム５およびゲートフレーム６には、あらかじめプレスによって曲げ加工が施されている。

次に、図１２および図１３に示すように、リードフレームＬＦ上にチップ１を搭載する。このとき、ソースフレーム５とソースパッド３、およびゲートフレーム６とゲートパッド４がそれぞれ対向するように、リードフレームＬＦとチップ１の位置合わせを行う。

次に、この状態でリードフレームＬＦとチップ１をベークし、接着剤７を完全硬化させる。このベーク処理により、ソースフレーム５とソースパッド３、およびゲートフレーム６とゲートパッド４がそれぞれ接着剤７を介して電気的、かつ機械的に接続される。このベーク処理では、前述した半導体ウエハ１Ａのベーク処理で硬化しなかった樹脂成分のみが硬化し、もう一方の樹脂成分は再溶融しないので、接着剤７の膜厚は、半硬化時の膜厚がそのまま維持される。

次に、上記リードフレームＬＦを図示しないモールド金型に装着し、図１４および図１５に示すように、チップ１、ソースフレーム５およびゲートフレーム６をモールド樹脂２で封止する。このとき、チップ１の裏面（ドレイン電極８）およびソースフレーム５の一部（第１の部分５ａ）の表面は、モールド樹脂２で封止されず、モールド樹脂２の外部に露出する。

その後、モールド金型のキャビティの外部に漏出した樹脂のバリ取りを行い、続いて、モールド樹脂２の外部の不要なリードフレームＬＦを切断・除去することにより、前記図１〜図５に示した本実施の形態の小型面実装パッケージが完成する。

次に、上記した小型面実装パッケージの製造方法の効果について説明する。上記のようなリードフレームＬＦにチップ１を搭載する一つの方法として、まず、図１６（ａ）に示すように、Ａｇペーストのような液状の接着剤１７をノズル１６の先端からリードフレームＬＦ上に塗布し、次に、図１６（ｂ）に示すように、リードフレームＬＦ上にチップ１を搭載した後、ベークを行って接着剤１７を硬化させる方法がある。しかし、このようなダイボンディング方法には、以下のようなデメリットがある。

まず、リードフレームＬＦ上に液状の接着剤１７を塗布する方法は、接着剤１７の塗布量にばらつきが生じ易い。そのため、ベーク後の接着剤１７の膜厚がばらつき易く、リードフレームＬＦとチップ１との接続寿命に大きなばらつきが発生する。

また、液状の接着剤１７は、ベーク時に濡れ広がりが発生し易いので、ゲートフレーム６のような狭い領域に適正量を塗布することが難しい。そのため、濡れ広がりが発生してもゲートフレーム６の裏面に接着剤１７が回り込まないように、ゲートフレーム６の幅をある程度広げる必要がある。しかし、ゲートフレーム６の幅を広くすると、その分、ソースフレーム５の幅を狭くする必要が生じるので、パッケージの放熱性が低下したり、パワーＭＯＳＦＥＴのオン抵抗が高くなったりする。

また、液状の接着剤１７が塗布されたリードフレームＬＦ上にチップ１を載せると、図１７に示すように、チップ１に傾きが発生し易い。チップ１に傾きが発生すると、チップ１の裏面とリードフレームＬＦのチップ搭載面とが平行にならないので、ドレイン電極８の全面をモールド樹脂２の外部に均一に露出させることができない。

これに対し、前述した本実施の形態の製造方法では、まず、半導体ウエハ１Ａの主面にスクリーン印刷法で接着剤７を供給して半硬化させた後、半導体ウエハ１Ａをダイシングしてチップ１を取得し、次に、このチップ１をリードフレームＬＦ上に搭載した後、接着剤７を完全硬化させる。従って、このようなダイボンディング方法には、以下のようなメリットがある。

まず、半導体ウエハ１Ａの主面にスクリーン印刷法で供給する接着剤７の膜厚は、スクリーン印刷用メタルマスクの厚さを制御することによって容易に制御可能である。これにより、ソースパッド３の表面およびゲートパッド４の表面に形成された接着剤７の膜厚にばらつきが発生し難くなるので、リードフレームＬＦとチップ１との接続寿命のばらつきを抑制することができる。

また、本実施の形態の製造方法は、ベーク時に接着剤７の濡れ広がりが抑制されるので、完全硬化後の接着剤７の側壁は、図１３に示すように、チップ１の主面およびリードフレームＬＦのチップ搭載面に対してほぼ垂直となる。従って、ゲートフレーム６とゲートパッド４の狭い隙間に適正量の接着剤７を介在させることができる。これにより、リードフレームＬＦを設計する際に、ゲートフレーム６の幅を狭く、ソースフレーム５の幅を広くすることができるので、パッケージの放熱性を向上させることができる。また、パワーＭＯＳＦＥＴのオン抵抗を低減することができる。

また、リードフレームＬＦ上にチップ１を搭載する際に接着剤７が半硬化しているので、チップ１に傾きが発生し難く、チップ１の裏面をリードフレームＬＦのチップ搭載面に対して平行に保つことができる。従って、チップ１の裏面全体をモールド樹脂２の外部に均一に露出させることができる。

図１８は、本実施の形態の小型面実装パッケージが実装される配線基板１１の平面図である。図１８に示すように、配線基板１１の上面には、ドレイン電極配線１２、ソース電極配線１３およびゲート電極配線１４が形成されている。

図１９は、図１８に示す配線基板１１の上面に本実施の形態の小型面実装パッケージを実装した状態を示す平面図、図２０（ａ）は、図１９のＥ−Ｅ’線に沿った断面図、図２０（ｂ）は、図１９のＦ−Ｆ’線に沿った断面図である。

小型面実装パッケージを配線基板１１に実装するには、まず、配線基板１１のドレイン電極配線１２、ソース電極配線１３およびゲート電極配線１４のそれぞれの表面にスクリーン印刷法などを用いて半田ペーストからなる接合材１５を供給する。次に、配線基板１１の上面に小型面実装パッケージを位置決めする。すなわち、モールド樹脂２の一面から露出したチップ１のドレイン電極８を配線基板１１のドレイン電極配線１２上に位置決めする。また、ソースフレーム５の一端（第３の部分５ｃ）をソース電極配線１３上に位置決めし、ゲートフレーム６の一端（第３の部分６ｃ）をゲート電極配線１４上に位置決めする。次に、この状態で配線基板１１をベークし、接合材１５をリフローさせることによって、小型面実装パッケージの実装が完了する。

本実施の形態の小型面実装パッケージは、ソースフレーム５の一端（第３の部分５ｃ）およびゲートフレーム６の一端（第３の部分６ｃ）がそれぞれモールド樹脂２の一辺から外部に露出している。従って、図１９および図２０に示すように、この小型面実装パッケージを配線基板１１上に実装したとき、ソースフレーム５とソース電極配線１３との接続部およびゲートフレーム６とゲート電極配線１４との接続部が配線基板１１の上方から容易に視認できる。これにより、実装後の外観検査工程でソースフレーム５とソース電極配線１３との接続状態およびゲートフレーム６とゲート電極配線１４との接続状態を容易に確認することができるので、配線基板１１に対する小型面実装パッケージの接続信頼性を向上させることができる。

なお、本実施の形態のパッケージ構造では、チップ１のドレイン電極８と配線基板１１のドレイン電極配線１２との接続部の視認性が低い。しかし、ドレイン電極８とドレイン電極配線１２との接続部は、ゲートフレーム６とゲート電極配線１４との接続部に比べて面積が大幅に広い。従って、ドレイン電極８とドレイン電極配線１２との接続不良が発生する可能性は極めて低いので、配線基板１１に対する小型面実装パッケージの接続信頼性を低下させる恐れはない。

（実施の形態２）
図２１は、本実施の形態２の小型面実装パッケージの上面を示す平面図、図２２は、本実施の形態２の小型面実装パッケージの下面（配線基板実装面）を示す平面図、図２３は、図２１のＧ−Ｇ’線に沿った断面図、図２４は、図２１のＨ−Ｈ’線に沿った断面図である。

本実施の形態の小型面実装パッケージの特徴は、ソースフレーム５の第３の部分５ｃ、およびゲートフレーム６の第３の部分５ｃをそれぞれ長くし、モールド樹脂２の側面から横方向に突出させたことにある。

図２５は、本実施の形態の小型面実装パッケージを配線基板１１の上面に実装した状態を示しており、（ａ）は、ソースフレーム５の延在方向に沿った断面図、（ｂ）は、ゲートフレーム６の延在方向に沿った断面図である。

図２５に示すように、この小型面実装パッケージを配線基板１１上に実装すると、前記実施の形態１の小型面実装パッケージと比較して、ソースフレーム５とソース電極配線１３との接続部およびゲートフレーム６とゲート電極配線１４との接続部がより確実に視認できる。従って、配線基板１１に対する小型面実装パッケージの接続信頼性をより一層向上させることができる。

なお、前述したように、パワーＭＯＳＦＥＴが形成されたチップ１を封止する小型面実装パッケージにおいては、ソースパッド３に比べて面積が大幅に小さいゲートパッド４とゲート電極配線１４との接続信頼性が特に問題となる。従って、図２６〜図２８に示すように、ゲートフレーム６の第３の部分５ｃをモールド樹脂２の側面から横方向に突出させ、ソースフレーム５の第３の部分５ｃは、前記実施の形態１と同じように、モールド樹脂２の側面で終端させるようにしてもよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

前記実施の形態では、パワーＭＯＳＦＥＴが形成されたチップを封止する小型面実装パッケージを例示したが、本発明は、これに限定されるものではなく、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）が形成されたチップを封止する小型面実装パッケージに適用することもできる。

本発明は、パワーＭＯＳＦＥＴなどの電力用トランジスタが形成された半導体チップを封止する半導体装置のパッケージ構造に適用することができる。

１ 半導体チップ
２ モールド樹脂
３ ソースパッド
４ ゲートパッド
５ ソースフレーム
６ ゲートフレーム
７ 接着剤
８ ドレイン電極
９ 段差部
１０ ドレインフレーム
１０ａ ドレインリード
１１ 配線基板
１２ ドレイン電極配線
１３ ソース電極配線
１４ ゲート電極配線
１５ 接合材
１６ ノズル
１７ 接着剤
１９ 表面保護膜
２０ ｎ^＋型単結晶シリコン基板
２１ ｎ⁻型単結晶シリコン層
２２ ｐ型ウエル
２３ 酸化シリコン膜
２４ 溝
２５ 酸化シリコン膜
２６Ａ 多結晶シリコン膜
２６Ｂ ゲート引き出し電極
２７ ｐ⁻型半導体領域
２８ ｐ型半導体領域
２９ ｎ^＋型半導体領域
３０、３１ 酸化シリコン膜
３２、３３ 接続孔
３４ ｐ^＋型半導体領域
４１ 配線基板
４２ ドレイン電極配線
４３ ソース電極配線
４４ ゲート電極配線
ＬＦ リードフレーム

Claims (12)

1. 主面、および前記主面と反対側の裏面を有し、前記主面には前記主面に形成された電力用トランジスタのソースに接続されたソースパッド、および前記電力用トランジスタのゲート電極に接続されたゲートパッドが形成され、前記裏面には前記電力用トランジスタのドレインに接続されたドレイン電極が形成された半導体チップと、
   一端が前記半導体チップの前記ソースパッド上に延在し、導電性接着剤を介して前記ソースパッドに電気的に接続されたソースフレームと、
   一端が前記半導体チップの前記ゲートパッド上に延在し、前記導電性接着剤を介して前記ゲートパッドに電気的に接続されたゲートフレームと、
   前記半導体チップ、前記ソースフレーム、および前記ゲートフレームを封止する樹脂封止体と、
   を有し、
   前記ドレイン電極が形成された前記半導体チップの前記裏面は、前記樹脂封止体の下面から外部に露出し、
   前記ソースフレームは、前記一端が前記樹脂封止体の上面から外部に露出すると共に、その他端が前記樹脂封止体の下面から外部に露出し、
   前記ゲートフレームは、その他端が前記樹脂封止体の下面から外部に露出していることを特徴とする半導体装置。
2. 前記ゲートフレームの前記一端の厚さは、前記ソースフレームの前記一端の厚さよりも薄く、
   前記ゲートフレームの前記一端は、前記樹脂封止体の上面から外部に露出していないことを特徴とする請求項１記載の半導体装置。
3. 前記ゲートフレームは、その他端が前記樹脂封止体の側面から外方に突出していることを特徴とする請求項１記載の半導体装置。
4. 前記ソースフレームは、その他端が前記樹脂封止体の側面から外方に突出していることを特徴とする請求項３記載の半導体装置。
5. 前記導電性接着剤は、第１の温度で硬化する第１の樹脂成分と、前記第１の温度よりも高い第２の温度で硬化する第２の樹脂成分とを含んでいることを特徴とする請求項１記載の半導体装置。
6. 前記導電性接着剤に含まれる導電性成分は、Ａｇフィラーであることを特徴とする請求項５記載の半導体装置。
7. 前記ソースパッドの面積は、前記ゲートパッドの面積よりも大きく、
   前記ソースフレームの前記一端の幅は、前記ゲートフレームの前記一端の幅よりも大きいことを特徴とする請求項１記載の半導体装置。
8. 前記ソースパッドと前記ソースフレームとの間に介在する前記導電性接着剤の側壁部は、前記ソースパッドの表面と垂直に交わり、
   前記ゲートパッドと前記ゲートフレームとの間に介在する前記導電性接着剤の側壁部は、前記ゲートパッドの表面と垂直に交わっていることを特徴とする請求項１記載の半導体装置。
9. 以下の工程を含むことを特徴とする半導体装置の製造方法：
   （ａ）主面、および前記主面と反対側の裏面を有し、前記主面には電力用トランジスタと、前記電力用トランジスタのソースに接続されたソースパッドと、前記電力用トランジスタのゲート電極に接続されたゲートパッドが形成され、前記裏面には前記電力用トランジスタのドレインに接続されたドレイン電極が形成された半導体ウエハを用意する工程、
   （ｂ）第１の温度で硬化する第１の樹脂成分と、前記第１の温度よりも高い第２の温度で硬化する第２の樹脂成分とを含む導電性接着剤を用意する工程、
   （ｃ）ソースフレームおよびゲートフレームを有するリードフレームを用意する工程、
   （ｄ）前記半導体ウエハの主面に形成された前記ソースパッドおよび前記ゲートパッドのそれぞれの表面に前記導電性接着剤を供給する工程、
   （ｅ）前記（ｄ）工程の後、前記半導体ウエハを前記第１の温度以上、かつ前記第２の温度未満の温度でベークし、前記導電性接着剤に含まれる前記第１の樹脂成分のみを硬化させる工程、
   （ｆ）前記（ｅ）工程の後、前記半導体ウエハをダイシングすることによって、前記ソースパッドおよび前記ゲートパッドのそれぞれの表面に前記導電性接着剤が被着された半導体チップを取得する工程、
   （ｇ）前記リードフレーム上に前記半導体チップを搭載し、前記リードフレームの前記ソースフレームと前記半導体チップの前記ソースパッドを対向配置すると共に、前記リードフレームの前記ゲートフレームと前記半導体チップの前記ゲートパッドを対向配置する工程、
   （ｈ）前記（ｇ）工程の後、前記リードフレームおよび前記半導体チップを前記第２の温度以上の温度でベークし、前記導電性接着剤に含まれる前記第２の樹脂成分を硬化させることによって、前記導電性接着剤を介して前記ソースフレームと前記ソースパッドを電気的に接続すると共に、前記導電性接着剤を介して前記ゲートフレームと前記ゲートパッドを電気的に接続する工程、
   （ｉ）前記（ｈ）工程の後、前記半導体チップ、前記ソースフレーム、および前記ゲートフレームを樹脂封止体で封止する工程、
   （ｊ）前記樹脂封止体の外部に露出した前記リードフレームの不要部分を切断・除去する工程。
10. 前記ドレイン電極が形成された前記半導体チップの前記裏面は、前記樹脂封止体の下面から外部に露出し、
    前記ソースフレームは、その一端が前記樹脂封止体の上面から外部に露出することを特徴とする請求項９記載の半導体装置の製造方法。
11. 前記ソースパッドの面積は、前記ゲートパッドの面積よりも大きいことを特徴とする請求項９記載の半導体装置の製造方法。
12. 前記導電性接着剤に含まれる導電性成分は、Ａｇフィラーであることを特徴とする請求項９記載の半導体装置の製造方法。

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