JP2011176206A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】配線基板に対する接続信頼性が高いパッケージ構造を有する半導体装置を提供する。
【解決手段】小型面実装パッケージは、ソースフレーム5の一端(第3の部分5c)およびゲートフレーム6の一端(第3の部分6c)がそれぞれモールド樹脂2の一辺から外部に露出している。従って、この小型面実装パッケージを配線基板11上に実装すると、ソースフレーム5とソース電極配線13との接続部およびゲートフレーム6とゲート電極配線14との接続部は、配線基板11の上方から容易に視認することができる。
【選択図】図20
【解決手段】小型面実装パッケージは、ソースフレーム5の一端(第3の部分5c)およびゲートフレーム6の一端(第3の部分6c)がそれぞれモールド樹脂2の一辺から外部に露出している。従って、この小型面実装パッケージを配線基板11上に実装すると、ソースフレーム5とソース電極配線13との接続部およびゲートフレーム6とゲート電極配線14との接続部は、配線基板11の上方から容易に視認することができる。
【選択図】図20
Description
本発明は、半導体装置およびその製造技術に関し、特に、パワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)などの電力用トランジスタが形成された半導体チップを封止する半導体装置およびその製造に適用して有効な技術に関する。
携帯型電子機器、自動車用電装品、家電製品、OA機器などの高機能化に伴い、それらの電源に用いるパワーMOSFETの発熱量が増加している。そのため、パワーMOSFETを搭載するリードフレーム型の半導体装置(以下、半導体パッケージともいう)に対し、電気的なオン抵抗および熱抵抗で表されるパッケージ性能の向上が求められている。また、上記した各種機器の小型化に伴い、パワーMOSFETを搭載する半導体パッケージに対する薄型化の要望も強まっている。
上記のような要望に応じて開発された半導体パッケージの一例を図29に示す。なお、このような構造を有する半導体パッケージについては、特許文献1(特開2003−86737号公報)および特許文献2(特表2005−506691号公報)に記載がある。
図29に示すように、パワーMOSFETが形成された半導体チップ1の裏面(図29では上面)には、パワーMOSFETのドレインに接続されたドレイン電極8が形成されている。ドレイン電極8は、Agペーストのような導電性の接着剤17を介してリードフレームのダイパッド部(ドレインフレーム10)に接合されている。また、半導体チップ1の主面(図29では下面)には、パワーMOSFETのソースに接続されたソースパッド3と、ゲート電極に接続されたゲートパッド4が形成されている。ソースパッド3は、パワーMOSFETのオン抵抗を低減するために、ゲートパッド4よりも広い面積で形成されている。
上記半導体チップ1は、ソースパッド3およびゲートパッド4が形成された主面のみがパッケージの下面から露出するようにモールド樹脂2で封止されている。また、ドレインフレーム10は、その両端部(ドレインリード10a)のみがパッケージの下面から露出するようにモールド樹脂2で封止されている。つまり、図29に示す半導体パッケージは、半導体チップ1の主面およびドレインリード10aがモールド樹脂2の一面から外部に露出する構造になっている。
図30は、上記半導体パッケージを配線基板11に実装した状態を示す断面図である。配線基板41の上面には、ドレイン電極配線42、ソース電極配線43およびゲート電極配線44が形成されており、モールド樹脂2の一面から露出したドレインリード10a、ソースパッド3およびゲートパッド4のそれぞれは、半田ペーストなどの接合材15を介して配線基板41の上記電極配線(ドレイン電極配線42、ソース電極配線43およびゲート電極配線44)と電気的に接続される。
上記した半導体パッケージによれば、半導体チップ1の主面のソースパッド3およびゲートパッド4と、配線基板41のソース電極配線43およびゲート電極配線44とを、金属ワイヤやリードなどを介さずにダイレクトに接続できるので、前述したパッケージ性能(オン抵抗および熱抵抗)が向上し、かつパッケージの薄型化を推進することができる。
図29に示した半導体パッケージは、図30に示したように、ドレインリード10a、ソースパッド3およびゲートパッド4が露出したモールド樹脂2の一面が配線基板41の上面と対向するように実装される。
このとき、モールド樹脂2の端部に位置するドレインリード10aと配線基板41のドレイン電極配線42との接続状態は、配線基板41の上方から容易に視認することができる。しかし、モールド樹脂2の一面の中央部付近に配置されたソースパッド3およびゲートパッド4は、配線基板41のソース電極配線43およびゲート電極配線44との接続状態が配線基板41の上方から視認できないので、接続不良が発生しても容易に検出することができないという問題がある。
例えば、ソースパッド3とソース電極配線43、またはゲートパッド4とゲート電極配線44とが極少量の接合材15を介して電気的に接続されている場合には、半導体チップ1を配線基板41に実装した後に両者の導通試験を行っても断線不良が検出されないため、接続信頼性が低いにもかかわらず合格品とされてしまう。特に、ソースパッド3に比べて面積が大幅に小さいゲートパッド4とゲート電極配線44とを接続する接合材15は、小さな熱負荷や機械的負荷によって容易に破壊されるので、この接合材15の量が不足した場合には、半導体チップ1を配線基板41に実装した後に断線が発生し易くなる。
その対策として、例えばゲート電極配線44の表面に供給する接合材15の量を増やすことが考えられる。しかし、この場合は、半導体チップ1の主面内で互いに近接して配置されたソースパッド3とゲートパッド4が接合材15を介して短絡する恐れがあるので、接合材15の供給量を増やすことには限界がある。
このように、図29に示した従来の半導体パッケージは、モールド樹脂2の一面から露出した半導体チップ1のソースパッド3およびゲートパッド4と、配線基板41のソース電極配線43およびゲート電極配線44との接続状態を容易に確認できないことから、配線基板41との接続信頼性に乏しいという課題が存在する。
本発明の目的は、パワーMOSFETなどの電力用トランジスタが形成された半導体チップを封止する半導体パッケージの高性能化(オン抵抗および熱抵抗の低減)を推進することにある。
本発明の他の目的は、パワーMOSFETなどの電力用トランジスタが形成された半導体チップを封止する半導体パッケージの薄型化を推進することにある。
本発明の他の目的は、パワーMOSFETなどの電力用トランジスタが形成された半導体チップを封止する半導体パッケージと配線基板との接続信頼性を向上させることにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の一態様である半導体装置は、
主面、および前記主面と反対側の裏面を有し、前記主面には前記主面に形成された電力用トランジスタのソースに接続されたソースパッド、および前記電力用トランジスタのゲート電極に接続されたゲートパッドが形成され、前記裏面には前記電力用トランジスタのドレインに接続されたドレイン電極が形成された半導体チップと、
一端が前記半導体チップの前記ソースパッド上に延在し、導電性接着剤を介して前記ソースパッドに電気的に接続されたソースフレームと、
一端が前記半導体チップの前記ゲートパッド上に延在し、前記導電性接着剤を介して前記ゲートパッドに電気的に接続されたゲートフレームと、
前記半導体チップ、前記ソースフレーム、および前記ゲートフレームを封止する樹脂封止体とを有し、
前記ドレイン電極が形成された前記半導体チップの前記裏面は、前記樹脂封止体の下面から外部に露出し、
前記ソースフレームは、前記一端が前記樹脂封止体の上面から外部に露出すると共に、その他端が前記樹脂封止体の下面から外部に露出し、
前記ゲートフレームは、その他端が前記樹脂封止体の下面から外部に露出している。
主面、および前記主面と反対側の裏面を有し、前記主面には前記主面に形成された電力用トランジスタのソースに接続されたソースパッド、および前記電力用トランジスタのゲート電極に接続されたゲートパッドが形成され、前記裏面には前記電力用トランジスタのドレインに接続されたドレイン電極が形成された半導体チップと、
一端が前記半導体チップの前記ソースパッド上に延在し、導電性接着剤を介して前記ソースパッドに電気的に接続されたソースフレームと、
一端が前記半導体チップの前記ゲートパッド上に延在し、前記導電性接着剤を介して前記ゲートパッドに電気的に接続されたゲートフレームと、
前記半導体チップ、前記ソースフレーム、および前記ゲートフレームを封止する樹脂封止体とを有し、
前記ドレイン電極が形成された前記半導体チップの前記裏面は、前記樹脂封止体の下面から外部に露出し、
前記ソースフレームは、前記一端が前記樹脂封止体の上面から外部に露出すると共に、その他端が前記樹脂封止体の下面から外部に露出し、
前記ゲートフレームは、その他端が前記樹脂封止体の下面から外部に露出している。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
本発明の一態様である上記半導体装置を配線基板上に実装すると、ソースフレームと配線基板との接続部、およびゲートフレームと配線基板との接続部が配線基板の上方から容易に視認できる。これにより、実装後の外観検査工程でソースフレームと配線基板との接続、およびゲートフレームと配線基板との接続状態を容易に確認することができるので、配線基板に対する半導体装置の接続信頼性を向上させることができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合がある。
(実施の形態1)
本実施の形態1の半導体装置は、パワーMOSFETが形成された半導体チップを封止する小型面実装パッケージに適用したものであり、図1は、小型面実装パッケージの上面を示す平面図、図2は、小型面実装パッケージの下面(配線基板実装面)を示す平面図、図3は、図1のA−A’線に沿った断面図、図4は、図1のB−B’線に沿った断面図、図5は、モールド樹脂の一部を取り除いて内部構造を示した小型面実装パッケージの平面図であり、(a)は半導体チップの上方に配置されたソースフレームおよびゲートフレームのレイアウトを示す平面図、(b)は半導体チップの主面に形成されたソースパッドおよびゲートパッドのレイアウトを示す平面図である。
本実施の形態1の半導体装置は、パワーMOSFETが形成された半導体チップを封止する小型面実装パッケージに適用したものであり、図1は、小型面実装パッケージの上面を示す平面図、図2は、小型面実装パッケージの下面(配線基板実装面)を示す平面図、図3は、図1のA−A’線に沿った断面図、図4は、図1のB−B’線に沿った断面図、図5は、モールド樹脂の一部を取り除いて内部構造を示した小型面実装パッケージの平面図であり、(a)は半導体チップの上方に配置されたソースフレームおよびゲートフレームのレイアウトを示す平面図、(b)は半導体チップの主面に形成されたソースパッドおよびゲートパッドのレイアウトを示す平面図である。
本実施の形態の小型面実装パッケージは、半導体チップ(以下、単にチップという)1、ソースフレーム5、およびゲートフレーム6をモールド樹脂2で封止した構造を有している。
モールド樹脂2は、例えばフェノール系硬化剤、シリコーンゴム、およびフィラーなどが添加されたエポキシ系の熱硬化性樹脂からなり、大量生産に適したトランスファーモールディング法によって成形されている。トランスファーモールディング法は、ポット、ランナー、レジン注入ゲート、およびキャビティなどを備えた成形金型(モールド金型)を使用し、ポットからランナーとレジン注入ゲートを通してキャビティの内部に溶融した熱硬化性樹脂を注入して樹脂封止体を形成する方法である。
上記モールド樹脂2によって封止されたチップ1は、厚さが160μm程度の単結晶シリコン基板からなり、図1〜図5には示さないが、その主面(素子形成面)には、電力用トランジスタの一種であるパワーMOSFETが形成されている。
上記チップ1の主面に形成されたパワーMOSFETは、ポリイミド樹脂のような絶縁性の表面保護膜19によって覆われている。また、チップ1の主面には、上記表面保護膜19の一部を除去することによって、ソースパッド(ソース電極)3およびゲートパッド4が形成されている。ソースパッド3はパワーMOSFETのソースに接続されており、ゲートパッド4はパワーMOSFETのゲート電極に接続されている。ソースパッド3は、パワーMOSFETのオン抵抗の低減、およびパッケージの熱抵抗の低減を図るために、ゲートパッド4よりも広い面積で形成されている。一方、パワーMOSFETのドレインを構成するチップ1の裏面は、その全面がモールド樹脂2の下面から外部に露出している。モールド樹脂2の下面から露出したチップ1の裏面には、金属膜からなるドレイン電極8が形成されている。ドレイン電極8は、後述する配線基板の電極配線に接続される外部接続端子(ドレイン端子)を構成している。
上記チップ1の主面に形成されたソースパッド3の表面には、導電性の接着剤7を介してソースフレーム5が電気的、かつ機械的に接続されている。この接着剤7は、例えばAgフィラーと2種類の樹脂成分とを含むAgペーストである。2種類の樹脂成分は、互いに異なった硬化温度を有しており、低温のベーク処理によって一方の樹脂成分が硬化し、高温のベーク処理硬によってもう一方の樹脂成分が硬化する性質を備えている。従って、高温のベーク処理時には低温のベーク処理時に硬化した樹脂成分が再溶融せず、低温のベーク処理時の膜厚が維持されるという特徴がある。なお、導電性の接着剤7は、上記Agペーストに代えて、例えばSn−Sbなどを主成分とする半田ペーストで構成することもできる。
上記接着剤7を介してソースパッド3の表面に接続されたソースフレーム5は、熱伝導率および電気伝導率が高い金属、例えばCuまたはCu合金からなり、その板厚は200μm程度である。このソースフレーム5の表面には、例えばPd膜を主成分とし、その上下にNi膜とAu膜とを積層した3層構造(Ni/Pd/Au)のメッキ層(図示せず)が形成されている。
図3に示すように、ソースフレーム5は、チップ1の主面の上方に位置する第1の部分5aと、第1の部分5aと一体に形成され、第1の部分5aからチップ1の裏面側に向かって延びる第2の部分5bと、第2の部分5bと一体に形成され、モールド樹脂2の側面で終端する第3の部分5cとで構成されている。
上記ソースフレーム5の第1の部分5aは、パワーMOSFETのオン抵抗を低減するために、ソースパッド3よりも広い面積で形成され、ソースパッド3の全面を覆うように配置されている。また、第1の部分5aは、パッケージの熱抵抗を低減するために、その上面がモールド樹脂2の上面から外部に露出している。さらに、第1の部分5aの先端には、段差部9が設けられている(図3参照)。この段差部9は、モールド樹脂2とソースフレーム5との界面に外部から浸入した水分などによる両者の剥離を抑えるためのロック機構である。ソースフレーム5の第1の部分5aをモールド樹脂2の外部に露出させた構造では、モールド樹脂2とソースフレーム5との界面に水分が浸入し易くなるので、上記段差部11は、界面剥離を抑える有効な対策となる。
上記ソースフレーム5の第3の部分5cは、その下面がモールド樹脂2の下面から外部に露出し、後述する配線基板の電極配線に接続される外部接続端子(ソース端子)を構成している。また、第3の部分5cの側面は、モールド樹脂2の側面から外部に露出している。
上記チップ1の主面に形成されたゲートパッド4の表面には、Agペーストからなる導電性の接着剤7を介してゲートフレーム6が電気的、かつ機械的に接続されている。このゲートフレーム6は、上記ソースフレーム5と同じ金属材料からなり、その表面には前述した3層構造(Ni/Pd/Au)のメッキ層(図示せず)が形成されている。
図4に示すように、ゲートフレーム6は、チップ1の主面の上方に位置する第1の部分6aと、第1の部分6aと一体に形成され、第1の部分6aからチップ1の裏面側に向かって延びる第2の部分6bと、第2の部分6bと一体に形成され、モールド樹脂2の側面で終端する第3の部分6cとで構成されている。
上記ゲートフレーム6の第1の部分6aは、ソースパッド3よりも面積の小さいゲートパッド4との接続を確実にするために、ゲートパッド4よりも広い面積で形成され、ゲートパッド4の全面を覆うように配置されている。一方、ゲートフレーム6の第3の部分6cは、その下面がモールド樹脂2の下面から外部に露出し、後述する配線基板の電極配線に接続される外部接続端子(ゲート端子)を構成している。また、第3の部分5cの側面は、モールド樹脂2の側面から外部に露出している。
上記ゲートフレーム6の第2の部分6bと第3の部分6cは、ソースフレーム5と同じ板厚(160μm程度)を有しているが、チップ1の主面の上方に位置する第1の部分6aは、ソースフレーム5よりも薄い板厚(例えば120μm〜130μm程度)となっている。このため、図4に示すように、ゲートフレーム6の第1の部分6aの上面はモールド樹脂2で覆われており、モールド樹脂2の外部には露出していない。
なお、ゲートフレーム6の第1の部分6aの板厚をソースフレーム5と同一にし、ソースフレーム5の第1の部分5aとゲートフレーム6の第1の部分6aをモールド樹脂2の上面から外部に露出させることも可能である。しかし、このようにすると、モールド樹脂2の上面に導電性の異物や水分が付着したときなどに、互いに近接して配置された第1の部分5a(ゲート電極)と第1の部分6a(ソース)とが短絡する恐れがある。
また、パッケージの熱抵抗を低減する目的で、モールド樹脂2の上面に金属製の冷却フィンを接続する場合がある。このとき、ソースフレーム5の第1の部分5aとゲートフレーム6の第1の部分6aとがモールド樹脂2の外部に露出していると、両者が冷却フィンを介して短絡する恐れがある。
また、ゲートフレーム6の第1の部分6aは、ソースフレーム5の第1の部分5aに比べて面積が大幅に小さい。そのため、ゲートフレーム6の第1の部分6aをモールド樹脂2の外部に露出させたとしても、パッケージの熱抵抗を低減させる効果は極めて小さい。従って、パッケージの信頼性の観点からは、ゲートフレーム6の第1の部分6aをモールド樹脂2の外部に露出させないことが望ましい。
図6は、上記チップ1に形成されたトレンチゲート型nチャネルパワーMOSFETを示す要部断面図である。n+型単結晶シリコン基板20の主面には、n−型単結晶シリコン層21がエピタキシャル成長法によって形成されている。n+型単結晶シリコン基板20およびn−型単結晶シリコン層21は、パワーMOSFETのドレインを構成している。
n−型単結晶シリコン層21の一部には、p型ウエル22が形成されている。また、n−型単結晶シリコン層21の表面の一部には、酸化シリコン膜23が形成されており、他の一部には複数の溝24が形成されている。n−型単結晶シリコン層21の表面のうち、酸化シリコン膜23で覆われた領域は、素子分離領域を構成し、溝24が形成された領域は、素子形成領域(アクティブ領域)を構成している。図示はしないが、溝24の平面形状は、四角形、六角形、八角形などの多角形または一方向に延在するストライプである。
溝24の底部および側壁には、パワーMOSFETのゲート酸化膜を構成する酸化シリコン膜25が形成されている。また、溝24の内部には、パワーMOSFETのゲート電極を構成する多結晶シリコン膜26Aが埋め込まれている。一方、酸化シリコン膜23の上部には、上記ゲート電極を構成する多結晶シリコン膜26Aと同一工程で堆積した多結晶シリコン膜からなるゲート引き出し電極26Bが形成されている。ゲート電極(多結晶シリコン膜26A)とゲート引き出し電極26Bは、図示しない領域で電気的に接続されている。
素子形成領域のn−型単結晶シリコン層21には、溝24よりも浅いp−型半導体領域27が形成されている。このp−型半導体領域27は、パワーMOSFETのチャネル層を構成している。p−型半導体領域27の上部には、p−型半導体領域27より不純物濃度の高いp型半導体領域28が形成されており、さらにp型半導体領域28の上部には、n+型半導体領域29が形成されている。p型半導体領域28は、パワーMOSFETのパンチスルーストッパー層を構成し、n+型半導体領域29は、ソースを構成している。
上記パワーMOSFETが形成された素子形成領域の上部、およびゲート引き出し電極26Bが形成された素子分離領域の上部には、2層の酸化シリコン膜30、31が形成されている。素子形成領域には、酸化シリコン膜31、30、p型半導体領域28およびn+型半導体領域29を貫通してp−型半導体領域27に達する接続孔32が形成されている。また、素子分離領域には、酸化シリコン膜31、30を貫通してゲート引き出し電極26Bに達する接続孔33が形成されている。
接続孔32、33の内部を含む酸化シリコン膜31の上部には、薄いTiW(チタンタングステン)膜と厚いAl膜との積層膜からなるソースパッド3およびゲートパッド4が形成されている。素子形成領域に形成されたソースパッド3は、接続孔32を通じてパワーMOSFETのソース(n+型半導体領域29)に電気的に接続されている。この接続孔32の底部には、ソースパッド3とp−型半導体領域27とをオーミック接触させるためのp+型半導体領域34が形成されている。また、素子分離領域に形成されたゲートパッド4は、接続孔33の下部のゲート引き出し電極26Bを介してパワーMOSFETのゲート電極(多結晶シリコン膜26A)に接続されている。
チップ1の最表面は、ソースパッド3およびゲートパッド4が形成された領域を除き、表面保護膜19で覆われている。また、チップ1の裏面、すなわちn+型単結晶シリコン基板20の裏面には、金属膜からなるドレイン電極8が形成されている。
このように、本実施の形態の小型面実装パッケージは、モールド樹脂2に比べて熱伝導率が高い金属材料で構成されたソースフレーム5の一部(第1の部分5a)をモールド樹脂2の上面から外部に露出させ、かつチップ1の裏面(ドレイン電極8)をモールド樹脂2の下面から外部に露出させる。この構造によれば、熱の発生源であるチップ1の主面側および裏面側が共に放熱性に優れた構造となるので、パワーMOSFETが形成されたチップ1を封止する小型面実装パッケージの熱抵抗を大幅に低減することができる。
また、チップ1のソースパッド3と、このソースパッド3よりも面積の大きいソースフレーム5とを電気的に接続することにより、ソースパッド3とソースフレーム5との接触抵抗が低減されるので、パワーMOSFETのオン抵抗を低減することができる。
また、上記の構造によれば、パッケージの厚さがチップ1の厚さ+ソースフレーム5の厚さにほぼ等しくなるので、パワーMOSFETが形成されたチップ1を封止する小型面実装パッケージを大幅に薄型化することができる。
次に、図7〜図15を参照しながら、上記小型面実装パッケージの製造方法の一例を説明する。図7は、小型面実装パッケージの製造方法を示すフロー図、図8〜図15は、各プロセスの詳細説明図である。
まず、図8に示す半導体ウエハ1Aの主面に、周知の製造方法に従ってパワーMOSFETを形成した後、半導体ウエハ1Aの裏面を研削することによって、半導体ウエハ1Aの厚さを160μm程度まで薄くする。次に、図8には示さないが、半導体ウエハ1Aの裏面に金属膜を形成することによって、ドレイン電極8を形成する。
次に、図9に示すように、半導体ウエハ1Aの主面に形成されたソースパッド3の表面およびゲートパッド4の表面にスクリーン印刷法を用いて接着剤7を供給し、続いて、半導体ウエハ1Aをベークすることによって、接着剤7を半硬化させる。前述したように、接着剤7には、互いに異なった硬化温度を有する2種類の樹脂成分が含まれており、このベーク工程では、一方の樹脂成分のみが硬化する。その後、半導体ウエハ1Aをダイシングすることによって、複数個のチップ1を得る。
また、上記作業と並行して、図10および図11に示すリードフレームLFを用意する。図11の(a)は図10のC−C’線に沿った断面図であり、(b)はD−D’線に沿った断面図である。図11に示すように、リードフレームLFのソースフレーム5およびゲートフレーム6には、あらかじめプレスによって曲げ加工が施されている。
次に、図12および図13に示すように、リードフレームLF上にチップ1を搭載する。このとき、ソースフレーム5とソースパッド3、およびゲートフレーム6とゲートパッド4がそれぞれ対向するように、リードフレームLFとチップ1の位置合わせを行う。
次に、この状態でリードフレームLFとチップ1をベークし、接着剤7を完全硬化させる。このベーク処理により、ソースフレーム5とソースパッド3、およびゲートフレーム6とゲートパッド4がそれぞれ接着剤7を介して電気的、かつ機械的に接続される。このベーク処理では、前述した半導体ウエハ1Aのベーク処理で硬化しなかった樹脂成分のみが硬化し、もう一方の樹脂成分は再溶融しないので、接着剤7の膜厚は、半硬化時の膜厚がそのまま維持される。
次に、上記リードフレームLFを図示しないモールド金型に装着し、図14および図15に示すように、チップ1、ソースフレーム5およびゲートフレーム6をモールド樹脂2で封止する。このとき、チップ1の裏面(ドレイン電極8)およびソースフレーム5の一部(第1の部分5a)の表面は、モールド樹脂2で封止されず、モールド樹脂2の外部に露出する。
その後、モールド金型のキャビティの外部に漏出した樹脂のバリ取りを行い、続いて、モールド樹脂2の外部の不要なリードフレームLFを切断・除去することにより、前記図1〜図5に示した本実施の形態の小型面実装パッケージが完成する。
次に、上記した小型面実装パッケージの製造方法の効果について説明する。上記のようなリードフレームLFにチップ1を搭載する一つの方法として、まず、図16(a)に示すように、Agペーストのような液状の接着剤17をノズル16の先端からリードフレームLF上に塗布し、次に、図16(b)に示すように、リードフレームLF上にチップ1を搭載した後、ベークを行って接着剤17を硬化させる方法がある。しかし、このようなダイボンディング方法には、以下のようなデメリットがある。
まず、リードフレームLF上に液状の接着剤17を塗布する方法は、接着剤17の塗布量にばらつきが生じ易い。そのため、ベーク後の接着剤17の膜厚がばらつき易く、リードフレームLFとチップ1との接続寿命に大きなばらつきが発生する。
また、液状の接着剤17は、ベーク時に濡れ広がりが発生し易いので、ゲートフレーム6のような狭い領域に適正量を塗布することが難しい。そのため、濡れ広がりが発生してもゲートフレーム6の裏面に接着剤17が回り込まないように、ゲートフレーム6の幅をある程度広げる必要がある。しかし、ゲートフレーム6の幅を広くすると、その分、ソースフレーム5の幅を狭くする必要が生じるので、パッケージの放熱性が低下したり、パワーMOSFETのオン抵抗が高くなったりする。
また、液状の接着剤17が塗布されたリードフレームLF上にチップ1を載せると、図17に示すように、チップ1に傾きが発生し易い。チップ1に傾きが発生すると、チップ1の裏面とリードフレームLFのチップ搭載面とが平行にならないので、ドレイン電極8の全面をモールド樹脂2の外部に均一に露出させることができない。
これに対し、前述した本実施の形態の製造方法では、まず、半導体ウエハ1Aの主面にスクリーン印刷法で接着剤7を供給して半硬化させた後、半導体ウエハ1Aをダイシングしてチップ1を取得し、次に、このチップ1をリードフレームLF上に搭載した後、接着剤7を完全硬化させる。従って、このようなダイボンディング方法には、以下のようなメリットがある。
まず、半導体ウエハ1Aの主面にスクリーン印刷法で供給する接着剤7の膜厚は、スクリーン印刷用メタルマスクの厚さを制御することによって容易に制御可能である。これにより、ソースパッド3の表面およびゲートパッド4の表面に形成された接着剤7の膜厚にばらつきが発生し難くなるので、リードフレームLFとチップ1との接続寿命のばらつきを抑制することができる。
また、本実施の形態の製造方法は、ベーク時に接着剤7の濡れ広がりが抑制されるので、完全硬化後の接着剤7の側壁は、図13に示すように、チップ1の主面およびリードフレームLFのチップ搭載面に対してほぼ垂直となる。従って、ゲートフレーム6とゲートパッド4の狭い隙間に適正量の接着剤7を介在させることができる。これにより、リードフレームLFを設計する際に、ゲートフレーム6の幅を狭く、ソースフレーム5の幅を広くすることができるので、パッケージの放熱性を向上させることができる。また、パワーMOSFETのオン抵抗を低減することができる。
また、リードフレームLF上にチップ1を搭載する際に接着剤7が半硬化しているので、チップ1に傾きが発生し難く、チップ1の裏面をリードフレームLFのチップ搭載面に対して平行に保つことができる。従って、チップ1の裏面全体をモールド樹脂2の外部に均一に露出させることができる。
図18は、本実施の形態の小型面実装パッケージが実装される配線基板11の平面図である。図18に示すように、配線基板11の上面には、ドレイン電極配線12、ソース電極配線13およびゲート電極配線14が形成されている。
図19は、図18に示す配線基板11の上面に本実施の形態の小型面実装パッケージを実装した状態を示す平面図、図20(a)は、図19のE−E’線に沿った断面図、図20(b)は、図19のF−F’線に沿った断面図である。
小型面実装パッケージを配線基板11に実装するには、まず、配線基板11のドレイン電極配線12、ソース電極配線13およびゲート電極配線14のそれぞれの表面にスクリーン印刷法などを用いて半田ペーストからなる接合材15を供給する。次に、配線基板11の上面に小型面実装パッケージを位置決めする。すなわち、モールド樹脂2の一面から露出したチップ1のドレイン電極8を配線基板11のドレイン電極配線12上に位置決めする。また、ソースフレーム5の一端(第3の部分5c)をソース電極配線13上に位置決めし、ゲートフレーム6の一端(第3の部分6c)をゲート電極配線14上に位置決めする。次に、この状態で配線基板11をベークし、接合材15をリフローさせることによって、小型面実装パッケージの実装が完了する。
本実施の形態の小型面実装パッケージは、ソースフレーム5の一端(第3の部分5c)およびゲートフレーム6の一端(第3の部分6c)がそれぞれモールド樹脂2の一辺から外部に露出している。従って、図19および図20に示すように、この小型面実装パッケージを配線基板11上に実装したとき、ソースフレーム5とソース電極配線13との接続部およびゲートフレーム6とゲート電極配線14との接続部が配線基板11の上方から容易に視認できる。これにより、実装後の外観検査工程でソースフレーム5とソース電極配線13との接続状態およびゲートフレーム6とゲート電極配線14との接続状態を容易に確認することができるので、配線基板11に対する小型面実装パッケージの接続信頼性を向上させることができる。
なお、本実施の形態のパッケージ構造では、チップ1のドレイン電極8と配線基板11のドレイン電極配線12との接続部の視認性が低い。しかし、ドレイン電極8とドレイン電極配線12との接続部は、ゲートフレーム6とゲート電極配線14との接続部に比べて面積が大幅に広い。従って、ドレイン電極8とドレイン電極配線12との接続不良が発生する可能性は極めて低いので、配線基板11に対する小型面実装パッケージの接続信頼性を低下させる恐れはない。
(実施の形態2)
図21は、本実施の形態2の小型面実装パッケージの上面を示す平面図、図22は、本実施の形態2の小型面実装パッケージの下面(配線基板実装面)を示す平面図、図23は、図21のG−G’線に沿った断面図、図24は、図21のH−H’線に沿った断面図である。
図21は、本実施の形態2の小型面実装パッケージの上面を示す平面図、図22は、本実施の形態2の小型面実装パッケージの下面(配線基板実装面)を示す平面図、図23は、図21のG−G’線に沿った断面図、図24は、図21のH−H’線に沿った断面図である。
本実施の形態の小型面実装パッケージの特徴は、ソースフレーム5の第3の部分5c、およびゲートフレーム6の第3の部分5cをそれぞれ長くし、モールド樹脂2の側面から横方向に突出させたことにある。
図25は、本実施の形態の小型面実装パッケージを配線基板11の上面に実装した状態を示しており、(a)は、ソースフレーム5の延在方向に沿った断面図、(b)は、ゲートフレーム6の延在方向に沿った断面図である。
図25に示すように、この小型面実装パッケージを配線基板11上に実装すると、前記実施の形態1の小型面実装パッケージと比較して、ソースフレーム5とソース電極配線13との接続部およびゲートフレーム6とゲート電極配線14との接続部がより確実に視認できる。従って、配線基板11に対する小型面実装パッケージの接続信頼性をより一層向上させることができる。
なお、前述したように、パワーMOSFETが形成されたチップ1を封止する小型面実装パッケージにおいては、ソースパッド3に比べて面積が大幅に小さいゲートパッド4とゲート電極配線14との接続信頼性が特に問題となる。従って、図26〜図28に示すように、ゲートフレーム6の第3の部分5cをモールド樹脂2の側面から横方向に突出させ、ソースフレーム5の第3の部分5cは、前記実施の形態1と同じように、モールド樹脂2の側面で終端させるようにしてもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態では、パワーMOSFETが形成されたチップを封止する小型面実装パッケージを例示したが、本発明は、これに限定されるものではなく、例えばIGBT(Insulated Gate Bipolar Transistor)が形成されたチップを封止する小型面実装パッケージに適用することもできる。
本発明は、パワーMOSFETなどの電力用トランジスタが形成された半導体チップを封止する半導体装置のパッケージ構造に適用することができる。
1 半導体チップ
2 モールド樹脂
3 ソースパッド
4 ゲートパッド
5 ソースフレーム
6 ゲートフレーム
7 接着剤
8 ドレイン電極
9 段差部
10 ドレインフレーム
10a ドレインリード
11 配線基板
12 ドレイン電極配線
13 ソース電極配線
14 ゲート電極配線
15 接合材
16 ノズル
17 接着剤
19 表面保護膜
20 n+型単結晶シリコン基板
21 n−型単結晶シリコン層
22 p型ウエル
23 酸化シリコン膜
24 溝
25 酸化シリコン膜
26A 多結晶シリコン膜
26B ゲート引き出し電極
27 p−型半導体領域
28 p型半導体領域
29 n+型半導体領域
30、31 酸化シリコン膜
32、33 接続孔
34 p+型半導体領域
41 配線基板
42 ドレイン電極配線
43 ソース電極配線
44 ゲート電極配線
LF リードフレーム
2 モールド樹脂
3 ソースパッド
4 ゲートパッド
5 ソースフレーム
6 ゲートフレーム
7 接着剤
8 ドレイン電極
9 段差部
10 ドレインフレーム
10a ドレインリード
11 配線基板
12 ドレイン電極配線
13 ソース電極配線
14 ゲート電極配線
15 接合材
16 ノズル
17 接着剤
19 表面保護膜
20 n+型単結晶シリコン基板
21 n−型単結晶シリコン層
22 p型ウエル
23 酸化シリコン膜
24 溝
25 酸化シリコン膜
26A 多結晶シリコン膜
26B ゲート引き出し電極
27 p−型半導体領域
28 p型半導体領域
29 n+型半導体領域
30、31 酸化シリコン膜
32、33 接続孔
34 p+型半導体領域
41 配線基板
42 ドレイン電極配線
43 ソース電極配線
44 ゲート電極配線
LF リードフレーム
Claims (12)
- 主面、および前記主面と反対側の裏面を有し、前記主面には前記主面に形成された電力用トランジスタのソースに接続されたソースパッド、および前記電力用トランジスタのゲート電極に接続されたゲートパッドが形成され、前記裏面には前記電力用トランジスタのドレインに接続されたドレイン電極が形成された半導体チップと、
一端が前記半導体チップの前記ソースパッド上に延在し、導電性接着剤を介して前記ソースパッドに電気的に接続されたソースフレームと、
一端が前記半導体チップの前記ゲートパッド上に延在し、前記導電性接着剤を介して前記ゲートパッドに電気的に接続されたゲートフレームと、
前記半導体チップ、前記ソースフレーム、および前記ゲートフレームを封止する樹脂封止体と、
を有し、
前記ドレイン電極が形成された前記半導体チップの前記裏面は、前記樹脂封止体の下面から外部に露出し、
前記ソースフレームは、前記一端が前記樹脂封止体の上面から外部に露出すると共に、その他端が前記樹脂封止体の下面から外部に露出し、
前記ゲートフレームは、その他端が前記樹脂封止体の下面から外部に露出していることを特徴とする半導体装置。 - 前記ゲートフレームの前記一端の厚さは、前記ソースフレームの前記一端の厚さよりも薄く、
前記ゲートフレームの前記一端は、前記樹脂封止体の上面から外部に露出していないことを特徴とする請求項1記載の半導体装置。 - 前記ゲートフレームは、その他端が前記樹脂封止体の側面から外方に突出していることを特徴とする請求項1記載の半導体装置。
- 前記ソースフレームは、その他端が前記樹脂封止体の側面から外方に突出していることを特徴とする請求項3記載の半導体装置。
- 前記導電性接着剤は、第1の温度で硬化する第1の樹脂成分と、前記第1の温度よりも高い第2の温度で硬化する第2の樹脂成分とを含んでいることを特徴とする請求項1記載の半導体装置。
- 前記導電性接着剤に含まれる導電性成分は、Agフィラーであることを特徴とする請求項5記載の半導体装置。
- 前記ソースパッドの面積は、前記ゲートパッドの面積よりも大きく、
前記ソースフレームの前記一端の幅は、前記ゲートフレームの前記一端の幅よりも大きいことを特徴とする請求項1記載の半導体装置。 - 前記ソースパッドと前記ソースフレームとの間に介在する前記導電性接着剤の側壁部は、前記ソースパッドの表面と垂直に交わり、
前記ゲートパッドと前記ゲートフレームとの間に介在する前記導電性接着剤の側壁部は、前記ゲートパッドの表面と垂直に交わっていることを特徴とする請求項1記載の半導体装置。 - 以下の工程を含むことを特徴とする半導体装置の製造方法:
(a)主面、および前記主面と反対側の裏面を有し、前記主面には電力用トランジスタと、前記電力用トランジスタのソースに接続されたソースパッドと、前記電力用トランジスタのゲート電極に接続されたゲートパッドが形成され、前記裏面には前記電力用トランジスタのドレインに接続されたドレイン電極が形成された半導体ウエハを用意する工程、
(b)第1の温度で硬化する第1の樹脂成分と、前記第1の温度よりも高い第2の温度で硬化する第2の樹脂成分とを含む導電性接着剤を用意する工程、
(c)ソースフレームおよびゲートフレームを有するリードフレームを用意する工程、
(d)前記半導体ウエハの主面に形成された前記ソースパッドおよび前記ゲートパッドのそれぞれの表面に前記導電性接着剤を供給する工程、
(e)前記(d)工程の後、前記半導体ウエハを前記第1の温度以上、かつ前記第2の温度未満の温度でベークし、前記導電性接着剤に含まれる前記第1の樹脂成分のみを硬化させる工程、
(f)前記(e)工程の後、前記半導体ウエハをダイシングすることによって、前記ソースパッドおよび前記ゲートパッドのそれぞれの表面に前記導電性接着剤が被着された半導体チップを取得する工程、
(g)前記リードフレーム上に前記半導体チップを搭載し、前記リードフレームの前記ソースフレームと前記半導体チップの前記ソースパッドを対向配置すると共に、前記リードフレームの前記ゲートフレームと前記半導体チップの前記ゲートパッドを対向配置する工程、
(h)前記(g)工程の後、前記リードフレームおよび前記半導体チップを前記第2の温度以上の温度でベークし、前記導電性接着剤に含まれる前記第2の樹脂成分を硬化させることによって、前記導電性接着剤を介して前記ソースフレームと前記ソースパッドを電気的に接続すると共に、前記導電性接着剤を介して前記ゲートフレームと前記ゲートパッドを電気的に接続する工程、
(i)前記(h)工程の後、前記半導体チップ、前記ソースフレーム、および前記ゲートフレームを樹脂封止体で封止する工程、
(j)前記樹脂封止体の外部に露出した前記リードフレームの不要部分を切断・除去する工程。 - 前記ドレイン電極が形成された前記半導体チップの前記裏面は、前記樹脂封止体の下面から外部に露出し、
前記ソースフレームは、その一端が前記樹脂封止体の上面から外部に露出することを特徴とする請求項9記載の半導体装置の製造方法。 - 前記ソースパッドの面積は、前記ゲートパッドの面積よりも大きいことを特徴とする請求項9記載の半導体装置の製造方法。
- 前記導電性接着剤に含まれる導電性成分は、Agフィラーであることを特徴とする請求項9記載の半導体装置の製造方法。
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JP2010040206A JP2011176206A (ja) | 2010-02-25 | 2010-02-25 | 半導体装置およびその製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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CN112805814A (zh) * | 2018-10-16 | 2021-05-14 | 三菱电机株式会社 | 电力用半导体装置及其制造方法 |
-
2010
- 2010-02-25 JP JP2010040206A patent/JP2011176206A/ja active Pending
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