JP4177847B2

JP4177847B2 - 不揮発性半導体記憶装置

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Publication number: JP4177847B2
Application number: JP2006001456A
Authority: JP
Inventors: 敦祥佐藤; 啓二首藤; 史隆荒井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-01-06
Filing date: 2006-01-06
Publication date: 2008-11-05
Anticipated expiration: 2026-01-06
Also published as: US8139407B2; US20070159881A1; US20090129158A1; US7859898B2; JP2007184040A; KR100895555B1; US20110069542A1; KR20070074477A

Description

この発明は、不揮発性半導体記憶装置に関するものであり、例えばＮＡＮＤ型フラッシュメモリに関するものである。

近年、ＮＡＮＤ型多値フラッシュメモリにおいて、読み出し対象のメモリセル（読み出しセル）とこの読み出しセルに隣接するメモリセルとのフローティングゲート間の寄生容量によって読み出しセルのしきい値変動が発生し、重大な問題となっている（例えば、特許文献１参照）。この寄生容量によるしきい値変動を、ここでは近接効果という。多値メモリでは、ビットデータのしきい値分布がタイトになるため、近接効果によるしきい値分布の広がりに対するマージンが少ない。しかも近年、メモリセルの微細化により、近接効果そのものの値が大きくなりつつあり、このことが微細な多値メモリを実現するために大きな障壁となっている。
特開２００４−１９２７８９号公報

この発明は、隣接するメモリセル間の寄生容量によって生じるしきい値変動（近接効果）の影響を排除することができる不揮発性半導体記憶装置を提供することを目的とする。

この発明の第１の実施態様の不揮発性半導体記憶装置は、第１メモリセルと、前記第１メモリセルに隣接して配置され、かつ前記第１メモリセルと共通のワード線に接続された第２メモリセルと、前記第１メモリセルに隣接して配置され、かつ前記第１メモリセルと共通のビット線に接続された第３メモリセルと、前記第２メモリセルに隣接して配置され、かつ前記第２メモリセルと共通のビット線に接続された第４メモリセルとを含む複数のメモリセルが行列状に配列されたメモリセルアレイと、前記メモリセルに書き込みを行う書き込み回路と、前記メモリセルが持つしきい値に基づいて判定電位を補正する判定電位補正回路と、前記判定電位補正回路により補正された前記判定電位を用いて前記メモリセルを読み出す読み出し回路とを具備し、前記書き込み回路により第１メモリセル、第２メモリセル、第３メモリセル、及び第４メモリセルの順序で書き込みを行ったとき、前記第１メモリセルを読み出す際、前記判定電位補正回路は前記第２，第３メモリセルが持つしきい値に基づいて第１判定電位を補正し、前記読み出し回路は前記第１判定電位を用いて前記第１メモリセルを読み出し、前記第２メモリセルを読み出す際、前記判定電位補正回路は前記第４メモリセルが持つしきい値に基づいて第２判定電位を補正し、前記読み出し回路は前記第２判定電位を用いて前記第２メモリセルを読み出すことを特徴とする。

この発明によれば、隣接するメモリセル間の寄生容量によって生じるしきい値変動（近接効果）の影響を排除することができる不揮発性半導体記憶装置を提供できる。

ここでは、不揮発性半導体記憶装置の一例として、ＮＡＮＤ型多値フラッシュメモリを例に取り説明するが、これに限るわけではなく、この発明はＮＡＮＤ型多値フラッシュメモリ以外のメモリにも適用することができる。

ＮＡＮＤ型多値フラッシュメモリにおいて、近接効果が近年のメモリセルの微細化に伴って急速に増大してきている。近接効果とは、図１に示すように、先に書き込まれたメモリセルに対して、隣接するメモリセルが書き込みになるか、非書き込みになるかによって、先に書き込まれたメモリセルの読み出し時のしきい値が変動することをいう。多値メモリでは、図２（ｂ）に示すように、しきい値の分布がタイトになるため、近接効果による分布の広がりに対するマージンが少ない。なお、図２（ａ）は近接効果がない場合のしきい値分布を示す。

本発明の実施形態では、より微細な多値メモリを実現するため、近接効果のしきい値ずれ分を予め予測し、それに合わせて各メモリセルのデータ判定電位を補正した読み出しを行うことで、近接効果の影響を排除する方式を提案する。

以下、図面を参照してこの発明の実施形態の不揮発性半導体記憶装置について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１の実施形態］
まず、この発明の第１の実施形態の不揮発性半導体記憶装置について説明する。

図３は、第１の実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。

メモリセルアレイ１には、不揮発性半導体メモリセルがマトリクス状に配置されている。不揮発性半導体メモリセルの一例は、フラッシュメモリセルである。カラム制御回路２は、メモリセルアレイ１のビット線を制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行う。カラム制御回路２は、メモリセルアレイ１に隣接して設けられる。ロウ制御回路３は、メモリセルアレイ１のワード線を選択し、消去、書き込み、及び読み出しに必要な電圧を印加する。

ソース線制御回路（Ｃ-source制御回路）４は、メモリセルアレイ１のソース線を制御する。Ｐウェル制御回路（Ｃ-p-well制御回路）５は、メモリセルアレイ１が形成されるＰ型セルウェルの電位を制御する。

データ入出力バッファ６は、カラム制御回路２にＩ／Ｏ線を介して電気的に接続され、外部のホスト（図示せず）に外部Ｉ／Ｏ線を介して電気的に接続される。データ入出力バッファ６には、例えば、入出力バッファ回路が配置される。データ入出力バッファ６は、書き込みデータの受け取り、読み出しデータの出力、及びアドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ６は、受け取った書き込みデータをＩ／Ｏ線を介してカラム制御回路２に送り、また、カラム制御回路２から読み出したデータをＩ／Ｏ線を介して受け取る。さらに、データ入出力バッファ６は、メモリセルアレイ１のアドレスを選択するために外部から入力されたアドレスデータを、カラム制御回路２やロウ制御回路３に、ステートマシン８を介して送る。また、外部ホストからのコマンドデータを、コマンド・インタフェース７に送る。

コマンド・インタフェース７は、外部制御信号線を介して外部ホストからの制御信号を受け、データ入出力バッファ６に入力されたデータが書き込みデータなのか、あるいはコマンドデータなのか、あるいはアドレスデータなのかを判断し、コマンドデータであれば受け取りコマンドデータとしてステートマシン８に転送する。ステートマシン８は、フラッシュメモリ全体の管理を行う。すなわち、ステートマシン８は、外部ホストからのコマンドデータを受け、読み出し、書き込み、消去、及びデータの入出力管理を行う。ステートマシン８、カラム制御回路２、及びロウ制御回路３は、書き込み回路、及び読み出し回路を構成している。

図４は、図３に示したメモリセルアレイ１の一例を示す図である。

メモリセルアレイ１は複数のブロック、例えば、１０２４個のブロックBLOCK0〜BLOCK1023に分割されている。ブロックは、例えば、消去時に一括して消去を行う最小単位である。各ブロックBLOCKi(i=0,1,2,…,1023)は複数のＮＡＮＤ型メモリユニット、例えば、８５１２個のＮＡＮＤ型メモリユニットを含む。この例では、各ＮＡＮＤ型メモリユニットは２つの選択トランジスタＳＴＤ、ＳＴＳと、これらの間に、直列に接続された複数のメモリセルＭＣ（本例では４つ）を含む。

ＮＡＮＤ型メモリユニットの一端は選択ゲート線ＳＧＤに繋がる選択トランジスタＳＴＤを介してビット線ＢＬに接続され、その他端は選択ゲート線ＳＧＳに繋がる選択トランジスタＳＴＳを介して共通ソース線Ｃ-sourceに接続されている。各メモリセルＭＣはワード線ＷＬに接続される。０から数えて偶数番目のビット線ＢＬｅと、奇数番目のビット線ＢＬｏとは、互いに独立してデータの書き込みと読み出しとが行われる。１本のワード線ＷＬに繋がる８５１２個のメモリセルのうち、例えば、ビット線ＢＬｅに接続される４２５６個のメモリセルに対して同時にデータの書き込みと読み出しとが行われる。各メモリセルＭＣが記憶する、例えば１ビットのデータが４２５６個のメモリセル分集まって、ページという単位を構成する。ページは、例えば、読み出しの最小単位である。１つのメモリセルＭＣで２ビットのデータを記憶する場合は、４２５６個のメモリセルは２ページ分のデータを記憶する。同様に、ビット線ＢＬｏに接続される４２５６個のメモリセルで別の２ページが構成され、ページ内のメモリセルに対して同時にデータの書き込みと読み出しとが行われる。

図５は、図３に示したメモリセルアレイ１のカラム方向構造の一例を示す断面図である。

ｐ型半導体基板９内にはｎ型セルウェル１０が形成されている。ｎ型セルウェル１０内にはｐ型セルウェル１１が形成される。メモリセルＭＣは、ソース／ドレインとして機能するｎ型拡散層１２と、浮遊ゲートＦＧと、ワード線ＷＬとして機能する制御ゲートとを含む。選択トランジスタＳＴＤ、ＳＴＳは、ソース／ドレインとして機能するｎ型拡散層１２と、選択ゲート線ＳＧＤ、ＳＧＳとして機能する二重構造のゲートとを含む。ワード線ＷＬと選択ゲート線ＳＧＤ、ＳＧＳはロウ制御回路３に接続され、ロウ制御回路３によって制御される。

ＮＡＮＤ型メモリユニットの一端は、第１のコンタクトＣＢを介して第１のメタル配線層Ｍ０に接続され、さらに、第２のコンタクトＶ１を介してビット線ＢＬとして機能する第２のメタル配線層Ｍ１に接続されている。ビット線ＢＬはカラム制御回路２に接続される。ＮＡＮＤ型メモリユニットの他端は、第１のコンタクトホールＣＢを介して共通ソース線Ｃ-sourceとして機能する第１のメタル配線層Ｍ０に接続される。共通ソース線Ｃ-sourceはソース線制御回路４に接続されている。ｎ型セルウェル１０と、ｐ型セルウェル１１は同電位とされ、ウェル線Ｃ-p-wellを介してＰウェル制御回路５に接続されている。

図６、及び図７は、図３に示したメモリセルアレイ１のロウ方向構造の一例を示す断面図であり、それぞれ図５におけるVI−VI、及びVII−VIIに沿った断面を示す。

図６に示すように、各メモリセルＭＣは素子分離ＳＴＩで互いに分離される。トンネル酸化膜１４を介して浮遊ゲートＦＧがチャネル領域上に積層される。ワード線ＷＬはＯＮＯ膜１５を介して浮遊ゲートＦＧ上に積層されている。

図５に示すように、選択ゲート線ＳＧＳは二重構造である。図示は省略するが、上下の選択ゲート線ＳＧＳはメモリセルアレイ１の端、あるいは一定本数のビット線ごとに接続されている。

図８は、図３に示した不揮発性半導体記憶装置におけるメモリセルアレイ１、カラム制御回路２の主要部を示す図である。

第１のＮＡＮＤ型メモリユニットには、選択トランジスタＳＴＤ１を介して偶数ビット線（偶数ＢＬ）が接続される。この偶数ビット線には、偶数ビット線選択トランジスタＢＬＴｅ１を介してセンスアンプ／データラッチ回路２１が接続されている。第１のＮＡＮＤ型メモリユニットに隣接して第２のＮＡＮＤ型メモリユニットが配置され、第２のＮＡＮＤ型メモリユニットには奇数ビット線（奇数ＢＬ）が接続されている。この奇数ビット線には、奇数ビット線選択トランジスタＢＬＴｏ１を介してセンスアンプ／データラッチ回路２１が接続されている。センスアンプ／データラッチ回路２１には、状態保存用ラッチ回路２２が接続され、この状態保存用ラッチ回路２２には判定電位補正回路２３が接続されている。センスアンプ／データラッチ回路２１には、またデータ入出力バッファ６が接続されている。また、第１、第２のＮＡＮＤ型メモリユニットが各々有するメモリセルのゲートには、ワード線ＷＬn、ＷＬn+1、ＷＬn+2、ＷＬn+3がそれぞれ接続されている。

以下に、第１実施形態の不揮発性半導体記憶装置における書き込みの動作を説明する。

図９は書き込みの動作を示すフローチャートであり、図１０（ａ）、図１０（ｂ）は書き込みにおけるメモリセルのしきい値分布である。図１０（ａ）は近接効果を受ける前のしきい値分布を示し、図１０（ｂ）は近接効果を受けたときのしきい値分布を示す。

書き込み対象のブロックが選択され（ステップＳ１）、続いて“n”が“０”に設定される（ステップＳ２）。そして、ブロック内において、図８に示すように、(１)〜(１６)の順番で各メモリセルに４値の書き込みが行われる。

まず、ワード線ＷＬnと偶数ビット線（偶数ＢＬ）で選択されるメモリセルＭＣ１に書き込むべき下位ビットデータと上位ビットデータをデータラッチ回路２１に取り込む（ステップＳ３）。そして、ワード線ＷＬnと偶数ビット線で選択されるメモリセルＭＣ１に下位ビットデータ(１)を書き込む（ステップＳ４）。続いて、ワード線ＷＬnと偶数ビット線で選択されるメモリセルＭＣ１に上位ビットデータ(２)を書き込む（ステップＳ５）。この上位ビットデータ(２)の書き込みでは、通常時よりも大きく書き込まれる、すなわち通常時よりもしきい値が高くなるように書き込まれる。

次に、ワード線ＷＬnと奇数ビット線（奇数ＢＬ）で選択されるメモリセルＭＣ２、ＭＣ３に書き込むべき下位ビットデータと上位ビットデータをデータラッチ回路２１に取り込む（ステップＳ６）。そして、ワード線ＷＬnと奇数ビット線で選択されるメモリセルＭＣ２、ＭＣ３に下位ビットデータ(３)を書き込む（ステップＳ７）。続いて、ワード線ＷＬnと奇数ビット線で選択されるメモリセルＭＣ２、ＭＣ３に上位ビットデータ(４)を書き込む（ステップＳ８）。この上位ビットデータ(４)の書き込みでは、通常時よりも大きく書き込まれる、すなわち通常時よりもしきい値が高くなるように書き込まれる。

その後、“n”がページ内の最後であるか否かが判定される（ステップＳ９）。“n”がページ内の最後であるときは、書き込みの動作を終了する。一方、“n”がページ内の最後でないときは、“n”が“n+1”に設定され（ステップＳ１０）、ステップＳ３へ戻り、同様の処理を行う。すなわち、ワード線ＷＬn+1と偶数ビット線で選択されるメモリセルＭＣ４に書き込むべき下位ビットデータ(５)と上位ビットデータ(６)をデータラッチ回路２１に取り込み、ワード線ＷＬn+1と偶数ビット線で選択されるメモリセルＭＣ４に、下位ビットデータ(５)、上位ビットデータ(６)を順に書き込む。続いて、ワード線ＷＬn+1と奇数ビット線で選択されるメモリセルＭＣ５、ＭＣ６に書き込むべき下位ビットデータ(７)と上位ビットデータ(８)をデータラッチ回路２１に取り込み、ワード線ＷＬn+1と奇数ビット線で選択されるメモリセルＭＣ５、ＭＣ６に、下位ビットデータ(７)、上位ビットデータ(８)を順に書き込む。その後、同様に、下位ビットデータ(９)、上位ビットデータ(１０)、下位ビットデータ(１１)、上位ビットデータ(１２)、下位ビットデータ(１３)、上位ビットデータ(１４)、下位ビットデータ(１５)、上位ビットデータ(１６)の順番で書き込みが行われる。

ここで、最初に下位ビットデータ(１)、上位ビットデータ(２)を書き込んだメモリセルＭＣ１は、その後にデータ(３)、(４)を書き込んだメモリセルＭＣ２、ＭＣ３と、データ(５)、(６)を書き込んだメモリセルＭＣ４により、近接効果を受けてしきい値がシフトする。この繰り返しで全メモリセルを書き込んだときには、図１０（ｂ）に示すように、近接効果の影響でしきい値分布が広がってしまう。この結果、データのしきい値分布が重なり、データ判定ができなくなる。

この問題を回避するために、読み出し時において、書き込みの際に近接効果の影響でしきい値がどれくらいシフトしたかを、読み出し対象のメモリセル（以下、読み出しセルと記す）に隣接するメモリセル（以下、隣接セルと記す）のデータから予測し、各読み出しセル毎にデータの判定電位を補正する。これにより、読み出しセルへの近接効果の影響を排除する。

具体的には、図１１に示すように、読み出しセル（データ(１)、(２)を書き込んだメモリセル）に隣接するビット線のメモリセルと、読み出しセルに隣接するワード線のメモリセルをそれぞれ簡易的に読み出し、高いしきい値か低いしきい値かを調べる。そして、読み出したそれぞれのしきい値から、読み出しセルが受けたであろう近接効果のしきい値シフト分を考慮し、読み出しセルを読み出すときに用いる判定電位を補正する。つまり、各メモリセルごとに、判定電位を適正な値に補正することにより、近接効果による影響をできるだけ抑える。周りの近接するメモリセルが高いしきい値のときには判定電位を高く設定し、周りの近接するメモリセルが低いしきい値のときには、判定電位を低く設定する。

また、書き込み時には、図１０（ｂ）に示すように、４値のしきい値分布のうち、真中の２つのしきい値分布（“１０”と“００”）の間を広げておく。これは、読み出し時における隣接セルの簡易読み出しの際に、高いしきい値か低いしきい値かを近接効果によるしきい値シフトがあっても間違いなく判定するためである。真中の２つのしきい値分布の間を広げるために、図９に示した書き込みのフローチャートにおいては、上位ビットデータを通常時よりも大きく書き込んでいる（ステップＳ５、Ｓ８）。この大きな書き込みでは、近接効果によるしきい値シフトがあっても、高いしきい値かあるいは低いしきい値かを間違いなく判定できる量だけ書き込めまれる。

次に、第１実施形態の不揮発性半導体記憶装置における読み出しの動作を説明する。

図１２、図１３は読み出しの動作を示すフローチャートであり、図１４〜図１８はこの読み出しおいて読み出されるメモリセルのしきい値分布を示している。

まず、読み出し対象のブロックが選択され（ステップＳ１１）、続いて“n”が“０”に設定される（ステップＳ１２）。次に、読み出し対象のメモリセル（以下、読み出しセルと記す）の周囲に隣接して配置された３つのメモリセル（以下、周囲３セルと記す）に対する簡易的な読み出しが実行される。すなわち、読み出しセルを、ワード線ＷＬnと偶数ビット線（偶数ＢＬ）で選択されるメモリセルとすると、ワード線ＷＬnと奇数ビット線（奇数ＢＬ）で選択されるメモリセルの簡易読み出し１（図１１に示す）が行われ（ステップＳ１３）、続いて、ワード線ＷＬn+1と偶数ビット線で選択されるメモリセルの簡易読み出し２（図１１に示す）が行われる（ステップＳ１４）。なお、周囲３セルは、読み出し対象のメモリセル（読み出しセル）に隣接して配置され、かつ読み出しセルと共通のビット線に接続された２つのメモリセルうち、読み出しセルより後に書き込まれたメモリセルと、読み出しセルに隣接して配置され、かつ読み出しセルと共通のワード線に接続された２つのメモリセルを指す。

次に、読み出しセルの周囲３セルに対する簡易読み出し１、２の結果から、各ビット線毎に周囲３セルの状態を状態保存用ラッチ回路２２に入力する（ステップＳ１５）。ここで、図１４に示すように、簡易読み出し１、２の判定電位に対して、しきい値が判定電位より低い状態を状態Ａとし、しきい値が判定電位より高い状態を状態Ｂとする。状態保存用ラッチ回路２２に保持された周囲３セルの状態は、判定電位補正回路２３に出力される。判定電位補正回路２３は、周囲３セルの状態に基づいて判定電位を補正する。詳述すると、判定電位補正回路２３は、周囲３セルがすべて状態Ａである場合は読み出し時の判定電位をＶ１に設定し、周囲３セルのうち、２セルが状態Ａ、１セルが状態Ｂである場合は読み出し時の判定電位をＶ４に設定し、１セルが状態Ａ、２セルが状態Ｂである場合は読み出し時の判定電位をＶ７に設定し、さらに周囲３セルがすべて状態Ｂである場合は読み出し時の判定電位をＶ１０に設定する。

次に、ワード線ＷＬnと偶数ビット線の各ビット線において、周囲３セルがすべて状態Ａである場合は、データラッチ回路２１を活性化する。それ以外の場合、すなわち周囲３セルがすべて状態Ａでない場合は、データラッチ回路２１を不活性化する（ステップＳ１６）。

続いて、図１５に示すように、読み出しセルの周囲３セルがすべて状態Ａであるときの判定電位Ｖ１を用いて、ワード線ＷＬnと偶数ビット線で選択されるメモリセルの下位ビットデータを読み出す(ａ)（ステップＳ１７）。さらに、周囲３セルがすべて状態Ａであるときの判定電位Ｖ２を用いて、ワード線ＷＬnと偶数ビット線で選択されるメモリセルの下位ビットデータを読み出す(ｂ)（ステップＳ１８）。

(ａ)、(ｂ)の結果から、下位ビットデータを判定し、データラッチ回路に保持する（ステップＳ１９）。さらに、周囲３セルがすべて状態Ａであるときの判定電位Ｖ３を用いて、ワード線ＷＬnと偶数ビット線で選択されるメモリセルの上位ビットデータを読み出す(ｃ)（ステップＳ２０）。読み出した上位ビットデータを、データラッチ回路に保持する（ステップＳ２１）。

次に、ワード線ＷＬnと偶数ビット線の各ビット線において、周囲３セルのうち、周囲の２セルが状態Ａ、残りの１セルが状態Ｂである場合は、データラッチ回路２１を活性化する。それ以外の場合は、データラッチ回路２１を不活性化する（ステップＳ２２）。

続いて、図１６に示すように、周囲の２セルが状態Ａ、１セルが状態Ｂであるときの判定電位Ｖ４を用いて、ワード線ＷＬnと偶数ビット線で選択されるメモリセルの下位ビットデータを読み出す(ｄ)（ステップＳ２３）。さらに、周囲の２セルが状態Ａ、１セルが状態Ｂであるときの判定電位Ｖ５を用いて、ワード線ＷＬnと偶数ビット線で選択されるメモリセルの下位ビットデータを読み出す(ｅ)（ステップＳ２４）。

(ｄ)、(ｅ)の結果から、下位ビットデータを判定し、データラッチ回路２１に保持する（ステップＳ２５）。さらに、周囲の２セルが状態Ａ、１セルが状態Ｂであるときの判定電位Ｖ６を用いて、ワード線ＷＬnと偶数ビット線で選択されるメモリセルの上位ビットデータを読み出す(ｆ)（ステップＳ２６）。読み出した上位ビットデータを、データラッチ回路２１に保持する（ステップＳ２７）。

次に、ワード線ＷＬnと偶数ビット線の各ビット線において、周囲３セルのうち、周囲の１セルが状態Ａ、残りの２セルが状態Ｂである場合は、データラッチ回路２１を活性化する。それ以外の場合は、データラッチ回路２１を不活性化する（ステップＳ２８）。

続いて、図１７に示すように、周囲の１セルが状態Ａ、２セルが状態Ｂであるときの判定電位Ｖ７を用いて、ワード線ＷＬnと偶数ビット線で選択されるメモリセルの下位ビットデータを読み出す(ｇ)（ステップＳ２９）。さらに、周囲の１セルが状態Ａ、２セルが状態Ｂであるときの判定電位Ｖ８を用いて、ワード線ＷＬnと偶数ビット線で選択されるメモリセルの下位ビットデータを読み出す(ｈ)（ステップＳ３０）。

(ｇ)、(ｈ)の結果から、下位ビットデータを判定し、データラッチ回路２１に保持する（ステップＳ３１）。さらに、周囲の１セルが状態Ａ、２セルが状態Ｂであるときの判定電位Ｖ９を用いて、ワード線ＷＬnと偶数ビット線で選択されるメモリセルの上位ビットデータを読み出す(ｉ)（ステップＳ３２）。読み出した上位ビットデータを、データラッチ回路２１に保持する（ステップＳ３３）。

次に、ワード線ＷＬnと偶数ビット線の各ビット線において、周囲３セルがすべて状態Ｂである場合は、データラッチ回路２１を活性化する。それ以外の場合、すなわち周囲３セルがすべて状態Ｂでない場合は、データラッチ回路２１を不活性化する（ステップＳ３４）。

続いて、図１８に示すように、読み出しセルの周囲３セルがすべて状態Ｂであるときの判定電位Ｖ１０を用いて、ワード線ＷＬnと偶数ビット線で選択されるメモリセルの下位ビットデータを読み出す(ｊ)（ステップＳ３５）。さらに、周囲３セルがすべて状態Ｂであるときの判定電位Ｖ１１を用いて、ワード線ＷＬnと偶数ビット線で選択されるメモリセルの下位ビットデータを読み出す(ｋ)（ステップＳ３６）。

(ｊ)、(ｋ)の結果から、下位ビットデータを判定し、データラッチ回路２１に保持する（ステップＳ３７）。さらに、周囲３セルがすべて状態Ｂであるときの判定電位Ｖ１２を用いて、ワード線ＷＬnと偶数ビット線で選択されるメモリセルの上位ビットデータを読み出す(ｌ)（ステップＳ３８）。読み出した上位ビットデータを、データラッチ回路２１に保持する（ステップＳ３９）。

次に、読み出しセルの下位ビットデータをデータラッチ回路２１からデータ入出力バッファ回路６を介して出力し（ステップＳ４０）、続いて同セルの上位ビットデータをデータラッチ回路２１からデータ入出力バッファ回路６を介して出力する（ステップＳ４１）。

以下、奇数ビット線に対しても同様に行う（ステップＳ４２）。その後、“n”がページ内の最後であるか否かが判定される（ステップＳ４３）。“n”がページ内の最後であるときは、書き込みの動作を終了する。一方、“n”がページ内の最後でないときは、“n”が“n+1”に設定され（ステップＳ４４）、ステップＳ１３に戻り、ステップＳ１３以降の処理を同様に行う。

以上説明したようにこの第１実施形態では、読み出し時において、書き込みの際に近接効果の影響でしきい値がどれくらいシフトしたかを、読み出し対象のメモリセル（読み出しセル）に隣接するメモリセルのデータから予測し、各読み出しセル毎にデータの判定電位を補正する。これにより、読み出しセルへの近接効果の影響を排除することができる。

［第２の実施形態］
次に、この発明の第２の実施形態の不揮発性半導体記憶装置について説明する。

前述した第１の実施形態における書き込み時において、奇数ビット線に接続されたメモリセルは隣接する偶数ビット線に接続されたメモリセルの近接効果は受けない。これは、先に偶数ビット線のメモリセルを書き込み、その後、奇数ビット線のメモリセルを書き込むからである。このため、奇数ビット線のメモリセルの読み出しの際には、奇数ビット線のメモリセルに隣接するビット線に接続されたメモリセルの簡易読み出しは行わず、隣接するワード線に接続されたメモリセルのみ簡易読み出しを行い、読み出しセルの判定電位を補正する。

図１９は、第２の実施形態の不揮発性半導体記憶装置における読み出しの動作を示すフローチャートである。

まず、読み出し対象のブロックが選択され（ステップＳ５１）、続いて“n”が“０”に設定される（ステップＳ５２）。次に、読み出し対象のメモリセル（以下、読み出しセルと記す）に隣接して配置され、かつ読み出しセルと共通の奇数ビット線に接続されたメモリセル（以下、隣接セルと記す）に対する簡易的な読み出しが実行される。すなわち、読み出しセルを、ワード線ＷＬnと奇数ビット線（奇数ＢＬ）で選択されるメモリセルとすると、ワード線ＷＬn+1と奇数ビット線で選択されるメモリセルの簡易読み出しが行われる（ステップＳ５３）。

次に、隣接セルに対する簡易読み出しの結果から、各ビット線毎に隣接セルの状態を状態保存用ラッチ回路２２に入力する（ステップＳ５４）。状態保存用ラッチ回路２２に保持された隣接セルの状態は、判定電位補正回路２３に出力される。判定電位補正回路２３は、隣接セルの状態に基づいて、読み出し時に用いる判定電位を補正する。

次に、ワード線ＷＬnと奇数ビット線の各ビット線において、隣接セルが状態Ａである場合は、データラッチ回路２１を活性化する。それ以外の場合、すなわち隣接セルが状態Ａでない場合は、データラッチ回路２１を不活性化する（ステップＳ５５）。

続いて、隣接セルが状態Ａであるときの判定電位Ｖ１３を用いて、ワード線ＷＬnと奇数ビット線で選択されるメモリセルの下位ビットデータを読み出す(ａ)（ステップＳ５６）。さらに、隣接セルが状態Ａであるときの判定電位Ｖ１４を用いて、ワード線ＷＬnと奇数ビット線で選択されるメモリセルの下位ビットデータを読み出す(ｂ)（ステップＳ５７）。

(ａ)、(ｂ)の結果から、下位ビットデータを判定し、データラッチ回路２１に保持する（ステップＳ５８）。さらに、隣接セルが状態Ａであるときの判定電位Ｖ１５を用いて、ワード線ＷＬnと奇数ビット線で選択されるメモリセルの上位ビットデータを読み出す（ステップＳ５９）。読み出した上位ビットデータを、データラッチ回路２１に保持する（ステップＳ６０）。

次に、ワード線ＷＬnと奇数ビット線の各ビット線において、隣接セルが状態Ｂである場合は、データラッチ回路２１を活性化する。それ以外の場合、すなわち隣接セルが状態Ｂでない場合は、データラッチ回路２１を不活性化する（ステップＳ６１）。

続いて、隣接セルが状態Ｂであるときの判定電位Ｖ１６を用いて、ワード線ＷＬnと奇数ビット線で選択されるメモリセルの下位ビットデータを読み出す(ｃ)（ステップＳ６２）。さらに、隣接セルが状態Ｂであるときの判定電位Ｖ１７を用いて、ワード線ＷＬnと奇数ビット線で選択されるメモリセルの下位ビットデータを読み出す(ｄ)（ステップＳ６３）。

(ｃ)、(ｄ)の結果から、下位ビットデータを判定し、データラッチ回路２１に保持する（ステップＳ６４）。さらに、隣接セルが状態Ｂであるときの判定電位Ｖ１８を用いて、ワード線ＷＬnと奇数ビット線で選択されるメモリセルの上位ビットデータを読み出す（ステップＳ６５）。読み出した上位ビットデータを、データラッチ回路２１に保持する（ステップＳ６６）。

次に、読み出しセルの下位ビットデータをデータラッチ回路２１からデータ入出力バッファ回路６を介して出力し（ステップＳ６７）、続いて同セルの上位ビットデータをデータラッチ回路２１からデータ入出力バッファ回路６を介して出力する（ステップＳ６８）。その後、“n”がページ内の最後であるか否かが判定される（ステップＳ６９）。“n”がページ内の最後であるときは、書き込みの動作を終了する。一方、“n”がページ内の最後でないときは、“n”が“n+1”に設定され（ステップＳ７０）、ステップＳ５３に戻り、ステップＳ５３以降の処理を同様に行う。

前述したように、第２の実施形態では、読み出し対象のメモリセル（読み出しセル）に隣接して配置され、かつ読み出しセルと共通のワード線に接続されたメモリセルの簡易読み出しを行わず、読み出しセルに隣接して配置され、かつ読み出しセルと共通のビット線に接続されたメモリセルのみの簡易読み出しを行う。この簡易読み出しの結果に応じて、読み出しセルの読み出し時における判定電位を設定する。このように、読み出し対象のメモリセルに隣接して配置され、かつ読み出し対象のメモリセルと共通のワード線に接続されたメモリセルの簡易読み出しを行わないことにより、読み出し時間を短縮する。

［第３の実施形態］
次に、この発明の第３の実施形態の不揮発性半導体記憶装置について説明する。

この第３の実施形態では、メモリセルへの書き込みの順番を工夫することにより、上位ビットデータの書き込みのときだけに近接効果が起こるようにしている。

図２０は、第３の実施形態の不揮発性半導体記憶装置におけるメモリセルアレイ１、カラム制御回路２の主要部、さらにメモリセルへの書き込み順番を示す図である。

図２０に示すように、(１)〜(１４)の順番で各メモリセルに４値の書き込みが行われる。まず、ワード線ＷＬnと偶数ビット線（偶数ＢＬ）で選択されるメモリセルＭＣ１に下位ビットデータ(１)を書き込む。続いて、ワード線ＷＬnと奇数ビット線（奇数ＢＬ）で選択されるメモリセルＭＣ２、ＭＣ３に下位ビットデータ(２)を書き込む。次に、ワード線ＷＬn+1と偶数ビット線で選択されるメモリセルＭＣ４に下位ビットデータ(３)を書き込む。続いて、ワード線ＷＬn+1と奇数ビット線で選択されるメモリセルＭＣ５、ＭＣ６に下位ビットデータ(４)を書き込む。次に、ワード線ＷＬnと偶数ビット線で選択されるメモリセルＭＣ１に上位ビットデータ(５)を書き込む。続いて、ワード線ＷＬnと奇数ビット線で選択されるメモリセルＭＣ２、ＭＣ３に上位ビットデータ(６)を書き込む。次に、ワード線ＷＬn+2と偶数ビット線で選択されるメモリセルＭＣ７に下位ビットデータ(７)を書き込む。以下、図２０に示すように、(８)〜(１４)の順番で書き込みが行われる。

図２１に、図２０に示した書き込みにより、書き込まれたメモリセルのしきい値分布を示す。この図２１は、近接効果を受ける前の分布を示している。図２０に示した書き込みでは、近接効果は上位ビットデータの書き込みのときだけ発生する。このため、メモリセルの近接効果によるしきい値分布の広がりを抑えることができるため、近接効果を受ける前のしきい値分布を広く取ることができる。これにより、書き込みパルスのステップアップ電圧のステップ幅を広くでき、書き込み時間の短縮が可能となる。その他の構成及び読み出しの動作は第１の実施形態と同様である。

［第４の実施形態］
次に、この発明の第４の実施形態の不揮発性半導体記憶装置について説明する。

前述した第３の実施形態における読み出しにおいては、読み出しセルに隣接するワード線に接続されたメモリセルと、読み出しセルに隣接するビット線に接続されたメモリセルの両方の近接効果を予想して、読み出し時における判定電位を補正していた。しかし、隣接するワード線に接続されたメモリセルの近接効果が強く、隣接するビット線に接続されたメモリセルの近接効果が弱い場合には、隣接するワード線に接続されたメモリセルのみ簡易読み出しを行い、読み出しセルの判定電位を補正する。

第４の実施形態では、前述した第２の実施形態と同様に、読み出しセルに隣接して配置され、かつ読み出しセルと共通のワード線に接続されたメモリセルの簡易読み出しを行わず、読み出しセルに隣接して配置され、かつ読み出しセルと共通のビット線に接続されたメモリセルのみの簡易読み出しを行う。この簡易読み出しの結果に応じて、読み出しセルの読み出し時における判定電位を設定する。このように、読み出し対象のメモリセルに隣接して配置され、かつ読み出し対象のメモリセルと共通のワード線に接続されたメモリセルの簡易読み出しを行わないことにより、読み出し時間を短縮する。詳細な読み出し動作は、図１９に示した第２の実施形態と同様である。

また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。

隣接するメモリセル間に生じる近接効果を示す断面図である。（ａ）は近接効果がない場合のメモリセルのしきい値分布であり、（ｂ）は近接効果がある場合のメモリセルのしきい値分布である。この発明の第１の実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。第１の実施形態の不揮発性半導体記憶装置におけるメモリセルアレイ１の一例を示す図である。第１の実施形態の不揮発性半導体記憶装置におけるメモリセルアレイ１のカラム方向構造の一例を示す断面図である。第１の実施形態の不揮発性半導体記憶装置のメモリセルアレイ１におけるメモリセルのロウ方向構造の一例を示す断面図である。第１の実施形態の不揮発性半導体記憶装置のメモリセルアレイ１における選択トランジスタのロウ方向構造の一例を示す断面図である。第１の実施形態の不揮発性半導体記憶装置におけるメモリセルアレイ１、及びカラム制御回路２の主要部を示す図である。第１の実施形態の不揮発性半導体記憶装置における書き込みの動作を示すフローチャートである。（ａ）は不揮発性半導体記憶装置の書き込みにおけるメモリセルの近接効果がない場合のしきい値分布であり、（ｂ）は書き込みにおけるメモリセルの近接効果がある場合のしきい値分布である。第１の実施形態の不揮発性半導体記憶装置における簡易読み出しを示す図である。第１の実施形態の不揮発性半導体記憶装置における読み出しの動作を示すフローチャート１である。第１の実施形態の不揮発性半導体記憶装置における読み出しの動作を示すフローチャート２である。第１の実施形態の不揮発性半導体記憶装置における簡易読み出し時のしきい値分布である。第１の実施形態の不揮発性半導体記憶装置における読み出し時のしきい値分布１である。第１の実施形態の不揮発性半導体記憶装置における読み出し時のしきい値分布２である。第１の実施形態の不揮発性半導体記憶装置における読み出し時のしきい値分布３である。第１の実施形態の不揮発性半導体記憶装置における読み出し時のしきい値分布４である。この発明の第２の実施形態の不揮発性半導体記憶装置における読み出しの動作を示すフローチャートである。この発明の第３の実施形態の不揮発性半導体記憶装置におけるメモリセルへの書き込み順番を示す図である。第３の実施形態の書き込みによるメモリセルのしきい値分布である。

符号の説明

１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…ソース線制御回路（Ｃ-source制御回路）、５…Ｐウェル制御回路（Ｃ-p-well制御回路）、６…データ入出力バッファ、７…コマンド・インタフェース、８…ステートマシン、９…ｐ型半導体基板、１０…ｎ型セルウェル、１１…ｐ型セルウェル、１２…ｎ型拡散層、２１…センスアンプ／データラッチ回路、２２…状態保存用ラッチ回路、２３…判定電位補正回路２３。

Claims

第１メモリセルと、前記第１メモリセルに隣接して配置され、かつ前記第１メモリセルと共通のワード線に接続された第２メモリセルと、前記第１メモリセルに隣接して配置され、かつ前記第１メモリセルと共通のビット線に接続された第３メモリセルと、前記第２メモリセルに隣接して配置され、かつ前記第２メモリセルと共通のビット線に接続された第４メモリセルとを含む複数のメモリセルが行列状に配列されたメモリセルアレイと、
前記メモリセルに書き込みを行う書き込み回路と、
前記メモリセルが持つしきい値に基づいて判定電位を補正する判定電位補正回路と、
前記判定電位補正回路により補正された前記判定電位を用いて前記メモリセルを読み出す読み出し回路とを具備し、
前記書き込み回路により第１メモリセル、第２メモリセル、第３メモリセル、及び第４メモリセルの順序で書き込みを行ったとき、
前記第１メモリセルを読み出す際、前記判定電位補正回路は前記第２，第３メモリセルが持つしきい値に基づいて第１判定電位を補正し、前記読み出し回路は前記第１判定電位を用いて前記第１メモリセルを読み出し、
前記第２メモリセルを読み出す際、前記判定電位補正回路は前記第４メモリセルが持つしきい値に基づいて第２判定電位を補正し、前記読み出し回路は前記第２判定電位を用いて前記第２メモリセルを読み出すことを特徴とする不揮発性半導体記憶装置。