JP2009170077A - 半導体メモリ列デコーダデバイス及びその方法 - Google Patents
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Abstract
【課題】データ消去時のブレイクダウン現象に関連する高電圧ストレスを回避する。
【解決手段】半導体メモリデバイス及び方法は、お互いに連続して接続され、それぞれのビット線に接続された同一の列におけるメモリセルとともに、ウェル内に形成されたフラッシュメモリセルアレイを含む。メモリデバイスは、列デコーダ、データレジスタバッファ部、行デコーダ、消去制御部、及び入力/出力バッファ部とを含んでいる。一つ以上の実施形態においては、消去制御部は、ウェル内に形成されたトランジスタによって形成されるpn接合のブレイクダウンを回避する方法で、メモリセルを消去するためウェルに対して電圧を印加する。他の実施形態においては、高電圧トランジスタが選択的にビット線を周辺回路から分離し、ビット線を周辺回路へ対として接続するために使用され、それぞれの高電圧トランジスタが2本のビット線によって共有される。
【選択図】図2
【解決手段】半導体メモリデバイス及び方法は、お互いに連続して接続され、それぞれのビット線に接続された同一の列におけるメモリセルとともに、ウェル内に形成されたフラッシュメモリセルアレイを含む。メモリデバイスは、列デコーダ、データレジスタバッファ部、行デコーダ、消去制御部、及び入力/出力バッファ部とを含んでいる。一つ以上の実施形態においては、消去制御部は、ウェル内に形成されたトランジスタによって形成されるpn接合のブレイクダウンを回避する方法で、メモリセルを消去するためウェルに対して電圧を印加する。他の実施形態においては、高電圧トランジスタが選択的にビット線を周辺回路から分離し、ビット線を周辺回路へ対として接続するために使用され、それぞれの高電圧トランジスタが2本のビット線によって共有される。
【選択図】図2
Description
本発明は、半導体メモリデバイスに関し、特にその小型化及び高集積化のための技術に関する。
半導体集積回路技術が急速に進歩し、半導体素子が高集積化されるのに関連して、半導体メモリデバイスのための技術革新は更なる大容量化及び小型化を達成するために、試みられている。特に、フラッシュメモリデバイスでは、加工技術を微細化することによってチップ寸法を縮小するいわゆるチップシュリンクが進んでいる。特に、これらの加工技術の微細化はそれぞれのビットを記憶するそれぞれのメモリセルのアレイ面積を減少させることを可能にしている。
メモリセルアレイの面積の減少においてなされる進歩にもかかわらず、アレイへのデータの入力およびアレイからのデータの出力を制御するためメモリセルアレイに接続される列デコーダの面積を減少させることに伴う問題が残されている。
図1に示されるフラッシュメモリにおいては、メモリセル内のデータを消去するために消去動作が実行される際、選択されたメモリセルの制御ゲート101の電圧が0ボルトに減少され、続いて、通常約20ボルトの消去電圧がメモリセルアレイの配置されているウェル102全体に印加される。これによって、選択されたセルの浮遊ゲートに蓄積された全ての電子が、トンネル効果によってウェルに放出される。このような消去動作が行われる間、ウェルを共有するトランジスタ104、105、106及び107のゲートは、同一の電位で保持される。したがって、高電圧トランジスタがトランジスタ104、105、106及び107のために使用される必要がない。これによって、セルアレイ部を、より小さいピッチパターンで、より薄い膜厚を有するように設計することが可能となる。
一方で、ウェルに高い消去電圧が印加される場合、メモリセルをセンス増幅器のようなセンシング回路に接続するために使用されるデジット線(しばしばビット線と呼ばれる)に対しても類似する電圧が接続される。したがって、典型的には列デコーダの一部である高電圧トランジスタが、周辺回路をこの電位差から分離するために、センス増幅器のような周辺回路とビット線を選択的に接続するために典型的には使用される。高電圧トランジスタは膜厚が厚く、ゲート長が長く、結果として寸法が大きい。ゆえに列デコーダの寸法を、ある面積以下に縮小させることが非常に困難である。
更に、フラッシュメモリの大容量化に向けたチップシュリンクの進歩に関連して、ビット線のピッチパターンがますます狭くなる傾向がある。列デコーダとセルアレイ部の間のビット線間隔は等しくする必要があるが、列デコーダの列デコーダトランジスタは上述のように大きいため、半導体製造プロセスにおいて、リソグラフィーを使用して加工するのに困難がある。
このような列デコーダにおけるショートは、従来のフラッシュメモリの製造デバイスにおけるピッチの不良を引き起こす大きな要因である。この問題はある程度は解決されてきたが、いくつかの問題点が残されている。例えば、図1に示されるように、ソース線は、図中の矢印で示されるようにウェル102に形成されている。選択されたメモリセルの制御ゲート101は、0ボルトに設定され、つまり、消去のために選択されたメモリアレイのブロックにおける行方向の線(しばしばワード線と呼ばれる)は0ボルトに設定され、20ボルトのような消去電圧がウェル102に対して印加される。これによって、選択さ
れていないメモリセルの制御ゲート103をフローティング状態とさせる。結果として、行選択トランジスタ104、ドレイン選択トランジスタ105、第一の列デコーダトランジスタ106、第二の列デコーダトランジスタ107のそれぞれのゲートにおける電圧は、ウェル102とのカップリング現象によって20ボルトに上昇する。続いて、図1下段に示されるように、消去電圧を降下させるために、ウェル102は接地される。
れていないメモリセルの制御ゲート103をフローティング状態とさせる。結果として、行選択トランジスタ104、ドレイン選択トランジスタ105、第一の列デコーダトランジスタ106、第二の列デコーダトランジスタ107のそれぞれのゲートにおける電圧は、ウェル102とのカップリング現象によって20ボルトに上昇する。続いて、図1下段に示されるように、消去電圧を降下させるために、ウェル102は接地される。
消去電圧を降下させるステップにおいて、pn接合におけるブレイクダウン現象が起こりうる。第一の列デコーダトランジスタ106及び第二の列デコードトランジスタ107は、周辺を保護するためにオフ状態にあり、ビット線内の電子がビット線を介して放出されないために、ウェルのpn接合部分が逆方向にバイアスされる原因となる。このブレイクダウン現象が生じる時点において、フローティング状態にされているソース選択トランジスタ104、ドレイン選択トランジスタ105、第一の列デコーダトランジスタ106、及び第二の列デコーダトランジスタ107のそれぞれのゲートに対して、逆電圧が発生し、高電圧(例えば逆電圧)ストレスを印加する結果となる。ウェル上のそれぞれのトランジスタのpn接合部分のブレイクダウンは逆電圧を生じさせ、それによって、ビット線の電圧を降下させる。フラッシュメモリが実際にはデータの書込みと消去とを繰り返して使用されることを考慮すると、ブレイクダウンを通しての電圧降下は、フラッシュメモリに対して損傷を与える可能性が非常に高い。
図2は、本発明の実施形態に係る半導体メモリデバイスのブロック図である。メモリデバイスは、本実施例においてはフラッシュメモリデバイスであり、メモリセルアレイ2と、デコーダ部3と、データレジスタバッファ4と、行デコーダ5と、消去制御部6と、ステートマシン7と、入力/出力バッファ8とを有する。ステートマシン7は例えばコントローラでもよい。
メモリセルアレイ2は、列デコーダのような、列デコーダ9を含んでいる。列デコーダは、メモリセルアレイが形成されているウェル内に形成されてもよい。
アレイ2を含むメモリデバイスに対するアドレスは、行アドレス及び列アドレスに分割される。行デコーダ5は、行アドレスをデコードして、選択されたメモリセルの行(すなわち行に接続された全メモリセル)を選択する。列デコーダ9は、列デコーダの一部でありうるが、ビット線を選択するため列アドレスをデコードし、ビット線上のデータがデータレジスタバッファ4へ送られる。
データレジスタバッファ4は、ビット線の電圧をセンスするセンス増幅器を含んでおり、メモリアレイ2からの読み出し、或いはメモリアレイ2への書き込みデータの一時的な格納を行う。
デコーダ部3は、高電圧トランジスタを含む。デコーダ3は、消去動作の間にデータレジスタバッファ4のような周辺回路に高電圧が印加されるのを防ぐため、アレイ2内のビット線に接続される消去電圧を遮断する。上記で説明されたように、メモリセルアレイ部2内のメモリセルのデータを消去するためウェルに消去電圧が印加されるとき、高電圧が周辺回路に印加されうる。デコーダ部3は、データを消去する際にビット線に対して印加される電圧を制御する機能をも有する。
消去制御部6は、メモリセルアレイ部2及びデコーダ部3を制御し、メモリセルアレイ部2に格納されているデータを消去する際の、ビット線をディスチャージする制御の実施を含む種々の制御機能を実施する。
ステートマシン7は、デコーダ部3、データレジスタバッファ4、行デコーダ5、列デコーダ9、及び消去制御部6を制御し、メモリセルアレイ部2を管理する。
外部の処理装置とフラッシュメモリデバイス1との間でデータが入力及び出力される際、入力/出力バッファ部8は、データレジスタバッファ4とデータをやりとりし、入力及び出力の状態を表す情報をステートマシン7とやりとりする。
以下はデータの読み出し及び書き込み動作についての説明である。まずはじめに、読み出し動作においては、行デコーダ5によって行アドレスがデコードされ、メモリセルの(しばしばワード線と呼ばれる)行方向の線(例えば、その線に接続された全メモリセル)が選択される。選択された行のそれぞれの列の出力にエンコードされた値は、それぞれのビット線を介して、データレジスタバッファ4内のそれぞれのセンス増幅器によって検出される。更に、列アドレスは、列デコーダ9によって、デコードされる。センス増幅器は列デコーダ9の出力に基づいて選択され、データは選択されたセンス増幅器から列デコーダ9へと供給される。データレジスタバッファ4に供給された列データは、入力/出力バッファ部8を介して外部の処理装置に出力される。
書き込み動作においては、ワード線が行デコーダ5によって選択され、列デコーダ9によって書き込みセンス増幅器が選択される。書き込まれるデータは、データレジスタバッファ4から、列デコーダ9によって選択された書き込みセンス増幅器を介して、メモリセルアレイ部2において選択されたメモリセルに書き込まれる。
消去制御動作は図7から図12を参照して後に詳細に説明される。
図3は、本発明の実施形態に係るフラッシュメモリ1のメモリセルアレイ2の簡略図である。図4は、本発明の実施形態に係るメモリセルアレイ2及びデコーダ部3の概略構成を示す図である。図3及び図4の実施形態は、メモリセルアレイ部内のメモリセルトランジスタ38が、ソース/ドレイン、及びチャネル形成領域を有し、浮遊ゲートと制御ゲートとを含むように構成される。メモリセルアレイ2においては、2kバイトのメモリセルトランジスタ38の個々の浮遊ゲートが、それぞれの行において32本のワード線35に接続されるよう、メモリセルトランジスタ38のアレイがマトリクス状に配置されている。それぞれのメモリセルトランジスタ38で、それぞれのドレイン或いはソースがビット線に接続されている。このようにそれぞれのメモリセルトランジスタ38は、NAND論理構造を形成している。
偶数を割り当てられたビット線(以下、“偶数ビット線”と表される)は、列デコーダトランジスタ31によって選択される。列デコーダトランジスタ31は、それぞれのビット線へ偶数本目の列を接続する、ビット線の状態を選択するための信号EVEN_SELECTによって制御される。同様に、奇数を割り当てられたビット線(以下、“奇数ビット線”と表される)は、それぞれのビット線へ奇数本目の列を接続する信号ODD_SELECTによって制御される列デコーダトランジスタ32によって選択される。それぞれの列における偶数ビット線36と奇数ビット線37とは、データレジスタバッファ4の1つのセンス増幅器及び1つのデータレジスタ回路を共有するよう、デコーダ部3のそれぞれの高電圧トランジスタ30へと接続されている。
また、メモリセルアレイ2は、ドレイン選択トランジスタ(Select Gate Drain(SGD))39及びソース選択トランジスタ(Select Gate Source(SGS))40を含んでいる。ドレイン選択トランジスタ及びソース選択トランジスタは、一般に、接続された一連のメモリセル(例えばメモリセルストリング)のそれぞれの端に配置されている。これらの二つは、選択トランジスタと呼ばれることもあ
る。この二つのうち、ソースに接続されているトランジスタはソース選択トランジスタと呼ばれ、もう一方のトランジスタはドレイン選択トランジスタと呼ばれる。これらの二つのトランジスタは、読み出し及び書き込み動作の間、オン状態にされる。
る。この二つのうち、ソースに接続されているトランジスタはソース選択トランジスタと呼ばれ、もう一方のトランジスタはドレイン選択トランジスタと呼ばれる。これらの二つのトランジスタは、読み出し及び書き込み動作の間、オン状態にされる。
NAND型フラッシュメモリにおいては、メモリセルを駆動するのに必要な導線は複数のメモリセルで共有されている。したがって、データの書き込み、及び読み出しは列の単位で行われる。一つの列は複数のセルから成る単位である。奇数ページ、或いは偶数ページという用語は、それぞれ奇数ビット線、或いは偶数ビット線に接続されたメモリセルの列におけるメモリセルを表している。
実施例として、偶数ビット線36からデータを読み出す場合、偶数ページを制御する信号EVEN_SELECTによって第一の列デコーダトランジスタ31がオン状態にされ、偶数ビット線36はデータレジスタバッファ4に接続される。信号EVEN_SELECTは、列デコーダトランジスタ34をもオン状態にして、奇数ビット線37を高電圧トランジスタ41を介して0ボルトに接続する。高電圧トランジスタ41は信号VBL_GATEによってオン状態にされる。
例えば、偶数ビット線36に接続されたメモリセルにデータが書き込まれる(すなわちプログラムされる)場合には、信号EVEN_SELECTによって第一の列デコーダトランジスタ31がオン状態にされて、偶数ビット線36をデータレジスタバッファ4に接続する。信号EVEN_SELECTは、第二の列デコーダトランジスタ34をもオン状態にして、奇数ビット線37を高電圧トランジスタ41を介してVccへと接続する。これによって、奇数ビット線37へデータを書き込むことなく、偶数ビット線36に対して適切にデータを書き込むことが可能となる。
第一及び第二の列デコーダトランジスタ31、32、33、及び34は、それぞれn型金属酸化膜半導体(NMOS)トランジスタであり、メモリセルアレイ2のウェル上に形成される。ウェルはp型半導体領域及びn型半導体領域から形成されている。トランジスタ31−34の制御ゲートは、典型的にはポリシリコンである。それぞれのビット線の第一の列デコーダトランジスタ31、32と、第二の列デコーダトランジスタ33、34は、一連のメモリセルトランジスタ38に接続される。列デコーダトランジスタ31、32、33、及び34は、ソース選択トランジスタ40及びドレイン選択トランジスタ39と、同一形状、及び同一寸法のNMOSトランジスタであり、同一の電圧特性及び耐圧性を有する。列デコーダトランジスタ31、32、33、及び34は、それぞれのメモリセルトランジスタ38のトランジスタと同一寸法であり同一の電圧特性及び耐圧性をも有する。このような構成にすることによって、列デコーダトランジスタ31、32、33、及び34は、ソース選択トランジスタ40、ドレイン選択トランジスタ39及びメモリセルトランジスタ38と同一ウェルに同時かつ同一寸法で形成することが可能となり、設計、及び製造プロセスが省力化するという効果をもたらす。なお、ビット線が選択されるときの列デコーダトランジスタ31、32、33、及び34のプレチャージ電流は、非常に小さく、すなわちマイクロアンペアのオーダである。したがって、列デコーダトランジスタ31、32、33、及び34が、ソース選択トランジスタ40、ドレイン選択トランジスタ39及びメモリセルトランジスタ38と同様な方法で形成されても、問題はない。
デコーダ部3は、高電圧トランジスタ30及び高電圧トランジスタ41を含む。高電圧トランジスタ30は、ER_BIASによって制御され、例えばデータを消去するため消去電圧がウェルに印加されるとき、データレジスタバッファ4を含む周辺回路に消去電圧が印加されるのを防ぐために、分離用トランジスタとして電圧を遮断する機能を実施する。更に、高電圧トランジスタ41は、VBL_GATEによって制御され、例えばデータを消去するためにビット線に対して電圧を印加する際のスイッチング制御を実施する機能を実行する。
なお、列デコーダトランジスタ31、32、33、及び34のそれぞれのゲート、高電圧トランジスタ30及び41のそれぞれのゲート、ウェル、及びビット線は消去制御部6によって制御される。
第一、及び第二の列デコーダトランジスタ31−34を高電圧トランジスタとして設計していた従来の設計方法に対し、本実施形態は、2本のビット線ストリング(例えば偶数ビット線及び奇数ビット線)に2個の高電圧トランジスタ30、41のみを備える、つまり1ビット線ストリングに対して1個のトランジスタを備えるよう考案されている。一実施例として、奇数及び偶数線あわせて4kバイトのビット線を有する場合、従来の設計は8kバイト(=4kバイト×2個)の高電圧トランジスタを必要とするが、本実施形態に係る構成は、これを半分、すなわち4kバイトの高電圧トランジスタへと減少させる。このような構成にすることによって、1本のビット線ストリングに対して備えられる高電圧トランジスタの数が従来の半分に減少し、より大きなアレイのための空間を提供すること、或いは所定の寸法のアレイのためのチップ面積をより小さく提供することになる。半導体メモリデバイスのビット線間隔を減少させることも可能となり、それによって更なる小型化及び高集積化が可能になる。また、リソグラフィーのためにより多くの余裕を提供することによって、従来ピッチの不良の大部分を占めていたショートなどの欠陥率を大幅に減少させることが可能になる。
更に図3を参照して、データレジスタバッファ4は、アレイ2のそれぞれの列にセンス増幅器を含む。それぞれの列の偶数ビット線36及び奇数ビット線37は、データレジスタバッファ4の共通のセンス増幅器を共有している。
ここで、図4を参照して、メモリセルアレイ部2の周辺に配置される消去制御部6について説明する。消去制御部6は、ビット線制御部10、ER_BIAS制御部11、及びVBL_EVEN/VBL_ODD制御部12を含み、メモリセルアレイ2に格納されたデータを消去する際の種々の機能を実施するために使用される。
ビット線制御部10は、VBL_BIAS制御部12とともに、ビット線電圧が消去の後降下するとき、ある値に消去電圧を保持する(例えばクランプする)ため、ビット線に対して印加される電圧を制御する。ER_BIAS制御部11は、データを消去する際にデコーダ部3の高電圧トランジスタ30に対して印加される電圧(ER_BIAS)を制御する。VBL_EVEN/VBL_ODD制御ブロック12は、データを消去する際に、列デコーダトランジスタに対して印加される電圧(VBL_ODD及びVBL_EVEN)を制御する。
なお、本実施形態は、一実施例として、メモリセルのストリング長を“32”、つまりワード線の本数を“32”本と設定するよう構成されている。また、偶数ビット線及び奇数ビット線それぞれ2kバイト、あわせてビット線の本数を4kバイトと設定もしている。フラッシュメモリアレイ2、すなわちメモリデバイス1のメモリセル数、ワード線の本数、及び/或いはビット線の本数は、所望の記憶容量に応じて変更されてもよい。また、本実施形態は、メモリセルアレイ2をNAND構造として形成する場合を例示しているが、他の構造が使用されてもよい。
更に、本実施形態は、それぞれの構成要素が、p型ウェルに形成されるNMOSトランジスタである場合を例示している。しかしながら、ウェル及びトランジスタは、n型ウェル上に形成されるPMOSトランジスタでもよい。また、デコーダ部3、データレジスタバッファ部4、消去制御部に含まれるトランジスタはNMOSトランジスタとして例示さ
れているが、PMOSトランジスタでもよい。
れているが、PMOSトランジスタでもよい。
図5は、本発明の実施形態に係るフラッシュメモリデバイス1の一部の断面図である。特に、図5は、図3に示されたメモリセルアレイ2、デコーダ部3、及びデータレジスタバッファ4の一部を示している。図5に示されるように、この図面に示されたビット線は偶数ビット線36であり、左から右に向かって、データレジスタバッファ4内のトランジスタ42、デコーダ部3内の高電圧トランジスタ30、偶数ページを制御する信号EVEN_SELECTによって制御される第一の列デコーダトランジスタ31、ソース選択トランジスタ40、メモリセルトランジスタ38、ドレイン選択トラジスタ39、奇数ページを制御する信号ODD_SELECTによって制御される第二の列デコーダトランジスタ33、デコーダ部3内の高電圧トランジスタ41を示している。なお、この図面はメモリセルトランジスタ38を2個しか示していない。32NAND型ストリングの場合には、実際には、32個のメモリセルトランジスタ38が接続されている。更に、矢印で示されるように、ソース線がソース選択トランジスタ40のソース領域に接続されている。
図5に示されるように、第一の列デコーダトランジスタ31、ソース選択トランジスタ40、メモリセルトランジスタ38、ドレイン選択トランジスタ39、及び第二の列デコーダトランジスタ33は、同一ウェル43内に全て形成される。ここでは、p型ウェル上に、NMOSトランジスタとしてこれらのトランジスタを形成する場合が例示されている。
メモリセルトランジスタ38に“0”を書き込むためには、ドレインとソースを接地して、メモリセルトランジスタ38の制御ゲートに高電圧が印加される。その結果、チャネルを流れる電子がドレイン近傍において高エネルギー状態に到達し、したがって電子が浮遊ゲートに注入され、それによってトランジスタ38の閾値電圧が上昇する。一方、“1”を書き込むためには、制御ゲートが0ボルトと設定されて、ウェル43に高電圧(例えば約20ボルト)が印加される。その結果、浮遊ゲート内に蓄積されていた如何なる電子もトンネル効果によって引き抜かれて、浮遊ゲートの閾値電圧が初期状態に戻る。この状態が消去(イレーズ)状態であり、ゆえに同一の電圧が消去動作において使用されうる。
読み出し動作においては、ドレイン選択トランジスタ39がオン状態にされて、行デコーダによってそれぞれのワード線を介して、アクセスされるメモリセルトランジスタ38の制御ゲートまで約0.7ボルトの電圧が通常印加される。その後、ソース選択トランジスタ40がオン状態にされる。もしこのとき、選択されたメモリセルがイレーズ状態“1”の場合には、電流が流れてビット線の電圧が、例えば0.7ボルトから0ボルトに降下する。
一方、選択されたメモリセルがプログラム状態“0”の場合には、選択されたメモリセルトランジスタ38はオン状態にならず、ビット線に蓄積された電荷は放出されない。したがって、ビット線の電圧は降下しない。ビット線の電圧が降下したか否かは、データレジスタバッファ4のセンス増幅器によって検出され、このようにしてデータを読み出す。ドレイン選択トランジスタ39及びソース選択トランジスタ40は、読出し動作のタイミングを制御するために選択的にオン状態にされる。
続いて、メモリセルトランジスタに格納されたデータの消去を行う際に生じる問題を説明する。メモリセルトランジスタに格納されたデータを消去するとき、トランジスタの制御ゲートの電圧、つまり選択された行のワード線の電圧が0ボルトとされて、ウェル43に消去電圧が印加される。その結果として、ソース選択トランジスタ、ドレイン選択トランジスタ、第一の列デコーダトランジスタ、及び第二の列デコーダトランジスタのそれぞれのゲートの電圧、及びビット線の電位は、ウェル43との容量性カップリング現象によ
って消去電圧と同じ電圧まで上昇する。続いて、消去電圧を降下させるために、ウェルが接地される。消去電圧が降下させられるステップにおいて、pn接合におけるブレイクダウン現象が生じる。
って消去電圧と同じ電圧まで上昇する。続いて、消去電圧を降下させるために、ウェルが接地される。消去電圧が降下させられるステップにおいて、pn接合におけるブレイクダウン現象が生じる。
ブレイクダウン現象においては、逆方向バイアス電圧がpn接合部分に印加されると、理論的には電流は流れないと考えられるが、実際のデバイスにおいてはごくわずかな量の逆方向電流が流れる。更に逆方向バイアス電圧を増加すると、降伏現象が生じることによって逆方向電流が流れ始める。この現象はブレイクダウン現象と呼ばれ、このときの電圧はブレイクダウン電圧と呼ばれ、通常約8ボルトである。
ブレイクダウン現象の際、p型ウェル領域の位置におけるpn接合部分に対して逆電圧が印加される。フローティング状態にされているソース選択トランジスタ、ドレイン選択トランジスタ、第一の列デコーダトランジスタ、及び第二の列デコーダトランジスタの存在するウェル領域は0ボルトのままであり、ゲートのn型のソース或いはドレイン領域及びビット線は、時定数における遅延によって20ボルトの電位を保持している。その結果、pn接合部分には高電圧が印加されることになる。これによって、pn接合部分の電圧はブレイクダウン電圧を超え、ブレイクダウン現象による破壊を伴ってビット線の電圧を降下させる結果になる。フラッシュメモリデバイスはデータの書込みと消去とを繰り返して使用されるため、ブレイクダウン現象を介する電圧の降下は、破壊されるリスクを増加させる。
本発明の実施形態に係る消去制御方法によって、このブレイクダウンに伴う問題が回避される。制御信号として使用される電圧が示されている図6に関して、BL CLAMP電圧は、データレジスタバッファ4のトランジスタ42のゲートに印加される。ER_BIAS電圧は、デコーダ部3の高電圧トランジスタのゲート30に対して印加される。VBL_EVEN電圧は、偶数列にアクセスするための列デコーダトランジスタ31のゲートに対して印加される。VBL_ODD電圧は、奇数ビット線にアクセスするための信号であるODD_SELECTによって制御される列デコーダトランジスタ33のゲートに対して印加される。なお、図6は一実施例として、偶数ビット線の場合を示しており、この場合VBL_EVEN電圧は第一の列デコーダトランジスタ31のゲートに対して印加され、VBL_ODDは第二の列デコーダトランジスタ33のゲートに対して印加される電圧である。VBL_GATE電圧は、ビット線36の電圧を制御するためにデコーダ部3のトランジスタ41のゲートに印加される。VBL_BIASは、ビット線に印加される電圧であり、WELL電圧はウェル43に印加される。
図7から図12は、本発明の実施形態に係る消去制御方法の第一ステップから第六ステップをそれぞれ示す図である。図7は、消去電圧を印加する前の待ち受け状態におけるフラッシュメモリデバイスの状態を示している。この状態においては、ビット線36は0ボルトであり、第一の列デコーダトランジスタ31、第二の列デコーダトランジスタ33のゲートにはVccが印加されて、それによってそれぞれのトランジスタはオン状態となっている。デコーダ部3の高電圧トランジスタ30のゲートに対して、例えば6ボルトが印加されて、それによってトランジスタ30はオン状態となっている。更に、デコーダ部3の高電圧トランジスタ41のゲートに対してVccが印加されて、それによってトランジスタ41はオン状態となっている。データレジスタバッファ4のトランジスタ42のゲートに対してもVccが印加されて、それによってトランジスタ42もオン状態となっている。
図8に示される第二ステップにおいては、VBL_BIAS制御部17によってビット線にVccの電圧が印加される。ここで、高電圧トランジスタ41のゲートに第一ステップで印加されたVccはトランジスタ41をオン状態にしているため、ビット線36は電
源電圧から閾値電圧を引いた電圧(例えば、Vcc−Vth)で充電されていく。ここでVthはウェル43とソース或いはドレイン領域の間のpn接合の閾値電圧である。また、第一の列デコーダトランジスタ31及び第二の列デコーダトランジスタ33を、消去制御を実施する間オン状態に維持するのに十分な大きさであり、Vccよりも高い電圧Vpreが前述のトランジスタのゲートに対して印加される。ここで、例えばVpreは3ボルトと仮定される。
源電圧から閾値電圧を引いた電圧(例えば、Vcc−Vth)で充電されていく。ここでVthはウェル43とソース或いはドレイン領域の間のpn接合の閾値電圧である。また、第一の列デコーダトランジスタ31及び第二の列デコーダトランジスタ33を、消去制御を実施する間オン状態に維持するのに十分な大きさであり、Vccよりも高い電圧Vpreが前述のトランジスタのゲートに対して印加される。ここで、例えばVpreは3ボルトと仮定される。
更に、一実施例として、デコーダ部3の高電圧トランジスタ30のゲートに対してVccが印加されて、それによってトランジスタ30をオフ状態とする。Vccは、Vss+Vthよりも小さく、Vssと比較して消去電圧との電位差が小さいため、高電圧トランジスタ30をオフ状態にするために印加される。これによって、消去電圧が周辺回路、例えばデータレジスタバッファ4内の回路に印加されないよう、消去電圧が遮断される。したがって、データレジスタバッファ4内のトランジスタ42のゲートに印加される電圧は、例えば消費電力を減少させるために0ボルトに降下する。
図9に示される第三ステップにおいては、消去制御部6によって、ウェル43に消去電圧が印加される。例えば、ここでは消去電圧は20ボルトと仮定される。20ボルトを印加することによって、ビット線36は消去電圧から順方向電圧を引いた電圧(例えば20ボルト−V_PNforward)で充電されることになる。ここで、V_PNforwardはpn接合の順方向電圧である。更に、ソース選択トランジスタ40及びドレイン選択トランジスタ39のそれぞれのゲートは、ウェル43との容量性カップリング現象によって20ボルトの電位まで上昇していく。第一の列デコーダトランジスタ31及び第二の列デコーダトランジスタ33のそれぞれのゲートは、そのとき、20ボルト+Vpreの電位まで上昇する。この実施例においては、トランジスタ31、33のゲートは約23ボルトまで電位が上昇する。消去電圧を印加することによって、選択されたメモリセル38の浮遊ゲート内に蓄積されていた電子がトンネル効果によって引き抜かれる。
図10に示される第四ステップにおいては、ビット線36に接続されている、ビット線制御部10は、電位を降下させる過程でビット線の電位をある電圧に保持(例えばクランプ)する。ここで、逆方向バイアスのストレスによるウェル内のトランジスタのブレイクダウンを回避するため、ディスチャージイネーブル及びビット線制御部10の動作によって保持される電圧は4ボルトと仮定される。これによって、ウェル43の電位は4ボルト+V_PNforwardまでしか降下しない。更に、ウェル43の電位降下に関連するカップリング現象によって、列デコーダトランジスタ31及び33のそれぞれのゲートにおける電圧は、4ボルト+V_PNforward+Vpre(例えば3ボルト)まで降下する。ここで、ビット線とウェル43との電位差はV_PNforwardであり、ブレイクダウン電圧より小さいため、pn接合部分のブレイクダウン現象は生じない。また、列デコーダトランジスタ31及び33はオン状態を維持しているため、図10に示される直接的ディスチャージ経路を介して電流が流れ、それによって、ビット線の電位をビット線制御部10によって降下させることが可能となる。
図11に示される第五ステップにおいては、ビット線制御部10によってビット線36の電位は0ボルトまで降下する。これによって、ウェル43の電位はV_PNforwardまで降下することになる。更に、ウェル43の電位降下に伴う容量性カップリング現象によって、列デコーダトランジスタ31及び33のそれぞれのゲートに印加される電圧は、V_PNforward+Vpre(例えば3ボルト)まで降下する。ここで、ビット線とウェルとの電位差はV_PNforwardであり、ブレイクダウン電圧よりも小さいため、pn接合部分のブレイクダウン現象は生じない。また、列デコーダトランジスタ31及び33はオン状態において維持されているため、図11に示される直接的ディスチャージ経路を介して電流が流れ、それによってビット線の電位を降下させることが可能
となる。図11に示される直接的ディスチャージ経路は、図10に示されるものとは異なっている。なぜなら、第四ステップにおいてビット線制御部10によってビット線をクランプすることは、Vccの電位のビット線に対して影響を与えないからである。更に、ウェル43とウェル内の構成要素(例えばワード線或いはビット線)との電位差が小さくあるべきゆえに、ディスチャージ過程は二つのステップ(第四ステップ及び第五ステップ)に分割されている。
となる。図11に示される直接的ディスチャージ経路は、図10に示されるものとは異なっている。なぜなら、第四ステップにおいてビット線制御部10によってビット線をクランプすることは、Vccの電位のビット線に対して影響を与えないからである。更に、ウェル43とウェル内の構成要素(例えばワード線或いはビット線)との電位差が小さくあるべきゆえに、ディスチャージ過程は二つのステップ(第四ステップ及び第五ステップ)に分割されている。
図12に示される第六及び最終ステップにおいては、WELL制御部21がウェル43に対して0ボルトの電圧を印加して、ウェル43の最終的なディスチャージを実施する。ウェル43の電位降下に伴う容量性カップリング現象によって、列デコーダトランジスタ31及び33のそれぞれのゲートに印加される電圧はVpre(例えば3ボルト)まで降下する。しかしながら、トランジスタ31、33は消去制御の開始から完了までの間、オン状態を維持する。したがって、逆方向バイアスのストレスによってブレイクダウンしない。なお、ドレイン選択トランジスタ39及びソース選択トランジスタ40のそれぞれのゲートの電位は、第四ステップから開始するウェル43との容量性カップリング現象によって降下し、最終的に第六ステップにおいて0ボルトまで降下する。メモリデバイスは、ここで、図6に示される待ち受け状態に戻る。
図13、図14は、本発明の実施形態に係る消去制御方法を実施する際に印加される電圧のタイミング図を示す。図13は、VBL_EVEN、ER_BIAS、及びWELLのタイミング図である。図14は、選択ブロックのワード線、非選択ブロックのワード線、及びビット線(選択されたビット線及び非選択ビット線の両方)に印加される電圧のタイミング図である。図13、図14の両方において、縦軸は電圧、横軸は時間を示し、V_PNforwardは0.7ボルトと仮定されている。
図13に関して、ER_BIASは第一ステップにおいては、デコーダ部3の高電圧トランジスタ30をオン状態とするための電圧を出力する。ここでは例えば、高電圧トランジスタ30に対して6ボルトが印加されるものと仮定する。続いて、第二ステップにおいては、高電圧トランジスタ30に対して印加される電圧が6ボルトからVccへと降下する。これは、消去電圧が印加された場合にそれを遮断するため、デコーダ部3の高電圧トランジスタ30をオフ状態とするためである。この状態は、消去制御が完了する第六ステップまで維持され、再び6ボルトを印加してデコーダ部3の高電圧トランジスタ30をオン状態として、元の状態に戻る。
ここで、VBL_EVENは、一実施例として、偶数ビット線の第一の列デコーダトランジスタに印加される。VBL_EVENは、待ち受け状態である第一ステップにおいてはVccを出力するが、第二ステップにおいては、まず、消去制御を実施する間、第一の列デコーダトランジスタ31をオン状態に維持するためのVpreを出力する。ここでは、Vpreは3ボルトと仮定される。続いて、第三ステップにおいては、ウェル43に例えば20ボルトの消去電圧が印加されると、ウェル43との容量性カップリング現象によって、VBL_EVENの電圧も20ボルト+Vpre(例えば3ボルト)まで上昇する。第四ステップにおいて、ビット線の電圧が4ボルトにクランプされると、VBL_EVENは、Vpre(例えば3ボルト)+V_PNforward(例えば0.7ボルト)+4ボルトまで降下する。第五ステップにおいては、電圧はVpre(例えば3ボルト)+V_PNforward(例えば0.7ボルト)まで降下する。最終的には、第六ステップにおいて、電圧がVpre(例えば3ボルト)まで降下し、その後、元の第一ステップのVccの状態に到達する。このような制御を実施することによって、第一の列デコーダトランジスタ31は、消去制御の開始から完了までゲート電圧をVcc以上に維持することができ、それによって全ステップを通してオン状態を維持することが可能となり、したがって、列デコーダトランジスタ31は逆方向バイアスのストレスによってブレイクダウンを生じない。
ウェル43に対して印加される電圧WELLは、第一、及び第二ステップにおいては0ボルトだが、第三ステップにおいては20ボルトが印加される。第四ステップにおいては、電圧はV_PNforward(例えば0.7ボルト)+4ボルトまで降下し、第五ステップにおいては、V_PNforward(例えば0.7ボルト)まで降下する。最終的には、第六ステップにおいてWELLは0ボルトとされて、第一ステップの元の状態に戻る。
図14に関して、選択されたワード線(消去のために同時に選択されるワード線の“ブロック”の一部でもよい)は全ステップを通して、0ボルトに維持される。
ビット線は、第一ステップにおいては0ボルトであるが、第二ステップにおいて、VBL_BIAS制御部17によって、電源電圧から閾値電圧を引いた電圧(例えばVcc−Vth)が印加される。第三ステップにおいて、ウェル43に20ボルトが印加されると、ビット線の電圧は、消去電圧から順方向電圧を引いた電圧(例えば20ボルト−V_PNforward(例えば0.7ボルト))へと上昇する。続いて第四ステップにおいて、電圧は4ボルトに降下し、第五ステップにおいて0ボルトへ降下し、第六ステップにおいて0ボルトに維持され、その後第一ステップの状態に戻る。
それに対して、非選択のワード線(ワード線の非選択ブロックの一部でもよい)は、第一及び第二ステップにおいては0ボルトであり、第三ステップにおいて、ウェル43に消去電圧である20ボルトを印加することによって、ウェル43とのカップリング現象によって20ボルトまで上昇する。第四ステップにおいて、V_PNforward(例えば0.7ボルト)+4ボルトまで降下し、第五ステップにおいてはV_PNforward(例えば0.7ボルト)まで降下する。その後、電圧は第六ステップにおいて0ボルトまで降下し、第一ステップの状態に戻る。
以上のように、ウェルに対する消去電圧が降下するとき、すなわち第四ステップから第六ステップまでの間、ウェル43とビット線の電位差は、V_PNforwardより大きくなることはなく、ブレイクダウン電圧(例えば約8ボルト)の範囲内である。従来の場合、p型ウェル領域が0ボルトの時、時定数による遅延のため、ゲートのn型ソース或いはドレイン領域、及びビット線は20ボルトの電位に維持される。その結果、pn接合部分に逆電圧が印加され、高電圧ストレスが課され、pn接合部分におけるブレイクダウン現象が発生する。しかしながら、本発明の場合にはこのような現象は生じないため、ビット線及びウェルの電位を降下させることによって消去制御を完了させることができる。
図15は本発明の実施形態に係る消去制御方法を実施する消去制御部6のブロック図である。図16から図22は、本発明の実施形態に係る消去制御方法を実施するそれぞれの制御部の回路を例示する簡略図を示す。
図15の消去制御部6は、7つの制御部を含んでいる。そのうちER_BIAS制御部14は、6ボルトチャージポンプ13及びER_BIAS制御ブロック11を含んでいる。また、VBL_EVEN/VBL_ODD制御部16は、3ボルトチャージポンプ15及びVBL_EVEN/VBL_ODD制御ブロック12を含んでいる。更に、WELL制御部21は20ボルトチャージポンプ19及びWELL制御ブロック20を含んでいる。
ここで、図16から図22に示される簡略化された回路を参照し、上記のそれぞれの制御部の機能を説明する。なお、以下に示されるそれぞれの制御部に入力される信号は、ス
テートマシン7から出力される。ステートマシン7は、カウンタを有し、図7から図12に示された本発明の実施形態に係る消去制御方法のそれぞれのステップの状態を変化させ、制御するため、消去制御部6内のそれぞれの制御部に信号を出力する。なお、ステートマシン7のカウンタの値は、図7から図12に示された本発明の実施形態に係る消去制御方法のそれぞれのステップに対応する。
テートマシン7から出力される。ステートマシン7は、カウンタを有し、図7から図12に示された本発明の実施形態に係る消去制御方法のそれぞれのステップの状態を変化させ、制御するため、消去制御部6内のそれぞれの制御部に信号を出力する。なお、ステートマシン7のカウンタの値は、図7から図12に示された本発明の実施形態に係る消去制御方法のそれぞれのステップに対応する。
まず、図16に示されるER_BIAS制御部14は、第二ステップにおいて、ステートマシン7からイレーズイネーブルの信号入力を受信し、入力信号がHigh、LowのうちのHigh(以下“H”と表される)の場合にER_BIASとしてVccを出力する。逆に、第一ステップにおいて、ステートマシン7から入力されるイレーズイネーブルの信号として、入力信号がLow(以下“L”と表される)の場合には、信号はNOT回路を介して6ボルトチャージポンプ13に入力されて、ER_BIASとして6ボルトが出力される。これによって、消去制御を実施する際、デコーダ部3の高電圧トランジスタ30を第一ステップにおいて6ボルトの出力を使用してオン状態にし、第二ステップにおいてVccの出力を使用してオフ状態にする制御を行うことが可能となる。
次に、図17に示されるVBL_EVEN/VBL_ODD制御部16においては、まず、VBL_EVENは、ステートマシン7から0Vイネーブルイーブンに、Hの信号が入力された場合に0ボルトを出力し、一方、ステートマシン7から3VイネーブルイーブンにHの信号が入力された場合に、3ボルトチャージポンプ15を介して3ボルトを出力する。これによって、消去制御を実施する際、EVEN_SELECTによって制御される列デコーダトランジスタを、第二ステップにおいてVpre(例えば3ボルト)でプレチャージすることが可能となる。
同様に、VBL_ODDは、ステートマシン7から0VイネーブルオドにHの信号が入力された場合に0ボルトを出力し、一方、ステートマシン7から第二ステップにおいて、3VイネーブルオドにHの信号が入力された場合に、3ボルトチャージポンプ15を介して3ボルトを出力する。これによって、消去制御を実施する際、ODD_SELECTによって制御される列デコーダトランジスタを、第二ステップにおいてVpre(例えば3ボルト)でプレチャージすることが可能となる。
図18に示されるVBL_BIAS制御部17は、VBL_BIASとして、第二ステップにおいて、ステートマシン7からVccイネーブルにHの信号が入力された場合にVccを出力し、一方、第五ステップにおいて、ステートマシン7から0VイネーブルにHの信号が入力された場合に0ボルトを出力する。これによって、消去制御を実施する際、第二ステップにおいてビット線に対してVccを印加し、第五ステップにおいてビット線の電位を降下させることが可能となる。
図19に示されるVBL_GATE制御部18は、ステートマシン7からVccイネーブルにHの信号が入力された場合に、VBL_GATEとしてVccを出力し、一方、ステートマシン7から0VイネーブルにHの信号が入力された場合に0ボルトを出力する。これによって、消去制御を実施する際、デコーダ部3の高電圧トランジスタ41をVccの出力を使用してオン状態にし、0ボルトの出力を使用してオフ状態にする制御を行うことが可能となる。高電圧トランジスタ41は、第一ステップにおいて、VBL_GATE制御部18によってオン状態にされ、第一ステップから第六ステップまでオン状態を維持する。
図20に示されるWELL制御部21は、第六ステップにおいて、ステートマシン7から0VイネーブルにHの信号が入力された場合にウェルに対して0ボルトを出力し、一方、第三ステップにおいて、ステートマシン7から高電圧シフタに信号が入力された場合には、20ボルトチャージポンプ19を介してウェルに対して20ボルトを出力する。これによって、消去制御を実施する際、第三ステップにおいてウェル43に対して20ボルトの消去電圧を印加し、第六ステップにおいてウェルの電位を降下させる制御を行うことが可能となる。
図21に示されるビット線制御部10は、図10に示される第四ステップにおいて、ステートマシン7からディスチャージイネーブルにHの信号が入力された場合に、ダイオード接続された2つのMOSトランジスタを介してビット線をVssに接続することによって、ビット線の電位を4ボルトにクランプする。ビット線制御部10は、図11に示される消去制御の第五ステップにおいて、ステートマシン7から0VイネーブルにHの信号が入力された場合に、ビット線をVssに直接接続する。これによって、消去制御を実施する際、ビット線の電圧を4ボルトにクランプした後、第五ステップにおいて0ボルトまで降下させる制御を行うことが可能となる。
図22に示されるソース線制御部22は、ステートマシン7から0VイネーブルにHの信号が入力された場合にソース線をVssに接続する。これによって、ソース線を0ボルトにすることが可能となる。ソース線は第一ステップにおいてフローティング状態にされ、消去制御の完了後に0ボルトにされる。
消去制御部を構成することによって、図7−図12及び図13、図14に示されるような消去制御を行うことが可能となり、ウェル上の半導体記憶装置に含まれる列デコーダ部を形成する場合の、データ消去時のブレイクダウン現象に関連する高電圧ストレスを回避するための制御を行うことが可能となる。
また、列デコーダトランジスタをメモリセルと同一ウェル内に、同一寸法で同一耐圧性を有するように形成できるため、メモリセルの形状と寸法とによって決まるビット線間隔を小さくすることによってメモリセルの集積度を向上することが可能となる。
更に、列デコーダトランジスタの耐圧性を高める必要がなくなるため、列デコーダトランジスタをメモリセルと同一寸法で形成することが可能となり、それによって、リソグラフィーに余裕が生じ、結果として列デコーダ部の欠陥率が減少するという効果をもたらす。
なお、ER_BIAS制御部14、VBL_EVEN/VBL_ODD制御部16及びWELL制御部21のそれぞれの回路は、チャージポンプの出力電圧及び回路構成に若干の変更を加えることによって、お互いに共有することが可能となる。
更に、VBL_BIAS制御部17、VBL_GATE制御部18、ビット線制御部10及びソース線制御部22のそれぞれの回路は、回路構成に若干の変更を加えることによって、お互いに共有することが可能となる。
図23は、本発明の実施形態に係る消去制御方法を実施する、WELL制御部21、ビット線制御部10及びソース線制御部22のそれぞれの回路の一部を例示する図である。なお、この実施形態においては、ER_BIAS制御部14(図16に示される)、VBL_EVEN/VBL_ODD制御部16(図17に示される)、VBL_BIAS制御部17(図18に示される)、及びVBL_GATE制御部18(図19に示される)のそれぞれの回路例は、前述の実施形態と共通である。更に、図16から図222に示されるトランジスタは全て高電圧トランジスタである。
図23に示される、WELL制御部21、ビット線制御部10及びソース線制御部22
のそれぞれの回路は、図20、図21、及び図22に示されたものと同様であるが、このうちのウェルに対して電力を出力するWELL制御部21の電力出力部及びソース線制御部22のソース線が、ビット線に接続されているという特徴がある。それぞれのビット線に対する接続部分においては、高電圧シフタ23を介してトランジスタ24及び25が配置され、第三ステップにおいてウェルに消去電圧が印加された後に、第四ステップにおいてステートマシン7からディスチャージイネーブルにHの信号が入力された場合に、ウェル及びソース線をビット線に短絡する。これによって、ウェル、ビット線及びソース線は第四ステップ以降、全て同時に電圧が降下する。このことによって、ウェルとビット線との電位差が、より詳細にはトランジスタのpn接合部分において、ブレイクダウン電圧を超え、逆バイアスが発生する可能性を減少させる。
のそれぞれの回路は、図20、図21、及び図22に示されたものと同様であるが、このうちのウェルに対して電力を出力するWELL制御部21の電力出力部及びソース線制御部22のソース線が、ビット線に接続されているという特徴がある。それぞれのビット線に対する接続部分においては、高電圧シフタ23を介してトランジスタ24及び25が配置され、第三ステップにおいてウェルに消去電圧が印加された後に、第四ステップにおいてステートマシン7からディスチャージイネーブルにHの信号が入力された場合に、ウェル及びソース線をビット線に短絡する。これによって、ウェル、ビット線及びソース線は第四ステップ以降、全て同時に電圧が降下する。このことによって、ウェルとビット線との電位差が、より詳細にはトランジスタのpn接合部分において、ブレイクダウン電圧を超え、逆バイアスが発生する可能性を減少させる。
消去電圧の制御装置及び制御方法は、不揮発性半導体記憶装置に限定されるものではない。また、消去電圧の制御装置及び制御方法は、半導体記憶装置へ消去電圧を印加する際に、ウェルとビット線の間の電位差をトランジスタのブレイクダウン電圧以下に制限するための制御を実施する制御回路に適用可能でありうる。
上述されたような消去制御部を構成することによって、ウェル上の半導体記憶装置に含まれる列デコーダ部を形成する場合の、データ消去時のブレイクダウン現象に関連する高電圧ストレスを回避するための制御を実施することが可能となる。
以上詳細に説明されたような消去制御方法を実施することによって、ウェル上の半導体記憶装置に含まれる列デコーダ部を形成する場合の、データ消去時のブレイクダウン現象に関連する高電圧ストレスを回避するための制御を実施することが可能となり、繰り返しの使用に耐えうる半導体記憶装置を実現することが可能となる。これによって、半導体記憶装置のビット線間隔を更に縮小することが可能となり、従来のピッチ不良の大部分を占めていたショートのような欠陥の欠陥率を大幅に減少させることも可能となり、それによって更なる小型化及び高集積化が可能になる。
本明細書においては、本発明に係る特定の実施形態が例示する目的で説明されてきたが、前述されたことから種々の変更が本発明の概念及び範囲を逸脱することなくなされてもよいことが理解されたい。したがって、本発明は付随する請求項以外によっては制限されることはない。
Claims (25)
- 半導体メモリデバイスであって、
複数の行及び複数の列に配列され、ウェル内に形成される複数のメモリセルトランジスタを含むメモリセルアレイであって、同一の列における前記複数のメモリセルトランジスタのそれぞれはお互いに連続して接続される、メモリセルアレイと、
前記複数の行のそれぞれの一つにおいて、前記複数のメモリセルトランジスタの前記複数のゲートに接続される複数のワード線と、
複数のビット線と、
前記ウェルに形成されるそれぞれの列の少なくとも一つの付加トランジスタであって、前記複数の付加トランジスタのそれぞれは、前記それぞれの列において前記複数のビット線のそれぞれの一つと前記複数のメモリセルトランジスタのうちの一つの間に接続される、付加トランジスタと、
前記ウェルに対して消去電圧を印加する消去動作を実施するよう動作可能な消去制御部であって、前記消去制御部は、その際、少なくとも一つの列の前記少なくとも一つの付加トランジスタのそれぞれの複数のpn接合のブレイクダウンを回避する方法で前記ウェルをディスチャージするよう動作可能である、消去制御部と、
を含むことを特徴とするメモリデバイス。 - 前記消去制御部は、前記消去制御を実施する前に、プレチャージ電圧でそれぞれの列における前記少なくとも一つの付加トランジスタのゲートをプレチャージするよう動作可能である、
ことを特徴とする請求項1に係るメモリデバイス。 - 前記プレチャージ電圧は、それぞれの列の前記少なくとも一つの付加トランジスタが前記それぞれのビット線から前記それぞれの列における前記複数のメモリセルトランジスタの前記一つへと電源電圧にほぼ等しい電圧を接続しうる、十分な大きさを有する電圧を含む、
ことを特徴とする請求項2に記載のメモリデバイス。 - 周辺回路と、
前記周辺回路とそれぞれの列の前記少なくとも一つの付加トランジスタとの間に接続される高電圧トランジスタであって、前記高電圧トランジスタは、前記消去動作の少なくとも一部の間、前記周辺回路をそれぞれの列の前記少なくとも一つの付加トランジスタから電気的に分離するよう動作可能である、高電圧トランジスタと、
を更に含む、
ことを特徴とする請求項1に係るメモリデバイス。 - それぞれの列の前記少なくとも一つのトランジスタは、選択ゲートトランジスタを含む、ことを特徴とする請求項1に記載のメモリデバイス。
- それぞれの列の第二の選択ゲートトランジスタを更に含み、前記複数の選択ゲートトランジスタは、前記それぞれの列の前記一連に接続された複数のメモリセルトランジスタの反対側の複数の終端に接続される、
ことを特徴とする請求項5に記載のメモリデバイス。 - 前記消去制御部は、前記複数のそれぞれのpn接合を順方向バイアスするため、及び前記ウェルから前記複数のそれぞれのビット線へと前記複数のpn接合を介して電流が流れることを許容するために、前記複数のビット線の少なくとも幾つかに対してディスチャージ電圧を印加することによって、前記ウェルをディスチャージするよう動作可能である、
ことを特徴とする請求項1に記載のメモリデバイス。 - 前記消去制御部は、前記ウェルをディスチャージする前に、前記ビット線に対して、前記消去電圧の前記大きさ以下の大きさを有する電圧を印加するよう動作可能である、
ことを特徴とする請求項7に記載のメモリデバイス。 - 複数の高電圧トランジスタを更に含み、前記複数の高電圧トランジスタのそれぞれは、二つの列が一つの高電圧トランジスタを共有するよう、前記複数のビット線の一組に接続される、
ことを特徴とする請求項1に記載のメモリデバイス。 - 前記複数の高電圧トランジスタのそれぞれは、前記複数のメモリセルトランジスタが形成される前記ウェルから電気的に分離されるウェルに形成される、
ことを特徴とする請求項9に記載のメモリデバイス。 - それぞれの列の前記少なくとも一つの付加トランジスタは、前記複数のメモリセルトランジスタの前記電圧特性及び耐圧特性とほぼ同一の電圧特性及び耐圧特性を有する、ことを特徴とする、請求項1に記載のメモリデバイス。
- 半導体メモリデバイスであって、
複数の行及び複数の列に配列され、ウェル内に形成される複数のメモリセルトランジスタを含むメモリセルアレイであって、同一の列における前記複数のメモリセルトランジスタのそれぞれはお互いに連続して接続される、メモリセルアレイと、
前記複数の行のそれぞれの一つにおいて、前記複数のメモリセルトランジスタの前記複数のゲートに接続される複数のワード線と、
複数のビット線と、
前記ウェルに形成されるそれぞれの列の少なくとも一つの付加トランジスタであって、前記複数の付加トランジスタのそれぞれは、前記それぞれの列において前記複数のビット線のそれぞれの一つと前記複数のメモリセルトランジスタのうちの一つの間に接続される、付加トランジスタと、
消去動作を実施するための消去制御部と、
複数の高電圧トランジスタであって、前記複数の高電圧トランジスタのそれぞれは二つの列が一つの高電圧トランジスタを共有するよう前記複数のビット線の一組に接続される、高電圧トランジスタと、
を含むことを特徴とするメモリデバイス。 - 前記複数の高電圧トランジスタは、前記複数のメモリセルトランジスタが形成される前記ウェルから電気的に分離されたウェル内に形成される、
ことを特徴とする請求項12に記載のメモリデバイス。 - 前記複数の高電圧トランジスタを介して複数のビット線の前記複数のそれぞれの組に接続されるメモリデバイス回路を更に含み、前記消去制御部は前記複数の高電圧トランジスタの前記複数のゲートに接続され、前記消去動作の少なくとも一部の間、前記メモリ回路を前記複数のビット線から電気的に分離するよう動作可能である、
ことを特徴とする請求項12に記載のメモリデバイス。 - 半導体メモリデバイスであって、
半導体基板に形成されるウェルと、
前記ウェル内に形成される複数のトランジスタを含むメモリセルアレイであって、前記複数のトランジスタは複数の行及び複数の列に配列される複数のメモリセルトランジスタを含み、同一の列における前記複数のメモリセルトランジスタのそれぞれはお互いに連続して接続される、メモリセルアレイと、
前記複数の行のそれぞれの一つにおいて、前記複数のメモリセルトランジスタの前記複数のゲートに接続される複数のワード線と、
複数のビット線と、
前記ウェルに対して消去電圧を印加する消去動作を実施するための消去制御部であって、前記消去制御部は、その際、前記ウェルと、前記複数のビット線が接続される前記ウェル内に形成される複数のトランジスタとの間に形成されるダイオード接合を介して、前記ウェルをディスチャージするため、前記複数のビット線の少なくとも幾つかに対してディスチャージ電圧を印加するよう動作可能である、消去制御部と、
を含むことを特徴とするメモリデバイス。 - 前記複数のビット線とメモリデバイス回路との間に接続される複数の高電圧トランジスタを更に含み、前記複数の高電圧トランジスタは前記消去制御部に接続される複数のそれぞれのゲートを有し、前記消去制御部は前記消去動作の少なくとも一部の間、前記メモリデバイス回路を電気的に分離するよう動作可能である、
ことを特徴とする請求項15に記載のメモリデバイス。 - 複数の高電圧トランジスタを更に含み、前記複数の高電圧トランジスタのそれぞれは、二つの列が一つの高電圧トランジスタを共有するよう前記複数のビット線の一組に接続される、
ことを特徴とする請求項15に記載のメモリデバイス。 - 共通の列における複数の前記メモリセルトランジスタがそれぞれの複数の列の複数のビット線のうちの一つに接続され、また、それぞれの列の前記ビット線は、前記ビット線が接続されるそれぞれのトランジスタによって形成される、それぞれのダイオード接合を介して前記ウェルに接続される、アレイを形成するために、ウェル内に形成される複数のメモリセルトランジスタを消去する方法であって、前記方法は、
前記ウェルに消去電圧を印加するステップと、
前記ウェルに前記消去電圧を印加するステップの後、前記複数のビット線が接続される前記複数のそれぞれのダイオード接合のブレイクダウンを回避する方法で前記ウェルをディスチャージするステップと、
を含むことを特徴とする方法。 - 前記複数のビット線が接続される前記複数のそれぞれのダイオード接合のブレイクダウンを回避する方法で前記ウェルをディスチャージする前記動作は、前記複数のそれぞれのダイオード接合を準方向バイアスするため、及び、前記複数のダイオード接合を介して前記ウェルから前記複数のビット線へと電流が流れることを許容するため、前記複数のビット線の少なくとも幾つかに対してディスチャージ電圧を印加するステップを含む、
ことを特徴とする請求項18に記載の方法。 - 前記複数のビット線の少なくとも幾つかに対して、前記ウェルをディスチャージする前に前記消去電圧の前記大きさ以下の大きさを有する電圧を印加するステップを更に含む、
ことを特徴とする請求項18に記載の方法。 - 前記メモリアレイは、前記複数のビット線とメモリデバイス回路との間に接続される複数の高電圧トランジスタを含み、前記方法は、前記メモリ回路を前記複数のビット線から電気的に選択的に分離するため、前記複数の高電圧トランジスタを使用するステップを更に含む、
ことを特徴とする請求項18に記載の方法。 - 前記複数のビット線がビット線の複数の組において前記メモリデバイス回路に接続されるか、或いは前記メモリデバイス回路から分離されるよう、前記複数のビット線の隣接する複数の組を前記メモリデバイス回路に選択的に接続する前記複数の高電圧トランジスタを更に含む、
ことを特徴とする請求項21に記載の方法。 - 複数の行及び複数の列のアレイに配列される複数のメモリセルトランジスタを操作する方法であって、同じ列内の前記複数のメモリセルトランジスタはそれぞれ連続して接続され、それぞれのビット線に選択的に接続される、前記方法は、
前記複数のビット線をメモリデバイス回路から選択的に分離するよう複数の高電圧トランジスタを使用するステップと、
隣接する複数のビット線のそれぞれの組を前記メモリデバイス回路に選択的に接続するための前記複数の高電圧トランジスタのそれぞれを使用するステップと、
を含むことを特徴とする方法。 - 前記複数のビット線をメモリデバイス回路から選択的に分離するため複数の高電圧トランジスタを使用する前記動作は、前記複数のメモリセルを消去するための動作の少なくとも一部の間、前記複数のビット線をメモリデバイス回路から分離するステップを含む、
ことを特徴とする請求項23に記載の方法。 - 前記複数のビット線をメモリデバイス回路から選択的に分離するため複数の高電圧トランジスタを使用する前記動作は、前記複数のビット線がビット線の複数の組において前記メモリデバイス回路に接続されるか、或いは前記メモリデバイス回路から分離されるよう、前記複数のビット線の隣接する複数の組を前記メモリデバイス回路から同時に選択的に分離するステップを含む、
ことを特徴とする請求項23に記載の方法。
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