JP2012069203A - 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の駆動方法 - Google Patents
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Abstract
【課題】近接効果に対するデータ読み出しの補正が可能な不揮発性半導体記憶装置を提供する。
【解決手段】実施形態の不揮発性半導体記憶装置は、第1方向に複数個直列接続され、その直列接続が並列することによりマトリクス状に配置された不揮発性のメモリセルと、複数の前記メモリセルの制御ゲートを前記第1方向と直交する第2方向にそれぞれ接続する複数のワード線とを有し、前記メモリセルの前記第2方向の間隔は、第1の間隔と第1の間隔より広い第2の間隔とが交互に繰り返されている。実施形態の不揮発性半導体記憶装置は、第1メモリセルMCm,lに書き込みを行った後に、第1メモリセルと同一のワード線に接続され前記第2方向に前記第1の間隔で隔てられた第2メモリセルMCm,l+1に書き込みを行い、その後、第2メモリセルを読み出し、その読み出し値に基づいた補正をかけて第1メモリセルを読み出す駆動手段100を備える。
【選択図】図4
【解決手段】実施形態の不揮発性半導体記憶装置は、第1方向に複数個直列接続され、その直列接続が並列することによりマトリクス状に配置された不揮発性のメモリセルと、複数の前記メモリセルの制御ゲートを前記第1方向と直交する第2方向にそれぞれ接続する複数のワード線とを有し、前記メモリセルの前記第2方向の間隔は、第1の間隔と第1の間隔より広い第2の間隔とが交互に繰り返されている。実施形態の不揮発性半導体記憶装置は、第1メモリセルMCm,lに書き込みを行った後に、第1メモリセルと同一のワード線に接続され前記第2方向に前記第1の間隔で隔てられた第2メモリセルMCm,l+1に書き込みを行い、その後、第2メモリセルを読み出し、その読み出し値に基づいた補正をかけて第1メモリセルを読み出す駆動手段100を備える。
【選択図】図4
Description
本発明の実施形態は、不揮発性半導体記憶装置及び不揮発性半導体記憶装置の駆動方法に関する。
EEPROM型NAND型フラッシュメモリのような不揮発性半導体記憶装置は、著しく微細化が進んでいる。このため、隣接するメモリセルの相互間隔が非常に狭まっている。隣接するメモリセルの相互間隔が狭くなると、隣接するセル相互の浮遊ゲート(FG)間の容量(FG−FG間容量)が大きくなる。したがって、先に書いたメモリセルのしきい値電圧Vthが、FG−FG間容量により、後に書いた隣接セルのデータに応じて変動してしまうという問題が生じている。これは、近接効果と呼ばれている。特に、1つのメモリセルにNビットデータ(N≧2)を記憶する多値メモリは、1データ当たりのしきい値電圧の分布を非常に狭くする必要がある。従って、多値メモリでは、近接効果の問題が顕著となる。
このように近接効果が大きい場合、近接効果を補正する読出し方式を用いる場合がある。例えば、選択ワード線WLnに接続されたメモリセルからデータを読み出す場合、隣接するワード線WLn+1に接続されたメモリセルに書き込まれているデータに基づいて、近接効果をキャンセルするために選択ワード線WLnのデータに補正を施して読み出す。即ち読み出しレベルをずらして読み出すDLA(Direct Look Ahead)方式が用いられていた。
しかしながら、上記DLA方式はワード線が隣接する方向(ワード線と垂直な方向)には有効だが、ビット線が隣接する方向(ビット線と垂直な方向)、即ち同一ワード線上の隣接セル間には有効に機能しない。同一ワード線上に等間隔にセルが並んでいた場合には、同一ワード線上でのセル書き込み順序が未定であり、両隣からの近接効果の影響を見積もれないからである。
本発明の一つの実施形態は、近接効果に対するデータ読み出しの補正が可能な不揮発性半導体記憶装置及び不揮発性半導体記憶装置の駆動方法を提供する。
本発明の一つの実施形態の不揮発性半導体記憶装置は、第1方向に複数個直列接続され、その直列接続が並列することによりマトリクス状に配置された不揮発性のメモリセルと、複数の前記メモリセルの制御ゲートを前記第1方向と直交する第2方向にそれぞれ接続する複数のワード線とを有し、前記メモリセルの前記第2方向の間隔は、第1の間隔と第1の間隔より広い第2の間隔とが交互に繰り返されている。実施形態の不揮発性半導体記憶装置は、第1メモリセルに書き込みを行った後に、第1メモリセルと同一のワード線に接続され前記第2方向に前記第1の間隔で隔てられた第2メモリセルに書き込みを行い、その後、第2メモリセルを読み出し、その読み出し値に基づいた補正をかけて第1メモリセルを読み出す駆動手段を備える。
以下に添付図面を参照して、実施形態にかかる不揮発性半導体記憶装置及びそのデータ読み出し方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
(第1の実施形態)
図1は、第1の実施の形態によるNAND型フラッシュメモリの機能ブロックの構成を示す図である。メモリセルアレイ1には、複数のメモリセルがアレイ状に配置されている。ロウデコーダ2は、メモリセルアレイ1に設けられたワード線および選択ゲート線を選択駆動するために設けられている。カラムデコーダ3は、メモリセルアレイ1に設けられたビット線を選択するために設けられている。
図1は、第1の実施の形態によるNAND型フラッシュメモリの機能ブロックの構成を示す図である。メモリセルアレイ1には、複数のメモリセルがアレイ状に配置されている。ロウデコーダ2は、メモリセルアレイ1に設けられたワード線および選択ゲート線を選択駆動するために設けられている。カラムデコーダ3は、メモリセルアレイ1に設けられたビット線を選択するために設けられている。
高電圧発生部4は、メモリセルアレイ1のメモリセルへ読み出し、書き込み、または消去を行う際、外部から供給された電源電圧を昇圧するために設けられている。制御部5は、ロウデコーダ2、カラムデコーダ3、高電圧発生部4、またこれらを通じてメモリセルアレイ1を制御するために設けられている。また、制御部5はNAND型フラッシュメモリの外部とデータおよびコマンドの入出力を行うために設けられている。
図2は、メモリセルアレイ1の回路構成の一部を示す図である。メモリセルアレイ1は、複数のブロック11を備える。図2は、任意のi番目のブロック11iと、隣接するブロック11i−1および11i+1の一部とを図示している。
ブロック11は、複数のNANDセルユニット12を備える。1つのブロック11内に、0〜kのNANDセルユニット12を備えることができる。例えば、kは4223である。
NANDセルユニット12は、複数のメモリセル13を備える。メモリセル13はデータを記憶するために設けられている。1つのNANDセルユニット12内に、たとえば0〜65のメモリセル13を備えることができる。
メモリセル13は、互いにソースとドレインとが直列に接続されている。直列に接続されたメモリセル13のうち両端から1〜3個のメモリセル(図2では1個の場合130および1365、3個の場合130〜2および1363〜65)には、無効なデータを記憶するためのダミーセルを用いることができる。
NANDセルユニット12は、選択ゲートトランジスタ14、15をさらに備える。選択ゲートトランジスタ14は、直列に接続されたメモリセル13のドレイン側の端に直列に接続される。選択ゲートトランジスタ15は、直列に接続されたメモリセル13のソース側の端に直列に接続される。NANDセルユニット12は、選択ゲートトランジスタ14、15によって選択される。
メモリセル13のCG(コントロールゲート)は、複数のワード線16のいずれかに共通接続されている。具体的には、マトリクス状に配置されたメモリセル13のうち、NANDセルユニット12の直列方向(行方向:第1方向)に直交する方向(列方向:第2方向)に並んだメモリセル13が、共通のワード線16に接続されている。この結果、ワード線16のメモリセル13の位置に相当する部分は、CGとして機能する。
従って、メモリセル130〜1365が直列に接続されている場合、1つのブロック11についてワード線16はワード線160〜1665の66本のワード線に、それぞれk+1個のメモリセル13が共通接続される。
1つのページ21は、各ワード線160〜1665にそれぞれ接続された複数のメモリセル13を有する。1つのページ21には、1つのブロック内のNANDセルユニットの個数(図2ではk+1)分のメモリセル13を含む。なお、例えばk=4223の場合には、4096個のメモリセルを記憶領域、128個のメモリセルをリダンダンシ領域およびその他領域として使用することができる。
選択ゲートトランジスタ14のゲートは、選択ゲート線17にて共通接続されている。また、選択ゲートトランジスタ14のドレインは、ビット線190〜kのいずれかに接続されている。
選択ゲートトランジスタ15のゲートは、選択ゲート線18にて共通接続されている。また、選択ゲートトランジスタ15のソースはソース線20に接続されている。ソース線20は、行方向に隣接するブロックで共有される。例えば図2の例では、ブロック11iと11i+1とで共有される。
図3は、図2におけるB−B断面の構造について、模式的に表した図である。なお、図3において、B−B断面における6つのメモリセル13について図示し、半導体記憶装置の表面および裏面など、説明に直接関わらない部分については図示を省略する。
メモリセル13のそれぞれは、素子分離絶縁層26により電気的に分離されている。本実施の形態では、素子分離はSTI構造を有している。素子分離絶縁層26には、たとえば半導体基板25に形成されたトレンチ内部に堆積されたシリコン酸化膜を用いることができる。
素子分離層26は、第2方向の幅の異なる第1の素子分離層261と第2の素子分離層262とが、第2方向に交互に繰り返されている。第2の素子分離層262の第2方向の幅は、第1の素子分離層261の第2方向の幅と比べ、広くなっている。すなわち、メモリセル13の第2方向の間隔は、第1の素子分離層261の幅に対応した第1の間隔と、第2の素子分離層262の幅に対応した第2の間隔とが交互に繰り返されている。即ち、図3においてメモリセルxとyの間の第1の間隔はメモリセルxとzの間の第2の間隔より狭くなっている。
第1の素子分離層261の高さは、第2の素子分離層262の高さよりも高くなっている。また、第1の素子分離層261および第2の素子分離層262の高さは、トンネル絶縁膜27上面より高くなっている。
また、第2の素子分離層262の高さは、FG22上面の最も高さの高い部分より低くなっている。これにより、ワード線16の一部であるCGとして機能する部分は、第2の素子分離層262の幅に対応した部分のFG22間に埋め込まれる。
図3に示したように、ワード線の方向(第2方向)のメモリセルの間隔が、第1の間隔と第1の間隔より広い第2の間隔とが交互に繰り返されている構造を有する本実施形態の不揮発性半導体記憶装置においては、上述した近接効果の影響に限定がかかる。即ち、セルxが近接効果の影響を考慮しなければならないのは間の素子分離層の幅が狭いセルyのみであり、それより素子分離層の幅が広くとられているセルzの影響は無視できる。これはセルyにとっても同様でセルxからの近接効果を考慮するだけでかまわない。
この点に着目して、本実施形態における不揮発性半導体記憶装置のセル配列の一部および駆動手段を簡略化して示したのが図4である。例えば、ワード線WLm上のメモリセルMCm,lとMCm,l+1との間隔はメモリセルMCm,lとMCm,l-1との間隔より狭くなっている。ここで本実施形態においてはBL選択回路51及び52の制御によって、同一ワード線上では、ビット線BLl上のメモリセルに書き込みがなされた後、ビット線BLl+1及びBLl-1上のメモリセルに書き込みがなされる。これは並列したビット線の偶数番目、奇数番目で交互に書き込むなどの制御により実現できる。
ビット線BLl-1、BLl、BLl+1の先にはビット線駆動部Cl-1、Cl、Cl+1が接続されており、ビット線駆動部Cl-1、Cl、Cl+1の中は、それぞれ図5に示すように、ビット線に接続され信号を増幅して電位を測定するセンスアンプ101、センスアンプ101の出力をラッチして読み出し時のメモリセルの状態を判定するデータラッチ回路102、ビット線の電位を駆動するビット線ドライバ103、データラッチ回路102からの情報に基づいてビット線ドライバ103に補正指示を送るコントローラ104等から構成される。コントローラ104はさらに外部の制御部100に接続されている。
ビット線駆動部Cl-1、Cl、Cl+1、ビット線選択手段51、52、ワード線駆動部50m-1、50m、50m +1などは、それぞれ制御部100に接続されており、制御部100により上述した駆動制御が実行される。
ここで、各セルのVthのレベル数を例えば、「Er」、「A」、「B」、「C」の4レベル(2ビット)とし、同一ワード線上で、先にメモリセルMCm,lが「Er」、「A」、「B」、「C」のいずれかのレベルに書き込まれ、その後で隣接するメモリセルMCm,l+1が「Er」或いは「C」に書き込まれたとする。このときのメモリセルMCm,lのしきい値VthのメモリセルMCm,l+1への書き込み前後の変化の様子をセル毎のばらつき特性分布を反映して示したのが図6である。図6の下はメモリセルMCm,l+1が消去レベル「Er」のままの場合、図6の上はメモリセルMCm,l+1が「C」レベルに書き込まれたときの変化の様子を示している。点線で示したのは、上下ともにメモリセルMCm,l+1への書き込み前のメモリセルMCm,lのしきい値Vthの分布で、実線で示したのは、メモリセルMCm,l+1への書き込み後のメモリセルMCm,lのしきい値Vthの分布である。
図6からわかるように、メモリセルMCm,l+1が消去レベル「Er」のままの場合はメモリセルMCm,lのしきい値Vthの分布は殆ど変化しないが、メモリセルMCm,l+1が「C」レベルに書き込まれたときはメモリセルMCm,lのしきい値Vthの分布は全体に高くシフトする。従って、メモリセルMCm,lが例えば「A」レベルと「B」レベルのいずれであるかを識別するためのワード線の読み出し電位は、メモリセルMCm,l+1が消去レベル「Er」のままの場合は読み出し電位90のままであるが、メモリセルMCm,l+1が「C」レベルに書き込まれたときは本実施形態においては読み出し電位91へと高い電位へ補正する。これにより、近接効果の影響を考慮にいれた適切な読み出しが可能となる。ちなみに、メモリセルMCm,l+1が「A」または「B」レベルに書き込まれたときは読み出し電位の補正量はこれより小さくなる。ちなみにメモリセルMCm,lの書き込みの後に書き込まれるメモリセルMCm,l+1はメモリセルMCm,lからの近接効果の影響下で書き込みがなされるので、書き込んだ値はそのままであるので読み出し時に補正は不要である。
また、図7は読み出し時に選択セルを流れるセル電流の時間推移を示した図である。本実施形態は、選択セルのしきい値を、ベリファイ動作において所定時間Tsense経過時のビット線の電位VBLに基づいて検知する場合にも適用できる。
図7は、近接効果が無いときにメモリセルMCm,lのしきい値が低い方からVverify−ΔVpgm×4、Vverify−ΔVpgm×3、Vverify−ΔVpgm×2、Vverify−ΔVpgm×1、Vverifyの5通りの場合におけるセル電流の時間推移を示す。このしきい値は、それぞれ上記「Er」、「A」、「B」、「C」の4レベルの判定境界となるしきい値である。ビット線BLには、所定時間Tsense経過時のビット線の電位を記憶する回路(図5に示した回路等)を接続する。
上記したそれぞれのしきい値の場合における放電後の時刻Tsenseにおけるビット線電位VBLを上記しきい値Vverify−ΔVpgm×4、Vverify−ΔVpgm×3、Vverify−ΔVpgm×2、Vverify−ΔVpgm×1、Vverifyそれぞれに対応して、Vsense1、Vsense2、Vsense3、Vsense4、Vsense5とする。セル電流とビット線の放電特性とは一対一に対応するため、上記放電後のビット線電位VTから選択セルのしきい値を判定することができる。時刻Tsenseにおける、放電後のビット線電位VBLを測定し、Vsense1≦VBL<Vsense2であるなら「Er」レベル、Vsense2≦VBL<Vsense3であるなら「A」レベル、Vsense3≦VBL<Vsense4であるなら「B」レベル、Vsense4≦VBL<Vsense5であるなら「C」レベルと判定する。ここで本実施形態においては、メモリセルMCm,l+1に書き込まれた値に応じて、メモリセルMCm,lのしきい値判定において、Vsense1、Vsense2、Vsense3、Vsense4、Vsense5を高い値に補正する。図6を用いて説明したワード線の読み出し電位の補正と同様、メモリセルMCm,l+1に書き込まれた値が「C」レベルの場合は最も大きな補正量を与え、「A」及び「B」レベルの場合はそれより小さな補正量となる。
本実施形態における読み出し駆動方法のフローチャートを示したのが図8である。まず、第1メモリセルMCm,lに書き込みを行う(ステップS801)。その後に、第1メモリセルMCm,lと同一のワード線に接続されワード線の方向にメモリセルMCm,l-1よりも狭い間隔で隔てられた第2メモリセルMCm,l+1に書き込みを行う(ステップS802)。その後、第2メモリセルMCm,l+1を読み出し(ステップS803)、第2メモリセルMCm,l+1の読み出し値に基づいて、上述したような方法で補正をかけて第1メモリセルMCm,lを読み出す(ステップS804)。このような駆動方法を、例えば、制御部100が、ビット線駆動部Cl-1、Cl、Cl+1、ビット線選択手段51、52、ワード線駆動部50m-1、50m、50m +1を制御して実行する。
また、図4においては、ビット線BLl-1、BLl、BLl+1ごとにビット線駆動部Cl-1、Cl、Cl+1を設ける例を示した。しかし、本実施形態においては、ビット線BLlとBLl+1との間がビット線BLlとBLl-1との間よりも狭いことを利用して第2メモリセルMCm,l+1の読み出し値に基づいた補正をかけて第1メモリセルMCm,lを読み出すのであるから、ビット線BLlとBLl+1に接続されるビット線駆動部は、図9に示すようにビット線駆動部D1として共有化して上記補正を実行するのがより効率的である。また、これよりハードウェアを小型化できる。
この場合、ビット線駆動部D1の構成は基本的に図5と同様であるが、センスアンプ101にはビット線BLl及びBLl+1の両方が接続されており、図8のフローチャートのステップS803で第2メモリセルMCm,l+1を読み出した値はデータラッチ回路102にラッチされ、それを読み取ったコントローラ104がビット線ドライバ103に補正量を指示する。ビット線ドライバ103は指示された補正量で補正をかけて第1メモリセルMCm,lを読み出す(ステップS804)。
同一ワード線上に同一間隔でメモリセルが配置されているセル構造においては、ワード線方向のメモリセルのしきい値の読み出しにおける補正は、書き込み順序が規定されていない、また同一ワード線上の両側のメモリセルのどちらの影響が大きいかの区別が出来ないなどの理由から従来行われていなかった。しかし、本実施形態における図3のような不均一間隔にペアセルを構成した不揮発性半導体記憶装置の構造において書き込み順序を規定すれば、上述したように近接効果の補正が可能となる。なお、上記実施形態においては、各メモリセルがとり得る状態として4レベル(2ビット)の場合について説明したが、2レベル(1ビット)でも4レベルより多いレベル数の多値でも上記同様に実施可能である。また、一つのワード線上で上記補正を行った後、新たなワード線に書き込んだときの補正は従来のDLAを用いることができる。
(第2の実施形態)
第2の実施形態におけるNAND型フラッシュメモリの機能ブロックの構成およびメモリセルアレイの回路構成の一部の様子も第1の実施形態と同様に図1および図2で示される。また、図2におけるB−B断面の構造も図3と同じである。従って、近接効果もワード線の方向(第2方向)のメモリセルの間隔が狭いメモリセル間のみ考慮すればよいので、第1の実施形態と同様に図4に基づいて説明する。
第2の実施形態におけるNAND型フラッシュメモリの機能ブロックの構成およびメモリセルアレイの回路構成の一部の様子も第1の実施形態と同様に図1および図2で示される。また、図2におけるB−B断面の構造も図3と同じである。従って、近接効果もワード線の方向(第2方向)のメモリセルの間隔が狭いメモリセル間のみ考慮すればよいので、第1の実施形態と同様に図4に基づいて説明する。
本実施形態においては、メモリセルMCm,lとメモリセルMCm,l+1とをペアとして扱い、実際にメモリセルとして機能するのは一方のみである。例えば、並列した複数のビット線の偶数番目あるいは奇数番目のビット線に接続されたメモリセルが実際にデータを保持するメモリセル(以下、メインセルと呼ぶ)として機能する。メインセルが接続したビット線に隣接するビット線に接続され、メインセルと同一のワード線に接続されたペアの他方のメモリセルはサポートセルとなる。サポートセルは近接効果を利用して書き込み速度の遅いメインセルのしきい値にオフセットを付加してメインセルの書き込み速度の向上を図る機能を担う。ここでは、例えば図4のメモリセルMCm,lがメインセル、メモリセルMCm,l+1がそのサポートセルであるとする。
本実施形態における不揮発性半導体記憶装置の駆動方法のフローチャートを示したのが図10である。まず、ワード線駆動部50mがワード線WLmの電位を書き込みゲート電位VpgmにしてメインセルMCm,lに書き込みを行う(ステップS101)。次にワード線WLmの電位をベリファイ読み出しゲート電位VverifyにしてメインセルMCm,lの読み出しを行う(ステップS102)。非選択のワード線には、十分に高いゲート電位Vreadが与えられ非選択のトランジスタはオンしている。このような状態で、選択したメインセルMCm,lがオンした場合は、メインセルMCm,lのしきい値は低すぎる、即ち書き込み速度が遅いと判定される(ステップS102:NG)。この場合、サポートセルMCm,l+1に書き込みを行う(ステップS103)。これにより図6で説明したように、メインセルMCm,lのしきい値が底上げされ、実際にデータが書き込まれるときに書き込み速度が速い他のメインセルとの書き込み速度の差が低減される。ステップS103の後、及びステップS102でメインセルMCm,lがオフの場合、即ちしきい値が所望の値に達し書き込み速度が速いと判定された場合(ステップS102:OK)は、メインセルMCm,lは書き込み抑制状態(ステップS104)となる。
また、メモリセルが図6の例のように多値を記憶する場合、サポートセルMCm,l+1への書き込み量はメインセルMCm,lの書き込み速度が遅い、即ちしきい値が低い程多くしたほうがより適切にメインセルの書き込み速度(しきい値)のばらつきの分布をより狭く制御することができると考えられる。従って、図11に示すフローチャートのように、メインセルMCm,lに書き込みを行った(ステップS111)後、ワード線WLmの電位をVverify−ΔVpgm×2、Vverify−ΔVpgm×1、Vverifyの3つの値に変えてベリファイして、サポートセルへの書き込み量を調整してもよい。
即ち、ベリファイ1ではワード線WLmの電位をVverify−ΔVpgm×2として、メインセルMCm,lのしきい値(書き込み速度)を判定し(ステップS112)、メインセルMCm,lがオンした場合(ステップS112:NG)は、サポートセルMCm,l+1が「C」レベルとなるように書き込みを行う(ステップS113)。
ステップS112でメインセルMCm,lがオフの場合(ステップS112:OK)は、ベリファイ2に進みワード線WLmの電位をVverify−ΔVpgm×1として、メインセルMCm,lのしきい値(書き込み速度)を判定し(ステップS114)、メインセルMCm,lがオンした場合(ステップS114:NG)は、サポートセルMCm,l+1が「B」レベルとなるように書き込みを行う(ステップS115)。
ステップS114でメインセルMCm,lがオフの場合(ステップS114:OK)は、ベリファイ3に進みワード線WLmの電位をVverifyとして、メインセルMCm,lのしきい値(書き込み速度)を判定し(ステップS116)、メインセルMCm,lがオンした場合(ステップS116:NG)は、サポートセルMCm,l+1が「A」レベルとなるように書き込みを行う(ステップS117)。
ステップS116でメインセルMCm,lがオフの場合(ステップS116:OK)、或いはステップS113の後、ステップS115の後、ステップS117の後は、メインセルMCm,lは書き込み抑制状態(ステップS118)となる。
また、図10及び図11を用いて上に説明したサポートセルへの書き込みを、ブロック消去の動作の一環として実行することもできる。即ち、図12のフローチャートに示すように、例えば図2のブロック11iに対してブロック消去を実行し(ステップS121)、その後、当該ブロック内の全ワード線(全ページ)に対して、ワード線毎にメインセルに書き込みを行い(ステップS122)、当該ブロック内の全メインセルのベリファイを実行し(ステップS123)、書き込み速度が遅いメインセルのサポートセルに対して図10及び図11のフローチャートで説明したように書き込みを行う(ステップS124)。ここまでを、ブロック消去の一連の動作とする。その後メインセルへの実際のデータの書き込みを行う(ステップS125)。
以上説明した不揮発性半導体記憶装置の駆動方法を、例えば、図4に示す制御部100が、ビット線駆動部Cl-1、Cl、Cl+1、ビット線選択手段51、52、ワード線駆動部50m-1、50m、50m +1を制御して実行する。また、本実施形態においても第1の実施形態と同様、メインセルMCm,l及びサポートセルMCm,l+1がそれぞれ接続するビット線BLlとBLl+1に接続されるビット線駆動部は、図9に示すようにビット線駆動部D1として共有化して上記したメインセルへのしきい値補正を実行するのがより効率的である。また、これよりハードウェアを小型化できる。
このように、本実施形態においては、図3のような不均一間隔にペアセルを構成した不揮発性半導体記憶装置の構造において、近接した二つのメモリセルを使って、一方をメインセル、他方をサポートセルとすることによりメインセルの書き込み速度(しきい値)のばらつきの分布をより狭く制御することが可能となる。これにより、書き込み速度の向上が図れる。従って、NAND型不揮発性半導体記憶装置の一部にこのような機構を用いることによりキャッシュメモリ等として用いることが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1 メモリセルアレイ、2 ロウデコーダ、3 カラムデコーダ、4 高電圧発生部、5 制御部、11 ブロック、12 NANDセルユニット、13 メモリセル、14/15 選択ゲートトランジスタ、16 ワード線、17/18 選択ゲート線、19 ビット線、20 ソース線、21 ページ、22 FG、25 半導体基板、26 素子分離絶縁層、27 トンネル絶縁膜、28 ゲート間絶縁膜、100 制御部、101 センスアンプ、102 データラッチ回路、103 ビット線ドライバ、104 コントローラ。
Claims (5)
- 第1方向に複数個直列接続され、その直列接続が並列することによりマトリクス状に配置された不揮発性のメモリセルと、
複数の前記メモリセルの制御ゲートを前記第1方向と直交する第2方向にそれぞれ接続する複数のワード線とを有し、
前記メモリセルの前記第2方向の間隔は、第1の間隔と第1の間隔より広い第2の間隔とが交互に繰り返されている不揮発性半導体記憶装置であって、
第1メモリセルに書き込みを行った後に、第1メモリセルと同一のワード線に接続され前記第2方向に前記第1の間隔で隔てられた第2メモリセルに書き込みを行い、その後、第2メモリセルを読み出し、その読み出し値に基づいた補正をかけて第1メモリセルを読み出す駆動手段を
備えたことを特徴とする不揮発性半導体記憶装置。 - 第1方向に複数個直列接続され、その直列接続が並列することによりマトリクス状に配置された不揮発性のメモリセルと、
複数の前記メモリセルの制御ゲートを前記第1方向と直交する第2方向にそれぞれ接続する複数のワード線とを有し、
前記メモリセルの前記第2方向の間隔は、第1の間隔と第1の間隔より広い第2の間隔とが交互に繰り返されている不揮発性半導体記憶装置であって、
メインメモリセルの書き込み速度の測定後に、当該メインメモリセルと同一のワード線に接続され前記第2方向に前記第1の間隔で隔てられたサポートメモリセルに当該測定の結果に基づいた書き込みを行う駆動手段を
備えたことを特徴とする不揮発性半導体記憶装置。 - 前記駆動手段は、複数のワード線に接続された複数の前記メモリセルを有する消去の単位であるブロックのブロック消去後に、当該ブロック内のワード線に接続されたメインメモリセルの書き込み速度の測定後に、当該メインメモリセルと同一のワード線に接続され前記第2方向に前記第1の間隔で隔てられたサポートメモリセルに当該測定の結果に基づいた書き込みを行い、その後に当該ブロック内のメインメモリセルにデータの書き込みを実行する
ことを特徴とする請求項2に記載の不揮発性半導体記憶装置。 - 第1方向に複数個直列接続され、その直列接続が並列することによりマトリクス状に配置された不揮発性のメモリセルと、
複数の前記メモリセルの制御ゲートを前記第1方向と直交する第2方向にそれぞれ接続する複数のワード線とを有し、
前記メモリセルの前記第2方向の間隔は、第1の間隔と第1の間隔より広い第2の間隔とが交互に繰り返されている不揮発性半導体記憶装置の駆動方法であって、
第1メモリセルに書き込みを行い、
その後に、前記第1メモリセルと同一のワード線に接続され前記第2方向に前記第1の間隔で隔てられた第2メモリセルに書き込みを行い、
その後に、第2メモリセルを読み出し、
前記第2メモリセルから読み出した値に基づいた補正をかけて第1メモリセルを読み出す
ことを特徴とする不揮発性半導体記憶装置の駆動方法。 - 第1方向に複数個直列接続され、その直列接続が並列することによりマトリクス状に配置された不揮発性のメモリセルと、
複数の前記メモリセルの制御ゲートを前記第1方向と直交する第2方向にそれぞれ接続する複数のワード線とを有し、
前記メモリセルの前記第2方向の間隔は、第1の間隔と第1の間隔より広い第2の間隔とが交互に繰り返されている不揮発性半導体記憶装置の駆動方法であって、
メインメモリセルの書き込み速度の測定を行い、
前記メインメモリセルと同一のワード線に接続され前記第2方向に前記第1の間隔で隔てられたサポートメモリセルに前記メインメモリセルの書き込み速度の測定の結果に基づいた書き込みを行う
ことを特徴とする不揮発性半導体記憶装置の駆動方法。
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