JP5182011B2 - 半導体装置及び半導体装置の試験方法 - Google Patents
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Description
詳述すると、LSIは、異なる機能を持つ複数の機能ブロックに分けられている。LSIは、複数の機能ブロックのうち、パワーゲーティングの対象となる機能ブロックに対して、該機能ブロックと、電源電圧を供給する電源との間に電源遮断回路を設けている。電源遮断回路は、アクティブモード時には、パワーゲーティングの対象となる機能ブロックと、電源とを接続し、該機能ブロックへ電源電圧を供給する。反対に、電源遮断回路は、スタンバイモード時には、パワーゲーティングの対象となる機能ブロックと、電源とを遮断し、該機能ブロックへの電源電圧の供給を停止する。
ところで、パワーゲーティングを行う電源遮断回路の試験(以下、電源遮断試験という)としては、以下に説明する試験が知られている(例えば、特許文献1参照)。
図1は、本実施形態の半導体装置(LSI)10の電気ブロック回路図である。
図1に示すように、LSI10は、第1及び第2機能ブロック11,12、電源制御部13、電源遮断回路14、試験専用回路15を備えている。なお、LSI10は、アクティブモード及びスタンバイモードに加え、テスタ装置(図示せず)にてLSI10の試験を行うためのテストモードを備えている。
電源遮断回路14は、電源制御部13から遮断制御信号PCTLを入力し、入力した遮断制御信号PCTLに基づいて第1〜第nNチャネルMOSトランジスタT1〜Tnをオンオフさせ、電源電圧VINと第2機能ブロック12とを接続または遮断する。
そして、図2(d)に示すように、スキャンチェーン16を構成するフリップフロップ回路FFの数のクロックCLKを入力すると(時刻tkA)、スキャンチェーン16の最終フリップフロップ回路FFからHレベルの先頭入力データDがHレベルのスキャンアウト信号Soとして試験専用回路15に出力される。
(1)スキャンチェーン16のスキャンアウト信号SoがHレベルの状態において、電源遮断回路14は、電源電圧VINと第2機能ブロック12とを遮断する。そして、試験専用回路15が電源電圧VINとスキャンアウト信号Soとを比較し、テスタ装置は、電源遮断回路14が電源ラインL1と第2機能ブロック12とを遮断できているか判定している。このため、スキャンチェーン16にHレベルの入力データDを入力し、試験専用回路15が電源電圧VINとスキャンアウト信号Soとを比較するだけで容易に電源遮断試験を行うことができる。さらに、試験専用回路15を小規模の回路にて構成することができる。
以下、本発明を具体化した第2実施形態を図3及び図4に従って説明する。第1実施形態では、試験専用回路15は、電源電圧VIN、テストモード制御信号St及びスキャンアウト信号Soを入力していた。そして、試験専用回路15は、入力した電源電圧VIN、テストモード制御信号Stとスキャンアウト信号Soに基づいて試験結果信号Skを出力していた。
電源制御部13aは、図示しないテスタ装置から電源遮断試験の開始を指令するためのHレベルの電源試験信号Seが入力される。電源制御部13aは、Hレベルの電源試験信号Seに基づいて電源電圧VINを供給するためのHレベルの遮断制御信号PCTLを電源遮断回路14aに出力する。そして、電源制御部13aは、図4に示すように、予め定められた時間が経過すると(時刻tk1)、Hレベルの遮断制御信号PCTLを消失して電源電圧VINの供給を停止するためのLレベルの遮断制御信号PCTLを電源遮断回路14aに出力するようになっている。
電源遮断回路14aは、遅延回路としての論理確定回路40を備えている。
つまり、電源遮断回路14aが電源ラインL1と第2機能ブロック12とを遮断していないとき、第1及び第2インバータ回路41,42よりなる論理確定回路40は、制御電圧VIN2に基づいて、第2インバータ回路42からHレベルの論理確定信号Sgを試験専用回路15aに出力する。反対に、電源遮断回路14aが電源ラインL1と第2機能ブロック12とを遮断したとき、論理確定回路40は、図4(d)に示すようにフローティング電位となってやがて所定の電位(第1インバータ回路41の閾値電圧Vth)まで低下した制御電圧VIN2に基づいて、第2インバータ回路42からLレベルの論理確定信号Sgを試験専用回路15aに出力する。
(1)試験専用回路15aが論理確定信号Sgと電源電圧VINとを比較し、比較結果に応じてテスタ装置が電源遮断試験の判定を行っている。このため、本実施形態の電源遮断試験は、第2機能ブロック12を用いていない。第1実施形態の電源遮断試験は、第2機能ブロック12において、Hレベルの入力データDが入力され、Hレベルのスキャンアウト信号Soが出力されるまでの時間が必要である。従って、本実施形態の電源遮断試験は、上記の第1実施形態の第2機能ブロックにおいてかかる時間を削減することができるため、第1実施形態に比べて電源遮断試験の時間を短縮することができる。
以下、本発明を具体化した第3実施形態を図5及び図6に従って説明する。第3実施形態では、LSI10bは、2つの電源遮断回路を備え、それぞれ対応する機能ブロックへの電源電圧VINの供給・停止を制御している点が前記第2実施形態と相違する。
第2電源遮断回路14bは、電源制御部13から第2遮断制御信号PCTL2を入力し、第2遮断制御信号PCTL2に応じて第2電源遮断回路14b中の第1〜第nNチャネルMOSトランジスタT1〜Tnを一斉にオンオフし、電源ラインL1と第3機能ブロック53を接続または遮断する。
試験専用回路15bは、比較回路31と試験選択回路54を備えている。試験選択回路54は、第1電源遮断回路14aから入力する第1論理確定信号Sg1と、第2電源遮断回路14bから入力する第2論理確定信号Sg2のいずれかを、テスタ装置からの切替え信号Scに基づいて選択して比較回路31に出力する。切替え信号Scは、第2又は第3機能ブロック12,53のうち、どちらの電源遮断試験を行うかを選択するためにテスタ装置から出力される信号である。
インバータ回路56は、テスタ装置から切替え信号Scを入力する。インバータ回路56は、切替え信号Scを論理反転して反転信号BScを第2アンド回路55bに出力する。
試験専用回路15bは、試験選択回路54を備えたため、第1及び第2電源遮断回路14a,14bについて電源遮断試験を行うことができる。
・上記実施形態において、第1及び第2電源遮断回路14a,14bをNチャネルMOSトランジスタにて構成していたが、PチャネルMOSトランジスタにて構成してもよい。
・上記第1実施形態において、試験専用回路15は、スキャンアウト信号Soを入力していたが、第2機能ブロックに形成されたスキャンチェーンを構成していないフリップフロップ回路からHレベルの信号を出力するように構成し、その信号を入力してもよい。
・上記第3実施形態において、試験選択回路54は、第1及び第2論理確定信号Sg1,Sg2から選択していたが、3つ以上の論理確定信号を選択するようにしてもよい。 以上の様々な実施の形態をまとめると、以下のようになる。
(付記1)
動作モードとしてのアクティブモード及びスタンバイモードと、試験を行うテストモードとを有し、
フリップフロップ回路が直列接続されて構成されるスキャンチェーンを有する複数の機能ブロックを備え、
前記複数の機能ブロックのうち少なくとも一つの機能ブロックと電源との間に、前記機能ブロックと前記電源とを電気的に接離して、該機能ブロックへの電源電圧の供給及び遮断する電源遮断回路を介在させて、
前記アクティブモードにおいて、前記電源遮断回路が前記電源と前記機能ブロックとを接続して前記機能ブロックへ電源電圧を供給し、前記スタンバイモードにおいて、前記電源遮断回路が前記電源と前記機能ブロックとを遮断して前記機能ブロックへの電源電圧の供給を遮断するようにした半導体装置であって、
前記テストモードにおいて、前記電源遮断回路が接続する前記機能ブロックが有するスキャンチェーンの出力信号と前記電源電圧を入力し、前記出力信号を前記電源電圧と比較して、該比較結果を出力する試験専用回路を備えたことを特徴とする半導体装置。
(付記2)
付記1に記載の半導体装置において、
前記試験専用回路は、前記アクティブモード及び前記スタンバイモードにおいて、前記スキャンチェーンの出力信号、及び前記電源電圧の入力を遮断することを特徴とする半導体装置。
(付記3)
付記1又は2に記載の半導体装置において、
前記試験専用回路は、
前記半導体装置において、前記電源遮断回路及び前記機能ブロックを複数備える場合、複数の前記スキャンチェーンの出力信号のうち1つを選択する試験選択回路を備えることを特徴とする半導体装置。
(付記4)
動作モードとしてのアクティブモード及びスタンバイモードと、試験を行うテストモードとを有し、
複数の機能ブロックを備え、
前記複数の機能ブロックのうち少なくとも一つの機能ブロックと電源との間に、前記機能ブロックと前記電源とを電気的に接離して、該機能ブロックへの電源電圧の供給及び遮断する電源遮断回路を介在させて、
前記アクティブモードにおいて、前記電源遮断回路が前記電源と前記機能ブロックとを接続して前記機能ブロックへ電源電圧を供給し、前記スタンバイモードにおいて、前記電源遮断回路が前記電源と前記機能ブロックを遮断して、前記機能ブロックへの電源電圧の供給を遮断するようにした半導体装置であって、
前記テストモードにおいて、前記電源遮断回路と前記機能ブロックとの接続点の電圧と前記電圧を入力し、前記接続点の電圧を前記電源電圧と比較し、該比較結果を出力する試験専用回路を備えたことを特徴とする半導体装置。
(付記5)
付記4に記載の半導体装置において、
前記電源遮断回路及び前記機能ブロックの接続点と、前記試験専用回路との間に、前記電源遮断回路及び前記機能ブロックの接続点の電圧の立ち上がり及び立ち下がりを遅延させるための遅延回路を備えたことを特徴とする半導体装置。
(付記6)
付記4又は5に記載の半導体装置において、
前記試験専用回路は、前記アクティブモード及び前記スタンバイモードにおいて、前記電源遮断回路と前記機能ブロックとの接続点の電圧、及び前記電源電圧の入力を遮断することを特徴とする半導体装置。
(付記7)
付記4乃至6のいずれか1項に記載の半導体装置において、
前記試験専用回路は、
前記半導体装置において、複数の前記電源遮断回路を備える場合、複数の前記電源遮断回路と前記機能ブロックとの接続点の電圧のうち1つを選択する試験選択回路を備えることを特徴とする半導体装置。
(付記8)
動作モードとしてのアクティブモード及びスタンバイモードと、試験を行うテストモードとを有し、
フリップフロップ回路が直列接続されて構成されるスキャンチェーンを有する複数の機能ブロックを備え、
前記複数の機能ブロックのうち少なくとも一つの機能ブロックと電源との間に、前記機能ブロックと前記電源とを電気的に接離して、該機能ブロックへの電源電圧の供給及び遮断する電源遮断回路を介在させて、
前記アクティブモードにおいて、前記電源遮断回路が前記電源と前記機能ブロックを接続して前記機能ブロックへ電源電圧を供給し、前記スタンバイモードにおいて、前記電源遮断回路が前記電源と前記機能ブロックを遮断して前記機能ブロックへの電源電圧の供給を遮断するようにした半導体装置の試験方法であって、
前記電源遮断回路が接続する前記機能ブロックが有する前記スキャンチェーンの出力信号と前記電源電圧を入力し、前記出力信号を前記電源電圧とを比較して、該比較結果を出力する試験専用回路を備え、
前記スキャンチェーンの初段に入力された入力データが最終段から出力された状態、及び、且つ前記最終段から前記入力データが出力された後に、前記電源遮断回路にて前記電源と前記機能ブロックとを遮断した状態に基づいて電源遮断回路の良否を判定することを特徴とする半導体装置の試験方法。
(付記9)
動作モードとしてのアクティブモード及びスタンバイモードと、試験を行うテストモードとを有し、
複数の機能ブロックを備え、
前記複数の機能ブロックのうち少なくとも一つの機能ブロックと電源との間に、前記機能ブロックと前記電源とを電気的に接離して、該機能ブロックへの電源電圧の供給及び遮断する電源遮断回路を介在させて、
前記アクティブモードにおいて、前記電源遮断回路が前記電源と前記機能ブロックとを接続して前記機能ブロックへ電源電圧を供給し、前記スタンバイモードにおいて、前記電源遮断回路が前記電源と前記機能ブロックを遮断して前記機能ブロックへの電源電圧の供給を遮断するようにした半導体装置の試験方法であって、
前記電源遮断回路と前記機能ブロックとの接続点の電圧を前記電源電圧とを入力し、前記接続点の電圧と前記電源電圧とを比較して、該比較結果を出力する試験専用回路を備え、
前記機能ブロックへ前記電源電圧が供給されている状態、及び、且つ前記電源遮断回路にて前記電源と前記機能ブロックとを遮断した状態に基づいて電源遮断回路の良否を判定することを特徴とする半導体装置の試験方法。
11,12 機能ブロック
14 電源遮断回路
15 試験専用回路
16 スキャンチェーン
31 比較回路
40 論理確定回路
54 試験確定回路
VIN 電源電圧
FF フリップフロップ回路
Claims (6)
- 直列接続された複数のフリップフロップ回路を含むスキャンチェーンを有する機能ブロックと、
前記機能ブロックと電源配線との間に設けられ、前記機能ブロックへの電源電圧の供給を制御する電源遮断回路と、
前記機能ブロックが有する前記スキャンチェーンの出力信号と前記電源電圧とが入力され、前記スキャンチェーンの出力信号と前記電源電圧とを比較して、比較結果を出力する試験回路とを有し、
テストモードにおいて、前記電源遮断回路は、前記スキャンチェーンの出力信号が高電位の論理状態のときに、前記機能ブロックへの前記電源電圧の供給を遮断することを特徴とする半導体装置。 - 複数の機能ブロックと、
前記複数の機能ブロックのうちの第1の機能ブロックと電源配線との間に設けられ、前記第1の機能ブロックへの電源電圧の供給を制御する第1の電源遮断回路と、
前記第1の電源遮断回路と前記第1の機能ブロックとの接続点の電圧と、前記電源電圧とが入力され、前記接続点の電圧を前記電源電圧と比較して、比較結果を出力する試験回路と、
前記第1の電源遮断回路と前記第1の機能ブロックとの接続点の電圧の立ち上がり及び立ち下がりを遅延させる遅延回路とを有し、
テストモードにおいて、前記第1の電源遮断回路は、前記第1の機能ブロックへの前記電源電圧の供給を遮断することを特徴とする半導体装置。 - 請求項2に記載の半導体装置において、
前記試験回路は、前記テストモードとは異なる動作モードにおいて、前記第1の電源遮断回路と前記第1の機能ブロックとの接続点の電圧、及び前記電源電圧の入力を遮断することを特徴とする半導体装置。 - 請求項2又は3に記載の半導体装置において、
前記複数の機能ブロックのうちの前記第1の機能ブロックとは異なる第2の機能ブロックと前記電源配線との間に設けられ、前記第2の機能ブロックへの前記電源電圧の供給を制御する第2の電源遮断回路を更に有し、
前記試験回路は、
前記第1の電源遮断回路と前記第1の機能ブロックとの接続点の電圧と、前記第2の電源遮断回路と前記第2の機能ブロックとの接続点のうち1つを選択する試験選択回路を備えることを特徴とする半導体装置。 - 直列接続された複数のフリップフロップ回路を含むスキャンチェーンを有する機能ブロックと、前記機能ブロックと電源配線との間に設けられ、前記機能ブロックへの電源電圧の供給を制御する電源遮断回路と、前記機能ブロックが有する前記スキャンチェーンの出力信号と前記電源電圧とが入力され、前記スキャンチェーンの出力信号と前記電源電圧とを比較して、比較結果を出力する試験回路とを有する半導体装置の試験方法であって、
前記スキャンチェーンの初段に入力された入力データが最終段から出力され、前記スキャンチェーンの出力信号が高電位の論理状態のときに、前記電源遮断回路にて前記機能ブロックへの前記電源電圧の供給を遮断し、
前記機能ブロックへの前記電源電圧の供給を遮断した状態における前記試験回路の比較結果に基づいて電源遮断回路の良否を判定することを特徴とする半導体装置の試験方法。 - 複数の機能ブロックと、前記複数の機能ブロックのうちの第1の機能ブロックと電源配線との間に設けられ、前記第1の機能ブロックへの電源電圧の供給を制御する第1の電源遮断回路と、前記第1の電源遮断回路と前記第1の機能ブロックとの接続点の電圧と、前記電源電圧とが入力され、前記接続点の電圧と前記電源電圧と比較して、比較結果を出力する試験回路と、前記第1の電源遮断回路と前記第1の機能ブロックとの接続点の電圧の立ち上がり及び立ち下がりを遅延させる遅延回路とを有する半導体装置の試験方法であって、
前記機能ブロックへ前記電源電圧が供給されているときの前記試験回路の比較結果、及び前記電源遮断回路にて前記機能ブロックへの前記電源電圧の供給が遮断されているときの前記試験回路の比較結果に基づいて電源遮断回路の良否を判定することを特徴とする半導体装置の試験方法。
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