JP5182011B2 - 半導体装置及び半導体装置の試験方法 - Google Patents

Description

半導体装置及び半導体装置の試験方法に関するものである。

近年、電子機器は、環境問題の点から低消費電力化を要求されている。また、電子機器のうち、携帯型の電子機器では、携帯時における使用においてバッテリなどにより電源電圧が供給されるため、携帯型の電子機器の動作時間は消費電力に依存する。このため、携帯型の電子機器では、特に、低消費電力化を要求されている。これに伴い、電子機器に搭載される半導体装置（ＬＳＩ）も同様に低消費電力化を要求されている。

このような状況化で、近年、半導体の微細化技術や動作電圧の低電圧化が進むにつれて、回路全体の消費電流に占めるリーク電流の割合が大きくなってきている。従来、リーク電流を低減する技術として、パワーゲーティング（Ｐｏｗｅｒ Ｇａｔｉｎｇ）が知られている。

パワーゲーティングとは、アクティブモード時には機能ブロックへ電源電圧を供給し、スタンバイモード時には機能ブロックへの電源電圧の供給を停止する技術をいう。
詳述すると、ＬＳＩは、異なる機能を持つ複数の機能ブロックに分けられている。ＬＳＩは、複数の機能ブロックのうち、パワーゲーティングの対象となる機能ブロックに対して、該機能ブロックと、電源電圧を供給する電源との間に電源遮断回路を設けている。電源遮断回路は、アクティブモード時には、パワーゲーティングの対象となる機能ブロックと、電源とを接続し、該機能ブロックへ電源電圧を供給する。反対に、電源遮断回路は、スタンバイモード時には、パワーゲーティングの対象となる機能ブロックと、電源とを遮断し、該機能ブロックへの電源電圧の供給を停止する。

即ち、ＬＳＩは、スタンバイ状態において、パワーゲーティングの対象となる機能ブロックのリーク電流を低減することができるため、低消費電力化することができる。
ところで、パワーゲーティングを行う電源遮断回路の試験（以下、電源遮断試験という）としては、以下に説明する試験が知られている（例えば、特許文献１参照）。

電源遮断試験が行われるＬＳＩは、機能ブロック用スキャンチェーンと電源遮断用スキャンチェーンを備えている。ここで、スキャンチェーンとは、ＬＳＩに形成されるフリップフロップ回路の故障の有無を試験するために、該フリップフロップ回路が直列に接続されたものをいう。

そして、スキャンチェーンは、電源遮断試験において、テストパターンとクロックが入力される。次に、スキャンチェーンは、入力されたテストパターンをクロックと同期して順次、同スキャンチェーンから読み出し、該読み出したデータと、該入力されたテストパターンと同じテストパターンとを比較する。続いて、比較した結果において不一致のデータが見つかれば、その不一致のデータに基づいて故障しているフリップフロップ回路を特定するものである。

機能ブロック用スキャンチェーンは、機能ブロック内に形成されたフリップフロップ回路を直列に接続し、該フリップフロップ回路の故障の有無を試験するものである。電源遮断用スキャンチェーンは、機能ブロックへの電源電圧の供給・停止を制御するフリップフロップ回路を直列に接続し、該フリップフロップ回路の故障の有無を試験するものである。

ＬＳＩが機能ブロック用スキャンチェーンと、電源遮断用スキャンチェーンとを別々に構成したため、機能ブロック用スキャンチェーンの試験のとき、電源遮断用スキャンチェーンを構成するフリップフロップ回路は、機能ブロックへの電源電圧の供給・停止の設定を保持することができる。つまり、機能ブロック用スキャンチェーンへの電源電圧の供給が停止されているとき、電源遮断用スキャンチェーンには電源電圧が供給されているため、機能ブロックの電源電圧の供給・停止の設定を保持している。

従って、電源遮断用スキャンチェーンは、機能ブロックの電源電圧の供給・停止の設定を行うためのテストパターンを入力する。そして、電源遮断用スキャンチェーンは、入力した機能ブロックの電源電圧の供給・停止を行うためのテストパターンに基づいて機能ブロックの電源電圧を制御する。このとき、テスタ装置は、各時間における機能ブロックの電源電圧を測定する。そして、テスタ装置は、電源遮断用スキャンチェーンに入力したテストパターンに基づいた機能ブロックの電源電圧と、測定した機能ブロックの電源電圧とを比較して一致するか判定する。

つまり、電源遮断用スキャンチェーンに入力したテストパターンに基づいた機能ブロックの電源電圧と、測定した機能ブロックの電源電圧とを比較して一致する場合、テスタ装置は、電源遮断回路が正常に電源と機能ブロックとを遮断できたとしてＰａｓｓと判定する。反対に、電源遮断用スキャンチェーンに入力したテストパターンに基づいた機能ブロックの電源電圧と、測定した機能ブロックの電源電圧とを比較して一致しない場合、テスタ装置は、電源遮断回路が正常に電源と機能ブロックとを遮断できなかったとしてＦａｉｌと判定する。
特開２００６−１７０６６３号公報

しかしながら、上記の電源遮断試験では、電源遮断用スキャンチェーンを用いているため、テストパターンの生成に多くの工数が増大してしまう。また、電源遮断用スキャンチェーン分面積が大きくなってしまう。

この半導体装置及び半導体装置の試験方法は、回路面積を小さくしつつ、容易に電源遮断試験をすることを目的とする。

この半導体装置は、直列接続された複数のフリップフロップ回路を含むスキャンチェーンを有する機能ブロックと、前記機能ブロックと電源配線との間に設けられ、前記機能ブロックへの電源電圧の供給を制御する電源遮断回路と、前記機能ブロックが有する前記スキャンチェーンの出力信号と前記電源電圧とが入力され、前記スキャンチェーンの出力信号と前記電源電圧とを比較して、比較結果を出力する試験回路とを有し、テストモードにおいて、前記電源遮断回路は、前記スキャンチェーンの出力信号が高電位の論理状態のときに、前記機能ブロックへの前記電源電圧の供給を遮断するようにした。

この半導体装置によれば、試験回路が電源電圧と機能ブロックが有する既存のスキャンチェーンからの出力信号とを比較する。試験回路の比較結果に基づいて、テスタ装置は、電源遮断回路が電源電圧と機能ブロックとを遮断できているかどうかを判定する。

開示された半導体装置及び半導体装置の試験方法は、回路面積を小さくしつつ、容易に電源遮断試験をすることができる。

以下、本発明を具体化した第１実施形態を図１に従って説明する。
図１は、本実施形態の半導体装置（ＬＳＩ）１０の電気ブロック回路図である。
図１に示すように、ＬＳＩ１０は、第１及び第２機能ブロック１１，１２、電源制御部１３、電源遮断回路１４、試験専用回路１５を備えている。なお、ＬＳＩ１０は、アクティブモード及びスタンバイモードに加え、テスタ装置（図示せず）にてＬＳＩ１０の試験を行うためのテストモードを備えている。

そして、本実施形態では、第１機能ブロック１１は、電源ラインＬ１，Ｌ２に接続され、ＬＳＩ１０がアクティブモード、スタンバイモード及びテストモードのどのモード時においても常に電源ラインＬ１からの電源電圧ＶＩＮが供給されている。

また、第２機能ブロック１２は、電源遮断回路１４を介して電源ラインＬ１に接続され、電源ラインＬ１からの電源電圧ＶＩＮが電源遮断回路１４を介して供給される。そして、第２機能ブロック１２は、パワーゲーティングするように構成されている。つまり、第２機能ブロック１２は、ＬＳＩ１０がアクティブモード時には、電源遮断回路１４を介して電源電圧ＶＩＮに基づく制御電圧ＶＩＮ２が供給される。反対に、第２機能ブロック１２は、ＬＳＩ１０がスタンバイ時には、電源遮断回路１４にて電源電圧ＶＩＮに基づく制御電圧ＶＩＮ２の供給が遮断される。

電源制御部１３は、図示しないテスタ装置から電源遮断試験の開始を指令するためのＨレベルの電源試験信号Ｓｅが入力される。電源制御部１３は、この入力されたＨレベルの電源試験信号Ｓｅに基づいて入力データＤとクロックＣＬＫを第２機能ブロック１２に出力する。

電源制御部１３は、クロックＣＬＫと同期してサイクル毎の入力データＤを出力する。この入力データＤは、電源制御部１３において少なくとも１サイクル目のデータ（以下、先頭入力データという）がＨレベルのデータとなるように生成されて第２機能ブロックに出力される。電源制御部１３は、クロックＣＬＫを予め定められた数（後述する第２機能ブロック１２に備えたスキャンチェーン１６のフリップフロップ回路ＦＦの数）だけ出力すると、以後、クロックＣＬＫを出力しないようになっている。

また、電源制御部１３は、このＨレベルの電源試験信号Ｓｅに基づいて電源電圧ＶＩＮを供給するためのＨレベルの遮断制御信号ＰＣＴＬを電源遮断回路１４に出力する。そして、電源制御部１３は、第２機能ブロック１２にクロックＣＬＫが予め定められた数（後述するフリップフロップ回路ＦＦの数）だけ出力されると、Ｈレベルの遮断制御信号ＰＣＴＬを消失して電源電圧ＶＩＮの供給を停止するためのＬレベルの遮断制御信号ＰＣＴＬを電源遮断回路１４に出力するようになっている。

電源遮断回路１４は、複数の第１〜第ｎＮチャネルＭＯＳトランジスタＴ１〜Ｔｎが並列に接続されている。そして、各ＮチャネルＭＯＳトランジスタＴ１〜Ｔｎのソースは電源ラインＬ１とそれぞれ接続され、各ＮチャネルＭＯＳトランジスタＴ１〜Ｔｎのドレインは第２機能ブロック１２に接続されている。また、各ＮチャネルＭＯＳトランジスタＴ１〜Ｔｎのゲートには、電源制御部１３からの遮断制御信号ＰＣＴＬが入力される。

電源遮断回路１４は、第１〜第ｎＮチャネルＭＯＳトランジスタＴ１〜Ｔｎを並列に接続してオン抵抗を小さくし、電源電圧ＶＩＮの電圧降下を低減させている。
電源遮断回路１４は、電源制御部１３から遮断制御信号ＰＣＴＬを入力し、入力した遮断制御信号ＰＣＴＬに基づいて第１〜第ｎＮチャネルＭＯＳトランジスタＴ１〜Ｔｎをオンオフさせ、電源電圧ＶＩＮと第２機能ブロック１２とを接続または遮断する。

つまり、電源遮断回路１４は、Ｈレベルの遮断制御信号ＰＣＴＬを入力すると、全てのＮチャネルＭＯＳトランジスタＴ１〜Ｔｎが一斉にオンし、電源ラインＬ１と第２機能ブロック１２とを接続する。反対に、電源遮断回路１４は、Ｌレベルの遮断制御信号ＰＣＴＬを入力すると、全てのＮチャネルＭＯＳトランジスタＴ１〜Ｔｎが一斉にオフし、電源ラインＬ１と第２機能ブロック１２とを遮断する。

即ち、電源遮断回路１４は、電源ラインＬ１と第２機能ブロック１２とを電気的に接続することにより、電源遮断回路１４と第２機能ブロック１２との接続点（第１ノードＮ１）から、電源電圧ＶＩＮより同電源遮断回路１４における電圧降下分低い制御電圧ＶＩＮ２を、第２機能ブロック１２に供給する。

反対に、電源遮断回路１４は、電源ラインＬ１と第２機能ブロック１２とを電気的に遮断することにより、第２機能ブロック１２への制御電圧ＶＩＮ２の供給を停止する。電源ラインＬ１と第２機能ブロック１２とを電気的に遮断した場合、制御電圧ＶＩＮ２は、フローティング電位となっており、配線や回路素子の寄生成分などによって次第に制御電圧ＶＩＮ２がＧＮＤレベルまで下がっていく。

第２機能ブロック１２は、電源遮断回路１４から電源電圧として制御電圧ＶＩＮ２を供給されている。また、第２機能ブロック１２は、スキャンチェーン１６を備えている。スキャンチェーン１６は複数のフリップフロップ回路ＦＦが直列に接続されている。そして、電源制御部１３からのクロックＣＬＫは、フリップフロップ回路ＦＦに入力される。また、クロックＣＬＫと同期して電源制御部１３から出力される入力データＤは、まず、先頭フリップフロップ回路ＦＦに入力され、クロックＣＬＫに応答して、順次、後続のフリップフロップ回路ＦＦにシフトされ、最後に、最終フリップフロップ回路ＦＦからスキャンアウト信号Ｓｏとして試験専用回路１５に出力される。

即ち、図２に示すように、電源制御部１３からスキャンチェーン１６にＨレベルの先頭入力データＤがクロックＣＬＫと同期して入力される。
そして、図２（ｄ）に示すように、スキャンチェーン１６を構成するフリップフロップ回路ＦＦの数のクロックＣＬＫを入力すると（時刻ｔｋＡ）、スキャンチェーン１６の最終フリップフロップ回路ＦＦからＨレベルの先頭入力データＤがＨレベルのスキャンアウト信号Ｓｏとして試験専用回路１５に出力される。

そして、このＨレベルのスキャンアウト信号Ｓｏが出力された後、すなわち、クロックＣＬＫが予め定めた数だけ出力されたあと、図２（ａ）に示すように、時刻ｔｋＢが経過すると、電源制御部１３から電源遮断回路１４に出力されていたＨレベルの遮断制御信号ＰＣＴＬを消失しＬレベルの遮断制御信号ＰＣＴＬとなる。その結果、電源ラインＬ１と第２機能ブロック１２とが電気的に遮断され、第１ノードＮ１の制御電圧ＶＩＮ２は、フローティング電位となるが、配線や回路素子の寄生成分などによって次第にＬレベルまで下がる。

これに伴って、スキャンチェーン１６の最終フリップフロップ回路ＦＦから出力されていたＨレベルのスキャンアウト信号Ｓｏは、制御電圧ＶＩＮ２の消失とともにＬレベルとなって試験専用回路１５に出力されるようになっている。

試験専用回路１５は、第１及び第２アンド回路２１，２２と比較回路３１を備えている。第１アンド回路２１は、電源ラインＬ１から電源電圧ＶＩＮが入力される。また、第１アンド回路２１は、テスタ装置から前記電源制御部１３に出力されるＨレベルの電源試験信号Ｓｅとともに出力されるテスタ装置からテストモード制御信号Ｓｔが入力される。

なお、試験専用回路１５は、テストモードのとき、テスタ装置からＨレベルのテストモード制御信号Ｓｔを入力される。反対に、試験専用回路１５は、アクティブモード及びスタンバイモードのとき、テスタ装置からＬレベルのテストモード制御信号Ｓｔを出力する。

第１アンド回路２１は、入力した電源電圧ＶＩＮとテストモード制御信号Ｓｔが共にＨレベルのとき、Ｈレベルの第１論理信号Ｓｒ１を比較回路３１のプラス入力端子に出力する。

一方、第２アンド回路２２は、テスタ装置からテストモード制御信号Ｓｔと第２機能ブロック１２のスキャンチェーン１６からスキャンアウト信号Ｓｏが入力される。第２アンド回路２２は、入力したテストモード制御信号Ｓｔとスキャンアウト信号ＳｏがともにＨレベルのとき、Ｈレベルの第２論理信号Ｓｒ２を比較回路３１のプラス入力端子に出力する。

比較回路３１は、プラス入力端子に第１論理信号Ｓｒ１を、マイナス入力端子に第２論理信号Ｓｒ２を入力する。比較回路３１は、入力した第１論理信号Ｓｒ１と第２論理信号Ｓｒ２とを比較し、その結果に応じて試験結果信号Ｓｋをテスタ装置に出力する。なお、比較回路３１は、プラス入力端子及びマイナス入力端子にオフセットが付いていて、プラス入力端子及びマイナス入力端子に同じ電圧が入力されると、マイナス入力端子に入力された第２論理信号Ｓｒ２がプラス入力端子に入力された第１論理信号Ｓｒ１より大きいと認識する。

つまり、比較回路３１は、第１論理信号Ｓｒ１が第２論理信号Ｓｒ２より大きいとき、電源電圧ＶＩＮと第２機能ブロックとが遮断されているとして、Ｈレベルの試験結果信号Ｓｋを出力する。反対に、比較回路３１は、第１論理信号Ｓｒ１が第２論理信号Ｓｒ２より小さいとき、電源電圧ＶＩＮと第２機能ブロック１２とが遮断されていないとして、Ｌレベルの試験結果信号Ｓｋを出力する。

従って、試験専用回路１５が、図４（ｇ）に示すように、時刻ｔｋＡからスキャンチェーン１６及び試験専用回路１５の回路による遅延後にＨレベルの試験結果信号Ｓｋを出力し（時刻ｔｋＡ２）、時刻ｔｋＢから電源遮断回路１４、スキャンチェーン１６及び試験専用回路１５の回路による遅延後にＬレベルの試験結果信号Ｓｋを出力したとき（時刻ｔｋＢ２）、テスタ装置は、電源遮断試験についてＰａｓｓと判定する、つまり、ＬＳＩ１０のパワーゲーティング（電源遮断回路１４）が正常に動作したと判定する。

反対に、試験専用回路１５が、時刻ｔｋＡ２においてＬレベルの試験結果信号Ｓｋを出力した時、又は、時刻ｔｋＢ２においてＨレベルの試験結果信号Ｓｋを出力したとき、テスタ装置は、電源遮断試験についてＦａｉｌと判定する、つまり、ＬＳＩ１０のパワーゲーティング（電源遮断回路１４）が正常に動作しなかったと判定する。

以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）スキャンチェーン１６のスキャンアウト信号ＳｏがＨレベルの状態において、電源遮断回路１４は、電源電圧ＶＩＮと第２機能ブロック１２とを遮断する。そして、試験専用回路１５が電源電圧ＶＩＮとスキャンアウト信号Ｓｏとを比較し、テスタ装置は、電源遮断回路１４が電源ラインＬ１と第２機能ブロック１２とを遮断できているか判定している。このため、スキャンチェーン１６にＨレベルの入力データＤを入力し、試験専用回路１５が電源電圧ＶＩＮとスキャンアウト信号Ｓｏとを比較するだけで容易に電源遮断試験を行うことができる。さらに、試験専用回路１５を小規模の回路にて構成することができる。

（２）試験専用回路１５は、比較回路３１の前段に第１及び第２アンド回路２１，２２を備えている。第１アンド回路２１は、テストモード制御信号Ｓｔと電源電圧ＶＩＮが入力され、第２アンド回路２２は、テストモード制御信号Ｓｔと制御電圧ＶＩＮ２が入力されている。このため、比較回路３１は、テストモードにおいて、常にプラス入力端子及びマイナス入力端子にＬレベルの第１及び第２論理信号Ｓｒ１，Ｓｒ２が入力され、動作しないようになっている。従って、試験専用回路１５は、動作モードにおいて、低消費電力化することができる。

（第２実施形態）
以下、本発明を具体化した第２実施形態を図３及び図４に従って説明する。第１実施形態では、試験専用回路１５は、電源電圧ＶＩＮ、テストモード制御信号Ｓｔ及びスキャンアウト信号Ｓｏを入力していた。そして、試験専用回路１５は、入力した電源電圧ＶＩＮ、テストモード制御信号Ｓｔとスキャンアウト信号Ｓｏに基づいて試験結果信号Ｓｋを出力していた。

第２実施形態では、試験専用回路１５ａは、電源電圧ＶＩＮと、第１ノードＮ１の電圧（制御電圧ＶＩＮ２）に基づいた論理確定信号Ｓｇとが入力される。そして、試験専用回路１５ａは、入力された電源電圧ＶＩＮ及び論理確定信号Ｓｇに基づいて試験結果信号Ｓｋを出力するようにしたものである。

図３は、本実施形態のＬＳＩ１０ａの電気ブロック回路図である。
電源制御部１３ａは、図示しないテスタ装置から電源遮断試験の開始を指令するためのＨレベルの電源試験信号Ｓｅが入力される。電源制御部１３ａは、Ｈレベルの電源試験信号Ｓｅに基づいて電源電圧ＶＩＮを供給するためのＨレベルの遮断制御信号ＰＣＴＬを電源遮断回路１４ａに出力する。そして、電源制御部１３ａは、図４に示すように、予め定められた時間が経過すると（時刻ｔｋ１）、Ｈレベルの遮断制御信号ＰＣＴＬを消失して電源電圧ＶＩＮの供給を停止するためのＬレベルの遮断制御信号ＰＣＴＬを電源遮断回路１４ａに出力するようになっている。

つまり、本実施形態の電源制御部１３ａは、第１実施形態の電源制御部１３と相違して、入力データＤとクロックＣＬＫを生成して第２機能ブロック１２に出力しない。
電源遮断回路１４ａは、遅延回路としての論理確定回路４０を備えている。

論理確定回路４０は、第１及び第２インバータ回路４１，４２、コンデンサＣ１を備えている。第１インバータ回路４１は、第１ノードＮ１の電圧である制御電圧ＶＩＮ２を入力する。そして、第１インバータ回路４１は、電源遮断回路１４ａが電源電圧ＶＩＮに基づく制御電圧ＶＩＮ２を第２機能ブロック１２に供給している時、その時の電圧値の制御電圧ＶＩＮ２に基づいてＨレベルの出力信号を次段の第２インバータ回路４２に出力する。反対に、第１インバータ回路４１は、電源遮断回路１４にて電源電圧ＶＩＮに基づく制御電圧ＶＩＮ２の供給が遮断され、第１ノードＮ１がフローティング状態となりやがて放電して制御電圧ＶＩＮ２が、図４（ｄ）に示すように、所定の電圧（第１インバータ回路４１の閾値電圧Ｖｔｈ）まで下がると（時刻ｔｋ２）、Ｌレベルの出力信号を次段の第２インバータ回路４２に出力する。

第２インバータ回路４２は、第１インバータ回路４１からの出力信号Ｓｇｘを反転し、その反転した信号を論理確定信号Ｓｇとして試験専用回路１５ａに出力する。
つまり、電源遮断回路１４ａが電源ラインＬ１と第２機能ブロック１２とを遮断していないとき、第１及び第２インバータ回路４１，４２よりなる論理確定回路４０は、制御電圧ＶＩＮ２に基づいて、第２インバータ回路４２からＨレベルの論理確定信号Ｓｇを試験専用回路１５ａに出力する。反対に、電源遮断回路１４ａが電源ラインＬ１と第２機能ブロック１２とを遮断したとき、論理確定回路４０は、図４（ｄ）に示すようにフローティング電位となってやがて所定の電位（第１インバータ回路４１の閾値電圧Ｖｔｈ）まで低下した制御電圧ＶＩＮ２に基づいて、第２インバータ回路４２からＬレベルの論理確定信号Ｓｇを試験専用回路１５ａに出力する。

第２インバータ回路４２と試験専用回路１５ａの接続点（第２ノードＮ２）は、コンデンサＣ１を介して接地されている。コンデンサＣ１は、第２インバータ回路４２からＨレベルの論理確定信号Ｓｇが試験専用回路１５ａに出力されているとき、第２インバータ回路４２を介して電源電圧ＶＩＮからの電荷が充電される。また、コンデンサＣ１は、第２インバータ回路４２からＬレベルの論理確定信号Ｓｇが試験専用回路１５ａに出力されているとき、第２インバータ回路４２を介して充電していた電荷をグランドに放電する。

つまり、図４（ｅ）に示すように、第２インバータ回路４２が第１インバータ回路４１からのＨレベルの出力信号Ｓｇｘを反転し、その反転した信号をＬレベルの論理確定信号Ｓｇとして試験専用回路１５ａに出力する。このとき、図４（ｄ）に示すように、制御電圧ＶＩＮ２は、ＧＮＤレベルまで下がりきっていない。しかしながら、電源遮断試験は、制御電圧ＶＩＮ２がＧＮＤレベルになってから、すなわち、第２機能ブロック１２への電源電圧ＶＩＮに基づく制御電圧ＶＩＮ２の供給を完全に遮断してから行うことになっている。このため、コンデンサＣ１は、電源遮断回路１４ａが電源ラインＬ１と第２機能ブロック１２とを遮断したとき、図４（ｄ）に示すように、制御電圧ＶＩＮ２がＧＮＤレベルまで下がりきってから（時刻ｔｋ３）、図４（ｇ）に示すように、試験結果信号ＳｋがＬレベルになるように（時刻ｔｋ４）、論理確定信号Ｓｇの立ち下がりを遅延させている。

従って、コンデンサＣ１は、制御電圧ＶＩＮ２が所定の電位（第１インバータ回路４１の閾値電圧Ｖｔｈ）まで低下してからＧＮＤレベルに下がりきるまでの時間以上、論理確定信号Ｓｇの試験専用回路１５ａの基準電圧（Ｖｋ）まで立ち下がる時間を遅延させるような容量値に設定されている。

試験専用回路１５ａは、比較回路３１にて構成される。比較回路３１は、プラス入力端子に電源電圧ＶＩＮと、マイナス入力端子に入力する論理確定信号Ｓｇとを入力する。比較回路３１は、入力した電源電圧ＶＩＮと論理確定信号Ｓｇを比較して、その結果に応じて試験結果信号Ｓｋを出力する。つまり、比較回路３１は、電源電圧ＶＩＮが論理確定信号Ｓｇより小さい場合、Ｈレベルの試験結果信号Ｓｋを出力する。反対に、比較回路３１は、電源電圧ＶＩＮが論理確定信号Ｓｇより大きい場合、Ｌレベルの試験結果信号Ｓｋを出力する。

従って、試験専用回路１５が、時刻ｔｋ１においてＨレベルの試験結果信号Ｓｋを出力し、時刻ｔｋ４においてＬレベルの試験結果信号Ｓｋを出力したとき、テスタ装置は、電源遮断試験についてＰａｓｓと判定する、つまり、ＬＳＩ１０のパワーゲーティング（電源遮断回路１４）が正常に動作したと判定する。

反対に、試験専用回路１５が、時刻ｔｋ１においてＬレベルの試験結果信号Ｓｋを出力した時、又は、時刻ｔｋ４においてＨレベルの試験結果信号Ｓｋを出力したとき、テスタ装置は、電源遮断試験についてＦａｉｌと判定する、つまり、ＬＳＩ１０のパワーゲーティング（電源遮断回路１４）が正常に動作しなかったと判定する。

以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）試験専用回路１５ａが論理確定信号Ｓｇと電源電圧ＶＩＮとを比較し、比較結果に応じてテスタ装置が電源遮断試験の判定を行っている。このため、本実施形態の電源遮断試験は、第２機能ブロック１２を用いていない。第１実施形態の電源遮断試験は、第２機能ブロック１２において、Ｈレベルの入力データＤが入力され、Ｈレベルのスキャンアウト信号Ｓｏが出力されるまでの時間が必要である。従って、本実施形態の電源遮断試験は、上記の第１実施形態の第２機能ブロックにおいてかかる時間を削減することができるため、第１実施形態に比べて電源遮断試験の時間を短縮することができる。

（２）電源遮断回路１４ａは、論理確定回路４０を第１ノードＮ１と第２ノードＮ２の間に設けている。このため、コンデンサＣ１の容量値を設定して、テスタ装置は、制御電圧ＶＩＮ２がＬレベルまで下がりきったときに電源遮断試験を行うことができるため、精度良く電源遮断試験を行うことができる。

（第３実施形態）
以下、本発明を具体化した第３実施形態を図５及び図６に従って説明する。第３実施形態では、ＬＳＩ１０ｂは、２つの電源遮断回路を備え、それぞれ対応する機能ブロックへの電源電圧ＶＩＮの供給・停止を制御している点が前記第２実施形態と相違する。

図５に示すように、ＬＳＩ１０ｂは、第１及び第２電源遮断回路１４ａ，１４ｂを備えている。第１電源遮断回路１４ａは、電源制御部１３ａから第１遮断制御信号ＰＣＴＬ１を入力し、第１遮断制御信号ＰＣＴＬ１に応じて第１電源遮断回路１４ａ中の第１〜第ｎＮチャネルＭＯＳトランジスタＴ１〜Ｔｎを一斉にオンオフし、電源ラインＬ１と第２機能ブロック１２を接続または遮断する。

第１電源遮断回路１４ａは、Ｈレベルの第１遮断制御信号ＰＣＴＬ１を入力すると、第１電源遮断回路１４ａ中の第１〜第ｎＮチャネルＭＯＳトランジスタＴ１〜Ｔｎが一斉にオンし、電源ラインＬ１と第２機能ブロック１２を接続する。反対に、第１電源遮断回路１４ａは、Ｌレベルの第１遮断制御信号ＰＣＴＬ１を入力すると、第１電源遮断回路１４ａ中の第１〜第ｎＮチャネルＭＯＳトランジスタＴ１〜Ｔｎが一斉にオフし、電源ラインＬ１と第２機能ブロック１２を遮断する。

つまり、第１電源遮断回路１４ａは、電源ラインＬ１と第２機能ブロック１２を接続し、電源電圧ＶＩＮより第１電源遮断回路１４ａの電圧降下分低い電圧（第１制御電圧ＶＩＮ２ａ）を第２機能ブロック１２に供給する。反対に、第１電源遮断回路１４ａは、電源電圧ＶＩＮと第２機能ブロック１２を遮断し、第２機能ブロック１２への電源電圧ＶＩＮの供給を停止する。

また、第１電源遮断回路１４ａは、同回路１４ａに備えた論理確定回路４０からの第１論理確定信号Ｓｇ１を試験専用回路１５ｂに出力する。
第２電源遮断回路１４ｂは、電源制御部１３から第２遮断制御信号ＰＣＴＬ２を入力し、第２遮断制御信号ＰＣＴＬ２に応じて第２電源遮断回路１４ｂ中の第１〜第ｎＮチャネルＭＯＳトランジスタＴ１〜Ｔｎを一斉にオンオフし、電源ラインＬ１と第３機能ブロック５３を接続または遮断する。

第２電源遮断回路１４ｂは、Ｈレベルの第２遮断制御信号ＰＣＴＬ２を入力すると、第２電源遮断回路１４ｂ中の第１〜第ｎＮチャネルＭＯＳトランジスタＴ１〜Ｔｎが一斉にオンし、電源ラインＬ１と第３機能ブロック５３を接続する。反対に、Ｌレベルの第２遮断制御信号ＰＣＴＬ２を入力すると、第２電源遮断回路１５ａ中の第１〜第ｎＮチャネルＭＯＳトランジスタＴ１〜Ｔｎが一斉にオフし、電源ラインＬ１と第３機能ブロック５３を遮断する。

つまり、第２電源遮断回路１４ｂは、電源ラインＬ１と第３機能ブロック５３を接続し、電源電圧ＶＩＮより第２電源遮断回路１４ｂの電圧降下分低い電圧（第２制御電圧ＶＩＮ２ｂ）を第３機能ブロック５３に供給する。反対に、第２電源遮断回路１４ｂは、電源ラインＬ１と第３機能ブロック５３を遮断し、第３機能ブロックへの電源電圧ＶＩＮの供給を停止する。

また、第２電源遮断回路１４ｂは、同回路１４ａに備えた論理確定回路４０からの第２論理確定信号Ｓｇ２を試験専用回路１５ｂに出力する。
試験専用回路１５ｂは、比較回路３１と試験選択回路５４を備えている。試験選択回路５４は、第１電源遮断回路１４ａから入力する第１論理確定信号Ｓｇ１と、第２電源遮断回路１４ｂから入力する第２論理確定信号Ｓｇ２のいずれかを、テスタ装置からの切替え信号Ｓｃに基づいて選択して比較回路３１に出力する。切替え信号Ｓｃは、第２又は第３機能ブロック１２，５３のうち、どちらの電源遮断試験を行うかを選択するためにテスタ装置から出力される信号である。

図６に示すように、試験選択回路５４は、第１及び第２アンド回路５５ａ，５５ｂ、インバータ回路５６及びオア回路５７を備えている。第１アンド回路５５ａは、第１電源遮断回路１４ａから第１論理確定信号Ｓｇ１とテスタ装置から切替え信号Ｓｃを入力する。

ここで、切替え信号Ｓｃとは、第１電源遮断回路１４ａから入力する第１論理確定信号Ｓｇ１と、第２電源遮断回路１４ｂから入力する第２論理確定信号Ｓｇ２とのいずれかを選択する信号をいう。つまり、切替え信号Ｓｃは、第２又は第３機能ブロック１２，５３のうち、どちらの電源遮断試験を行うかを選択している。

第１アンド回路５５ａは、入力した第１論理確定信号Ｓｇ１と切替え信号Ｓｃが共にＨレベルのとき、Ｈレベルの第１論理信号Ｓｒ１を出力する。
インバータ回路５６は、テスタ装置から切替え信号Ｓｃを入力する。インバータ回路５６は、切替え信号Ｓｃを論理反転して反転信号ＢＳｃを第２アンド回路５５ｂに出力する。

第２アンド回路５５ｂは、第２電源遮断回路１４ｂから第２論理確定信号Ｓｇ２とインバータ回路５６から反転信号ＢＳｃを入力する。第２アンド回路５５ｂは、入力した第２論理確定信号Ｓｇ２と反転信号ＢＳｃが共にＨレベルのとき、Ｈレベルの第２論理信号Ｓｒ２を出力する。

オア回路５７は、第１アンド回路５５ａから第１論理信号Ｓｒ１と第２アンド回路５５ｂから第２論理信号Ｓｒ２を入力する。オア回路５７は、入力した第１及び第２論理信号Ｓｒ１，Ｓｒ２が共にＬレベルのときＬレベルの選択信号Ｓｓを出力する。

つまり、試験選択回路５４は、Ｌレベルの切替え信号Ｓｃを入力すると、第１電源遮断回路１４ａから入力する第１論理確定信号Ｓｇ１を選択信号Ｓｓとして比較回路３１に出力する。反対に、試験選択回路５４は、Ｈレベルの切替え信号Ｓｃを入力すると、第２電源遮断回路１４ｂから入力する第２論理確定信号Ｓｇ２を選択信号Ｓｓとして比較回路３１に出力する。

従って、試験選択回路５４が、第１論理確定信号Ｓｇ１を選択して選択信号Ｓｓとして比較回路３１に出力すると、テスタ装置は第１電源遮断回路１４ａの電源遮断試験を行っている。反対に、試験選択回路５４が、第２論理確定信号Ｓｇ２を選択して選択信号Ｓｓとして比較回路３１に出力すると、テスタ装置は第２電源遮断回路１４ｂの電源遮断試験を行っている。

以上記述したように、本実施の形態によれば、以下の効果を奏する。
試験専用回路１５ｂは、試験選択回路５４を備えたため、第１及び第２電源遮断回路１４ａ，１４ｂについて電源遮断試験を行うことができる。

尚、上記実施形態は、以下の態様で実施してもよい。
・上記実施形態において、第１及び第２電源遮断回路１４ａ，１４ｂをＮチャネルＭＯＳトランジスタにて構成していたが、ＰチャネルＭＯＳトランジスタにて構成してもよい。

・上記第１実施形態において、遮断制御信号ＰＣＴＬ、入力データＤ、クロックＣＬＫを電源制御部１３から入力していたが、テスタ装置から入力してもよい。
・上記第１実施形態において、試験専用回路１５は、スキャンアウト信号Ｓｏを入力していたが、第２機能ブロックに形成されたスキャンチェーンを構成していないフリップフロップ回路からＨレベルの信号を出力するように構成し、その信号を入力してもよい。

・上記第２実施形態において、比較回路３１は、プラス入力端子及びマイナス入力端子にオフセットが付いていたが、プラス側入力端子に入力される電源電圧ＶＩＮを所定の電圧に分圧して、この分圧した電源電圧ＶＩＮをプラス側入力端子に入力してもよい。

・上記第２実施形態において、試験専用回路１５ａを用いていたが、試験専用回路１５を用いてもよい。
・上記第３実施形態において、試験選択回路５４は、第１及び第２論理確定信号Ｓｇ１，Ｓｇ２から選択していたが、３つ以上の論理確定信号を選択するようにしてもよい。 以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）
動作モードとしてのアクティブモード及びスタンバイモードと、試験を行うテストモードとを有し、
フリップフロップ回路が直列接続されて構成されるスキャンチェーンを有する複数の機能ブロックを備え、
前記複数の機能ブロックのうち少なくとも一つの機能ブロックと電源との間に、前記機能ブロックと前記電源とを電気的に接離して、該機能ブロックへの電源電圧の供給及び遮断する電源遮断回路を介在させて、
前記アクティブモードにおいて、前記電源遮断回路が前記電源と前記機能ブロックとを接続して前記機能ブロックへ電源電圧を供給し、前記スタンバイモードにおいて、前記電源遮断回路が前記電源と前記機能ブロックとを遮断して前記機能ブロックへの電源電圧の供給を遮断するようにした半導体装置であって、
前記テストモードにおいて、前記電源遮断回路が接続する前記機能ブロックが有するスキャンチェーンの出力信号と前記電源電圧を入力し、前記出力信号を前記電源電圧と比較して、該比較結果を出力する試験専用回路を備えたことを特徴とする半導体装置。
（付記２）
付記１に記載の半導体装置において、
前記試験専用回路は、前記アクティブモード及び前記スタンバイモードにおいて、前記スキャンチェーンの出力信号、及び前記電源電圧の入力を遮断することを特徴とする半導体装置。
（付記３）
付記１又は２に記載の半導体装置において、
前記試験専用回路は、
前記半導体装置において、前記電源遮断回路及び前記機能ブロックを複数備える場合、複数の前記スキャンチェーンの出力信号のうち１つを選択する試験選択回路を備えることを特徴とする半導体装置。
（付記４）
動作モードとしてのアクティブモード及びスタンバイモードと、試験を行うテストモードとを有し、
複数の機能ブロックを備え、
前記複数の機能ブロックのうち少なくとも一つの機能ブロックと電源との間に、前記機能ブロックと前記電源とを電気的に接離して、該機能ブロックへの電源電圧の供給及び遮断する電源遮断回路を介在させて、
前記アクティブモードにおいて、前記電源遮断回路が前記電源と前記機能ブロックとを接続して前記機能ブロックへ電源電圧を供給し、前記スタンバイモードにおいて、前記電源遮断回路が前記電源と前記機能ブロックを遮断して、前記機能ブロックへの電源電圧の供給を遮断するようにした半導体装置であって、
前記テストモードにおいて、前記電源遮断回路と前記機能ブロックとの接続点の電圧と前記電圧を入力し、前記接続点の電圧を前記電源電圧と比較し、該比較結果を出力する試験専用回路を備えたことを特徴とする半導体装置。
（付記５）
付記４に記載の半導体装置において、
前記電源遮断回路及び前記機能ブロックの接続点と、前記試験専用回路との間に、前記電源遮断回路及び前記機能ブロックの接続点の電圧の立ち上がり及び立ち下がりを遅延させるための遅延回路を備えたことを特徴とする半導体装置。
（付記６）
付記４又は５に記載の半導体装置において、
前記試験専用回路は、前記アクティブモード及び前記スタンバイモードにおいて、前記電源遮断回路と前記機能ブロックとの接続点の電圧、及び前記電源電圧の入力を遮断することを特徴とする半導体装置。
（付記７）
付記４乃至６のいずれか１項に記載の半導体装置において、
前記試験専用回路は、
前記半導体装置において、複数の前記電源遮断回路を備える場合、複数の前記電源遮断回路と前記機能ブロックとの接続点の電圧のうち１つを選択する試験選択回路を備えることを特徴とする半導体装置。
（付記８）
動作モードとしてのアクティブモード及びスタンバイモードと、試験を行うテストモードとを有し、
フリップフロップ回路が直列接続されて構成されるスキャンチェーンを有する複数の機能ブロックを備え、
前記複数の機能ブロックのうち少なくとも一つの機能ブロックと電源との間に、前記機能ブロックと前記電源とを電気的に接離して、該機能ブロックへの電源電圧の供給及び遮断する電源遮断回路を介在させて、
前記アクティブモードにおいて、前記電源遮断回路が前記電源と前記機能ブロックを接続して前記機能ブロックへ電源電圧を供給し、前記スタンバイモードにおいて、前記電源遮断回路が前記電源と前記機能ブロックを遮断して前記機能ブロックへの電源電圧の供給を遮断するようにした半導体装置の試験方法であって、
前記電源遮断回路が接続する前記機能ブロックが有する前記スキャンチェーンの出力信号と前記電源電圧を入力し、前記出力信号を前記電源電圧とを比較して、該比較結果を出力する試験専用回路を備え、
前記スキャンチェーンの初段に入力された入力データが最終段から出力された状態、及び、且つ前記最終段から前記入力データが出力された後に、前記電源遮断回路にて前記電源と前記機能ブロックとを遮断した状態に基づいて電源遮断回路の良否を判定することを特徴とする半導体装置の試験方法。
（付記９）
動作モードとしてのアクティブモード及びスタンバイモードと、試験を行うテストモードとを有し、
複数の機能ブロックを備え、
前記複数の機能ブロックのうち少なくとも一つの機能ブロックと電源との間に、前記機能ブロックと前記電源とを電気的に接離して、該機能ブロックへの電源電圧の供給及び遮断する電源遮断回路を介在させて、
前記アクティブモードにおいて、前記電源遮断回路が前記電源と前記機能ブロックとを接続して前記機能ブロックへ電源電圧を供給し、前記スタンバイモードにおいて、前記電源遮断回路が前記電源と前記機能ブロックを遮断して前記機能ブロックへの電源電圧の供給を遮断するようにした半導体装置の試験方法であって、
前記電源遮断回路と前記機能ブロックとの接続点の電圧を前記電源電圧とを入力し、前記接続点の電圧と前記電源電圧とを比較して、該比較結果を出力する試験専用回路を備え、
前記機能ブロックへ前記電源電圧が供給されている状態、及び、且つ前記電源遮断回路にて前記電源と前記機能ブロックとを遮断した状態に基づいて電源遮断回路の良否を判定することを特徴とする半導体装置の試験方法。

第１実施形態の半導体装置の電気ブロック図である。 （ａ）〜（ｇ）は第１実施形態の電源遮断回路の試験を説明するための波形図である。 第２実施形態の半導体装置の電気ブロック図である。 （ａ）〜（ｇ）は第２実施形態の電源遮断回路の試験を説明するための波形図である。 第３実施形態の半導体装置の電気ブロック図である。 試験選択回路の電気回路図である。

符号の説明

１０ 半導体装置
１１，１２ 機能ブロック
１４ 電源遮断回路
１５ 試験専用回路
１６ スキャンチェーン
３１ 比較回路
４０ 論理確定回路
５４ 試験確定回路
ＶＩＮ 電源電圧
ＦＦ フリップフロップ回路

Claims (6)

1. 直列接続された複数のフリップフロップ回路を含むスキャンチェーンを有する機能ブロックと、
   前記機能ブロックと電源配線との間に設けられ、前記機能ブロックへの電源電圧の供給を制御する電源遮断回路と、
   前記機能ブロックが有する前記スキャンチェーンの出力信号と前記電源電圧とが入力され、前記スキャンチェーンの出力信号と前記電源電圧とを比較して、比較結果を出力する試験回路とを有し、
   テストモードにおいて、前記電源遮断回路は、前記スキャンチェーンの出力信号が高電位の論理状態のときに、前記機能ブロックへの前記電源電圧の供給を遮断することを特徴とする半導体装置。
2. 複数の機能ブロックと、
   前記複数の機能ブロックのうちの第１の機能ブロックと電源配線との間に設けられ、前記第１の機能ブロックへの電源電圧の供給を制御する第１の電源遮断回路と、
   前記第１の電源遮断回路と前記第１の機能ブロックとの接続点の電圧と、前記電源電圧とが入力され、前記接続点の電圧を前記電源電圧と比較して、比較結果を出力する試験回路と、
   前記第１の電源遮断回路と前記第１の機能ブロックとの接続点の電圧の立ち上がり及び立ち下がりを遅延させる遅延回路とを有し、
   テストモードにおいて、前記第１の電源遮断回路は、前記第１の機能ブロックへの前記電源電圧の供給を遮断することを特徴とする半導体装置。
3. 請求項２に記載の半導体装置において、
   前記試験回路は、前記テストモードとは異なる動作モードにおいて、前記第１の電源遮断回路と前記第１の機能ブロックとの接続点の電圧、及び前記電源電圧の入力を遮断することを特徴とする半導体装置。
4. 請求項２又は３に記載の半導体装置において、
   前記複数の機能ブロックのうちの前記第１の機能ブロックとは異なる第２の機能ブロックと前記電源配線との間に設けられ、前記第２の機能ブロックへの前記電源電圧の供給を制御する第２の電源遮断回路を更に有し、
   前記試験回路は、
   前記第１の電源遮断回路と前記第１の機能ブロックとの接続点の電圧と、前記第２の電源遮断回路と前記第２の機能ブロックとの接続点のうち１つを選択する試験選択回路を備えることを特徴とする半導体装置。
5. 直列接続された複数のフリップフロップ回路を含むスキャンチェーンを有する機能ブロックと、前記機能ブロックと電源配線との間に設けられ、前記機能ブロックへの電源電圧の供給を制御する電源遮断回路と、前記機能ブロックが有する前記スキャンチェーンの出力信号と前記電源電圧とが入力され、前記スキャンチェーンの出力信号と前記電源電圧とを比較して、比較結果を出力する試験回路とを有する半導体装置の試験方法であって、
   前記スキャンチェーンの初段に入力された入力データが最終段から出力され、前記スキャンチェーンの出力信号が高電位の論理状態のときに、前記電源遮断回路にて前記機能ブロックへの前記電源電圧の供給を遮断し、
   前記機能ブロックへの前記電源電圧の供給を遮断した状態における前記試験回路の比較結果に基づいて電源遮断回路の良否を判定することを特徴とする半導体装置の試験方法。
6. 複数の機能ブロックと、前記複数の機能ブロックのうちの第１の機能ブロックと電源配線との間に設けられ、前記第１の機能ブロックへの電源電圧の供給を制御する第１の電源遮断回路と、前記第１の電源遮断回路と前記第１の機能ブロックとの接続点の電圧と、前記電源電圧とが入力され、前記接続点の電圧と前記電源電圧と比較して、比較結果を出力する試験回路と、前記第１の電源遮断回路と前記第１の機能ブロックとの接続点の電圧の立ち上がり及び立ち下がりを遅延させる遅延回路とを有する半導体装置の試験方法であって、
   前記機能ブロックへ前記電源電圧が供給されているときの前記試験回路の比較結果、及び前記電源遮断回路にて前記機能ブロックへの前記電源電圧の供給が遮断されているときの前記試験回路の比較結果に基づいて電源遮断回路の良否を判定することを特徴とする半導体装置の試験方法。