JP4160556B2 - 半導体集積回路 - Google Patents
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Description
特開平11−86564号公報および特開2000−243078号公報には、DRAMアレイおよびSRAMアレイ間でデータを双方向転送する技術が開示されている。
特開2000−223589号公報には、異種のDRAMアレイを、ビット線のピッチまたはワード線のピッチを等しくすることで1つのチップ上に形成する技術が開示されている。
本発明の半導体集積回路の別の一形態では、第1メモリブロックの第1ワード線方向の長さと、第2メモリブロックの第2ワード線方向の長さとは、等しい。このため、複数の第1および第2メモリブロックを、ワード線方向に突出することなく並べることができる。したがって、第1および第2メモリブロックのワード線の端側に、周辺回路を一列に揃えて配置できる。この結果、ワードデコーダ等の周辺回路に接続される信号線の配線が容易になる。
入出力データバッファ18は、書き込み動作時に外部端子を介して受信する8ビットのデータ信号DQ(書き込みデータ)を入力データ制御回路20に出力する。入出力データバッファ18は、読み出し動作時に出力データ制御回路22から出力されるデータ信号DQ(読み出しデータ)を外部端子に出力する。
メモリコア26は、DRAMブロックに対応して第1コラムデコーダ列CDEC1、第1ワードデコーダ列WDEC1および第1アンプ列AMP1を有している。メモリコア26は、SRAMブロックに対応して第2コラムデコーダ列CDEC2、第2ワードデコーダ列WDEC2および第2アンプ列AMP2を有している。第1コラムデコーダ列CDEC1、第1ワードデコーダ列WDEC1および第1アンプ列AMP1は、DRAMブロックの外周の三辺にそれぞれ配置されている。第2コラムデコーダ列CDEC2、第2ワードデコーダ列WDEC2および第2アンプ列AMP2は、SRAMブロックの外周の三辺にそれぞれ配置されている。
第1および第2コラムデコーダ列CDEC1、CDEC2上には、コラムアドレス信号を伝達するコラムアドレス信号線CADDが図の横方向に沿って配線されている。すなわち、コラムアドレス信号線CADDは、第1および第2コラムデコーダ列CDEC1、CDEC2の配列方向に沿って配線されている。コラムアドレス信号線CADDは、第1および第2デコーダ列CDEC1、CDEC2に接続されており、第1および第2デコーダ列CDEC1、CDEC2に共通のコラムアドレス信号線CADDとして使用される。第1および第2デコーダ列CDEC1、CDEC2は、共通コラムアドレス信号線CADDを介して伝達されるコラムアドレス信号を受信し、コラムアドレス信号に応じて所定のビット線BL1(またはBL2)を選択する。
この実施形態では、上述したように、DRAMブロックとSRAMブロックとは同じ大きさである。すなわち、DRAMブロックの第1ビット線BL1方向の長さとSRAMブロックの第2ビット線BL2方向の長さは同じである。同様に、DRAMブロックの第1ワード線WL1方向の長さとSRAMブロックの第2ワード線WL2方向の長さは同じである。
DRAMブロックは、8つのセルアレイDALYと、これ等セルアレイDALYの両側に配置された9つのセンスアンプ列SAを有している。各セルアレイDALYには、512本の第1ワード線WL1と2048本の第1ビット線BL1が配線されている。各セルアレイDALYは、1Mビットの記憶容量を有している。各センスアンプ列SAは、第1ビット線BL1にそれぞれ接続された複数のセンスアンプ(図示せず)を有している。セルアレイDALYの間のセンスアンプ列は、両セルアレイDALYにより共有される。第1ビット線BL1は、セルアレイDALY毎に配線されている。セルアレイDALYの第1ビット線BL1と第1アンプ列AMP1とは、図の縦方向に配線されるグローバルビット線(図示せず)を介して接続される。
第1メモリセルMC1は、縦サイズ2F、横サイズ4Fで形成されている。第2メモリセルMC2は、縦サイズ、横サイズとも16Fで形成されている。すなわち、第2メモリセルMC2の縦サイズおよび横サイズは、第1メモリセルMC1の縦サイズおよび横サイズのそれぞれ4倍、8倍である。第2メモリセルMC2の面積は、第1メモリセルMC1の面積の32倍である。
DRAMブロックの第1ビット線BL1方向の長さと、SRAMブロックの第2ビット線BL2方向の長さとを等しくした。このため、複数のDRAMブロックおよびSRAMブロックを、ビット線BL1、BL2方向に突出することなく並べることができる。したがって、DRAMブロックおよびSRAMブロックのビット線BL1、BL2の端側に、コラムデコーダ列CDEC1、CDEC2を揃えて配置できる。あるいは、アンプ列AMP1、AMP2を揃えて配置できる。この結果、コラムデコーダ列CDEC1、CDEC2に接続される共通コラムアドレス信号線CADDを容易に配線できる。
図5は、本発明の半導体集積回路の第2の実施形態を示している。第1の実施形態と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
メモリコア26Aは、図の横方向に一列に配置された4つのSRAMブロックと、横方向に一列に配置された4つのDRAMブロックとを4段重ねて構成されている。DRAMブロックおよびSRAMブロックは、同じ大きさである。すなわち、第1の実施形態の図2で説明したように、DRAMブロックの第1ワード線WL1方向の長さとSRAMブロックの第2ワード線WL2方向の長さは同じである。
DRAMブロックおよびSRAMブロックの大きさが同じであるため、第1および第2コラムデコーダ列CDEC1、CDEC2およびアンプ列AMPは、それぞれ図の横方向に一列に配置可能になる。また、第1および第2ワードデコーダ列WDEC1、WDEC2は、図の縦方向に一列に配置可能になる。この結果、共通コラムアドレス信号線CADD、共通ロウアドレス信号線RADDおよび共通データバス線CDBは、メモリコア16A上を真っ直ぐに配線可能になる。
この実施形態では、第1の実施形態のロウアドレスバッファ/ラッチ14およびメモリコア26の代わりにロウアドレスバッファ/ラッチ14Bおよびメモリコア26Bが形成されている。また、アドレス端子が、第1の実施形態より2本増えている。その他の構成は、第1の実施形態と同じである。すなわち、半導体集積回路は、8つの8MビットDRAMブロック(第1メモリブロック)と8つの256kビットSRAMブロック(第2メモリブロック)とを1チップ上に搭載して、システムメモリとして形成されている。
なお、上述した実施形態では、第2メモリセルMC2の面積を第1メモリセルMC1の32倍(2の5乗倍)にした例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、2の4乗倍でもよい。
12 タイミング制御回路
14 ロウアドレスバッファ/ラッチ
16 コラムアドレスバッファ/ラッチ
18 入出力データバッファ
20 入力データ制御回路
22 出力データ制御回路
24 センススイッチ
26 メモリコア
BL1 第1ビット線
BL2 第2ビット線
MC1 第1メモリセル
MC2 第2メモリセル
WL1 第1ワード線
WL2 第2ワード線
Claims (13)
- 第1メモリセルと、第1メモリセルに接続された第1ビット線および第1ワード線とを有する第1メモリブロックと、
前記第1メモリセルと異種の第2メモリセルと、第2メモリセルに接続された第2ビット線および第2ワード線とを有し、前記第1メモリブロックと独立に動作する第2メモリブロックと、
前記第1メモリブロックの一端に形成され、前記第1ビット線にデータ信号を入出力するための第1アンプ列と、
前記第2メモリブロックの一端に形成され、前記第2ビット線にデータ信号を入出力するための第2アンプ列と、
前記第1および第2ビット線にデータ信号を入出力する共通データバス線と、
を備え、
前記第2メモリセルの面積は、前記第1メモリセルの面積の2のa乗倍(aは正の整数)であり、
前記第1および第2ビット線の配線方向は同じであり、
前記第1および第2ワード線の配線方向は同じであり、
前記第1および第2アンプ列は、同一方向に沿って一列に配置されており、
前記共通データバス線は、前記第1および第2アンプ列上にこれ等アンプ列の配列方向に沿って配線されていること
を特徴とする半導体集積回路。 - 第1メモリセルと、第1メモリセルに接続された第1ビット線および第1ワード線とを有する第1メモリブロックと、
前記第1メモリセルと異種の第2メモリセルと、第2メモリセルに接続された第2ビット線および第2ワード線とを有し、前記第1メモリブロックと独立に動作する第2メモリブロックと、
前記第1メモリブロックの一端に形成され、コラムアドレス信号に応じて前記第1ビット線のいずれかを選択するための第1コラムデコーダ列と、
前記第2メモリブロックの一端に形成され、前記コラムアドレス信号に応じて前記第2ビット線のいずれかを選択するための第2コラムデコーダ列と、
前記第1および第2コラムデコーダ列に前記コラムアドレス信号を伝達する共通コラムアドレス信号線と、
を備え、
前記第2メモリセルの面積は、前記第1メモリセルの面積の2のa乗倍(aは正の整数)であり、
前記第1および第2ビット線の配線方向は同じであり、
前記第1および第2ワード線の配線方向は同じであり、
前記第1および第2コラムデコーダ列は、同一方向に沿って一列に配置されており、
前記共通コラムアドレス信号線は、前記前記第1および第2コラムデコーダ列上にこれ等デコーダ列の配列方向に沿って配線されていること
を特徴とする半導体集積回路。 - 第1メモリセルと、第1メモリセルに接続された第1ビット線および第1ワード線とを有する第1メモリブロックと、
前記第1メモリセルと異種の第2メモリセルと、第2メモリセルに接続された第2ビット線および第2ワード線とを有し、前記第1メモリブロックと独立に動作する第2メモリブロックと、
前記第1メモリブロックの一端に形成され、ロウアドレス信号に応じて前記第1ワード線のいずれかを選択するための第1ワードデコーダ列と、
前記第2メモリブロックの一端に形成され、前記ロウアドレス信号に応じて前記第2ワード線のいずれかを選択するための第2ワードデコーダ列と、
前記第1および第2ワードデコーダ列に前記ロウアドレス信号を伝達する共通ロウアド レス信号線と、
を備え、
前記第2メモリセルの面積は、前記第1メモリセルの面積の2のa乗倍(aは正の整数)であり、
前記第1および第2ビット線の配線方向は同じであり、
前記第1および第2ワード線の配線方向は同じであり、
前記第1および第2ワードデコーダ列は、同一方向に沿って一列に配置されており、
前記共通ロウアドレス信号線は、前記第1および第2ワードデコーダ列上にこれ等ワードデコーダ列の配列方向に沿って配線されていること
を特徴とする半導体集積回路。 - 請求項2または請求項3に記載の半導体集積回路において、
前記第1メモリブロックの一端に形成され、前記第1ビット線にデータ信号を入出力するための第1アンプ列と、
前記第2メモリブロックの一端に形成され、前記第2ビット線にデータ信号を入出力するための第2アンプ列とを備え、
前記第1および第2アンプ列は、同一方向に沿って一列に配置されていること
を特徴とする半導体集積回路。 - 請求項4に記載の半導体集積回路において、
前記第1および第2ビット線にデータ信号を入出力する共通データバス線を備え、
前記共通データバス線は、前記第1および第2アンプ列上にこれ等アンプ列の配列方向に沿って配線されていること
を特徴とする半導体集積回路。 - 請求項2または請求項3に記載の半導体集積回路において、
前記第1および第2ビット線にデータ信号を入出力する共通データバス線を備えていること
を特徴とする半導体集積回路。 - 請求項1または請求項3に記載の半導体集積回路において、
前記第1メモリブロックの一端に形成され、コラムアドレス信号に応じて前記第1ビット線のいずれかを選択するための第1コラムデコーダ列と、
前記第2メモリブロックの一端に形成され、前記コラムアドレス信号に応じて前記第2ビット線のいずれかを選択するための第2コラムデコーダ列とを備え、
前記第1および第2コラムデコーダ列は、同一方向に沿って一列に配置されていること
を特徴とする半導体集積回路。 - 請求項7の半導体集積回路において、
前記第1および第2コラムデコーダ列に前記コラムアドレス信号を伝達する共通コラムアドレス信号線を備え、
前記共通コラムアドレス信号線は、前記前記第1および第2コラムデコーダ列上にこれ等デコーダ列の配列方向に沿って配線されていること
を特徴とする半導体集積回路。 - 請求項1または請求項2に記載の半導体集積回路において、
前記第1メモリブロックの一端に形成され、ロウアドレス信号に応じて前記第1ワード線のいずれかを選択するための第1ワードデコーダ列と、
前記第2メモリブロックの一端に形成され、前記ロウアドレス信号に応じて前記第2ワード線のいずれかを選択するための第2ワードデコーダ列とを備え、
前記第1および第2ワードデコーダ列は、同一方向に沿って一列に配置されていること
を特徴とする半導体集積回路。 - 請求項9の半導体集積回路において、
前記第1および第2ワードデコーダ列に前記ロウアドレス信号を伝達する共通ロウアドレス信号線を備え、
前記共通ロウアドレス信号線は、前記第1および第2ワードデコーダ列上にこれ等ワー ドデコーダ列の配列方向に沿って配線されていること
を特徴とする半導体集積回路。 - 請求項1乃至請求項10の何れか1項に記載の半導体集積回路において、
前記第1メモリブロックの前記第1ビット線方向の長さと、前記第2メモリブロックの前記第2ビット線方向の長さとは、等しいこと
を特徴とする半導体集積回路。 - 請求項1乃至請求項11の何れか1項に記載の半導体集積回路において、
前記第1メモリセルは、ダイナミックRAMのメモリセルであり、
前記第2メモリセルは、スタティックRAMのメモリセルであり、
前記第1メモリブロックは、前記第1ビット線上のデータ信号を増幅するセンスアンプ列を含み、
前記第2メモリブロックは、冗長メモリセル列および半導体基板に形成されたウエル領域を電源線に接続するための接続領域を含んでいること
を特徴とする半導体集積回路。 - 請求項1乃至請求項12の何れか1項に記載の半導体集積回路において、
前記第1メモリブロックの前記第1ワード線方向の長さと、前記第2メモリブロックの前記第2ワード線方向の長さとは、等しいこと
を特徴とする半導体集積回路。
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