JP3092556B2 - 半導体記憶装置 - Google Patents
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Description
置に関し、同一半導体基板上に主記憶部と副記憶部が形
成され、主記憶部と副記憶部の間にデータ転送回路を持
つ半導体集積回路装置に関する。
る主記憶装置として比較的低速で安価な大容量の半導体
装置が用いられるが、この要求に合致したものとして汎
用DRAMが多く使用されている。最近のコンピュータ
システムでは、システムの高速化(特にMPUの高速
化)に対して主記憶部を構成するDRAMの高速化もな
されているが、MPUの高速化に対しては不十分であ
り、MPUと主記憶部の間に副記憶部として搭載したシ
ステムが主流である。副記憶部は一般にキャッシュメモ
リとよばれ、高速SRAMやECLRAMなどが用いら
れている。キャッシュメモリは、一般にMPUの外部に
設けられたりMPUに内蔵されるが、最近のワークステ
ーションやパーソナルコンピュータでは、主記憶部を構
成するDRAMとキャッシュメモリの高速SRAMを同
一半導体基板上に搭載した半導体記憶装置がある。この
従来技術としては、特開昭57−20983号、特開昭
60−7690号、特開昭62−38590号、特開平
1−146187号などがある。これらは、DRAMと
キャッシュメモリとして機能するSRAMなどを搭載す
ることから、一部でキャッシュDRAMと呼ばれてい
る。またCDRAMとも記述される。これらは、DRA
MとSRAMとの間でデータを双方向に転送可能な構成
になっている。これらの先行技術には、キャッシュミス
ヒット時のデータ転送の動作の遅延などの問題があり、
改善した技術が提案された。改善された従来技術には、
以下のようなものがある。特開平4−252486号、
特開平4−318389号、特開平5−2872号など
には、DRAM部とSRAM部の間に双方向データ転送
回路にラッチまたはレジスタ機能を設けているのが特徴
で、SRAM部からDRAM部へのデータ転送とDRA
M部からSRAM部へのデータ転送を同時に行うことが
できる点と、キャッシュミスヒット時のデータ転送(コ
ピーバック)を速くすることを可能にしている。これら
の技術を特開平4−318389を例にして説明する。
図92はCDRAMのメモリアレイ部の構成の一例を概
略的に示す図である。図92において、半導体記憶装置
は、ダイナミック型メモリセルを含むDRAMアレイ9
201と、スタティック型メモリセルからなるSRAM
アレイ9202と、このDRAMアレイ9201とSR
AMアレイ9202との間でのデータ転送を行うための
双方向転送ゲート回路9203を含む。またDRAMア
レイ9201、SRAMアレイ9202には各々に対応
したロウデコーダとカラムデコーダが設けられている。
DRAMのロウデコーダ、カラムデコーダおよびSRA
Mのロウデコーダ、カラムデコーダに与えられるアドレ
スは、互いに独立なアドレスあり、それぞれ異なるアド
レスピン端子を介して与えられる構成となっている。双
方向転送ゲート回路9203の詳細な構成を図93およ
び図94に示す。この構成によればSBLからGIOへ
のデータ転送と、GIOからSBLへのデータ転送はそ
れぞれデータ転送経路が異なり、かつラッチ9305お
よびアンプ9306の機能により、それぞれのデータ転
送をオーバーラップさせて実行させることが可能となっ
ている。ただし、上記に示したCDRAMでは以下の問
題点が生じる。まず第一にアドレスピン端子およびコン
トロールピン端子がDRAMアレイ用とSRAMアレイ
用で別々であるため、単体のDRAMと比較して外部ピ
ン端子の数が非常に多い。したがって、半導体記憶装置
を実装する基板等は通常のDRAM等とは互換性がな
い。第二に双方向転送ゲート回路は上記の転送を実現す
るための回路の占有面積が大きく設置できる回路数は制
限され、そのため転送バス線の数も制限される。結果と
して前記DRAMアレイとSRAMアレイ間で一度に転
送できるビット数は16ビットに制限されている。さら
に前記転送バス線はカラム選択線の配置されない領域に
配置しており、その領域の幅によって前記転送バス線の
数は制限を受ける。一般的には一度に転送するビット数
が少ないほどキャッシュヒット率が低下する。また、特
開平5−210974号には、上記CDRAMのアドレ
ス入力信号ピンをDRAMアレイ用とSRAMアレイ用
でほぼ共通化した例がある。図95および図96にその
構成を示す。本例でも上記第二の問題であるDRAMア
レイとSRAMアレイ間で一度に転送できるビット数は
CDRAMと同様16ビットに制限されるという問題は
残る。また、図97および図98はキャッシュヒット率
の向上のためにSRAMの容量を増した場合の構成であ
るが、SRAMの選択を行う入力ピンのために互換性は
失われ、また上記第二の問題である一度に転送できるビ
ット数はCDRAMと同様16ビットに制限されるとい
う問題は解決していない。この分野における他の例とし
て、キャッシュSRAMを搭載したDRAMにEDRA
M(Enhanced DRAM)と呼ばれるものがあ
る。例えば、EDNJANUARY 5、1995 、
P46から56に記載されている。図99に示すEDR
AMは、DRAMとSRAMは同じアドレス入力端子を
共用しているが、同じ記憶容量の汎用のDRAMとは構
成が異なり互換性はない。SRAMへ一度に転送するビ
ット数は一度に活性化されるセンスアンプ数と同じであ
り、本例では512(×4)ビットが一度に転送され
る。このEDRAMの構成は一度に転送するビット数は
大きいのだが、そのデータ保持を行うSRAMは一度に
転送するビット数分の容量を1セット分(1行分)しか
持っていない。一般的には一度に転送するビット数が大
きいほどキャッシュヒット率が上昇するが、EDRAM
では全体のキャッシュを1セット(1行)しか持ってい
ないので、キャッシュミスヒット率が増え、結果として
あまりシステム全体の高速化は達成できなかった。また
EDRAM内のキャッシュのセット数(行数)を増やそ
うとすると、複数ブロックのDRAMセルアレイごとに
SRAMレジスタおよびブロックセレクタ等を追加して
設けなければならず、回路の専有面積の大幅な増加を招
く。さらに、近年では図100に示すような複数の処理
装置からのアクセス要求を受けた場合のキャッシュヒッ
ト率の低下の問題がある。図100のメインメモリとし
て上記CDRAMやEDRAMを使用すると、複数の処
理装置(メモリマスタ)からのアクセス要求を受ける場
合には異なるセット(行)のアドレスの要求をされるこ
とが多くなるため、キャッシュヒット率は低下し、シス
テム全体の高速化を制限することがある。
理装置(メモリマスタ)を持つシステムの増加に伴い、
メモリ部も従来の主に1種のアクセス要求に対応するも
のよりも複数種のアクセス要求に対応できるものが必要
とされる。すなわち従来の構成とは異なる構成のメモリ
が必要になる。この発明の目的は、複数のメモリマスタ
からのアクセス要求を受ける場合にもキャッシュヒット
率は低下せずシステム全体の高速化を達成するために、
主記憶部と、複数のアクセス要求に対応して割り振るこ
とのできる副記憶部とを持つ半導体集積回路装置を提供
することにある。この発明の他の目的は、主記憶部と副
記憶部とを持つ半導体集積回路装置において、その外部
端子は主記憶部を構成するものと同様な構成の半導体集
積回路装置を提供することにある。この発明の他の目的
は、主記憶部と副記憶部とを持つ半導体集積回路装置に
おいて、主記憶部と副記憶部の間の一度に転送できるビ
ット数とそのセット数を最適化した半導体集積回路装置
を提供することにある。この発明の他の目的は、主記憶
部と副記憶部とを持つ半導体集積回路装置において、副
記憶部のリード/ライト動作と、主記憶部と副記憶部の
間のデータ転送動作が同時に行える半導体集積回路装置
を提供することにある。この発明の前記ならびにそのほ
かの目的と新規な特徴は、本明細書の記述および添付図
面から明らかになるであろう。
憶装置は、主記憶部と複数の記憶セル群からなる副記憶
部を有し、前記主記憶部と前記複数の記憶セル群からな
る副記憶部との間に双方向のデータ転送回路を有する半
導体記憶装置において、前記主記憶部と前記複数の記憶
セル群からなる副記憶部とは電源電圧が異なることを特
徴とする。また、請求項2に係る半導体記憶装置は、主
記憶部と副記憶部のどちらかまたは両方の電源電圧は、
外部電源端子から供給された電圧を内部電源電圧変圧回
路で所定電圧に変換して供給されることを特徴とする。
また、請求項3に係る半導体記憶装置は、主記憶部と副
記憶部の電源電圧は、外部電源端子から供給されること
を特徴とする。また、請求項4に係る半導体記憶装置
は、電源電圧の高低は、主記憶部<副記憶部≦その他周
辺回路の関係にあることを特徴とする。
本発明による半導体集積回路装置は半導体記憶装置とそ
の半導体記憶装置の制御装置を含む。半導体記憶装置は
主記憶部と副記憶部を有し、主記憶部と副記憶部で双方
向のデータ転送が可能である。また副記憶部は複数の記
憶セル群から構成されており、副記憶部のそれぞれの記
憶セル群はそれぞれ独立したキャッシュとして機能する
事が可能である。また本発明による半導体記憶装置で
は、コントロール端子やアドレス端子の数は主記憶部を
制御するのに必要な数と同じ数で実現する事も可能であ
る。以下に主に主記憶部に64MビットのDRAMアレ
イ、副記憶部に16KビットのSRAMアレイを有した
×8ビットの2バンク構成のシンクロナスインターフェ
ースを持つ半導体記憶装置についての実施例を中心に説
明する。しかし本発明はこの構成の半導体記憶装置に限
定されるものではない。 (2) ブロック図 図1はこの発明の一実施例による半導体記憶装置の全体
の構成を概略的に示すブロック図である。図1におい
て、半導体記憶装置100は、主記憶部としてDRAM
部101、副記憶部としてSRAM部102、DRAM
部101とSRAM部102との間でデータ転送を行う
ための双方向データ転送回路103を有している。DR
AM部101は、行及び列からなるマトリックス状に配
列された複数のダイナミック型メモリセルを備えるDR
AMアレイ110と、内部アドレス信号iA0〜iA1
3からDRAM行選択信号とバンク選択信号を出力する
DRAM行制御回路115と、DRAM行選択信号iA
DR0〜iADR12とバンク選択信号iAD13を受
けてDRAMアレイ110の対応行を選択するDRAM
行デコーダ113と、内部アドレス信号iA5とiA6
からDRAM列選択信号を出力するDRAM列制御回路
116と、DRAM列選択信号iADC5とiADC6
を受けて対応列を選択するDRAM列デコーダ114を
有する。さらにDRAMアレイ110は、メモリセル部
111と、選択されたDRAMセルに保持されたデータ
を検知し増幅するセンスアンプ112を備える。またD
RAMアレイ110はバンクと呼ばれる複数のブロック
に分割されており、本実施例では2つのバンクA,バン
クBに分割され、バンク選択信号iAD13により選択
されている。SRAM部102は、行及び列からなるマ
トリックス状に配列された複数のスタティック型メモリ
セルを備えるSRAMアレイ120と、内部アドレス信
号iA0〜iA3からSRAM行選択信号を発生するS
RAM行制御回路124と、SRAM行選択信号iAS
R0〜iASR3を受けて分割されたSRAMセル群
(本実施例では行毎に分割されたセル群)の選択を行う
SRAM行デコーダ121と、内部アドレス信号iA0
〜iA3及びiA4〜iA13からSRAM列選択信号
を発生するSRAM列制御回路122と、SRAM列選
択信号iASC4〜iASC10により列選択を行うS
RAM列デコーダ123を有する。さらに外部入力信号
を受けて半導体記憶装置内の動作を制御する動作制御回
路150と外部とのデータ入出力の制御をするデータ制
御回路160を有する。本実施例では主記憶部にDRA
Mを用い副記憶部にSRAMを用いているが、本発明は
これに制限されることはない。主記憶部にはDRAMの
他にSRAM、マスクROM、PROM、EPROM、
EEPROM、フラッシュEEPROM、強誘電体メモ
リなど他のメモリを用いてもよい。主記憶部を構成する
メモリはその種類や特有の機能を有効に使用できるよう
に構成することが望ましい。例えば主記憶部にDRAM
を用いる場合については汎用DRAM、EDODRA
M、シンクロナスDRAM、シンクロナスGRAM、バ
ーストEDODRAM、DDRシンクロナスDRAM、
DDRシンクロナスGRAM、SLDRAM、Ramb
usDRAMなどを適宜使用する。また副記憶部には主
記憶部に用いたメモリよりも高速アクセス可能なランダ
ムアクセスメモリであれば他のメモリを用いてもよい。
主記憶部をフラッシュEEPROMで構成する場合に
は、副記憶部のメモリ容量はフラッシュEEPROMの
一つの消去セクター単位の容量の1/2以上で構成され
るのが望ましい。 (3) システム 本発明による半導体記憶装置は、後で詳細に述べるSR
AM列制御回路122を持つことによりSRAMセル群
単位でのSRAM列制御モードの変更が可能となる。こ
の機能はSRAMセル群単位ごとに後述するラップタイ
プやバースト長やレイテンシなど(以降データ入出力様
式と称する)の設定が可能ということであり、あらかじ
め設定しておけばそれぞれのSRAMセル群の選択がな
された際に半導体記憶装置の内部で自動的にデータ入出
力様式が決定されるものである。このため、データ入出
力様式切り替えのための半導体記憶装置外部からのデー
タ制御、もしくは半導体記憶装置外部でのデータ処理制
御は不要となる。本発明の機能を有する半導体記憶装置
は、複数のアクセス要求を受ける場合、各々のアクセス
要求ごとにSRAMセル群単位での割り振りや指定及び
再指定を受ける機能を有している。図2には、図1で示
した半導体記憶装置100に対しアクセス要求を行うメ
モリマスタを複数個持つメモリシステムを示す。図2で
はメモリマスタ180aからのアクセス要求に対しては
SRAMセル群01と02と03が指定され、メモリマ
スタ180bからのアクセス要求に対してはのSRAM
セル群04が指定され、メモリマスタ180cからのア
クセス要求に対してはSRAMセル群05と06と07
と08が指定されている。これらのアクセス要求に対す
るSRAMセル群の指定は可変であり、随時変更が可能
である。また、図2において半導体記憶装置100に対
するメモリマスタ180aの要求するデータ入出力様式
とメモリマスタ180bの要求するデータ入出力様式が
異なる場合にも、メモリマスタ180aに対するデータ
入出力とメモリマスタ180bに対するデータ入出力を
何ら特別な制御信号を入力する必要なく連続して行うこ
とが可能である。その動作を可能とするために半導体記
憶装置100内のSRAM列制御回路122にデータ入
出力様式記憶部を持つ。またデータ入出力様式記憶部は
図2の様にSRAMセル群と1対1対応でもよく、図3
の様に複数のSRAMセル群に対応してもよい。図4、
図5及び図6に、半導体記憶装置100と、メモリマス
タからのアクセス要求に従い半導体記憶装置100への
入力信号を制御発生するメモリ制御装置191を同一半
導体基板上に搭載した混載半導体装置190の例を示
す。このような混載半導体装置は図4のように全ての信
号の入出力をメモリ制御装置を介して行う混載半導体装
置190や図5のようにデータ入出力は半導体記憶装置
100が直接行う混載半導体装置190や図6のように
データ入出力はバッファ192を介して半導体記憶装置
100が行う混載半導体装置190の構成があるが、も
ちろんその他の構成でもよい。混載半導体装置190で
は図2や図3のシステムにおけるそれぞれのメモリマス
タのアクセス要求に対するSRAMセル群の指定も半導
体装置内部で自動的に行わせることが可能となる。 (4) ピン配置 図7は本発明による半導体記憶装置のパッケージのピン
配置の1例を示す図である。この図7は、64Mビット
のDRAMアレイと16KビットのSRAMアレイを有
した×8ビット構成の2バンクのシンクロナスインター
フェースを持つ半導体記憶装置であり、リードピッチ
0.8mm、54ピンの400mil×875milT
SOPタイプIIのプラスチックパッケージに収納され
る。これらのピンの構成は通常の64Mビットのシンク
ロナスDRAMと同様のピン数とピン配置である。図8
や図9のような×4、×16ビット構成や他の×1、×
32ビット構成、他のバンク数であっても、それぞれの
構成のシンクロナスDRAMと同様のピン数とピン配置
となる。以下に各ピンの信号定義を示す。 CLK:クロック信号CLKは基準クロック信号で、他
の全ての入出力信号の基準信号となる。すなわち他の入
力信号の取り込みタイミング、出力信号タイミングを決
定する。各外部入力信号はCLKの立ち上がりエッジを
基準として、セットアップ/ホールド時間が規定され
る。 CKE:クロックイネーブル信号CKEはその次にくる
CLK信号が有効か無効かを決定する。CLK立ち上が
りエッジの際にCKE信号がHIGHであった場合は次
に入力されるCLK信号は有効とされ、CLK立ち上が
りエッジの際にCKE信号がLOWであった場合は次に
入力されるCLK信号は無効とされる。 /CS:チップセレクト信号/CSは外部入力信号/R
AS信号、/CAS信号、/WE信号を受け付けるか受
け付けないかを決定する。CLK立ち上がりエッジの際
に/CS信号がLOWであった場合に同じタイミングに
て入力される/RAS信号、/CAS信号、/WE信号
は動作制御回路に取り込まれ、CLK立ち上がりエッジ
の際に/CS信号がHIGHであった場合には同じタイ
ミングにて入力される/RAS信号、/CAS信号、/
WE信号は無視される。 /RAS,/CAS,/WE:各制御信号/RAS,/
CAS,/WEはともに組み合わせることで半導体記憶
装置の動作を決定するための信号である。 A0〜A13:アドレス信号A0〜A13は、クロック
信号に応じてアドレス制御回路に取り込まれ、DRAM
行デコーダ、DRAM列デコーダ、SRAM行デコー
ダ、SRAM列デコーダへ伝達され、各々DRAM部セ
ル、SRAM部セルの選択に使用される。さらに内部コ
マンド信号に応じて後述のモードレジスタに取り込ま
れ、内部動作のデータ入出力様式の設定に使われる。ま
た同様にSRAM列制御回路の設定にも使われる。ま
た、アドレス信号A13はDRAMセルアレイのバンク
選択信号でもある。 DQM:データマスク信号DQMはデータの入力及び出
力をバイト単位で無効化(マスク)する信号である。 DQ0〜DQ7:データ信号DQ0〜DQ7は入出力デ
ータの信号である。 (5) 基本動作 以下に本発明による半導体記憶装置の基本動作を説明す
る。尚、ここで示すコマンドやデータ数などはあくまで
一実施例を示すものであり、他の組み合わせも任意に可
能である。図10は本発明による半導体記憶装置の動作
機能を決定する各種コマンドと外部入力制御信号の状態
の1例である。ただし、この半導体記憶装置の動作機能
を決定する各種コマンドと外部入力制御信号の状態の組
み合わせは、いかなる組み合わせでもかまわない。図1
0においては基準クロック信号CLKの立ち上がりエッ
ジにおける各入力制御信号の状態とその時に決定される
動作を示す。符号”H”は論理ハイレベルを示し、符
号”L”は論理ロウレベルを示し、”x”は任意のレベ
ルを示す。また図10の入力制御信号CKEのn−1は
注目する基準クロックの前周期における入力制御信号C
KEの状態を示し、後述の各コマンドで述べるCKEは
CKEのn−1のことを指す。次から図10に示した各
コマンドについて順に説明する。 1.「リードコマンド」 SRAMセルからデータを読み出す動作を行うコマン
ド。図11に示すように外部クロック信号の立ち上がり
エッジにおける各入力制御信号の状態は、CKE=H、
/CS=L、/RAS=H、/CAS=L、/WE=H
である。本コマンド入力時にはA0〜A3をSRAM行
の選択アドレスとして、A4〜A10をSRAM列の選
択アドレスとして取り込む。また出力されるデータは本
コマンド入力からレイテンシだけ遅れてDQ0〜DQ7
に出力される。ただし本コマンドに対して設定されたク
ロックでDQM=Hである場合は、DQ0〜DQ7のデ
ータ出力はマスクされ外部に出力されない。本コマンド
による内部動作についてのアドレス信号とデータの流れ
を図30に示す。内部アドレス信号iA0〜iA3によ
るSRAM行デコーダの行選択、及び内部アドレス信号
iA0〜iA3とiA4〜iA13から作成されるSR
AM列選択信号iASC4〜iASC10によるSRA
M列デコーダの列選択にてSRAMセルが選択される。
選択されたSRAMセルのデータは、指定のデータ入出
力様式でデータアンプを通して外部に出力される。 2.「ライトコマンド」 SRAMセルにデータを書き込む動作を行うコマンド。
図12に示すように外部クロック信号の立ち上がりエッ
ジにおける各入力制御信号の状態は、CKE=H、/C
S=L、/RAS=H、/CAS=/WE=Lである。
本コマンド入力時にはA0〜A3をSRAM行の選択ア
ドレスとして、A4〜A10をSRAM列の選択アドレ
スとして取り込む。書き込まれるデータは本コマンドか
らレイテンシだけ遅れてDQ0〜DQ7のデータを取り
込む。ただしDQ0〜DQ7のデータ取り込みを行うク
ロックでDQM=Hである場合は、DQ0〜DQ7のデ
ータはマスクされ内部に取り込まれない。本コマンドに
よる内部動作についてのアドレス信号とデータの流れを
図31に示す。iA0〜iA3から作成されるSRAM
行選択信号iASR0からiASR3によるSRAM行
デコーダの行選択、及びiA0〜iA3とiA4〜iA
13から作成されるSRAM列選択信号iASC4〜i
ASC10によるSRAM列デコーダの列選択にてSR
AMセルが選択される。選択されたSRAMセルにDQ
0〜DQ7からの取り込まれた書き込みデータが、ライ
トバッファを通して書き込まれる。図30及び図31に
示すようにリードコマンドとライトコマンドの動作は、
DRAM部とデータ転送部には全く無関係に読み出しと
書き込みを行っている。従ってこれらのコマンドは、デ
ータ入出力用に選択されたSRAMの行以外のSRAM
セル群とDRAM部とのデータ転送動作やDRAM部内
の動作がまだ行われていても、それとは無関係に動作さ
せることができる。また逆にリードコマンドやライトコ
マンドが動作していても、データ入出力用に選択された
SRAMの行以外のセル群とDRAM部とのデータ転送
やDRAM部内のコマンドを入力して動作させることが
できる。 3.「プリフェッチコマンド」 DRAMセル群からSRAMセル群へのデータ転送を行
うコマンド。図13に示すように外部クロック信号の立
ち上がりエッジにおける各入力制御信号の状態は、CK
E=H、/CS=L、/RAS=/CAS=H、/WE
=LでさらにA10=L、A9=Lである。本コマンド
入力時にはA0〜A3をSRAM行の選択アドレスとし
て、A5〜A6をDRAM列の選択アドレスとして、A
13をDRAMアレイのバンクの選択アドレスとして取
り込む。本コマンドによる内部動作についてのアドレス
信号とデータの流れを図32に示す。後述するアクティ
ブコマンドですでに選択されているDRAMセル群のう
ち、iA13で指定されるバンクのものが選択される。
ここではバンクAを選択する。iA5とiA6により指
定のDRAMセル群のビット線が選択される。ビット線
のデータはアクティブコマンド時にセンスアンプによっ
て増幅されており、選択されたビット線のデータはデー
タ転送回路を通ってデータ転送バス線へと伝達される。
iA0〜iA3により選択されたSRAMの行上のセル
は前データの保持を停止し、データ転送バス線のデータ
を取り込み、その後転送されたデータの保持を行う。デ
ータ転送回路を通してのセンスアンプからデータ転送線
への出力は、データ転送後に停止する。本実施例では本
コマンドで一度に転送されるデータ数は128×8個で
ある。 4.「オートプリチャージを伴ったプリフェッチコマン
ド」 DRAMセル群からSRAMセル群へのデータ転送を行
うコマンドで、かつデータ転送後自動的にDRAM部の
プリチャージを行うコマンド。図14に示すように外部
クロック信号の立ち上がりエッジにおける各入力制御信
号の状態は、CKE=H、/CS=L、/RAS=/C
AS=H、/WE=LでさらにA10=H、A9=Lで
ある。前述したプリフェッチコマンドと同様に、本コマ
ンド入力時にはA0〜A3をSRAM行の選択アドレス
として、A5とA6をDRAM列の選択アドレスとし
て、A13をDRAMアレイのバンクの選択アドレスと
して取り込む。本コマンドによる内部動作についてのア
ドレス信号とデータの流れを以下に示す。後述するアク
ティブコマンドですでに選択されているDRAMセル群
のうち、iA13で指定されるバンクのものが選択され
る。iA5とiA6により指定のDRAMセル群のビッ
ト線が選択される。ビット線のデータはアクティブコマ
ンド時にセンスアンプによって増幅されており、選択さ
れたビット線のデータがデータ転送バス線へと伝達され
る。iA0〜iA3により選択されたSRAMの行上の
セルは前データの保持を停止し、データ転送バス線のデ
ータを取り込み、その後は転送されたデータの保持を行
う。データ転送回路を通してのセンスアンプからデータ
転送バス線への出力は、データ転送後に停止する。その
後所定時間たってワード線を非選択状態とし、後述のプ
リチャージコマンドの項で説明するような内部動作(ビ
ット線とセンスアンプの電位の平衡化)を行う。このコ
マンド入力から所定の時間後、DRAMは自動的にプリ
チャージ(非選択)状態となる。 5.「リストアコマンド」 SRAMセル群からDRAMセル群へのデータ転送を行
うコマンド。このコマンドは図15に示すように、外部
クロック信号CLK1とCLK2にまたがる連続入力コ
マンドである。図15に示した外部クロック信号の立ち
上がりエッジにおける各入力制御信号の状態は、CKE
=H、/CS=L、/RAS=/CAS=H、/WE=
LでさらにA10=L、A9=Hである。最初の外部ク
ロック信号CLK1の立ち上がりエッジにおいて、A0
〜A3をSRAM行の選択アドレスとして、A5とA6
をDRAM列の選択アドレスとして取り込み、次のクロ
ックCLK2の立ち上がりエッジにおいて、A0〜A1
2を転送先であるDRAM行の選択アドレスとして取り
込む。またA13はCLK1とCLK2の立ち上がりエ
ッジにおいて、DRAMアレイのバンクの選択アドレス
として取り込む。このCLK1とCLK2で入力された
A13アドレスは同一でなければならない。本コマンド
による内部動作についてのアドレス信号とデータの流れ
を図33に示す。ここで示す内部アドレス信号i1A0
〜i1A12は最初のクロックCLK1の時の内部アド
レスデータ、内部アドレス信号i2A0〜i2A12は
次のクロックCLK2の時の内部アドレスデータであ
り、同一の内部アドレス信号線のデータをクロックごと
に分けて表示している。最初のクロックCLK1時のア
ドレスから作成されるi1A0〜i1A3により選択さ
れたSRAMセル群のデータをiA13により選択され
たバンクのデータ転送バス線へ伝達する。その後データ
転送バス線のデータは、i1A5とi1A6により選択
されたDRAMのビット線に転送される。さらにその後
次のクロックCLK2時のアドレスから作成されるi2
A0〜i2A12及びiA13によりDRAMのワード
線の選択がなされ、選択されたワード線上のセル群はそ
れぞれの持つデータを対応したビット線へ出力する。そ
れぞれのDRAMのビット線に対応したセンスアンプは
ビット線に出力されたDRAMセル群のデータを検知し
増幅するが、上記i1A5とi1A6により選択された
ビット線に対応したセンスアンプは、データ転送バス線
から伝達された書き込みデータを検知し増幅する。デー
タ転送バス線を通してのDRAMのビット線へのデータ
出力は、ワード線の上昇後に停止する。本実施例では本
コマンドで一度に転送されるデータ数は128×8個で
ある。 6.「オートプリチャージを伴ったリストアコマンド」 SRAMセル群からDRAMセル群へのデータ転送を行
うコマンドで、かつデータ転送後自動的にDRAM部の
プリチャージを行うコマンド。図16に示すように外部
クロック信号CLK1とCLK2の立ち上がりエッジに
おける各入力制御信号の状態は、CKE=H、/CS=
L、/RAS=/CAS=H、/WE=LでさらにA1
0=H、A9=Hである。最初の外部クロック信号CL
K1の立ち上がりエッジにおいて、A0〜A3をSRA
M行の選択アドレスとして、A5とA6をDRAM列の
選択アドレスとして取り込み、次のクロックCLK2の
立ち上がりエッジにおいて、A0〜A12を転送先であ
るDRAM行の選択アドレスとして取り込む。またA1
3はCLK1とCLK2の立ち上がりエッジにおいて、
DRAMアレイのバンクの選択アドレスとして取り込
む。このA13アドレスはCLK1とCLK2で異なっ
てはならない。本コマンドによる内部動作についてのア
ドレス信号とデータの流れを以下に示す。最初のクロッ
クCLK1時のアドレスから作成されるi1A0〜i1
A3により選択されたSRAMセル群のデータをiA1
3により選択されたバンクのデータ転送バス線へ伝達す
る。その後データ転送バス線のデータは、i1A5とi
1A6により選択されたDRAMのビット線に転送され
る。さらにその後次のクロックCLK2時のアドレスか
ら作成されるi2A0〜i2A12及びiA13により
DRAMのワード線の選択がなされ、選択されたワード
線上のセル群はそれぞれの持つデータを対応したビット
線へ出力する。それぞれのビット線に対応したセンスア
ンプはビット線に出力されたDRAMセル群のデータを
検知し増幅するが、上記i1A5とi1A6により選択
されたビット線に対応したセンスアンプは、データ転送
バス線から転送された書き込みデータを検知し増幅す
る。データ転送バス線を通してのDRAMのビット線へ
の出力は、ワード線の上昇後に停止する。その後所定時
間経過してワード線を非選択状態とし、後述するプリチ
ャージコマンドで示す内部動作(ビット線とセンスアン
プの電位の平衡化)を行う。このコマンドより所定の時
間後、DRAMは自動的にプリチャージ(非選択)状態
となる。 7.「アクティブコマンド」 DRAMアレイより選択されたバンクの活性化を行うコ
マンド。図17に示すように外部クロック信号の立ち上
がりエッジにおける各入力制御信号の状態は、CKE=
H、/CS=/RAS=L、/CAS=/WE=Hであ
る。本コマンド入力時A13をDRAMのバンク選択ア
ドレスとして、A0〜A12をDRAM行の選択アドレ
スとして取り込む。本コマンドによる内部動作について
のアドレス信号とデータの流れを図34に示す。iA1
3により選択されたバンク内において、iA0〜iA1
2によりDRAMのワード線の選択がなされる。選択さ
れたワード線上のDRAMセル群はそれぞれの持つデー
タを接続されているビット線へ出力し、それぞれのビッ
ト線に対応したセンスアンプはビット線に出力されたD
RAMセル群のデータを検知し増幅する。本実施例では
本コマンドで一度に増幅されるデータ数は512×8個
である。すでに活性化されたバンクに対して、他のワー
ド線選択を行いたい場合は、一旦そのバンクのプリチャ
ージを行いプリチャージ状態にしてから、新たにアクテ
ィブコマンドを入力する必要がある。このコマンドは通
常のDRAMの/RAS信号をLOWにした時のものに
相当する。 8.「プリチャージコマンド」 DRAMアレイより選択されたバンクのプリチャージ
(非活性化)を行うコマンド。図18に示すように外部
クロック信号の立ち上がりエッジにおける各入力制御信
号の状態は、CKE=H、/CS=/RAS=L、/C
AS=H、/WE=Lである。本コマンド入力時A10
=L、A13=有効データである場合、A13のデータ
で指定されたバンクのプリチャージ(非選択化)を行
う。ここで選択されているバンクは、本コマンド以前に
入力されたアクティブコマンド時に選択されたものであ
り、本コマンドで指定されたバンクに対して、本コマン
ド入力以前にアクティブコマンドが入力されていない場
合は無効である。以下に本コマンドによる内部動作につ
いてのアドレス信号とデータの流れを示す。iA13で
選択されているバンクの活性化されているDRAMのワ
ード線を非選択状態とし、ビット線とセンスアンプの電
位の平衡化を行う。本コマンドの動作終了後、選択され
たバンクは次アクティブコマンド入力の待機状態とな
る。このコマンドは通常のDRAMの/RAS信号をH
IGHにした時のものに相当する。 9.「全バンクプリチャージコマンド」 DRAMアレイの全バンクのプリチャージ(非活性化)
を行うコマンド。これによりDRAM部はプリチャージ
状態に設定され、全バンクの活性状態を終了することが
できる図19に示すように外部クロック信号の立ち上が
りエッジにおける各入力制御信号の状態は、CKE=
H、/CS=/RAS=L、/CAS=H、/WE=L
でさらにA10=Hである。以下に本コマンド時の内部
動作についてのアドレス信号とデータの流れを示す。選
択されているDRAMのワード線を全て非選択状態と
し、ビット線とセンスアンプの電位の平衡化を行う。本
コマンドの動作終了後、全てのバンクは次アクティブコ
マンド入力の待機状態となる。このコマンドは通常のD
RAMの/RAS信号をHIGHにした時のものに相当
する。 10.「CBRリフレッシュコマンド」 DRAM部セルデータのリフレッシュを行うコマンド。
リフレッシュに必要なアドレス信号は内部で自動発生す
る。図20に示すように外部クロック信号の立ち上がり
エッジにおける各入力制御信号の状態は、CKE=H、
/CS=/RAS=/CAS=L、/WE=Hである。
以下に本コマンドによる内部動作についてのアドレス信
号とデータの流れを示す。iA0〜iA12及びiA1
3は内部で自動発生する。内部発生されたiA13より
バンクが選択され、同じく発生されたiA0〜iA12
よりDRAMのワード線の選択がなされ、選択されたワ
ード線上のDRAMセル群はそれぞれの持つデータを対
応したビット線へ出力し、それぞれのビット線に対応し
たセンスアンプはビット線に出力されたDRAMセル群
のデータを検知し増幅する。センスアンプにより検知し
増幅されたビット線を通して、DRAMセル群へと再び
書き込まれる。その後所定の時間後、ワード線を非選択
状態とし、ビット線とセンスアンプの電位を平衡化して
リフレッシュ動作を終了する。 11.「未操作コマンド」 図21に示したCKE=H、/CS=L、/RAS=/
CAS=/WE=Hの未操作コマンドは、実行コマンド
ではない。 12.「デバイス非選択コマンド」 図22に示したCKE=H、/CS=Hのデバイス非選
択コマンドは、実行コマンドではない。 13.「レジスタ設定コマンド」 各種動作モードの設定データをレジスタに設定するコマ
ンド。図23と図24に示すように外部クロック信号の
立ち上がりエッジにおける各入力制御信号の状態は、C
KE=H、/CS=/RAS=/CAS=/WE=Lで
ある。本コマンド入力時、動作モードの設定データとし
てA0〜A13の有効データを取り込む。電源投入後に
はデバイスの初期化を行うため、本コマンドでのレジス
タ設定の入力が必要である。図25にレジスタ設定コマ
ンド時のアドレスデータによる操作を示す。図25のレ
ジスタ設定コマンド(a)、(b)、(c)と(d)の
一部は図23に示す1回のクロックでのコマンド入力で
あり、後述するレジスタ設定コマンド(d)の一部は図
24に示す2回のクロックでのコマンド入力である。図
25の(a)はリフレッシュカウンターのテストセット
であり、通常のシンクロナスDRAMと同様のテストセ
ットである。本アドレスセットはA7=H、A8=Lの
入力の際に選択される。図25の(b)は未使用のセッ
トである。本アドレスセットはA7=L、A8=Hの入
力の際に選択される。図25の(c)はデバイステスト
のセットである。本アドレスセットはA7=H、A8=
Hの入力の際に選択される。図25の(d)はモードレ
ジスタ設定のセットである。本アドレスセットはA7=
L、A8=Lの入力の際に選択され、後述する各種デー
タ入出力様式の設定が行われる。モードレジスタは副記
憶部の各SRAMセル群のデータ入出力様式を記憶す
る。図26にモードレジスタ設定の詳細な設定項目の一
覧を示す。モードレジスタ設定(1)コマンドはレイテ
ンシモードと入出力アドレスシーケンス(ラップタイ
プ)の切り替えを行うアドレスデータセットである。本
コマンドは図23のように外部クロック信号1クロック
で入力される。本アドレスセットは、A6=L、A7=
L、A8=Lの際に選択される。同時に入力されたA
1、A2、A3のデータによりレイテンシモード設定が
され、A0のデータにより入出力アドレスシーケンス
(ラップタイプ)の設定がされる。レイテンシモードは
A1=L、A2=H、A3=Lの時レイテンシ=2に設
定され他のアドレスデータ時は未設定状態となる。入出
力アドレスシーケンス(ラップタイプ)はA0=Lの時
シーケンシャルに設定され、A0=Hの時インターリー
ブに設定される。モードレジスタ設定(2)コマンドは
SRAMの選択された行ごとにバースト長設定を行うア
ドレスデータセットであり、SRAMの行指定とバース
ト長データの入力のために、図24のように外部クロッ
ク信号2クロックにまたがり連続して入力される。本ア
ドレスセットは、A6=H、A7=L、A8=Lの際に
選択される。最初のクロックCLK1のA0、A1、A
2、A3のデータによりSRAMセル群の選択を行い、
次クロックCLK2のA3、A4、A5のデータにより
SRAMセル群のバースト長を設定する。A3=L、A
4=L、A5=Lでバースト長1に、A3=H、A4=
L、A5=Lでバースト長2に、A3=L、A4=H、
A5=Lでバースト長4に、A3=H、A4=H、A5
=Lでバースト長8に、A3=L、A4=L、A5=H
でバースト長16に設定される。以下に各種データ入出
力様式についての簡単な説明を行う。 バースト長:一度のリードコマンドまたはライトコマン
ドの入力により、連続入出力されるデータの数を表す。
データの連続入出力はクロック信号に基づいて行われ
る。図27にリード時の各信号のタイミングを示す。こ
こではバースト長は4である。すなわちCLK0にリー
ドコマンドが入力されるとCLK2、CLK3、CLK
4、CLK5と4つのデータが連続出力される。図28
にライト時の各信号のタイミングを示す。バースト長は
4であるので、CLK0にライトコマンドが入力される
とCLK0、CLK1、CLK2、CLK3の4つのデ
ータが連続で取り込まれる。 レイテンシ:リードコマンドまたはライトコマンドの入
力から、データの入出力が可能となるまでの待機時間を
クロック数で表したものである。図27にリード時の各
信号のタイミングを示す。本実施例ではリード時のレイ
テンシは2である。すなわちCLK0にリードコマンド
が入力されるとレイテンシは2であるためCLK2から
データはDQ端子に出力され始める。図28にライト時
の各信号のタイミングを示す。本実施例ではライト時の
レイテンシは0である。すなわちCLK0にライトコマ
ンドが入力されるとレイテンシは0であるためCLK0
からDQ端子のデータを取り込み始める。 ラップタイプ:ラップタイプ(入出力アドレスシーケン
ス)とは設定されたバースト長だけ連続してデータを入
出力する時の、データ入出力のアドレス順序を決定する
ものであり、シーケンシャルとインターリーブがある。
それぞれの場合のデータのアドレス順序を図29に示
す。その他の動作として、クロックイネーブル信号CK
Eの制御による機能コントロールがあるが、これは通常
のシンクロナスDRAMと全く同じコントロールであ
る。以下に本発明による半導体記憶装置の動作の一部を
簡単に説明する。 SRAM部に外部からの指定データがある場合のリー
ド:図30に示すようにリードコマンドのみで指定され
たデータはデータアンプを通り外部へ出力される。 SRAM部に外部からの指定データが無い場合のリー
ド:図34に示すアクティブコマンドの終了後、図32
に示すプリフェッチコマンドを実行し、指定データをS
RAM部へと転送する。次に図30に示すリードコマン
ドで指定データはデータアンプを通り外部へ出力され
る。 SRAM部に外部からの指定データが無い場合で未だリ
ストアされていないライトデータがある場合のリード:
図33で示したリストアコマンドでライトデータをDR
AM部へ転送する。その後図34に示すアクティブコマ
ンドと図32に示すプリフェッチコマンドを実行し、指
定データをSRAM部へと転送する。次に図30に示す
リードコマンドで指定データはデータアンプを通り外部
へ出力される。 (6) レイアウト 1.「アレイレイアウト」 図35はこの発明の一実施例による半導体記憶装置のア
レイ配置を概略的に示すアレイレイアウト図である。こ
の図35のアレイ配置の構成においては、DRAMアレ
イ全体をDRAMアレイ110−1とDRAMアレイ1
10−2に2分割し、この2つのDRAMアレイの間に
SRAMアレイ120とSRAM列デコーダ123が設
けられる。これによりDRAMアレイ110−1と11
0−2に隣接するDRAM行デコーダ113で選択され
るDRAMのどの行上のセル群でも、SRAMアレイ1
20に隣接するSRAM行デコーダ121で選択される
SRAMのある行上のセル群との間でのデータ転送がで
き、ダイレクトマッピング方式、セットアソシアティブ
方式のマッピング方式を可能としている。データ転送を
行うデータ転送バス線は、DRAMアレイ110−1と
DRAMアレイ110−2とSRAMアレイ120とS
RAM用列デコーダ123を横断するように配置され
る。本実施例ではDRAMアレイ110−1とDRAM
アレイ110−2はそれぞれバンクAとバンクBに対応
する。本構成におけるDRAMアレイ部内の配線の平面
構成図を図50(1)、DRAMアレイ部内の配線の断
面方向階層図を図50(2)に示す。データ転送バス線
TBLは、ワード線DWLやビット線DBLやここには
明記していないがセンスアンプに使用する配線よりも上
層の配線層で形成される。従来のDRAMのように列選
択信号はDRAMセル上部には存在せず、データ転送バ
ス線TBLが配置されている。通常のDRAMの列選択
に相当する動作は、ビット線選択スイッチDBSWによ
ってビット線とデータ転送バス線を選択接続することで
行われる。本実施例ではビット線4対のうち1対を選択
して、データ転送バス線対との接続を行っている。その
ビット線選択信号の配線はデータ転送線やビット線とは
直交するように配置される。データ転送バス線はDRA
M部セルアレイ内のセル上部にビット線と並行に設置さ
れ、ワード線とは直行している。図50ではデータ転送
バス線とSRAMアレイとの接続は省略している。図3
6には図35の構成に加えて、DRAMアレイ110−
1、110−2とSRAMアレイ120の間に選択回路
131を設け、データ転送バス線が選択接続されるよう
に構成している。この構成により、DRAMアレイ11
0−1、110−2を選択する信号を使用して動作しな
い側のDRAMアレイのデータ転送バス線を切り離すこ
とができ、データ転送時の充放電電流の低減やデータ転
送の高速化の効果が得られる。本構成における配線の平
面構成図を図51(1)、配線の断面方向階層図を図5
1(2)に示す。データ転送バス線は、DRAMアレイ
ごとに第1のデータ転送バス線TBLAと第2のデータ
転送バス線TBLBに分割されており、データ転送選択
回路131によって片側が選択接続される。ここではデ
ータ転送線に接続されるビット線選択スイッチやビット
線は省略している。図35と同様に本実施例ではDRA
Mアレイ110−1とDRAMアレイ110−2はそれ
ぞれバンクAとバンクBに対応する。したがって本構成
では、あるバンクとSRAM部間の転送の直後に他のバ
ンクとSRAM部間の転送を行う場合(バンクピンポン
動作)は、バンク指定時に片側のデータ転送バス線の負
荷を切り離すことができ、バンクピンポン動作時の連続
動作間隔はDRAMアレイ部のデータ転送バス線の動作
周波数によって制限されない。なおDRAMアレイをさ
らに分割して、データ転送バス線に接続するための選択
回路を設けてもよい。またSRAMアレイをさらに分割
して、データ転送バス線に接続するための選択回路を設
けてもよい。図37にこの発明が適用された半導体記憶
装置のアレイレイアウト図の他の例を示す。図37は図
35と異なりDRAMアレイを分割せず配置し、その隣
にSRAMアレイとSRAM列デコーダを設けたことで
ある。この構成によりSRAM部からデータ制御回路や
データ入出力端子DQの間を短縮させることができ、読
み出しや書き込みの時間を早めることができる。この例
でもDRAMアレイ110に隣接するDRAM行デコー
ダ113で選択されるDRAMのどの行上のセル群で
も、SRAMアレイ120に隣接するSRAM行デコー
ダ121で選択されるSRAMのある行上のセル群との
間でのデータ転送ができ、ダイレクトマッピング方式、
セットアソシアティブ方式のマッピング方式を可能とし
ている。またデータ転送を行うデータ転送バス線は、D
RAMアレイ110とSRAMアレイ120を横断する
ように配置される。本実施例ではこの構成の場合は、D
RAMアレイ110にバンクAとバンクBが混在するこ
とになる。図38に図37のDRAMアレイを分割した
場合のレイアウトを示す。データ転送バス線を分割し、
データ転送選択回路131を通してデータ転送バス線と
は異なる配線層を用いてSRAMアレイ120との接続
を可能にしたものである。ここではデータ転送選択回路
131とSRAMアレイとの接続線はグローバルデータ
転送バス線GTLとする。本構成における配線の平面構
成図を図52(1)、配線の断面方向階層図を図52
(2)に示す。図52ではデータ転送バス線は第1のデ
ータ転送バス線TBLAと第2のデータ転送バス線DB
LBに分割され、TBLAとTBLBはデータ転送選択
回路131によりどちらかが選択されグローバルデータ
転送バス線GTLと接続される。グローバルデータ転送
バス線GTLはSRAMアレイ120と接続されている
ためDRAMとSRAM間の相互のデータ転送が可能と
なる。ここではDRAMアレイを2分割としているが、
さらに分割して構成することも可能である。DRAMア
レイをさらに分割して構成した例を、図53に示す。こ
れは図36と図38におけるレイアウトの特徴を合わせ
持つ。ここではDRAMアレイを4分割とし、第1のデ
ータ転送選択回路132によるデータ転送バス線の選択
と第2のデータ転送選択回路133によるグローバルデ
ータ転送バス線GTLの選択を行うことによりでDRA
MとSRAM間のデータ転送ができ、ダイレクトマッピ
ング方式、セットアソシアティブ方式のマッピング方式
を可能としている。ここではDRAMアレイを4分割と
して構成しているが、さらに分割して構成することも可
能である。その場合さらにデータ転送バス線と第1デー
タ転送選択回路をグローバルデータ転送バス線に並列に
接続する構成となる。図39にこの発明が適用された半
導体記憶装置のアレイレイアウト図の他の例を示す。図
39は図36や図38のようにデータ転送バス線とは異
なる配線層を使用した場合のレイアウトである。DRA
Mアレイ上に配置されるデータ転送バス線とSRAMア
レイとを接続する配線を、データ転送バス線とは異なる
配線層で形成している。ここではSRAMアレイとSR
AM列デコーダをDRAM行デコーダに隣接して設けて
いる。この例でもDRAMアレイ110に隣接するDR
AM行デコーダ113で選択されるDRAMのどの行上
のセル群でも、SRAMアレイ120に隣接するSRA
M行デコーダ121で選択されるSRAMのある行上の
セル群との間でのデータ転送ができ、ダイレクトマッピ
ング方式、セットアソシアティブ方式のマッピング方式
を可能としている。もちろん図40のようにDRAM行
デコーダと隣接させる必要はなく、DRAMアレイとS
RAMアレイのデータが相互に転送できるように接続さ
れていれば、SRAMアレイとSRAM列デコーダとS
RAM行デコーダの配置する場所は制限されない。尚、
データ転送バス線やグローバルデータ転送バス線など、
それぞれのバス線を異なる配線層で構成する場合には、
通常の金属配線の他に多結晶シリコン、ポリサイド配
線、シリサイド配線、高融点金属配線などを組合せて異
なる配線層で構成してもよい。この時、配線抵抗やプロ
セス上の制約などを考慮して組み合わせを最適化する。
例として、(1層目アルミ配線、2層目アルミ配線)
や、(1層目タングステンシリサイド配線、2層目アル
ミ配線)などの組合せがある。 2.「全体レイアウト」 図41にこの発明が適用された半導体記憶装置の一実施
例のチップ全体レイアウト図を示す。図41に示す半導
体記憶装置は、64MビットのDRAMアレイと16K
ビットのSRAMアレイを有するX8ビットの2バンク
構成でシンクロナスインターフェースを有する実施例で
あるが、特にこれに限定されるものではない。図41に
は縦中央部と横中央部からなる十文字のエリアが設けら
れる。上記の十文字のエリアによって4分割された部分
にはDRAMアレイが配置され、それぞれをDRAMア
レイ110−1、110−2、110−3、110−4
とする。上記DRAMアレイはそれぞれが16Mビット
の記憶容量を持ち、DRAMアレイ全体では64Mビッ
トの記憶容量を持つ。DRAMアレイ110−1と11
0−2には、DRAMアレイの下部の隣接部にそれぞれ
に対応したDRAM行デコーダ113が配置される。同
様にDRAMアレイ110−3と110−4には、DR
AMアレイの上部の隣接部にそれぞれに対応したDRA
M行デコーダ113が配置される。DRAMアレイ11
0−1と110−2の間には、その左右のDRAMアレ
イに対応したSRAMアレイ120−1とSRAM行デ
コーダ121と列デコーダ123が配置される。同様に
DRAMアレイ110−3と110−4の間には、その
左右のDRAMアレイに対応したSRAMアレイ120
−2とSRAM行デコーダ121と列デコーダ123が
配置される。選択されたDRAMセル群と選択されたS
RAMセル群の間でのデータ転送を行うデータ転送バス
線はDRAMアレイ110−1とSRAMアレイ120
とDRAMアレイ110−2の間のデータ転送を可能と
するように横方向に横断して配置される。同様にデータ
転送バス線はDRAMアレイ110−3とSRAMアレ
イ120とDRAMアレイ110−4の間のデータ転送
を可能とするように横方向に横断して配置される。図4
1の他の部分には、動作制御回路やデータ制御回路等が
配置される。また特に制限はされないが本実施例では横
中央部には、外部との入出力信号端子が配置される。な
お図41は主記憶部が2バンク構成であり、同時に選択
される部分は、バンクA選択時はDRAMアレイ110
−1と110−4、バンクB選択時はDRAMアレイ1
10−2と110−3、と一部に集中しないレイアウト
としている。すなわち図48に示すように、供給される
内部電源配線VCCや内部接地配線GND等にかかる負
担が一部に偏らないよう構成されている。もちろんバン
クAをDRAMアレイ110−1と110−3、バンク
BをDRAMアレイ110−2と110−4としたり、
さらに分割数を増やして同時選択されるエリアを分散さ
せたり、同時選択されるエリアを減少させることを制限
するものではない。図42にこの発明が適用された半導
体記憶装置の全体レイアウトの他の実施例を示す。4分
割されたエリアにはDRAMアレイが配置され、それぞ
れをDRAMアレイ110−1、110−2、110−
3、110−4とする。上記DRAMアレイはそれぞれ
が16Mビットの記憶容量でありバンクAとバンクBか
らなり、DRAMアレイ全体では64Mビットの記憶容
量を持つ。DRAMアレイ110−1と110−2に
は、DRAMアレイの下部の隣接部にそれぞれに対応し
たDRAM行デコーダ113が配置される。同様にDR
AMアレイ110−3と110−4には、DRAMアレ
イの上部の隣接部にそれぞれに対応したDRAM行デコ
ーダ113が配置される。DRAMアレイ110−1と
110−2の間、およびDRAMアレイ110−3と1
10−4の間には、その左右のDRAMアレイにそれぞ
れ対応したSRAMアレイ120−1、120−2、1
20−3、120−4とSRAM行デコーダ121と列
デコーダ123が配置される。図42ではSRAM列デ
コーダ123は左右のSRAMアレイに対して1ブロッ
クで示しているが、それぞれSRAMアレイごとに設け
てもよい。選択されたDRAMセル群と選択されたSR
AMセル群の間でデータの授受を行うデータ転送バス線
はDRAMアレイ110−1とSRAMアレイ120−
1の間のデータ授受を可能とするように横方向に横断し
て配置される。また他のDRAMアレイとSRAMアレ
イ間にも同様にデータ転送バス線が配置される。図42
の他の部分には、動作制御回路やデータ制御回路などが
配置される。また特に制限されないが本実施例では横中
央部には、外部との信号入出力用の端子が配置される。
図43にこの発明が適用された半導体記憶装置の全体レ
イアウトの他の実施例を示す。4分割されたエリアには
DRAMアレイ110が配置される。上記DRAMアレ
イはそれぞれが16Mビットの記憶容量でありバンクA
とバンクBからなり、DRAMアレイ全体では64Mビ
ットの記憶容量を持つ。DRAMアレイ110の上部ま
たは下部の隣接部に、それぞれのDRAMアレイに対応
したDRAM行デコーダ113が配置される。さらにD
RAM行デコーダ113に隣接してそれぞれのDRAM
アレイ110に対応したSRAMアレイ120とSRA
M行デコーダ121とSRAM列デコーダ123が配置
される。選択されたDRAMセル群と選択されたSRA
Mセル群の間でデータの授受を行うデータ転送バス線は
DRAMアレイ部分では横方向に配置され、データ転送
バス線とは異なる配線層でSRAMアレイと接続され
る。図43の他の部分には、動作制御回路やデータ制御
回路などが配置される。図44にこの発明が適用された
半導体記憶装置の全体レイアウトの他の実施例を示す。
図44は、図43で示したレイアウトのSRAMアレイ
とSRAM行デコーダとSRAM列デコーダの配置を変
更したものである。また選択されたDRAMセル群と選
択されたSRAMセル群の間でデータの授受が可能であ
れば、これらの配置は制限されることはない。図45に
この発明が適用された半導体記憶装置の全体レイアウト
の他の実施例を示す。図45は図41で示したレイアウ
ト構成を組み合わせたものである。DRAMアレイの分
割数を増して、図41の構成を並べた構成としている。
また同様に図41の構成をさらに多数組み合わせたり、
図42の構成の組み合わせによるレイアウト構成でもよ
い。なお図45は主記憶部が2バンク構成であり、同時
に選択される部分は、バンクA、バンクBとも一部に集
中しないレイアウトとしている。したがって図49に示
すように、供給される内部電源配線VCCや内部接地配
線GND等にかかる負担が一部に偏らないよう構成され
ている。もちろん他の組み合わせによる配置やさらに分
割数を増やして同時選択されるエリアを分散させたり、
同時選択されるエリアを減少させることを制限するもの
ではない。図46にこの発明が適用された半導体記憶装
置の全体レイアウトの他の実施例を示す。図46は図4
5で示したレイアウト構成の配置を変更し、データ転送
バス線は縦方向に縦断する。図46ではDRAM行デコ
ーダとSRAM行デコーダは左右のDRAMアレイとS
RAMアレイに対して1ブロックずつで示しているが、
それぞれDRAMアレイやSRAMアレイごとに設けて
もよい。さらに図47のようにDRAM行デコーダの左
右のバンクを共通のデータ転送線で接続する構成でもよ
い。 (7)各ブロックの詳細説明 図1に示した全体ブロック図の各回路ブロックについて
詳細に説明を行う。尚、以下の説明は、あくまで一実施
例を示すもので、この説明に限定されるものではない。 1.『動作制御回路』 図54に動作制御回路のブロック図を示す。動作制御回
路150は、内部クロック発生回路410とコマンドデ
コーダ420とコントロールロジック430、アドレス
制御回路440及びモードレジスタ450から構成され
る。内部クロック発生回路410は外部入力信号のCL
KとCKEより内部クロック信号iCLKを発生する。
内部クロック信号iCLKはコマンドデコーダ420、
コントロールロジック430、アドレス制御回路440
及びデータ制御回路に入力され、各部のタイミング制御
を行う。コマンドデコーダ420は各入力信号を受ける
バッファ421とコマンド判定回路422を持つ。内部
クロック信号iCLKに同期して、/CS信号、/RA
S信号、/CAS信号、/WE信号及びアドレス信号が
コマンド判定回路421に伝達され内部コマンド信号i
COMが発生する。コマンド発生回路421はそれぞれ
の入力信号に対して、図10のコマンドと各入力端子状
態の対応表に示すような応答動作を行う。コントロール
ロジック430は内部コマンド信号iCOMと内部クロ
ック信号iCLKとレジスタ信号iREGを受け、それ
らの信号により指定された動作を行うのに必要な制御信
号を発生する。コントロールロジックはDRAM制御回
路431、転送制御回路432、SRAM制御回路43
3に分けられ、それぞれの制御信号を発生する。レジス
タ450は、コマンド判定回路からの特定のレジスタ書
き込み用の信号を受けた場合に、特定のアドレス入力の
データの組み合わせにより定義されるデータを保持する
機能を持ち、以降は再度レジスタ書き込み用の信号が入
力されるまでは、データ保持を行う。レジスタに保持さ
れたデータはコントロールロジック430が動作する場
合に参照される。 2.『DRAM部』 「DRAM部とデータ転送回路」図1に示したDRAM
部とデータ転送回路の具体的な構成を図55に示す。図
55においてDRAM部101は行列状に配置された複
数のダイナミック型メモリセルDMCを持つ。メモリセ
ルDMCは1個のメモリトランジスタN1と1個のメモ
リキャパシタC1を含む。メモリキャパシタC1の対極
には、一定の電位Vgg(1/2Vcc等)が与えられ
る。さらにDRAM部101は、行状にDRAMセルD
MCが接続されるDRAMワード線DWLと、それぞれ
列状にDRAMセルDMCが接続されるDRAMビット
線DBLを持つ。ビット線はそれぞれ相補的な対で構成
されている。DRAMセルDMCはワード線DWLとビ
ット線DBLの交点にそれぞれ設置される。またDRA
M部101は、ビット線DBLに対応したDRAMセン
スアンプDSAを持つ。センスアンプDSAは、対にな
ったビット線間の電位差を検知し増幅する機能を持ち、
センスアンプ制御信号DSAP及びDSANにより動作
制御される。ここではDRAMアレイは×8ビットの2
バンク構成の64Mビットであるため、ワード線はDW
L1〜DWL8192を持ち、ビット線はDBL1〜D
BL512を持ち、センスアンプはDSA1〜DSA5
12を持つ。これは1バンクの×1ビット分の構成であ
る。DRAM部101はワード線DWL1〜DWL81
92の選択を行うためDRAM行デコーダ113を持
ち、DRAM内部行アドレス信号iADR0〜iADR
12及びバンク選択信号iAD13を発生するDRAM
行制御回路115を持つ。またDRAM部101はDR
AMビット線選択回路DBSWを持ち、DRAM列デコ
ーダ114より発生するDRAMビット線選択信号DB
S1〜DBS4により4対のビット線から1対のビット
線を選択し、データ転送回路103を介してデータ転送
バス線TBLとの接続を行う。さらにDRAM列デコー
ダにて使用されるDRAM列アドレス信号iADC5と
iADC6を発生するDRAM列制御回路116を持
つ。図56には図41に示した本発明の一実施例である
全体レイアウトの中のDRAMアレイ110−1の具体
的なアレイ構成の一例を示す図である。図56におい
て、DRAMアレイは16個のメモリセルブロックDM
B1〜DMB16に分割される。メモリセルブロックD
MB1〜DMB16各々に対応する、DRAM行デコー
ダDRB1〜DRB16と、(センスアンプ+DRAM
ビット線選択回路+データ転送回路)に対応するブロッ
クSAB1〜SAB17が設けられる。この図において
はメモリセルブロックDMB1〜DMB16はそれぞれ
512行×2048列の1Mビットの容量を備える。ま
たこの分割数はこれに限られることはない。図56に示
すようにDRAMメモリセルアレイを複数に分割する
と、一本のビット線の長さが短くなるのでビット線の容
量が小さくなり、データ読み出し時にビット線に生じる
電位差を大きくすることができる。また動作時には行デ
コーダにより選択されたワード線を含むメモリセルブロ
ックに対応するセンスアンプしか動作しないため、ビッ
ト線の充放電に伴う消費電力を低減することができる。
図57は図56のレイアウトの一部分140(ビット線
4対分)について、転送バス線とビット線の接続関係を
詳細に示す一例の図である。図57においてセンスアン
プDSAは、メモリセルブロックの一端に1つの列に対
応するセンスアンプDSA1があり、他端に次の列に対
応するセンスアンプDSA2があるように千鳥状に配置
される。これは最新のプロセスでは、メモリセルサイズ
は小型化されているがセンスアンプのサイズはそれに比
例して縮小されてないためで、センスアンプをビット線
ピッチにあわせて配置する余裕のない場合必要なもので
ある。よってビット線ピッチが大きい場合はメモリセル
ブロックの一端にのみ配置することも可能である。また
センスアンプDSAは2つのメモリセルブロックで、シ
ェアード選択回路を介して共用される。また各々のビッ
ト線はビット線対の間の電位平衡化及びプリチャージを
行うビット線制御回路を持つ。但しこのビット線制御回
路もセンスアンプと同様に、2つのメモリセルブロック
で共用することも可能である。ビット線とデータ転送バ
ス線は、DRAMビット線選択信号DBS1〜DBS4
により選択されるDRAMビット線選択回路DBSW1
〜DBSW4と、さらに図58に詳細な回路例を示すス
イッチングトランジスタSWTRを用いたデータ転送回
路TSW1及びTSW2を介して接続される。データ転
送回路を活性化するデータ転送活性化信号TE1及びT
E2は、図54に示した動作制御回路にて生成される転
送制御信号とメモリセルブロックを選択するアドレス信
号にて論理をとられた信号である。また図57にて示し
たデータ転送バス線との接続においては、データ転送バ
ス線はデータ転送回路を用いて接続されるため、活性化
していないメモリセルブロックのデータ転送回路は非導
通状態であり、その先に接続されているDRAMビット
線選択回路の負荷が見えないため動作時のデータ転送バ
ス線の負荷を極力小さくすることができる。しかし図5
7に示す構成ではデータ転送回路を配置し、そのデータ
転送回路を活性化するデータ転送活性化信号を配線する
ためチップ面積は増大してしまうという問題がある。こ
の問題を解決する一例の構成を示したのが図59であ
る。図59においてビット線とデータ転送バス線は、D
RAMビット線選択信号DBS1〜DBS4により選択
されるDRAMビット線選択回路DBSW1〜DBSW
4のみを介して接続される。これはDRAMビット線選
択信号DBS1〜DBS4を発生するDRAM列デコー
ダにデータ転送活性化信号の論理を追加してデータ転送
回路の機能を持たせることで実現できる。動作時のデー
タ転送バス線の負荷は大きくなるが、チップ面積は非常
に小さくすることができる。DRAM部の活性化と列選
択及びデータ転送の動作を図55と図57を用いて説明
する。まずDRAM部の活性化について説明する。図5
5において、図54に示した動作制御回路にて生成され
るDRAM部制御信号の中の一つであるDRAM行選択
の制御信号と内部アドレス信号iA0〜iA13がDR
AM行制御回路115に入力されるとバンク選択信号i
AD13とDRAM内部行アドレス信号iADR0〜i
ADR12が発生し、DRAM行デコーダ113により
指定バンクのワード線DWLが選択される。選択された
ワード線DWLが上がると、セルDMC内に保持されて
いたデータはビット線DBLに出力される。ビット線対
にあらわれたデータの差電位はセンスアンプ駆動信号D
SAN及びDSAPによるセンスアンプDSAの動作に
より検知し増幅される。DRAM部101で同時に活性
化されるセンスアンプ数は512個であり、×8ビット
構成であるので合計512×8=4096個となる。次
にDRAM部の列選択及びデータ転送について説明す
る。図55のDRAM列制御回路116は内部アドレス
信号iA5とiA6及び図54に示した動作制御回路に
て生成されるDRAM部制御信号の中の一つである制御
信号が入力され、DRAM列アドレス信号iADC5と
iADC6を発生する。DRAM列アドレス信号iAD
C5とiADC6はDRAM列デコーダ114に入力さ
れ、DRAMビット線選択信号DBS1〜DBS4を発
生しビット線を選択したのち、図54に示した動作制御
回路にて生成される転送制御信号とメモリセルブロック
を選択するアドレス信号にて論理をとられたデータ転送
活性化信号TEによりデータ転送バス線TBLにビット
線のデータを伝達する。図59で示したように、DRA
M列デコーダにてデータ転送活性化信号の論理を追加し
たことでデータ転送回路の機能を持たせることができ、
DRAMビット線選択信号DBS1〜DBS4は列選択
と同時に転送動作を行わせる信号とすることができる。
図59でDRAMビット線選択信号DBS1が選択され
たとすると、転送制御信号に同期した信号がDRAMビ
ット線選択回路DBSW1に入力され、センスアンプD
SA1にて増幅されたビット線DBL1と/DBL1の
データはデータ転送バス線TBL1と/TBL1へと伝
達される。この図59で示した部分は図55のDRAM
部101では128組あり、×8ビット構成であるた
め、同時にビット線からデータ転送バス線へ転送される
データは合計128×8=1024個である。この同時
に転送する個数は他のビット構成でも同じとなる。 「DRAM行制御回路とDRAM行デコーダ」図60に
DRAM行制御回路115のブロック図を示す。DRA
M行制御回路115は、DRAM内部行アドレスラッチ
回路460、マルチプレクサ470、内部アドレスカウ
ンタ回路480、リフレッシュ制御回路490を持つ。
通常のDRAM部の活性化では、DRAM行制御回路1
15は、DRAM行アドレスラッチ信号ADRLと内部
アドレス信号iA0〜iA13が入力されたアドレスラ
ッチ回路460より、マルチプレクサ470を通して、
DRAM内部行アドレス信号iADR0〜iADR12
とバンク選択信号iAD13をDRAM行デコーダ11
3へ出力する。リフレッシュ動作時では、DRAM行制
御回路115はリフレッシュ制御信号の入力を受けて、
リフレッシュ制御回路490が内部アドレスカウンタ回
路480を動作させ、マルチプレクサ470を制御して
内部アドレスカウンタ回路からの選択信号を出力する。
結果としてアドレス信号の入力なしにDRAM内部行ア
ドレス信号iADR0〜iADR12とバンク選択信号
iAD13をDRAM行デコーダ113へ出力する。ま
た内部アドレスカウンタ回路480はリフレッシュ動作
を行うごとに、あらかじめ設定された方法でアドレスの
自動加算または減算を行い、全てのDRAM行を自動で
選択可能としている。 「DRAM列制御回路とDRAM列デコーダ」図61は
図55に示すDRAM列制御回路とDRAM列デコーダ
の具体的構成の一例を示す図である。図61においてD
RAM列制御回路116は、DRAM内部列アドレスラ
ッチ回路495で構成されており、DRAM内部列アド
レス信号iADC5〜iADC6は内部アドレス信号i
A5〜iA6と、DRAMセルからSRAMセルへのデ
ータ転送(プリフェッチ転送動作)及びSRAMセルか
らDRAMセルへのデータ転送(リストア転送動作)コ
マンド入力時のクロックサイクルでそれを取り込むDR
AM列アドレスラッチ信号ADCLにより生成される。
ここでDRAM列アドレスラッチ信号ADCLは、図5
4に示された動作制御回路にて生成される転送制御信号
のうちの一つである。またDRAM列デコーダ114
は、DRAM列制御回路116より発生したDRAM内
部列アドレス信号iADC5〜iADC6をデコードす
る回路で、この出力信号はメモリセルブロック選択アド
レス信号と転送制御信号TEが活性化している時にのみ
発生するDRAM列選択信号である。よって図57に示
されるデータ転送回路の活性化信号TE1及びTE2
は、この例のDRAM列デコーダ114の出力信号が兼
ねており、データ転送回路も後述するDRAMビット線
選択回路が兼ねている。 「DRAMビット線選択回路」図62〜図65は図59
におけるDRAMビット線選択回路の具体的回路構成の
一例を示す図である。図62はもっとも簡単な構成で、
Nチャネル型MOSトランジスタ(以下NMOSトラン
ジスタと称する)N200及びN201からなるスイッ
チングトランジスタにより構成され、DRAM列選択信
号によってDRAMビット線DBLとデータ転送バス線
TBLを接続する。図63はDRAMビット線DBLの
データをデータ転送バス線TBLに伝達する際には、D
RAMビット線DBLを差動的に増幅する、ゲートにD
RAMビット線対をそれぞれ接続したNMOSトランジ
スタN210及びN211と、この増幅された信号をプ
リフェッチ転送用DRAM列選択信号によってデータ転
送バス線TBLに伝達するNMOSトランジスタN21
2及びN213からなるスイッチングトランジスタで構
成される。NMOSトランジスタN210及びN211
の一方端は例えば接地電位等の固定電位に接続される。
またデータ転送バス線TBLをDRAMビット線DBL
に伝達する際には、図62で示したのと同じようにNM
OSトランジスタN214及びN215からなるスイッ
チングトランジスタにより構成され、リストア転送用D
RAM列選択信号によってDRAMビット線DBLとデ
ータ転送バス線TBLを接続する。図64はDRAMビ
ット線DBLのデータをデータ転送バス線TBLに伝達
する際には図63と同様に、DRAMビット線DBLを
差動的に増幅する、ゲートにDRAMビット線対をそれ
ぞれ接続したNMOSトランジスタN230及びN23
1と、この増幅された信号をプリフェッチ転送用DRA
M列選択信号によってデータ転送バス線TBLに伝達す
るNMOSトランジスタN232及びN233からなる
スイッチングトランジスタで構成される。NMOSトラ
ンジスタN230及びN231の一方端は例えば接地電
位等の固定電位に接続される。またデータ転送バス線T
BLをDRAMビット線DBLに伝達する際にもこれと
同様に、データ転送バス線TBLを差動的に増幅する、
ゲートにデータ転送バス線対をそれぞれ接続したNMO
SトランジスタN250及びN251と、この増幅され
た信号をリストア転送用DRAM列選択信号によってD
RAMビット線DBLに伝達するNMOSトランジスタ
N234及びN235からなるスイッチングトランジス
タで構成される。NMOSトランジスタN250及びN
251の一方端は例えば接地電位等の固定電位に接続さ
れる。図65は図64で示した構成をデータ転送バス線
を一本しか用いないで構成したもので、当然NMOSト
ランジスタN260はDRAMビット線DBLを差動的
に増幅するのではなく、DRAMビット線の電位により
データ転送バス線を引き抜く動作を行う。NMOSトラ
ンジスタN280も同様である。またこれは図62のよ
うに、スイッチングトランジスタのみで構成されてもよ
い。データ転送バス線を一本にすることで、配線レイア
ウトが簡単になりデータ転送バス線間ノイズも減少でき
る。また図63〜図65のように、トランジスタのゲー
トにDRAMビット線またはデータ転送バス線をうけて
伝達する構成では、DRAMビット線とデータ転送バス
線を完全に切り離せるため一方で発生したノイズが伝わ
りにくく、しかも高速に動作が可能である。 「DRAMビット線選択回路とSRAMセルとの構成」
図36に示すアレイレイアウトにおける1対のデータ転
送バス線と、DRAMビット線選択回路とSRAMセル
との関係を示す構成図を図66に示す。図66において
DRAMセルの同一列上のセルは、DRAMビット線選
択回路を介してデータ転送バス線と接続され、SRAM
セルの同一列上のセルとのデータ転送が可能である。ま
たデータ転送バス線とSRAMセルは転送バス制御回路
498を介して接続される。このデータ転送バス制御回
路498には、SRAMセルの両側に配置されたDRA
Mアレイ(ここではバンクA、バンクBとする)を選択
し接続する回路を含み、活性化したバンクとだけ接続す
ることが可能となっており、データ転送バス線の負荷が
減ったことによる充放電電流の削減やデータ転送の高速
化が実現できる。しかも図67にその動作を示すように
両方のバンクのデータ転送を交互に実行する(バンクピ
ンポン動作)際に、一方のバンクのデータ転送バス線を
切り離せるため、両方のバンクのデータ転送を重ねて実
行でき実効的なデータ転送周期を短くすることが可能で
ある。前述したように本実施例による半導体記憶装置の
一度にデータ転送するビット数は1024ビットであ
り、なおかつこのデータ転送バス線の負荷は非常に大き
いため、データ転送バス線全てが電源電圧レベルまでフ
ル振幅するとピーク電流及び消費電流が非常に大きくな
る。そこでデータ転送バス線はフル振幅させず、最高で
も電源電圧の2分の1くらいまでの振幅とすることでピ
ーク電流及び消費電流を大幅に削減できる。しかしデー
タ転送バス線の振幅が小さいと、その微小電位差でSR
AMセルは増幅しなければならず、転送スピードが多少
遅くなってしまう。そこでSRAMセル部内のデータ転
送バス線TBLSのみをフル振幅させるため、転送バス
制御回路498にはDRAMバンク内のデータ転送バス
線TBLAもしくはTBLBをゲートに接続し差動的に
増幅する差動型増幅回路を有してもよい。もしくはDR
AMバンク内のデータ転送バス線TBLAもしくはTB
LBを切り離した状態で、SRAM部内のデータ転送バ
ス線TBLSのみを増幅するセンスアンプ等を有しても
よい。また転送バス制御回路498は、データ転送バス
線対の電位の平衡化やプリチャージする回路を有する。 3.『SRAM部』 「SRAM部とデータ入出力端子間の構成」図68は図
1に示すSRAM部とデータ入出力端子間の具体的構成
の一例を示す図であり、外部データ入出力端子DQの1
ビット分に対する構成を抽出して示している。なおこの
例は、16KビットのSRAMアレイを有した、×8ビ
ット構成についての実施例であるが、本発明はこれに制
限されることはなく主記憶部の構成との組み合わせを含
めて、様々な構成においても同様のことが実現できる。
図68において、SRAMメモリセルSMCは図69に
一例を示すように、フリップフロップ回路311(本例
ではフリップフロップ回路であるが、スタティックにデ
ータを記憶する回路であればこれに制限されない)の両
端にDRAM部からくるデータ転送バス線TBLと接続
するための接続回路312と、SRAMビット線SBL
と接続するための接続回路313を有しており、DRA
MセルとSRAMセルとの間でデータ転送を行う際、前
述したデータ転送バス線との接続回路を活性化させるS
RAMセルデータ転送用行選択信号TWL1〜TWL1
6と、SRAMセルに対して読み出しまたは書き込みを
行う際、前述したSRAMビット線SBLとの接続回路
を活性化させるSRAMセル読み書き用行選択信号SW
L1〜SWL16を発生するSRAM行デコーダ121
と、そのSRAM行デコーダ121に入力されるSRA
M内部行アドレス信号iASR0〜iASR3を、内部
アドレス信号iA0〜iA3とSRAM部制御信号によ
り発生するSRAM行制御回路124を有する。もちろ
ん、SRAMセルデータ転送用行選択信号TWLと、S
RAMセル読み書き用行選択信号SWLは共通にするこ
とも可能である。またSRAMビット線SBLは、ビッ
ト線の平衡化やプリチャージを行うSRAMビット線制
御回路303と、データ入出力線SIOとSRAMビッ
ト線SBLを導通させるSRAM列選択回路304を有
しており、そのSRAM列選択回路304に入力する選
択信号SSL1〜SSL128を発生するSRAM列デ
コーダ123と、そのSRAM列デコーダ123に入力
されるSRAM内部列アドレス信号iASC4〜iAS
C10を、内部アドレス信号iA0〜iA13とSRA
M部制御信号により発生するSRAM列制御回路122
を有している。ここでSRAMビット線制御回路303
は、SRAMビット線SBLのレベルを検知し増幅する
センスアンプ回路を有してもよい。さらにデータ入出力
線SIOは外部データ入出力端子DQと、データ入出力
回路308及びリード/ライトアンプ307を介して接
続されている。データ入出力線SIOについては、ライ
ト用とリード用に分離しても構わない。またSRAMセ
ルに対する読み出し動作もしくは書き込み動作は、デー
タ転送を行う転送バス線TBLと読み出しを行うSRA
Mビット線SBLをそれぞれ備えているため、データ転
送動作に関係なく読み出しを行うことが可能である。 「SRAMセル」図70には図69に示したSRAMセ
ルのフリップフロップ回路311の具体的回路例をいく
つかあげてある。(a)はPチャネル型MOSトランジ
スタ(以下PMOSトランジスタと称する)P100、
P101及びNMOSトランジスタN100、N101
で構成されるフリップフロップ回路、(b)は抵抗R1
00、R101とNMOSトランジスタN100、N1
01で構成されるフリップフロップ回路であり、両方と
もSRAMにて広く一般的に使用されているものであ
る。また(c)は(a)のフリップフロップ回路に制御
信号PE、NEにてそれぞれ制御されるパワーカット用
トランジスタPMOSトランジスタP102、NMOS
トランジスタN102及びバランサ回路315を追加し
たものである。ここでP102、N102は必ずしも両
方とも必要ではなく片方のみ設置してもよく、バランサ
回路315も必ずしも設置する必要はない。さらに
(d)は通常のDRAMで広く一般的に使用されている
センスアンプのように構成されており、(a)のフリッ
プフロップ回路を行方向に複数個まとめて、接点316
を制御信号SPEにて制御するPMOSトランジスタP
103、接点317を制御信号SNEにて制御するNM
OSトランジスタN103を備え、接点316、接点3
17をバランスさせるバランサ回路318とフリップフ
ロップ回路内には(c)のようにバランサ回路315を
有している。ここで電源電圧は外部電源電圧もしくは電
源電圧変換回路にて発生された内部電源電圧でもよい。
またパワーカット用トランジスタのPMOSトランジス
タP102、接点316を制御信号SPEにて制御する
PMOSトランジスタP103は共にNMOSトランジ
スタで構成されてもよく、その際の制御信号PE、SP
Eのレベルは電源電圧変換回路にて発生された電源電圧
よりも高いレベルの内部発生電源電圧のレベルとしても
よい。(c)または(d)のようにフリップフロップ内
で流れる貫通電流を削減することで転送時に発生するノ
イズを大幅に軽減することができる。さらには両端をバ
ランスさせて転送することで、高速で安定した転送動作
を実現できる。またフリップフロップ回路を構成するト
ランジスタは特別なものではなく、周辺回路もしくはD
RAMセンスアンプで使用されるトランジスタと同じで
もよい。「SRAMビット線との接続回路とデータ転送
バス線との接続回路」図71〜図73にはSRAMビッ
ト線SBLと接続するための接続回路の具体的な回路例
を示す。図71はもっとも簡単な構成で、NMOSトラ
ンジスタN104及びN105からなるスイッチングト
ランジスタにより構成され、読み書き用行選択信号SW
LによってSRAMビット線SBLと接続する。図72
はフリップフロップ回路のデータを読み出す際には、フ
リップフロップ回路の両端子を差動的に増幅する、ゲー
トにフリップフロップ回路の両端子をそれぞれ接続した
NMOSトランジスタN108及びN109と、この増
幅された信号を読み出し用行選択信号SRWLによって
SRAMビット線SBLに伝達するNMOSトランジス
タN106及びN107からなるスイッチングトランジ
スタで構成される。NMOSトランジスタN108及び
N109の一方端は例えば接地電位等の固定電位に接続
される。またフリップフロップ回路にデータを書き込む
際には、図71で示したのと同じようにNMOSトラン
ジスタN110及びN111からなるスイッチングトラ
ンジスタにより構成され、書き込み用行選択信号SWW
LによってSRAMビット線SBLとフリップフロップ
回路を接続する。図73はフリップフロップ回路のデー
タを読み出す際には図72と同様に、フリップフロップ
回路の両端子を差動的に増幅する、ゲートにフリップフ
ロップ回路の両端子をそれぞれ接続したNMOSトラン
ジスタN108及びN109と、この増幅された信号を
読み出し用行選択信号SRWLによってSRAM読み出
し用ビット線SRBLに伝達するNMOSトランジスタ
N106及びN107からなるスイッチングトランジス
タで構成される。NMOSトランジスタN108及びN
109の一方端は例えば接地電位等の固定電位に接続さ
れる。フリップフロップ回路にデータを書き込む際にも
これと同様に、SRAM書き込み用ビット線SWBLを
差動的に増幅する、ゲートにSRAM書き込み用ビット
線対をそれぞれ接続したNMOSトランジスタN114
及びN115と、この増幅された信号を書き込み用行選
択信号SWWLによってフリップフロップ回路の両端子
に伝達するNMOSトランジスタN112及びN113
からなるスイッチングトランジスタで構成される。NM
OSトランジスタN114及びN115の一方端は例え
ば接地電位等の固定電位に接続される。また図72〜図
73のように、トランジスタのゲートにフリップフロッ
プ回路の両端子またはSRAMビット線SBLをうけて
データを伝達する構成では、フリップフロップ回路の両
端子とSRAMビット線SBLを完全に切り離せるため
一方で発生したノイズが伝わりにくく、しかも高速に動
作が可能である。データ転送バス線TBLとの接続回路
も、図71〜図73と全く同様に構成することができ
る。 「SRAM行制御回路」図74は図68に示したSRA
M行制御回路の具体的な回路構成の一例を示す図であ
る。図74においてSRAM行制御回路は、SRAM内
部行アドレスラッチ回路350で構成されており、SR
AM内部行アドレス信号iASR0〜iASR3は内部
アドレス信号iA0〜iA3と、リード/ライトコマン
ド入力時のクロックサイクルでそれを取り込むラッチ信
号ASRLにより生成される。ここでラッチ信号ASR
Lは、図54に示された動作制御回路にて生成されるS
RAM部制御信号のうちの一つである。 「SRAM列制御回路」図75は図68に示したSRA
M列制御回路の具体的な回路構成の一例を示す図である
図75においてSRAM列制御回路は、内部アドレス信
号iA4〜iA10を、リード/ライトコマンド入力時
のクロックサイクルにて発生するラッチ信号ASCLで
取り込むSRAM内部列アドレスラッチ回路507と、
そのSRAM内部列アドレスラッチ回路507の出力を
制御信号SCEにより取り込み、SRAMに対して読み
出し書き込みを行うバースト動作中に動作する内部カウ
ントアップ信号CLKUPにて所定のアドレスシーケン
スでカウントアップするカウンタ回路506を有してお
り、SRAM内部列アドレス信号iASC4〜iASC
10はこのラッチ回路507とカウンタ回路506の出
力のいずれかを通過させるマルチプレクサ508を介し
て出力される。またこのマルチプレクサ508は、リー
ド/ライトコマンド入力時のクロックサイクルにおいて
ラッチ回路507の出力を選択し、少しでも速くSRA
M内部列アドレス信号を出力するよう制御信号SCSL
により制御されている。さらに本発明によるSRAM列
制御回路は、複数のSRAMセル群(本例では行ごとに
分割されるSRAMセル群)それぞれに対して全く異な
るデータ入出力様式、例えばバースト長、データ入出力
アドレスシーケンス、レイテンシ等を設定できるよう
に、前述したモードレジスタ設定(2)コマンドサイク
ル(この例ではバースト長のみの設定が各SRAMセル
群に対して可能であるが同様にしてデータ入出力アドレ
スシーケンス、レイテンシ等の設定ができるようにして
もよい)において内部アドレスiA0〜iA13の状態
によりそのデータ入出力様式を取り込み保持しておくデ
ータ入出力様式記憶部505を備えている。このデータ
入出力様式記憶部505は、内部アドレスiA0〜iA
13の状態より取り込む設定データを生成する取り込み
用ロジック502と、iA0〜iA3でデコードされ前
述のモードレジスタ設定(2)コマンドサイクルにおい
て発生するイネーブル信号CREにより選択されるデコ
ード回路501の出力によって、各SRAMセル群のデ
ータ入出力様式の設定データ(前記取り込み用ロジック
502の出力)を取り込むレジスタ503を、分割され
るSRAMセル群の数だけ備えており、さらにリード/
ライトコマンドサイクルにおいて、前述したSRAM内
部行アドレスラッチ回路350より出力されたiASR
0〜iASR3をデコード回路509によりデコードし
た信号にて選択制御し、SRAMセル群の設定データを
保持する前記レジスタ503の出力のいずれかを通過さ
せるマルチプレクサ504を有する。前記カウンタ回路
506はそのマルチプレクサ504の出力を取り込み、
各SRAMセル群で設定されたデータ入出力様式にて動
作する。またデータ入出力様式記憶部505は、設定す
るデータ入出力様式の数だけ備える必要がある。ここで
内部カウントアップ信号CLKUP、イネーブル信号C
RE、制御信号SCE,SCSL、ラッチ信号ASCL
は、図54に示された動作制御回路にて生成されるSR
AM部制御信号である。もちろん前述したSRAM内部
行アドレスラッチ回路350に入力するラッチ信号AS
RLと、SRAM内部列アドレスラッチ回路507に入
力するラッチ信号ASCLは共通にすることも可能であ
る。またこのデータ入出力様式記憶部505の設定は、
前述したモードレジスタ設定(2)コマンドサイクルに
よる各SRAMセル群ごとに行う他に、2つ以上のSR
AMセル群の設定データを一度に同じ設定を行うこと
も、図10に示されたモードレジスタ設定(2)コマン
ドのSRAM行データを設定する際に、アドレスA4と
A5との論理を設定することで可能である。例えば、A
4=LかつA5=L時は各SRAMセル群ごとに、A4
=HかつA5=L時はSRAM行データの最下位ビット
を無視した2つのSRAMセル群に、A4=LかつA5
=H時はSRAM行データの下位2ビットを無視した4
つのSRAMセル群に設定するといったように様々な組
み合わせから設定することができる。さらにデータ入出
力様式記憶部505は、取り込み用ロジック502とレ
ジスタ503を必ずしも分割されるSRAMセル群の数
分だけ備える必要はなく、複数のSRAMセル群に対し
て共通に有してもよい。またデコード回路509に入力
されるiASR0〜iASR3は、必ずしもSRAM内
部行アドレスラッチ回路350からの信号を使用しなく
てもよく、これとは別に回路を備えてもよい。さらに、
SRAM内部列アドレスラッチ回路507とマルチプレ
クサ508は、図76に示すように外部基準クロック信
号に同期した内部クロック信号iCLKとの論理を経て
すぐに出力される回路構成とすることで、高速に内部ア
ドレス信号を発生することができる。図76においてI
NTAiと/INTAiはカウンタ回路506からのア
ドレス信号であり、EXTAiと/EXTAiは内部ア
ドレス信号iAiから生成される信号である。これらの
信号の切り替えを制御信号SCSL、/SCSLおよび
バースト制御信号で行う。SCSLは制御信号であり、
/SCSLは制御信号SCSLの逆相信号である。図7
7にこの回路の動作例を示す。本回路構成ではiCLK
から内部アドレス信号Yiが出力されるまでの遅延はイ
ンバーター1段分であり最小に押さえられる。また内部
アドレス信号YiとYiBはアドレスパルス信号として
出力される。 「SRAM列デコーダとデータ制御回路構成」図78に
SRAM列デコーダ123とデータ制御回路の構成の一
例を示す。第一の列デコーダ390と第二の列デコーダ
391を持ち、SRAM列選択信号iASCはそれぞれ
に順次伝達される。第1の列デコーダと第2の列デコー
ダは1つのアドレス選択データiASCにより動作する
が、その実現のためそれぞれのデコーダ用に第一の列ア
ドレスバッファ392と第二の列アドレスバッファ39
3を持つ。それぞれの列デコーダからの選択信号線SS
Lは列方向に並列に設置されており、データ入出力線S
IOとデータラッチ回路も対応した2組を持つ。このS
RAM列デコーダでの内部動作タイミングを図79に示
す。それぞれの列アドレスバッファはCLK信号に基づ
き、順にそれぞれの列デコーダの選択信号制御(iAS
C−1とiASC−2)を行う。すなわちバーストモー
ド時のように連続して列アドレス選択がなされる際に
は、第一の列デコーダと第二の列デコーダが交互に動作
する。それぞれの列デコーダにより選択された列(SS
L−1とSSL−2)のデータは、それぞれ対応したデ
ータ入出力線(SIO−1とSIO−2)に順次出力さ
れる。これらのデータ入出力線では要求サイクルタイム
の2倍のサイクルタイムで動作しており、それぞれ第一
のデータラッチ回路395と第二のデータラッチ回路3
96でデータの一時保持を行う。これら2組のデータを
データアウトバッファの前で合成して、データ入出力端
子DQからは要求されたサイクルタイムで出力される。
上記構成を使用することにより、内部の動作サイクルを
上げることなく、連続データ出力や連続データ書き込み
のサイクルの高速化を行うことが可能である。DOUB
LE DATA RATE(DDR)のシンクロナスD
RAMにおいても、この構成を用いることで高速化が可
能である。 「SRAM部とデータ入出力端子間の構成の他の例」図
80に×8ビット構成の場合のSRAM部とデータ入出
力端子間の構成の他の例の概略図を示す。SRAMから
のデータ出力の場合、まず選択された列のSRAMセル
のデータはそれぞれのデータ入出力線SIOへと出力さ
れる。選択された行のデータ入出力線SIOと、グロー
バルデータ入出力線GIOとが接続され、データアンプ
153へとデータは送られる。その後、データはリード
ライトバス線RWLを通り、データラッチ回路151お
よびデータバッファ152を介してデータ入出力端子D
Qへと出力される。もちろん×8構成なので8組のデー
タ入出力回路が同時に動作し8個のデータが出力され
る。SRAMセルへの書き込み時も同様の経路を逆にた
どり書き込まれる。このデータ入出力線SIOとグロー
バルデータ入出力線GIOを用いた回路の構成とするこ
とで、SRAMセルごとのSRAM行選択が不要となり
SRAM行選択信号線にかかる負荷が軽減され、SRA
Mセルのデータ入出力を高速で動作させることが可能で
ある。さらに、本構成とすることによりSRAMセルの
行数を増した場合にも、データ入出力線SIOの負荷は
増大することはなく、高速動作に支障をきたすことはな
い。 「SRAM列冗長回路構成」図81にSRAMの冗長セ
ル列を設置した場合の構成の一例を示す。入出力端子D
Qの1つに対応するSRAMセルアレイについて、SR
AMセルアレイの上方端に冗長用のSRAMセル列を配
置し、冗長用のデータ入出力線はSRAMアレイ上方に
出力し、通常(非冗長用)のデータ入出力線はSRAM
アレイの下方に出力され、それぞれのデータ入出力線に
SRAMの行選択スイッチをもつ。SRAMアレイの上
部に冗長用のグローバルデータ入出力線、下部に通常
(非冗長用)のグローバルデータ入出力線が配置され、
それぞれのデータアンプとライトバッファに接続され
る。被置換されるSRAMセル列からの冗長用のSRA
Mセル列への切り替えは、グローバルデータ入出力線の
切り替えまたはデータアンプとライトバッファの切り替
えで行う。上記手段を有することで入出力端子DQごと
のSRAMアレイの冗長セル列への切り替えが可能とな
り、冗長セル列への切り替えを行った場合でも、非冗長
セル列とのアクセス時間の差は除くことができる。ここ
では冗長用のSRAMセル列とデータ入出力線とグロー
バルデータ入出力線をSRAMセルアレイ上部に配置し
たが、特にこの配置に制限されるものではない。 (8) その他 1.『電源電圧』 「DRAMとSRAMへ供給される電源電圧」図82は
DRAMアレイ部とSRAMアレイ部に供給される電源
電圧の構成の一例を示した図である。図82において、
この半導体記憶装置は電源電圧変換回路603を備え、
外部電源電圧VEXTより内部電源電圧VINTを発生
させる。その内部電源電圧VINTをDRAMアレイ部
601に供給し、SRAMアレイ部602には外部電源
電圧VEXTを供給する構成となっている。近年のDR
AMでは、プロセスの微細化が進みメモリセルの耐圧が
もたなくなってきており、メモリセルアレイ部において
は電源電圧を外部電源電圧より下げて使用している。し
かし当然ながら、電源電圧が低くなるとトランジスタの
ドライブ能力は下がってしまい、高速化の妨げとなって
いる。そこで本例では、SRAMアレイ部の微細化をD
RAMアレイ部より抑え、SRAMアレイ部に供給する
電源電圧を外部電源電圧VEXTとすることで、SRA
M部の動作スピードを高速にすることを達成している。
例えばSRAMセルにデータを書き込む際の書き込みス
ピードは、図84に示すSRAMセルへの書き込み時間
の電源電圧依存のシミュレーション結果より明らかなよ
うに、外部電源電圧VEXT=3.3V、内部電源電圧
VINT=2.5Vとした場合41%も高速化される。
また図83はDRAMアレイ部とSRAMアレイ部に供
給される電源電圧の構成の他の例を示したものである。
図83において、電源電圧変換回路603は外部電源電
圧VEXTより第一の内部電源電圧VINT1と第二の
内部電源電圧VINT2を発生する。第一の内部電源電
圧VINT1はDRAMアレイ部へ、第二の内部電源電
圧VINT2はSRAMアレイ部へ供給される。この
際、第二の内部電源電圧VINT2を第一の内部電源電
圧VINT1より高くすることで、先程と同じ効果を得
ることができる。また電源電圧変換回路603は1台で
ある必要はなく、第一の内部電源電圧VINT1用と第
二の内部電源電圧VINT2用に別々に2台で構成され
ていてもよい。また、電源電圧にも関係する基板電位に
ついては、主記憶部や副記憶部を構成するメモリセルの
種類によっていろいろな場合が考えられる。例えば、主
記憶部をダイナミック型メモリセルで構成する場合は、
主記憶部を他の領域より低い基板電位にしたり、主記憶
部と副記憶部及び双方向データ転送回路を他の領域より
低い基板電位としてもよい。これらの基板電位は、P基
板にPウェル、Nウェル、深いNウェルなどを形成する
ことによって実現できる。 2.『その他の機能説明』 「機能1:コピー転送」本発明による半導体記憶装置
は、同一列上のSRAMメモリセルの間、例えば図68
におけるメモリセルSMC1とメモリセルSMC16と
の間でデータ転送が可能な機能を有することも可能であ
る。これにより、SRAMセルのある1行分のセルデー
タを別の行にコピーすること、しかもDRAMセルから
転送するよりもはるかに高速に転送することが可能であ
る。またこの機能はDRAMとのデータ転送動作によっ
て妨げられることなく、実行が可能である。以下に図6
8を用いて、メモリセルSMC1を含む1行分のセルか
らメモリセルSMC16を含む1行分のセルへデータ転
送する動作を説明する。SRAMセル読み書き用行選択
信号SWL1を活性化させ、メモリセルSMC1を含む
1行分のセルのデータを各々のSRAMビット線に伝達
する。その後、SRAMセル読み書き用行選択信号SW
L16を活性化させて、メモリセルSMC16を含む1
行分のセルへ各々のビット線のデータを伝達しセルデー
タを書き換える。SRAMビット線SBLを用いてデー
タ転送するため、例えばSRAMセルデータ転送用行選
択信号TWL2により選択されるメモリセルSMC2を
含む1行分のセルとDRAMセルとのデータ転送は、デ
ータ転送バス線TBLを用いて行うことができ、メモリ
セルSMC1を含む1行分のセルからメモリセルSMC
16を含む1行分のセルへのデータ転送とは全く関係な
く実行可能である。これらの動作は全てコマンド入力に
より行われ、転送するSRAMセル群と転送先のSRA
Mセル群を指定するコマンドを追加しなければならな
い。 「機能2:テンポラリセル転送」図68で示すSRAM
アレイ部の構成では、指定のSRAMセルに書き込まれ
たデータがあり、新たに別の行のDRAMセルからデー
タ転送(プリフェッチ転送動作)をして指定されたSR
AMセルのデータを読み出す場合、一端SRAMセルに
書き込まれたデータをDRAMへデータ転送(リストア
転送動作)して、その後新たに別の行のDRAMセルか
らデータ転送(プリフェッチ転送動作)をしてSRAM
セルのデータを読み出さねばならない。DRAMセルへ
のデータ転送サイクル時間をtRC、DRAMセルから
からSRAMセルへデータ転送(プリフェッチ転送動
作)をしてSRAMセルのデータを読み出すまでの時間
をtRACとすると、読み出すまでにtRC+tRAC
の時間がかかることになる。しかし、以下のような機能
を持たすことでもっと高速に読み出すことが可能とな
る。図85に、その機能を実現するSRAMアレイ部の
具体的構成の一例を示す。図85において、そのほとん
どは図68で説明したものと全く同じ構成である。違っ
ているのは、テンポラリ用のSRAMセルを1行分追加
したことと、制御信号TCSLにてテンポラリ用セルの
行の選択を行う選択回路309を備えたことである。こ
こで制御信号TCSLは、図54に示された動作制御回
路にて生成される転送制御信号のうちの一つであり、テ
ンポラリセルへのデータ転送を行う際に発生する。また
ここではテンポラリ用のSRAMセルを1行追加してい
るがこれに制限されることはなく、既存のSRAMセル
の中の一部をテンポラリセルとして選択できるようにし
てもよいし、このテンポラリ用のSRAMセルは1行で
なく複数行有してもよい。図85においてメモリセルS
MC1を含む1行分のセルを、テンポラリメモリセルS
MCDを含む1行分のセルに転送(コピー)し、メモリ
セルSMC1を含む1行分のセルにDRAMセルからの
データ転送(プリフェッチ転送動作)をして、SRAM
セルのデータを読み出す場合の内部の動作の一例を図8
6を用いて説明する。まずアクティブコマンドを入力
し、読み出すデータのあるDRAM行を選択する。次に
テンポラリ用のSRAMセルに転送する新たに追加した
コマンド(テンポラリセルコピーコマンド)を入力する
と、それに伴って制御信号TCSLが活性化する。コマ
ンドと同時に入力されたデータ転送するSRAM行アド
レスにより、SRAMセル読み書き用行選択信号SWL
1を活性化させ、メモリセルSMC1を含む1行分のセ
ルのデータを各々のSRAMビット線に伝達する。その
後制御信号TCSLによりSRAMテンポラリセル読み
書き用行選択信号SWLDを活性化させ、テンポラリメ
モリセルSMCDを含む1行分のテンポラリセルへ各々
のビット線のデータを伝達しセルデータを書き換える。
この動作は前述した「機能1」の、SRAMセルのある
1行分のセルデータを別の行にコピーする動作と同じで
ある。これにより、DRAMへデータ転送しなければな
らないセルデータをテンポラリセルに一時的に保管する
ことが可能である。次にプリフェッチコマンドを入力
し、メモリセルSMC1を含む1行分のセルにDRAM
セルからのデータ転送(プリフェッチ転送動作)を行
い、読み出すデータをSRAMメモリセルに伝達する。
この後リードコマンドを入力し、SRAMセルよりデー
タを読み出す。以上によりtRC分が削減でき、tRA
Cの時間で読み出すことが可能となる。テンポラリセル
に転送したデータは、この動作を行った後でDRAMへ
データ転送(テンポラリセルリストア転送動作)を行え
ばよい。 「機能3:複数行同時転送」また本発明による半導体記
憶装置は、DRAMの選択された1行中のセル群をSR
AM部へデータ転送する際、複数行のSRAMセル群を
同時に選択し同じデータを転送可能な機能を有すること
もできる。これは簡単な回路の追加で実現できる。図6
8において、SRAM行制御回路124に上記機能を実
行する新たに追加したコマンドにより発生する制御信号
を追加し、その制御信号にてSRAM内部行アドレス信
号を制御してSRAMセルデータ転送用行選択信号TW
Lを複数活性化すればよい。 「機能4:オート連続プリフェッチ/リストア転送」ま
たDRAMの選択された1行のDRAMセルのうち、さ
らにDRAM列デコーダにより選択されたDRAMセル
群をSRAM部へデータ転送する際、そのデータ転送を
複数回のコマンドにより繰り返すのではなく一回のコマ
ンドにてチップ内部の所定の遅延時間間隔で、連続して
転送動作を繰り返すことでデータ転送の合計時間の短縮
が可能な機能を有することもできる。図87に、その機
能の内部動作の一例を示す。ここでは1行のDRAMセ
ルは4つのDRAMセル群にDRAM列デコーダによっ
て分割されるものとする。この分割数は特に制限される
ことはなくどのような数に分割されてもよい。図87に
おいてこの機能を定義した新たに追加したコマンド(プ
リフェッチ(2)コマンド)を入力すると、チップ内部
の所定の遅延時間間隔で連続して4回内部カウントアッ
プ信号が発生する。DRAM内部列アドレス信号を発生
するDRAM列制御回路、SRAM内部行アドレス信号
を発生するSRAM行制御回路にはそれぞれカウンタ回
路を備えておき、先のコマンド入力の際に同時に入力さ
れるDRAM列アドレスとSRAM行アドレスを最初の
内部カウントアップ信号で取り込み、その後の内部カウ
ントアップ信号で順次それぞれのアドレスをカウントア
ップしていく。この4回の内部カウントアップ信号のサ
イクルにおいてそれぞれの転送動作を行う。これと同様
に複数のSRAMセル群のデータを、それぞれDRAM
行デコーダ及び列デコーダで選択される複数のDRAM
セル群へデータ転送する際、複数回のコマンドを繰り返
すのではなく、一回のコマンドにてチップ内部の所定の
遅延時間間隔で連続して転送動作を繰り返すことで、複
数のDRAMセル群それぞれに転送可能な機能を有する
ことも可能である。先の機能と同様にチップ内部の所定
の遅延時間間隔で連続して内部カウントアップ信号を発
生させ、DRAM内部列アドレス信号を発生するDRA
M列制御回路、SRAM内部行アドレス信号を発生する
SRAM行制御回路にそれぞれカウンタ回路を備えるこ
とで実現できる。 「機能5:複数行連続リード/ライト」さらに本発明に
よる半導体記憶装置は、複数回のコマンドを繰り返すの
ではなく一回のコマンドにて複数行のSRAMセル群に
対して定められた順序に従ってそのSRAMセル群の全
てのデータを、所定のシーケンスで連続して読み書きす
る機能を有することも可能である。この機能があること
で、例えばDRAMの1行分のセルデータを複数のSR
AMセル群にわけて保持している際に、DRAMの1行
分のセルデータを所定のシーケンスで全て連続して読み
書きでき、本半導体記憶装置を制御するメモリコントロ
ーラやチップセットでの負担が軽くなるとともに、この
間に他のSRAMセル群とDRAM部との動作をさせる
ことが可能となる。また付加機能4とともに用いると一
層の効果が得られる。図88はこの機能を実現するため
のSRAM行制御回路の具体的構成の一例である。図8
8において、図74で示したSRAM内部行アドレスラ
ッチ回路350に、SRAM内部行アドレスラッチ回路
350の出力を制御信号SREにより取り込み、SRA
M列アドレスが最上位アドレスにくると発生する内部カ
ウントアップ信号SRUPにて所定のアドレスシーケン
スでカウントアップするカウンタ回路351と、ラッチ
回路350とカウンタ回路351の出力のいずれかを通
過させるマルチプレクサ352を追加している。このマ
ルチプレクサ352は、リード/ライトコマンド入力時
のクロックサイクルにおいてラッチ回路350の出力を
選択し、少しでも速くSRAM内部行アドレス信号を出
力するよう制御信号SRSLにより制御されている。ま
たSRAM列制御回路においては、図75に示されたカ
ウンタ回路506がこの機能を定義した新たに追加した
コマンドを入力されると、取り込んだ列アドレスから最
上位アドレスまで順次シフトアップしていく機能を有し
ている。図89はこの機能のうち読み出す機能の内部動
作の一例を示す図である。図89において、この機能を
定義した新たに追加したコマンド(リード(2)コマン
ド)を入力すると制御信号SRSLが発生し、マルチプ
レクサ352によりSRAM内部行アドレスラッチ回路
350の出力がSRAM内部行アドレスiASR0〜i
ASR3となる、と同時にラッチ回路350の出力を制
御信号SREによってカウンタ回路351に取り込む。
その後基準クロック信号CLKに同期して列アドレスが
インクリメントしていき、最上位アドレスになった時に
発生する内部カウントアップ信号SRUPによってカウ
ンタ回路351が行アドレスをインクリメントしてい
く。また最上位アドレスになった以降は制御信号SRS
Lによってマルチプレクサ352が制御され、カウンタ
回路351の出力がSRAM内部行アドレスiASR0
〜iASR3となる。このようにして行及び列アドレス
を順次シフトしていくことで、複数行のSRAMセル群
の全てのデータを連続して読み出すことができる。ここ
で内部カウントアップ信号SRUP、制御信号SRE、
制御信号SRSLは図54に示された動作制御回路にて
生成されるSRAM部制御信号である。 「機能6:リアルタイムモード設定」また本発明による
半導体記憶装置は、リード/ライトコマンドを入力しS
RAMセルに対して読み書きをする際、バースト長、デ
ータ入出力アドレスシーケンス、レイテンシ等のデータ
入出力様式をそのコマンド入力と同時に設定できるよう
にする機能を有することも可能である。この機能を有す
ることで、異なるデータ入出力様式の要求に対しその都
度に一度に指定することができるため、本半導体記憶装
置を制御するメモリコントローラやチップセットでの負
担が非常に軽くなり、システムパフォーマンスを向上す
ることができる。図90にこの機能によるリード(3)
/ライト(3)コマンドと各入力端子状態の対応表を示
す。図10で示した表との違いは、リード/ライトコマ
ンド入力時使用していなかったアドレス端子A11、A
12、A13にバースト長選択を割り当てた点で、この
3ビットのアドレス端子の状態により図26のようなバ
ースト長をリード(3)/ライト(3)コマンド入力と
同時に選択・指定することができる。ここではバースト
長選択を割り当てたが、同様にデータ入出力アドレスシ
ーケンス、レイテンシ等のデータ入出力様式を割り当て
ることも可能である。図91にこの機能を用いた場合の
動作の一例を示す。ここではデータ入出力アドレスシー
ケンスはシーケンシャル、レイテンシは2に設定されて
おり、リード(3)コマンド入力時にアドレス信号A1
1〜A13(内部アドレス信号iA11〜iA13)に
よってバースト長を変更している。これは回路的には通
常のSDRAMと同様、バースト長の設定により図75
に示したSRAM列制御回路内のカウンタ回路を制御
し、SRAM内部列アドレスiASC4〜iASC10
を制御することで実現できる。 「機能7:オートリストア/プリフェッチ転送」さらに
本発明による半導体記憶装置は、DRAMセル群からS
RAMセル群へデータ転送した後、別のSRAMセル群
のデータを、転送したのと同じDRAMセル群へ転送す
ることが可能な機能を有することもできる。これはデー
タ転送した際のDRAM行アドレス及びDRAM列アド
レスを内部で保持しておけばよく、図60に示すDRA
M内部行アドレスラッチ回路及び図61に示すDRAM
内部列アドレスラッチ回路を用いることで実現できる。
さらにこのラッチ回路をバンク毎にもつことで、異なる
バンクが交互にアクセスされても可能なようにすること
ができる。これによりリストア転送動作時にDRAM行
アドレス及びDRAM列アドレスを指定する必要がなく
実効的にリストア動作に要する時間が短くなるため、本
半導体装置を制御するメモリコントローラやチップセッ
トでの制御が簡単になり負担が軽くなりシステムパフォ
ーマンスが向上する。また全く同様にしてDRAMセル
群からSRAMセル群へデータ転送した後、別のDRA
Mセル群のデータを、転送されたのと同じSRAMセル
群へ転送することが可能な機能を有することもできる。
して用いる主記憶部のメモリセルの耐圧を保証し、主記
憶部での動作電流を削減することができ、より高速アク
セス可能な半導体記憶装置を得ることができる。
体の構成を示すブロック図である。
装置に対しアクセス要求を行うメモリマスタを複数個持
つメモリシステムのブロック図である。
装置に対しアクセス要求を行うメモリマスタを複数個持
つメモリシステムのブロック図である。
装置への入力信号を制御発生するメモリ制御装置を同一
半導体基板上に搭載した半導体装置のブロック図であ
る。
装置への入力信号を制御発生するメモリ制御装置を同一
半導体基板上に搭載した半導体装置のブロック図であ
る。
装置への入力信号を制御発生するメモリ制御装置を同一
半導体基板上に搭載した半導体装置のブロック図であ
る。
である。
である。
である。
を決定する各種コマンドと外部端子の状態の対応の図で
ある。
態の図である。
態の図である。
子の状態の図である。
ッチコマンドを示す外部端子の状態の図である。
状態の図である。
コマンドを示す外部端子の状態の図である。
の状態の図である。
子の状態の図である。
す外部端子の状態の図である。
外部端子の状態の図である。
端子の状態の図である。
態の図である。
外部端子の状態の図である。
外部端子の状態の図である。
子の状態の詳細な図である。
モードレジスタ設定コマンドを示す外部端子の状態の詳
細な図である。
ト長に対応したアクセスを受けるアドレスの順序の図で
ある。
ドレイテンシ2のデータ出力タイミングの図である。
トレイテンシ0のデータ入力タイミングの図である。
定とデータの流れを示す図である。
定とデータの流れを示す図である。
レス指定とデータの流れを示す図である。
指定とデータの流れを示す図である。
ス指定とデータの流れを示す図である。
アレイ配置を概略的に示すアレイレイアウト図である。
アレイ配置を概略的に示すアレイレイアウト図である。
アレイ配置を概略的に示すアレイレイアウト図である。
アレイ配置を概略的に示すアレイレイアウト図である。
アレイ配置を概略的に示すアレイレイアウト図である。
アレイ配置を概略的に示すアレイレイアウト図である。
チップ全体レイアウトを概略的に示す図である。
チップ全体レイアウトを概略的に示す図である。
チップ全体レイアウトを概略的に示す図である。
チップ全体レイアウトを概略的に示す図である。
チップ全体レイアウトを概略的に示す図である。
チップ全体レイアウトを概略的に示す図である。
チップ全体レイアウトを概略的に示す図である。
共通電源を使用するブロックを概略的に示す図である。
共通電源を使用するブロックを概略的に示す図である。
DRAMアレイ部内の配線の構成図である。
DRAMアレイ部とデータ転送部とSRAMアレイ部の
配線の構成図である。
DRAMアレイ部とデータ転送部とSRAMアレイ部の
配線の構成図である。
DRAMアレイ部とデータ転送バス線とSRAMアレイ
部の配線の構成図である。
ブロック図である。
体的な構成を示す図である。
イアウトの中のDRAMアレイ110−1の具体的なア
レイ構成の一例を示す図である。
分)について、転送バス線とビット線の接続関係を詳細
に示す一例の図である。
である。
構成を示す図である。
である。
列デコーダの具体的構成の一例を示す図である。
の一例を示す図である。
の一例を示す図である。
の一例を示す図である。
の一例を示す図である。
のデータ転送バス線と、DRAMビット線選択回路とS
RAMセルとの関係を示す構成図である。
を示す信号波形図である。
の具体的構成の一例を示す図である。
ある。
プ回路の具体的回路例を示す図である。
めの接続回路の具体的な回路例を示す図である。
めの接続回路の具体的な回路例を示す図である。
めの接続回路の具体的な回路例を示す図である。
な回路構成の一例を示す図である。
な回路構成の一例を示す図である。
の具体的な回路の一例を示す図である。
の一例を示す信号波形図である。
御回路とSRAMアレイの回路構成の一例を示すブロッ
ク図である。
制御回路とSRAMアレイの内部の動作の一例を示す信
号波形図である。
成の一例を示す図である。
具体的構成の一例を示す図である。
される電源電圧の構成の一例を示す図である。
される電源電圧の構成の一例を示す図である。
存のシミュレーション結果を示す図である。
アレイ部の具体的構成の一例を示す図である。
RAMセルのデータを読み出す場合の内部の動作の一例
を示す信号波形図である。
作の一例を示す信号波形図である。
めのSRAM行制御回路の具体的構成の一例を示す図で
ある。
す機能の内部動作の一例を示す信号波形図である。
/ライト(3)コマンドと各入力端子状態の対応表を示
す図である。
一例を示す信号波形図である。
に示す図である。
回路の構成を示すブロック図である。
回路の回路図である。
である。
回路図である。
である。
の回路図である。
である。
成を概略的に示すブロック図である。
続回路 313 SRAMビット線SBLと接続するための接
続回路 315 バランサ 316,317 フリップフロップ回路の接点 318 バランサ 350 SRAM内部行アドレスラッチ回路 351 カウンタ回路 352 マルチプレクサ 390 第一のSRAM列デコーダ 391 第二のSRAM列デコーダ 392 第一のSRAM列アドレスバッファ 393 第二のSRAM列アドレスバッファ 394 データバッファ(SRAMセル) 395 第一のデータラッチ回路 396 第二のデータラッチ回路 397 データ入出力線とデータバッファ(SRAM
セル)との接続を行う選択スイッチ 410 内部クロック発生回路 420 コマンドデコーダ 421 入力信号バッファ 422 コマンド判定回路 430 コントロールロジック 431 DRAM部制御回路 432 転送制御回路 433 SRAM部制御回路 440 アドレス制御回路 450 レジスタ 460 DRAMアドレスラッチ回路 470 マルチプレクサ 480 内部アドレスカウンタ回路 490 リフレッシュ制御回路 495 DRAM内部列アドレスラッチ回路 498 転送バス制御回路 501 デコード回路 502 取り込み用ロジック 503 レジスタ 504 マルチプレクサ 505 データ入出力様式記憶部 506 カウンタ回路 507 SRAM内部列アドレスラッチ回路 508 マルチプレクサ 509 デコード回路 601 DRAMアレイ部 602 SRAMアレイ部 603 電源電圧変換回路 9110 マルチプロセスシステム 9111 処理装置 9112 キャッシュメモリ 9113 キャッシュ制御装置 9114 システムバス 9115 メインメモリ 9116 メモリ制御装置 9201 DRAMアレイ 9202 SRAMアレイ 9203 双方向転送ゲート回路 9301〜9304 ゲート回路 9305 ラッチ回路 9306 アンプ回路 9307 ゲート回路 DMC ダイナミック型メモリセル N1 メモリトランジスタ C1 メモリキャパシタ DWL DRAMワード線 DBL DRAMビット線 DSA センスアンプ DSAP センスアンプ制御信号 DSAN センスアンプ制御信号 iCLK 内部クロック信号 iA0〜iA13 内部アドレス信号 iADR0〜iADR12 DRAM内部行アドレス
信号 iAD13 バンク選択信号 DBSW DRAMビット線選択回路 DBS1〜DBS4 DRAMビット線選択信号 TBL データ転送バス線 TSW データ転送回路 GTL グローバルデータ転送バス線 iADC5〜iADC6 DRAM列アドレス信号 TE データ転送活性化信号 DMB1〜DMB16 メモリセルブロック DRB1〜DRB16 DRAM行デコーダ SAB1〜SAB17 (センスアンプ+DRAMビ
ット線選択回路+データ転送回路)ブロック SWTR スイッチングトランジスタ ADRL DRAM行アドレスラッチ信号 ADCL DRAM列アドレスラッチ信号 N100〜N115,N200,N201,N210〜
N215,N230〜N235,N250,N251,
N260,N262,N264,N280 Nチャネル
型MOSトランジスタ P100〜P103 Pチャネル型MOSトランジス
タ R100,R101 抵抗 SMC SRAMメモリセル SBL SRAMビット線 TWL1〜TWL16 SRAMセルデータ転送用行
選択信号 SWL1〜SWL16 SRAMセル読み書き用行選
択信号 iASR0〜iASR3 SRAM内部行アドレス信
号 SSL1〜SSL128 SRAM列デコーダ出力信
号 iASC4〜iASC10 内部SRAM列アドレス
信号 SIO データ入出力線 GIO グローバルデータ入出力線 RWL リードライトバス線 SPE フリップフロップ回路制御信号 SNE フリップフロップ回路制御信号 SRWL 読み出し用行選択信号 SRBL SRAM読み出し用ビット線 SWBL SRAM書き込み用ビット線 SWWL 書き込み用行選択信号 ASRL SRAM内部行アドレスラッチ信号 ASCL SRAM内部列アドレスラッチ信号 CLKUP 内部カウントアップ信号 SCE SRAM内部列アドレスラッチ回路制御信号 SCSL SRAM列アドレスマルチプレクサ制御信
号 CRE イネーブル信号 VEXT 外部電源電圧 VINT 内部電源電圧 TCSL テンポラリ用行選択回路制御信号 SRE SRAM内部行アドレスラッチ回路制御信号 SRSL SRAM行アドレスマルチプレクサ制御信
号 SRUP カウンタ回路351の内部カウントアップ
信号
Claims (10)
- 【請求項1】 主記憶部と複数の記憶セル群からなる副
記憶部を有し、前記主記憶部と前記複数の記憶セル群か
らなる副記憶部との間に双方向のデータ転送回路を有す
る半導体記憶装置において、前記副記憶部は各々の前記
複数の記憶セル群に対しデータ入出力様式を独立に設定
可能なように複数のレジスタを備えるものであり、前記
主記憶部と前記複数の記憶セル群からなる副記憶部とは
電源電圧が異なることを特徴とする半導体記憶装置。 - 【請求項2】 特許請求項1において、主記憶部と副記
憶部のどちらかまたは両方の電源電圧は、外部電源端子
から供給された電圧を内部電源電圧変圧回路で所定電圧
に変換して供給されることを特徴とする半導体記憶装
置。 - 【請求項3】 特許請求項1において、主記憶部と副記
憶部の電源電圧は、外部電源端子から供給されることを
特徴とする半導体記憶装置。 - 【請求項4】 特許請求項1において、電源電圧の高低
は、主記憶部<副記憶部≦その他周辺回路の関係にある
ことを特徴とする半導体記憶装置。 - 【請求項5】 DRAMアレイ部と、複数の記憶セル群
及び前記複数の記憶セル群の夫々に対応して入出力モー
ドを設定するSRAM制御回路を備えるSRAMアレイ
部とを有する半導体記憶装置であって、前記DRAMア
レイ部と前記SRAMアレイ部に供給される電源電圧が
異なることを特徴とする半導体記憶装置。 - 【請求項6】 前記DRAMアレイ部と前記SRAMア
レイ部のどちらかまたは両方の電源電圧は、外部電源端
子から供給された電圧を内部電源電圧変圧回路で所定電
圧に変換して供給されることを特徴とする請求項5記載
の半導体記憶装置。 - 【請求項7】 前記DRAMアレイ部と前記SRAMア
レイ部の電源電圧は、外部電源端子から供給されること
を特徴とする請求項5記載の半導体記憶装置。 - 【請求項8】 前記電源電圧の高低は、DRAMアレイ
部<SRAMアレイ部<その他周辺回路の関係にあるこ
とを特徴とする請求項5記載の半導体記憶装置。 - 【請求項9】 前記電源電圧の高低は、DRAMアレイ
部<SRAMアレイ部=その他周辺回路の関係にあるこ
とを特徴とする請求項5記載の半導体記憶装置。 - 【請求項10】 前記SRAM制御回路は、夫々が前記
記憶セル群の夫々に対応して前記入出力モードが設定さ
れる複数のレジスタを備えることを特徴とする請求項5
記載の半導体記憶装置。
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