KR19990086386A - 계층적 비트라인 구조를 갖는 반도체 메모리장치 - Google Patents

Abstract

본 발명은 계층적 비트라인 구조를 갖는 반도체 메모리장치에 관한 것으로, 특히 각각 로컬 비트라인을 갖춘 다수개의 블럭으로 나누어지며, 상기 각각의 블럭들과 센스앰프 사이에 연결된 글로벌 비트라인과, 블럭 선택신호에 의해 선택된 메모리 셀 어레이 블럭의 로컬 비트라인과 상기 글로벌 비트라인을 선택적으로 연결하는 스위칭 수단을 추가로 구비하는 메모리 셀 어레이와; 외부입력 로오 어드레스신호를 입력받은 후 이를 디코딩하여 상기 메모리 셀 어레이의 해당 워드라인을 활성화시키는 로오 디코더와; 상기 메모리 셀 어레이에 저장된 데이타를 감지·증폭하여 외부로 전달하는 센스앰프를 구비하여 비트라인을 계층적으로 배치하고 이를 영역별로 동작시키므로써, 센싱동작시의 전류소모를 감소시켜 센싱시에 유발되는 칩내의 파워 노이즈를 줄일 수 있게되어 회로동작을 안정화한 계층적 비트라인 구조를 갖는 반도체 메모리장치에 관한 것이다.

Description

계층적 비트라인 구조를 갖는 반도체 메모리장치

본 발명은 계층적 비트라인 구조를 갖는 반도체 메모리장치에 관한 것으로, 보다 상세하게는 비트라인을 계층적으로 배치하고 이들을 영역별로 동작시키므로써 센싱동작시에 소모되는 전력을 감소시킨 계층적 비트라인 구조를 갖는 반도체 메모리장치에 관한 것이다.

일반적으로, 반도체 소자가 고집적화되면서 셀의 크기는 작아지고, 반면 칩의 면적을 줄이기 위하여 단위 센스앰프에 연결되는 셀의 수는 많아진다. 그리고, 반도체 메모리장치의 경우 한번의 센싱동작에 의해 동작하는 센스앰프의 수가 증가해 결과적으로 전력소모가 많아지게 되는데, 이 경우 소모되는 전력의 양은 센스앰프에 연결된 비트라인의 캐패시턴스값과 한번에 동작하는 전체 센스앰프 수의 곱에 비례한다.

뿐만 아니라, 64M DRAM이후 256M DRAM부터는 DRAM 칩 사이즈의 증가에 의해 종래와 같은 워드라인, 비트라인 및 데이타 버스라인 구조로는 고속화 및 저전력화에 한계가 있다는 인식이 증가하면서 회로의 배치와 배선구동에 계층화의 개념을 도입하여 부하 캐패시턴스 용량을 줄여주어 지연시간을 줄이려는 시도가 활발히 진행되고 있는 실정이다.

도 1 은 종래 반도체 메모리장치에서의 비트라인의 배치를 나타낸 도면으로, 기본 동작은 다음과 같다.

로오 디코더(row decoder : 20)로 인가되는 어드레스신호에 의하여 메모리 셀 어레이(10)에서 하나의 워드라인(word line :WL)이 선택되면, 상기 워드라인에 연결된 셀에서 비트라인(bit line : BL)으로 전위가 인가되어 두 비트라인(BL, /BL)에는 미세한 전위차가 발생하고, 이 후 센스앰프(30)가 동작하게 되면 상기 두 비트라인(BL, /BL)의 미세한 전위차가 전원전위(Vcc)와 접지전위(Vss)로 증폭되어 상기 센스앰프(30)와 연결된 데이타 버스라인(DB, /DB)으로 데이타가 전달되어 외부로 출력된다.

그런데, 상기 도 1 에 도시된 구조를 갖는 종래의 반도체 메모리장치에서는 소모전력이 전체 비트라인의 캐패시턴스를 1/2Vcc전위에서 전원전위(Vcc)와 접지전위(Vss)로 만드는 데 사용되는 전력으로, 이는 비트라인의 길이에 비례하고 또, 상기 비트라인에 연결된 셀의 수와 비례한다. 왜냐하면, 비트라인의 캐패시턴스 용량을 구성하는 주된 요소가 비트라인에 연결된 접합 캐패시턴스이기 때문이다.

그리고, 반도체 메모리장치가 고집적화 되면서 캐패시턴스도 증가하게 되는데, 이 경우 고집적화로 인하여 하나의 센스앰프에 연결된 비트라인에 연결된 셀의 수가 많아지면서 동작시 소모되는 전력이 커져서 소모전류가 증가하게 되고, 또한 전류의 변화량이 많아져 노이즈로 인한 오동작이 유발되며, 발생되는 열로 인하여 신뢰성이 저하되는 문제점이 있다.

그리고, 비저항이 큰 폴리실리콘 등으로 형성된 길이가 긴 배선에서는 RC 딜레이가 커서 전파지연이 심한 문제가 있다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 센싱 전류를 줄임으로써 센싱시에 유발되는 칩내의 파워 노이즈를 감소시켜 동작을 안정화시킨 계층적 비트라인 구조를 갖는 반도체 메모리장치를 제공하는데 있다.

도 1 은 종래 반도체 메모리장치에서의 비트라인의 배치를 나타낸 도면

도 2 는 본 발명의 제1 실시예에 따른 계층적 비트라인 구조를 갖는 반도체 메모리장치를 나타낸 도면

도 3 은 본 발명의 제2 실시예에 따른 계층적 비트라인 구조를 갖는 반도체 메모리장치를 나타낸 도면

<도면의 주요부분에 대한 부호의 설명>

10 : 메모리 셀 어레이 20 : 로오 디코더

30 : 센스 앰프 A, B : 메모리 셀 어레이 블럭

상기 목적을 달성하기 위하여, 본 발명에 의한 계층적 비트라인 구조를 갖는 반도체 메모리장치는 각각 로컬 비트라인을 갖춘 다수개의 블럭으로 나누어지며, 상기 각각의 블럭들과 센스앰프 사이에 연결된 글로벌 비트라인과, 블럭 선택신호에 의해 선택된 메모리 셀 어레이 블럭의 로컬 비트라인과 상기 글로벌 비트라인을 선택적으로 연결하는 스위칭 수단을 추가로 구비하는 메모리 셀 어레이와; 외부입력 로오 어드레스신호를 입력받은 후 이를 디코딩하여 상기 메모리 셀 어레이의 해당 워드라인을 활성화시키는 로오 디코더와; 상기 메모리 셀 어레이에 저장된 데이타를 감지·증폭하여 외부로 전달하는 센스앰프를 구비하는 것을 특징으로 한다.

그리고, 상기 센스앰프는 상기 메모리 셀 어레이의 한 쪽 방향으로만 연결되어 구성될 수 도 있고, 또 다른 경우로는, 상기 메모리 셀 어레이의 양쪽 방향 각각에 따로 연결되어 이들이 교대로 출력라인에 연결되도록 구성될 수도 있다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 2 는 본 발명의 제1 실시예에 의한 계층적 비트라인 구조를 갖는 반도체 메모리장치를 나타낸 도면으로, 2개의 블럭(A, B)으로 나누어져 센스앰프(30)에 의해 센싱동작하는 메모리 셀 어레이(10)와, 상기 메모리 셀 어레이(10)를 이루는 2개의 블럭(A, B)에 각각 따로 연결된 로컬 비트라인(local bit line : BL_A, /BL_A, BL_B, /BL_B)과, 상기 메모리 셀 어레이(10)와 센스앰프(30) 사이에 연결된 글로벌 비트라인(global bit line : BL_G, /BL_G)과, 블럭 선택신호(s1, s2)에 의해 상기 2개의 메모리 셀 어레이 블럭(A, B) 중 선택된 하나의 블럭의 로컬 비트라인(local bit line)과 상기 글로벌 비트라인(global bit line)을 선택적으로 연결하여 센스앰프(30)에 연결하는 스위칭소자인 N채널 모스 트랜지스터(MN1∼MN4)로 구성된다.

동 도면에서는 메모리 셀 어레이(10)를 2개의 블럭(A, B)으로 나눈 경우에 대해 도시하고 있지만, 이를 n개의 블럭에 대해 일반화할 수 있다.

또한, 동 도면에서는 블럭 선택신호(s1, s2)에 의해 선택된 블럭의 로컬 비트라인(local bit line)을 센스앰프(30)와 연결된 글로벌 비트라인(global bit line)에 선택적으로 연결하는 스위칭소자로 N채널 모스 트랜지스터(MN1∼MN4)를 사용하고 있어 상기 N채널 모스 트랜지스터(MN1∼MN4)의 게이트로 인가되는 전위는 전원전위보다 문턱전압(threshold voltage : Vt) 이상 높은 전위로 한정된다.

그리고, 상기 로컬 비트라인(local bit line)으로는 폴리실리콘층이 사용되고, 글로벌 비트라인(global bit line)으로는 금속층이 사용된다. 그래서 본 발명에 의한 계층적 비트라인 구조를 갖는 반도체 메모리장치는 금속층을 3개 이상 사용하는 경우에 사용될 것이다.

그리고, 도 3 은 본 발명의 제2 실시예에 따른 계층적 비트라인 구조를 갖는 반도체 메모리장치를 나타낸 도면으로, 상기 도 2 에 도시된 제1 실시예에서는 센스앰프(30)가 메모리 셀 어레이(10)의 한쪽에 배치된 경우를 나타낸 데 반해, 센스앰프(30)를 메모리 셀 어레이의 양쪽에 위치시켜 이들을 교대로 연결하도록 한 구조로, 기본 동작은 동일하다고 할 수 있다.

이하, 상기 구성으로 이루어지는 본발명의 동작을 도 2 에 도시된 제 1 실시예를 중심으로 하여 살펴보기로 한다.

우선, 로오 디코더(row decoder : 20)로 인가되는 어드레스신호에 의해 하나의 워드라인(word line :WL)이 선택되어, 블럭(여기서는 A 블럭 설정.)의 한 워드라인(WL1)이 동작하는 경우, 상기 워드라인(WL1)에 연결된 로컬 비트라인(local bit line:BL_A, /BL_A)으로 전위가 인가된다. 그 후, 블럭(A)의 블럭 선택신호(s1)로 전원전위보다 문턱전압(threshold voltage:Vt) 이상 높은 전위가 인가되어 스위칭 소자인 N채널 모스 트랜지스터(MN1,MN2)가 턴-온되면서, 블럭(A)의 로컬 비트라인(BL_A,/BL_A)과 센스앰프에 연결된 글로벌 비트라인(BL_G,/BL_G)을 선택적으로 연결하게 된다.

그 후, 상기 글로벌 비트라인(BL_G,/BL_G)에 선택적으로 연결된 한 메모리 셀 어레이 블럭(A)의 로컬 비트라인의 미세한 전위차가 센스앰프(30)에 의해 센싱동작하여 각각 전원전위(Vcc)와 접지전위(Vss)로 증폭되고, 데이타 버스라인(DB, /DB)을 통해 데이타가 외부로 출력되는 것이다.

상기 동작은 B 블럭의 경우에도 동일하므로, 이하 생략하기로 한다.

그래서, 센스앰프(30)에 의한 한번의 센싱 동작시, 상기 센스앰프와 연결된 모든 비트라인이 아니라 일정 영역의 비트라인 만이 센싱동작에 관여하기 때문에 센싱동작시의 전력소모 및 전력변화에 따른 노이즈를 감소시킬 수 있게 되는 것이다.

이상에서 설명한 바와같이 본 발명에 따른 계층적 비트라인 구조를 갖는 반도체 메모리장치에 의하면, 비트라인을 계층적으로 배치하고 이를 영역별로 동작시키므로써 센싱동작시의 전력소모를 감소시킬 수 있는 매우 뛰어난 효과가 있다.

또한, 센싱전류를 줄임으로써 센싱시에 유발되는 칩내의 파워 노이즈를 줄일 수 있게 되어 동작을 안정화시킬 수 있는 매우 뛰어난 효과가 있다.

그리고, 센싱 전류가 적기 때문에 셀프 리프레쉬시의 전류소모가 적어서 개발이 용이해지는 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

1. 다수개의 메모리 셀 어레이와, 외부입력 로오 어드레스신호를 입력받은 후 이를 디코딩하여 상기 메모리 셀 어레이의 해당 워드라인을 활성화시키는 로오 디코더와, 상기 메모리 셀 어레이에 저장된 데이타를 감지·증폭하여 외부로 전달하는 센스앰프를 구비한 반도체 메모리장치에 있어서,

   상기 메모리 셀 어레이는 각각 로컬 비트라인을 갖춘 다수개의 블럭으로 나누어져 상기 각각의 블럭들과 상기 센스앰프 사이에 연결된 글로벌 비트라인과, 블럭 선택신호에 의해 선택된 메모리 셀 어레이 블럭의 로컬 비트라인과 상기 글로벌 비트라인을 선택적으로 연결하는 스위칭 수단을 추가로 구비하며;

   상기 센스앰프는 상기 메모리 셀 어레이의 한쪽 방향으로만 연결되어 구성되는 것을 특징으로 하는 계층적 비트라인 구조를 갖는 반도체 메모리장치.
2. 제 1 항에 있어서,

   상기 센스앰프는 상기 다수개의 메모리 셀 어레이의 양쪽 방향에 각각 설치되어 이들이 교대로 출력라인에 연결되는 것을 특징으로 하는 계층적 비트라인 구조를 갖는 반도체 메모리장치.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 로컬 비트라인은 폴리실리콘층을 사용하는 것을 특징으로 하는 계층적 비트라인 구조를 갖는 반도체 메모리장치.
4. 제 1 항 또는 제 2 항에 있어서,

   상기 글로벌 비트라인은 금속층을 사용하는 것을 특징으로 하는 계층적 비트라인 구조를 갖는 반도체 메모리장치.
5. 제 1 항 또는 제 2 항에 있어서,

   상기 로컬 비트라인은 폴리실리콘층을, 상기 글로벌 비트라인은 금속층을 사용하는 것을 특징으로 하는 계층적 비트라인 구조를 갖는 반도체 메모리장치.
6. 제 1 항 또는 제 2 항에 있어서,

   상기 블럭 선택신호는 상기 메모리 셀에 저장된 고전위보다 일정전위 이상 높은 전위로 인가되는 것을 특징으로 하는 계층적 비트라인 구조를 갖는 반도체 메모리장치.
7. 제 1 항 또는 2 항에 있어서,

   상기 스위칭 소자는 모스 트랜지스터로 구현한 것을 특징으로 하는 계층적 비트라인 구조를 갖는 반도체 메모리장치.
8. 제 7 항에 있어서,

   상기 모스 트랜지스터는 N채널 모스 트랜지스터인 것을 특징으로 하는 계층적 비트라인 구조를 갖는 반도체 메모리장치.