JP4160447B2 - 電子部品およびモジュールならびにモジュールの組み立て方法、識別方法および環境設定方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電子部品、複数の電子部品を積層して組み立てられるモジュール、そのモジュールを組み立てる方法、組み立てられたモジュールを識別する方法、および組み立てられたモジュールの動作環境を設定する方法に関する。
【０００２】
【従来の技術】
図２３は、第１の従来の技術のモジュール１を示す斜視図である。大規模集積回路（ＬＳＩ）２の高密度実装を実現するために、ＬＳＩ２を積層してモジュール１を形成している。モジュール１は、ＬＳＩ２がテープキャリア３に搭載されてテープキャリアパッケージ（ＴＣＰ）４が構成され、これらＴＣＰ４が積層されている。このモジュール１では、テープキャリア３の構成によって、各ＬＳＩ２を識別できるように構成されている。
【０００３】
各ＬＳＩ２は、ＬＳＩを選択して指定する情報を入力するためのチップ側選択端子５と、実行すべき処理動作に関連する情報を入出力するためのチップ側一般端子６とを有し、図示しない回路基板から、チップ側一般端子６に処理動作の指令が与えられるとともに、チップ側選択端子５に処理動作を実行するＬＳＩ２を指定する情報が与えられ、指定されたＬＳＩ２が、処理動作を実行するように構成されている。
【０００４】
各ＬＳＩ２のチップ側選択端子５は、テープキャリア３に形成される配線７を介して、回路基板に形成される基板側選択端子８に、個別に接続される。また各ＬＳＩ２のチップ側一般端子６は、テープキャリア３に形成される配線９を介して、回路基板に形成される基板側一般端子１０に、共通に接続される。チップ側選択端子５を基板側選択端子８に個別に接続するために、回路基板にはＬＳＩの個数と同数の基板側選択端子８ａ〜８ｃ（総称するときは、符号８）が形成され、配線７が各基板側選択端子８ａ〜８ｃのいずれとも接続可能な配線部分を有する冗長なパターンに形成されており、必要な配線部分だけを残して、不要な部分を切断除去することで、各チップ側選択端子５が、各基板側選択端子８ａ〜８ｃのいずれかに個別に接続される。このようにして、回路基板から各ＬＳＩ２を個別に指定することができる（たとえば特許文献１参照）。
【０００５】
図２４は、第２の従来の技術における基板と下段チップとの接続構造を示す斜視図である。図２５は、第２の従来の技術における基板と中段チップとの接続構造を示す斜視図である。図２６は、第２の従来の技術における基板と上段チップとの接続構造を示す斜視図である。図２４〜図２６には、理解を容易にするために、ＬＳＩに貫通して形成される端子と、この端子とＬＳＩ内部の回路までの配線のみを図示し、ＬＳＩにおける他の構成、たとえば層間絶縁膜などは図示しない。
【０００６】
第１の従来の技術のように、ＴＣＰを用いる場合には、テープキャリア３による信号遅延によってＬＳＩの性能が十分発揮できない問題点があり、これを解決して、ＬＳＩの高速高機能化を図ることができる第２の従来の技術として、ＬＳＩに表裏を貫通する端子を設けて、テープキャリアを用いることなく、ウエハ状態またはチップ状態で積層し、モジュール化する技術が知られている。この第２の従来の技術においても、積層される各ＬＳＩを第１の従来の技術と同様に回路基板から指定できるように構成しなければならない。
【０００７】
各ＬＳＩには、内部回路に接続されるチップ側接続端子に相当するコンタクト部１４が形成されている。各ＬＳＩには、ＬＳＩの個数と同数の接続端子１５ａ〜１５ｃが、ＬＳＩを厚み方向に貫通して形成されている。各接続端子１５ａ〜１５ｃは、各ＬＳＩを回路基板に個別に接続するための端子であり、回路基板に形成されるＬＳＩの個数と同数の基板側接続端子に接続されている。各ＬＳＩのコンタクト部１４は、ＬＳＩに設けられる各配線１６ａ〜１６ｃによって、相互に異なる接続端子１５ａ〜１５ｃに接続され、これによって各ＬＳＩのコンタクト部１４が、各基板側選択端子に個別に接続される。
【０００８】
さらに第３の従来の技術として、複数のセグメントを積層する技術が知られている。この技術では、各セグメントの端子を、導電性を有する接着剤によって、各端子同士を電気的に接続するとともに、各セグメントを機械的に接続している（たとえば特許文献２参照）。
【０００９】
【特許文献１】
特開平２−２９００４８号公報
【特許文献２】
特表２００１−５１４４４９号公報
【００１０】
【発明が解決しようとする課題】
第２の従来の技術は、第１の従来の技術の課題を解決することができるが、ＬＳＩを同一の姿勢に配置して積層しているので、前述のようにコンタクト部１４と各接続端子１５ａ〜１５ｃとを個別に接続する配線１６ａ〜１６ｃが必要になる。これら配線１６ａ〜１６ｃは、各ＬＳＩに形成しておかなければならず、ことなる構成のチップになってしまう。したがって製造プロセスにおいて、別チップとして作成する必要がある。
【００１１】
異種のチップを積層する場合においては、元来、異なる構成のチップであるので問題はないが、たとえばメモリチップを多数積層して大容量メモリを実現する場合などにおいては、積層しなければ同一構成のメモリチップでよいにも拘わらず、積層するがゆえに、前述のように別チップとして、積層する数だけ構成の異なるチップとして作成する必要があり、極めて余分な手間が必要になる。
【００１２】
このような課題は、第１および第３の従来の技術においても解決することができない。
【００１３】
本発明の目的は、同一の構成で、複数層に積層してモジュールを組み立てることができる電子部品を提供することである。
【００１４】
【課題を解決するための手段】
本発明は、内部回路を有し、複数層に積層してモジュールを組み立てるための電子部品であって、
共通接続端子群と、個別接続端子群とを有し、
共通接続端子群は、予め定める設定回数の回転対称性を有して配置され、内部回路に接続される複数の端子を有し、共通接続端子群の各端子は、積層される他の電子部品における端子と共通にモジュール外の部品に接続すべき端子であり、積層方向両側の表面部に、他の電子部品の共通接続端子群が有する端子と接続するための接続部が形成され、
個別接続端子群は、前記設定回数の回転対称性を有して配置され、少なくとも１つの特定端子および残余の関連端子を備える複数の端子を有し、特定端子が内部回路に接続され、特定端子は、積層される他の電子部品における特定端子とは個別にモジュール外の部品に接続すべき端子であり、積層方向両側の表面部の少なくともいずれか一方に、他の電子部品の個別接続端子群が有する端子と接続するための接続部が形成され、関連端子は、積層される他の電子部品における特定端子に関連して設けられる端子であり、積層方向両側の表面部に、他の電子部品の個別接続端子群が有する端子と接続するための接続部が形成され、
共通電極端子群および個別接続端子群に設けられる各端子は、前記設定回数の回転対称性に加えて、回転対称中心を通る対称線に関して線対称性を有して配置され、
複数の電子部品を積層するにあたって、少なくとも１つの電子部品が、積層方向一方側の表面部を一方向に向け、残余の電子部品が、積層方向他方側の表面部を一方向に向けて積層されることを特徴とする電子部品である。
【００１５】
本発明に従えば、共通接続端子群の各端子は、予め定める設定回数の回転対称に形成されているとともに、積層方向両側の表面部に接続部が形成されている。また個別接続端子群の各端子は、予め定める設定回数の回転対称に形成され、そのうちの少なくとも１つの特定端子は、積層方向両側の表面部のうち少なくともいずれか一方に接続部が形成され、残余の関連端子は、積層方向両側の表面部に接続部が形成されている。
【００１６】
このように対称配置に端子が形成される電子部品は、３６０度を前記設定回数で除した角度ずつ相互にずらして積層することによって、共通電極端子群の各端子が、モジュール外の部品に共通に接続され、個別接続端子群の特定端子が、モジュール外の部品に個別に接続されるモジュールを組み立てることができる。これによって複数の電子部品を積層してモジュールを組み立てるにあたって、異なる構成の電子部品を用意しなくても、同一構成の電子部品を用いことができる。したがって積層してモジュールを組み立てるための電子部品の製造の手間を少なくし、電子部品を容易に製造することができる。
【００２０】
また、共通電極端子群および個別接続端子群に設けられる各端子が、回転対称中心を通る対称線に関して線対称性を有しており、電子部品は、積層方向に関して反転させて積層することもでき、この状態であっても、共通電極端子群の各端子が、モジュール外の部品に共通に接続され、個別接続端子群の特定端子が、モジュール外の部品に個別に接続されるモジュールを組み立てることができる。したがって層数が前記設定回数の２倍以下のモジュールを容易に形成することができる。
【００２１】
また本発明は、複数の電子部品を積層するにあたって、２つの電子部品の主面同士を対向させ、前記対向させた電子部品ペアーがさらに複数積層されることを特徴とする。
【００２２】
本発明に従えば、２つの電子部品の主面を対向させ、つまり積層方向一方側の表面部を互いに対向させて形成される電子部品ペアーを、３６０度を前記設定回数で除した角度ずつ相互にずらして積層することによって、層数が前記設定回数の２倍以下のモジュールを容易に形成することができる。
【００２３】
また本発明は、特定端子は、積層方向両側の表面部のいずれか一方にだけ、他の電子部品の個別接続端子群が有する端子と接続するための接続部が形成されることを特徴とする。
【００２４】
本発明に従えば、特定端子は、積層方向両側の表面部のいずれか一方にだけ接続部が形成されており、モジュール外の部品に接続される部分を少なくすることができる。これによってモジュール外の部品からモジュールを駆動するにあたってモジュールの負荷を小さくすることができ、モジュールの高速高機能化に寄与することができる。
【００２５】
また本発明は、外形形状が、前記設定回数と同一の角数の正多角形であることを特徴とする。
【００２６】
本発明に従えば、外形形状が、前記設定回数と同一の角数の正多角形であるので、電子部品を積層した場合に、周縁部を揃えて積層することができる。これによってモジュールを配置するために必要な占有空間を可及的に小さくすることができる。
【００２７】
また本発明は、個別接続端子群は、特定端子が、モジュール外の部品からの出力要求に対して、有効を表す情報を出力する内部回路に接続され、関連端子が、モジュール外の部品からの出力要求に対して、モジュール外の部品において有効を表す情報よりも優先される無効を表す情報を出力する状態と、関連端子に対して非干渉の状態とに切換えられる内部回路に接続される姿勢情報出力端子群を含むことを特徴とする。
【００２８】
本発明に従えば、個別接続端子群の１つとして姿勢情報出力端子群を有しており、この姿勢情報出力端子群の関連端子を切換えながら、各端子にモジュール外の部品からの出力要求に対して、各特定端子から有効を表す情報を出力することによって、モジュール外の部品に、各電子部品の特定端子の位置の情報を与えることができる。これによってモジュール外の部品に、各電子部品の姿勢を表す情報を与えることができる。
【００２９】
また本発明は、各電子部品は、モジュール外の部品から与えられる設定指令に基づいて、各電子部品の積層状態に対応する動作環境を設定する内部回路を有し、
共通接続端子群は、各電子部品に積層状態に対応する動作環境を設定する指令である設定指令が、モジュール外の部品から与えられる指令入力端子を備える指令入力端子群を含むことを特徴とする。
【００３０】
本発明に従えば、積層状態に対応する動作環境を設定する内部回路を有するとともに、共通接続端子群の１つとして指令入力端子群を有している。指令入力端子群に、モジュール外の部品から設定指令が与えられると、内部回路によって、積層状態に対応する動作環境が設定される。これによって複数の電子部品を積層してモジュールを形成した後、設定指令を与えて動作環境を設定することができ、好適に動作する利便性の高いモジュールを組み立てることができる。
【００３１】
また本発明は、各電子部品を積層するにあたって位置決めに用いるアライメントマークが、前記端子の対称性と同一の対称性を有して配置されていることを特徴とする。
【００３２】
本発明に従えば、各電子部品を積層するにあたって位置決めに用いるアライメントマークが、前記対称性を有して配置されている。これによってモジュール外の部品に少なくとも１つのアライメントマークがあれば、各電子部品を、３６０度を前記設定回数で除した角度ずつ相互にずらした位置に位置決めすることができる。
【００３３】
また本発明は、電子部品は、半導体基板の少なくとも１主面部に内部回路が形成され、主面部から反対面に達する導電路によって前記共通接続端子群および個別接続端子群の各端子が形成される半導体素子であることを特徴とする。
【００３４】
本発明に従えば、前記半導体素子を複数積層して好適なモジュールを得ることができる。
【００３５】
また本発明は、前記複数の電子部品が積層されて形成されることを特徴とするモジュールである。
【００３６】
本発明に従えば、同一構成の複数の電子部品が積層されてモジュールが形成され、好適なモジュールを容易に得ることができる。
【００３７】
また本発明は、前記複数の電子部品を積層してモジュールを組み立てる方法であって、
各電子部品を、回転対称中心まわりに、３６０度を設定回数で除した角度ずつ姿勢を相互にずらして積層し、
積層方向に隣接する電子部品の端子の接続部同士を接続することを特徴とするモジュールの組み立て方法である。
【００３８】
本発明に従えば、複数の電子部品を、回転対称中心まわりに、３６０度を設定回数で除した角度ずつ姿勢を相互にずらして積層し、積層方向に隣接する電子部品の端子の接続部同士を接続する。これによって、共通電極端子群の各端子が、モジュール外の部品に共通に接続され、個別接続端子群の特定端子が、モジュール外の部品に個別に接続されるモジュールを組み立てることができる。このような高密度実装可能なモジュールを容易に組み立てることができる。
【００３９】
また本発明は、前記複数の電子部品を基板に積層してモジュールを組み立てる方法であって、
各電子部品を、基板に形成されるアライメントマークと、各電子部品に形成されるアライメントマークとの位置関係に基づいて、回転対称中心まわりに、３６０度を設定回数で除した角度ずつ姿勢を相互にずらして積層し、
積層方向に隣接する電子部品の端子の接続部同士を接続することを特徴とするモジュールの組み立て方法である。
【００４０】
本発明に従えば、複数の電子部品を、回転対称中心まわりに、３６０度を設定回数で除した角度ずつ姿勢を相互にずらして積層し、積層方向に隣接する電子部品の端子の接続部同士を接続する。これによって、共通電極端子群の各端子が、モジュール外の部品に共通に接続され、個別接続端子群の特定端子が、モジュール外の部品に個別に接続されるモジュールを組み立てることができる。このような高密度実装可能なモジュールを容易に組み立てることができる。
【００４１】
さらに電子部品には、端子の対称性と同一の対称性を有するアライメントマークが形成されており、基板に形成されるアライメントマークを用いて、位置決めすることができる。この位置決めにあたって、基板のアライメントマークは、少なくとも１つあればよい。電子部品は、基板に比べて高精度に形成され、アライメントマークも、電子部品のアライメントマークは、基板のアライメントマークに比べて高精度に形成される。電子部品のアライメントマークを前述のように対称性を有して形成することによって、精度の高い電子部品のアライメントマークをできるだけ利用して位置決めすることができ、高い精度で位置決めすることができ、高精度なモジュールを組み立てることができる。
【００４２】
また本発明は、電子部品は、半導体基板の少なくとも１主面部に内部回路が形成され、主面部から反対面に達する導電路によって前記共通接続端子群および個別接続端子群の各端子が形成される半導体素子であることを特徴とする。
【００４３】
本発明に従えば、前記半導体素子を複数積層して好適なモジュールを組み立てることができる。
【００４４】
また本発明は、前記複数の電子部品が、回転対称中心まわりに、３６０度を設定回数で除した角度ずつ姿勢を相互にずらして積層され、積層方向に隣接する電子部品の端子の接続部同士が接続されて組み立てられるモジュールを識別する方法であって、
各電子部品の姿勢情報端子群の各端子に出力要求を与えることによって、出力される有効および無効を表す情報に基づいて、各電子部品毎に姿勢情報端子群における特定端子の位置を検出して各電子部品の姿勢を検出し、各電子部品の積層状態によってモジュールを識別することを特徴とするモジュールの識別方法である。
【００４５】
本発明に従えば、姿勢情報端子群を有する複数の電子部品が積層されて組み立てられるモジュールに対して、姿勢情報端子群の各端子に出力要求を与える。これによって各電子部品の姿勢情報端子群における特定端子から有効を表す情報を得ることができ、その特定端子の位置を検出することができる。これによってモジュールにおける各電子部品の姿勢を検出することができ、モジュールにおける電子部品の配置構成を検出することができる。したがってこの配置構成の差異に基づいてモジュールを識別することができる。
【００４６】
また本発明は、電子部品は、半導体基板の少なくとも１主面部に内部回路が形成され、主面部から反対面に達する導電路によって前記共通接続端子群および個別接続端子群の各端子が形成される半導体素子であることを特徴とする。
【００４７】
本発明に従えば、前記半導体素子が複数積層されて組み立てられるモジュールを好適に識別することができる。
【００４８】
また本発明は、前記複数の電子部品が、回転対称中心まわりに、３６０度を設定回数で除した角度ずつ姿勢を相互にずらして積層され、積層方向に隣接する電子部品の端子の接続部同士が接続されて組み立てられるモジュールの動作環境を設定する方法であって、
指令入力端子群に、設定指令を与えて、各電子部品に積層状態に対応する動作環境を設定することを特徴とするモジュールの環境設定方法である。
【００４９】
本発明に従えば、指令入力端子群を有する複数の電子部品が積層されて組み立てられるモジュールに対して、指令入力端子群の各端子に設定指令を与える。各電子部品は、設定指令が与えられると、その設定指令に応答して動作環境を設定する。これによって各電子部品に動作環境を設定することができる。
【００５０】
また本発明は、電子部品は、半導体基板の少なくとも１主面部に内部回路が形成され、主面部から反対面に達する導電路によって前記共通接続端子群および個別接続端子群の各端子が形成される半導体素子であることを特徴とする。
【００５１】
本発明に従えば、前記半導体素子が複数積層されて組み立てられるモジュールに対して、各半導体素子に動作環境を設定することができ、好適なモジュールを得ることができる。
【００５２】
【発明の実施の形態】
図１は、本発明の実施の一形態のメモリチップ２０を示す正面図である。図２は、メモリチップ２０を用いて組み立てられるメモリモジュール２１を基板２２に搭載した状態で示す斜視図である。電子部品であるメモリチップ（以下「チップ」という場合がある）２０は、高密度実装を実現するために、複数のチップ２０を積層して、高容量かつ小形のメモリモジュール（以下「モジュール」という場合がある）２１を組み立てるために用いられる。
【００５３】
チップ２０は、板状に形成され、厚み方向に垂直な外形形状が正四角形状である。チップ２０は、半導体素子であり、半導体基板の少なくとも予め定める厚み方向一方側の表面部である主面部に内部回路（図示せず）が形成されて構成される。チップ２０の主面は、前記半導体基板の予め定める厚み方向一方側の一表面である。このチップ２０は、厚み方向を積層方向として、複数のチップ２０が、基板２２上に複数層に積層され、モジュール２１が基板２２に実装される。基板２２は、モジュール外の部品に相当する。図１には、チップ２０を厚み方向に見て示す。基板２２は、モジュール２１の各チップ２０の端子に接続される端子を有していれば、プリント配線板に代表される通常の回路基板でもよいし、端子ピッチを変換するためのいわゆるインターポーザ基板でもよい。
【００５４】
チップ２０は、複数、本実施の形態では、６つの端子群３１〜３６を有する。各端子群３１〜３６は、複数の端子をそれぞれ有しており、各端子群３１〜３６の各端子は、厚み方向に平行な回転対称中心軸線（以下「対称軸線」という場合がある）Ｌまわりの予め定める設定回数の回転対称性を有する位置に、Ｎ回対称（Ｎは２以上の整数）に配置されて形成されている。本実施の形態では、設定回数は８回であり、各端子群３１〜３６は、設定回数の自然数倍の個数の端子をそれぞれ有し、これらの各端子が８回の回転対称性を有する位置に、さらに具体的には、対称軸線Ｌまわりの略周方向に並ぶペリフェラル状に配置される。対称軸線Ｌは、チップ２０の中心軸線と一致していてもよいし、一致していなくてもよい。各端子群の端子は、前記主面部から厚み方向他表面である反対面に達する導電路によって形成される。導電路は、導電性材料によって形成される。
【００５５】
各端子群３１〜３６は、たとえばチップ指定端子群３１、主情報入出力端子群３２、姿勢情報出力端子群３３および指令入力端子群３６を含む。チップ指定端子群３１は、チップ２０を選択的に指定するための端子群である。主情報入出力端子群３２は、チップ２０に記憶される情報を入出力するための端子群である。姿勢情報出力端子群３３は、チップ２０の姿勢情報を出力するための端子群である。指令入力端子群３６は、チップ２０に動作環境を設定する指令である設定指令を入力するための端子群である。残余の端子群３４，３５は、その他の目的に用いられる端子群であってもよく、たとえば駆動電力を入力するための端子群であってもよい。
【００５６】
チップ指定端子群３１は、設定回数の１倍（設定回数と同一）である８個の端子であって、１つのチップ指定端子ＣＳと、残余７個の無接続端子ＮＣとの計８個の端子を有する。チップ指定端子ＣＳは、特定端子であり、チップ２０に設けられる内部回路（図示せず）に接続されている。無接続端子ＮＣは、関連端子であり、内部回路に対して非接続であり、同一の構成の端子である。
【００５７】
主情報入出力端子群３２は、設定回数の１倍である８個の主情報端子Ａ０〜Ａ７を有している。各主情報端子Ａ０〜Ａ７は、内部回路の相互に異なる回路部分に個別に接続されるが、各回路部分が等価な回路部分であり、各主情報端子Ａ０〜Ａ７は、等価な端子である。
【００５８】
姿勢情報出力端子群３３は、設定回数の１倍である８個の端子であって、１つの基準端子ＫＥＹと、残余７個のダミー端子ＤＭＹとの計８個の端子を有する。基準端子ＫＥＹは、特定端子であり、チップ２０に設けられる内部回路に接続されている。ダミー端子ＤＭＹは、関連端子であり、内部回路における同一回路部分に共通に接続される同一の構成の端子である。
【００５９】
指令入力端子群３６は、設定回数の１倍である８個の指令端子ＲＦＣＧを有している。各指令端子ＲＦＣＧは、内部回路における同一回路部分に共通に接続される同一構成の端子である。
【００６０】
残余の端子群３４，３５の各端子に関する詳細な説明は、省略する。
このような各端子群３１〜３６は、共通接続端子群と、個別接続端子群とに分類される。チップ指定端子群３１および姿勢情報出力端子群３３は、個別接続端子群であり、主情報入出力端子群３２および指令入力端子群３６は、共通接続端子群である。残余の端子群３４，３５は、その構成に基づいて、共通接続端子群および個別接続端子群のいずれかに分類される。たとえば端子群３４が、駆動電力を入力するための端子群である場合には、共通接続端子群である。
【００６１】
このような端子が形成される複数のチップ２０が、３６０度を設定回数で除した角度（以下「設定角度」という場合がある；図１および図２の例では８で除した４５度）ずつ、前記軸線Ｌまわりに、相互に姿勢をずらして積層される。ここで「相互に設定角度ずつずらす」とは、積層される複数のチップ２０のうちの任意の２つが、相互に設定角度の自然数倍の角度ずれていることを意味し、隣接するチップ同士が設定角度ずつずれている必要はない。したがって各チップ２０は、同一姿勢のチップ２０が存在しないように積層される。また積層数は、設定回数以下であればよく、本実施の形態では設定回数と同数の８層であり、８個のチップ２０を用いて８層のモジュール２１が構成される。
【００６２】
図３は、隣接するチップ２０間の端子の接続状態の一例を模式的に示す断面図である。図３には、チップ指定端子群３１および主情報入出力端子群３２の２つの端子群を例に挙げて示す。また図３では、理解を容易にするために、２つのチップに関して、チップ指定端子群３１の各端子ＣＳ，ＮＣを右側に並べて示し、主情報入出力端子群３２の各端子Ａ０〜Ａ７を左側に並べて示す。
【００６３】
各端子群３１〜３６の各端子は、チップ２０の厚み方向一方側の表面部に、端子基部が形成されている。各チップ２０を積層するにあたって、各チップ２０は、端子基部が形成される厚み方向一方側の表面部を一方向に向けて、具体的には端子基部を基板２２と反対側に向けるフェースアップの状態で、積層される。チップ指定端子群３１の各端子ＣＳ，ＮＣおよび主情報入出力端子群３２の各端子Ａ０〜Ａ７も、チップ２０の厚み方向一方側の表面部に、端子基部４０，４１が形成されている。
【００６４】
チップ指定端子ＣＳは、端子基部４０に連なり、チップ２０を貫通して厚み方向他方側の表面部に接続部４３が形成される。チップ指定端子ＣＳには、厚み方向一方側に、接続部が形成されていても形成されていなくてもよいが、本実施の形態では形成されていない。このようにチップ指定端子ＣＳには、厚み方向両側の表面部のうち少なくともいずれか一方だけ、具体的には、基板２２側の表面部にだけ接続部が形成されている。無接続端子ＮＣは、端子基部４０に連なり、厚み方向一方側の端部に、端子基部から厚み方向一方へ突出するバンプ状の接続部４２が形成されるとともに、チップ２０を貫通して厚み方向他方側の表面部に接続部４３が形成される。
【００６５】
このような構成によって、最も基板２２側に配置されるチップ２０のチップ指定端子ＣＳは、基板２２に形成されるチップ２０を指定するための基板側指定端子（図示せず）に直接接続され、残余のチップ２０のチップ指定端子ＣＳは、基板２２側に配置されるチップ２０の無接続端子ＮＣを介して基板側指定端子に接続される。このようにして各チップ指定端子ＣＳは、基板側指定端子に個別に接続される。チップ指定端子群３１は、基板２２によるチップ２０の指定のために用いられる端子群であり、前述のような構成によって基板２２から、各チップ２０を指定するための情報を与えることができる。
【００６６】
またチップ指定端子ＣＳは、基板２２と反対側へのチップ２０に対する接続部を有していない。このような構成によって、基板２２の基板側指定端子に対する接続を必要最小限に抑え、基板２２からみたモジュール２１の負荷が小さくなり、円滑な処理が可能な好適なモジュール２１を実現することができる。本実施の形態ではフェースアップの状態であるが、本発明の他の実施の形態として、各チップ２０が、端子基部を基板２２側に向けるフェースダウンの状態で積層されてもよく、この場合、チップ指定端子ＣＳに、チップ２０を貫通する厚み方向他方側の接続部を設けずに、バンプ状の厚み方向一方側の接続部だけを形成するようにして、モジュール２１の負荷を小さくできる効果を同様に達成することができる。
【００６７】
各主情報端子Ａ０〜Ａ７は、アドレス線などとも呼ばれる端子であり、端子基部４１に連なり、厚み方向一方側の端部に、端子基部から厚み方向一方へ突出するバンプ状の接続部４４が形成されるとともに、チップ２０を貫通して厚み方向他方側の表面部に接続部４５が形成される。最も基板２２側に配置されるチップ２０の各主情報端子Ａ０〜Ａ７は、基板２２に形成される主情報を入出力するための基板側情報端子に直接接続され、残余のチップ２０の各主情報端子Ａ０〜Ａ７は、基板２２側に配置されるチップ２０の各主情報端子Ａ０〜Ａ７を介して基板側情報端子に接続される。
【００６８】
このようにして各主情報端子Ａ０〜Ａ７は、基板側情報端子に共通に接続される。主情報端子群３２は、チップ２０に記憶すべき情報を与え、またはチップ２０に記憶される情報を読み出すために、これら情報を入出力するための端子群であり、基板２２によって、各チップ２０に情報を記憶させ、またはチップ２０から情報を読み出すことができる。
【００６９】
各主情報端子Ａ０〜Ａ７は、順番がそれぞれ入れ替わっても、記憶される物理的メモリセルの位置が異なるだけで、機能上は等価である。したがって各主情報端子Ａ０〜Ａ７は、回転対称の位置に順番に割り当てている。各チップ２０が姿勢を異ならせて積層されるので、メモリセルのアドレスが、基板２２の基板側情報端子に対応するアドレスと異なるチップ２０が存在するが、機能上は等価であるので、動作上に問題を生じない。メモリセルは、内部回路の回路部分である。
【００７０】
図４は、隣接するチップ２０間の端子の接続状態の他の例を模式的に示す断面図である。図４には、姿勢情報出力端子群３３を例に挙げ、各端子ＫＥＹ，ＤＭＹを並べて示す。姿勢情報出力端子群３３の各端子ＫＥＹ，ＤＭＹもまた、チップ２０の厚み方向一方側の表面部に、端子基部４７が形成されている。
【００７１】
基準端子ＫＥＹは、端子基部４７に連なり、チップ２０を貫通して厚み方向他方側の表面部に接続部４９が形成される。基準端子ＫＥＹには、厚み方向一方側に、接続部が形成されていても形成されていなくてもよいが、本実施の形態では形成されていない。このように基準端子ＫＥＹには、厚み方向両側の表面部のうち少なくともいずれか一方だけ、具体的には、基板２２側の表面部にだけ接続部が形成されている。ダミー端子ＤＭＹは、端子基部４７に連なり、厚み方向一方側の端部に、端子基部４７から厚み方向一方へ突出するバンプ状の接続部４８が形成されるとともに、チップ２０を貫通して厚み方向他方側の表面部に接続部４９が形成される。
【００７２】
このような構成によって、最も基板２２側に配置されるチップ２０の基準端子ＫＥＹは、基板２２に形成されるチップ２０の姿勢を取得するための基板側姿勢端子（図示せず）に直接接続され、残余のチップ２０の基準端子ＫＥＹは、基板２２側に配置されるチップ２０のダミー端子ＤＭＹを介して基板側姿勢端子に接続される。このようにして各基準端子ＫＥＹは、基板側姿勢端子に個別に接続される。
【００７３】
姿勢情報出力端子群３３は、基板２２によるチップ２０の姿勢の取得のために用いられる端子群である。基準端子ＫＥＹは、外部からの制御で、高いインピーダンスでキーデータである有効を表す情報を出力する。つまり基準端子ＫＥＹは、基板２２からの出力要求に対して、有効を表す情報（以下「有効情報」という場合がある）を出力する内部回路の回路部分に接続されている。
【００７４】
このようにダミー端子ＤＭＹは、外部からの制御で、低インピーダンスで無効データを出力するか、もしくはフローティング状態、つまり他のチップ２０からの情報が基板２２に伝わる状態になる。つまりダミー端子ＤＭＹは、第１状態と第２状態とに切り換えられる内部回路の回路部分に接続されている。第１状態は、基板２２からの出力要求に対して、基板２２において有効を表す情報よりも優先される無効を表す情報（以下「無効情報」という場合がある）を出力する状態である。第２状態は、ダミー端子ＤＭＹに対して非干渉の状態である。
【００７５】
第１および第２状態の切換えは、たとえば前述の６つのうちの残余の端子群３４，３５のいずれかなど、他の端子群を状態切換端子群として用いて切換えるようにしてもよい。この場合、この端子群は、基板２２に共通に接続される共通接続端子群であり、基板２２から第１および第２状態のいずれかにする状態指令が与えられるように構成する。前記チップ指定端子郡３１を利用してチップを指定し、そのチップに対して状態指令を与え、チップ毎に状態を切換えることができる。
【００７６】
このような姿勢情報端子群３３を用いることによって、基板２２によって、各チップ２０の姿勢を検出し、モジュール２１を識別することができる。このモジュール２１の識別方法について具体的に述べると、まず各チップ２０を第１状態とし、基板２２から姿勢情報の出力要求をする。これによって各チップ２０の基準端子ＫＥＹから有効情報が出力され、各チップ２０のダミー端子ＤＭＹから無効情報が出力される。基準端子ＫＥＹには、基板２２と反対側への接続部を有していないので、最も基板側のチップ２０には、ダミー端子ＤＭＹが接続されておらず、基板２２において、最も基板側の基板端子ＫＥＹからの有効情報が採用される。残余のチップ２０の各基準端子ＫＥＹには、他のチップ２０のダミー端子ＤＭＹが接続されているので、基板２２において、ダミー端子ＤＭＹから出力される無効情報が優先されて採用される。したがって最も基板２２側のチップ２０の基準端子ＫＥＹの位置が検出され、その最も基板２２側のチップ２０の姿勢がまず検出される。
【００７７】
次に、姿勢が検出されたチップ２０、ここでは最も基板側のチップ２０を指定してそのチップ２０を第２状態にし、残余のチップ２０を第１状態とし、基板２２から姿勢情報の出力要求をする。これによって各チップ２０の基準端子ＫＥＹから有効情報が出力され、姿勢を検出済みのチップ２０、つまり最も基板側のチップ２０を除く残余のチップ２０のダミー端子ＤＭＹから無効情報が出力される。基準端子ＫＥＹには、基板２２と反対側への接続部を有していないので、基板側から２つめのチップ２０の基準端子ＫＥＹには、第２状態にあるダミー端子ＤＭＹが接続されておらず、基板２２において、基板側から２つのチップ２０の基板端子ＫＥＹからの有効情報が採用される。基板側から３つめ以上の残余のチップ２０の各基準端子ＫＥＹには、他のチップ２０の第２状態にあるダミー端子ＤＭＹが接続されているので、基板２２において、ダミー端子ＤＭＹから出力される無効情報が優先されて採用される。したがって基板側から２つめのチップ２０の基準端子ＫＥＹの位置が検出され、その基板側から２つのチップ２０の姿勢が検出される。
【００７８】
このようにして、姿勢が検出されたチップ２０から順に、第２状態に切換えながら、第１状態にあるチップのうちの１つに関して、基準端子ＫＥＹの位置を検出し、姿勢を検出することができる。つまり基板側にあるチップ２０から順に、基準端子ＫＥＹの位置を検出し、姿勢を検出することができる。このようにして基板２２によって、各チップ２０の姿勢を検出し、モジュール２１を識別することができる。
【００７９】
基準端子ＫＥＹは、基板２２と反対側へのチップ２０に対する接続部を有していない。このような構成によって、前述のような状態の切換えを実行しながら、各チップ２０の姿勢を検出することができる。
【００８０】
本実施の形態ではフェースアップの状態であるが、本発明の他の実施の形態として、各チップ２０が、フェースダウンの状態で積層される場合、基準端子ＫＥＹに、チップ２０を貫通する厚み方向他方側の接続部を設けずに、バンプ状の厚み方向一方側の接続部だけを形成するようにして、姿勢検出を可能にする。
【００８１】
また基準端子ＫＥＹに厚み方向両側に接続部が形成される場合、チップ２０を指定して、そのチップ２０だけを第１状態とすることによって、その指定したチップ２０の姿勢を検出することができる。このようにして各チップ２０の姿勢を検出し、モジュール２１を識別することができる。このような方法は、図４に示すような基準端子ＫＥＹに厚み方向両側の表面部のいずれか一方にだけ接続部が形成される場合にも、採用することができる。
【００８２】
図５は、チップ２０に動作環境の設定方法を説明するための図である。図６は、チップ２０における動作環境を設定するための回路部分５０を示す回路図である。図５には、基板側情報端子に、各符号Ａ０ｂ〜Ａ７ｂを付して示す。図６には、図解を容易にするために、チップ内部、つまり内部回路への主情報端子の接続はＡ０、Ａ１に関連する部分についてだけ示すが、残余の主情報端子Ａ２〜Ａ７も同様の構成を有する。前述のように各主情報端子Ａ０〜Ａ７に接続されるメモリセルのアドレスと基板２２におけるアドレスとがずれていても、動作上影響はないが、好適なモジュール２１を実現するために、各チップ２０のメモリセルのアドレスと、基板２２におけるアドレスとを一致させるように、端子再配置とも呼ばれる動作環境の設定を行うことが好ましい。
【００８３】
チップ２０は、内部回路に、基板２２から与えられる設定指令に基づいて、チップ２０の積層状態に対応する動作環境を設定する回路部分５０を有する。また指令入力端子群３６の各指令入力端子ＲＣＦＧは、主情報入出力端子群３２の各主情報端子Ａ０〜Ａ７と同様に厚み方向両側の表面部に接続部が形成され、基板２２に形成される基板側指令端子ＲＣＦＧｂに共通に接続される。指令入力端子群３６は、各チップ２０に積層状態に対応する動作環境を設定する指令である設定指令が基板２２から与えられる端子群であり、基板２２から設定指令が共通に与えられる。
【００８４】
動作環境の設定は、たとえば、再配置を指令する設定指令が、各指令入力端子ＲＣＦＧに与えられると、各主情報端子Ａ０〜Ａ７に与えられる基板側情報端子Ａ０ｂ〜Ａ７ｂのアドレスを表す情報に基づいて、実行される。具体的には、設定指令を与えるとともに、基板側情報端子Ａ０ｂ〜Ａ７ｂのアドレス情報として、１つの基板側情報端子Ａ０ｂから有効を表す情報、たとえば「ハイ（Ｈ）レベル」（以下「有効情報」という場合がある）を与え、残余の基板側情報端子Ａ１ｂ〜Ａ７ｂから無効を表す情報、たとえば「ロー（Ｌ）レベル」（以下「無効情報」という場合がある）を与える。
【００８５】
このような場合、各チップ２０毎に、各主情報端子Ａ０〜Ａ７のうち有効情報が与える端子が異なる。このような情報に基づいて、つまり各主情報端子Ａ０〜Ａ７のうちどの端子に有効情報が与えられているかによって、各チップ２０が自身の姿勢を把握することができ、この姿勢に基づいて、各チップ２０毎に、基板側情報端子Ａ０ｂ〜Ａ７ｂによる読み書きによって、基板側情報端子Ａ０ｂ〜Ａ７ｂのアドレスと一致するアドレスのメモリセルに対して読み書きできるように、各主情報端子Ａ０〜Ａ７とメモリセルとの関係を設定記憶する。つまり回路部分５０は、回転方向のずれ、すなわち姿勢に関する情報を記憶する記憶部５１と、データセレクタ部５２とを含んで実現される。
【００８６】
記憶部５１およびデータセレクタ部５２について、チップ内部への主情報端子の接続はＡ０、Ａ１だけについて説明する。設定指令は、記憶部５１のトリガとして与えられる。各主情報端子Ａ０〜Ａ７に与えられる有効情報および無効情報が与えられ、設定指令が与えられることによって、そのときに各主情報端子Ａ０〜Ａ７に与えられる有効情報および無効情報を記憶する。そしてこの記憶保持した有効情報および無効情報をデータセレクタ部５２に与えることができる。
【００８７】
データセレクタ部５２は、各主情報端子Ａ０〜Ａ７と、各メモリセルに付随する内部端子Ａ０ｉｎ〜Ａ７ｉｎ（Ａ２ｉｎ〜Ａ７ｉｎは図示せず）との間の対応付けをする回路部である。このデータセレクタ部５２は、ＡＮＤ−ＯＲ回路によって実現される。ＡＮＤ−ＯＲ回路は、内部端子Ａ０ｉｎ〜Ａ７ｉｎ毎に、各主情報端子Ａ０〜Ａ７のうちの１つと記憶部５１の端子Ｑ０〜Ｑ７のうちの１つとを対応付けて、各出力の論理積をそれぞれ求めるアンド素子と、これらアンド素子の出力の論理和を求めるオア素子との論理演算回路を有し、内部端子Ａ０ｉｎ〜Ａ７ｉｎ毎に、８つのアンド素子によって論理積を求める端子の対応付けが異なるように構成されている。
【００８８】
基板側情報端子Ａ０ｂから有効情報が与えられ、残余の基板側情報端子Ａ１ｂ〜Ａ７ｂから無効情報が与えられるとする。設定指令が与えると、各端子Ａ０〜Ａ７に与えられた有効情報および無効情報が記憶部５１に各端子Ｌ０〜Ｌ７から与えられ、その情報を各端子Ｑ０〜Ｑ７から出力できるようになる。各主情報端子Ａ０〜Ａ７と内部端子Ａ０ｉｎ〜Ａ７ｉｎとは、ＡＮＤ−ＯＲ回路５２を介して接続されるが、記憶部５１の各端子Ｑ０〜Ｑ７からの情報に基づいて、対応関係が設定される。
【００８９】
このような構成によって、主情報端子Ａ０に有効情報が与えられるチップ２０では、その有効情報と記憶部５１からの有効情報とによって、主情報端子Ａ０と内部端子Ａ０ｉｎとが対応付けられる。また姿勢がずれて、主情報端子Ａ１に有効情報が与えられるチップ２０では、その有効情報と記憶部５１からの有効情報とによって、主情報端子Ａ１と内部端子Ａ０ｉｎとが対応付けられる。このようにして各チップ２０において、基板側情報端子と、メモリセルとが、相互のアドレスが一致するように対応付けられる。
【００９０】
このような動作環境を設定する回路部分５０は、前述の構成に限定されることはなく、設定指令をトリガとするラッチ回路とＡＮＤ−ＯＲ回路もしくは双方向スイッチで構成することができる。また、回転対称に配置した端子は、すべての端子群において同一方向にずれるため、１つの端子群で判定した向きを用いて、全ての回転対称の端子群の再配置を行なうことが可能である。このように、チップ自体が積層実装された姿勢に基づいて、情報の再配置、すなわち動作環境の設定をすることで、回転対称の端子に情報を配置する自由度が増し、有利である。
【００９１】
図７は、端子を形成する手順の一例を示す断面図である。図７には、厚み方向両側の表面部に接続部を形成する手順を示す。図７（１）に示すように、ウエハ５５にメモリセルなどの内部回路およびこれに付随する内部の端子５６が形成された状態で、端子形成プロセスが開始される。まず、図７（２）に示すように、ウエハに反応性イオンエッチング（ＲＩＥ）などによって、厚み方向一方側の表面部側から深い未貫通孔５７を形成する。
【００９２】
次に、図７（３）に示すように、未貫通孔５７の底壁および側壁と、内部の端子５６が形成される部分の表面部にわたって絶縁膜５８を形成する。一般的には、化学的気相成長法（ＣＶＤ）を用いて形成する。
【００９３】
次に、図７（４）に示すように、未貫通孔５７に充填され、かつ内部の端子５６に接続される導体５９を形成する。この導体５９は、銅（Ｃｕ）の電解めっきなどで形成してもよいし、導電性ペーストを印刷などの手法を用いて形成してもよい。
【００９４】
次に、図７（５）に示すように、厚み方向一方側の表面部にバンプ状に***部（厚み方向一方側の表面部の接続部となる）６０を電解めっきなどによって形成し、続いて、ウエハ裏面から研磨して未貫通孔５７を貫通させて導体５９を露出させる。その後、厚み方向他方側の表面部に保護膜６１および、バンプ状の***部６２を形成する。保護膜は、ＣＶＤなどで絶縁性の薄膜を形成してもよく、ポリイミド（ＰＩ）などを塗布して形成してもよい。***部６２は、給電メタルが形成困難なこともあるので、無電解めっきで形成するとよい。
【００９５】
このようにして端子が形成される。導体５９の未貫通孔５７に充填される部分と***部６２とが、厚み方向他方側の接続部に相当し、導体５９の２つの接続部に挟まれる部分が端子基部に相当する。***部６０の形成工程を省略することによって、厚み方向一方側の接続部を有しない端子を形成することができ、未貫通孔の形成、導体の充填および***部６０の形成工程を省略することによって、厚み方向他方側の接続部を有しない端子を形成することができる。
【００９６】
図８は、アライメントマーク６０ａ〜６０ｈの配置について説明するためのチップ２０の正面図である。チップ２０には、チップ２０を積層するにあたって位置決めに用いるアライメントマーク６０ａ〜６０ｈが、前記端子の対称性と同一の対称性を有して配置されて、形成されている。つまり端子の回転対称軸線Ｌまわりの同一回数の回転対称性を有する。このようなアライメントマーク６０ａ〜６０ｈを形成することによって、チップ２０を積層するにあたって、姿勢をずらしても、常に等価な回転対称位置にアライメントマークが存在するので、基準マークに対する補正をするなどの手間を要することなく、位置決めして積層実装ができ、好適である。
【００９７】
図９は、アライメントマーク６０ａ〜６０ｈを利用してチップ２０を積層する方法を説明するための図である。図９では、アライメントマークの用い方の説明の図であるので、理解を容易にするために、端子の数を少なくし、端子を総称して、符号８１を付して示す。図９（１）に示すように、基板２２には、軸線Ｌまわりに回転対称に端子８０が形成されている。また基板２２には、少なくとも１つ、本実施の形態では２つの基板側アライメントマーク８２ａ，８２ｂが形成されている。チップ２０は、図９（２）に示すように外形形状が基板２２に揃う状態、および図９（３）に示すように外形形状が基板２２に傾斜する状態のいずれかの状態で積層される。図９（２）の状態では、チップ２０は基板２２に仮想線８５で示すような状態にあり、図９（３）の状態では、チップ２０は基板２２に仮想線８６で示すような状態にある。図９（２）および図９（３）の姿勢は一例であり、これと等価な姿勢を含む。
【００９８】
基板側アライメントマーク８２ａ，８２ｂは、チップ２０を基板２２に投影したときの領域外に配置される。つまり全てのチップ２０を積層するときに、基板側アライメントマーク８２ａ，８２ｂが見えている必要があるため、位置は積層されるチップ２０の外形の外側に設けている。チップ２０を積層するにあたっては、基板側アライメントマーク８２ａ，８２ｂに、チップ２０のアライメントマーク６０ａ〜６０ｈのいずれかを選択的に用いて位置決めする。このようにチップ２０に、端子と同様の回転対称のアライメントマーク６０ａ〜６０ｈを形成しておき、基板２２に必要最小数のアライメントマーク８２ａ，８２ｂを形成する。チップ２０の回転対称軸線を配置すべき基板２２においる位置が特定できる場合など、基板側アライメントマークが１つでもよい場合は、１つの基板側アライメントマークだけを形成すればよい。
【００９９】
本実施の形態のチップ２０によれば、主情報入出力端子群３１および設定指令端子群３６などの共通接続端子群の各端子は、予め定める設定回数の回転対称に形成されているとともに、厚み方向両側の表面部に接続部が形成されている。またチップ指定端子郡３１および姿勢情報出力端子群３３などの個別接続端子群の各端子は、予め定める設定回数の回転対称に形成され、そのうちの１つの特定端子は、積層方向両側の表面部のうち少なくともいずれか一方に接続部が形成され、残余の関連端子は、積層方向両側の表面部に接続部が形成されている。
【０１００】
このように対称配置に端子が形成されるチップ２０は、前述のような組み立て方法に従って、３６０度を前記設定回数で除した角度ずつ相互にずらして積層し、積層方向に隣接する電子部品の端子の接続部同士を接続する。これによって、共通電極端子群の各端子が、基板２２に共通に接続され、個別接続端子群の特定端子が、基板２２に個別に接続されるモジュール２１を容易に組み立てることができる。これによって複数のチップ２０を積層してモジュール２１を組み立てるにあたって、異なる構成のチップ２０を用意しなくても、同一構成のチップ２０を用いことができる。したがって積層してモジュール２１を組み立てるためのチップ２０の製造の手間を少なくし、チップ２０を容易に製造することができる。
【０１０１】
またチップ２０は、厚み方向一方を同一方向に向けて積層され、簡単な端子配置で、層数が前記設定回数以下のモジュール２１を容易に形成することができる。また特定端子は、積層方向両側の表面部のいずれか一方にだけ接続部が形成されており、基板２２に接続される部分を少なくすることができる。これによって基板２２からモジュール２１を駆動および制御するにあたってモジュール２１の負荷を小さくすることができ、モジュール２１の高速高機能化に寄与することができる。
【０１０２】
またチップ２０は、個別接続端子群の１つとして姿勢情報出力端子群３３を有しており、この姿勢情報出力端子群３３のダミー端子ＤＭＹを切換えながら、各端子ＫＥＹ，ＤＭＹに基板２２からの出力要求に対して、各基準端子ＫＥＹから有効情報を出力することによって、基板２２に、各チップ２０の基準端子ＫＥＹの位置の情報を与えることができる。これによって基板２２に、各チップ２０の姿勢を表す情報を与えることができる。つまりモジュールの識別方法として、基板２２から姿勢情報端子群３３の各端子ＫＥＹ，ＤＭＹに出力要求を与える。これによって各チップ２０の姿勢情報端子群３３における基準端子ＫＥＹから有効情報を得ることができ、その基準端子ＫＥＹの位置を検出することができる。これによってモジュールにおける各電子部品の姿勢を検出することができ、モジュールにおける電子部品の配置構成を検出することができる。したがってこの配置構成の差異に基づいてモジュールを識別することができる。
【０１０３】
またチップ２０は、積層状態に対応する動作環境を設定する内部回路、つまり回路部分５０を有するとともに、共通接続端子群の１つとして指令入力端子群３６を有している。指令入力端子群３６に、基板２２から設定指令が与えられると、回路部分５０によって、積層状態に対応する動作環境が設定される。つまりモジュールの環境設定方法として、指令入力端子群３６の各端子ＲＦＣＧに設定指令を与える。各チップ２０は、設定指令が与えられると、その設定指令に応答して動作環境を設定する。これによって各チップ２０に動作環境を設定することができる。これによって複数のチップ２０を積層してモジュール２１を形成した後、設定指令を与えて動作環境を設定することができ、好適に動作する利便性の高いモジュール２１を得ることができる。
【０１０４】
また各チップ２０は、積層するにあたって位置決めに用いるアライメントマーク６０ａ〜６０ｈが、端子と同様の対称性を有して配置されている。これによって基板２２に、少なくとも１つの最小数のアライメントマーク、本実施の形態では２つのアライメントマーク８２ａ，８２ｂがあれば、各チップ２０を、３６０度を前記設定回数で除した角度ずつ相互にずらした位置に位置決めすることができる。つまり基板２２に形成されるアライメントマーク８２ａ，８２ｂを用いて、位置決めすることができる。
【０１０５】
この位置決めにあたって、基板２２のアライメントマークは、少なくとも１つあればよい。チップ２０は、基板２２に比べて高精度に形成され、チップ２０のアライメントマーク６０ａ〜６０ｈは、基板のアライメントマーク８２ａ，８２ｂに比べて高精度に形成される。チップ２０のアライメントマーク６０ａを前述のように対称性を有して形成することによって、精度の高いチップ２０のアライメントマーク６０ａ〜６０ｈをできるだけ利用して位置決めすることができ、高い精度で位置決めすることができ、高精度なモジュール２１を組み立てることができる。
【０１０６】
図１０は、本発明の実施の他の形態のチップ１２０を示す正面図である。図１１は、チップ１２０を積層して組み立てられるモジュール１２１を示す斜視図である。図１０および図１１のチップ１２０は、図１〜図９の実施の形態のチップ２０と類似しており、対応する構成に同一の符号を付し、異なる構成についてだけ説明する。図１０および図１１のチップ１２０は、厚み方向に垂直な外形形状が、設定回数と同一角数の正多角形、したがって本実施の形態では正八角形に形成される。
【０１０７】
このようなチップ１２０は、前述のチップ２０と同様の効果を達成したうえで、さらに積層した場合に、周縁部を揃えて積層することができる。つまり厚み方向（積層方向）に見たときに、各チップ２０の外形が重なるように積層される。これによってモジュールを配置するために必要な占有空間を可及的に小さくしすることができ、むだな部分を生じず好適である。
【０１０８】
図１２は、本発明の実施のさらに他の形態のチップ２２０を示す正面図である。図１２のチップ２２０は、図１〜図９の実施の形態のチップ２０と類似しており、対応する構成に同一の符号を付し、異なる構成についてだけ説明する。図１２のチップ２２０は、各端子群３１〜３６の端子が、ペリフェラル状ではなく、放射状に配置される。このような構成であっても、前述のチップ２０と同様の効果を達成することができる。つまり端子は、回転対称にあれば、どのような配置であっても、同様の効果を達成することができる。
【０１０９】
図１３は、本発明の実施のさらに他の形態のチップ３２０を示す正面図である。図１４は、チップ３２０を積層して組み立てられるモジュール３２１を示す斜視図である。図１３および図１４のチップ３２０は、図１〜図９の実施の形態のチップ２０と類似しており、対応する構成に同一の符号を付し、異なる構成についてだけ説明する。図１３および図１４のチップ３２０では、複数のチップ２０を積層するにあたって、少なくとも１つのチップ３２０が、積層方向一方側の表面部を一方向に向け、残余のチップ３２０が、積層方向他方側の表面部を一方向に向けて積層される。
【０１１０】
このようなチップ３２０では、各端子群３１〜３６の各端子は、厚み方向に平行な対称軸線Ｌまわりの予め定める設定回数の回転対称性（Ｎ回対称）を有するとともに、これに加えて、回転対称中心を通る対称線に関して線対称に、つまり対称軸線Ｌを含む対称平面に関して面対称に配置されている。対称平面は、たとえばチップ２０の周縁部に平行な面３０１，３０２のいずれかであってもよい。本実施の形態では、回転対称性の設定回数は、２の自然数倍であり（Ｎは２の自然数倍）、具体的には設定回数は４回である。
【０１１１】
このように端子を、回転対称および線対称に配置する場合、共通接続端子群の端子のうち、全く同一構成の端子の場合には、各端子群３１〜３６は、設定回数の自然数倍の個数の端子を有しており、回転対称の位置と線対称の位置とが一致する配置の端子群を有する構成であってもよい。本実施の形態では、各端子群３５，３６が、回転対称の位置と線対称の位置とが一致する。
【０１１２】
チップ指定端子群３１は、設定回数の２倍である８個の端子であって、１つのチップ指定端子ＣＳと、残余７個の無接続端子ＮＣとの計８個の端子を有する。主情報入出力端子群３２は、設定回数の２倍である８個の主情報端子Ａ０〜Ａ７を有している。姿勢情報出力端子群３３は、設定回数の４倍である１６個の端子であって、２つの基準端子ＫＥＹと、残余１４個のダミー端子ＤＭＹとの計１６個の端子を有する。指令入力端子群３６は、設定回数の１倍である４個の指令端子ＲＦＣＧを有している。
【０１１３】
このような端子が形成される複数のチップ３２０が、３６０度を設定回数で除した角度（以下「設定角度」という場合がある；図１３および図１４の例では４で除した９０度）ずつ、前記軸線Ｌまわりに、相互に姿勢をずらし、または厚み方向に反転させて積層される。積層数は、設定回数の２倍以下であればよく、本実施の形態では設定回数の２倍の８層であり、８個のチップ２０を用いて８層のモジュール３２１が構成される。
【０１１４】
図１５は、隣接するチップ３２０間の端子の接続状態の一例を模式的に示す断面図である。また図１５では、理解を容易にするために、３つのチップに関して、チップ指定端子群３１の各端子ＣＳ，ＮＣを右側に並べて示し、主情報入出力端子群３２の各端子Ａ０〜Ａ７を左側に並べて示す。
【０１１５】
各端子群３１〜３６の各端子は、チップ２０の厚み方向一方側の表面部に、端子基部が形成されている。各チップ２０を積層するにあたって、各チップ２０は、半数である４つのチップ３２０が端子基部が形成される厚み方向一方側の表面部を一方向に向けて、具体的には端子基部を基板２２と反対側に向けるフェースアップの状態で、かつ残り半数の４つのチップ３２０が端子基部が形成される厚み方向一方側の表面部を他方向に向けて、具体的には端子基部を基板２２側に向けるフェースダウンの状態で、積層される。
【０１１６】
フェースアップのチップ３２０同士およびフェースダウンのチップ３２０同士である同一方向を向いているチップ同士は、同一の姿勢に配置されないように、相互にずれた異なる姿勢で積層される。チップ指定端子群３１の各端子ＣＳ，ＮＣおよび主情報入出力端子群３２の各端子Ａ０〜Ａ７も、チップ２０の厚み方向一方側の表面部に、端子基部４０，４１が形成されている。
【０１１７】
チップ指定端子ＣＳおよび無接続端子ＮＣは、端子基部４０に連なり、厚み方向一方側の端部に、端子基部から厚み方向一方へ突出するバンプ状の接続部４２が形成されるとともに、チップ２０を貫通して厚み方向他方側の表面部に接続部４３が形成される。このような構成によって、最も基板２２側に配置されるチップ２０のチップ指定端子ＣＳは、基板側指定端子に直接接続され、残余のチップ２０のチップ指定端子ＣＳは、基板２２側に配置されるチップ２０の無接続端子ＮＣを介して基板側指定端子に接続される。このようにして各チップ指定端子ＣＳは、基板側指定端子に個別に接続される。
【０１１８】
各主情報端子Ａ０〜Ａ７は、端子基部４１に連なり、厚み方向一方側の端部に、端子基部から厚み方向一方へ突出するバンプ状の接続部４４が形成されるとともに、チップ２０を貫通して厚み方向他方側の表面部に接続部４５が形成される。最も基板２２側に配置されるチップ２０の各主情報端子Ａ０〜Ａ７は、基板２２に形成される主情報を入出力するための基板側情報端子に直接接続され、残余のチップ２０の各主情報端子Ａ０〜Ａ７は、基板２２側に配置されるチップ２０の各主情報端子Ａ０〜Ａ７を介して基板側情報端子に接続される。
【０１１９】
このようにして各主情報端子Ａ０〜Ａ７は、基板側情報端子に共通に接続される。主情報端子群３２は、チップ２０に記憶すべき情報を与え、またはチップ２０に記憶される情報を読み出すために、これら情報を入出力するための端子群であり、基板２２によって、各チップ２０に情報を記憶させ、またはチップ２０から情報を読み出すことができる。
【０１２０】
図１６は、隣接するチップ３２０間の端子の接続状態の他の例を模式的に示す断面図である。積層する順序は、フェースアップで実装するもの、フェースダウンで実装するものをそれぞれまとめて積層してもよいが、図１６に示すように、フェースアップで実装するものと、フェースダウンで実装するものを同じ姿勢で積層し、つまり２つのチップ２０の主面同士を相互対向させて１つの電子部品のペアーであるユニット５００を構成し、各ユニット５００の姿勢をずらせながら積層することによって、姿勢のずれを容易に識別することができ、より好都合である。
【０１２１】
図１７は、隣接するチップ３２０間の端子の接続状態の他の例を模式的に示す断面図である。図１７には、姿勢情報出力端子群３３を例に挙げて示す。姿勢情報端子群３３は、２つのグループ３３ａ，３３ｂに分類され、各グループ３３ａ，３３ｂ毎に、前述の回転対称かつ線対称に配置される８つの端子をそれぞれ有し、これら各グループ３３ａ，３３ｂの８つの端子は、１つの基準端子ＫＥＹと、残余７つのダミー端子ＤＭＹとを有する。図１７には、理解を容易にするために、各グループ３３ａ，３３ｂ毎に、各端子ＫＥＹ，ＤＭＹを並べて示す。姿勢情報出力端子群３３の各端子ＫＥＹ，ＤＭＹもまた、チップ２０の厚み方向一方側の表面部に、端子基部４７が形成されている。
【０１２２】
一方のグループ３３ａの基準端子ＫＥＹは、端子基部４７に連なり、チップ２０を貫通して厚み方向他方側の表面部に接続部４９が形成される。一方のグループ３３ａの基準端子ＫＥＹには、厚み方向一方側に、接続部が形成されていても形成されていなくてもよいが、本実施の形態では形成されていない。また他方のグループ３３ｂの基準端子ＫＥＹは、端子基部４７に連なり、チップ２０の厚み方向一方側の表面部にバンプ状の接続部４８が形成される。一方のグループ３３ｂの基準端子ＫＥＹには、チップを貫通して厚み方向他方側に、接続部が形成されていても形成されていなくてもよいが、本実施の形態では形成されていない。このように基準端子ＫＥＹには、厚み方向両側の表面部のうち少なくともいずれか一方だけ、具体的には、各グループ３３ａ，３３ｂで相互に異なる側にだけ接続部が形成されている。ダミー端子ＤＭＹは、端子基部４７に連なり、厚み方向一方側の端部に、端子基部４７から厚み方向一方へ突出するバンプ状の接続部４８が形成されるとともに、チップ２０を貫通して厚み方向他方側の表面部に接続部４９が形成される。
【０１２３】
このような構成によって、最も基板２２側に配置されるチップ２０では、各グループ３３ａ，３３ｂのうち一方、本実施の形態では一方のグループ３３ａの基準端子ＫＥＹが、基板側姿勢端子に直接接続され、残余のチップ２０では、各グループ３３ａ，３３ｂのうち一方の基準端子ＫＥＹが、基板２２側に配置されるチップ２０のダミー端子ＤＭＹを介して基板側姿勢端子に接続される。このようにして各チップ３２０毎に、いずれか一方のグループ３３ａ，３３ｂの基準端子ＫＥＹが、基板側姿勢端子に個別に接続される。このような構成によって、図４を参照して説明した手順と同様の手順によって、基板２２によって、各チップ２０の姿勢を検出し、モジュール２１を識別することができる。
【０１２４】
図１８は、アライメントマーク３６０ａ〜３６０ｄの配置について説明するためのチップ３２０の正面図である。チップ３２０には、チップ３２０を積層するにあたって位置決めに用いるアライメントマーク３６０ａ〜３６０ｄが、前記端子の対称性と同一の対称性を有して配置されて、形成されている。また本実施の形態では、厚み方向両側に、厚み方向に関して一致する位置に各アライメントマーク３６０ａ〜３６０ｄが形成されている。つまり端子の回転対称軸線Ｌまわりの同一回数の回転対称性を有する。このようなアライメントマーク３６０ａ〜３６０ｄを形成することによって、チップ２０を積層するにあたって、回転または反転によって姿勢をずらしても、常に等価な回転対称位置にアライメントマークが存在するので、基準マークに対する補正をするなどの手間を要することなく、位置決めして積層実装ができ、好適である。
【０１２５】
図１９は、アライメントマーク３６０ａ〜３６０ｄを利用してチップ２０を積層する方法を説明するための図である。図１９では、アライメントマークの用い方の説明の図であるので、理解を容易にするために、端子の数を少なくし、端子を総称して、符号３８０を付して示す。基板２２には、少なくとも１つ、本実施の形態では２つの基板側アライメントマーク３８２ａ，３８２ｂが形成されている。チップ３２０は、外形形状が基板２２に揃う状態で積層される。図１９の姿勢は一例であり、これと等価な姿勢を含む。
【０１２６】
基板側アライメントマーク３８２ａ，３８２ｂは、チップ３２０を基板２２に投影したときの領域外に配置される。つまり全てのチップ３２０を積層するときに、基板側アライメントマーク３８２ａ，３８２ｂが見えている必要があるため、位置は積層されるチップ２０の外形の外側に設けている。チップ３２０を積層するにあたっては、基板側アライメントマーク３８２ａ，３８２ｂに、チップ３２０のアライメントマーク３６０ａ〜３６０ｄのいずれかを選択的に用いて位置決めする。このようにチップ３２０に、端子と同様の回転対称のアライメントマーク３６０ａ〜３６０ｄを形成しておき、基板２２に必要最小数のアライメントマーク３８２ａ，３８２ｂを形成する。チップ２０の回転対称軸線を配置すべき基板２２においる位置が特定できる場合など、基板側アライメントマークが１つでもよい場合は、１つの基板側アライメントマークだけを形成すればよい。
【０１２７】
図１３〜図１９に示す実施の形態によれば、図１〜図９の実施の形態と同様の効果を達成することができる。さらに加えて、各端子が、回転対称中心を通る対称線に関して線対称性を有しており、チップ３２０は、積層方向に関して反転させて積層することもでき、この状態であっても、共通電極端子群の各端子が、モジュール外の部品に共通に接続され、個別接続端子群の特定端子が、モジュール外の部品に個別に接続されるモジュールを組み立てることができる。したがって層数が前記設定回数の２倍以下のモジュールを容易に形成することができる。
【０１２８】
図２０は、本発明の実施のさらに他の形態のチップ４２０を示す正面図である。図２０では、理解を容易にするために、端子群の数、端子の個数を少なくして示しており、全端子に符号４００を付して示す。図２０のチップ４２０は、図１３〜図１９の実施の形態のチップ３２０と類似しており、対応する構成に同一の符号を付し、異なる構成についてだけ説明する。図２０のチップ４２０は、各端子群の端子４００が、ペリフェラル状ではなく、放射状に配置される。このような構成であっても、前述のチップ３２０と同様の効果を達成することができる。つまり端子は、回転対称にあれば、どのような配置であっても、同様の効果を達成することができる。
【０１２９】
図２１は、本発明の実施のさらに他の形態のメモリパッケージ５２０を示す斜視図であり、図２２は、メモリパッケージ５５０を積層したモジュールを示す断面図である。本実施の形態では、電子部品は、メモリパッケージ５２０である。このメモリパッケージ５２０は、キャリア５２１にメモリチップ５２２が搭載されて構成され、キャリア５２１には、複数の端子群５２３〜５３２に分類される複数の端子を有している。各端子群５２３〜５３２の各端子は、設定回数（２以上の自然数）の回転対称性を有し、または設定回数（２の自然数倍）の回転対称性および回転対称軸線を含む面に関して面対称性を有して形成される。これら端子とメモリチップ５２２とは配線によって接続されている。また端子は、厚み方向に貫通して両側に接続部を有している。このようなメモリパッケージ５２０は、図１〜図２０の実施の形態と同様にして、相互に姿勢をずらして積層し、端子同士をたとえばはんだ５４０を用いて接続することによって、モジュール５５０を形成することができる。このような電子部品であっても、同様の効果を達成することができる。
【０１３０】
前述の実施の形態は、本発明の例示に過ぎず、本発明の範囲内で構成を変更することができる。たとえば電子部品は、メモリチップ以外の半導体チップ、たとえばＬＳＩチップなどであってもよい。また端子についても、前述の端子に限定されることはない。
【０１３１】
【発明の効果】
本発明によれば、共通接続端子群の各端子は、予め定める設定回数の回転対称に形成されているとともに、積層方向両側の表面部に接続部が形成されている。また個別接続端子群の各端子は、予め定める設定回数の回転対称に形成され、そのうちの１つの特定端子は、積層方向両側の表面部のうち少なくともいずれか一方に接続部が形成され、残余の関連端子は、積層方向両側の表面部に接続部が形成されている。
【０１３２】
このように対称配置に端子が形成される電子部品は、３６０度を前記設定回数で除した角度ずつ相互にずらして積層することによって、共通電極端子群の各端子が、モジュール外の部品に共通に接続され、個別接続端子群の特定端子が、モジュール外の部品に個別に接続されるモジュールを組み立てることができる。これによって複数の電子部品を積層してモジュールを組み立てるにあたって、異なる構成の電子部品を用意しなくても、同一構成の電子部品を用いことができる。したがって積層してモジュールを組み立てるための電子部品の製造の手間を少なくし、電子部品を容易に製造することができる。
【０１３４】
また、共通電極端子群および個別接続端子群に設けられる各端子が、回転対称中心を通る対称線に関して線対称性を有しており、電子部品は、積層方向に関して反転させて積層することもでき、この状態であっても、共通電極端子群の各端子が、モジュール外の部品に共通に接続され、個別接続端子群の特定端子が、モジュール外の部品に個別に接続されるモジュールを組み立てることができる。したがって層数が前記設定回数の２倍以下のモジュールを容易に形成することができる。
【０１３５】
また本発明によれば、２つの電子部品の主面を対向させ、つまり積層方向一方側の表面部を互いに対向させて形成される電子部品ペアーを、３６０度を前記設定回数で除した角度ずつ相互にずらして積層することによって、層数が前記設定回数の２倍以下のモジュールを容易に形成することができる。
【０１３６】
また本発明によれば、特定端子は、積層方向両側の表面部のいずれか一方にだけ接続部が形成されており、モジュール外の部品に接続される部分を少なくすることができる。これによってモジュール外の部品からモジュールを駆動するにあたってモジュールの負荷を小さくすることができ、モジュールの高速高機能化に寄与することができる。
【０１３７】
また本発明によれば、外形形状が、前記設定回数と同一の角数の正多角形であるので、電子部品を積層した場合に、周縁部を揃えて積層することができる。これによってモジュールを配置するために必要な占有空間を可及的に小さくすることができる。
【０１３８】
また本発明によれば、個別接続端子群の１つとして姿勢情報出力端子群を有しており、この姿勢情報出力端子群の関連端子を切換えながら、各端子にモジュール外の部品からの出力要求に対して、各特定端子から有効を表す情報を出力することによって、モジュール外の部品に、各電子部品の特定端子の位置の情報を与えることができる。これによってモジュール外の部品に、各電子部品の姿勢を表す情報を与えることができる。
【０１３９】
また本発明によれば、積層状態に対応する動作環境を設定する内部回路を有するとともに、共通接続端子群の１つとして指令入力端子群を有している。指令入力端子群に、モジュール外の部品から設定指令が与えられると、内部回路によって、積層状態に対応する動作環境が設定される。これによって複数の電子部品を積層してモジュールを形成した後、設定指令を与えて動作環境を設定することができ、好適に動作する利便性の高いモジュールを組み立てることができる。
【０１４０】
また本発明によれば、各電子部品を積層するにあたって位置決めに用いるアライメントマークが、前記対称性を有して配置されている。これによってモジュール外の部品に少なくとも１つのアライメントマークがあれば、各電子部品を、３６０度を前記設定回数で除した角度ずつ相互にずらした位置に位置決めすることができる。
【０１４１】
また本発明によれば、前記半導体素子を複数積層して好適なモジュールを得ることができる。
【０１４２】
また本発明によれば、同一構成の複数の電子部品が積層されてモジュールが形成され、好適なモジュールを容易に得ることができる。
【０１４３】
また本発明によれば、複数の電子部品を、回転対称中心まわりに、３６０度を設定回数で除した角度ずつ姿勢を相互にずらして積層し、積層方向に隣接する電子部品の端子の接続部同士を接続する。これによって、共通電極端子群の各端子が、モジュール外の部品に共通に接続され、個別接続端子群の特定端子が、モジュール外の部品に個別に接続されるモジュールを組み立てることができる。このような高密度実装可能なモジュールを容易に組み立てることができる。
【０１４４】
また本発明によれば、複数の電子部品を、回転対称中心まわりに、３６０度を設定回数で除した角度ずつ姿勢を相互にずらして積層し、積層方向に隣接する電子部品の端子の接続部同士を接続する。これによって、共通電極端子群の各端子が、モジュール外の部品に共通に接続され、個別接続端子群の特定端子が、モジュール外の部品に個別に接続されるモジュールを組み立てることができる。このような高密度実装可能なモジュールを容易に組み立てることができる。
【０１４５】
さらに電子部品には、端子の対称性と同一の対称性を有するアライメントマークが形成されており、基板に形成されるアライメントマークを用いて、位置決めすることができる。この位置決めにあたって、基板のアライメントマークは、少なくとも１つあればよい。電子部品は、基板に比べて高精度に形成され、アライメントマークも、電子部品のアライメントマークは、基板のアライメントマークに比べて高精度に形成される。電子部品のアライメントマークを前述のように対称性を有して形成することによって、精度の高い電子部品のアライメントマークをできるだけ利用して位置決めすることができ、高い精度で位置決めすることができ、高精度なモジュールを組み立てることができる。
【０１４６】
また本発明によれば、前記半導体素子を複数積層して好適なモジュールを組み立てることができる。
【０１４７】
また本発明によれば、姿勢情報端子群を有する複数の電子部品が積層されて組み立てられるモジュールに対して、姿勢情報端子群の各端子に出力要求を与える。これによって各電子部品の姿勢情報端子群における特定端子から有効を表す情報を得ることができ、その特定端子の位置を検出することができる。これによってモジュールにおける各電子部品の姿勢を検出することができ、モジュールにおける電子部品の配置構成を検出することができる。したがってこの配置構成の差異に基づいてモジュールを識別することができる。
【０１４８】
また本発明によれば、前記半導体素子が複数積層されて組み立てられるモジュールを好適に識別することができる。
【０１４９】
また本発明によれば、指令入力端子群を有する複数の電子部品が積層されて組み立てられるモジュールに対して、指令入力端子群の各端子に設定指令を与える。各電子部品は、設定指令が与えられると、その設定指令に応答して動作環境を設定する。これによって各電子部品に動作環境を設定することができる。
【０１５０】
また本発明によれば、前記半導体素子が複数積層されて組み立てられるモジュールに対して、各半導体素子に動作環境を設定することができ、好適なモジュールを得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態のメモリチップ２０を示す正面図である。
【図２】メモリチップ２０を用いて組み立てられるメモリモジュール２１を示す斜視図である。
【図３】隣接するチップ２０間の端子の接続状態の一例を模式的に示す断面図である。
【図４】隣接するチップ２０間の端子の接続状態の他の例を模式的に示す断面図である。
【図５】チップ２０に動作環境の設定方法を説明するための図である。
【図６】チップ２０における動作環境を設定するための回路部分５０を示す回路図である。
【図７】端子を形成する手順の一例を示す断面図である。
【図８】アライメントマーク６０ａ〜６０ｈの配置について説明するためのチップ２０の正面図である。
【図９】アライメントマーク６０ａ〜６０ｈを利用してチップ２０を積層する方法を説明するための図である。
【図１０】本発明の実施の他の形態のチップ１２０を示す正面図である。
【図１１】チップ１２０を積層して組み立てられるモジュール１２１を示す斜視図である。
【図１２】本発明の実施のさらに他の形態のチップ２２０を示す正面図である。
【図１３】本発明の実施のさらに他の形態のチップ３２０を示す正面図である。
【図１４】チップ３２０を積層して組み立てられるモジュール３２１を示す斜視図である。
【図１５】隣接するチップ３２０間の端子の接続状態の一例を模式的に示す断面図である。
【図１６】隣接するチップ３２０間の端子の接続状態の他の例を模式的に示す断面図である。
【図１７】隣接するチップ３２０間の端子の接続状態の他の例を模式的に示す断面図である。
【図１８】アライメントマーク３６０ａ〜３６０ｄの配置について説明するためのチップ３２０の正面図である。
【図１９】アライメントマーク３６０ａ〜３６０ｄを利用してチップ２０を積層する方法を説明するための図である。
【図２０】本発明の実施のさらに他の形態のチップ４２０を示す正面図である。
【図２１】本発明の実施のさらに他の形態のメモリパッケージ５２０を示す斜視図である。
【図２２】メモリパッケージ５５０を積層したモジュールを示す断面図である。
【図２３】第１の従来の技術のモジュール１を示す斜視図である。
【図２４】第２の従来の技術における基板と下段チップとの接続構造を示す斜視図である。
【図２５】第２の従来の技術における基板と中段チップとの接続構造を示す斜視図である。
【図２６】第２の従来の技術における基板と上段チップとの接続構造を示す斜視図である。
【符号の説明】
２０，１２０，２２０，３２０，４２０；５２２ メモリチップ
２１，１２１，３２１；５５０ メモリモジュール
２２ 基板
３１〜３６；５２３〜５３２ 端子群
４０，４１，４７ 端子基部
４２〜４５，４８，４９ 接続部
６０ａ〜６０ｈ，３６０ａ〜３６０ｄ アライメントマーク
Ａ０〜Ａ７ 主情報端子
ＣＳ チップ指定端子
ＤＭＹ ダミー端子
ＫＥＹ 基準端子
ＮＣ 無接続端子
ＲＦＣＧ 指令入力端子
Ｌ 回転対称軸線
【発明の属する技術分野】
本発明は、電子部品、複数の電子部品を積層して組み立てられるモジュール、そのモジュールを組み立てる方法、組み立てられたモジュールを識別する方法、および組み立てられたモジュールの動作環境を設定する方法に関する。
【０００２】
【従来の技術】
図２３は、第１の従来の技術のモジュール１を示す斜視図である。大規模集積回路（ＬＳＩ）２の高密度実装を実現するために、ＬＳＩ２を積層してモジュール１を形成している。モジュール１は、ＬＳＩ２がテープキャリア３に搭載されてテープキャリアパッケージ（ＴＣＰ）４が構成され、これらＴＣＰ４が積層されている。このモジュール１では、テープキャリア３の構成によって、各ＬＳＩ２を識別できるように構成されている。
【０００３】
各ＬＳＩ２は、ＬＳＩを選択して指定する情報を入力するためのチップ側選択端子５と、実行すべき処理動作に関連する情報を入出力するためのチップ側一般端子６とを有し、図示しない回路基板から、チップ側一般端子６に処理動作の指令が与えられるとともに、チップ側選択端子５に処理動作を実行するＬＳＩ２を指定する情報が与えられ、指定されたＬＳＩ２が、処理動作を実行するように構成されている。
【０００４】
各ＬＳＩ２のチップ側選択端子５は、テープキャリア３に形成される配線７を介して、回路基板に形成される基板側選択端子８に、個別に接続される。また各ＬＳＩ２のチップ側一般端子６は、テープキャリア３に形成される配線９を介して、回路基板に形成される基板側一般端子１０に、共通に接続される。チップ側選択端子５を基板側選択端子８に個別に接続するために、回路基板にはＬＳＩの個数と同数の基板側選択端子８ａ〜８ｃ（総称するときは、符号８）が形成され、配線７が各基板側選択端子８ａ〜８ｃのいずれとも接続可能な配線部分を有する冗長なパターンに形成されており、必要な配線部分だけを残して、不要な部分を切断除去することで、各チップ側選択端子５が、各基板側選択端子８ａ〜８ｃのいずれかに個別に接続される。このようにして、回路基板から各ＬＳＩ２を個別に指定することができる（たとえば特許文献１参照）。
【０００５】
図２４は、第２の従来の技術における基板と下段チップとの接続構造を示す斜視図である。図２５は、第２の従来の技術における基板と中段チップとの接続構造を示す斜視図である。図２６は、第２の従来の技術における基板と上段チップとの接続構造を示す斜視図である。図２４〜図２６には、理解を容易にするために、ＬＳＩに貫通して形成される端子と、この端子とＬＳＩ内部の回路までの配線のみを図示し、ＬＳＩにおける他の構成、たとえば層間絶縁膜などは図示しない。
【０００６】
第１の従来の技術のように、ＴＣＰを用いる場合には、テープキャリア３による信号遅延によってＬＳＩの性能が十分発揮できない問題点があり、これを解決して、ＬＳＩの高速高機能化を図ることができる第２の従来の技術として、ＬＳＩに表裏を貫通する端子を設けて、テープキャリアを用いることなく、ウエハ状態またはチップ状態で積層し、モジュール化する技術が知られている。この第２の従来の技術においても、積層される各ＬＳＩを第１の従来の技術と同様に回路基板から指定できるように構成しなければならない。
【０００７】
各ＬＳＩには、内部回路に接続されるチップ側接続端子に相当するコンタクト部１４が形成されている。各ＬＳＩには、ＬＳＩの個数と同数の接続端子１５ａ〜１５ｃが、ＬＳＩを厚み方向に貫通して形成されている。各接続端子１５ａ〜１５ｃは、各ＬＳＩを回路基板に個別に接続するための端子であり、回路基板に形成されるＬＳＩの個数と同数の基板側接続端子に接続されている。各ＬＳＩのコンタクト部１４は、ＬＳＩに設けられる各配線１６ａ〜１６ｃによって、相互に異なる接続端子１５ａ〜１５ｃに接続され、これによって各ＬＳＩのコンタクト部１４が、各基板側選択端子に個別に接続される。
【０００８】
さらに第３の従来の技術として、複数のセグメントを積層する技術が知られている。この技術では、各セグメントの端子を、導電性を有する接着剤によって、各端子同士を電気的に接続するとともに、各セグメントを機械的に接続している（たとえば特許文献２参照）。
【０００９】
【特許文献１】
特開平２−２９００４８号公報
【特許文献２】
特表２００１−５１４４４９号公報
【００１０】
【発明が解決しようとする課題】
第２の従来の技術は、第１の従来の技術の課題を解決することができるが、ＬＳＩを同一の姿勢に配置して積層しているので、前述のようにコンタクト部１４と各接続端子１５ａ〜１５ｃとを個別に接続する配線１６ａ〜１６ｃが必要になる。これら配線１６ａ〜１６ｃは、各ＬＳＩに形成しておかなければならず、ことなる構成のチップになってしまう。したがって製造プロセスにおいて、別チップとして作成する必要がある。
【００１１】
異種のチップを積層する場合においては、元来、異なる構成のチップであるので問題はないが、たとえばメモリチップを多数積層して大容量メモリを実現する場合などにおいては、積層しなければ同一構成のメモリチップでよいにも拘わらず、積層するがゆえに、前述のように別チップとして、積層する数だけ構成の異なるチップとして作成する必要があり、極めて余分な手間が必要になる。
【００１２】
このような課題は、第１および第３の従来の技術においても解決することができない。
【００１３】
本発明の目的は、同一の構成で、複数層に積層してモジュールを組み立てることができる電子部品を提供することである。
【００１４】
【課題を解決するための手段】
本発明は、内部回路を有し、複数層に積層してモジュールを組み立てるための電子部品であって、
共通接続端子群と、個別接続端子群とを有し、
共通接続端子群は、予め定める設定回数の回転対称性を有して配置され、内部回路に接続される複数の端子を有し、共通接続端子群の各端子は、積層される他の電子部品における端子と共通にモジュール外の部品に接続すべき端子であり、積層方向両側の表面部に、他の電子部品の共通接続端子群が有する端子と接続するための接続部が形成され、
個別接続端子群は、前記設定回数の回転対称性を有して配置され、少なくとも１つの特定端子および残余の関連端子を備える複数の端子を有し、特定端子が内部回路に接続され、特定端子は、積層される他の電子部品における特定端子とは個別にモジュール外の部品に接続すべき端子であり、積層方向両側の表面部の少なくともいずれか一方に、他の電子部品の個別接続端子群が有する端子と接続するための接続部が形成され、関連端子は、積層される他の電子部品における特定端子に関連して設けられる端子であり、積層方向両側の表面部に、他の電子部品の個別接続端子群が有する端子と接続するための接続部が形成され、
共通電極端子群および個別接続端子群に設けられる各端子は、前記設定回数の回転対称性に加えて、回転対称中心を通る対称線に関して線対称性を有して配置され、
複数の電子部品を積層するにあたって、少なくとも１つの電子部品が、積層方向一方側の表面部を一方向に向け、残余の電子部品が、積層方向他方側の表面部を一方向に向けて積層されることを特徴とする電子部品である。
【００１５】
本発明に従えば、共通接続端子群の各端子は、予め定める設定回数の回転対称に形成されているとともに、積層方向両側の表面部に接続部が形成されている。また個別接続端子群の各端子は、予め定める設定回数の回転対称に形成され、そのうちの少なくとも１つの特定端子は、積層方向両側の表面部のうち少なくともいずれか一方に接続部が形成され、残余の関連端子は、積層方向両側の表面部に接続部が形成されている。
【００１６】
このように対称配置に端子が形成される電子部品は、３６０度を前記設定回数で除した角度ずつ相互にずらして積層することによって、共通電極端子群の各端子が、モジュール外の部品に共通に接続され、個別接続端子群の特定端子が、モジュール外の部品に個別に接続されるモジュールを組み立てることができる。これによって複数の電子部品を積層してモジュールを組み立てるにあたって、異なる構成の電子部品を用意しなくても、同一構成の電子部品を用いことができる。したがって積層してモジュールを組み立てるための電子部品の製造の手間を少なくし、電子部品を容易に製造することができる。
【００２０】
また、共通電極端子群および個別接続端子群に設けられる各端子が、回転対称中心を通る対称線に関して線対称性を有しており、電子部品は、積層方向に関して反転させて積層することもでき、この状態であっても、共通電極端子群の各端子が、モジュール外の部品に共通に接続され、個別接続端子群の特定端子が、モジュール外の部品に個別に接続されるモジュールを組み立てることができる。したがって層数が前記設定回数の２倍以下のモジュールを容易に形成することができる。
【００２１】
また本発明は、複数の電子部品を積層するにあたって、２つの電子部品の主面同士を対向させ、前記対向させた電子部品ペアーがさらに複数積層されることを特徴とする。
【００２２】
本発明に従えば、２つの電子部品の主面を対向させ、つまり積層方向一方側の表面部を互いに対向させて形成される電子部品ペアーを、３６０度を前記設定回数で除した角度ずつ相互にずらして積層することによって、層数が前記設定回数の２倍以下のモジュールを容易に形成することができる。
【００２３】
また本発明は、特定端子は、積層方向両側の表面部のいずれか一方にだけ、他の電子部品の個別接続端子群が有する端子と接続するための接続部が形成されることを特徴とする。
【００２４】
本発明に従えば、特定端子は、積層方向両側の表面部のいずれか一方にだけ接続部が形成されており、モジュール外の部品に接続される部分を少なくすることができる。これによってモジュール外の部品からモジュールを駆動するにあたってモジュールの負荷を小さくすることができ、モジュールの高速高機能化に寄与することができる。
【００２５】
また本発明は、外形形状が、前記設定回数と同一の角数の正多角形であることを特徴とする。
【００２６】
本発明に従えば、外形形状が、前記設定回数と同一の角数の正多角形であるので、電子部品を積層した場合に、周縁部を揃えて積層することができる。これによってモジュールを配置するために必要な占有空間を可及的に小さくすることができる。
【００２７】
また本発明は、個別接続端子群は、特定端子が、モジュール外の部品からの出力要求に対して、有効を表す情報を出力する内部回路に接続され、関連端子が、モジュール外の部品からの出力要求に対して、モジュール外の部品において有効を表す情報よりも優先される無効を表す情報を出力する状態と、関連端子に対して非干渉の状態とに切換えられる内部回路に接続される姿勢情報出力端子群を含むことを特徴とする。
【００２８】
本発明に従えば、個別接続端子群の１つとして姿勢情報出力端子群を有しており、この姿勢情報出力端子群の関連端子を切換えながら、各端子にモジュール外の部品からの出力要求に対して、各特定端子から有効を表す情報を出力することによって、モジュール外の部品に、各電子部品の特定端子の位置の情報を与えることができる。これによってモジュール外の部品に、各電子部品の姿勢を表す情報を与えることができる。
【００２９】
また本発明は、各電子部品は、モジュール外の部品から与えられる設定指令に基づいて、各電子部品の積層状態に対応する動作環境を設定する内部回路を有し、
共通接続端子群は、各電子部品に積層状態に対応する動作環境を設定する指令である設定指令が、モジュール外の部品から与えられる指令入力端子を備える指令入力端子群を含むことを特徴とする。
【００３０】
本発明に従えば、積層状態に対応する動作環境を設定する内部回路を有するとともに、共通接続端子群の１つとして指令入力端子群を有している。指令入力端子群に、モジュール外の部品から設定指令が与えられると、内部回路によって、積層状態に対応する動作環境が設定される。これによって複数の電子部品を積層してモジュールを形成した後、設定指令を与えて動作環境を設定することができ、好適に動作する利便性の高いモジュールを組み立てることができる。
【００３１】
また本発明は、各電子部品を積層するにあたって位置決めに用いるアライメントマークが、前記端子の対称性と同一の対称性を有して配置されていることを特徴とする。
【００３２】
本発明に従えば、各電子部品を積層するにあたって位置決めに用いるアライメントマークが、前記対称性を有して配置されている。これによってモジュール外の部品に少なくとも１つのアライメントマークがあれば、各電子部品を、３６０度を前記設定回数で除した角度ずつ相互にずらした位置に位置決めすることができる。
【００３３】
また本発明は、電子部品は、半導体基板の少なくとも１主面部に内部回路が形成され、主面部から反対面に達する導電路によって前記共通接続端子群および個別接続端子群の各端子が形成される半導体素子であることを特徴とする。
【００３４】
本発明に従えば、前記半導体素子を複数積層して好適なモジュールを得ることができる。
【００３５】
また本発明は、前記複数の電子部品が積層されて形成されることを特徴とするモジュールである。
【００３６】
本発明に従えば、同一構成の複数の電子部品が積層されてモジュールが形成され、好適なモジュールを容易に得ることができる。
【００３７】
また本発明は、前記複数の電子部品を積層してモジュールを組み立てる方法であって、
各電子部品を、回転対称中心まわりに、３６０度を設定回数で除した角度ずつ姿勢を相互にずらして積層し、
積層方向に隣接する電子部品の端子の接続部同士を接続することを特徴とするモジュールの組み立て方法である。
【００３８】
本発明に従えば、複数の電子部品を、回転対称中心まわりに、３６０度を設定回数で除した角度ずつ姿勢を相互にずらして積層し、積層方向に隣接する電子部品の端子の接続部同士を接続する。これによって、共通電極端子群の各端子が、モジュール外の部品に共通に接続され、個別接続端子群の特定端子が、モジュール外の部品に個別に接続されるモジュールを組み立てることができる。このような高密度実装可能なモジュールを容易に組み立てることができる。
【００３９】
また本発明は、前記複数の電子部品を基板に積層してモジュールを組み立てる方法であって、
各電子部品を、基板に形成されるアライメントマークと、各電子部品に形成されるアライメントマークとの位置関係に基づいて、回転対称中心まわりに、３６０度を設定回数で除した角度ずつ姿勢を相互にずらして積層し、
積層方向に隣接する電子部品の端子の接続部同士を接続することを特徴とするモジュールの組み立て方法である。
【００４０】
本発明に従えば、複数の電子部品を、回転対称中心まわりに、３６０度を設定回数で除した角度ずつ姿勢を相互にずらして積層し、積層方向に隣接する電子部品の端子の接続部同士を接続する。これによって、共通電極端子群の各端子が、モジュール外の部品に共通に接続され、個別接続端子群の特定端子が、モジュール外の部品に個別に接続されるモジュールを組み立てることができる。このような高密度実装可能なモジュールを容易に組み立てることができる。
【００４１】
さらに電子部品には、端子の対称性と同一の対称性を有するアライメントマークが形成されており、基板に形成されるアライメントマークを用いて、位置決めすることができる。この位置決めにあたって、基板のアライメントマークは、少なくとも１つあればよい。電子部品は、基板に比べて高精度に形成され、アライメントマークも、電子部品のアライメントマークは、基板のアライメントマークに比べて高精度に形成される。電子部品のアライメントマークを前述のように対称性を有して形成することによって、精度の高い電子部品のアライメントマークをできるだけ利用して位置決めすることができ、高い精度で位置決めすることができ、高精度なモジュールを組み立てることができる。
【００４２】
また本発明は、電子部品は、半導体基板の少なくとも１主面部に内部回路が形成され、主面部から反対面に達する導電路によって前記共通接続端子群および個別接続端子群の各端子が形成される半導体素子であることを特徴とする。
【００４３】
本発明に従えば、前記半導体素子を複数積層して好適なモジュールを組み立てることができる。
【００４４】
また本発明は、前記複数の電子部品が、回転対称中心まわりに、３６０度を設定回数で除した角度ずつ姿勢を相互にずらして積層され、積層方向に隣接する電子部品の端子の接続部同士が接続されて組み立てられるモジュールを識別する方法であって、
各電子部品の姿勢情報端子群の各端子に出力要求を与えることによって、出力される有効および無効を表す情報に基づいて、各電子部品毎に姿勢情報端子群における特定端子の位置を検出して各電子部品の姿勢を検出し、各電子部品の積層状態によってモジュールを識別することを特徴とするモジュールの識別方法である。
【００４５】
本発明に従えば、姿勢情報端子群を有する複数の電子部品が積層されて組み立てられるモジュールに対して、姿勢情報端子群の各端子に出力要求を与える。これによって各電子部品の姿勢情報端子群における特定端子から有効を表す情報を得ることができ、その特定端子の位置を検出することができる。これによってモジュールにおける各電子部品の姿勢を検出することができ、モジュールにおける電子部品の配置構成を検出することができる。したがってこの配置構成の差異に基づいてモジュールを識別することができる。
【００４６】
また本発明は、電子部品は、半導体基板の少なくとも１主面部に内部回路が形成され、主面部から反対面に達する導電路によって前記共通接続端子群および個別接続端子群の各端子が形成される半導体素子であることを特徴とする。
【００４７】
本発明に従えば、前記半導体素子が複数積層されて組み立てられるモジュールを好適に識別することができる。
【００４８】
また本発明は、前記複数の電子部品が、回転対称中心まわりに、３６０度を設定回数で除した角度ずつ姿勢を相互にずらして積層され、積層方向に隣接する電子部品の端子の接続部同士が接続されて組み立てられるモジュールの動作環境を設定する方法であって、
指令入力端子群に、設定指令を与えて、各電子部品に積層状態に対応する動作環境を設定することを特徴とするモジュールの環境設定方法である。
【００４９】
本発明に従えば、指令入力端子群を有する複数の電子部品が積層されて組み立てられるモジュールに対して、指令入力端子群の各端子に設定指令を与える。各電子部品は、設定指令が与えられると、その設定指令に応答して動作環境を設定する。これによって各電子部品に動作環境を設定することができる。
【００５０】
また本発明は、電子部品は、半導体基板の少なくとも１主面部に内部回路が形成され、主面部から反対面に達する導電路によって前記共通接続端子群および個別接続端子群の各端子が形成される半導体素子であることを特徴とする。
【００５１】
本発明に従えば、前記半導体素子が複数積層されて組み立てられるモジュールに対して、各半導体素子に動作環境を設定することができ、好適なモジュールを得ることができる。
【００５２】
【発明の実施の形態】
図１は、本発明の実施の一形態のメモリチップ２０を示す正面図である。図２は、メモリチップ２０を用いて組み立てられるメモリモジュール２１を基板２２に搭載した状態で示す斜視図である。電子部品であるメモリチップ（以下「チップ」という場合がある）２０は、高密度実装を実現するために、複数のチップ２０を積層して、高容量かつ小形のメモリモジュール（以下「モジュール」という場合がある）２１を組み立てるために用いられる。
【００５３】
チップ２０は、板状に形成され、厚み方向に垂直な外形形状が正四角形状である。チップ２０は、半導体素子であり、半導体基板の少なくとも予め定める厚み方向一方側の表面部である主面部に内部回路（図示せず）が形成されて構成される。チップ２０の主面は、前記半導体基板の予め定める厚み方向一方側の一表面である。このチップ２０は、厚み方向を積層方向として、複数のチップ２０が、基板２２上に複数層に積層され、モジュール２１が基板２２に実装される。基板２２は、モジュール外の部品に相当する。図１には、チップ２０を厚み方向に見て示す。基板２２は、モジュール２１の各チップ２０の端子に接続される端子を有していれば、プリント配線板に代表される通常の回路基板でもよいし、端子ピッチを変換するためのいわゆるインターポーザ基板でもよい。
【００５４】
チップ２０は、複数、本実施の形態では、６つの端子群３１〜３６を有する。各端子群３１〜３６は、複数の端子をそれぞれ有しており、各端子群３１〜３６の各端子は、厚み方向に平行な回転対称中心軸線（以下「対称軸線」という場合がある）Ｌまわりの予め定める設定回数の回転対称性を有する位置に、Ｎ回対称（Ｎは２以上の整数）に配置されて形成されている。本実施の形態では、設定回数は８回であり、各端子群３１〜３６は、設定回数の自然数倍の個数の端子をそれぞれ有し、これらの各端子が８回の回転対称性を有する位置に、さらに具体的には、対称軸線Ｌまわりの略周方向に並ぶペリフェラル状に配置される。対称軸線Ｌは、チップ２０の中心軸線と一致していてもよいし、一致していなくてもよい。各端子群の端子は、前記主面部から厚み方向他表面である反対面に達する導電路によって形成される。導電路は、導電性材料によって形成される。
【００５５】
各端子群３１〜３６は、たとえばチップ指定端子群３１、主情報入出力端子群３２、姿勢情報出力端子群３３および指令入力端子群３６を含む。チップ指定端子群３１は、チップ２０を選択的に指定するための端子群である。主情報入出力端子群３２は、チップ２０に記憶される情報を入出力するための端子群である。姿勢情報出力端子群３３は、チップ２０の姿勢情報を出力するための端子群である。指令入力端子群３６は、チップ２０に動作環境を設定する指令である設定指令を入力するための端子群である。残余の端子群３４，３５は、その他の目的に用いられる端子群であってもよく、たとえば駆動電力を入力するための端子群であってもよい。
【００５６】
チップ指定端子群３１は、設定回数の１倍（設定回数と同一）である８個の端子であって、１つのチップ指定端子ＣＳと、残余７個の無接続端子ＮＣとの計８個の端子を有する。チップ指定端子ＣＳは、特定端子であり、チップ２０に設けられる内部回路（図示せず）に接続されている。無接続端子ＮＣは、関連端子であり、内部回路に対して非接続であり、同一の構成の端子である。
【００５７】
主情報入出力端子群３２は、設定回数の１倍である８個の主情報端子Ａ０〜Ａ７を有している。各主情報端子Ａ０〜Ａ７は、内部回路の相互に異なる回路部分に個別に接続されるが、各回路部分が等価な回路部分であり、各主情報端子Ａ０〜Ａ７は、等価な端子である。
【００５８】
姿勢情報出力端子群３３は、設定回数の１倍である８個の端子であって、１つの基準端子ＫＥＹと、残余７個のダミー端子ＤＭＹとの計８個の端子を有する。基準端子ＫＥＹは、特定端子であり、チップ２０に設けられる内部回路に接続されている。ダミー端子ＤＭＹは、関連端子であり、内部回路における同一回路部分に共通に接続される同一の構成の端子である。
【００５９】
指令入力端子群３６は、設定回数の１倍である８個の指令端子ＲＦＣＧを有している。各指令端子ＲＦＣＧは、内部回路における同一回路部分に共通に接続される同一構成の端子である。
【００６０】
残余の端子群３４，３５の各端子に関する詳細な説明は、省略する。
このような各端子群３１〜３６は、共通接続端子群と、個別接続端子群とに分類される。チップ指定端子群３１および姿勢情報出力端子群３３は、個別接続端子群であり、主情報入出力端子群３２および指令入力端子群３６は、共通接続端子群である。残余の端子群３４，３５は、その構成に基づいて、共通接続端子群および個別接続端子群のいずれかに分類される。たとえば端子群３４が、駆動電力を入力するための端子群である場合には、共通接続端子群である。
【００６１】
このような端子が形成される複数のチップ２０が、３６０度を設定回数で除した角度（以下「設定角度」という場合がある；図１および図２の例では８で除した４５度）ずつ、前記軸線Ｌまわりに、相互に姿勢をずらして積層される。ここで「相互に設定角度ずつずらす」とは、積層される複数のチップ２０のうちの任意の２つが、相互に設定角度の自然数倍の角度ずれていることを意味し、隣接するチップ同士が設定角度ずつずれている必要はない。したがって各チップ２０は、同一姿勢のチップ２０が存在しないように積層される。また積層数は、設定回数以下であればよく、本実施の形態では設定回数と同数の８層であり、８個のチップ２０を用いて８層のモジュール２１が構成される。
【００６２】
図３は、隣接するチップ２０間の端子の接続状態の一例を模式的に示す断面図である。図３には、チップ指定端子群３１および主情報入出力端子群３２の２つの端子群を例に挙げて示す。また図３では、理解を容易にするために、２つのチップに関して、チップ指定端子群３１の各端子ＣＳ，ＮＣを右側に並べて示し、主情報入出力端子群３２の各端子Ａ０〜Ａ７を左側に並べて示す。
【００６３】
各端子群３１〜３６の各端子は、チップ２０の厚み方向一方側の表面部に、端子基部が形成されている。各チップ２０を積層するにあたって、各チップ２０は、端子基部が形成される厚み方向一方側の表面部を一方向に向けて、具体的には端子基部を基板２２と反対側に向けるフェースアップの状態で、積層される。チップ指定端子群３１の各端子ＣＳ，ＮＣおよび主情報入出力端子群３２の各端子Ａ０〜Ａ７も、チップ２０の厚み方向一方側の表面部に、端子基部４０，４１が形成されている。
【００６４】
チップ指定端子ＣＳは、端子基部４０に連なり、チップ２０を貫通して厚み方向他方側の表面部に接続部４３が形成される。チップ指定端子ＣＳには、厚み方向一方側に、接続部が形成されていても形成されていなくてもよいが、本実施の形態では形成されていない。このようにチップ指定端子ＣＳには、厚み方向両側の表面部のうち少なくともいずれか一方だけ、具体的には、基板２２側の表面部にだけ接続部が形成されている。無接続端子ＮＣは、端子基部４０に連なり、厚み方向一方側の端部に、端子基部から厚み方向一方へ突出するバンプ状の接続部４２が形成されるとともに、チップ２０を貫通して厚み方向他方側の表面部に接続部４３が形成される。
【００６５】
このような構成によって、最も基板２２側に配置されるチップ２０のチップ指定端子ＣＳは、基板２２に形成されるチップ２０を指定するための基板側指定端子（図示せず）に直接接続され、残余のチップ２０のチップ指定端子ＣＳは、基板２２側に配置されるチップ２０の無接続端子ＮＣを介して基板側指定端子に接続される。このようにして各チップ指定端子ＣＳは、基板側指定端子に個別に接続される。チップ指定端子群３１は、基板２２によるチップ２０の指定のために用いられる端子群であり、前述のような構成によって基板２２から、各チップ２０を指定するための情報を与えることができる。
【００６６】
またチップ指定端子ＣＳは、基板２２と反対側へのチップ２０に対する接続部を有していない。このような構成によって、基板２２の基板側指定端子に対する接続を必要最小限に抑え、基板２２からみたモジュール２１の負荷が小さくなり、円滑な処理が可能な好適なモジュール２１を実現することができる。本実施の形態ではフェースアップの状態であるが、本発明の他の実施の形態として、各チップ２０が、端子基部を基板２２側に向けるフェースダウンの状態で積層されてもよく、この場合、チップ指定端子ＣＳに、チップ２０を貫通する厚み方向他方側の接続部を設けずに、バンプ状の厚み方向一方側の接続部だけを形成するようにして、モジュール２１の負荷を小さくできる効果を同様に達成することができる。
【００６７】
各主情報端子Ａ０〜Ａ７は、アドレス線などとも呼ばれる端子であり、端子基部４１に連なり、厚み方向一方側の端部に、端子基部から厚み方向一方へ突出するバンプ状の接続部４４が形成されるとともに、チップ２０を貫通して厚み方向他方側の表面部に接続部４５が形成される。最も基板２２側に配置されるチップ２０の各主情報端子Ａ０〜Ａ７は、基板２２に形成される主情報を入出力するための基板側情報端子に直接接続され、残余のチップ２０の各主情報端子Ａ０〜Ａ７は、基板２２側に配置されるチップ２０の各主情報端子Ａ０〜Ａ７を介して基板側情報端子に接続される。
【００６８】
このようにして各主情報端子Ａ０〜Ａ７は、基板側情報端子に共通に接続される。主情報端子群３２は、チップ２０に記憶すべき情報を与え、またはチップ２０に記憶される情報を読み出すために、これら情報を入出力するための端子群であり、基板２２によって、各チップ２０に情報を記憶させ、またはチップ２０から情報を読み出すことができる。
【００６９】
各主情報端子Ａ０〜Ａ７は、順番がそれぞれ入れ替わっても、記憶される物理的メモリセルの位置が異なるだけで、機能上は等価である。したがって各主情報端子Ａ０〜Ａ７は、回転対称の位置に順番に割り当てている。各チップ２０が姿勢を異ならせて積層されるので、メモリセルのアドレスが、基板２２の基板側情報端子に対応するアドレスと異なるチップ２０が存在するが、機能上は等価であるので、動作上に問題を生じない。メモリセルは、内部回路の回路部分である。
【００７０】
図４は、隣接するチップ２０間の端子の接続状態の他の例を模式的に示す断面図である。図４には、姿勢情報出力端子群３３を例に挙げ、各端子ＫＥＹ，ＤＭＹを並べて示す。姿勢情報出力端子群３３の各端子ＫＥＹ，ＤＭＹもまた、チップ２０の厚み方向一方側の表面部に、端子基部４７が形成されている。
【００７１】
基準端子ＫＥＹは、端子基部４７に連なり、チップ２０を貫通して厚み方向他方側の表面部に接続部４９が形成される。基準端子ＫＥＹには、厚み方向一方側に、接続部が形成されていても形成されていなくてもよいが、本実施の形態では形成されていない。このように基準端子ＫＥＹには、厚み方向両側の表面部のうち少なくともいずれか一方だけ、具体的には、基板２２側の表面部にだけ接続部が形成されている。ダミー端子ＤＭＹは、端子基部４７に連なり、厚み方向一方側の端部に、端子基部４７から厚み方向一方へ突出するバンプ状の接続部４８が形成されるとともに、チップ２０を貫通して厚み方向他方側の表面部に接続部４９が形成される。
【００７２】
このような構成によって、最も基板２２側に配置されるチップ２０の基準端子ＫＥＹは、基板２２に形成されるチップ２０の姿勢を取得するための基板側姿勢端子（図示せず）に直接接続され、残余のチップ２０の基準端子ＫＥＹは、基板２２側に配置されるチップ２０のダミー端子ＤＭＹを介して基板側姿勢端子に接続される。このようにして各基準端子ＫＥＹは、基板側姿勢端子に個別に接続される。
【００７３】
姿勢情報出力端子群３３は、基板２２によるチップ２０の姿勢の取得のために用いられる端子群である。基準端子ＫＥＹは、外部からの制御で、高いインピーダンスでキーデータである有効を表す情報を出力する。つまり基準端子ＫＥＹは、基板２２からの出力要求に対して、有効を表す情報（以下「有効情報」という場合がある）を出力する内部回路の回路部分に接続されている。
【００７４】
このようにダミー端子ＤＭＹは、外部からの制御で、低インピーダンスで無効データを出力するか、もしくはフローティング状態、つまり他のチップ２０からの情報が基板２２に伝わる状態になる。つまりダミー端子ＤＭＹは、第１状態と第２状態とに切り換えられる内部回路の回路部分に接続されている。第１状態は、基板２２からの出力要求に対して、基板２２において有効を表す情報よりも優先される無効を表す情報（以下「無効情報」という場合がある）を出力する状態である。第２状態は、ダミー端子ＤＭＹに対して非干渉の状態である。
【００７５】
第１および第２状態の切換えは、たとえば前述の６つのうちの残余の端子群３４，３５のいずれかなど、他の端子群を状態切換端子群として用いて切換えるようにしてもよい。この場合、この端子群は、基板２２に共通に接続される共通接続端子群であり、基板２２から第１および第２状態のいずれかにする状態指令が与えられるように構成する。前記チップ指定端子郡３１を利用してチップを指定し、そのチップに対して状態指令を与え、チップ毎に状態を切換えることができる。
【００７６】
このような姿勢情報端子群３３を用いることによって、基板２２によって、各チップ２０の姿勢を検出し、モジュール２１を識別することができる。このモジュール２１の識別方法について具体的に述べると、まず各チップ２０を第１状態とし、基板２２から姿勢情報の出力要求をする。これによって各チップ２０の基準端子ＫＥＹから有効情報が出力され、各チップ２０のダミー端子ＤＭＹから無効情報が出力される。基準端子ＫＥＹには、基板２２と反対側への接続部を有していないので、最も基板側のチップ２０には、ダミー端子ＤＭＹが接続されておらず、基板２２において、最も基板側の基板端子ＫＥＹからの有効情報が採用される。残余のチップ２０の各基準端子ＫＥＹには、他のチップ２０のダミー端子ＤＭＹが接続されているので、基板２２において、ダミー端子ＤＭＹから出力される無効情報が優先されて採用される。したがって最も基板２２側のチップ２０の基準端子ＫＥＹの位置が検出され、その最も基板２２側のチップ２０の姿勢がまず検出される。
【００７７】
次に、姿勢が検出されたチップ２０、ここでは最も基板側のチップ２０を指定してそのチップ２０を第２状態にし、残余のチップ２０を第１状態とし、基板２２から姿勢情報の出力要求をする。これによって各チップ２０の基準端子ＫＥＹから有効情報が出力され、姿勢を検出済みのチップ２０、つまり最も基板側のチップ２０を除く残余のチップ２０のダミー端子ＤＭＹから無効情報が出力される。基準端子ＫＥＹには、基板２２と反対側への接続部を有していないので、基板側から２つめのチップ２０の基準端子ＫＥＹには、第２状態にあるダミー端子ＤＭＹが接続されておらず、基板２２において、基板側から２つのチップ２０の基板端子ＫＥＹからの有効情報が採用される。基板側から３つめ以上の残余のチップ２０の各基準端子ＫＥＹには、他のチップ２０の第２状態にあるダミー端子ＤＭＹが接続されているので、基板２２において、ダミー端子ＤＭＹから出力される無効情報が優先されて採用される。したがって基板側から２つめのチップ２０の基準端子ＫＥＹの位置が検出され、その基板側から２つのチップ２０の姿勢が検出される。
【００７８】
このようにして、姿勢が検出されたチップ２０から順に、第２状態に切換えながら、第１状態にあるチップのうちの１つに関して、基準端子ＫＥＹの位置を検出し、姿勢を検出することができる。つまり基板側にあるチップ２０から順に、基準端子ＫＥＹの位置を検出し、姿勢を検出することができる。このようにして基板２２によって、各チップ２０の姿勢を検出し、モジュール２１を識別することができる。
【００７９】
基準端子ＫＥＹは、基板２２と反対側へのチップ２０に対する接続部を有していない。このような構成によって、前述のような状態の切換えを実行しながら、各チップ２０の姿勢を検出することができる。
【００８０】
本実施の形態ではフェースアップの状態であるが、本発明の他の実施の形態として、各チップ２０が、フェースダウンの状態で積層される場合、基準端子ＫＥＹに、チップ２０を貫通する厚み方向他方側の接続部を設けずに、バンプ状の厚み方向一方側の接続部だけを形成するようにして、姿勢検出を可能にする。
【００８１】
また基準端子ＫＥＹに厚み方向両側に接続部が形成される場合、チップ２０を指定して、そのチップ２０だけを第１状態とすることによって、その指定したチップ２０の姿勢を検出することができる。このようにして各チップ２０の姿勢を検出し、モジュール２１を識別することができる。このような方法は、図４に示すような基準端子ＫＥＹに厚み方向両側の表面部のいずれか一方にだけ接続部が形成される場合にも、採用することができる。
【００８２】
図５は、チップ２０に動作環境の設定方法を説明するための図である。図６は、チップ２０における動作環境を設定するための回路部分５０を示す回路図である。図５には、基板側情報端子に、各符号Ａ０ｂ〜Ａ７ｂを付して示す。図６には、図解を容易にするために、チップ内部、つまり内部回路への主情報端子の接続はＡ０、Ａ１に関連する部分についてだけ示すが、残余の主情報端子Ａ２〜Ａ７も同様の構成を有する。前述のように各主情報端子Ａ０〜Ａ７に接続されるメモリセルのアドレスと基板２２におけるアドレスとがずれていても、動作上影響はないが、好適なモジュール２１を実現するために、各チップ２０のメモリセルのアドレスと、基板２２におけるアドレスとを一致させるように、端子再配置とも呼ばれる動作環境の設定を行うことが好ましい。
【００８３】
チップ２０は、内部回路に、基板２２から与えられる設定指令に基づいて、チップ２０の積層状態に対応する動作環境を設定する回路部分５０を有する。また指令入力端子群３６の各指令入力端子ＲＣＦＧは、主情報入出力端子群３２の各主情報端子Ａ０〜Ａ７と同様に厚み方向両側の表面部に接続部が形成され、基板２２に形成される基板側指令端子ＲＣＦＧｂに共通に接続される。指令入力端子群３６は、各チップ２０に積層状態に対応する動作環境を設定する指令である設定指令が基板２２から与えられる端子群であり、基板２２から設定指令が共通に与えられる。
【００８４】
動作環境の設定は、たとえば、再配置を指令する設定指令が、各指令入力端子ＲＣＦＧに与えられると、各主情報端子Ａ０〜Ａ７に与えられる基板側情報端子Ａ０ｂ〜Ａ７ｂのアドレスを表す情報に基づいて、実行される。具体的には、設定指令を与えるとともに、基板側情報端子Ａ０ｂ〜Ａ７ｂのアドレス情報として、１つの基板側情報端子Ａ０ｂから有効を表す情報、たとえば「ハイ（Ｈ）レベル」（以下「有効情報」という場合がある）を与え、残余の基板側情報端子Ａ１ｂ〜Ａ７ｂから無効を表す情報、たとえば「ロー（Ｌ）レベル」（以下「無効情報」という場合がある）を与える。
【００８５】
このような場合、各チップ２０毎に、各主情報端子Ａ０〜Ａ７のうち有効情報が与える端子が異なる。このような情報に基づいて、つまり各主情報端子Ａ０〜Ａ７のうちどの端子に有効情報が与えられているかによって、各チップ２０が自身の姿勢を把握することができ、この姿勢に基づいて、各チップ２０毎に、基板側情報端子Ａ０ｂ〜Ａ７ｂによる読み書きによって、基板側情報端子Ａ０ｂ〜Ａ７ｂのアドレスと一致するアドレスのメモリセルに対して読み書きできるように、各主情報端子Ａ０〜Ａ７とメモリセルとの関係を設定記憶する。つまり回路部分５０は、回転方向のずれ、すなわち姿勢に関する情報を記憶する記憶部５１と、データセレクタ部５２とを含んで実現される。
【００８６】
記憶部５１およびデータセレクタ部５２について、チップ内部への主情報端子の接続はＡ０、Ａ１だけについて説明する。設定指令は、記憶部５１のトリガとして与えられる。各主情報端子Ａ０〜Ａ７に与えられる有効情報および無効情報が与えられ、設定指令が与えられることによって、そのときに各主情報端子Ａ０〜Ａ７に与えられる有効情報および無効情報を記憶する。そしてこの記憶保持した有効情報および無効情報をデータセレクタ部５２に与えることができる。
【００８７】
データセレクタ部５２は、各主情報端子Ａ０〜Ａ７と、各メモリセルに付随する内部端子Ａ０ｉｎ〜Ａ７ｉｎ（Ａ２ｉｎ〜Ａ７ｉｎは図示せず）との間の対応付けをする回路部である。このデータセレクタ部５２は、ＡＮＤ−ＯＲ回路によって実現される。ＡＮＤ−ＯＲ回路は、内部端子Ａ０ｉｎ〜Ａ７ｉｎ毎に、各主情報端子Ａ０〜Ａ７のうちの１つと記憶部５１の端子Ｑ０〜Ｑ７のうちの１つとを対応付けて、各出力の論理積をそれぞれ求めるアンド素子と、これらアンド素子の出力の論理和を求めるオア素子との論理演算回路を有し、内部端子Ａ０ｉｎ〜Ａ７ｉｎ毎に、８つのアンド素子によって論理積を求める端子の対応付けが異なるように構成されている。
【００８８】
基板側情報端子Ａ０ｂから有効情報が与えられ、残余の基板側情報端子Ａ１ｂ〜Ａ７ｂから無効情報が与えられるとする。設定指令が与えると、各端子Ａ０〜Ａ７に与えられた有効情報および無効情報が記憶部５１に各端子Ｌ０〜Ｌ７から与えられ、その情報を各端子Ｑ０〜Ｑ７から出力できるようになる。各主情報端子Ａ０〜Ａ７と内部端子Ａ０ｉｎ〜Ａ７ｉｎとは、ＡＮＤ−ＯＲ回路５２を介して接続されるが、記憶部５１の各端子Ｑ０〜Ｑ７からの情報に基づいて、対応関係が設定される。
【００８９】
このような構成によって、主情報端子Ａ０に有効情報が与えられるチップ２０では、その有効情報と記憶部５１からの有効情報とによって、主情報端子Ａ０と内部端子Ａ０ｉｎとが対応付けられる。また姿勢がずれて、主情報端子Ａ１に有効情報が与えられるチップ２０では、その有効情報と記憶部５１からの有効情報とによって、主情報端子Ａ１と内部端子Ａ０ｉｎとが対応付けられる。このようにして各チップ２０において、基板側情報端子と、メモリセルとが、相互のアドレスが一致するように対応付けられる。
【００９０】
このような動作環境を設定する回路部分５０は、前述の構成に限定されることはなく、設定指令をトリガとするラッチ回路とＡＮＤ−ＯＲ回路もしくは双方向スイッチで構成することができる。また、回転対称に配置した端子は、すべての端子群において同一方向にずれるため、１つの端子群で判定した向きを用いて、全ての回転対称の端子群の再配置を行なうことが可能である。このように、チップ自体が積層実装された姿勢に基づいて、情報の再配置、すなわち動作環境の設定をすることで、回転対称の端子に情報を配置する自由度が増し、有利である。
【００９１】
図７は、端子を形成する手順の一例を示す断面図である。図７には、厚み方向両側の表面部に接続部を形成する手順を示す。図７（１）に示すように、ウエハ５５にメモリセルなどの内部回路およびこれに付随する内部の端子５６が形成された状態で、端子形成プロセスが開始される。まず、図７（２）に示すように、ウエハに反応性イオンエッチング（ＲＩＥ）などによって、厚み方向一方側の表面部側から深い未貫通孔５７を形成する。
【００９２】
次に、図７（３）に示すように、未貫通孔５７の底壁および側壁と、内部の端子５６が形成される部分の表面部にわたって絶縁膜５８を形成する。一般的には、化学的気相成長法（ＣＶＤ）を用いて形成する。
【００９３】
次に、図７（４）に示すように、未貫通孔５７に充填され、かつ内部の端子５６に接続される導体５９を形成する。この導体５９は、銅（Ｃｕ）の電解めっきなどで形成してもよいし、導電性ペーストを印刷などの手法を用いて形成してもよい。
【００９４】
次に、図７（５）に示すように、厚み方向一方側の表面部にバンプ状に***部（厚み方向一方側の表面部の接続部となる）６０を電解めっきなどによって形成し、続いて、ウエハ裏面から研磨して未貫通孔５７を貫通させて導体５９を露出させる。その後、厚み方向他方側の表面部に保護膜６１および、バンプ状の***部６２を形成する。保護膜は、ＣＶＤなどで絶縁性の薄膜を形成してもよく、ポリイミド（ＰＩ）などを塗布して形成してもよい。***部６２は、給電メタルが形成困難なこともあるので、無電解めっきで形成するとよい。
【００９５】
このようにして端子が形成される。導体５９の未貫通孔５７に充填される部分と***部６２とが、厚み方向他方側の接続部に相当し、導体５９の２つの接続部に挟まれる部分が端子基部に相当する。***部６０の形成工程を省略することによって、厚み方向一方側の接続部を有しない端子を形成することができ、未貫通孔の形成、導体の充填および***部６０の形成工程を省略することによって、厚み方向他方側の接続部を有しない端子を形成することができる。
【００９６】
図８は、アライメントマーク６０ａ〜６０ｈの配置について説明するためのチップ２０の正面図である。チップ２０には、チップ２０を積層するにあたって位置決めに用いるアライメントマーク６０ａ〜６０ｈが、前記端子の対称性と同一の対称性を有して配置されて、形成されている。つまり端子の回転対称軸線Ｌまわりの同一回数の回転対称性を有する。このようなアライメントマーク６０ａ〜６０ｈを形成することによって、チップ２０を積層するにあたって、姿勢をずらしても、常に等価な回転対称位置にアライメントマークが存在するので、基準マークに対する補正をするなどの手間を要することなく、位置決めして積層実装ができ、好適である。
【００９７】
図９は、アライメントマーク６０ａ〜６０ｈを利用してチップ２０を積層する方法を説明するための図である。図９では、アライメントマークの用い方の説明の図であるので、理解を容易にするために、端子の数を少なくし、端子を総称して、符号８１を付して示す。図９（１）に示すように、基板２２には、軸線Ｌまわりに回転対称に端子８０が形成されている。また基板２２には、少なくとも１つ、本実施の形態では２つの基板側アライメントマーク８２ａ，８２ｂが形成されている。チップ２０は、図９（２）に示すように外形形状が基板２２に揃う状態、および図９（３）に示すように外形形状が基板２２に傾斜する状態のいずれかの状態で積層される。図９（２）の状態では、チップ２０は基板２２に仮想線８５で示すような状態にあり、図９（３）の状態では、チップ２０は基板２２に仮想線８６で示すような状態にある。図９（２）および図９（３）の姿勢は一例であり、これと等価な姿勢を含む。
【００９８】
基板側アライメントマーク８２ａ，８２ｂは、チップ２０を基板２２に投影したときの領域外に配置される。つまり全てのチップ２０を積層するときに、基板側アライメントマーク８２ａ，８２ｂが見えている必要があるため、位置は積層されるチップ２０の外形の外側に設けている。チップ２０を積層するにあたっては、基板側アライメントマーク８２ａ，８２ｂに、チップ２０のアライメントマーク６０ａ〜６０ｈのいずれかを選択的に用いて位置決めする。このようにチップ２０に、端子と同様の回転対称のアライメントマーク６０ａ〜６０ｈを形成しておき、基板２２に必要最小数のアライメントマーク８２ａ，８２ｂを形成する。チップ２０の回転対称軸線を配置すべき基板２２においる位置が特定できる場合など、基板側アライメントマークが１つでもよい場合は、１つの基板側アライメントマークだけを形成すればよい。
【００９９】
本実施の形態のチップ２０によれば、主情報入出力端子群３１および設定指令端子群３６などの共通接続端子群の各端子は、予め定める設定回数の回転対称に形成されているとともに、厚み方向両側の表面部に接続部が形成されている。またチップ指定端子郡３１および姿勢情報出力端子群３３などの個別接続端子群の各端子は、予め定める設定回数の回転対称に形成され、そのうちの１つの特定端子は、積層方向両側の表面部のうち少なくともいずれか一方に接続部が形成され、残余の関連端子は、積層方向両側の表面部に接続部が形成されている。
【０１００】
このように対称配置に端子が形成されるチップ２０は、前述のような組み立て方法に従って、３６０度を前記設定回数で除した角度ずつ相互にずらして積層し、積層方向に隣接する電子部品の端子の接続部同士を接続する。これによって、共通電極端子群の各端子が、基板２２に共通に接続され、個別接続端子群の特定端子が、基板２２に個別に接続されるモジュール２１を容易に組み立てることができる。これによって複数のチップ２０を積層してモジュール２１を組み立てるにあたって、異なる構成のチップ２０を用意しなくても、同一構成のチップ２０を用いことができる。したがって積層してモジュール２１を組み立てるためのチップ２０の製造の手間を少なくし、チップ２０を容易に製造することができる。
【０１０１】
またチップ２０は、厚み方向一方を同一方向に向けて積層され、簡単な端子配置で、層数が前記設定回数以下のモジュール２１を容易に形成することができる。また特定端子は、積層方向両側の表面部のいずれか一方にだけ接続部が形成されており、基板２２に接続される部分を少なくすることができる。これによって基板２２からモジュール２１を駆動および制御するにあたってモジュール２１の負荷を小さくすることができ、モジュール２１の高速高機能化に寄与することができる。
【０１０２】
またチップ２０は、個別接続端子群の１つとして姿勢情報出力端子群３３を有しており、この姿勢情報出力端子群３３のダミー端子ＤＭＹを切換えながら、各端子ＫＥＹ，ＤＭＹに基板２２からの出力要求に対して、各基準端子ＫＥＹから有効情報を出力することによって、基板２２に、各チップ２０の基準端子ＫＥＹの位置の情報を与えることができる。これによって基板２２に、各チップ２０の姿勢を表す情報を与えることができる。つまりモジュールの識別方法として、基板２２から姿勢情報端子群３３の各端子ＫＥＹ，ＤＭＹに出力要求を与える。これによって各チップ２０の姿勢情報端子群３３における基準端子ＫＥＹから有効情報を得ることができ、その基準端子ＫＥＹの位置を検出することができる。これによってモジュールにおける各電子部品の姿勢を検出することができ、モジュールにおける電子部品の配置構成を検出することができる。したがってこの配置構成の差異に基づいてモジュールを識別することができる。
【０１０３】
またチップ２０は、積層状態に対応する動作環境を設定する内部回路、つまり回路部分５０を有するとともに、共通接続端子群の１つとして指令入力端子群３６を有している。指令入力端子群３６に、基板２２から設定指令が与えられると、回路部分５０によって、積層状態に対応する動作環境が設定される。つまりモジュールの環境設定方法として、指令入力端子群３６の各端子ＲＦＣＧに設定指令を与える。各チップ２０は、設定指令が与えられると、その設定指令に応答して動作環境を設定する。これによって各チップ２０に動作環境を設定することができる。これによって複数のチップ２０を積層してモジュール２１を形成した後、設定指令を与えて動作環境を設定することができ、好適に動作する利便性の高いモジュール２１を得ることができる。
【０１０４】
また各チップ２０は、積層するにあたって位置決めに用いるアライメントマーク６０ａ〜６０ｈが、端子と同様の対称性を有して配置されている。これによって基板２２に、少なくとも１つの最小数のアライメントマーク、本実施の形態では２つのアライメントマーク８２ａ，８２ｂがあれば、各チップ２０を、３６０度を前記設定回数で除した角度ずつ相互にずらした位置に位置決めすることができる。つまり基板２２に形成されるアライメントマーク８２ａ，８２ｂを用いて、位置決めすることができる。
【０１０５】
この位置決めにあたって、基板２２のアライメントマークは、少なくとも１つあればよい。チップ２０は、基板２２に比べて高精度に形成され、チップ２０のアライメントマーク６０ａ〜６０ｈは、基板のアライメントマーク８２ａ，８２ｂに比べて高精度に形成される。チップ２０のアライメントマーク６０ａを前述のように対称性を有して形成することによって、精度の高いチップ２０のアライメントマーク６０ａ〜６０ｈをできるだけ利用して位置決めすることができ、高い精度で位置決めすることができ、高精度なモジュール２１を組み立てることができる。
【０１０６】
図１０は、本発明の実施の他の形態のチップ１２０を示す正面図である。図１１は、チップ１２０を積層して組み立てられるモジュール１２１を示す斜視図である。図１０および図１１のチップ１２０は、図１〜図９の実施の形態のチップ２０と類似しており、対応する構成に同一の符号を付し、異なる構成についてだけ説明する。図１０および図１１のチップ１２０は、厚み方向に垂直な外形形状が、設定回数と同一角数の正多角形、したがって本実施の形態では正八角形に形成される。
【０１０７】
このようなチップ１２０は、前述のチップ２０と同様の効果を達成したうえで、さらに積層した場合に、周縁部を揃えて積層することができる。つまり厚み方向（積層方向）に見たときに、各チップ２０の外形が重なるように積層される。これによってモジュールを配置するために必要な占有空間を可及的に小さくしすることができ、むだな部分を生じず好適である。
【０１０８】
図１２は、本発明の実施のさらに他の形態のチップ２２０を示す正面図である。図１２のチップ２２０は、図１〜図９の実施の形態のチップ２０と類似しており、対応する構成に同一の符号を付し、異なる構成についてだけ説明する。図１２のチップ２２０は、各端子群３１〜３６の端子が、ペリフェラル状ではなく、放射状に配置される。このような構成であっても、前述のチップ２０と同様の効果を達成することができる。つまり端子は、回転対称にあれば、どのような配置であっても、同様の効果を達成することができる。
【０１０９】
図１３は、本発明の実施のさらに他の形態のチップ３２０を示す正面図である。図１４は、チップ３２０を積層して組み立てられるモジュール３２１を示す斜視図である。図１３および図１４のチップ３２０は、図１〜図９の実施の形態のチップ２０と類似しており、対応する構成に同一の符号を付し、異なる構成についてだけ説明する。図１３および図１４のチップ３２０では、複数のチップ２０を積層するにあたって、少なくとも１つのチップ３２０が、積層方向一方側の表面部を一方向に向け、残余のチップ３２０が、積層方向他方側の表面部を一方向に向けて積層される。
【０１１０】
このようなチップ３２０では、各端子群３１〜３６の各端子は、厚み方向に平行な対称軸線Ｌまわりの予め定める設定回数の回転対称性（Ｎ回対称）を有するとともに、これに加えて、回転対称中心を通る対称線に関して線対称に、つまり対称軸線Ｌを含む対称平面に関して面対称に配置されている。対称平面は、たとえばチップ２０の周縁部に平行な面３０１，３０２のいずれかであってもよい。本実施の形態では、回転対称性の設定回数は、２の自然数倍であり（Ｎは２の自然数倍）、具体的には設定回数は４回である。
【０１１１】
このように端子を、回転対称および線対称に配置する場合、共通接続端子群の端子のうち、全く同一構成の端子の場合には、各端子群３１〜３６は、設定回数の自然数倍の個数の端子を有しており、回転対称の位置と線対称の位置とが一致する配置の端子群を有する構成であってもよい。本実施の形態では、各端子群３５，３６が、回転対称の位置と線対称の位置とが一致する。
【０１１２】
チップ指定端子群３１は、設定回数の２倍である８個の端子であって、１つのチップ指定端子ＣＳと、残余７個の無接続端子ＮＣとの計８個の端子を有する。主情報入出力端子群３２は、設定回数の２倍である８個の主情報端子Ａ０〜Ａ７を有している。姿勢情報出力端子群３３は、設定回数の４倍である１６個の端子であって、２つの基準端子ＫＥＹと、残余１４個のダミー端子ＤＭＹとの計１６個の端子を有する。指令入力端子群３６は、設定回数の１倍である４個の指令端子ＲＦＣＧを有している。
【０１１３】
このような端子が形成される複数のチップ３２０が、３６０度を設定回数で除した角度（以下「設定角度」という場合がある；図１３および図１４の例では４で除した９０度）ずつ、前記軸線Ｌまわりに、相互に姿勢をずらし、または厚み方向に反転させて積層される。積層数は、設定回数の２倍以下であればよく、本実施の形態では設定回数の２倍の８層であり、８個のチップ２０を用いて８層のモジュール３２１が構成される。
【０１１４】
図１５は、隣接するチップ３２０間の端子の接続状態の一例を模式的に示す断面図である。また図１５では、理解を容易にするために、３つのチップに関して、チップ指定端子群３１の各端子ＣＳ，ＮＣを右側に並べて示し、主情報入出力端子群３２の各端子Ａ０〜Ａ７を左側に並べて示す。
【０１１５】
各端子群３１〜３６の各端子は、チップ２０の厚み方向一方側の表面部に、端子基部が形成されている。各チップ２０を積層するにあたって、各チップ２０は、半数である４つのチップ３２０が端子基部が形成される厚み方向一方側の表面部を一方向に向けて、具体的には端子基部を基板２２と反対側に向けるフェースアップの状態で、かつ残り半数の４つのチップ３２０が端子基部が形成される厚み方向一方側の表面部を他方向に向けて、具体的には端子基部を基板２２側に向けるフェースダウンの状態で、積層される。
【０１１６】
フェースアップのチップ３２０同士およびフェースダウンのチップ３２０同士である同一方向を向いているチップ同士は、同一の姿勢に配置されないように、相互にずれた異なる姿勢で積層される。チップ指定端子群３１の各端子ＣＳ，ＮＣおよび主情報入出力端子群３２の各端子Ａ０〜Ａ７も、チップ２０の厚み方向一方側の表面部に、端子基部４０，４１が形成されている。
【０１１７】
チップ指定端子ＣＳおよび無接続端子ＮＣは、端子基部４０に連なり、厚み方向一方側の端部に、端子基部から厚み方向一方へ突出するバンプ状の接続部４２が形成されるとともに、チップ２０を貫通して厚み方向他方側の表面部に接続部４３が形成される。このような構成によって、最も基板２２側に配置されるチップ２０のチップ指定端子ＣＳは、基板側指定端子に直接接続され、残余のチップ２０のチップ指定端子ＣＳは、基板２２側に配置されるチップ２０の無接続端子ＮＣを介して基板側指定端子に接続される。このようにして各チップ指定端子ＣＳは、基板側指定端子に個別に接続される。
【０１１８】
各主情報端子Ａ０〜Ａ７は、端子基部４１に連なり、厚み方向一方側の端部に、端子基部から厚み方向一方へ突出するバンプ状の接続部４４が形成されるとともに、チップ２０を貫通して厚み方向他方側の表面部に接続部４５が形成される。最も基板２２側に配置されるチップ２０の各主情報端子Ａ０〜Ａ７は、基板２２に形成される主情報を入出力するための基板側情報端子に直接接続され、残余のチップ２０の各主情報端子Ａ０〜Ａ７は、基板２２側に配置されるチップ２０の各主情報端子Ａ０〜Ａ７を介して基板側情報端子に接続される。
【０１１９】
このようにして各主情報端子Ａ０〜Ａ７は、基板側情報端子に共通に接続される。主情報端子群３２は、チップ２０に記憶すべき情報を与え、またはチップ２０に記憶される情報を読み出すために、これら情報を入出力するための端子群であり、基板２２によって、各チップ２０に情報を記憶させ、またはチップ２０から情報を読み出すことができる。
【０１２０】
図１６は、隣接するチップ３２０間の端子の接続状態の他の例を模式的に示す断面図である。積層する順序は、フェースアップで実装するもの、フェースダウンで実装するものをそれぞれまとめて積層してもよいが、図１６に示すように、フェースアップで実装するものと、フェースダウンで実装するものを同じ姿勢で積層し、つまり２つのチップ２０の主面同士を相互対向させて１つの電子部品のペアーであるユニット５００を構成し、各ユニット５００の姿勢をずらせながら積層することによって、姿勢のずれを容易に識別することができ、より好都合である。
【０１２１】
図１７は、隣接するチップ３２０間の端子の接続状態の他の例を模式的に示す断面図である。図１７には、姿勢情報出力端子群３３を例に挙げて示す。姿勢情報端子群３３は、２つのグループ３３ａ，３３ｂに分類され、各グループ３３ａ，３３ｂ毎に、前述の回転対称かつ線対称に配置される８つの端子をそれぞれ有し、これら各グループ３３ａ，３３ｂの８つの端子は、１つの基準端子ＫＥＹと、残余７つのダミー端子ＤＭＹとを有する。図１７には、理解を容易にするために、各グループ３３ａ，３３ｂ毎に、各端子ＫＥＹ，ＤＭＹを並べて示す。姿勢情報出力端子群３３の各端子ＫＥＹ，ＤＭＹもまた、チップ２０の厚み方向一方側の表面部に、端子基部４７が形成されている。
【０１２２】
一方のグループ３３ａの基準端子ＫＥＹは、端子基部４７に連なり、チップ２０を貫通して厚み方向他方側の表面部に接続部４９が形成される。一方のグループ３３ａの基準端子ＫＥＹには、厚み方向一方側に、接続部が形成されていても形成されていなくてもよいが、本実施の形態では形成されていない。また他方のグループ３３ｂの基準端子ＫＥＹは、端子基部４７に連なり、チップ２０の厚み方向一方側の表面部にバンプ状の接続部４８が形成される。一方のグループ３３ｂの基準端子ＫＥＹには、チップを貫通して厚み方向他方側に、接続部が形成されていても形成されていなくてもよいが、本実施の形態では形成されていない。このように基準端子ＫＥＹには、厚み方向両側の表面部のうち少なくともいずれか一方だけ、具体的には、各グループ３３ａ，３３ｂで相互に異なる側にだけ接続部が形成されている。ダミー端子ＤＭＹは、端子基部４７に連なり、厚み方向一方側の端部に、端子基部４７から厚み方向一方へ突出するバンプ状の接続部４８が形成されるとともに、チップ２０を貫通して厚み方向他方側の表面部に接続部４９が形成される。
【０１２３】
このような構成によって、最も基板２２側に配置されるチップ２０では、各グループ３３ａ，３３ｂのうち一方、本実施の形態では一方のグループ３３ａの基準端子ＫＥＹが、基板側姿勢端子に直接接続され、残余のチップ２０では、各グループ３３ａ，３３ｂのうち一方の基準端子ＫＥＹが、基板２２側に配置されるチップ２０のダミー端子ＤＭＹを介して基板側姿勢端子に接続される。このようにして各チップ３２０毎に、いずれか一方のグループ３３ａ，３３ｂの基準端子ＫＥＹが、基板側姿勢端子に個別に接続される。このような構成によって、図４を参照して説明した手順と同様の手順によって、基板２２によって、各チップ２０の姿勢を検出し、モジュール２１を識別することができる。
【０１２４】
図１８は、アライメントマーク３６０ａ〜３６０ｄの配置について説明するためのチップ３２０の正面図である。チップ３２０には、チップ３２０を積層するにあたって位置決めに用いるアライメントマーク３６０ａ〜３６０ｄが、前記端子の対称性と同一の対称性を有して配置されて、形成されている。また本実施の形態では、厚み方向両側に、厚み方向に関して一致する位置に各アライメントマーク３６０ａ〜３６０ｄが形成されている。つまり端子の回転対称軸線Ｌまわりの同一回数の回転対称性を有する。このようなアライメントマーク３６０ａ〜３６０ｄを形成することによって、チップ２０を積層するにあたって、回転または反転によって姿勢をずらしても、常に等価な回転対称位置にアライメントマークが存在するので、基準マークに対する補正をするなどの手間を要することなく、位置決めして積層実装ができ、好適である。
【０１２５】
図１９は、アライメントマーク３６０ａ〜３６０ｄを利用してチップ２０を積層する方法を説明するための図である。図１９では、アライメントマークの用い方の説明の図であるので、理解を容易にするために、端子の数を少なくし、端子を総称して、符号３８０を付して示す。基板２２には、少なくとも１つ、本実施の形態では２つの基板側アライメントマーク３８２ａ，３８２ｂが形成されている。チップ３２０は、外形形状が基板２２に揃う状態で積層される。図１９の姿勢は一例であり、これと等価な姿勢を含む。
【０１２６】
基板側アライメントマーク３８２ａ，３８２ｂは、チップ３２０を基板２２に投影したときの領域外に配置される。つまり全てのチップ３２０を積層するときに、基板側アライメントマーク３８２ａ，３８２ｂが見えている必要があるため、位置は積層されるチップ２０の外形の外側に設けている。チップ３２０を積層するにあたっては、基板側アライメントマーク３８２ａ，３８２ｂに、チップ３２０のアライメントマーク３６０ａ〜３６０ｄのいずれかを選択的に用いて位置決めする。このようにチップ３２０に、端子と同様の回転対称のアライメントマーク３６０ａ〜３６０ｄを形成しておき、基板２２に必要最小数のアライメントマーク３８２ａ，３８２ｂを形成する。チップ２０の回転対称軸線を配置すべき基板２２においる位置が特定できる場合など、基板側アライメントマークが１つでもよい場合は、１つの基板側アライメントマークだけを形成すればよい。
【０１２７】
図１３〜図１９に示す実施の形態によれば、図１〜図９の実施の形態と同様の効果を達成することができる。さらに加えて、各端子が、回転対称中心を通る対称線に関して線対称性を有しており、チップ３２０は、積層方向に関して反転させて積層することもでき、この状態であっても、共通電極端子群の各端子が、モジュール外の部品に共通に接続され、個別接続端子群の特定端子が、モジュール外の部品に個別に接続されるモジュールを組み立てることができる。したがって層数が前記設定回数の２倍以下のモジュールを容易に形成することができる。
【０１２８】
図２０は、本発明の実施のさらに他の形態のチップ４２０を示す正面図である。図２０では、理解を容易にするために、端子群の数、端子の個数を少なくして示しており、全端子に符号４００を付して示す。図２０のチップ４２０は、図１３〜図１９の実施の形態のチップ３２０と類似しており、対応する構成に同一の符号を付し、異なる構成についてだけ説明する。図２０のチップ４２０は、各端子群の端子４００が、ペリフェラル状ではなく、放射状に配置される。このような構成であっても、前述のチップ３２０と同様の効果を達成することができる。つまり端子は、回転対称にあれば、どのような配置であっても、同様の効果を達成することができる。
【０１２９】
図２１は、本発明の実施のさらに他の形態のメモリパッケージ５２０を示す斜視図であり、図２２は、メモリパッケージ５５０を積層したモジュールを示す断面図である。本実施の形態では、電子部品は、メモリパッケージ５２０である。このメモリパッケージ５２０は、キャリア５２１にメモリチップ５２２が搭載されて構成され、キャリア５２１には、複数の端子群５２３〜５３２に分類される複数の端子を有している。各端子群５２３〜５３２の各端子は、設定回数（２以上の自然数）の回転対称性を有し、または設定回数（２の自然数倍）の回転対称性および回転対称軸線を含む面に関して面対称性を有して形成される。これら端子とメモリチップ５２２とは配線によって接続されている。また端子は、厚み方向に貫通して両側に接続部を有している。このようなメモリパッケージ５２０は、図１〜図２０の実施の形態と同様にして、相互に姿勢をずらして積層し、端子同士をたとえばはんだ５４０を用いて接続することによって、モジュール５５０を形成することができる。このような電子部品であっても、同様の効果を達成することができる。
【０１３０】
前述の実施の形態は、本発明の例示に過ぎず、本発明の範囲内で構成を変更することができる。たとえば電子部品は、メモリチップ以外の半導体チップ、たとえばＬＳＩチップなどであってもよい。また端子についても、前述の端子に限定されることはない。
【０１３１】
【発明の効果】
本発明によれば、共通接続端子群の各端子は、予め定める設定回数の回転対称に形成されているとともに、積層方向両側の表面部に接続部が形成されている。また個別接続端子群の各端子は、予め定める設定回数の回転対称に形成され、そのうちの１つの特定端子は、積層方向両側の表面部のうち少なくともいずれか一方に接続部が形成され、残余の関連端子は、積層方向両側の表面部に接続部が形成されている。
【０１３２】
このように対称配置に端子が形成される電子部品は、３６０度を前記設定回数で除した角度ずつ相互にずらして積層することによって、共通電極端子群の各端子が、モジュール外の部品に共通に接続され、個別接続端子群の特定端子が、モジュール外の部品に個別に接続されるモジュールを組み立てることができる。これによって複数の電子部品を積層してモジュールを組み立てるにあたって、異なる構成の電子部品を用意しなくても、同一構成の電子部品を用いことができる。したがって積層してモジュールを組み立てるための電子部品の製造の手間を少なくし、電子部品を容易に製造することができる。
【０１３４】
また、共通電極端子群および個別接続端子群に設けられる各端子が、回転対称中心を通る対称線に関して線対称性を有しており、電子部品は、積層方向に関して反転させて積層することもでき、この状態であっても、共通電極端子群の各端子が、モジュール外の部品に共通に接続され、個別接続端子群の特定端子が、モジュール外の部品に個別に接続されるモジュールを組み立てることができる。したがって層数が前記設定回数の２倍以下のモジュールを容易に形成することができる。
【０１３５】
また本発明によれば、２つの電子部品の主面を対向させ、つまり積層方向一方側の表面部を互いに対向させて形成される電子部品ペアーを、３６０度を前記設定回数で除した角度ずつ相互にずらして積層することによって、層数が前記設定回数の２倍以下のモジュールを容易に形成することができる。
【０１３６】
また本発明によれば、特定端子は、積層方向両側の表面部のいずれか一方にだけ接続部が形成されており、モジュール外の部品に接続される部分を少なくすることができる。これによってモジュール外の部品からモジュールを駆動するにあたってモジュールの負荷を小さくすることができ、モジュールの高速高機能化に寄与することができる。
【０１３７】
また本発明によれば、外形形状が、前記設定回数と同一の角数の正多角形であるので、電子部品を積層した場合に、周縁部を揃えて積層することができる。これによってモジュールを配置するために必要な占有空間を可及的に小さくすることができる。
【０１３８】
また本発明によれば、個別接続端子群の１つとして姿勢情報出力端子群を有しており、この姿勢情報出力端子群の関連端子を切換えながら、各端子にモジュール外の部品からの出力要求に対して、各特定端子から有効を表す情報を出力することによって、モジュール外の部品に、各電子部品の特定端子の位置の情報を与えることができる。これによってモジュール外の部品に、各電子部品の姿勢を表す情報を与えることができる。
【０１３９】
また本発明によれば、積層状態に対応する動作環境を設定する内部回路を有するとともに、共通接続端子群の１つとして指令入力端子群を有している。指令入力端子群に、モジュール外の部品から設定指令が与えられると、内部回路によって、積層状態に対応する動作環境が設定される。これによって複数の電子部品を積層してモジュールを形成した後、設定指令を与えて動作環境を設定することができ、好適に動作する利便性の高いモジュールを組み立てることができる。
【０１４０】
また本発明によれば、各電子部品を積層するにあたって位置決めに用いるアライメントマークが、前記対称性を有して配置されている。これによってモジュール外の部品に少なくとも１つのアライメントマークがあれば、各電子部品を、３６０度を前記設定回数で除した角度ずつ相互にずらした位置に位置決めすることができる。
【０１４１】
また本発明によれば、前記半導体素子を複数積層して好適なモジュールを得ることができる。
【０１４２】
また本発明によれば、同一構成の複数の電子部品が積層されてモジュールが形成され、好適なモジュールを容易に得ることができる。
【０１４３】
また本発明によれば、複数の電子部品を、回転対称中心まわりに、３６０度を設定回数で除した角度ずつ姿勢を相互にずらして積層し、積層方向に隣接する電子部品の端子の接続部同士を接続する。これによって、共通電極端子群の各端子が、モジュール外の部品に共通に接続され、個別接続端子群の特定端子が、モジュール外の部品に個別に接続されるモジュールを組み立てることができる。このような高密度実装可能なモジュールを容易に組み立てることができる。
【０１４４】
また本発明によれば、複数の電子部品を、回転対称中心まわりに、３６０度を設定回数で除した角度ずつ姿勢を相互にずらして積層し、積層方向に隣接する電子部品の端子の接続部同士を接続する。これによって、共通電極端子群の各端子が、モジュール外の部品に共通に接続され、個別接続端子群の特定端子が、モジュール外の部品に個別に接続されるモジュールを組み立てることができる。このような高密度実装可能なモジュールを容易に組み立てることができる。
【０１４５】
さらに電子部品には、端子の対称性と同一の対称性を有するアライメントマークが形成されており、基板に形成されるアライメントマークを用いて、位置決めすることができる。この位置決めにあたって、基板のアライメントマークは、少なくとも１つあればよい。電子部品は、基板に比べて高精度に形成され、アライメントマークも、電子部品のアライメントマークは、基板のアライメントマークに比べて高精度に形成される。電子部品のアライメントマークを前述のように対称性を有して形成することによって、精度の高い電子部品のアライメントマークをできるだけ利用して位置決めすることができ、高い精度で位置決めすることができ、高精度なモジュールを組み立てることができる。
【０１４６】
また本発明によれば、前記半導体素子を複数積層して好適なモジュールを組み立てることができる。
【０１４７】
また本発明によれば、姿勢情報端子群を有する複数の電子部品が積層されて組み立てられるモジュールに対して、姿勢情報端子群の各端子に出力要求を与える。これによって各電子部品の姿勢情報端子群における特定端子から有効を表す情報を得ることができ、その特定端子の位置を検出することができる。これによってモジュールにおける各電子部品の姿勢を検出することができ、モジュールにおける電子部品の配置構成を検出することができる。したがってこの配置構成の差異に基づいてモジュールを識別することができる。
【０１４８】
また本発明によれば、前記半導体素子が複数積層されて組み立てられるモジュールを好適に識別することができる。
【０１４９】
また本発明によれば、指令入力端子群を有する複数の電子部品が積層されて組み立てられるモジュールに対して、指令入力端子群の各端子に設定指令を与える。各電子部品は、設定指令が与えられると、その設定指令に応答して動作環境を設定する。これによって各電子部品に動作環境を設定することができる。
【０１５０】
また本発明によれば、前記半導体素子が複数積層されて組み立てられるモジュールに対して、各半導体素子に動作環境を設定することができ、好適なモジュールを得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態のメモリチップ２０を示す正面図である。
【図２】メモリチップ２０を用いて組み立てられるメモリモジュール２１を示す斜視図である。
【図３】隣接するチップ２０間の端子の接続状態の一例を模式的に示す断面図である。
【図４】隣接するチップ２０間の端子の接続状態の他の例を模式的に示す断面図である。
【図５】チップ２０に動作環境の設定方法を説明するための図である。
【図６】チップ２０における動作環境を設定するための回路部分５０を示す回路図である。
【図７】端子を形成する手順の一例を示す断面図である。
【図８】アライメントマーク６０ａ〜６０ｈの配置について説明するためのチップ２０の正面図である。
【図９】アライメントマーク６０ａ〜６０ｈを利用してチップ２０を積層する方法を説明するための図である。
【図１０】本発明の実施の他の形態のチップ１２０を示す正面図である。
【図１１】チップ１２０を積層して組み立てられるモジュール１２１を示す斜視図である。
【図１２】本発明の実施のさらに他の形態のチップ２２０を示す正面図である。
【図１３】本発明の実施のさらに他の形態のチップ３２０を示す正面図である。
【図１４】チップ３２０を積層して組み立てられるモジュール３２１を示す斜視図である。
【図１５】隣接するチップ３２０間の端子の接続状態の一例を模式的に示す断面図である。
【図１６】隣接するチップ３２０間の端子の接続状態の他の例を模式的に示す断面図である。
【図１７】隣接するチップ３２０間の端子の接続状態の他の例を模式的に示す断面図である。
【図１８】アライメントマーク３６０ａ〜３６０ｄの配置について説明するためのチップ３２０の正面図である。
【図１９】アライメントマーク３６０ａ〜３６０ｄを利用してチップ２０を積層する方法を説明するための図である。
【図２０】本発明の実施のさらに他の形態のチップ４２０を示す正面図である。
【図２１】本発明の実施のさらに他の形態のメモリパッケージ５２０を示す斜視図である。
【図２２】メモリパッケージ５５０を積層したモジュールを示す断面図である。
【図２３】第１の従来の技術のモジュール１を示す斜視図である。
【図２４】第２の従来の技術における基板と下段チップとの接続構造を示す斜視図である。
【図２５】第２の従来の技術における基板と中段チップとの接続構造を示す斜視図である。
【図２６】第２の従来の技術における基板と上段チップとの接続構造を示す斜視図である。
【符号の説明】
２０，１２０，２２０，３２０，４２０；５２２ メモリチップ
２１，１２１，３２１；５５０ メモリモジュール
２２ 基板
３１〜３６；５２３〜５３２ 端子群
４０，４１，４７ 端子基部
４２〜４５，４８，４９ 接続部
６０ａ〜６０ｈ，３６０ａ〜３６０ｄ アライメントマーク
Ａ０〜Ａ７ 主情報端子
ＣＳ チップ指定端子
ＤＭＹ ダミー端子
ＫＥＹ 基準端子
ＮＣ 無接続端子
ＲＦＣＧ 指令入力端子
Ｌ 回転対称軸線
Claims (16)
- 内部回路を有し、複数層に積層してモジュールを組み立てるための電子部品であって、
共通接続端子群と、個別接続端子群とを有し、
共通接続端子群は、予め定める設定回数の回転対称性を有して配置され、内部回路に接続される複数の端子を有し、共通接続端子群の各端子は、積層される他の電子部品における端子と共通にモジュール外の部品に接続すべき端子であり、積層方向両側の表面部に、他の電子部品の共通接続端子群が有する端子と接続するための接続部が形成され、
個別接続端子群は、前記設定回数の回転対称性を有して配置され、少なくとも１つの特定端子および残余の関連端子を備える複数の端子を有し、特定端子が内部回路に接続され、特定端子は、積層される他の電子部品における特定端子とは個別にモジュール外の部品に接続すべき端子であり、積層方向両側の表面部の少なくともいずれか一方に、他の電子部品の個別接続端子群が有する端子と接続するための接続部が形成され、関連端子は、積層される他の電子部品における特定端子に関連して設けられる端子であり、積層方向両側の表面部に、他の電子部品の個別接続端子群が有する端子と接続するための接続部が形成され、
共通電極端子群および個別接続端子群に設けられる各端子は、前記設定回数の回転対称性に加えて、回転対称中心を通る対称線に関して線対称性を有して配置され、
複数の電子部品を積層するにあたって、少なくとも１つの電子部品が、積層方向一方側の表面部を一方向に向け、残余の電子部品が、積層方向他方側の表面部を一方向に向けて積層されることを特徴とする電子部品。 - 複数の電子部品を積層するにあたって、２つの電子部品の主面同士を対向させ、前記対向させた電子部品ペアーがさらに複数積層されることを特徴とする請求項１記載の電子部品。
- 特定端子は、積層方向両側の表面部のいずれか一方にだけ、他の電子部品の個別接続端子群が有する端子と接続するための接続部が形成されることを特徴とする請求項１または２記載の電子部品。
- 外形形状が、前記設定回数と同一の角数の正多角形であることを特徴とする請求項１〜３のいずれか１つに記載の電子部品。
- 個別接続端子群は、特定端子が、モジュール外の部品からの出力要求に対して、有効を表す情報を出力する内部回路に接続され、関連端子が、モジュール外の部品からの出力要求に対して、モジュール外の部品において有効を表す情報よりも優先される無効を表す情報を出力する状態と、関連端子に対して非干渉の状態とに切換えられる内部回路に接続される姿勢情報出力端子群を含むことを特徴とする請求項１〜４のいずれか１つに記載の電子部品。
- 各電子部品は、モジュール外の部品から与えられる設定指令に基づいて、各電子部品の積層状態に対応する動作環境を設定する内部回路を有し、
共通接続端子群は、各電子部品に積層状態に対応する動作環境を設定する指令である設定指令が、モジュール外の部品から与えられる指令入力端子を備える指令入力端子群を含むことを特徴とする請求項１〜５のいずれか１つに記載の電子部品。 - 各電子部品を積層するにあたって位置決めに用いるアライメントマークが、前記端子の対称性と同一の対称性を有して配置されていることを特徴とする請求項１〜６のいずれか１つに記載の電子部品。
- 電子部品は、半導体基板の少なくとも１主面部に内部回路が形成され、主面部から反対面に達する導電路によって前記共通接続端子群および個別接続端子群の各端子が形成される半導体素子であることを特徴とする請求項１〜７のいずれか１つに記載の電子部品。
- 請求項１〜８のいずれか１つに記載の複数の電子部品が積層されて形成されることを特徴とするモジュール。
- 請求項１〜８のいずれか１つに記載の複数の電子部品を積層してモジ ュールを組み立てる方法であって、
各電子部品を、回転対称中心まわりに、３６０度を設定回数で除した角度ずつ姿勢を相互にずらして積層し、
積層方向に隣接する電子部品の端子の接続部同士を接続することを特徴とするモジュールの組み立て方法。 - 請求項６記載の複数の電子部品を基板に積層してモジュールを組み立てる方法であって、
各電子部品を、基板に形成されるアライメントマークと、各電子部品に形成されるアライメントマークとの位置関係に基づいて、回転対称中心まわりに、３６０度を設定回数で除した角度ずつ姿勢を相互にずらして積層し、
積層方向に隣接する電子部品の端子の接続部同士を接続することを特徴とするモジュールの組み立て方法。 - 電子部品は、半導体基板の少なくとも１主面部に内部回路が形成され、主面部から反対面に達する導電路によって前記共通接続端子群および個別接続端子群の各端子が形成される半導体素子であることを特徴とする請求項１１記載のモジュールの組み立て方法。
- 請求項５記載の複数の電子部品が、回転対称中心まわりに、３６０度を設定回数で除した角度ずつ姿勢を相互にずらして積層され、積層方向に隣接する電子部品の端子の接続部同士が接続されて組み立てられるモジュールを識別する方法であって、
各電子部品の姿勢情報端子群の各端子に出力要求を与えることによって、出力される有効および無効を表す情報に基づいて、各電子部品に姿勢情報端子群における特定端子の位置を検出して各電子部品の姿勢を検出し、各電子部品の積層状態によってモジュールを識別することを特徴とするモジュールの識別方法。 - 電子部品は、半導体基板の少なくとも１主面部に内部回路が形成され、主面部から反対面に達する導電路によって前記共通接続端子群および個別接続端子群の各端子が形成される半導体素子であることを特徴とする請求項１３記載のモジュールの識別方法。
- 請求項６記載の複数の電子部品が、回転対称中心まわりに、３６０度を設定回数で除した角度ずつ姿勢を相互にずらして積層され、積層方向に隣接する電子部品の端子の接続部同士が接続されて組み立てられるモジュールの動作環境を設定する方法であって、
指令入力端子群に、設定指令を与えて、各電子部品に積層状態に対応する動作環境を設定することを特徴とするモジュールの環境設定方法。 - 電子部品は、半導体基板の少なくとも１主面部に内部回路が形成され、主面部から反対面に達する導電路によって前記共通接続端子群および個別接続端子群の各端子が形成される半導体素子であることを特徴とする請求項１５記載のモジュールの環境設定方法。
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