JP2003209468A - Ｖｃｏ回路、ｐｌｌ回路、及び、情報記録装置 - Google Patents
Ｖｃｏ回路、ｐｌｌ回路、及び、情報記録装置Info
- Publication number
- JP2003209468A JP2003209468A JP2002003945A JP2002003945A JP2003209468A JP 2003209468 A JP2003209468 A JP 2003209468A JP 2002003945 A JP2002003945 A JP 2002003945A JP 2002003945 A JP2002003945 A JP 2002003945A JP 2003209468 A JP2003209468 A JP 2003209468A
- Authority
- JP
- Japan
- Prior art keywords
- output
- frequency
- phase
- vco
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 19
- 230000003287 optical effect Effects 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 10
- 238000012545 processing Methods 0.000 claims description 7
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 101100003180 Colletotrichum lindemuthianum ATG1 gene Proteins 0.000 description 6
- 238000001228 spectrum Methods 0.000 description 6
- 230000010363 phase shift Effects 0.000 description 3
- 238000012935 Averaging Methods 0.000 description 2
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10305—Improvement or modification of read or write signals signal quality assessment
- G11B20/10398—Improvement or modification of read or write signals signal quality assessment jitter, timing deviations or phase and frequency errors
- G11B20/10425—Improvement or modification of read or write signals signal quality assessment jitter, timing deviations or phase and frequency errors by counting out-of-lock events of a PLL
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
- G11B27/19—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier
- G11B27/24—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by sensing features on the record carrier other than the transducing track ; sensing signals or marks recorded by another method than the main recording
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0994—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising an accumulator
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B7/00—Recording or reproducing by optical means, e.g. recording using a thermal beam of optical radiation by modifying optical properties or the physical structure, reproducing using an optical beam at lower power by sensing optical properties; Record carriers therefor
- G11B7/004—Recording, reproducing or erasing methods; Read, write or erase circuits therefor
- G11B7/005—Reproducing
- G11B7/0053—Reproducing non-user data, e.g. wobbled address, prepits, BCA
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【課題】 温度特性が良好で素子のばらつきが少ないデ
ジタルＶＣＯにおいて、マスタクロックの周波数を上げ
ることなく高い周波数精度あるいは高い位相精度を実現
し、さらにＬＳＩ化に適した回路を実現する。また、そ
のＶＣＯ回路を用いたＰＬＬ及びこのＰＬＬを用いた情
報記録装置を提供する。 【解決手段】 デジタルＶＣＯは、周波数発振出力と同
タイミングで、出力周期分解能以下の位相誤差情報も出
力し、次段の位相変調器は、位相誤差情報をもとにデジ
タルＶＣＯ出力のエッジタイミングの位相変調を行って
スプリアスを基本周波数からより離れた帯域に移動さ
せ、次段のＢＰＦなどの周波数帯域制限手段によりスプ
リアスをカットする。これにより、ジッタの少ないクロ
ック出力を得ることができる。
ジタルＶＣＯにおいて、マスタクロックの周波数を上げ
ることなく高い周波数精度あるいは高い位相精度を実現
し、さらにＬＳＩ化に適した回路を実現する。また、そ
のＶＣＯ回路を用いたＰＬＬ及びこのＰＬＬを用いた情
報記録装置を提供する。 【解決手段】 デジタルＶＣＯは、周波数発振出力と同
タイミングで、出力周期分解能以下の位相誤差情報も出
力し、次段の位相変調器は、位相誤差情報をもとにデジ
タルＶＣＯ出力のエッジタイミングの位相変調を行って
スプリアスを基本周波数からより離れた帯域に移動さ
せ、次段のＢＰＦなどの周波数帯域制限手段によりスプ
リアスをカットする。これにより、ジッタの少ないクロ
ック出力を得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタルで処理す
るＶＣＯ回路、ＶＣＯ回路を用いたＰＬＬ回路、及び、
ＰＬＬ回路を用いた情報記録装置に関する。
るＶＣＯ回路、ＶＣＯ回路を用いたＰＬＬ回路、及び、
ＰＬＬ回路を用いた情報記録装置に関する。
【０００２】
【従来の技術】光ディスクなどの記録媒体に対するデー
タの記録処理および記録媒体に記録されているデータの
再生処理を行う情報記録装置、例えばＣＤ−ＲやＤＶＤ
−Ｒ／ＲＷなどに対応した記録装置（ドライブ）では、
データ記録処理時の記録クロックを生成するために、記
録媒体の回転同期信号を得て、それをもとに同期クロッ
クを抽出して上記記録クロックとする。このような同期
クロックの抽出のためにＰＬＬ（Phase Locked Loop 、
位相同期ループ）回路を用いる。ＰＬＬ回路は、同期ク
ロック再生・抽出の目的の他に、種々の用途で利用され
る。
タの記録処理および記録媒体に記録されているデータの
再生処理を行う情報記録装置、例えばＣＤ−ＲやＤＶＤ
−Ｒ／ＲＷなどに対応した記録装置（ドライブ）では、
データ記録処理時の記録クロックを生成するために、記
録媒体の回転同期信号を得て、それをもとに同期クロッ
クを抽出して上記記録クロックとする。このような同期
クロックの抽出のためにＰＬＬ（Phase Locked Loop 、
位相同期ループ）回路を用いる。ＰＬＬ回路は、同期ク
ロック再生・抽出の目的の他に、種々の用途で利用され
る。
【０００３】ＶＣＯ（Voltage Controlled Oscillator
、電圧制御発振器）は、ＰＬＬ回路でよく用いられ
る。ＶＣＯは、入力信号レベルを発振周波数に変換す
る、つまり、入力信号レベルに応じた周波数を出力する
発振器である。ＰＬＬ回路では、このＶＣＯの出力位相
及び周波数が入力信号に同期するように制御されること
により、入力信号に対する同期クロックを出力すること
ができる。
、電圧制御発振器）は、ＰＬＬ回路でよく用いられ
る。ＶＣＯは、入力信号レベルを発振周波数に変換す
る、つまり、入力信号レベルに応じた周波数を出力する
発振器である。ＰＬＬ回路では、このＶＣＯの出力位相
及び周波数が入力信号に同期するように制御されること
により、入力信号に対する同期クロックを出力すること
ができる。
【０００４】アナログＶＣＯは、特性に関して製造時の
ばらつきが大きく、また、温度依存性も大きいため、通
常、ＰＬＬループによって安定化させている。しかし、
ＰＬＬループの特性が装置の性能を左右する場合や、広
帯域の発振を行わせたい場合、あるいは、ＬＳＩ化（Ｉ
Ｃ化）したＰＬＬの特性のばらつきを抑えたい場合など
には、デジタルＶＣＯを用いることが有効である。デジ
タルＶＣＯは、デジタル回路のため、特性のばらつきが
少なく、ＬＳＩ化が容易であり、広い発振範囲で線形性
が保たれるという利点がある。
ばらつきが大きく、また、温度依存性も大きいため、通
常、ＰＬＬループによって安定化させている。しかし、
ＰＬＬループの特性が装置の性能を左右する場合や、広
帯域の発振を行わせたい場合、あるいは、ＬＳＩ化（Ｉ
Ｃ化）したＰＬＬの特性のばらつきを抑えたい場合など
には、デジタルＶＣＯを用いることが有効である。デジ
タルＶＣＯは、デジタル回路のため、特性のばらつきが
少なく、ＬＳＩ化が容易であり、広い発振範囲で線形性
が保たれるという利点がある。
【０００５】以下、従来のデジタルＶＣＯについて考察
する。デジタルＶＣＯにおいて、出力の発振周波数をＦ
とし、また、当該回路を動作させるマスタクロック（通
常は水晶発振器クロック）の周波数をＦref とする。デ
ジタルＶＣＯの周波数制御入力は、デジタル値である。
これは、当該デジタルＶＣＯがＰＬＬ回路中で用いられ
る場合には特に所定ビットで表される位相差情報（フィ
ルタに通した場合を含む）である。デジタルＶＣＯの出
力は、周波数制御入力に応じた発振周波数を持つパルス
（クロック）である。
する。デジタルＶＣＯにおいて、出力の発振周波数をＦ
とし、また、当該回路を動作させるマスタクロック（通
常は水晶発振器クロック）の周波数をＦref とする。デ
ジタルＶＣＯの周波数制御入力は、デジタル値である。
これは、当該デジタルＶＣＯがＰＬＬ回路中で用いられ
る場合には特に所定ビットで表される位相差情報（フィ
ルタに通した場合を含む）である。デジタルＶＣＯの出
力は、周波数制御入力に応じた発振周波数を持つパルス
（クロック）である。
【０００６】デジタルＶＣＯの出力周期分解能（＝出力
周波数分解能）は、当該回路を動作させるマスタクロッ
クの周波数Ｆref により左右される。発振させたい周波
数ＦがＦref ／Ｎ（Ｎは整数）に一致する場合、正確な
周波数の出力を行うことができる。しかし、Ｆref ／Ｎ
からＦref ／（Ｎ＋１）の間にある周波数で出力させた
い場合には、その周波数での正確な出力を行うことはで
きず、周期Ｎ／Ｆref（＝周波数Ｆref ／Ｎ）のパルス
と、周期（Ｎ＋１）／Ｆref （＝周波数Ｆref／（Ｎ＋
１））のパルスとを所定の割合で交互に出力させる必要
がある。それにより各クロックタイミングにおいてずれ
は生じるもののトータルとして上記周波数の出力を得る
ことができる。
周波数分解能）は、当該回路を動作させるマスタクロッ
クの周波数Ｆref により左右される。発振させたい周波
数ＦがＦref ／Ｎ（Ｎは整数）に一致する場合、正確な
周波数の出力を行うことができる。しかし、Ｆref ／Ｎ
からＦref ／（Ｎ＋１）の間にある周波数で出力させた
い場合には、その周波数での正確な出力を行うことはで
きず、周期Ｎ／Ｆref（＝周波数Ｆref ／Ｎ）のパルス
と、周期（Ｎ＋１）／Ｆref （＝周波数Ｆref／（Ｎ＋
１））のパルスとを所定の割合で交互に出力させる必要
がある。それにより各クロックタイミングにおいてずれ
は生じるもののトータルとして上記周波数の出力を得る
ことができる。
【０００７】デジタルＶＣＯにおいて、上記のような周
波数、Ｆref ／ＮからＦref ／（Ｎ＋１）の間にある周
波数（以下、この周波数範囲をデジタルＶＣＯ出力周波
数Ｆのうち特にｆとする）での出力を行う場合、出力に
おいて理想的な発振周波数ｆの出力と実際の出力クロッ
クとの間で位相のずれが生じる。このずれを本明細書に
おいては位相誤差φと定義する。この位相誤差φ、言い
換えれば、回路を動作させるマスタクロック周波数（Ｆ
ref ）により決定される当該デジタルＶＣＯの出力周期
分解能以下で発生する位相誤差、について、その最大値
φｍは、下記の式１で表現できる。これは小さい方が望
ましい。
波数、Ｆref ／ＮからＦref ／（Ｎ＋１）の間にある周
波数（以下、この周波数範囲をデジタルＶＣＯ出力周波
数Ｆのうち特にｆとする）での出力を行う場合、出力に
おいて理想的な発振周波数ｆの出力と実際の出力クロッ
クとの間で位相のずれが生じる。このずれを本明細書に
おいては位相誤差φと定義する。この位相誤差φ、言い
換えれば、回路を動作させるマスタクロック周波数（Ｆ
ref ）により決定される当該デジタルＶＣＯの出力周期
分解能以下で発生する位相誤差、について、その最大値
φｍは、下記の式１で表現できる。これは小さい方が望
ましい。
【０００８】φｍ＝２π×ｆ／Ｆref ・・・式１
【０００９】デジタルＶＣＯにおいて上記周波数ｆでの
出力を行う場合、周期（Ｎ＋１）／Ｆref のパルスの出
力の頻度をα（０＜α＜１）、周期Ｎ／Ｆref のパルス
の出力の頻度を（１−α）と定義すると、出力周波数ｆ
の関係は、下記式２で示される。
出力を行う場合、周期（Ｎ＋１）／Ｆref のパルスの出
力の頻度をα（０＜α＜１）、周期Ｎ／Ｆref のパルス
の出力の頻度を（１−α）と定義すると、出力周波数ｆ
の関係は、下記式２で示される。
【００１０】ｆ＝Ｆref ／（Ｎ＋α） ・・・式２
【００１１】このデジタルＶＣＯ出力を周波数軸上で観
測すると、図１１のように位相変調されたスペクトルと
なる。周波数ｆ出力の基本周波数の近傍に発生する側波
帯はスプリアスとも呼ばれ、その間隔Δｆは、下記式３
に示される関係がある。
測すると、図１１のように位相変調されたスペクトルと
なる。周波数ｆ出力の基本周波数の近傍に発生する側波
帯はスプリアスとも呼ばれ、その間隔Δｆは、下記式３
に示される関係がある。
【００１２】
Δｆ＝ｆ×α＝Ｆref ×α／（Ｎ＋α） ・・・式３
【００１３】従って、マスタクロック周波数Ｆref が発
振周波数ｆに対してそれ程高くないという条件で周波数
ｆを発振させたい場合、式３よりΔｆは小さくなり、側
波帯はｆの基本周波数に近づく。
振周波数ｆに対してそれ程高くないという条件で周波数
ｆを発振させたい場合、式３よりΔｆは小さくなり、側
波帯はｆの基本周波数に近づく。
【００１４】すると、この基本波近傍のΔｆの小さな側
波帯成分の影響により、たとえデジタルＶＣＯの次段に
アナログＰＬＬを接続して平均化しても、この側波帯成
分（スプリアス）を除去することができず、出力クロッ
クのジッタが増加してしまう。
波帯成分の影響により、たとえデジタルＶＣＯの次段に
アナログＰＬＬを接続して平均化しても、この側波帯成
分（スプリアス）を除去することができず、出力クロッ
クのジッタが増加してしまう。
【００１５】マスタクロック周波数Ｆref を高くすれ
ば、発振周波数ｆに対するΔｆが大きくなるばかりでは
なく位相誤差最大値φｍも小さくなり、いかなる発振周
波数Ｆにおいても側波帯成分（スプリアス）を小さく抑
えることができる。また、デジタルＶＣＯ出力クロック
周波数Ｆを高くしたい場合、あるいは高い精度の出力ク
ロックが必要な場合には、マスタクロック周波数Ｆref
を上げる必要がある。しかし、マスタクロック周波数を
上げる場合、消費電力の増加、高速回路設計が必要な
ど、その実現性が問題であった。
ば、発振周波数ｆに対するΔｆが大きくなるばかりでは
なく位相誤差最大値φｍも小さくなり、いかなる発振周
波数Ｆにおいても側波帯成分（スプリアス）を小さく抑
えることができる。また、デジタルＶＣＯ出力クロック
周波数Ｆを高くしたい場合、あるいは高い精度の出力ク
ロックが必要な場合には、マスタクロック周波数Ｆref
を上げる必要がある。しかし、マスタクロック周波数を
上げる場合、消費電力の増加、高速回路設計が必要な
ど、その実現性が問題であった。
【００１６】このような問題点を解決するために、例え
ば特開昭６３−３３９２５号公報に開示されているよう
な従来方式がある。この位相同期回路は、１周期の正弦
波をＮ等分した値を記録したＲＯＭと、Ｍ周期でＲＯＭ
を読み出すアドレスカウンタとで構成されたデジタル位
相器からの出力をＤ／Ａ変換器によりアナログ信号に変
換する。これにより、Ｍ周期の正弦波が出力されるが、
Ｄ／Ａ変換器でアナログ信号に変換されるため、出力波
のエッジタイミングは、マスタクロック周期以下の分解
能で得られる。従って、マスタクロック周波数を上げな
くてもデジタルＶＣＯ出力の精度を上げることができ
る。
ば特開昭６３−３３９２５号公報に開示されているよう
な従来方式がある。この位相同期回路は、１周期の正弦
波をＮ等分した値を記録したＲＯＭと、Ｍ周期でＲＯＭ
を読み出すアドレスカウンタとで構成されたデジタル位
相器からの出力をＤ／Ａ変換器によりアナログ信号に変
換する。これにより、Ｍ周期の正弦波が出力されるが、
Ｄ／Ａ変換器でアナログ信号に変換されるため、出力波
のエッジタイミングは、マスタクロック周期以下の分解
能で得られる。従って、マスタクロック周波数を上げな
くてもデジタルＶＣＯ出力の精度を上げることができ
る。
【００１７】また、特開平８−２７４６２８号公報に開
示の方式がある。このデジタルＰＬＬでは、多段の遅延
回路で構成される多相クロック発生回路でマスタクロッ
クから多相のクロックを発生させて選択出力することに
より、マスタクロック周期以下のタイミングを制御して
ＶＣＯを構成している。例えば、多相クロック発生回路
で４相のクロックを発生することによりＶＣＯ精度を４
倍にすることができる。
示の方式がある。このデジタルＰＬＬでは、多段の遅延
回路で構成される多相クロック発生回路でマスタクロッ
クから多相のクロックを発生させて選択出力することに
より、マスタクロック周期以下のタイミングを制御して
ＶＣＯを構成している。例えば、多相クロック発生回路
で４相のクロックを発生することによりＶＣＯ精度を４
倍にすることができる。
【００１８】
【発明が解決しようとする課題】しかしながら、前述の
特開昭６３−３３９２５号の技術では、Ｄ／Ａ変換器が
必須なため、ＬＳＩ化する場合にレイアウト、動作速
度、消費電力の点で問題が発生する。また、前述の特開
平８−２７４６２８号の技術では、多相クロック発生の
ために遅延回路が用いられているが、マスタクロック周
波数を変更したい場合、それに合わせた遅延量の調整が
必要であり、かつ、遅延回路の温度特性により動作マー
ジンが低下するという問題がある。さらに、多相クロッ
ク動作の回路のタイミング調整が難しく、ＬＳＩ化時の
論理合成が困難であるという問題がある。
特開昭６３−３３９２５号の技術では、Ｄ／Ａ変換器が
必須なため、ＬＳＩ化する場合にレイアウト、動作速
度、消費電力の点で問題が発生する。また、前述の特開
平８−２７４６２８号の技術では、多相クロック発生の
ために遅延回路が用いられているが、マスタクロック周
波数を変更したい場合、それに合わせた遅延量の調整が
必要であり、かつ、遅延回路の温度特性により動作マー
ジンが低下するという問題がある。さらに、多相クロッ
ク動作の回路のタイミング調整が難しく、ＬＳＩ化時の
論理合成が困難であるという問題がある。
【００１９】本発明は、かかる問題点に鑑みてなされた
ものであり、温度特性が良好で素子の特性ばらつきが少
ないデジタルＶＣＯにおいて、回路を動作させるマスタ
クロックの周波数を上げることなく高い周波数精度ある
いは高い位相精度を実現し、さらにＬＳＩ化に適した回
路を実現することを目的とする。
ものであり、温度特性が良好で素子の特性ばらつきが少
ないデジタルＶＣＯにおいて、回路を動作させるマスタ
クロックの周波数を上げることなく高い周波数精度ある
いは高い位相精度を実現し、さらにＬＳＩ化に適した回
路を実現することを目的とする。
【００２０】また、このようなＶＣＯ回路を利用したＰ
ＬＬ回路、及び、このＰＬＬ回路を利用して好適な光デ
ィスクドライブなどの情報記録装置を提供することを目
的とする。
ＬＬ回路、及び、このＰＬＬ回路を利用して好適な光デ
ィスクドライブなどの情報記録装置を提供することを目
的とする。
【００２１】
【課題を解決するための手段】かかる目的を達成するた
めに、請求項１記載の発明は、デジタルの周波数制御入
力に基づき周波数発振出力を行うデジタルＶＣＯと、デ
ジタルＶＣＯの出力を入力とする位相変調器と、位相変
調器の出力を入力とする周波数帯域制限手段と、を有
し、デジタルＶＣＯは、周波数発振出力と同タイミング
で、当該回路を動作させるマスタクロック周波数により
決定される出力周期分解能以下の位相誤差情報も出力
し、位相変調器は、位相誤差情報をもとにデジタルＶＣ
Ｏ出力の位相変調を行って側波帯のスプリアスを基本周
波数からより離れた帯域に移動させ、周波数帯域制限手
段は、周波数帯域制限によりスプリアスを除去すること
を特徴としている。
めに、請求項１記載の発明は、デジタルの周波数制御入
力に基づき周波数発振出力を行うデジタルＶＣＯと、デ
ジタルＶＣＯの出力を入力とする位相変調器と、位相変
調器の出力を入力とする周波数帯域制限手段と、を有
し、デジタルＶＣＯは、周波数発振出力と同タイミング
で、当該回路を動作させるマスタクロック周波数により
決定される出力周期分解能以下の位相誤差情報も出力
し、位相変調器は、位相誤差情報をもとにデジタルＶＣ
Ｏ出力の位相変調を行って側波帯のスプリアスを基本周
波数からより離れた帯域に移動させ、周波数帯域制限手
段は、周波数帯域制限によりスプリアスを除去すること
を特徴としている。
【００２２】請求項２記載の発明は、請求項１記載の発
明において、デジタルＶＣＯは、加算器と、加算器の加
算結果に対してある値Ｎでの剰余演算を行うデコーダ
と、デコーダのデコード結果をラッチする第１レジスタ
と、加算器の加算結果が上記Ｎより大きい時のタイミン
グ情報を出力エッジタイミング情報として出力する比較
器と、比較器からのエッジタイミング情報に基づきデコ
ーダのデコード結果をラッチして位相誤差情報として出
力する第２レジスタと、を有し、加算器は、周波数制御
入力と第１レジスタの保持値との加算演算を行うことを
特徴としている。
明において、デジタルＶＣＯは、加算器と、加算器の加
算結果に対してある値Ｎでの剰余演算を行うデコーダ
と、デコーダのデコード結果をラッチする第１レジスタ
と、加算器の加算結果が上記Ｎより大きい時のタイミン
グ情報を出力エッジタイミング情報として出力する比較
器と、比較器からのエッジタイミング情報に基づきデコ
ーダのデコード結果をラッチして位相誤差情報として出
力する第２レジスタと、を有し、加算器は、周波数制御
入力と第１レジスタの保持値との加算演算を行うことを
特徴としている。
【００２３】請求項３記載の発明は、請求項１または２
に記載の発明において、位相変調器は、位相誤差情報を
もとに発生パルス頻度を変化させるパルス発生器と、パ
ルス発生器の発生するパルスを制御入力として、入力ク
ロックを位相シフトするか否か選択して出力するセレク
タと、を有して構成されることを特徴としている。
に記載の発明において、位相変調器は、位相誤差情報を
もとに発生パルス頻度を変化させるパルス発生器と、パ
ルス発生器の発生するパルスを制御入力として、入力ク
ロックを位相シフトするか否か選択して出力するセレク
タと、を有して構成されることを特徴としている。
【００２４】請求項４記載の発明は、請求項３記載の発
明において、位相変調器のパルス発生器は、位相誤差の
値についてその大きさにより４等分し、４等分された各
時間領域に対してパルス発生頻度を順に多から少へと変
化する所定の頻度で対応させることを特徴としている。
明において、位相変調器のパルス発生器は、位相誤差の
値についてその大きさにより４等分し、４等分された各
時間領域に対してパルス発生頻度を順に多から少へと変
化する所定の頻度で対応させることを特徴としている。
【００２５】請求項５記載の発明は、請求項１から４の
いずれか１項に記載の発明において、周波数帯域制限手
段としてＢＰＦ（Band Pass Filter）を用いることを特
徴としている。
いずれか１項に記載の発明において、周波数帯域制限手
段としてＢＰＦ（Band Pass Filter）を用いることを特
徴としている。
【００２６】請求項６記載の発明は、請求項１から４の
いずれか１項に記載の発明において、周波数帯域制限手
段としてＰＬＬを用いることを特徴としている。
いずれか１項に記載の発明において、周波数帯域制限手
段としてＰＬＬを用いることを特徴としている。
【００２７】請求項７記載の発明は、位相比較器と、ル
ープフィルタと、請求項１から６のいずれか１項に記載
のＶＣＯ回路と、分周器と、を有し、入力信号に対して
位相同期したクロックを出力するＰＬＬ回路であって、
位相比較器は、入力信号と前記分周器の出力との位相差
情報を出力し、ループフィルタは、位相差情報を入力し
て平均化して出力し、ＶＣＯ回路は、ループフィルタの
出力を周波数制御入力（デジタル）として入力して発振
周波数クロックを出力し、分周器は、ＶＣＯ回路の出力
を入力してＮ分周して位相比較器に入力するように構成
されることを特徴としている。
ープフィルタと、請求項１から６のいずれか１項に記載
のＶＣＯ回路と、分周器と、を有し、入力信号に対して
位相同期したクロックを出力するＰＬＬ回路であって、
位相比較器は、入力信号と前記分周器の出力との位相差
情報を出力し、ループフィルタは、位相差情報を入力し
て平均化して出力し、ＶＣＯ回路は、ループフィルタの
出力を周波数制御入力（デジタル）として入力して発振
周波数クロックを出力し、分周器は、ＶＣＯ回路の出力
を入力してＮ分周して位相比較器に入力するように構成
されることを特徴としている。
【００２８】請求項８記載の発明は、請求項７記載のＰ
ＬＬ回路を信号再生系に備え、記録媒体に対するデータ
再生処理とデータ記録処理とを行う情報記録装置であっ
て、ＰＬＬ回路は、記録媒体の回転同期信号を入力とし
て同期再生クロックを出力し、このクロックを記録クロ
ックとしてデータ記録処理を行うことを特徴としてい
る。
ＬＬ回路を信号再生系に備え、記録媒体に対するデータ
再生処理とデータ記録処理とを行う情報記録装置であっ
て、ＰＬＬ回路は、記録媒体の回転同期信号を入力とし
て同期再生クロックを出力し、このクロックを記録クロ
ックとしてデータ記録処理を行うことを特徴としてい
る。
【００２９】請求項９記載の発明は、請求項８記載の発
明において、記録媒体は光ディスクであり、回転同期信
号としてウォブル信号を用いることを特徴としている。
明において、記録媒体は光ディスクであり、回転同期信
号としてウォブル信号を用いることを特徴としている。
【００３０】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照しながら詳細に説明する。図１は、本発明の
実施の形態におけるＶＣＯ回路の構成を示すブロック図
である。本ＶＣＯ回路１００は、デジタルＶＣＯ１と、
位相変調器２と、周波数帯域制限部３と、を有して構成
される。
図面を参照しながら詳細に説明する。図１は、本発明の
実施の形態におけるＶＣＯ回路の構成を示すブロック図
である。本ＶＣＯ回路１００は、デジタルＶＣＯ１と、
位相変調器２と、周波数帯域制限部３と、を有して構成
される。
【００３１】本発明のＶＣＯ回路は、デジタルＶＣＯの
出力を位相変調する位相変調手段と、さらにその出力の
周波数帯域を制限する周波数帯域制限手段とを設けたこ
とに大きな特徴がある。本ＶＣＯ回路は、デジタルＶＣ
Ｏ内部で発生する位相誤差情報（φ）を用いてデジタル
ＶＣＯ出力を位相変調手段により位相変調することによ
って、周波数スペクトル上の本来不要である側波帯成分
（スプリアス）を基本周波数からより離れた帯域に移動
させ、さらに次段の周波数帯域制限手段によって除去す
ることにより、ジッタの少ないクロックを生成するもの
である。
出力を位相変調する位相変調手段と、さらにその出力の
周波数帯域を制限する周波数帯域制限手段とを設けたこ
とに大きな特徴がある。本ＶＣＯ回路は、デジタルＶＣ
Ｏ内部で発生する位相誤差情報（φ）を用いてデジタル
ＶＣＯ出力を位相変調手段により位相変調することによ
って、周波数スペクトル上の本来不要である側波帯成分
（スプリアス）を基本周波数からより離れた帯域に移動
させ、さらに次段の周波数帯域制限手段によって除去す
ることにより、ジッタの少ないクロックを生成するもの
である。
【００３２】図１で、本ＶＣＯ回路１００への周波数制
御入力と発振周波数出力はデジタルであり、各部１〜３
の間の信号もデジタルである。デジタルＶＣＯ１は、周
波数制御入力に応じた発振周波数を生成し、クロックcl
k0として出力する。また、デジタルＶＣＯ１は、クロッ
クclk0と同時に位相誤差φを出力する。出力クロックcl
k0と位相誤差φは、位相変調器２に入力される。位相変
調器２は、位相誤差φ情報に基づき入力clk0を位相変調
し、位相変調されたクロックclk1として出力する。出力
clk1は、周波数帯域制限部３に入力される。入力clk1
は、周波数帯域制限部３で帯域制限され、本ＶＣＯ回路
１００の出力クロックclk2として出力される。
御入力と発振周波数出力はデジタルであり、各部１〜３
の間の信号もデジタルである。デジタルＶＣＯ１は、周
波数制御入力に応じた発振周波数を生成し、クロックcl
k0として出力する。また、デジタルＶＣＯ１は、クロッ
クclk0と同時に位相誤差φを出力する。出力クロックcl
k0と位相誤差φは、位相変調器２に入力される。位相変
調器２は、位相誤差φ情報に基づき入力clk0を位相変調
し、位相変調されたクロックclk1として出力する。出力
clk1は、周波数帯域制限部３に入力される。入力clk1
は、周波数帯域制限部３で帯域制限され、本ＶＣＯ回路
１００の出力クロックclk2として出力される。
【００３３】周波数帯域制限部３は、例えばＢＰＦなど
で構成される。また、周波数帯域制限部３としては、Ｐ
ＬＬあるいは逓倍ＰＬＬを用いても良い。ＰＬＬがロッ
ク状態である限りにおいて、ＢＰＦと同様に帯域制限が
かかることは周知の通りである。
で構成される。また、周波数帯域制限部３としては、Ｐ
ＬＬあるいは逓倍ＰＬＬを用いても良い。ＰＬＬがロッ
ク状態である限りにおいて、ＢＰＦと同様に帯域制限が
かかることは周知の通りである。
【００３４】次に、本実施例におけるＶＣＯ回路１００
の動作原理について説明する。マスタクロックの周波数
をＦref 、周期をＴとする。このマスタクロックで動作
するデジタルＶＣＯで、例えば周期（８＋１／１６）Ｔ
のクロックを発振させたいとする（前述の式２において
Ｎ＝８、α＝１／１６の場合）。この場合、周期８Ｔの
パルスと周期９Ｔのパルスを１５：１の割合で交互に出
力する必要がある。この場合の出力周波数ｆのスペクト
ルは、図１１に示すように、基本波に対して対称に側波
帯が分布する（Δｆ＝１／１２９Ｔとなる）。
の動作原理について説明する。マスタクロックの周波数
をＦref 、周期をＴとする。このマスタクロックで動作
するデジタルＶＣＯで、例えば周期（８＋１／１６）Ｔ
のクロックを発振させたいとする（前述の式２において
Ｎ＝８、α＝１／１６の場合）。この場合、周期８Ｔの
パルスと周期９Ｔのパルスを１５：１の割合で交互に出
力する必要がある。この場合の出力周波数ｆのスペクト
ルは、図１１に示すように、基本波に対して対称に側波
帯が分布する（Δｆ＝１／１２９Ｔとなる）。
【００３５】この出力をアナログＰＬＬに入力して安定
化させても、基本波近傍のスペクトル成分を除去するこ
とができずにジッタとしてクロック精度を悪化させてし
まう（これは従来技術でも述べた）。
化させても、基本波近傍のスペクトル成分を除去するこ
とができずにジッタとしてクロック精度を悪化させてし
まう（これは従来技術でも述べた）。
【００３６】これに対し、本実施例のＶＣＯ回路１００
では、位相変調器２において、デジタルＶＣＯ１出力の
位相誤差φ情報を利用して、デジタルＶＣＯ１出力clk0
の位相変調を行う。この位相変調のさせ方として、例え
ば、入力に対して出力パルスの周期を時系列で例えば
｛８Ｔ，９Ｔ，７Ｔ，８Ｔ，９Ｔ，８Ｔ，７Ｔ，９Ｔ，
８Ｔ，８Ｔ，８Ｔ，８Ｔ，８Ｔ，８Ｔ，８Ｔ，８Ｔ｝を
単位として繰り返して発振させる。するとその位相変調
の結果、図１０に示すように基本周波数を変えずに側波
帯の周波数特性だけを変えることができる。特に基本波
近傍のスペクトル成分（スプリアス）を基本波からより
離れた帯域に移動させることができる（Δｆが位相変調
前より大きくなる）。
では、位相変調器２において、デジタルＶＣＯ１出力の
位相誤差φ情報を利用して、デジタルＶＣＯ１出力clk0
の位相変調を行う。この位相変調のさせ方として、例え
ば、入力に対して出力パルスの周期を時系列で例えば
｛８Ｔ，９Ｔ，７Ｔ，８Ｔ，９Ｔ，８Ｔ，７Ｔ，９Ｔ，
８Ｔ，８Ｔ，８Ｔ，８Ｔ，８Ｔ，８Ｔ，８Ｔ，８Ｔ｝を
単位として繰り返して発振させる。するとその位相変調
の結果、図１０に示すように基本周波数を変えずに側波
帯の周波数特性だけを変えることができる。特に基本波
近傍のスペクトル成分（スプリアス）を基本波からより
離れた帯域に移動させることができる（Δｆが位相変調
前より大きくなる）。
【００３７】この位相変調後の出力clk1が周波数帯域制
限部３（ＢＰＦあるいはＰＬＬなど）に通されることに
より、上記帯域移動されたスプリアス部分の除去が行わ
れる。位相変調によってΔｆがより大きくなることによ
り、周波数帯域制限部３によるスプリアス部分の除去が
容易となっている。
限部３（ＢＰＦあるいはＰＬＬなど）に通されることに
より、上記帯域移動されたスプリアス部分の除去が行わ
れる。位相変調によってΔｆがより大きくなることによ
り、周波数帯域制限部３によるスプリアス部分の除去が
容易となっている。
【００３８】図２は、本実施例のＶＣＯ回路１００のデ
ジタルＶＣＯ１の構成例を示す図である。本デジタルＶ
ＣＯ１は、加算器１１と、デコーダ１２と、第１のレジ
スタ１３及び第２のレジスタ１４からなるレジスタ部
と、比較器１５とを含んで構成される。
ジタルＶＣＯ１の構成例を示す図である。本デジタルＶ
ＣＯ１は、加算器１１と、デコーダ１２と、第１のレジ
スタ１３及び第２のレジスタ１４からなるレジスタ部
と、比較器１５とを含んで構成される。
【００３９】デジタルＶＣＯ１の各部は、マスタクロッ
クに同期して動作する。周波数制御入力（デジタル）
は、加算器１１に入力される。入力の位相値は、加算器
１１及び加算器１１における加算結果をラッチするレジ
スタ１３によって、マスタクロック入力ごとに積算され
て積分動作が実現される。加算器１１とレジスタ１３で
構成される部分は機能的に積分器と呼ぶことができる。
クに同期して動作する。周波数制御入力（デジタル）
は、加算器１１に入力される。入力の位相値は、加算器
１１及び加算器１１における加算結果をラッチするレジ
スタ１３によって、マスタクロック入力ごとに積算され
て積分動作が実現される。加算器１１とレジスタ１３で
構成される部分は機能的に積分器と呼ぶことができる。
【００４０】また、加算器１１の加算結果出力は、デコ
ーダ１２に入力される。デコーダ１２は、加算結果（位
相積算値）について、所定の値Ｎでの剰余演算（mod
Ｎ）を行う。デコーダ１２の出力は、レジスタ１３及び
レジスタ１４に格納される。
ーダ１２に入力される。デコーダ１２は、加算結果（位
相積算値）について、所定の値Ｎでの剰余演算（mod
Ｎ）を行う。デコーダ１２の出力は、レジスタ１３及び
レジスタ１４に格納される。
【００４１】加算器１１の加算結果出力は、比較器１５
にも入力される。比較器１５は、入力を、デコーダ１２
での上記Ｎと同じ値Ｎと比較し、入力がＮより大きい場
合のタイミングをデジタルＶＣＯ１出力clk0のエッジタ
イミング情報として出力する。また、このエッジタイミ
ングのパルスはレジスタ１４にも入力され、レジスタ１
４は、このタイミングに同期して、デコーダ１２出力を
ラッチして保持し、これを位相誤差φとして出力する。
にも入力される。比較器１５は、入力を、デコーダ１２
での上記Ｎと同じ値Ｎと比較し、入力がＮより大きい場
合のタイミングをデジタルＶＣＯ１出力clk0のエッジタ
イミング情報として出力する。また、このエッジタイミ
ングのパルスはレジスタ１４にも入力され、レジスタ１
４は、このタイミングに同期して、デコーダ１２出力を
ラッチして保持し、これを位相誤差φとして出力する。
【００４２】本デジタルＶＣＯ１の動作について説明す
る。図６は、マスタクロック周期Ｔにおいて、例えば
８．１Ｔ周期のクロックを出力する場合の積分器出力
（位相積算値、レジスタ１３の出力）を示した図であ
る。図６のように、出力は鋸波状に分布する。各鋸波単
位の最小の値（白点で示す）は、デジタルＶＣＯ１から
出力される位相誤差φを表している。位相誤差φは、積
分器出力が形成する鋸波（黒点で示す）の周波数よりも
低い周波数での鋸波状の分布を形成する。なお、縦軸の
積分器出力は、出力位相を２πで剰余演算後、２πで正
規化したものを示している。また、図７は、７．９Ｔ周
期のクロックを出力させた場合の積分器出力を示す図で
あり、位相誤差φの極性が図６と比較して反転している
ことがわかる。
る。図６は、マスタクロック周期Ｔにおいて、例えば
８．１Ｔ周期のクロックを出力する場合の積分器出力
（位相積算値、レジスタ１３の出力）を示した図であ
る。図６のように、出力は鋸波状に分布する。各鋸波単
位の最小の値（白点で示す）は、デジタルＶＣＯ１から
出力される位相誤差φを表している。位相誤差φは、積
分器出力が形成する鋸波（黒点で示す）の周波数よりも
低い周波数での鋸波状の分布を形成する。なお、縦軸の
積分器出力は、出力位相を２πで剰余演算後、２πで正
規化したものを示している。また、図７は、７．９Ｔ周
期のクロックを出力させた場合の積分器出力を示す図で
あり、位相誤差φの極性が図６と比較して反転している
ことがわかる。
【００４３】デジタルＶＣＯ１を以上のように構成する
ことにより、周波数ｆを出力できると共に、位相誤差φ
情報を高い精度で出力することが可能である。図８に、
上述の積分器出力（位相積算値出力）、出力クロックcl
k0のエッジタイミング、及び、位相誤差φをまとめて示
す。
ことにより、周波数ｆを出力できると共に、位相誤差φ
情報を高い精度で出力することが可能である。図８に、
上述の積分器出力（位相積算値出力）、出力クロックcl
k0のエッジタイミング、及び、位相誤差φをまとめて示
す。
【００４４】図３は、本実施例のＶＣＯ回路１００の位
相変調器２の構成例を示す図である。位相変調器２は、
パルス発生器２１、セレクタ２２、遅延器２３、及びト
リガカウンタ２４を含んで構成される。デジタルＶＣＯ
１出力のクロックclk0は、遅延器２３及びセレクタ２２
に入力され、また、位相誤差φは、パルス発生器２１に
入力される。
相変調器２の構成例を示す図である。位相変調器２は、
パルス発生器２１、セレクタ２２、遅延器２３、及びト
リガカウンタ２４を含んで構成される。デジタルＶＣＯ
１出力のクロックclk0は、遅延器２３及びセレクタ２２
に入力され、また、位相誤差φは、パルス発生器２１に
入力される。
【００４５】入力clk0は、遅延器２３においてマスタク
ロック周期Ｔ分だけ遅延され、セレクタ２２によって遅
延出力するか否かが選択される。これにより入力に対し
て２π×Ｆ／Ｆref の位相変調をかけることができる。
セレクタ２２の制御信号は、デジタルＶＣＯ１からの位
相誤差φ情報に基づきパルス発生器２１で生成される。
セレクタ２２の選択出力は、トリガカウンタ２４に入力
されてデューティ比５０％のクロックに変換後、位相変
調クロックclk1として出力される。パルス発生器２０３
では、位相誤差φ情報に基づき、セレクタ２２に対する
位相制御パルスを発生する。パルス発生器２３は、位相
誤差φの値により位相制御パルスの発生の頻度を変化さ
せる。
ロック周期Ｔ分だけ遅延され、セレクタ２２によって遅
延出力するか否かが選択される。これにより入力に対し
て２π×Ｆ／Ｆref の位相変調をかけることができる。
セレクタ２２の制御信号は、デジタルＶＣＯ１からの位
相誤差φ情報に基づきパルス発生器２１で生成される。
セレクタ２２の選択出力は、トリガカウンタ２４に入力
されてデューティ比５０％のクロックに変換後、位相変
調クロックclk1として出力される。パルス発生器２０３
では、位相誤差φ情報に基づき、セレクタ２２に対する
位相制御パルスを発生する。パルス発生器２３は、位相
誤差φの値により位相制御パルスの発生の頻度を変化さ
せる。
【００４６】セレクタ２２では、位相制御パルスに基づ
き入力クロックclk0の位相シフトを行ってその周期を変
化させる。例えば、入力が｛８Ｔ，８Ｔ，８Ｔ｝である
とき、セレクタ２２を位相制御パルスにより（０，１，
０）と切り替えると、最初の０でそのまま８Ｔの出力、
次の１でＴ遅延（シフト）されて９Ｔの出力、次の０で
遅延なしに戻り７Ｔの出力となる。例えば、入力パルス
の時系列パターン｛８Ｔ×１５回，９Ｔ×１回｝に対し
て、位相変調として前述したパターン｛８Ｔ，９Ｔ，７
Ｔ，８Ｔ，９Ｔ，８Ｔ，７Ｔ，９Ｔ，８Ｔ，８Ｔ，８
Ｔ，８Ｔ，８Ｔ，８Ｔ，８Ｔ，８Ｔ｝を出力したい場
合、位相制御パルスは、（０，１，０，０，１，１，
０，１，１，１，１，１，１，１，１，１）となる。
き入力クロックclk0の位相シフトを行ってその周期を変
化させる。例えば、入力が｛８Ｔ，８Ｔ，８Ｔ｝である
とき、セレクタ２２を位相制御パルスにより（０，１，
０）と切り替えると、最初の０でそのまま８Ｔの出力、
次の１でＴ遅延（シフト）されて９Ｔの出力、次の０で
遅延なしに戻り７Ｔの出力となる。例えば、入力パルス
の時系列パターン｛８Ｔ×１５回，９Ｔ×１回｝に対し
て、位相変調として前述したパターン｛８Ｔ，９Ｔ，７
Ｔ，８Ｔ，９Ｔ，８Ｔ，７Ｔ，９Ｔ，８Ｔ，８Ｔ，８
Ｔ，８Ｔ，８Ｔ，８Ｔ，８Ｔ，８Ｔ｝を出力したい場
合、位相制御パルスは、（０，１，０，０，１，１，
０，１，１，１，１，１，１，１，１，１）となる。
【００４７】図９を参照して位相変調器２の動作を説明
する。図９は、デジタルＶＣＯ１００の各部における出
力および位相変調器２における位相変調前・後のパルス
周期の系列を示す図であり、上から順に、ａ：デジタル
ＶＣＯ１出力clk0の位相誤差、ｂ：位相変調器２出力cl
k1の位相誤差、ｃ：ＬＰＦ３出力clk2の位相誤差、ｄ：
パルス発生器２０１出力の位相制御パルス、ｅ：位相変
調前のパルス周期の系列、ｆ：位相変調後のパルス周期
の系列を示す。なお、図９での位相誤差φは、図８での
位相誤差φに比べてαが小さい場合を示している。
する。図９は、デジタルＶＣＯ１００の各部における出
力および位相変調器２における位相変調前・後のパルス
周期の系列を示す図であり、上から順に、ａ：デジタル
ＶＣＯ１出力clk0の位相誤差、ｂ：位相変調器２出力cl
k1の位相誤差、ｃ：ＬＰＦ３出力clk2の位相誤差、ｄ：
パルス発生器２０１出力の位相制御パルス、ｅ：位相変
調前のパルス周期の系列、ｆ：位相変調後のパルス周期
の系列を示す。なお、図９での位相誤差φは、図８での
位相誤差φに比べてαが小さい場合を示している。
【００４８】デジタルＶＣＯ１において、発振周波数Ｆ
がｆ（＝Ｆref ／（Ｎ＋α））でかつαが０から少しだ
けずれる値の場合、出力として、前述の低い周波数を持
つ鋸波状の位相誤差φが出力される。この場合、周期の
トレンドを眺めると、位相誤差φの形成する鋸波のエッ
ジタイミングでマスタクロック１周期分（Ｔ）の補正が
かかることがわかる。
がｆ（＝Ｆref ／（Ｎ＋α））でかつαが０から少しだ
けずれる値の場合、出力として、前述の低い周波数を持
つ鋸波状の位相誤差φが出力される。この場合、周期の
トレンドを眺めると、位相誤差φの形成する鋸波のエッ
ジタイミングでマスタクロック１周期分（Ｔ）の補正が
かかることがわかる。
【００４９】入力clk0に対する位相変調の仕方として、
例えば、パルス発生器２１において、位相誤差φに対し
て、その値の大きさにより（あるいは出力に対してトー
タルで補正のかかる周期に対して）４等分し、４等分さ
れた領域において以下のような場合分けで制御パルスの
発生の頻度を変化させることにより、セレクタ２２で位
相シフトを行う。
例えば、パルス発生器２１において、位相誤差φに対し
て、その値の大きさにより（あるいは出力に対してトー
タルで補正のかかる周期に対して）４等分し、４等分さ
れた領域において以下のような場合分けで制御パルスの
発生の頻度を変化させることにより、セレクタ２２で位
相シフトを行う。
【００５０】（１）位相誤差φが０以上Ｔ／４未満の場
合：出力クロック４サイクルにつき１回”１”（位相制
御パルス）を出力する。 （２）位相誤差φがＴ／４以上Ｔ／２未満の場合：出力
クロック４サイクルにつき２回”１”を出力する。 （３）位相誤差φがＴ／２以上３Ｔ／４未満の場合：出
力クロック４サイクルにつき３回”１”を出力する。 （４）位相誤差φが３Ｔ／４以上の場合：出力クロック
４サイクル全て”１”を出力する。
合：出力クロック４サイクルにつき１回”１”（位相制
御パルス）を出力する。 （２）位相誤差φがＴ／４以上Ｔ／２未満の場合：出力
クロック４サイクルにつき２回”１”を出力する。 （３）位相誤差φがＴ／２以上３Ｔ／４未満の場合：出
力クロック４サイクルにつき３回”１”を出力する。 （４）位相誤差φが３Ｔ／４以上の場合：出力クロック
４サイクル全て”１”を出力する。
【００５１】パルス発生器２１において、例えば上記の
ような仕方で位相制御パルスを発生し（図９ｄ）、この
位相制御パルスに基づきセレクタ２２において入力clk0
に対し位相シフトを行う。位相変調後出力clk1の位相誤
差は、図９ｂにあるようにちょうどパルス幅変調された
ような波形となる。このときのトレンドを眺めると、位
相変調前よりも高い周波数で変調がかかっていることが
わかる。従って、位相変調器２での位相変調後の出力cl
k1を周波数帯域制限部３によって平均化することによ
り、図９ｃにあるように位相誤差φが位相変調前と比較
して１／４程度に圧縮され、ジッタの小さい出力を得る
ことができる。
ような仕方で位相制御パルスを発生し（図９ｄ）、この
位相制御パルスに基づきセレクタ２２において入力clk0
に対し位相シフトを行う。位相変調後出力clk1の位相誤
差は、図９ｂにあるようにちょうどパルス幅変調された
ような波形となる。このときのトレンドを眺めると、位
相変調前よりも高い周波数で変調がかかっていることが
わかる。従って、位相変調器２での位相変調後の出力cl
k1を周波数帯域制限部３によって平均化することによ
り、図９ｃにあるように位相誤差φが位相変調前と比較
して１／４程度に圧縮され、ジッタの小さい出力を得る
ことができる。
【００５２】図４は、本発明の実施の形態におけるＰＬ
Ｌ回路の構成を示す図である。本ＰＬＬ回路２００は、
前述の実施例で示したＶＣＯ回路１００を含み（これを
ＶＣＯ２０１とする）、Ａ／Ｄ変換器２０２、位相比較
器２０３、ＬＰＦ（ループフィルタ）２０４、及び、分
周器２０５を有して構成される。本ＰＬＬ回路２００に
対する入力信号は、アナログ信号である。本ＰＬＬ回路
２００は、入力信号に対してＶＣＯ２０１の発振周波数
が制御されることにより、位相同期クロックを出力す
る。
Ｌ回路の構成を示す図である。本ＰＬＬ回路２００は、
前述の実施例で示したＶＣＯ回路１００を含み（これを
ＶＣＯ２０１とする）、Ａ／Ｄ変換器２０２、位相比較
器２０３、ＬＰＦ（ループフィルタ）２０４、及び、分
周器２０５を有して構成される。本ＰＬＬ回路２００に
対する入力信号は、アナログ信号である。本ＰＬＬ回路
２００は、入力信号に対してＶＣＯ２０１の発振周波数
が制御されることにより、位相同期クロックを出力す
る。
【００５３】ＶＣＯ２０１より出力される発振周波数ク
ロックは、入力信号に対する同期クロックとして本ＰＬ
Ｌ回路２００の出力となると共に、分周器２０５に入力
される。分周器２０５はＶＣＯ２０１出力を入力し、Ｎ
分周して出力する。分周器２０５出力は、Ａ／Ｄ変換器
２０２に入力され、そのサンプリング・クロックとな
る。Ａ／Ｄ変換器では、このサンプリングクロックで入
力信号（アナログ）がデジタル化され、デジタル出力が
位相比較器２０３に入力される。位相比較器２０３は、
このデジタル入力に基づき、ＰＬＬ回路２００の入力信
号と分周器２０５出力との位相差情報（デジタル、な
お、当然位相誤差φとは別のものである）を出力する。
位相差情報は、ＬＰＦ２０４に入力されて平均化され、
ＶＣＯ２０１の周波数制御入力（デジタル）となる。以
上のようにＰＬＬフィードバックループが構成される。
ロックは、入力信号に対する同期クロックとして本ＰＬ
Ｌ回路２００の出力となると共に、分周器２０５に入力
される。分周器２０５はＶＣＯ２０１出力を入力し、Ｎ
分周して出力する。分周器２０５出力は、Ａ／Ｄ変換器
２０２に入力され、そのサンプリング・クロックとな
る。Ａ／Ｄ変換器では、このサンプリングクロックで入
力信号（アナログ）がデジタル化され、デジタル出力が
位相比較器２０３に入力される。位相比較器２０３は、
このデジタル入力に基づき、ＰＬＬ回路２００の入力信
号と分周器２０５出力との位相差情報（デジタル、な
お、当然位相誤差φとは別のものである）を出力する。
位相差情報は、ＬＰＦ２０４に入力されて平均化され、
ＶＣＯ２０１の周波数制御入力（デジタル）となる。以
上のようにＰＬＬフィードバックループが構成される。
【００５４】なお、ＰＬＬの構成としてはＡ／Ｄ変換器
２０２を設けない構成もある。この場合、入力信号はデ
ジタルであり、位相比較器２０３は、デジタル入力信号
と分周器出力の位相比較を内部の高速なクロックでカウ
ントすることにより行い、位相差情報を出力する。
２０２を設けない構成もある。この場合、入力信号はデ
ジタルであり、位相比較器２０３は、デジタル入力信号
と分周器出力の位相比較を内部の高速なクロックでカウ
ントすることにより行い、位相差情報を出力する。
【００５５】図５は、本発明の実施の形態における情報
記録装置の構成を示すブロック図である。本情報記録装
置３００は、前述の実施例で示したＰＬＬ回路２００を
信号再生系に含んで構成される。情報記録装置３００
は、ＰＬＬ回路２００の他、光ヘッド３０１、ウォブル
検波器３０２、アドレスデコーダ３０３、ＯＤＣ（光デ
ィスクコントローラ）３０４、二値化回路３０５、デコ
ーダ回路３０６、記録データエンコーダ３０７、ＬＤパ
ワー制御部３０８、スピンドル回転制御回路３０９、ス
ピンドル３１０、記録媒体（光ディスク）３１１などを
有して構成される。
記録装置の構成を示すブロック図である。本情報記録装
置３００は、前述の実施例で示したＰＬＬ回路２００を
信号再生系に含んで構成される。情報記録装置３００
は、ＰＬＬ回路２００の他、光ヘッド３０１、ウォブル
検波器３０２、アドレスデコーダ３０３、ＯＤＣ（光デ
ィスクコントローラ）３０４、二値化回路３０５、デコ
ーダ回路３０６、記録データエンコーダ３０７、ＬＤパ
ワー制御部３０８、スピンドル回転制御回路３０９、ス
ピンドル３１０、記録媒体（光ディスク）３１１などを
有して構成される。
【００５６】ここでは、前述のＰＬＬ回路２００を信号
再生系に適用して好適な情報記録装置として、特に光デ
ィスク情報記録装置を例にとっている。信号（データ）
が記録される記録媒体３１１は光ディスクである。光デ
ィスク３１１に記録されているデータは、光ヘッド３０
１、ＰＬＬ回路２００他からなる信号再生系により再生
処理が行われる。また、光ディスク３１１に対して、所
定の信号記録系によりデータ記録処理が行われる。ＯＤ
Ｃ（光ディスクコントローラ）３０４は、ＤＳＰなどに
より構成され、信号再生および記録処理を制御する。
再生系に適用して好適な情報記録装置として、特に光デ
ィスク情報記録装置を例にとっている。信号（データ）
が記録される記録媒体３１１は光ディスクである。光デ
ィスク３１１に記録されているデータは、光ヘッド３０
１、ＰＬＬ回路２００他からなる信号再生系により再生
処理が行われる。また、光ディスク３１１に対して、所
定の信号記録系によりデータ記録処理が行われる。ＯＤ
Ｃ（光ディスクコントローラ）３０４は、ＤＳＰなどに
より構成され、信号再生および記録処理を制御する。
【００５７】光ヘッド３０１のトラッキングアクチュエ
ータが追従できない周波数でウォブリングされた案内溝
が形成された光ディスク３１１から光ヘッド３０１で読
み出すプッシュプル信号（ＰＰ、※アナログ信号）に
は、ウォブル信号が重畳する。プッシュプル信号は、図
示していない帯域制限などの処理が施された後、ＰＬＬ
回路２００及びウォブル検波器３０２に入力される。
ータが追従できない周波数でウォブリングされた案内溝
が形成された光ディスク３１１から光ヘッド３０１で読
み出すプッシュプル信号（ＰＰ、※アナログ信号）に
は、ウォブル信号が重畳する。プッシュプル信号は、図
示していない帯域制限などの処理が施された後、ＰＬＬ
回路２００及びウォブル検波器３０２に入力される。
【００５８】ＰＬＬ回路２００は、プッシュプル信号に
重畳されているウォブル信号を回転同期信号として、こ
れに対する同期再生クロックを出力する。この出力クロ
ックは、記録クロック（ＰＬＬ−ＣＬＫ）としてデータ
記録処理に用いる。記録クロックは、スピンドル回転制
御回路３０９に入力されてスピンドル３１０の回転が制
御される。同時に、記録クロックは記録データエンコー
ダ３０７及びＬＤパワー制御部３０８にも入力され、光
ヘッド３０１が制御される。
重畳されているウォブル信号を回転同期信号として、こ
れに対する同期再生クロックを出力する。この出力クロ
ックは、記録クロック（ＰＬＬ−ＣＬＫ）としてデータ
記録処理に用いる。記録クロックは、スピンドル回転制
御回路３０９に入力されてスピンドル３１０の回転が制
御される。同時に、記録クロックは記録データエンコー
ダ３０７及びＬＤパワー制御部３０８にも入力され、光
ヘッド３０１が制御される。
【００５９】なお、回転同期信号としては、ウォブル信
号の他に、スピンドルモーターからのセンサ情報を利用
することができる。あるいは、光ヘッド３０１とは別に
設けたセンサからも取り出すこともできる。
号の他に、スピンドルモーターからのセンサ情報を利用
することができる。あるいは、光ヘッド３０１とは別に
設けたセンサからも取り出すこともできる。
【００６０】プッシュプル信号に重畳するウォブル信号
には、物理アドレス情報が重畳する。ウォブル検波器３
０２は、プッシュプル信号及び記録クロックを入力し、
ウォブル信号から物理アドレス情報の分離を行う。分離
された物理アドレス情報はアドレスデコーダ３０３に入
力され、アドレスデコーダ３０３によって物理アドレス
の検出が行われてＯＤＣ３０４に入力される。
には、物理アドレス情報が重畳する。ウォブル検波器３
０２は、プッシュプル信号及び記録クロックを入力し、
ウォブル信号から物理アドレス情報の分離を行う。分離
された物理アドレス情報はアドレスデコーダ３０３に入
力され、アドレスデコーダ３０３によって物理アドレス
の検出が行われてＯＤＣ３０４に入力される。
【００６１】ＯＤＣ３０４は、アドレスデコーダ３０３
から得られる物理アドレスを基に、記録データ及びその
記録開始タイミングの生成・制御を行う。記録データ
は、記録データエンコーダ３０７によって変調され、記
録クロックに同期して出力される。さらにＬＤパワー制
御部３０８は、変調された記録データに基づきレーザを
光パワー変調制御し、光ディスク３１１上に記録データ
を熱記録させる。光ディスク３１１に記録されたデータ
は、光ヘッド３０１で主に反射光量変化として読み出せ
るので、サム信号（ＳＵＭ）が利用できる。サム信号
は、二値化回路３０５に入力され、二値化回路３０５、
デコーダ回路３０６を介して再生データとして上位シス
テムに渡される。
から得られる物理アドレスを基に、記録データ及びその
記録開始タイミングの生成・制御を行う。記録データ
は、記録データエンコーダ３０７によって変調され、記
録クロックに同期して出力される。さらにＬＤパワー制
御部３０８は、変調された記録データに基づきレーザを
光パワー変調制御し、光ディスク３１１上に記録データ
を熱記録させる。光ディスク３１１に記録されたデータ
は、光ヘッド３０１で主に反射光量変化として読み出せ
るので、サム信号（ＳＵＭ）が利用できる。サム信号
は、二値化回路３０５に入力され、二値化回路３０５、
デコーダ回路３０６を介して再生データとして上位シス
テムに渡される。
【００６２】以上により本発明の実施の形態について説
明した。なお、上述した実施形態は、本発明の好適な実
施形態の一例を示すものであり、本発明はそれに限定さ
れるものではなく、その要旨を逸脱しない範囲内におい
て、種々変形実施が可能である。
明した。なお、上述した実施形態は、本発明の好適な実
施形態の一例を示すものであり、本発明はそれに限定さ
れるものではなく、その要旨を逸脱しない範囲内におい
て、種々変形実施が可能である。
【００６３】
【発明の効果】以上の説明から明らかなように、本発明
によれば、温度特性が良好で特性ばらつきの少ないデジ
タルＶＣＯにおいて、回路を動作させるマスタクロック
周波数を上げることなくＶＣＯの位相誤差φを低減し、
ジッタの少ないクロックを生成することのできるデジタ
ルＶＣＯを提供できる。また、このＶＣＯ回路を用いた
ＰＬＬ回路およびこのＰＬＬ回路を信号再生系に備えた
情報記録装置を提供することができる。
によれば、温度特性が良好で特性ばらつきの少ないデジ
タルＶＣＯにおいて、回路を動作させるマスタクロック
周波数を上げることなくＶＣＯの位相誤差φを低減し、
ジッタの少ないクロックを生成することのできるデジタ
ルＶＣＯを提供できる。また、このＶＣＯ回路を用いた
ＰＬＬ回路およびこのＰＬＬ回路を信号再生系に備えた
情報記録装置を提供することができる。
【図１】本発明の実施の形態におけるＶＣＯ回路１００
の構成を示す図である。
の構成を示す図である。
【図２】本発明の実施の形態におけるＶＣＯ回路１００
のデジタルＶＣＯ１の構成例を示す図である。
のデジタルＶＣＯ１の構成例を示す図である。
【図３】本発明の実施の形態におけるＶＣＯ回路１００
の位相変調器２の構成例を示す図である。
の位相変調器２の構成例を示す図である。
【図４】本発明の実施の形態におけるＰＬＬ回路２００
の構成を示す図である。
の構成を示す図である。
【図５】本発明の実施の形態における情報記録装置３０
０の構成を示す図である。
０の構成を示す図である。
【図６】デジタルＶＣＯの積分器出力（８．１Ｔ周期）
を示す図である。
を示す図である。
【図７】デジタルＶＣＯの積分器出力（７．９Ｔ周期）
を示す図である。
を示す図である。
【図８】本発明の実施の形態におけるＶＣＯ回路１００
のデジタルＶＣＯ１の出力を示す図である。
のデジタルＶＣＯ１の出力を示す図である。
【図９】本発明の実施の形態におけるＶＣＯ回路１００
の各部の出力及び位相変調前・後のパルス周期の系列を
示す図である。
の各部の出力及び位相変調前・後のパルス周期の系列を
示す図である。
【図１０】本発明の実施の形態におけるＶＣＯ回路１０
０において、デジタルＶＣＯ１の周波数ｆ出力を位相変
調器２で位相変調した後の出力のスペクトルを示す図で
ある。
０において、デジタルＶＣＯ１の周波数ｆ出力を位相変
調器２で位相変調した後の出力のスペクトルを示す図で
ある。
【図１１】従来のデジタルＶＣＯ回路での周波数ｆ出力
のスペクトルを示す図である。
のスペクトルを示す図である。
１００ ＶＣＯ回路
１ デジタルＶＣＯ
２ 位相変調器
３ 周波数帯域制限部
１１ 加算器
１２ デコーダ
１３ レジスタ（位相積算値用）
１４ レジスタ（位相誤差φ用）
１５ 比較器
２１ パルス発生器
２２ セレクタ
２３ 遅延器
２４ トリガカウンタ
２００ ＰＬＬ回路
２０１ ＶＣＯ回路
２０２ Ａ／Ｄ変換器
２０３ 位相比較器
２０４ ループフィルタ（ＬＰＦ）
２０５ 分周器
３００ 情報記録装置（光ディスク情報記録装置）
３０１ 光ヘッド
３０２ ウォブル検波器
３０３ アドレスデコーダ
３０４ 光ディスクコントローラ（ＯＤＣ）
３０５ 二値化回路
３０６ デコーダ
３０７ ＬＤパワー制御器
３０８ 記録データエンコーダ
３０９ スピンドル回転制御回路
３１０ スピンドル
３１１ 記録媒体（光ディスク）
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5D044 BC04 CC04 GM12 GM18
5J106 AA05 BB03 BB04 CC01 CC21
CC26 CC39 CC41 DD09 DD13
DD38 JJ01 KK05 KK25 LL01
Claims (9)
- 【請求項１】 デジタルの周波数制御入力に基づき周波
数発振出力を行うデジタルＶＣＯと、該デジタルＶＣＯ
の出力を入力とする位相変調器と、該位相変調器の出力
を入力とする周波数帯域制限手段と、を有し、 前記デジタルＶＣＯは、前記周波数発振出力と同タイミ
ングで、当該回路を動作させるマスタクロック周波数に
より決定される出力周期分解能以下の位相誤差情報も出
力し、前記位相変調器は、前記位相誤差情報をもとに前
記デジタルＶＣＯ出力の位相変調を行って側波帯のスプ
リアスを基本周波数からより離れた帯域に移動させ、前
記周波数帯域制限手段は、周波数帯域制限により前記ス
プリアスを除去することを特徴とするＶＣＯ回路。 - 【請求項２】 前記デジタルＶＣＯは、 加算器と、 前記加算器の加算結果に対してある値Ｎでの剰余演算を
行うデコーダと、 該デコーダのデコード結果をラッチする第１レジスタ
と、 前記加算器の加算結果が前記Ｎより大きい時のタイミン
グ情報を出力エッジタイミング情報として出力する比較
器と、 前記比較器からのエッジタイミング情報に基づき前記デ
コーダのデコード結果をラッチして位相誤差情報として
出力する第２レジスタと、を有し、 前記加算器は、周波数制御入力と前記第１レジスタの保
持値との加算演算を行うことを特徴とする請求項１記載
のＶＣＯ回路。 - 【請求項３】 前記位相変調器は、 前記位相誤差情報をもとに発生パルス頻度を変化させる
パルス発生器と、 該パルス発生器の発生するパルスを制御入力として、入
力クロックを位相シフトするか否か選択して出力するセ
レクタと、を有して構成されることを特徴とする請求項
１または２に記載のＶＣＯ回路。 - 【請求項４】 前記位相変調器のパルス発生器は、 前記位相誤差の値についてその大きさにより４等分し、
該４等分された各時間領域に対して前記パルス発生頻度
を順に多から少へと変化する所定の頻度で対応させるこ
とを特徴とする請求項３記載のＶＣＯ回路。 - 【請求項５】 前記周波数帯域制限手段としてＢＰＦを
用いることを特徴とする請求項１から４のいずれか１項
に記載のＶＣＯ回路。 - 【請求項６】 前記周波数帯域制限手段としてＰＬＬを
用いることを特徴とする請求項１から４のいずれか１項
に記載のＶＣＯ回路。 - 【請求項７】 位相比較器と、ループフィルタと、請求
項１から６のいずれか１項に記載のＶＣＯ回路と、分周
器と、を有し、入力信号に対して位相同期したクロック
を出力するＰＬＬ回路であって、 前記位相比較器は、入力信号と前記分周器の出力との位
相差情報を出力し、 前記ループフィルタは、前記位相差情報を入力して平均
化して出力し、 前記ＶＣＯ回路は、前記ループフィルタの出力を周波数
制御入力（デジタル）として入力して発振周波数クロッ
クを出力し、 前記分周器は、前記ＶＣＯ回路の出力を入力してＮ分周
して前記位相比較器に入力するように構成されることを
特徴とするＰＬＬ回路。 - 【請求項８】 請求項７記載のＰＬＬ回路を信号再生系
に備え、記録媒体に対するデータ再生処理とデータ記録
処理とを行う情報記録装置であって、 前記ＰＬＬ回路は、前記記録媒体の回転同期信号を入力
として同期再生クロックを出力し、該クロックを記録ク
ロックとして前記データ記録処理を行うことを特徴とす
る情報記録装置。 - 【請求項９】 前記記録媒体は光ディスクであり、前記
回転同期信号としてウォブル信号を用いることを特徴と
する請求項８記載の情報記録装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002003945A JP3514255B2 (ja) | 2002-01-10 | 2002-01-10 | Ｖｃｏ回路、ｐｌｌ回路、及び、情報記録装置 |
| US10/337,378 US7072264B2 (en) | 2002-01-10 | 2003-01-07 | VCO with phase modulated output |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002003945A JP3514255B2 (ja) | 2002-01-10 | 2002-01-10 | Ｖｃｏ回路、ｐｌｌ回路、及び、情報記録装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003209468A true JP2003209468A (ja) | 2003-07-25 |
| JP3514255B2 JP3514255B2 (ja) | 2004-03-31 |
Family
ID=19190937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002003945A Expired - Fee Related JP3514255B2 (ja) | 2002-01-10 | 2002-01-10 | Ｖｃｏ回路、ｐｌｌ回路、及び、情報記録装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7072264B2 (ja) |
| JP (1) | JP3514255B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7091895B2 (en) | 2003-10-02 | 2006-08-15 | Nec Corporation | A/D converter, digital PLL circuit using the same, and information recording apparatus using the same |
| JP2008298465A (ja) * | 2007-05-29 | 2008-12-11 | Advantest Corp | 波形発生装置、設定周期補正方法及び半導体試験装置 |
| US7630286B2 (en) | 2006-01-16 | 2009-12-08 | Ricoh Company, Ltd. | Digital PLL circuit and optical disk apparatus having digital PLL circuit |
| US7680235B2 (en) | 2003-12-25 | 2010-03-16 | Nec Electronics Corporation | VCO circuit, PLL circuit using VCO circuit, and data recording apparatus the PLL circuit |
| JP2012217171A (ja) * | 2011-03-31 | 2012-11-08 | Nippon Dempa Kogyo Co Ltd | 信号生成装置及び周波数シンセサイザ |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7222035B1 (en) * | 2004-11-17 | 2007-05-22 | Topcon Gps, Llc | Method and apparatus for determining changing signal frequency |
| JP5194564B2 (ja) * | 2007-05-29 | 2013-05-08 | ソニー株式会社 | 画像処理装置および方法、プログラム、並びに記録媒体 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6333925A (ja) | 1986-07-29 | 1988-02-13 | Matsushita Electric Ind Co Ltd | デジタル位相同期回路 |
| JPH08274628A (ja) | 1995-03-31 | 1996-10-18 | Seiko Epson Corp | デジタルｐｌｌ |
| JPH10334616A (ja) * | 1997-05-30 | 1998-12-18 | Sony Corp | 光ディスク装置およびデータ記録方法 |
| JPH11273249A (ja) * | 1998-03-20 | 1999-10-08 | Pioneer Electron Corp | 記録タイミング設定方法及び記録タイミング設定装置並びに情報記録方法及び情報記録装置 |
| US6735160B1 (en) * | 1999-07-07 | 2004-05-11 | Matsushita Electric Industrial Co., Ltd. | Optical disc, and recording apparatus, recording method, and reproducing apparatus for the same |
| CN100397501C (zh) * | 2000-09-22 | 2008-06-25 | 松下电器产业株式会社 | 制造光盘的方法 |
-
2002
- 2002-01-10 JP JP2002003945A patent/JP3514255B2/ja not_active Expired - Fee Related
-
2003
- 2003-01-07 US US10/337,378 patent/US7072264B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7091895B2 (en) | 2003-10-02 | 2006-08-15 | Nec Corporation | A/D converter, digital PLL circuit using the same, and information recording apparatus using the same |
| US7680235B2 (en) | 2003-12-25 | 2010-03-16 | Nec Electronics Corporation | VCO circuit, PLL circuit using VCO circuit, and data recording apparatus the PLL circuit |
| US7630286B2 (en) | 2006-01-16 | 2009-12-08 | Ricoh Company, Ltd. | Digital PLL circuit and optical disk apparatus having digital PLL circuit |
| JP2008298465A (ja) * | 2007-05-29 | 2008-12-11 | Advantest Corp | 波形発生装置、設定周期補正方法及び半導体試験装置 |
| JP2012217171A (ja) * | 2011-03-31 | 2012-11-08 | Nippon Dempa Kogyo Co Ltd | 信号生成装置及び周波数シンセサイザ |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030128643A1 (en) | 2003-07-10 |
| JP3514255B2 (ja) | 2004-03-31 |
| US7072264B2 (en) | 2006-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3863522B2 (ja) | ディジタルｖｃｏ、ｖｃｏ回路、ｐｌｌ回路、情報記録装置及び同期クロック信号生成方法 | |
| JPH1173645A (ja) | 光ディスク装置 | |
| JPH1173739A (ja) | Ｐｌｌ回路 | |
| JPH0765512A (ja) | 再生クロック生成回路 | |
| JP4159338B2 (ja) | 書き込みパルス生成回路 | |
| JP3514255B2 (ja) | Ｖｃｏ回路、ｐｌｌ回路、及び、情報記録装置 | |
| JPH07202692A (ja) | 周波数シンセサイザ | |
| JP2004159161A (ja) | 遅延信号生成装置及び記録パルス生成装置 | |
| US7339861B2 (en) | PLL clock generator, optical disc drive and method for controlling PLL clock generator | |
| JP2000230947A (ja) | デジタル位相制御ループにおける周波数検出方法 | |
| JP3960271B2 (ja) | 位相誤差判定方法、デジタルｐｌｌ装置 | |
| US20080290916A1 (en) | System Clock Generation Circuit | |
| JP2003123403A (ja) | 記録クロック生成回路 | |
| US20080292629A1 (en) | System Clock Generation Circuit | |
| KR100547548B1 (ko) | 광 디스크 기록 재생 장치의 노이즈 제거 회로 및 노이즈 제거 방법 | |
| JP2004127483A (ja) | Ｐｌｌ回路及びデータ記録制御装置 | |
| JP2010154083A (ja) | デジタルｐｌｌ回路及びデジタルｐｌｌ動作方法 | |
| US7911909B2 (en) | Jitter counter and optical disc apparatus using same | |
| US5889418A (en) | Frequency detector of phase locked loop | |
| JP2698455B2 (ja) | ビット同期回路 | |
| JPH11191270A (ja) | Ｐｌｌ回路 | |
| JP2002280897A (ja) | フルディジタルｐｌｌ回路 | |
| KR100212144B1 (ko) | 고배속 광 디스크 재생 장치의 주파수 합성기 | |
| JP4144239B2 (ja) | バイフェーズ信号復調回路 | |
| JP2004253057A (ja) | クロック生成装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031224 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040106 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080123 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090123 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100123 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110123 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110123 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130123 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130123 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |