JP2003209468A - Vco回路、pll回路、及び、情報記録装置 - Google Patents
Vco回路、pll回路、及び、情報記録装置Info
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Abstract
ジタルVCOにおいて、マスタクロックの周波数を上げ
ることなく高い周波数精度あるいは高い位相精度を実現
し、さらにLSI化に適した回路を実現する。また、そ
のVCO回路を用いたPLL及びこのPLLを用いた情
報記録装置を提供する。 【解決手段】 デジタルVCOは、周波数発振出力と同
タイミングで、出力周期分解能以下の位相誤差情報も出
力し、次段の位相変調器は、位相誤差情報をもとにデジ
タルVCO出力のエッジタイミングの位相変調を行って
スプリアスを基本周波数からより離れた帯域に移動さ
せ、次段のBPFなどの周波数帯域制限手段によりスプ
リアスをカットする。これにより、ジッタの少ないクロ
ック出力を得ることができる。
Description
るVCO回路、VCO回路を用いたPLL回路、及び、
PLL回路を用いた情報記録装置に関する。
タの記録処理および記録媒体に記録されているデータの
再生処理を行う情報記録装置、例えばCD−RやDVD
−R/RWなどに対応した記録装置(ドライブ)では、
データ記録処理時の記録クロックを生成するために、記
録媒体の回転同期信号を得て、それをもとに同期クロッ
クを抽出して上記記録クロックとする。このような同期
クロックの抽出のためにPLL(Phase Locked Loop 、
位相同期ループ)回路を用いる。PLL回路は、同期ク
ロック再生・抽出の目的の他に、種々の用途で利用され
る。
、電圧制御発振器)は、PLL回路でよく用いられ
る。VCOは、入力信号レベルを発振周波数に変換す
る、つまり、入力信号レベルに応じた周波数を出力する
発振器である。PLL回路では、このVCOの出力位相
及び周波数が入力信号に同期するように制御されること
により、入力信号に対する同期クロックを出力すること
ができる。
ばらつきが大きく、また、温度依存性も大きいため、通
常、PLLループによって安定化させている。しかし、
PLLループの特性が装置の性能を左右する場合や、広
帯域の発振を行わせたい場合、あるいは、LSI化(I
C化)したPLLの特性のばらつきを抑えたい場合など
には、デジタルVCOを用いることが有効である。デジ
タルVCOは、デジタル回路のため、特性のばらつきが
少なく、LSI化が容易であり、広い発振範囲で線形性
が保たれるという利点がある。
する。デジタルVCOにおいて、出力の発振周波数をF
とし、また、当該回路を動作させるマスタクロック(通
常は水晶発振器クロック)の周波数をFref とする。デ
ジタルVCOの周波数制御入力は、デジタル値である。
これは、当該デジタルVCOがPLL回路中で用いられ
る場合には特に所定ビットで表される位相差情報(フィ
ルタに通した場合を含む)である。デジタルVCOの出
力は、周波数制御入力に応じた発振周波数を持つパルス
(クロック)である。
周波数分解能)は、当該回路を動作させるマスタクロッ
クの周波数Fref により左右される。発振させたい周波
数FがFref /N(Nは整数)に一致する場合、正確な
周波数の出力を行うことができる。しかし、Fref /N
からFref /(N+1)の間にある周波数で出力させた
い場合には、その周波数での正確な出力を行うことはで
きず、周期N/Fref(=周波数Fref /N)のパルス
と、周期(N+1)/Fref (=周波数Fref/(N+
1))のパルスとを所定の割合で交互に出力させる必要
がある。それにより各クロックタイミングにおいてずれ
は生じるもののトータルとして上記周波数の出力を得る
ことができる。
波数、Fref /NからFref /(N+1)の間にある周
波数(以下、この周波数範囲をデジタルVCO出力周波
数Fのうち特にfとする)での出力を行う場合、出力に
おいて理想的な発振周波数fの出力と実際の出力クロッ
クとの間で位相のずれが生じる。このずれを本明細書に
おいては位相誤差φと定義する。この位相誤差φ、言い
換えれば、回路を動作させるマスタクロック周波数(F
ref )により決定される当該デジタルVCOの出力周期
分解能以下で発生する位相誤差、について、その最大値
φmは、下記の式1で表現できる。これは小さい方が望
ましい。
出力を行う場合、周期(N+1)/Fref のパルスの出
力の頻度をα(0<α<1)、周期N/Fref のパルス
の出力の頻度を(1−α)と定義すると、出力周波数f
の関係は、下記式2で示される。
測すると、図11のように位相変調されたスペクトルと
なる。周波数f出力の基本周波数の近傍に発生する側波
帯はスプリアスとも呼ばれ、その間隔Δfは、下記式3
に示される関係がある。
振周波数fに対してそれ程高くないという条件で周波数
fを発振させたい場合、式3よりΔfは小さくなり、側
波帯はfの基本周波数に近づく。
波帯成分の影響により、たとえデジタルVCOの次段に
アナログPLLを接続して平均化しても、この側波帯成
分(スプリアス)を除去することができず、出力クロッ
クのジッタが増加してしまう。
ば、発振周波数fに対するΔfが大きくなるばかりでは
なく位相誤差最大値φmも小さくなり、いかなる発振周
波数Fにおいても側波帯成分(スプリアス)を小さく抑
えることができる。また、デジタルVCO出力クロック
周波数Fを高くしたい場合、あるいは高い精度の出力ク
ロックが必要な場合には、マスタクロック周波数Fref
を上げる必要がある。しかし、マスタクロック周波数を
上げる場合、消費電力の増加、高速回路設計が必要な
ど、その実現性が問題であった。
ば特開昭63−33925号公報に開示されているよう
な従来方式がある。この位相同期回路は、1周期の正弦
波をN等分した値を記録したROMと、M周期でROM
を読み出すアドレスカウンタとで構成されたデジタル位
相器からの出力をD/A変換器によりアナログ信号に変
換する。これにより、M周期の正弦波が出力されるが、
D/A変換器でアナログ信号に変換されるため、出力波
のエッジタイミングは、マスタクロック周期以下の分解
能で得られる。従って、マスタクロック周波数を上げな
くてもデジタルVCO出力の精度を上げることができ
る。
示の方式がある。このデジタルPLLでは、多段の遅延
回路で構成される多相クロック発生回路でマスタクロッ
クから多相のクロックを発生させて選択出力することに
より、マスタクロック周期以下のタイミングを制御して
VCOを構成している。例えば、多相クロック発生回路
で4相のクロックを発生することによりVCO精度を4
倍にすることができる。
特開昭63−33925号の技術では、D/A変換器が
必須なため、LSI化する場合にレイアウト、動作速
度、消費電力の点で問題が発生する。また、前述の特開
平8−274628号の技術では、多相クロック発生の
ために遅延回路が用いられているが、マスタクロック周
波数を変更したい場合、それに合わせた遅延量の調整が
必要であり、かつ、遅延回路の温度特性により動作マー
ジンが低下するという問題がある。さらに、多相クロッ
ク動作の回路のタイミング調整が難しく、LSI化時の
論理合成が困難であるという問題がある。
ものであり、温度特性が良好で素子の特性ばらつきが少
ないデジタルVCOにおいて、回路を動作させるマスタ
クロックの周波数を上げることなく高い周波数精度ある
いは高い位相精度を実現し、さらにLSI化に適した回
路を実現することを目的とする。
LL回路、及び、このPLL回路を利用して好適な光デ
ィスクドライブなどの情報記録装置を提供することを目
的とする。
めに、請求項1記載の発明は、デジタルの周波数制御入
力に基づき周波数発振出力を行うデジタルVCOと、デ
ジタルVCOの出力を入力とする位相変調器と、位相変
調器の出力を入力とする周波数帯域制限手段と、を有
し、デジタルVCOは、周波数発振出力と同タイミング
で、当該回路を動作させるマスタクロック周波数により
決定される出力周期分解能以下の位相誤差情報も出力
し、位相変調器は、位相誤差情報をもとにデジタルVC
O出力の位相変調を行って側波帯のスプリアスを基本周
波数からより離れた帯域に移動させ、周波数帯域制限手
段は、周波数帯域制限によりスプリアスを除去すること
を特徴としている。
明において、デジタルVCOは、加算器と、加算器の加
算結果に対してある値Nでの剰余演算を行うデコーダ
と、デコーダのデコード結果をラッチする第1レジスタ
と、加算器の加算結果が上記Nより大きい時のタイミン
グ情報を出力エッジタイミング情報として出力する比較
器と、比較器からのエッジタイミング情報に基づきデコ
ーダのデコード結果をラッチして位相誤差情報として出
力する第2レジスタと、を有し、加算器は、周波数制御
入力と第1レジスタの保持値との加算演算を行うことを
特徴としている。
に記載の発明において、位相変調器は、位相誤差情報を
もとに発生パルス頻度を変化させるパルス発生器と、パ
ルス発生器の発生するパルスを制御入力として、入力ク
ロックを位相シフトするか否か選択して出力するセレク
タと、を有して構成されることを特徴としている。
明において、位相変調器のパルス発生器は、位相誤差の
値についてその大きさにより4等分し、4等分された各
時間領域に対してパルス発生頻度を順に多から少へと変
化する所定の頻度で対応させることを特徴としている。
いずれか1項に記載の発明において、周波数帯域制限手
段としてBPF(Band Pass Filter)を用いることを特
徴としている。
いずれか1項に記載の発明において、周波数帯域制限手
段としてPLLを用いることを特徴としている。
ープフィルタと、請求項1から6のいずれか1項に記載
のVCO回路と、分周器と、を有し、入力信号に対して
位相同期したクロックを出力するPLL回路であって、
位相比較器は、入力信号と前記分周器の出力との位相差
情報を出力し、ループフィルタは、位相差情報を入力し
て平均化して出力し、VCO回路は、ループフィルタの
出力を周波数制御入力(デジタル)として入力して発振
周波数クロックを出力し、分周器は、VCO回路の出力
を入力してN分周して位相比較器に入力するように構成
されることを特徴としている。
LL回路を信号再生系に備え、記録媒体に対するデータ
再生処理とデータ記録処理とを行う情報記録装置であっ
て、PLL回路は、記録媒体の回転同期信号を入力とし
て同期再生クロックを出力し、このクロックを記録クロ
ックとしてデータ記録処理を行うことを特徴としてい
る。
明において、記録媒体は光ディスクであり、回転同期信
号としてウォブル信号を用いることを特徴としている。
図面を参照しながら詳細に説明する。図1は、本発明の
実施の形態におけるVCO回路の構成を示すブロック図
である。本VCO回路100は、デジタルVCO1と、
位相変調器2と、周波数帯域制限部3と、を有して構成
される。
出力を位相変調する位相変調手段と、さらにその出力の
周波数帯域を制限する周波数帯域制限手段とを設けたこ
とに大きな特徴がある。本VCO回路は、デジタルVC
O内部で発生する位相誤差情報(φ)を用いてデジタル
VCO出力を位相変調手段により位相変調することによ
って、周波数スペクトル上の本来不要である側波帯成分
(スプリアス)を基本周波数からより離れた帯域に移動
させ、さらに次段の周波数帯域制限手段によって除去す
ることにより、ジッタの少ないクロックを生成するもの
である。
御入力と発振周波数出力はデジタルであり、各部1〜3
の間の信号もデジタルである。デジタルVCO1は、周
波数制御入力に応じた発振周波数を生成し、クロックcl
k0として出力する。また、デジタルVCO1は、クロッ
クclk0と同時に位相誤差φを出力する。出力クロックcl
k0と位相誤差φは、位相変調器2に入力される。位相変
調器2は、位相誤差φ情報に基づき入力clk0を位相変調
し、位相変調されたクロックclk1として出力する。出力
clk1は、周波数帯域制限部3に入力される。入力clk1
は、周波数帯域制限部3で帯域制限され、本VCO回路
100の出力クロックclk2として出力される。
で構成される。また、周波数帯域制限部3としては、P
LLあるいは逓倍PLLを用いても良い。PLLがロッ
ク状態である限りにおいて、BPFと同様に帯域制限が
かかることは周知の通りである。
の動作原理について説明する。マスタクロックの周波数
をFref 、周期をTとする。このマスタクロックで動作
するデジタルVCOで、例えば周期(8+1/16)T
のクロックを発振させたいとする(前述の式2において
N=8、α=1/16の場合)。この場合、周期8Tの
パルスと周期9Tのパルスを15:1の割合で交互に出
力する必要がある。この場合の出力周波数fのスペクト
ルは、図11に示すように、基本波に対して対称に側波
帯が分布する(Δf=1/129Tとなる)。
化させても、基本波近傍のスペクトル成分を除去するこ
とができずにジッタとしてクロック精度を悪化させてし
まう(これは従来技術でも述べた)。
では、位相変調器2において、デジタルVCO1出力の
位相誤差φ情報を利用して、デジタルVCO1出力clk0
の位相変調を行う。この位相変調のさせ方として、例え
ば、入力に対して出力パルスの周期を時系列で例えば
{8T,9T,7T,8T,9T,8T,7T,9T,
8T,8T,8T,8T,8T,8T,8T,8T}を
単位として繰り返して発振させる。するとその位相変調
の結果、図10に示すように基本周波数を変えずに側波
帯の周波数特性だけを変えることができる。特に基本波
近傍のスペクトル成分(スプリアス)を基本波からより
離れた帯域に移動させることができる(Δfが位相変調
前より大きくなる)。
限部3(BPFあるいはPLLなど)に通されることに
より、上記帯域移動されたスプリアス部分の除去が行わ
れる。位相変調によってΔfがより大きくなることによ
り、周波数帯域制限部3によるスプリアス部分の除去が
容易となっている。
ジタルVCO1の構成例を示す図である。本デジタルV
CO1は、加算器11と、デコーダ12と、第1のレジ
スタ13及び第2のレジスタ14からなるレジスタ部
と、比較器15とを含んで構成される。
クに同期して動作する。周波数制御入力(デジタル)
は、加算器11に入力される。入力の位相値は、加算器
11及び加算器11における加算結果をラッチするレジ
スタ13によって、マスタクロック入力ごとに積算され
て積分動作が実現される。加算器11とレジスタ13で
構成される部分は機能的に積分器と呼ぶことができる。
ーダ12に入力される。デコーダ12は、加算結果(位
相積算値)について、所定の値Nでの剰余演算(mod
N)を行う。デコーダ12の出力は、レジスタ13及び
レジスタ14に格納される。
にも入力される。比較器15は、入力を、デコーダ12
での上記Nと同じ値Nと比較し、入力がNより大きい場
合のタイミングをデジタルVCO1出力clk0のエッジタ
イミング情報として出力する。また、このエッジタイミ
ングのパルスはレジスタ14にも入力され、レジスタ1
4は、このタイミングに同期して、デコーダ12出力を
ラッチして保持し、これを位相誤差φとして出力する。
る。図6は、マスタクロック周期Tにおいて、例えば
8.1T周期のクロックを出力する場合の積分器出力
(位相積算値、レジスタ13の出力)を示した図であ
る。図6のように、出力は鋸波状に分布する。各鋸波単
位の最小の値(白点で示す)は、デジタルVCO1から
出力される位相誤差φを表している。位相誤差φは、積
分器出力が形成する鋸波(黒点で示す)の周波数よりも
低い周波数での鋸波状の分布を形成する。なお、縦軸の
積分器出力は、出力位相を2πで剰余演算後、2πで正
規化したものを示している。また、図7は、7.9T周
期のクロックを出力させた場合の積分器出力を示す図で
あり、位相誤差φの極性が図6と比較して反転している
ことがわかる。
ことにより、周波数fを出力できると共に、位相誤差φ
情報を高い精度で出力することが可能である。図8に、
上述の積分器出力(位相積算値出力)、出力クロックcl
k0のエッジタイミング、及び、位相誤差φをまとめて示
す。
相変調器2の構成例を示す図である。位相変調器2は、
パルス発生器21、セレクタ22、遅延器23、及びト
リガカウンタ24を含んで構成される。デジタルVCO
1出力のクロックclk0は、遅延器23及びセレクタ22
に入力され、また、位相誤差φは、パルス発生器21に
入力される。
ロック周期T分だけ遅延され、セレクタ22によって遅
延出力するか否かが選択される。これにより入力に対し
て2π×F/Fref の位相変調をかけることができる。
セレクタ22の制御信号は、デジタルVCO1からの位
相誤差φ情報に基づきパルス発生器21で生成される。
セレクタ22の選択出力は、トリガカウンタ24に入力
されてデューティ比50%のクロックに変換後、位相変
調クロックclk1として出力される。パルス発生器203
では、位相誤差φ情報に基づき、セレクタ22に対する
位相制御パルスを発生する。パルス発生器23は、位相
誤差φの値により位相制御パルスの発生の頻度を変化さ
せる。
き入力クロックclk0の位相シフトを行ってその周期を変
化させる。例えば、入力が{8T,8T,8T}である
とき、セレクタ22を位相制御パルスにより(0,1,
0)と切り替えると、最初の0でそのまま8Tの出力、
次の1でT遅延(シフト)されて9Tの出力、次の0で
遅延なしに戻り7Tの出力となる。例えば、入力パルス
の時系列パターン{8T×15回,9T×1回}に対し
て、位相変調として前述したパターン{8T,9T,7
T,8T,9T,8T,7T,9T,8T,8T,8
T,8T,8T,8T,8T,8T}を出力したい場
合、位相制御パルスは、(0,1,0,0,1,1,
0,1,1,1,1,1,1,1,1,1)となる。
する。図9は、デジタルVCO100の各部における出
力および位相変調器2における位相変調前・後のパルス
周期の系列を示す図であり、上から順に、a:デジタル
VCO1出力clk0の位相誤差、b:位相変調器2出力cl
k1の位相誤差、c:LPF3出力clk2の位相誤差、d:
パルス発生器201出力の位相制御パルス、e:位相変
調前のパルス周期の系列、f:位相変調後のパルス周期
の系列を示す。なお、図9での位相誤差φは、図8での
位相誤差φに比べてαが小さい場合を示している。
がf(=Fref /(N+α))でかつαが0から少しだ
けずれる値の場合、出力として、前述の低い周波数を持
つ鋸波状の位相誤差φが出力される。この場合、周期の
トレンドを眺めると、位相誤差φの形成する鋸波のエッ
ジタイミングでマスタクロック1周期分(T)の補正が
かかることがわかる。
例えば、パルス発生器21において、位相誤差φに対し
て、その値の大きさにより(あるいは出力に対してトー
タルで補正のかかる周期に対して)4等分し、4等分さ
れた領域において以下のような場合分けで制御パルスの
発生の頻度を変化させることにより、セレクタ22で位
相シフトを行う。
合:出力クロック4サイクルにつき1回”1”(位相制
御パルス)を出力する。 (2)位相誤差φがT/4以上T/2未満の場合:出力
クロック4サイクルにつき2回”1”を出力する。 (3)位相誤差φがT/2以上3T/4未満の場合:出
力クロック4サイクルにつき3回”1”を出力する。 (4)位相誤差φが3T/4以上の場合:出力クロック
4サイクル全て”1”を出力する。
ような仕方で位相制御パルスを発生し(図9d)、この
位相制御パルスに基づきセレクタ22において入力clk0
に対し位相シフトを行う。位相変調後出力clk1の位相誤
差は、図9bにあるようにちょうどパルス幅変調された
ような波形となる。このときのトレンドを眺めると、位
相変調前よりも高い周波数で変調がかかっていることが
わかる。従って、位相変調器2での位相変調後の出力cl
k1を周波数帯域制限部3によって平均化することによ
り、図9cにあるように位相誤差φが位相変調前と比較
して1/4程度に圧縮され、ジッタの小さい出力を得る
ことができる。
L回路の構成を示す図である。本PLL回路200は、
前述の実施例で示したVCO回路100を含み(これを
VCO201とする)、A/D変換器202、位相比較
器203、LPF(ループフィルタ)204、及び、分
周器205を有して構成される。本PLL回路200に
対する入力信号は、アナログ信号である。本PLL回路
200は、入力信号に対してVCO201の発振周波数
が制御されることにより、位相同期クロックを出力す
る。
ロックは、入力信号に対する同期クロックとして本PL
L回路200の出力となると共に、分周器205に入力
される。分周器205はVCO201出力を入力し、N
分周して出力する。分周器205出力は、A/D変換器
202に入力され、そのサンプリング・クロックとな
る。A/D変換器では、このサンプリングクロックで入
力信号(アナログ)がデジタル化され、デジタル出力が
位相比較器203に入力される。位相比較器203は、
このデジタル入力に基づき、PLL回路200の入力信
号と分周器205出力との位相差情報(デジタル、な
お、当然位相誤差φとは別のものである)を出力する。
位相差情報は、LPF204に入力されて平均化され、
VCO201の周波数制御入力(デジタル)となる。以
上のようにPLLフィードバックループが構成される。
202を設けない構成もある。この場合、入力信号はデ
ジタルであり、位相比較器203は、デジタル入力信号
と分周器出力の位相比較を内部の高速なクロックでカウ
ントすることにより行い、位相差情報を出力する。
記録装置の構成を示すブロック図である。本情報記録装
置300は、前述の実施例で示したPLL回路200を
信号再生系に含んで構成される。情報記録装置300
は、PLL回路200の他、光ヘッド301、ウォブル
検波器302、アドレスデコーダ303、ODC(光デ
ィスクコントローラ)304、二値化回路305、デコ
ーダ回路306、記録データエンコーダ307、LDパ
ワー制御部308、スピンドル回転制御回路309、ス
ピンドル310、記録媒体(光ディスク)311などを
有して構成される。
再生系に適用して好適な情報記録装置として、特に光デ
ィスク情報記録装置を例にとっている。信号(データ)
が記録される記録媒体311は光ディスクである。光デ
ィスク311に記録されているデータは、光ヘッド30
1、PLL回路200他からなる信号再生系により再生
処理が行われる。また、光ディスク311に対して、所
定の信号記録系によりデータ記録処理が行われる。OD
C(光ディスクコントローラ)304は、DSPなどに
より構成され、信号再生および記録処理を制御する。
ータが追従できない周波数でウォブリングされた案内溝
が形成された光ディスク311から光ヘッド301で読
み出すプッシュプル信号(PP、※アナログ信号)に
は、ウォブル信号が重畳する。プッシュプル信号は、図
示していない帯域制限などの処理が施された後、PLL
回路200及びウォブル検波器302に入力される。
重畳されているウォブル信号を回転同期信号として、こ
れに対する同期再生クロックを出力する。この出力クロ
ックは、記録クロック(PLL−CLK)としてデータ
記録処理に用いる。記録クロックは、スピンドル回転制
御回路309に入力されてスピンドル310の回転が制
御される。同時に、記録クロックは記録データエンコー
ダ307及びLDパワー制御部308にも入力され、光
ヘッド301が制御される。
号の他に、スピンドルモーターからのセンサ情報を利用
することができる。あるいは、光ヘッド301とは別に
設けたセンサからも取り出すこともできる。
には、物理アドレス情報が重畳する。ウォブル検波器3
02は、プッシュプル信号及び記録クロックを入力し、
ウォブル信号から物理アドレス情報の分離を行う。分離
された物理アドレス情報はアドレスデコーダ303に入
力され、アドレスデコーダ303によって物理アドレス
の検出が行われてODC304に入力される。
から得られる物理アドレスを基に、記録データ及びその
記録開始タイミングの生成・制御を行う。記録データ
は、記録データエンコーダ307によって変調され、記
録クロックに同期して出力される。さらにLDパワー制
御部308は、変調された記録データに基づきレーザを
光パワー変調制御し、光ディスク311上に記録データ
を熱記録させる。光ディスク311に記録されたデータ
は、光ヘッド301で主に反射光量変化として読み出せ
るので、サム信号(SUM)が利用できる。サム信号
は、二値化回路305に入力され、二値化回路305、
デコーダ回路306を介して再生データとして上位シス
テムに渡される。
明した。なお、上述した実施形態は、本発明の好適な実
施形態の一例を示すものであり、本発明はそれに限定さ
れるものではなく、その要旨を逸脱しない範囲内におい
て、種々変形実施が可能である。
によれば、温度特性が良好で特性ばらつきの少ないデジ
タルVCOにおいて、回路を動作させるマスタクロック
周波数を上げることなくVCOの位相誤差φを低減し、
ジッタの少ないクロックを生成することのできるデジタ
ルVCOを提供できる。また、このVCO回路を用いた
PLL回路およびこのPLL回路を信号再生系に備えた
情報記録装置を提供することができる。
の構成を示す図である。
のデジタルVCO1の構成例を示す図である。
の位相変調器2の構成例を示す図である。
の構成を示す図である。
0の構成を示す図である。
を示す図である。
を示す図である。
のデジタルVCO1の出力を示す図である。
の各部の出力及び位相変調前・後のパルス周期の系列を
示す図である。
0において、デジタルVCO1の周波数f出力を位相変
調器2で位相変調した後の出力のスペクトルを示す図で
ある。
のスペクトルを示す図である。
Claims (9)
- 【請求項1】 デジタルの周波数制御入力に基づき周波
数発振出力を行うデジタルVCOと、該デジタルVCO
の出力を入力とする位相変調器と、該位相変調器の出力
を入力とする周波数帯域制限手段と、を有し、 前記デジタルVCOは、前記周波数発振出力と同タイミ
ングで、当該回路を動作させるマスタクロック周波数に
より決定される出力周期分解能以下の位相誤差情報も出
力し、前記位相変調器は、前記位相誤差情報をもとに前
記デジタルVCO出力の位相変調を行って側波帯のスプ
リアスを基本周波数からより離れた帯域に移動させ、前
記周波数帯域制限手段は、周波数帯域制限により前記ス
プリアスを除去することを特徴とするVCO回路。 - 【請求項2】 前記デジタルVCOは、 加算器と、 前記加算器の加算結果に対してある値Nでの剰余演算を
行うデコーダと、 該デコーダのデコード結果をラッチする第1レジスタ
と、 前記加算器の加算結果が前記Nより大きい時のタイミン
グ情報を出力エッジタイミング情報として出力する比較
器と、 前記比較器からのエッジタイミング情報に基づき前記デ
コーダのデコード結果をラッチして位相誤差情報として
出力する第2レジスタと、を有し、 前記加算器は、周波数制御入力と前記第1レジスタの保
持値との加算演算を行うことを特徴とする請求項1記載
のVCO回路。 - 【請求項3】 前記位相変調器は、 前記位相誤差情報をもとに発生パルス頻度を変化させる
パルス発生器と、 該パルス発生器の発生するパルスを制御入力として、入
力クロックを位相シフトするか否か選択して出力するセ
レクタと、を有して構成されることを特徴とする請求項
1または2に記載のVCO回路。 - 【請求項4】 前記位相変調器のパルス発生器は、 前記位相誤差の値についてその大きさにより4等分し、
該4等分された各時間領域に対して前記パルス発生頻度
を順に多から少へと変化する所定の頻度で対応させるこ
とを特徴とする請求項3記載のVCO回路。 - 【請求項5】 前記周波数帯域制限手段としてBPFを
用いることを特徴とする請求項1から4のいずれか1項
に記載のVCO回路。 - 【請求項6】 前記周波数帯域制限手段としてPLLを
用いることを特徴とする請求項1から4のいずれか1項
に記載のVCO回路。 - 【請求項7】 位相比較器と、ループフィルタと、請求
項1から6のいずれか1項に記載のVCO回路と、分周
器と、を有し、入力信号に対して位相同期したクロック
を出力するPLL回路であって、 前記位相比較器は、入力信号と前記分周器の出力との位
相差情報を出力し、 前記ループフィルタは、前記位相差情報を入力して平均
化して出力し、 前記VCO回路は、前記ループフィルタの出力を周波数
制御入力(デジタル)として入力して発振周波数クロッ
クを出力し、 前記分周器は、前記VCO回路の出力を入力してN分周
して前記位相比較器に入力するように構成されることを
特徴とするPLL回路。 - 【請求項8】 請求項7記載のPLL回路を信号再生系
に備え、記録媒体に対するデータ再生処理とデータ記録
処理とを行う情報記録装置であって、 前記PLL回路は、前記記録媒体の回転同期信号を入力
として同期再生クロックを出力し、該クロックを記録ク
ロックとして前記データ記録処理を行うことを特徴とす
る情報記録装置。 - 【請求項9】 前記記録媒体は光ディスクであり、前記
回転同期信号としてウォブル信号を用いることを特徴と
する請求項8記載の情報記録装置。
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