JP4153813B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP4153813B2 JP4153813B2 JP2003081023A JP2003081023A JP4153813B2 JP 4153813 B2 JP4153813 B2 JP 4153813B2 JP 2003081023 A JP2003081023 A JP 2003081023A JP 2003081023 A JP2003081023 A JP 2003081023A JP 4153813 B2 JP4153813 B2 JP 4153813B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- semiconductor chip
- support substrate
- insulating member
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、半導体製造技術に関し、特に、狭パッドピッチで小さな半導体チップを搭載する半導体装置の信頼性向上に適用して有効な技術に関する。
【0002】
【従来の技術】
インナリードを接着剤などを介して金属板やセラミック板に固定する技術として、特開平8−116012号公報、特開平5−160304号公報、特開平5−36862号公報、特開平11−289040号公報、特表平11−514149号公報、特開平7−153890号公報、特開平6−291217号公報および特開平5−235246号公報にその記載がある。
【0003】
まず、特開平8−116012号公報には、放熱板としてアルミ板を用い、かつこのアルミ板の表面に絶縁層を設けることによりアルミ板に接着剤を介してインナリードを固定する樹脂封止型半導体装置が記載されており、この半導体装置において、放熱性向上、材料費の削減および製造時間の短縮化を図ることを目的としている。
【0004】
特開平5−160304号公報には、放熱板としてアルミニウム板を用い、熱特性の向上を目的として、接着剤を介してリードをアルミニウム板に接着した構造の半導体装置が記載されている。
【0005】
特開平5−36862号公報には、インナリードにセラミック板を接着する構造の半導体装置が記載されており、半導体チップからの熱をセラミック板およびインナリードを介して外部に放出して半導体装置の放熱性の向上を目的としている。
【0006】
特開平11−289040号公報には、放熱板の一方の面に電気的絶縁層および接着剤層を介してインナリードが接合されたリードフレームとこれを用いた半導体装置が、品質向上および製造コスト低減を目的として記載されている。
【0007】
特表平11−514149号公報には、表面に電気絶縁性アノード処理コーティングが施されたヒートスラグに半導体チップとリードを固定する構造の電子パッケージが、熱特性の改善を目的として記載されている。
【0008】
特開平7−153890号公報には、絶縁処理を施した金属板からなる放熱板に接着剤を介してインナリードを固定する半導体装置用リードフレームが記載されており、このリードフレームによって放熱性向上、信号処理の高速化および半導体装置の長寿命化を図ることを目的としている。
【0009】
特開平6−291217号公報には、放熱板としてセラミック板を用い、かつこのセラミック板に接着剤を介してインナリードを固定する熱放散型リードフレームが記載されており、このリードフレームをパッケージ構造とした際に、熱による残留応力を抑えるとともに製作段階でのフレーム形状の変形を防止することを目的としている。
【0010】
特開平5−235246号公報には、絶縁テープの一方の面に半導体チップの主面を接着剤を介して固定し、かつ他方の面に接着剤を介してインナリードを固定し、絶縁テープの孔に半導体チップの表面電極を露出させてインナリードと表面電極とを前記孔を介してワイヤによって接続する構造の半導体装置が記載されており、チップの設計自由度を大きくするとともに信号伝達の高速化を目的としている。
【0011】
【発明が解決しようとする課題】
ところが、特開平5−235246号公報を除く前記7つの公報に記載された技術は、金属板やセラミック板を用いて放熱性を向上させることが目的であり、接着剤を介してインナリードを金属板やセラミック板に固定するという技術を多ピン、かつ狭パッドピッチの半導体装置に用いるという思想は記載されていない。
【0012】
また、特開平5−235246号公報には、インナリードを絶縁テープに固定する技術が記載されているが、ここに記載された構造(絶縁テープの一方の面に半導体チップの主面を固定し、かつ他方の面にインナリードを固定し、絶縁テープの孔に半導体チップのパッドを露出させてインナリードとパッドとを前記孔を介してワイヤによって接続する構造)では、半導体チップが小さく、かつ多ピンになると、チップ上のテープ領域が少なくなり、絶縁テープにおいて孔を形成する領域がなくなるという問題が起こる。
【0013】
したがって、特開平5−235246号公報に記載された構造で小チップかつ多ピン構造の実現は困難であることが問題となる。
【0014】
さらに、特開平5−235246号公報に記載された構造では、絶縁テープに孔を形成しなければならないため、チップサイズに合わせた大きさの絶縁テープが必要になるとともに、この絶縁テープが貼り付けられたリードフレームを準備しなければならず、リードフレームの標準化を図れないことが問題となる。
【0015】
本発明の目的は、狭パッドピッチ化および信頼性向上を図る半導体装置及びその製造方法を提供することにある。
【0016】
さらに、本発明のその他の目的は、リードフレームの標準化を可能にする半導体装置及びその製造方法を提供することにある。
【0017】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0018】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【0019】
すなわち、本発明は、(a)平面形状が、一対の第1辺、及び前記第1辺の長さ以上の長さである一対の第2辺を有する四角形から成り、前記四角形の前記第1辺及び前記第2辺のそれぞれに沿って複数のパッドが第1のピッチ(P)で形成された主面と、前記主面と対向する裏面とを有する半導体チップを準備する工程、(b)前記半導体チップの裏面を中央部で支持し、前記中央部を囲む周辺部に絶縁性部材を有する支持基板と、先端部、及び前記先端部と対をなす他端部をそれぞれ有し、前記第1のピッチ(P)の2倍以上の第2のピッチ(L)で配置され、前記絶縁性部材を介して前記先端部が前記支持基板にそれぞれ固定された複数のリードとから成るパッケージ領域を有するリードフレームを準備する工程、(c)前記半導体チップの前記第1辺の長さ(A)と、前記複数のリードのうち、前記半導体チップの中心部から最も遠い箇所に配置されたリードの先端部から、この先端部と対向する前記半導体チップの辺までの距離(B)との関係が、(B)≦(A)≦2×(B)となるように、前記支持基板上に前記半導体チップを搭載する工程、(d)前記半導体チップの前記複数のパッドと前記複数のリードとを複数のワイヤを介してそれぞれ電気的に接続する工程、(e)前記支持基板、前記絶縁性部材、前記複数のリードのそれぞれの先端部、前記半導体チップ、及び前記複数のワイヤを樹脂封止して封止部を形成する工程、(f)前記封止部から露出した前記複数のリードの他端部を前記リードフレームから分離する工程、を含むものである。
【0020】
また、本発明は、平面形状が、一対の第1辺、及び前記第1辺の長さ以上の長さである一対の第2辺を有する四角形から成り、前記四角形の前記第1辺及び前記第2辺のそれぞれに沿って複数のパッドが第1のピッチ(P)で形成された主面と、前記主面と対向する裏面とを有する半導体チップと、前記半導体チップの裏面を中央部で支持し、前記中央部を囲む周辺部に絶縁性部材を有する支持基板と、先端部、及び前記先端部と対をなす他端部をそれぞれ有し、前記第1のピッチ(P)の2倍以上の第2のピッチ(L)で配置され、前記絶縁性部材を介して前記先端部が前記支持基板にそれぞれ固定された複数のリードと、前記半導体チップの複数のパッドと前記複数のリードとをそれぞれ電気的に接続する複数のワイヤと、前記支持基板、前記絶縁性部材、前記複数のリードのそれぞれの先端部、前記半導体チップ、及び前記複数のワイヤを樹脂封止する封止部と、を含み、前記半導体チップは、前記半導体チップの前記第1辺の長さ(A)と、前記複数のリードのうち、前記半導体チップの中心部から最も遠い箇所に配置されたリードの先端部から、この先端部と対向する前記半導体チップの辺までの距離(B)との関係が、(B)≦(A)≦2×(B)となるように、前記支持基板上に配置されているものである。
【0021】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【0022】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【0023】
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【0024】
さらに、以下の実施の形態において、その構成要素(要素ステップなども含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。
【0025】
同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは前記数値および範囲についても同様である。
【0026】
また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【0027】
(実施の形態1)
図1は本発明の実施の形態1の半導体装置の構造の一例を示す図であり、(a)は断面図、(b)は平面図、図2は図1に示す半導体装置における半導体チップとインナリードとの距離の一例を示す部分平面図、図3は図1に示す半導体装置における半導体チップのパッドピッチおよびインナリードのリード間ピッチの一例を示す拡大部分平面図、図4は図1に示す半導体装置の組み立てに用いられるマトリクスフレームの構造の一例を一部破断して示す部分平面図、図5は図4に示すA−A線に沿う断面の構造を示す拡大部分断面図、図6は図4に示すマトリクスフレームを用いた半導体装置の組み立てにおけるダイボンディング後の構造の一例を一部破断して示す部分平面図、図7は図6に示すB−B線に沿う断面の構造を示す拡大部分断面図、図8は図7に対する変形例のダイボンディング後の構造を示す拡大部分断面図、図9は図4に示すマトリクスフレームを用いた半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を一部破断して示す部分平面図、図10は図9に示すC−C線に沿う断面の構造を示す拡大部分断面図、図11は図10に対する変形例のワイヤボンディング後の構造を示す拡大部分断面図、図12は図4に示すマトリクスフレームを用いた半導体装置の組み立てにおける樹脂封止後の構造の一例を一部破断して示す部分平面図、図13は図12に示すD−D線に沿う断面の構造を示す拡大部分断面図、図14は図1に示す半導体装置の組み立てに用いられる単列リードフレームのフレーム本体の構造の一例を示す部分平面図、図15は図14にフレーム本体に絶縁性部材が取り付けられた単列リードフレームの構造を示す拡大部分平面図、図16は図15に示す単列リードフレームを用いた半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す拡大部分平面図、図17は図15に示す単列リードフレームを用いた半導体装置の組み立てにおける樹脂封止後の構造の一例を示す拡大部分平面図、図18は図15に示す単列リードフレームを用いた半導体装置の組み立てにおける切断成型後の構造の一例を示す側面図、図19は図1に示す半導体装置と他の半導体装置の実装状態の一例を示す拡大部分平面図、図20は図5に対する変形例の構造を示す拡大部分断面図、図21は本発明の実施の形態1の変形例の半導体装置の構造を示す断面図、図22は図21に示す変形例の半導体装置の詳細構造を示す断面図、図23は図21に示す変形例の半導体装置の詳細構造を示す断面図、図24は図21に示す変形例の半導体装置の詳細構造を示す断面図、図25は本発明の実施の形態1の変形例の半導体装置であるQFNの構造を示す図であり、(a)は断面図、(b)は底面図である。
【0028】
本実施の形態1の半導体装置は、樹脂封止形で、かつ面実装形のものであるとともに、大きさが比較的小さくかつ狭パッドピッチ(例えば、パッドピッチが80μm以下)の半導体チップ2が組み込まれたものであり、本実施の形態1ではこの半導体装置の一例として、図1に示すQFP(Quad Flat Package)6を取り上げて説明する。
【0029】
さらに、本実施の形態1のQFP6は、多ピンのものである。
【0030】
QFP6の基本構成について説明すると、図1(a),(b)に示すように、半導体チップ2の周囲に延在する複数のインナリード1bと、半導体チップ2を支持し、かつそれぞれのインナリード1bの端部と接合された薄板状の絶縁性部材と、半導体チップ2の主面2cに形成された表面電極であるパッド2aとこれに対応するインナリード1bとを電気的に接続するボンディング用のワイヤ4と、半導体チップ2とワイヤ4と前記絶縁性部材とを樹脂封止して形成された封止部3と、インナリード1bに連なり、かつ封止部3から4方向の外部に突出した外部端子である複数のアウタリード1cとからなり、このアウタリード1cが、ガルウィング状に曲げ加工されている。
【0031】
なお、QFP6は、前記絶縁性部材が、例えば、絶縁性のエポキシ系などのテープ基材5aと熱可塑性樹脂などの絶縁性の接着層5bとからなるテープ基板5であり、そのチップ支持面5cで半導体チップ2を支持しており、それぞれのインナリード1bの端部が接着層5bによって絶縁性部材5に固定されているため、モールド(樹脂封止)の際のモールド樹脂の流れによるワイヤ流れやインナリード1bのばたつきを抑える構造となっている。
【0032】
そこで、本実施の形態1のQFP6の特徴は、薄板状のテープ基板5によるインナリード1bの固定に加えて、図2に示すように、半導体チップ2の四角形の主面2cの短辺の長さ(a)が、先端がQFP6の平面方向の中心線6a(X軸またはY軸の中心線6a)から最も遠い箇所に配置されたインナリード1bの前記先端から半導体チップ2までの距離(b)の2倍以下となっている。
【0033】
すなわち、半導体チップ2の短辺長(a)と、半導体チップ2からその先端箇所が最も離れたインナリード1bの半導体チップ2とのクリアランス(b)との関係が、a≦2bとなっている。
【0034】
さらに、好ましくは、b≦a≦2bとなっている。
【0035】
これにより、小さく、かつ狭パッドピッチの半導体チップ2を搭載する多ピンのQFP6において、ワイヤ流れやインナリード1bのばたつきを抑える効果を確実に作用させることができる。
【0036】
その結果、QFP6の信頼性を向上できる。
【0037】
さらに、QFP6では、半導体チップ2の大きさが小さくなっても、テープ基板5に半導体チップ2を搭載することができるため、チップサイズごとにマトリクスフレーム1(図4参照)や単列リードフレーム1g(図15参照)などのリードフレームを準備しなくてよく、その結果、リードフレームの標準化を図ることができる。
【0038】
また、図3は、QFP6において、これ搭載される狭パッドピッチの半導体チップ2のパッドピッチ(P)と、隣接する先端のリード間ピッチが最も小さい(狭い)インナリード1bの先端ピッチ(L)との関係を示したものであり、P≦L/2の関係となっている。
【0039】
すなわち、半導体チップ2のパッドピッチが、隣接するインナリード1b間の先端のピッチの最小値の1/2以下であることにより、狭パッドピッチの半導体チップ2を搭載したQFP6への有効性を高めることができる。
【0040】
なお、半導体チップ2のパッドピッチ(P)は、例えば、60μmであり、インナリード1bの先端ピッチの最小値(L)は、例えば、180μmであり、この場合、(P=60μm)≦(L=180μm)/2となる。
【0041】
また、本実施の形態1のQFP6は、狭パッドピッチで、かつ多ピンのものである。そこで、前記QFP6への有効性が得られるのは、封止部3の平面方向の大きさが、例えば、20mm×20mm以上で、かつピン数(外部端子数)が176本以上である場合に、高い有効性が得られる。
【0042】
ただし、前記パッドピッチ(P)、インナリード1bの先端ピッチの最小値(L)、封止部3の平面方向の大きさおよびピン数などについては、前記数値に限定されるものではない。
【0043】
なお、半導体チップ2には、その主面2cに、所望の半導体集積回路が形成され、この主面2cに形成されたパッド2aとこれに対応するインナリード1bとが、ワイヤ4によって接続され、さらに、インナリード1bと繋がったアウタリード1cがQFP6の外部端子として外部に出力される。
【0044】
したがって、半導体チップ2とアウタリード1cとの信号の伝達は、ワイヤ4とインナリード1bを介して行われる。
【0045】
また、ワイヤ4は、例えば、金線である。
【0046】
さらに、インナリード1bおよびアウタリード1cは、例えば、鉄−Ni合金または銅合金などである。
【0047】
また、封止部3は、例えば、エポキシ系の熱硬化性樹脂などを用いてモールド(樹脂封止)を行い、その後、これを熱硬化させて形成したものである。
【0048】
次に、本実施の形態1のQFP6の製造方法について説明する。
【0049】
なお、QFP6の製造方法に用いられるリードフレームとして、まず、図4に示すマトリクスフレーム1を用いる場合を説明する。
【0050】
最初に、複数のインナリード1bと、それぞれのインナリード1bの端部と接合するとともに半導体チップ2を支持可能な薄板状のテープ基板5(絶縁性部材)と、インナリード1bと連なる複数のアウタリード1cとからなる複数のパッケージ領域1hがマトリクス配置で形成された図4に示すマトリクスフレーム1を準備する。
【0051】
すなわち、鉄−Ni合金または銅合金などからなるフレーム本体1aの各パッケージ領域1hに、図5に示すようにテープ基板5が取り付けられたマトリクスフレーム1を準備する。
【0052】
例えば、テープ基材5aに熱可塑性樹脂の接着剤を塗布して接着層5bを形成したテープ基板5を用意し、マトリクスフレーム1の各パッケージ領域1hにおいて、それぞれのインナリード1bの端部とテープ基板5とを接着層5bを介して熱圧着法によって固定する。
【0053】
その際、テープ基板5のインナリード配置側の面すなわちチップ支持面5c全面に亘って接着層5bを形成し、この接着層5bによって各インナリード1bとテープ基板5とを接合する。
【0054】
これによって、図4に示すマトリクスフレーム1が出来あがる。
【0055】
なお、1枚のマトリクスフレーム1には、1個のQFP6に対応したパッケージ領域1hがマトリクス配置で形成され、それぞれのパッケージ領域1hにおいて各インナリード1bの端部に絶縁性の接着層5bを介してテープ基材5aが接合されている。
【0056】
また、それぞれのパッケージ領域1hには、テープ基板5の周囲4方向に対して複数のインナリード1bと、それぞれに連なって一体に形成された外部端子であるアウタリード1cと、モールド時のモールド樹脂の流出を阻止するダムバー1iとが配置され、各アウタリード1cは、フレーム本体1aの枠部1fによって支持されている。
【0057】
さらに、この枠部1fには、ダイボンディング時やワイヤボンディング時にマトリクスフレーム1を搬送する際のガイド用長孔1dおよび位置決め孔1eが形成されている。
【0058】
その後、図6および図7に示すように、各パッケージ領域1hにおいて、テープ基板5のチップ支持面5cに半導体チップ2を搭載するダイボンディング(ペレットボンディングまたはチップマウントともいう)を行う。
【0059】
すなわち、半導体チップ2の裏面2bとテープ基板5のチップ支持面5cとを固定する。
【0060】
その際、半導体チップ2の固定は、図7に示すようにテープ基板5の接着層5bによって行ってもよいし、あるいは、図8に示す変形例のように、銀ペーストなどの樹脂ペースト8によって固定してもよい。
【0061】
なお、各パッケージ領域1hのテープ基板5において、半導体チップ2は、テープ基板5のインナリード配置側の面に搭載するとともに、半導体チップ2の四角形の主面2cの短辺の長さが、先端がQFP6の平面方向の中心線6aから最も遠い箇所に配置されたインナリード1bの前記先端から半導体チップ2までの距離の2倍以下となるように搭載する。
【0062】
つまり、図2に示すa≦2bの関係とする。
【0063】
なお、本実施の形態1のQFP6に組み込まれる半導体チップ2は、小形のものであるとともに、そのパッドピッチが、例えば、80μm未満、好ましくは60μm以下の狭パッドピッチのものである。
【0064】
その後、図9、図10に示すように、半導体チップ2のパッド2aとこれに対応するインナリード1bとをワイヤボンディングによって接続する。
【0065】
つまり、金線などのボンディング用のワイヤ4を用いてワイヤボンディングを行い、これにより、パッド2aとこれに対応するインナリード1bとをワイヤ4によって接続する。
【0066】
なお、図11に示す変形例は、絶縁性部材として、ガラス入りエポキシ基板5dを用いた場合である。
【0067】
ワイヤボンディング終了後、モールド方法によって半導体チップ2とワイヤ4と各インナリード1bとテープ基板5とを樹脂封止して、図12、図13に示すように、封止部3を形成する。
【0068】
なお、前記モールドに用いるモールド樹脂は、例えば、エポキシ系の熱硬化性樹脂などである。
【0069】
樹脂封止終了後、封止部3から突出した176本のアウタリード1cをリードフレーム1のフレーム本体1aの枠部1fから切断成形金型(図示せず)などを用いた切断によって分離し、さらに、図1(a)に示すように、アウタリード1cをガルウィング状に曲げ成形する。
【0070】
これにより、図1に示すQFP6(半導体装置)を製造できる。
【0071】
続いて、リードフレームとして、図15に示す単列リードフレーム1gを用いて製造を行う場合を説明する。
【0072】
単列リードフレーム1gは、複数のインナリード1bと、それぞれのインナリード1bの端部と接合するとともに半導体チップ2を支持可能な薄板状の絶縁性部材であるテープ基板5と、インナリード1bと連なる複数のアウタリード1cとからなる図14に示す複数のパッケージ領域1hが1列に連なって形成された多連のものである。
【0073】
すなわち、複数のインナリード1bとこれに連なる複数のアウタリード1cとからなる複数のパッケージ領域1hが1列に連なって形成された図14に示すフレーム本体1aの各パッケージ領域1hに、図4に示すマトリクスフレーム1の場合と同様にテープ基板5を取り付けたものである。
【0074】
以下、マトリクスフレーム1を用いた場合の製造方法と同様の手順により、ダイボンディングおよびワイヤボンディングを行い、図16に示す状態とする。
【0075】
さらに、モールドによる樹脂封止を行って図17に示す状態とし、その後、切断成形を行って図18に示すQFP6とする。
【0076】
なお、完成したQFP6は、図19に示すように、他の半導体パッケージであるSOP(Small Outline Package)9や、他の電子部品などと一緒に同一の実装基板7に、例えば、半田リフローなどによって混載可能である。
【0077】
次に、図20〜図25に示す本実施の形態1の変形例について説明する。
【0078】
図20は、薄板状の絶縁性部材として、セラミック基板5eを用いた例であり、セラミック基板5eとインナリード1bとが接着層5bによって接合されている。セラミック基板5eを用いても、テープ基板5を用いた場合と同様の効果を得ることができる。
【0079】
また、図21に示すQFP6は、テープ基板5などの絶縁性部材のインナリード配置側の面(チップ支持面5c)と反対側の面に、金属板5fが取り付けられた構造のものであり、図22〜図24は、その具体例を示すものである。
【0080】
図22は、絶縁性部材として接着層5bを使用するものである。
【0081】
すなわち、金属板5fの一方の面に絶縁性の接着剤を塗布して接着層5bを形成し、この接着層5bを介してインナリード1bと金属板5fとが接合されている。
【0082】
また、図23は、接着層5bが、硬質接着層5gと軟質接着層5hとからなる2層式のものであり、軟質接着層5hによってインナリード1bと硬質接着層5gとの接合を図り、かつ、硬質接着層5gによってインナリード1bのバリによる金属板5f側への突き抜けを防ぐものである。
【0083】
さらに、図24は、テープ基材5aの表裏両面に接着層5bを形成して、これによってインナリード1bとテープ基材5aの接合、およびテープ基材5aと金属板5fとの接合を図るものである。
【0084】
なお、図21〜図24に示す変形例の場合、図1に示すテープ基板5を用いた場合の効果と同様の効果に加えて、金属板5fが取り付けられたことにより、QFP6の放熱性を向上させることができる。
【0085】
また、図25(a),(b)に示す変形例は、半導体装置がQFN(Quad Flat Non-leaded Package) 10の場合であり、本実施の形態1の半導体装置は、QFN10であってもその目的を実現することができる。
【0086】
QFN10は、図25(b)に示すように、封止部3の裏面3aの周縁部に外部端子となるアウタリード1cが配置される構造のものであり、図25(a)に示すように、インナリード1bの端部に、例えば、テープ基板5などの絶縁性部材(セラミック基板5eやガラス入りエポキシ基板5dなどでもよい)が固定され、そのチップ支持面5cに半導体チップ2が固定された構造のものである。
【0087】
このQFN10においても、半導体チップ2とインナリード1bとの関係を図2に示す関係とし、あるいは、これに加えて図3に示すパッドピッチおよびインナリード1bの先端ピッチの条件を設定することにより、図1に示したQFP6と同様の効果を得ることができる。
【0088】
(実施の形態2)
図26は本発明の実施の形態2の半導体装置の構造の一例を示す断面図、図27は図26に示す半導体装置の組み立てに用いられるリードフレームの構造の一例を示す部分断面図、図28〜図33は本発明の実施の形態2の変形例のリードフレームの構造を示す部分断面図、図34は本発明の実施の形態2のリードフレームの絶縁性部材に半導体チップを搭載した際の半導体チップと絶縁性部材および接着層との厚さの関係の一例を示す部分断面図、図35と図36は本発明の実施の形態2の変形例のリードフレームの構造を示す拡大部分平面図である。
【0089】
図26に示す本実施の形態2の半導体装置は、実施の形態1のQFP6とほぼ同様の基本構造を有するQFP11であるが、実施の形態1で説明した図2および図3に示す条件は含んでいないものである。
【0090】
QFP11の基本構成は、半導体チップ2の周囲に延在する複数のインナリード1bと、半導体チップ2を支持し、かつそれぞれのインナリード1bの端部と接合された薄板状の絶縁性部材と、半導体チップ2と前記絶縁性部材とを接合する樹脂ペースト8と、インナリード1bと前記絶縁性部材とを接合する接着層5bと、半導体チップ2のパッド2aとこれに対応するインナリード1bとを接続するボンディング用のワイヤ4と、半導体チップ2ワイヤ4と前記絶縁性部材とを樹脂封止して形成された封止部3と、インナリード1bに連なり、かつ封止部3から露出する複数のアウタリード1cとからなる。
【0091】
そこで、本実施の形態2のQFP11の特徴は、接着層5bの形成箇所や絶縁性部材の材質または形状などを変えたことである。
【0092】
まず、図27は、前記絶縁性部材としてテープ基板5を用い、さらに、接着層5bが、テープ基板5のインナリード配置側の面のリード接合部5lのみに配置されており、テープ基板5のテープ基材5aとインナリード1bとが接着層5bによって接合されている。
【0093】
これによって、接着層5bを形成する接着剤の量を減らしてコスト低減を図ることができる。
【0094】
また、図28は、前記絶縁性部材としてガラス入りエポキシ基板5dを用いたものであり、さらに、図29は、前記絶縁性部材としてガラス入りエポキシ基板5dを用いた際に、接着層5bを、ガラス入りエポキシ基板5dのインナリード配置側の面のリード接合部5lのみに配置したものである。
【0095】
図28および図29では、ガラス入りエポキシ基板5dとインナリード1bとが接着層5bによって接合されている。
【0096】
また、図30および図31は、前記絶縁性部材として、ガラス入りエポキシ基板5dを用いた場合であり、ガラス入りエポキシ基板5dとインナリード1bとが、表裏両面に接着層5bが配置されたテープ基材5aを有する両面接着テープ5iの接着層5bによって接合されている。
【0097】
その際、図30は、両面接着テープ5iが、ガラス入りエポキシ基板5dのインナリード配置側の面(チップ支持面5c)の全面に亘って配置されており、また、図31は、インナリード1bのリード接合部5lのみに両面接着テープ5iが配置されている場合である。
【0098】
また、図32および図33は、前記絶縁性部材が、アルミナ粒子5jを含有するガラス入りエポキシ基板5dであり、ガラス入りエポキシ基板5dとインナリード1bとが両面接着テープ5iの接着層5bによって接合されているものである。
【0099】
その際、図32は、両面接着テープ5iが、ガラス入りエポキシ基板5dのインナリード配置側の面(チップ支持面5c)の全面に亘って配置されており、また、図33は、ガラス入りエポキシ基板5dの両面接着テープ接合側と反対側の面に金属板5fが取り付けられているものである。
【0100】
なお、前記絶縁性部材として、アルミナ粒子5jを含有したガラス入りエポキシ基板5dを用いることにより、ガラス入りエポキシ基板5dの熱膨張係数を半導体チップ2のシリコンに近づけることができるとともに、放熱性を向上できる。さらに、図33に示すように、金属板5fを取り付けることにより、放熱性をさらに向上できる。
【0101】
また、図34は、前記絶縁性部材として、ガラス入りエポキシ基板5dを用いた際に(テープ基板5でもよい)、半導体チップ2の厚さ(C)が、ガラス入りエポキシ基板5dと接着層5bとを合わせた厚さ(D)より厚くなるような構造としたものであり、C>Dとなっている。
【0102】
これにより、半導体チップ2のダイボンディング時の熱伝導を向上できる。
【0103】
さらに、半導体チップ2の厚さが、ガラス入りエポキシ基板5dなどの絶縁性部材と接着層5bとを合わせた厚さより厚いことにより、前記絶縁性部材の厚さを薄くできるため、本実施の形態2のQFP11の厚さを薄く形成できる。
【0104】
その結果、材料費を低減でき、したがって、QFP11の低コスト化を図ることができる。
【0105】
また、図35および図36に示す変形例は、絶縁性部材としてテープ基板5(ガラス入りエポキシ基板5dでもよい)を用いた際に、テープ基板5に種々の形状の貫通孔5kが形成され、貫通孔5kに樹脂封止の際のモールド樹脂が埋め込まれるものである。
【0106】
図35は、テープ基板5に複数の円形の貫通孔5kを設けた場合であり、また、図36は、細長い貫通孔5kを十字配置に設けたものである。
【0107】
図35および図36に示す構造により、インナリード1bのばたつきを抑えつつ、かつワイヤ流れを防ぐことができるとともに、モールド樹脂とテープ基板5との密着性を向上でき、QFP11の信頼性を向上できる。
【0108】
なお、テープ基板5における貫通孔5kの形状や形成領域は、モールド樹脂によるワイヤ流れを発生させない程度の大きさ(形状)や領域であれば、特に限定されるものではない。
【0109】
本実施の形態2のQFP11によれば、インナリード1bの端部をテープ基板5やガラス入りエポキシ基板5dなどの薄板状の絶縁性部材と接合することにより、モールド樹脂の流れによるワイヤ流れやインナリードばたつきを抑えることができ、その結果、インナリード1bの狭パッドピッチ化を図ることができるとともに、インナリード1bのばたつきによるワイヤ4の断線を防止できる。
【0110】
さらに、インナリード1bの端部を前記薄板状の絶縁性部材と接合することにより、モールド樹脂とインナリード1bとの熱膨張係数の差によって発生する半田リフロー時のインナリード1bの先端付近の伸縮を抑えることができる。
【0111】
これにより、ワイヤ4のインナリード1bとの接合部で発生する断線を防止でき、その結果、QFP11の信頼性を向上できる。
【0112】
また、QFP11は、インナリード1bを前記薄板状の絶縁性部材(ガラス入りエポキシ基板5d、アルミナ粒子5j入りのガラス入りエポキシ基板5dまたはテープ基板5など)に固定する構造であるため、銅板などの金属の薄板にインナリード1bを固定する場合と比べて、前記薄板状の絶縁性部材が取り付けられたマトリクスフレーム1(図4参照)や単列リードフレーム1g(図15参照)を軽くかつ低コストにすることができる。
【0113】
さらに、前記銅板が厚さ約120μmであり、その際の半導体装置の厚さが2.8〜3mm程度であるのに対して、本実施の形態2のように、前記薄板状の絶縁性部材は50μm程度の厚さで形成できるため、これを用いて組み立てるQFP11を1〜1.2mm程度の厚さとすることができる。
【0114】
したがって、本実施の形態2によれば、軽く薄形で、かつ多ピンのQFP11を実現できる。
【0115】
なお、本実施の形態2のQFP11の製造方法は、実施の形態1で説明したQFP6の製造方法と同様であるため、その重複説明は省略する。
【0116】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0117】
例えば、前記実施の形態2では、半導体装置としてQFP11を取り上げて説明したが、実施の形態2の半導体装置としては、QFP11以外のアウタリード1cが2方向に突出するものであってもよい。
【0118】
また、本発明の半導体装置およびその製造方法は、前記実施の形態1と前記実施の形態2とを組み合わせた内容のものであってもよい。
【0119】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【0120】
(1).インナリードを絶縁性部材に接合し、かつ半導体チップの主面の短辺長さが、先端が半導体装置の中心線から最も遠い箇所に配置されたインナリードの前記先端から半導体チップまでの距離の2倍以下であることにより、インナリードを絶縁性部材に固定してモールド樹脂の流れによるワイヤ流れやインナリードばたつきを抑える効果を確実に作用させることができる。その結果、インナリードを絶縁性部材に接合する構造の半導体装置の信頼性を向上できる。
【0121】
(2).インナリードを絶縁性部材に接合し、かつ半導体チップの主面の短辺長さが、先端が半導体装置の中心線から最も遠い箇所に配置されたインナリードの前記先端から半導体チップまでの距離の2倍以下であることにより、チップサイズが小さくなっても絶縁性部材に半導体チップを搭載することができ、チップサイズごとにリードフレームを準備しなくてもよく、その結果、リードフレームの標準化を図ることができる。
【0122】
(3).インナリードの端部を薄板状の絶縁性部材と接合することにより、モールド樹脂の流れによるワイヤ流れやインナリードばたつきを抑えることができ、その結果、インナリードの狭パッドピッチ化を図ることができるとともに、インナリードのばたつきによるワイヤの断線を防止できる。
【0123】
(4).インナリードの端部を薄板状の絶縁性部材と接合することにより、モールド樹脂とインナリードとの熱膨張係数の差によって発生する半田リフロー時のインナリードの先端の伸縮を抑えることができる。これにより、ワイヤのインナリードとの接合部で発生する断線を防止でき、その結果、半導体装置の信頼性を向上できる。
【0124】
(5).半導体チップの厚さが、絶縁性部材と接着層とを合わせた厚さより厚いことにより、ダイボンディング時の熱伝導を向上できる。
【0125】
(6).半導体チップの厚さが、絶縁性部材と接着層とを合わせた厚さより厚いことにより、絶縁性部材の厚さを薄くできるため、半導体装置の厚さを薄く形成できる。これにより、材料費を低減でき、半導体装置の低コスト化を図ることができる。
【図面の簡単な説明】
【図1】(a),(b)は本発明の実施の形態1の半導体装置の構造の一例を示す図であり、(a)は断面図、(b)は平面図である。
【図2】図1に示す半導体装置における半導体チップとインナリードとの距離の一例を示す部分平面図である。
【図3】図1に示す半導体装置における半導体チップのパッドピッチおよびインナリードのリード間ピッチの一例を示す拡大部分平面図である。
【図4】図1に示す半導体装置の組み立てに用いられるマトリクスフレームの構造の一例を一部破断して示す部分平面図である。
【図5】図4に示すA−A線に沿う断面の構造を示す拡大部分断面図である。
【図6】図4に示すマトリクスフレームを用いた半導体装置の組み立てにおけるダイボンディング後の構造の一例を一部破断して示す部分平面図である。
【図7】図6に示すB−B線に沿う断面の構造を示す拡大部分断面図である。
【図8】図7に対する変形例のダイボンディング後の構造を示す拡大部分断面図である。
【図9】図4に示すマトリクスフレームを用いた半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を一部破断して示す部分平面図である。
【図10】図9に示すC−C線に沿う断面の構造を示す拡大部分断面図である。
【図11】図10に対する変形例のワイヤボンディング後の構造を示す拡大部分断面図である。
【図12】図4に示すマトリクスフレームを用いた半導体装置の組み立てにおける樹脂封止後の構造の一例を一部破断して示す部分平面図である。
【図13】図12に示すD−D線に沿う断面の構造を示す拡大部分断面図である。
【図14】図1に示す半導体装置の組み立てに用いられる単列リードフレームのフレーム本体の構造の一例を示す部分平面図である。
【図15】図14にフレーム本体に絶縁性部材が取り付けられた単列リードフレームの構造を示す拡大部分平面図である。
【図16】図15に示す単列リードフレームを用いた半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す拡大部分平面図である。
【図17】図15に示す単列リードフレームを用いた半導体装置の組み立てにおける樹脂封止後の構造の一例を示す拡大部分平面図である。
【図18】図15に示す単列リードフレームを用いた半導体装置の組み立てにおける切断成型後の構造の一例を示す側面図である。
【図19】図1に示す半導体装置と他の半導体装置の実装状態の一例を示す拡大部分平面図である。
【図20】図5に対する変形例の構造を示す拡大部分断面図である。
【図21】本発明の実施の形態1の変形例の半導体装置の構造を示す断面図である。
【図22】図21に示す変形例の半導体装置の詳細構造を示す断面図である。
【図23】図21に示す変形例の半導体装置の詳細構造を示す断面図である。
【図24】図21に示す変形例の半導体装置の詳細構造を示す断面図である。
【図25】(a),(b)は本発明の実施の形態1の変形例の半導体装置であるQFNの構造を示す図であり、(a)は断面図、(b)は底面図である。
【図26】本発明の実施の形態2の半導体装置の構造の一例を示す断面図である。
【図27】図26に示す半導体装置の組み立てに用いられるリードフレームの構造の一例を示す部分断面図である。
【図28】本発明の実施の形態2の変形例のリードフレームの構造を示す部分断面図である。
【図29】本発明の実施の形態2の変形例のリードフレームの構造を示す部分断面図である。
【図30】本発明の実施の形態2の変形例のリードフレームの構造を示す部分断面図である。
【図31】本発明の実施の形態2の変形例のリードフレームの構造を示す部分断面図である。
【図32】本発明の実施の形態2の変形例のリードフレームの構造を示す部分断面図である。
【図33】本発明の実施の形態2の変形例のリードフレームの構造を示す部分断面図である。
【図34】本発明の実施の形態2のリードフレームの絶縁性部材に半導体チップを搭載した際の半導体チップと、絶縁性部材および接着層との厚さの関係の一例を示す部分断面図である。
【図35】本発明の実施の形態2の変形例のリードフレームの構造を示す拡大部分平面図である。
【図36】本発明の実施の形態2の変形例のリードフレームの構造を示す拡大部分平面図である。
【符号の説明】
1 マトリクスフレーム(リードフレーム)
1a フレーム本体
1b インナリード
1c アウタリード
1d ガイド用長孔
1e 位置決め孔
1f 枠部
1g 単列リードフレーム(リードフレーム)
1h パッケージ領域
1i ダムバー
2 半導体チップ
2a パッド(表面電極)
2b 裏面
2c 主面
3 封止部
3a 裏面
4 ワイヤ
5 テープ基板(絶縁性部材)
5a テープ基材
5b 接着層
5c チップ支持面
5d ガラス入りエポキシ基板(絶縁性部材)
5e セラミック基板(絶縁性部材)
5f 金属板
5g 硬質接着層
5h 軟質接着層
5i 両面接着テープ
5j アルミナ粒子
5k 貫通孔
5l リード接合部
6 QFP(半導体装置)
6a 中心線
7 実装基板
8 樹脂ペースト
9 SOP
10 QFN(半導体装置)
11 QFP(半導体装置)
Claims (24)
- (a)平面形状が、一対の第1辺、及び前記第1辺の長さ以上の長さである一対の第2辺を有する四角形から成り、前記四角形の前記第1辺及び前記第2辺のそれぞれに沿って複数のパッドが第1のピッチ(P)で形成された主面と、前記主面と対向する裏面とを有する半導体チップを準備する工程、
(b)前記半導体チップの裏面を中央部で支持し、前記中央部を囲む周辺部に絶縁性部材を有する支持基板と、先端部、及び前記先端部と対をなす他端部をそれぞれ有し、前記第1のピッチ(P)の2倍以上の第2のピッチ(L)で配置され、前記絶縁性部材を介して前記先端部が前記支持基板にそれぞれ固定された複数のリードとから成るパッケージ領域を有するリードフレームを準備する工程、
(c)前記半導体チップの前記第1辺の長さ(A)と、前記複数のリードのうち、前記半導体チップの中心部から最も遠い箇所に配置されたリードの先端部から、この先端部と対向する前記半導体チップの辺までの距離(B)との関係が、(B)≦(A)≦2×(B)となるように、前記支持基板上に前記半導体チップを搭載する工程、
(d)前記半導体チップの前記複数のパッドと前記複数のリードとを複数のワイヤを介してそれぞれ電気的に接続する工程、
(e)前記支持基板、前記絶縁性部材、前記複数のリードのそれぞれの先端部、前記半導体チップ、及び前記複数のワイヤを樹脂封止して封止部を形成する工程、
(f)前記封止部から露出した前記複数のリードの他端部を前記リードフレームから分離する工程、
を含むことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法であって、前記(c)工程では、前記半導体チップが、前記絶縁性部材を介して前記支持基板上に搭載されていることを特徴とする半導体装置の製造方法。
- 請求項1記載の半導体装置の製造方法であって、前記絶縁性部材に前記半導体チップを搭載する際に、前記絶縁性部材のリード配置側の面に前記半導体チップを搭載することを特徴とする半導体装置の製造方法。
- 請求項1記載の半導体装置の製造方法であって、前記(c)工程では、前記半導体チップが、樹脂ペーストを介して前記支持基板上に搭載されていることを特徴とする半導体装置の製造方法。
- 請求項1記載の半導体装置の製造方法であって、前記絶縁性部材は、熱可塑性樹脂から成る絶縁性の接着層であることを特徴とする半導体装置の製造方法。
- 請求項1記載の半導体装置の製造方法であって、前記支持基板は、絶縁性のエポキシ系から成るテープ基材であることを特徴とする半導体装置の製造方法。
- 請求項1記載の半導体装置の製造方法において、前記支持基板は、ガラス入りエポキシ基板であることを特徴とする半導体装置の製造方法。
- 請求項7記載の半導体装置の製造方法において、前記ガラス入りエポキシ基板はアルミナ粒子を含有していることを特徴とする半導体装置の製造方法。
- 請求項1記載の半導体装置の製造方法において、前記支持基板は、セラミック基板であることを特徴とする半導体装置の製造方法。
- 請求項1記載の半導体装置の製造方法において、前記支持基板は、金属であることを特徴とする半導体装置の製造方法。
- 請求項1記載の半導体装置の製造方法において、前記支持基板には、貫通孔が形成されていないことを特徴とする半導体装置の製造方法。
- 請求項1記載の半導体装置の製造方法において、前記リードフレームは、複数の前記パッケージ領域が1列に連なって形成された多連のリードフレームであることを特徴とする半導体装置の製造方法。
- 請求項1記載の半導体装置の製造方法において、前記リードフレームは、複数の前記パッケージ領域がマトリクス配置で形成されたマトリクスリードフレームであることを特徴とする半導体装置の製造方法。
- 平面形状が、一対の第1辺、及び前記第1辺の長さ以上の長さである一対の第2辺を有する四角形から成り、前記四角形の前記第1辺及び前記第2辺のそれぞれに沿って複数のパッドが第1のピッチ(P)で形成された主面と、前記主面と対向する裏面とを有する半導体チップと、
前記半導体チップの裏面を中央部で支持し、前記中央部を囲む周辺部に絶縁性部材を有する支持基板と、
先端部、及び前記先端部と対をなす他端部をそれぞれ有し、前記第1のピッチ(P)の2倍以上の第2のピッチ(L)で配置され、前記絶縁性部材を介して前記先端部が前記支持基板にそれぞれ固定された複数のリードと、
前記半導体チップの複数のパッドと前記複数のリードとをそれぞれ電気的に接続する複数のワイヤと、
前記支持基板、前記絶縁性部材、前記複数のリードのそれぞれの先端部、前記半導体チップ、及び前記複数のワイヤを樹脂封止する封止部と、
を含み、
前記半導体チップは、前記半導体チップの前記第1辺の長さ(A)と、前記複数のリードのうち、前記半導体チップの中心部から最も遠い箇所に配置されたリードの先端部から、この先端部と対向する前記半導体チップの辺までの距離(B)との関係が、(B)≦(A)≦2×(B)となるように、前記支持基板上に配置されていることを特徴とする半導体装置。 - 請求項14記載の半導体装置において、前記半導体チップは、前記絶縁性部材を介して前記支持基板上に搭載されていることを特徴とする半導体装置。
- 請求項14記載の半導体装置において、前記半導体チップと前記複数のリードは、前記支持基板のチップ支持面側に配置されていることを特徴とする半導体装置。
- 請求項14記載の半導体装置において、前記半導体チップは、樹脂ペーストを介して前記支持基板上に搭載されていることを特徴とする半導体装置。
- 請求項14記載の半導体装置において、前記支持基板は、絶縁性のエポキシ系から成るテープ基材であることを特徴とする半導体装置。
- 請求項14記載の半導体装置において、前記支持基板は、ガラス入りエポキシ基板であることを特徴とする半導体装置。
- 請求項19記載の半導体装置において、前記ガラス入りエポキシ基板はアルミナ粒子を含有していることを特徴とする半導体装置。
- 請求項14記載の半導体装置において、前記支持基板は、セラミック基板であることを特徴とする半導体装置。
- 請求項14記載の半導体装置において、前記支持基板は、金属であることを特徴とする半導体装置。
- 請求項14記載の半導体装置において、前記支持基板には、貫通孔が形成されていないことを特徴とする半導体装置。
- 請求項14記載の半導体装置において、前記絶縁性部材は、熱可塑性樹脂から成る絶縁性の接着層であることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003081023A JP4153813B2 (ja) | 2003-03-24 | 2003-03-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003081023A JP4153813B2 (ja) | 2003-03-24 | 2003-03-24 | 半導体装置及びその製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000320794A Division JP2002134674A (ja) | 2000-10-20 | 2000-10-20 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003249619A JP2003249619A (ja) | 2003-09-05 |
JP4153813B2 true JP4153813B2 (ja) | 2008-09-24 |
Family
ID=28672939
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003081023A Expired - Fee Related JP4153813B2 (ja) | 2003-03-24 | 2003-03-24 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4153813B2 (ja) |
-
2003
- 2003-03-24 JP JP2003081023A patent/JP4153813B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003249619A (ja) | 2003-09-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4388586B2 (ja) | 半導体装置 | |
US7993980B2 (en) | Lead frame, electronic component including the lead frame, and manufacturing method thereof | |
JPH11340409A (ja) | リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法 | |
JPH11307675A (ja) | 樹脂封止型半導体装置及びその製造方法 | |
JP2002299540A (ja) | 半導体装置およびその製造方法 | |
JP3470111B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
KR100764405B1 (ko) | 반도체 장치 | |
JP4547086B2 (ja) | 半導体装置 | |
JP3072291B1 (ja) | リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置およびその製造方法 | |
US20090102029A1 (en) | Semiconductor Device | |
JP2569400B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
JP2001024133A (ja) | リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法 | |
JP4153813B2 (ja) | 半導体装置及びその製造方法 | |
JPH11297917A (ja) | 半導体装置及びその製造方法 | |
JP4066050B2 (ja) | 樹脂封止型半導体装置及びその製造方法 | |
JPH11260989A (ja) | 樹脂封止型半導体装置及びその製造方法 | |
JP2954108B2 (ja) | 半導体装置およびその製造方法 | |
JP4651218B2 (ja) | 半導体装置の製造方法 | |
JP2006216993A (ja) | 樹脂封止型半導体装置 | |
JP2003338601A (ja) | 半導体装置 | |
JPH08279575A (ja) | 半導体パッケージ | |
JP2005135938A (ja) | 半導体装置およびその製造方法 | |
JP4109995B2 (ja) | 半導体装置 | |
JP3419922B2 (ja) | 半導体装置 | |
KR100384335B1 (ko) | 반도체패키지와 그 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20040220 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040329 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061121 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070119 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071120 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080121 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080610 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080704 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120711 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120711 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130711 Year of fee payment: 5 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |