CN110504251B - 集成电路以及静电放电保护电路 - Google Patents

Abstract

本发明提出一种集成电路以及静电放电保护电路，其耦接一接合垫与一核心电路，且包括静电放电检测电路、放电电路以及开关。静电放电检测电路检测于接合垫上是否发生一静电放电事件以产生一第一检测信号。放电电路接收第一检测信号。当接合垫上发生静电放电事件，放电电路根据第一检测信号提供介于接合垫与一接地端之间的一放电路径。开关耦接于核心电路与接地端之间，且受控于第一检测信号。当于接合垫上发生静电放电事件，开关根据第一检测信号而关闭。本发明具有保护核心电路内的元件不受静电电荷的破坏及避免静电放电事件发生所导致的高电压让核心电路误操作的有益效果。

Description

集成电路以及静电放电保护电路

技术领域

本发明是有关于一种集成电路，特别是有关于一种具有静电放电保护电路的集成电路。

背景技术

集成电路随着半导体工艺的发展，元件尺寸已缩小至次微米阶段，以增进集成电路的性能以及运算速度，但元件尺寸的缩减，却出现了一些可靠度的问题，尤以集成电路对静电放电(Electrostatic Discharge,ESD)的防护能力影响最大。当元件尺寸由于先进的工艺技术而减小，静电放电的防护能力也降低许多，结果造成元件的ESD耐受力大幅降低。因此，需要静电放电保护电路来保护元件不受静电放电所损坏。

发明内容

因此，本发明提供一种静电放电保护电路，其耦接一接合垫与一核心电路，且包括静电放电检测电路、放电电路以及开关。静电放电检测电路检测于接合垫上是否发生一静电放电事件以产生一第一检测信号。放电电路接收第一检测信号。当接合垫上发生静电放电事件，放电电路根据第一检测信号提供介于接合垫与一接地端之间的一放电路径。开关耦接于核心电路与接地端之间，且受控于第一检测信号。当于接合垫上发生静电放电事件，开关根据第一检测信号而关闭。

在一实施例中，开关包括上述开关包括一N型晶体管，其具有耦接核心电路的第一端、耦接接地端的第二端以及接收第一检测信号的控制端。

在一实施例中，静电放电保护电路还包括一P型晶体管，其具有耦接接合垫的第一端、耦接核心电路的第二端以及控制端。当核心电路非处于正常操作模式时，此P型晶体管的控制端浮接。

本发明提供一种集成电路，其包括核心电路以及静电放电保护电路。核心电路耦接一接合垫，且具有耦接一接地端的一电源端。静电放电保护电路耦接一接合垫与核心电路。当于接合垫上发生一静电放电事件时，静电放电保护电路提供介于接合垫与接地端之间的一放电路径，且阻断电源端与接地端之间的一电流路径。静电放电保护电路包括静电放电检测电路、放电电路以及N型晶体管。静电放电检测电路检测于接合垫上是否发生静电放电事件以产生一检测信号。放电电路接收检测信号。当于接合垫上发生静电放电事件，放电电路根据检测信号提供放电路径。N型晶体管具有耦接核心电路的第一端、耦接接地端的第二端以及接收第一检测信号的控制端。当于接合垫上发生静电放电事件，第一N型晶体管根据检测信号而关闭以阻断电流路径。

在一实施例中，静电放电保护电路还包括一P型晶体管。此P型晶体管具有耦接接合垫的第一端、耦接核心电路的第二端以及控制端。当核心电路非处于一正常操作模式时，此P型晶体管的控制端浮接。

本发明所提出的静电放电保护电路在接合垫上发生静电放电事件时，不仅能提供接合垫与接地端之间的放电电流，也能阻断核心电路与接地端之间的电流路径。如此一来，能保护核心电路内的元件不受静电电荷的破坏，也能避免静电放电事件发生所导致的高电压让核心电路误操作。

附图说明

图1表示根据本发明一实施例，用于一集成电路的静电放电保护电路。

图2表示根据本发明另一实施例的静电放电保护电路。

图3表示根据本发明另一实施例的静电放电保护电路。

图4表示根据本发明又一实施例的静电放电保护电路。

图5表示根据本发明一实施例，用于一集成电路的静电放电保护电路。

图6表示根据本发明另一实施例的静电放电保护电路。

图7表示根据本发明一实施例，用于一集成电路的静电放电保护电路。

图8表示根据本发明另一实施例的静电放电保护电路。

附图标号

1、7

集成电路：

10、70

核心电路；

11、71

静电放电保护电路；

20

缓冲器；

30、80

控制电路；

50

反向器；

110、710

静电放电检测电路；

111、711

放电电路；

112、712

开关；

113、713

反向器；

C10、C70

电容器；

GND

接地端；

N10…N12、N20、N21、N50、N70…N72

N型晶体管；

ND10、ND11、ND20、ND21、ND50、ND70、ND71

共同节点；

P10、P20、P21、P30、P50、P70、P80

P型晶体管；

PAD

接合垫；

R10、R70

电阻器；

S10、S11、S70

检测信号；

S20

缓冲信号；

S50、S71

反向信号；

T10、T11、T70、T71

电源端；

VDD

操作电压。

具体实施方式

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。

图1是表示根据本发明一实施例的集成电路。参阅图1，集成电路1包括核心电路10、静电放电保护电路11以及接合垫PAD。静电放电保护电路11包括静电放电检测电路110、放电电路111、开关112、电源端T11。静电放电保护电路11透过电源端T11耦接接合垫PAD。核心电路10耦接接合垫PAD。在一实施例中，核心电路10包括至少一单次编程(one-timeprogrammable，OTP)元件。核心电路10的电源端T10透过开关112耦接接地端GND。当核心电路10处于一正常操作模式时，一操作电压VDD提供至接合垫PAD；而当核心电路10非处于正常操作模式时，接合垫PAD则不会接收到操作电压VDD。静电放电检测电路110耦接接合垫PAD。在核心电路10非处于正常操作模式的期间，静电放电检测电路110检测于接合垫PAD是否上发生静电放电事件。当检测到接合垫PAD上发生静电放电事件时，静电放电检测电路110则控制放电电路111提供在接合垫PAD与接地端GND之间的一放电路径，以让接合垫PAD上的静电电荷(静电放电电流)透过此放电路径传导至接地端GND，藉此保护核心电路10内的元件不受静电电荷的破坏。此外，当检测到接合垫PAD上发生静电放电事件时，静电放电检测电路110也控制开关112阻断介于电源端T10与接地端GND之间的电流路径，使得没有电流流经核心电路10。如此一来，避免了静电放电事件发生所导致的高电压误编程核心电路10的单次编程元件。以下将详细说明静电放电保护电路11的各种实施方式。

参阅图1，静电放电检测电路110包括电阻器R10与电容器C10。电阻器R10耦接于电源端T11与共同节点ND11之间，电容器C10耦接于共同节点ND11与接地端GND之间。放电电路111包括P型晶体管P10以及N型晶体管N10与N11。在本发明的实施例中，P型晶体管P10是以P型金属氧化物半导体(P-type Metal-Oxide-Semiconductor，PMOS)来实施，而N型晶体管N10与N11是以N型金属氧化物半导体(N-type Metal-Oxide-Semiconductor，NMOS)来实施。P型晶体管P10的第一端(源极)耦接电源端T11，其第二端(漏极)耦接共同节点ND11，且其控制端(栅极)耦接共同节点ND10。N型晶体管N10的第一端(漏极)耦接共同节点ND11，其第二端(源极)耦接接地端GND，且其控制端(栅极)耦接共同节点ND10。根据晶体管P10与N10的连接架构，晶体管P10与N10形成一反向器113。N型晶体管N11的第一端耦接电源端T11，其第二端耦接接地端GND，且其控制端耦接共同节点ND11。开关112包括N型晶体管(例如为NMOS晶体管)N12。N型晶体管N12的第一端耦接核心电路10的电源端T10，其第二端耦接接地端GND，且其控制端耦接共同节点ND10。

当核心电路10处于正常操作模式下时，一操作电压VDD提供给接合垫PAD，接地端GND具有接地电压(例如0伏特(V))。此时，共同节点ND10上的检测信号S10具有高电压位准，即是共同节点ND10具有高电压。反向器113将高电压位准的检测信号S10进行反相以在共同节点ND11上产生低电压位准的检测信号S11。详细来说，共同节点ND10上的高电压导通了N型晶体管N10并截止P型晶体管P10。因此，共同节点ND11上的检测信号S11具有低电压位准，即是共同节点ND11具有低电压(接地电压(0V))，以截止N型晶体管N11。此时，放电电路111未提供用于静电放电保护的放电路径。此外，共同节点ND10上的高电压也导通N型晶体管N12，以形成了介于电源端T10与接地端GND之间的电流路径。由于介于电源端T10与接地端GND之间的电流路径的形成，核心电路10可在正常操作下此被编程(写入或擦除)。

当核心电路10非处于正常操作模式下时，操作电压VDD不提供给接合垫PAD。当在接合垫PAD上发生静电放电事件(例如，正静电放电事件)时，电源端T11上的电压瞬间提高。此时，基于电容器C10的元件特性，共同节点ND10上的检测信号S10具有低电压位准，即是共同节点ND10具有低电压。反向器113将低电压位准的检测信号S10进行反相以在共同节点ND11上产生高电压位准的检测信号S11。详细来说，共同节点ND10上的低电压导通了P型晶体管P10并截止N型晶体管N10。因此，共同节点ND11上的检测信号S11具有高电压位准，即是共同节点ND11具有高电压，以导通N型晶体管N11。由于N型晶体管N11的导通，因此在电源端T11与接地端GND之间(即在接合垫PAD与接地端GND之间)形成了一放电路径，以让接合垫PAD上的静电电荷透过此放电路径传导至接地端GND，藉此保护核心电路10内的元件不受静电电荷的破坏。此外，共同节点ND10上的低电压也截止了N型晶体管N12，以阻断介于电源端T10与接地端GND之间的电流路径。由于核心电路10与接地端GND之间不再具有电流路径，因此核心电路10内的元件不会误操作，也就是核心电路10内的单次编程元件不会因为静电放电事件发生所导致的高电压而被误编程。

在其他实施例中，静电放电保护电路11还包括缓冲器20。参阅图2，缓冲器20耦接共同节点ND10，以接收检测信号S10。缓冲器20缓冲输出检测信号S10，以产生缓冲信号S20。如图2所示，缓冲器20包括N型晶体管N20～N21以及P型晶体管P20与P21。在本发明的实施例中，P型晶体管P20与P21是以PMOS晶体管来实施，而N型晶体管N20～N21是以NMOS晶体管来实施。P型晶体管P20的第一端(源极)耦接电源端T11，其第二端(漏极)耦接共同节点ND20，且其控制端(栅极)耦接共同节点ND10。N型晶体管N20的第一端(漏极)耦接共同节点ND20，其第二端(源极)耦接接地端GND，且其控制端(栅极)耦接共同节点ND10。P型晶体管P21的第一端耦接电源端T11，其第二端耦接共同节点ND21，且其控制端耦接共同节点ND20。N型晶体管N21的第一端耦接共同节点ND21，其第二端耦接接地端GND，且其控制端耦接共同节点ND20。缓冲信号S20产生于共同节点ND21。

当核心电路10处于正常操作模式下时，共同节点ND10上的检测信号S10具有高电压位准，即是共同节点ND10具有高电压。共同节点ND10上的高电压导通了N型晶体管N20并截止P型晶体管P20。因此，共同节点ND20上的信号具有低电压位准，即是共同节点ND20具有低电压(接地电压(0V))，以导通了P型晶体管P21并截止N型晶体管N21。此时，共同节点ND21上的缓冲信号S20具有高电压位准，使得N型晶体管N12导通，以形成了介于电源端T10与接地端GND之间的电流路径。

当核心电路10非处于正常操作模式下时，操作电压VDD不提供给接合垫PAD。当在接合垫PAD上发生静电放电事件时，电源端T11上的电压瞬间提高。此时，基于电容器C10的元件特性，共同节点ND10上的检测信号S10具有低电压位准，即是共同节点ND10具有低电压。共同节点ND10上的低电压导通了P型晶体管P20并截止N型晶体管N20。因此，共同节点ND20上的信号具有高电压位准，即是节点ND20具有高电压，以导通了N型晶体管N21并截止P型晶体管P21。此时，共同节点ND21上的缓冲信号S20具有低电压位准，使得N型晶体管N12截止，以阻断介于电源端T10与接地端GND之间的电流路径。图2中的其他电路/元件的电路架构与操作如同前述图1的实施例中所述的操作，在此省略说明。

参阅图3，在一些实施例中，静电放电保护电路11还包括P型晶体管P30以及控制电路30。在本发明的实施例中，P型晶体管P30是以PMOS晶体管来实施。P型晶体管P30的第一端(源极)耦接接合垫PAD，其第二端(漏极)耦接核心电路10，且其控制端(栅极)耦接控制电路30。当核心电路10处于正常操作模式且将被编程时，控制电路30产生控制信号S30以导通P型晶体管P30。当核心电路10非处于正常操作模式下时，控制电路30不操作也不产生控制信号S30，使得P型晶体管P30的控制端处于浮接状态。当在接合垫PAD上发生静电放电事件时，P型晶体管P30的内部阻抗可阻挡静电荷进入核心电路10。图3中的其他电路/元件的电路架构与操作如同前述图1的实施例中所述的操作，在此省略说明。

参阅图4，在一些实施例中，静电放电保护电路11除了包括缓冲器20，还包括P型晶体管P30与控制电路30。图4中静电放电保护电路11的各电路/元件的电路架构与操作如同前述图1-图3的实施例中所述的操作，在此省略说明。

在上述的图1-图2的实施例中，N型晶体管N12的控制端是接收检测信号S10或接收将检测信号S10缓冲输出而获得的缓冲信号S20。在其他实施例中，N型晶体管N12的控制端可接收将检测信号S11反相后而获得的反向信号。参阅图5，静电放电保护电路11还包括反向器50，其耦接共同节点ND11与N型晶体管N12的控制端之间。反向器50接收检测信号S11，将其反相后产生反向信号S50，并提供至N型晶体管N12的控制端。参阅图5，反向器50包括N型晶体管N50以及P型晶体管P50。在本发明的实施例中，P型晶体管P50是以PMOS晶体管来实施，而N型晶体管N50是以NMOS晶体管来实施。P型晶体管P50的第一端(源极)耦接电源端T11，其第二端(漏极)耦接共同节点ND50，且其控制端(栅极)耦接共同节点ND11。N型晶体管N50的第一端(漏极)耦接共同节点ND50，其第二端(源极)耦接接地端GND，且其控制端(栅极)耦接共同节点ND11。反向信号S50产生于共同节点ND50。

当核心电路10处于正常操作模式下时，共同节点ND10上的检测信号S10具有高电压位准，即是共同节点ND10具有高电压。透过反向器113的操作，共同节点ND11上产生低电压位准的信号S11。共同节点ND11上的低电压导通了P型晶体管P50并截止N型晶体管N50。因此，共同节点ND50上的反向信号S50具有高电压位准，即是共同节点ND50具有高电压，使得N型晶体管N12导通，以形成了介于电源端T10与接地端GND之间的电流路径。

当核心电路10非处于正常操作模式下时，操作电压VDD不提供给接合垫PAD。当在接合垫PAD上发生静电放电事件时，电源端T11上的电压瞬间提高。此时，基于电容器C10的元件特性，共同节点ND10上的检测信号S10具有低电压位准，即是共同节点ND10具有低电压。透过反向器113的操作，共同节点ND11上产生高电压位准的信号S11。共同节点ND11上的高电压导通了N型晶体管N50并截止P型晶体管P50。因此，共同节点ND50上的反向信号S50具有低电压位准，即是共同节点ND50具有低电压，使得N型晶体管N12截止，以阻断介于电源端T10与接地端GND之间的电流路径。图5中的其他电路/元件的电路架构与操作如同前述图1的实施例中所述的操作，在此省略说明。

在上述的图3的实施例中，N型晶体管N12的控制端是接收检测信号S10。在其他实施例中，如图6所示，在具有P型晶体管P30的情况下，N型晶体管N12的控制端可接收将检测信号S11反相后而获得的反向信号。参阅图6，与图3的实施例比较起来，静电放电保护电路11还包括反向器50。反向器50的电路架构与操作如同前述图5的实施例中所述的操作，在此省略说明。

图7是表示根据本发明另一实施例的集成电路。参阅图7，集成电路7包括核心电路70、静电放电保护电路71以及接合垫PAD。静电放电保护电路71包括静电放电检测电路710、放电电路711、开关712、反向器713、电源端T71。静电放电保护电路71透过电源端T71耦接接合垫PAD。核心电路70耦接接合垫PAD。在一实施例中，核心电路70包括至少一单次编程(one-time programmable，OTP)元件。核心电路70的电源端T70透过开关712耦接接地端GND。当核心电路70处于一正常操作模式时，一操作电压VDD提供至接合垫PAD；而当核心电路70非处于正常操作模式时，接合垫PAD则不会接收到操作电压VDD。静电放电检测电路710耦接接合垫PAD。在核心电路70非处于正常操作模式的期间，静电放电检测电路710检测于接合垫PAD是否上发生静电放电事件。当检测到接合垫PAD上发生静电放电事件时，静电放电检测电路710则控制放电电路711提供在接合垫PAD与接地端GND之间的一放电路径，以让接合垫PAD上的静电电荷(静电放电电流)透过此放电路径传导至接地端GND，藉此保护核心电路70内的元件不受静电电荷的破坏。此外，当检测到接合垫PAD上发生静电放电事件时，静电放电检测电路710也控制开关712阻断介于电源端T70与接地端GND之间的电流路径，使得没有电流流经核心电路70。如此一来，避免了静电放电事件发生所导致的高电压误编程核心电路10的单次编程元件。以下将详细说明静电放电保护电路71的各种实施方式。

参阅图7，静电放电检测电路710包括电容器C70与电阻器R70。电容器C70耦接于电源端T71与共同节点ND70之间，耦接于共同节点ND70与接地端GND之间。放电电路711包括N型晶体管N70。在本发明的实施例中，N型晶体管N70是以NMOS晶体管来实施。N型晶体管N70的第一端(漏极)耦接电源端T71，其第二端(源极)耦接接地端GND，且其控制端(栅极)耦接共同节点ND70。反向器713耦接于共同节点ND70与开关712之间。反向器713包括N型晶体管N71以及P型晶体管P70。在本发明的实施例中，P型晶体管P70是以PMOS晶体管来实施，而N型晶体管N71是以NMOS晶体管来实施。P型晶体管P70的第一端(源极)耦接电源端T71，其第二端(漏极)耦接共同节点ND71，且其控制端(栅极)耦接共同节点ND70。N型晶体管N71的第一端(漏极)耦接共同节点ND71，其第二端(源极)耦接接地端GND，且其控制端(栅极)耦接共同节点ND70。开关712包括N型晶体管N72。N型晶体管N72的第一端耦接核心电路70的电源端T70，其第二端耦接接地端GND，且其控制端耦接共同节点ND71。

当核心电路70处于正常操作模式下时，一操作电压VDD提供给接合垫PAD，接地端GND具有接地电压(例如0伏特(V))。此时，共同节点ND70上的检测信号S70具有低电压位准，即是共同节点ND70具有低电压，以截止N型晶体管N11。此时，放电电路711未提供用于静电放电保护的放电路径。反向器713将低电压位准的检测信号S70进行反相以在共同节点ND71上产生低电压位准的反向信号S71。详细来说，共同节点ND70上的低电压导通了P型晶体管P70并截止N型晶体管N71。因此，共同节点ND71上的反向信号S71具有高电压位准，即是共同节点ND71具有高电压，以导通N型晶体管N72。因此，形成了介于电源端T70与接地端GND之间的电流路径。由于介于电源端T70与接地端GND之间的电流路径的形成，核心电路70可在正常操作下此被编程(写入或擦除)。

当核心电路10非处于正常操作模式下时，操作电压VDD不提供给接合垫PAD。当在接合垫PAD上发生静电放电事件(例如，正静电放电事件)时，电源端T71上的电压瞬间提高。此时，基于电容器C70的元件特性，共同节点ND70上的检测信号S70具有高电压位准，即是共同节点ND70具有高电压，以导通N型晶体管N70。由于N型晶体管N70的导通，因此在电源端T71与接地端GND之间(即在接合垫PAD与接地端GND之间)形成了一放电路径，以让接合垫PAD上的静电电荷透过此放电路径传导至接地端GND，藉此保护核心电路70内的元件不受静电电荷的破坏。反向器713将高电压位准的检测信号S70进行反相以在共同节点ND71上产生低电压位准的反向信号S71。详细来说，共同节点ND70上的高电压导通N型晶体管N71了并截止P型晶体管P70。因此，共同节点ND71上的反向信号S71具有低电压位准，即是共同节点ND71具有低电压，以截止N型晶体管N72。截止的N型晶体管N72阻断了介于电源端T70与接地端GND之间的电流路径。由于核心电路70与接地端GND之间不再具有电流路径，因此核心电路70内的元件不会误操作，也就是核心电路70内的单次编程元件不会因为静电放电事件发生所导致的高电压而被误编程。

在一些实施例中，参阅图8，静电放电保护电路71还包括P型晶体管P80以及控制电路80。在本发明的实施例中，P型晶体管P80是以PMOS晶体管来实施。P型晶体管P80的第一端(源极)耦接接合垫PAD，其第二端(漏极)耦接核心电路70，且其控制端(栅极)耦接控制电路80。当核心电路70处于正常操作模式且将被编程时，控制电路80产生控制信号S80以导通P型晶体管P80。当核心电路70非处于正常操作模式下时，控制电路80不操作也不产生控制信号S80，使得P型晶体管P80的控制端处于浮接状态。当在接合垫PAD上发生静电放电事件时，P型晶体管P80的内部阻抗可阻挡静电荷进入核心电路80。图8中的其他电路/元件的电路架构与操作如同前述图7的实施例中所述的操作，在此省略说明。

根据上述各实施例，本发明所提出的静电放电保护电路在接合垫上发生静电放电事件时，不仅能提供接合垫与接地端之间的放电电流，也能阻断核心电路与接地端之间的电流路径。如此一来，能保护核心电路内的元件不受静电电荷的破坏，也能避免静电放电事件发生所导致的高电压让核心电路误操作。

本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视申请专利范围所界定者为准。

Claims (15)

1.一种静电放电保护电路，耦接一接合垫与一核心电路，其特征在于，包括：

一静电放电检测电路，检测于该接合垫上是否发生一静电放电事件以产生一第一检测信号；

一放电电路，接收该第一检测信号，其中，当于该接合垫上发生该静电放电事件，该放电电路根据该第一检测信号提供介于该接合垫与一接地端之间的一放电路径；

一开关，耦接于该核心电路与该接地端之间，受控于该第一检测信号，其中，当该核心电路非处于一正常操作模式且于该接合垫上发生该静电放电事件，该开关根据该第一检测信号而关闭；

一第一P型晶体管，具有耦接该接合垫的第一端、耦接该核心电路的第二端以及控制端；以及

一控制电路，当该核心电路处于该正常操作模式时，用以产生一控制信号至该第一P型晶体管的控制端以控制该第一P型晶体管；

其中，当该核心电路非处于该正常操作模式时，该控制电路不产生该控制信号至该第一P型晶体管的控制端。

2.如权利要求1所述的静电放电保护电路，其特征在于，当该核心电路非处于该正常操作模式时，该第一P型晶体管的控制端浮接。

3.如权利要求2所述的静电放电保护电路，其特征在于，该开关包括：

一N型晶体管，具有耦接该核心电路的第一端、耦接该接地端的第二端以及接收该第一检测信号的控制端。

4.如权利要求2所述的静电放电保护电路，其特征在于，还包括：

一缓冲器，耦接于该静电放电检测电路与该开关之间，接收该第一检测信号且根据该第一检测信号而产生一缓冲信号至该开关；

其中，当于该接合垫上发生该静电放电事件，该开关根据该缓冲信号而关闭。

5.如权利要求4所述的静电放电保护电路，其特征在于，该缓冲器包括：

一第二P型晶体管，具有耦接该接合垫的第一端、耦接一第一节点的第二端以及接收该第一检测信号的控制端；

一第一N型晶体管，具有耦接该第一节点的第一端、耦接该接地端的第二端以及接收该第一检测信号的控制端；

一第三P型晶体管，具有耦接该接合垫的第一端、耦接一第二节点的第二端以及耦接第一节点的控制端；以及

一第二N型晶体管，具有耦接该第二节点的第一端、耦接该接地端的第二端以及耦接第一节点的控制端；

其中，该缓冲信号产生于该第二节点。

6.如权利要求2所述的静电放电保护电路，其特征在于，该放电电路产生与该第一检测信号互为反向的一第二检测信号，且该静电放电保护电路还包括：

一反向器，耦接于该放电电路与该开关之间，以接收该第二检测信号且根据该第二检测信号而产生一反向信号至该开关；

其中，当于该接合垫上发生该静电放电事件，该开关根据该反向信号而关闭。

7.如权利要求2所述的静电放电保护电路，其特征在于，还包括：

一反向器，耦接于该静电放电检测电路与该开关之间，以接收该第一检测信号且根据该第一检测信号而产生一反向信号至该开关；

其中，当于该接合垫上发生该静电放电事件，该开关根据该反向信号而关闭。

8.如权利要求7所述的静电放电保护电路，其特征在于，该静电放电检测电路包括：

一电容器，耦接于该接合垫与一第一节点之间；以及

一电阻器，耦接于该第一节点与该接地端之间；

其中，该第一检测信号产生于该第一节点。

9.一种集成电路，其特征在于，包括：

一核心电路，耦接一接合垫，具有耦接一接地端的一电源端；以及

一静电放电保护电路，耦接一接合垫与该核心电路，其中，当于该接合垫上发生一静电放电事件时，该静电放电保护电路提供介于该接合垫与该接地端之间的一放电路径，且阻断该电源端与该接地端之间的一电流路径，其中，该静电放电保护电路包括：

一静电放电检测电路，检测于该接合垫上是否发生该静电放电事件以产生一第一检测信号；

一放电电路，接收该第一检测信号，其中，当于该接合垫上发生该静电放电事件，该放电电路根据该第一检测信号提供该放电路径；以及

一第一N型晶体管，具有耦接该核心电路的第一端、耦接该接地端的第二端以及接收该第一检测信号的控制端，其中，当该核心电路非处于一正常操作模式且于该接合垫上发生该静电放电事件，该第一N型晶体管根据该第一检测信号而关闭以阻断该电流路径；

一第一P型晶体管，具有耦接该接合垫的第一端、耦接该核心电路的第二端以及控制端；以及

一控制电路，当该核心电路处于该正常操作模式时，用以产生一控制信号至该第一P型晶体管的控制端以控制该第一P型晶体管；

其中，当该核心电路非处于该正常操作模式时，该控制电路不产生该控制信号至该第一P型晶体管的控制端。

10.如权利要求9所述的集成电路，其特征在于，当该核心电路非处于该正常操作模式时，该第一P型晶体管的控制端浮接。

11.如权利要求10所述的集成电路，其特征在于，还包括：

一缓冲器，耦接于该静电放电检测电路与该第一N型晶体管的控制端之间，接收该第一检测信号且根据该第一检测信号而产生一缓冲信号至该第一N型晶体管的控制端；

其中，当于该接合垫上发生该静电放电事件，该第一N型晶体管根据该缓冲信号而关闭以阻断该电流路径。

12.如权利要求11所述的集成电路，其特征在于，该缓冲器包括：

一第二P型晶体管，具有耦接该接合垫的第一端、耦接一第一节点的第二端以及接收该第一检测信号的控制端；

一第二N型晶体管，具有耦接该第一节点的第一端、耦接该接地端的第二端以及接收该第一检测信号的控制端；

一第三P型晶体管，具有耦接该接合垫的第一端、耦接一第二节点的第二端以及耦接第一节点的控制端；以及

一第三N型晶体管，具有耦接该第二节点的第一端、耦接该接地端的第二端以及耦接第一节点的控制端；

其中，该缓冲信号产生于该第二节点。

13.如权利要求10所述的集成电路，其特征在于，该放电电路产生与该第一检测信号互为反向的一第二检测信号，且该静电放电保护电路还包括：

一反向器，耦接于该放电电路与该第一N型晶体管的控制端之间，以接收该第二检测信号且根据该第二检测信号而产生一反向信号至该第一N型晶体管的控制端；

其中，当于该接合垫上发生该静电放电事件，该第一N型晶体管根据该反向信号而关闭以阻断该电流路径。

14.如权利要求10所述的集成电路，其特征在于，还包括：

一反向器，耦接于该静电放电检测电路与该第一N型晶体管的控制端之间，以接收该第一检测信号且根据该第一检测信号而产生一反向信号至该第一N型晶体管的控制端；

其中，当于该接合垫上发生该静电放电事件，该第一N型晶体管根据该反向信号而关闭以阻断该电流路径。

15.如权利要求14所述的集成电路，其特征在于，该静电放电检测电路包括：

一电容器，耦接于该接合垫与一第一节点之间；以及

一电阻器，耦接于该第一节点与该接地端之间；

其中，该第一检测信号产生于该第一节点。

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