JP4141407B2 - 半導体装置の製造方法 - Google Patents
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Description
金属薄膜抵抗体を備えた半導体装置は、例えばマイコン、カメラ、ビデオ機器、通信機、ページャ、電卓、電子手帳、リモコン、携帯機器全般等に使用される。
金属薄膜抵抗体を備えた半導体装置において、高集積化の要求を満たすために、より高いシート抵抗を目指し、1000Å(オングストローム)以下という薄い膜厚で金属薄膜抵抗体を形成することが多い。
1)金属薄膜抵抗体に直接金属配線を接続する方法(例えば特許文献1参照。)。
2)金属薄膜抵抗体を形成した後、層間絶縁膜を形成し、その層間絶縁膜に接続孔を形成し、接続孔を介して金属配線を接続する方法(例えば特許文献2及び特許文献3参照。)。
3)金属薄膜抵抗体層上にバリヤ膜を形成し、そのバリヤ膜に金属配線を接続する方法(例えば特許文献4及び特許文献5参照。)。
図21を参照して、1)金属薄膜抵抗体上に直接金属配線を形成する方法を説明する。
(1)素子分離酸化膜3及びトランジスタ素子等(図示は省略)の形成が完了したウェハ状のシリコン基板1上に、トランジスタのゲート電極とメタル配線との第1層間絶縁膜5となるBPSG(Borophospho silicate grass)膜を形成し、リフロー工程等を行なう(図21(a)参照)。
(3)金属薄膜73上に金属薄膜抵抗体の形成領域を画定するためのレジストパターン75を形成し、レジストパターン75をマスクにして金属薄膜73をパターニングして金属薄膜抵抗体77を形成する(図21(c)参照)。
(6)レジストパターン81を除去することにより、金属薄膜抵抗体77と、金属薄膜抵抗体77の電気的接続をとるための金属配線パターン83の形成が完了する(図21(f)参照)。
(1)図21(a)から(c)を参照して説明した上記工程(1)から(3)と同様にして、シリコン基板1上に素子分離酸化膜3、第1層間絶縁膜5及び金属薄膜抵抗体77を形成する(図22(a)参照)。
(2)金属薄膜抵抗体77上を含む第1層間絶縁膜5上に、金属配線との層間絶縁膜となるCVD(chemical vapor deposition)酸化膜85を2000Å程度の膜厚に形成する(図22(b)参照)。
(5)配線用金属膜91上に、配線用金属膜91を金属薄膜抵抗体77の両端部に残存させるようにパターニングするためのレジストパターン93を形成する(図22(e)参照)。
レジストパターン93を除去することにより、金属薄膜抵抗体77と、金属薄膜抵抗体77の電気的接続をとるための金属配線パターン95の形成が完了する(図22(f)参照)。
(1)図21(a)から(c)を参照して説明した上記工程(1)から(3)と同様にして、シリコン基板1上に素子分離酸化膜3、第1層間絶縁膜5及び金属薄膜抵抗体77を形成する(図23(a)参照)。
(3)配線用金属膜99上に、配線用金属膜99を金属薄膜抵抗体77の両端部に残存させるようにパターニングするためのレジストパターン101を形成する(図23(c)参照)。
しかし、図22(c)を参照して説明した上記工程(3)において、金属薄膜抵抗体77と金属配線パターン95を電気的に接続するための接続孔89の形成については、上述のように、ウェットエッチング技術により開口する必要があり、微細化による高集積化の妨げとなる。さらに、接続孔89を形成するためのウェットエッチング処理においてフッ酸水溶液を使用するが、フッ酸により金属薄膜抵抗体77がエッチングされてしまうのを防止するには、金属薄膜抵抗体77上にバリヤ膜を形成及びパターニングする工程を新規に追加する等の対策が必要であり、工程数が増加するという問題があった。
さらに、金属薄膜抵抗体が酸化されやすく、金属配線との良好な電気的接続を形成することが困難なので、金属薄膜抵抗体専用のバリヤ膜形成工程の追加や、フッ酸水溶液による表面酸化膜除去処理が必要であり、工程数が増加したり、抵抗値のバラツキを生む原因となったりしていた。
(A)下地絶縁膜上に、金属薄膜抵抗体の両端部の形成予定領域に対応して配線パターンを形成する工程、
(B)上記配線パターン上を含む前記下地絶縁膜上に平坦化された絶縁膜を形成する工程であって、この工程はSOG膜のコーティング処理及びエッチバック処理、並びにその上へのCVD絶縁膜の形成を含んでいる工程、
(C)上記平坦化された絶縁膜に、金属薄膜抵抗体の両端部の形成予定領域及び上記配線パターンに対応して接続孔を形成する工程、
(D)上記接続孔内を含み上記絶縁膜に対してArスパッタエッチング技術によりエッチング処理を施した後に上記絶縁膜上に金属薄膜を形成する工程、
(E)上記接続孔に上記金属薄膜を残存させるように上記金属薄膜をパターニングして金属薄膜抵抗体を形成する工程。
その結果、金属薄膜抵抗体のシート抵抗の下地膜依存性の軽減及び経時変化の低減を図ることができ、さらに金属薄膜抵抗体の抵抗値の安定化を図ることができる。
本発明の製造方法によれば、上述のように、金属薄膜抵抗体を形成した後にウェットエッチング技術によるパターニングを行なう必要はなく、さらに、金属薄膜抵抗体の配線パターンとの接触面が大気に暴露されることはなく、金属薄膜抵抗体に対する表面酸化膜除去処理及びエッチング防止用バリヤ膜形成を行なわなくても、金属薄膜抵抗体と配線パターンの良好な電気的接続を安定して得ることができるので、上記のような膜厚の金属薄膜抵抗体をもつ半導体装置及びその製造方法に適用しても、工程数を増加させることなく、金属薄膜抵抗体の微細化及び抵抗値の安定化を実現することができる。
さらに、配線パターンが金属材料パターンと高融点金属膜により形成されている場合には、金属材料パターンの上面に形成される反射防止膜としての高融点金属を金属材料パターンと金属薄膜抵抗体とのバリヤ膜として兼用するようにし、又は、配線パターンがポリシリコンパターンと高融点金属膜により形成されている場合には、ポリシリコンパターンの低抵抗素子化を目的として形成される高融点金属膜をポリシリコンパターンと金属薄膜抵抗体とのバリヤ膜として兼用するようにすれば、従来技術に比べて製造工程が増加することはないので、製造コストの増大を防止しつつ、金属薄膜抵抗体と配線パターンの接触抵抗を安定させることができる。
本発明の製造方法において、上記工程(D)で、上記金属薄膜を無酸素雰囲気中で形成した後、連続して無酸素雰囲気中で上記金属薄膜上に金属窒化膜を形成し、上記工程(E)で、上記金属窒化膜及び上記金属薄膜をパターニングして金属窒化膜パターン及び上記金属薄膜抵抗体からなる積層パターンを形成することが好ましい。上記金属窒化膜を形成する際のスパッタガス中の窒素分圧が18〜90%である例を挙げることができる。
これにより、金属薄膜抵抗体の上面の酸化をなくすことができ、金属薄膜抵抗体の抵抗値の安定化及び精度の向上を図ることができる。
また、最上層の配線パターン上に形成された絶縁膜上に金属薄膜抵抗体を配置することにより、金属薄膜抵抗体の上層には絶縁性材料からなる最終保護膜が形成され、金属薄膜抵抗体の上層に最終保護膜以外の絶縁膜も形成されている場合に比べて金属薄膜抵抗体上の絶縁性材料の膜厚を薄くして膜厚ばらつきを小さくすることができる。これにより、金属薄膜抵抗体にレーザーを照射してトリミング処理を施す際に、金属薄膜抵抗体上の絶縁性材料でのレーザーの干渉のばらつきを小さくして金属薄膜抵抗体に与えられるレーザーエネルギーのばらつきを小さくすることができ、トリミングの正確性を向上させることができる。さらに、トリミング処理時のレーザー照射に起因する金属薄膜抵抗体の温度上昇などに対して放熱能力を向上させることができる。
本発明により製造される半導体装置を構成する金属薄膜抵抗体によれば、抵抗素子の微細化及び抵抗値の安定化を図ることができるので、分割抵抗回路の形成面積の縮小化及び出力電圧の精度の向上を図ることができる。
本発明により製造される半導体装置を構成する金属薄膜抵抗体が適用された分割抵抗回路によれば形成面積の縮小化及び出力電圧の精度の向上を図ることができるので、電圧検出回路の形成面積の縮小化及び電圧検出能力の精度の向上を図ることができる。
本発明により製造される半導体装置を構成する金属薄膜抵抗体が適用された分割抵抗回路によれば形成面積の縮小化及び出力電圧の精度の向上を図ることができるので、定電圧発生回路の形成面積の縮小化及び出力電圧の安定化を図ることができる。
さらに、上記工程(D)で、金属薄膜を形成する前に、Arスパッタエッチング技術により絶縁膜に対してエッチング処理を施すようにしたので、金属薄膜抵抗体のシート抵抗の下地膜依存性の軽減及び経時変化の低減を図ることができ、さらに金属薄膜抵抗体の抵抗値の安定化を図ることができる。
CrSi薄膜抵抗体23の形成領域を含む第2層間絶縁膜19上に、下層側がシリコン酸化膜25、上層側がシリコン窒化膜27からなる、最終保護膜としてのパッシベーション膜29が形成されている。
(1)例えば常圧CVD装置を用いて、素子分離酸化膜3及びトランジスタ素子等(図示は省略)の形成が完了したウェハ状のシリコン基板1上に、BPSG膜又はPSG膜からなる第1層間絶縁膜5を約8000Åの膜厚に形成する。その後、リフロー等の熱処理を行なって第1層間絶縁膜5の表面を平坦化する(図1(a)参照)。
(5)公知の技術であるSOGのコーティング処理及びエッチバック処理を行なうことにより、プラズマCVD酸化膜13上にSOG膜15を形成して平坦化を行なった後、SOG膜15からの成分の拡散を防止するためのプラズマCVD酸化膜17を2000Å程度の膜厚に形成して、プラズマCVD酸化膜13、SOG膜15及びプラズマCVD酸化膜17からなる第2層間絶縁膜19を形成する(図1(e)参照)。
その後、レジストパターン35を除去する(図2(g)参照)。
さらに、上記Arスパッタエッチング処理を行なうことにより、後工程でCrSi薄膜37から形成されるCrSi薄膜抵抗体の下地膜依存性を改善できる。この効果については後述する。
これにより、CrSi薄膜抵抗体23の膜厚に関わらず、工程数を増加させることなく、CrSi薄膜抵抗体23の微細化及び抵抗値の安定化を実現することができる。
マルチチャンバースパッタリング装置を用いて、DCパワー:0.7KW、Ar:85sccm、圧力:8.5mTorr、ターゲット:Si/Cr=50/50wt%及び80/20wt%の2種について、体積時間を調整することにより、CrSi薄膜を25〜500Åの膜厚にサンプルを作成した。なお、Si/Cr=50/50wt%のサンプルについては膜厚が500Åのものは作成していない。
また、本サンプルでは、金属薄膜抵抗体に接続する下層の金属配線として、膜厚が5000ÅのAlSiCu膜を用い、AlSiCu膜とCrSi薄膜間の接続孔底部にはAlSiCu膜上のTiN膜が形成されていない構造を採用した。
また、金属配線とCrSi薄膜抵抗体とをつなぐ接続孔の平面寸法は0.6μm×0.6μmであった。
プラズマNSG膜は、並行平板型プラズマCVD装置を用いて、温度:400℃、圧力:3.0Torr、RFパワー:250W、SiH4:16sccm、N2O:1000sccmの条件で形成した。
これに対し、(A)に示すように、Arスパッタエッチング処理を行なった場合、下地膜の種類及び経過時間ともに、CrSi薄膜抵抗体のシート抵抗にほとんど影響を与えていないのが分かる。
図7は、CrSi薄膜を形成した後に、温度25℃、湿度45%の大気中に放置した時間と、形成直後のシート抵抗(R0)からのシート抵抗の変化率(ΔR/R0)の関係を示す図であり、縦軸はΔR/R0(%)、横軸は放置時間(時間)を示す。
Arスパッタエッチングについては、処理を行なわないもの(Arエッチ無)、処理時間40秒で熱酸化膜換算:100Åのもの(Arエッチ:100Å)、処理時間80秒で熱酸化膜換算:200Åのもの(Arエッチ:200Å)の3種を準備した。
これに対し、Arスパッタエッチング処理を行なったサンプル(Arエッチ:100Å、及びArエッチ:200Å)では、抵抗値の変化率は大幅に減少し、300時間以上放置しても、形成直後のシート抵抗±1%から外れることはなかった。
さらに、Arエッチ:100ÅとArエッチ:200Åを比較すると、Arスパッタエッチング量の大小の影響は小さく、わずかなエッチング量で効果があることが判明した。
また、Arスパッタエッチング方法も今回使用したDCバイアススパッタエッチング法に限定されるものではない。
高融点金属膜にはTiN膜を用いた。
CrSi薄膜抵抗体は、Si/Cr=80/20wt%、DCパワー:0.7KW、Ar:85sccm、圧力:8.5mTorr、体積時間:6秒の条件で50Åの膜厚に形成した。
CrSi薄膜形成前のArスパッタエッチング処理は、DCバイアス:1250V、Ar:20sccm、圧力:8.5mTorr、処理時間:160秒の条件で行なった。これは、1000℃、ウェット雰囲気で形成した熱酸化膜を400Åだけエッチング除去するのに相当する処理である。
接続孔の平面寸法は0.6μm×0.6μmであった。接触抵抗測定方法は4端子法を用いた。
TiN膜を接続孔底部に有するサンプル(TiN有)は、熱処理を2回追加してもほとんど熱処理前の接触抵抗から変化していない。これに対し、TiN膜を完全に除去したサンプル(TiN無)は、2回の熱処理追加によって接触抵抗が熱処理前に比べて20%以上変動している。このことは、TiN膜がCrSi薄膜と金属配線の相互作用による抵抗変動を防止するバリヤ膜としての機能を有することを意味している。
例えば、配線用金属膜31を形成し、一旦大気に暴露した後、高融点金属膜33を形成した場合には、配線用金属膜31表面に形成される自然酸化膜の影響で、配線用金属膜31と高融点金属膜33との間で電気的導通を確保することが困難になる。
一般に、反射防止膜としての高融点金属膜は500Å以下の膜厚に形成されるが、本発明の半導体装置の製造方法において、接続孔21の底部にバリヤ膜としての高融点金属膜9を残存させたい場合には、接続孔21形成時のオーバーエッチング(上記工程(7)参照)や、金属薄膜形成時のArスパッタエッチング処理(上記工程(8)参照)において、高融点金属膜9の膜ベリが若干生じてしまうため、バリヤ膜としての機能を安定的に得るために、500Å以上の膜厚に形成することが好ましい。
配線パターン11の形成領域を含む第1層間絶縁膜5上に、SOG膜からなる第2層間絶縁膜44が形成されている。第2層間絶縁膜19に、金属薄膜抵抗体の両端部及び配線パターン11に対応して接続孔21が形成されている。
第2層間絶縁膜44上に、接続孔21,21間の領域から接続孔21の内壁及び配線パターン11上にわたってCrSi薄膜抵抗体23が形成されている。CrSi薄膜抵抗体23の形成領域を含む第2層間絶縁膜44上にシリコン酸化膜25及びシリコン窒化膜27からなるパッシベーション膜29が形成されている。
第2層間絶縁膜46の形成方法の一例を説明すると、プラズマCVD酸化膜を約10000Åの膜厚に形成し、CMP法により約4000Åの膜厚まで研磨して平坦化する。
図示は省略するが、CrSi薄膜抵抗体23の形成領域を含む第2層間絶縁膜19上に、層間絶縁膜又はパッシベーション膜が形成されている。
(1)図1及び図2(g)を参照して説明した上記工程(1)から(7)と同じ工程により、素子分離酸化膜3の形成が完了したウェハ状のシリコン基板1上に、第1層間絶縁膜5、金属配線パターン7及び高融点金属膜9からなる配線パターン11、並びに、プラズマCVD酸化膜13、SOG膜15及びプラズマCVD酸化膜17からなる第2層間絶縁膜19を形成し、第2層間絶縁膜19に接続孔21を形成する(図11(a)参照)。
その後、図示は省略するが、CrSi薄膜抵抗体23及びCrSiN膜41の形成領域を含む第2層間絶縁膜19上に、層間絶縁膜又はパッシベーション膜を形成する。
この実施例では、CrSi薄膜抵抗体23の上面にCrSiN膜41を形成することにより、CrSi薄膜抵抗体23の上面が大気に晒されてCrSi薄膜抵抗体23の抵抗値が変動するのを防止している。ここで、CrSi薄膜抵抗体23を形成するためのCrSi薄膜37が成膜された段階で、CrSi薄膜37と配線パターン11との電気的接続は完了しているため、CrSi薄膜37上に新たな薄膜が成膜されても、特性上何ら影響を与えるものではない。
なお、CrSiN膜は、N2分圧を例えば6〜11%程度添加してリアクティブスパッタにより形成するようにすれば、CrSiN膜自体を金属薄膜抵抗体として使用することも可能である。
図示は省略するが、CrSi薄膜抵抗体23の形成領域を含む第1層間絶縁膜5上に、層間絶縁膜、金属配線及びパッシベーション膜が形成されている。
(1)シリコン基板1上に素子分離酸化膜3を形成し、素子分離酸化膜3以外のシリコン基板1表面にトランジスタのゲート酸化膜などの酸化膜(図示は省略)を形成した後、シリコン基板1上全面にポリシリコン膜を形成する。例えばトランジスタのゲート電極の形成と同時に、低抵抗化したポリシリコンパターン45を形成する。ポリシリコンパターン45上を含むシリコン基板1上全面に高融点金属膜を形成し、ポリシリコンパターン45のサリサイド化を行なって、ポリシリコンパターン45上にTiSiやWSiなどの高融点金属膜47を形成し、配線パターン49を形成する(図13(a)参照)。
(3)公知の写真製版技術により、金属薄膜抵抗体の両端部及び配線パターン49に対応して第1層間絶縁膜5に接続孔を形成するためのレジストパターン(図示は省略)を形成する。そのレジストパターンをマスクにして、第1層間絶縁膜5を選択的に除去して、第1層間絶縁膜5に接続孔21を形成する。接続孔21の底部に高融点金属膜47が残存している。その後、レジストパターンを除去する(図13(c)参照)。
その後、図示は省略するが、CrSi薄膜抵抗体23の形成領域を含む第1層間絶縁膜5上に、層間絶縁膜、金属配線及びパッシベーション膜を形成する。
また、上記の実施例及びサンプルでは、金属薄膜抵抗体の材料としてCrSiを用いた例を示しているが、本発明はこれに限定されるものではなく、金属薄膜抵抗体の材料としては、例えばNiCr、TaN、CrSi2、CrSiN、CrSi、CrSi0など、他の材料を用いてもよい。
直流電源51からの電源を負荷53に安定して供給すべく、定電圧発生回路55が設けられている。定電圧発生回路55は、直流電源51が接続される入力端子(Vbat)57、基準電圧発生回路(Vref)59、演算増幅器(比較回路)61、出力ドライバを構成するPチャネルMOSトランジスタ(以下、PMOSと略記する)63、分割抵抗素子R1,R2及び出力端子(Vout)65を備えている。
電圧検出回路67において、61は演算増幅器で、その反転入力端子(−)に基準電圧発生回路59が接続され、基準電圧Vrefが印加される。入力端子(Vsens)69から入力される測定すべき端子の電圧が分割抵抗素子R1とR2によって分割されて演算増幅器61の非反転入力端子(+)に入力される。演算増幅器61の出力は出力端子(Vout)71を介して外部に出力される。
抵抗素子RT0,RT1,…,RTmの値は抵抗素子Rbottom側から順に二進数的に増加するよう設定されている。すなわち、抵抗素子RTnの抵抗値は、抵抗素子RT0の抵抗値を単位値とし、その単位値の2n倍である。
図17及び図18において、符号A−A間、符号B−B間、符号C−C間、符号D−D、符号E−E、符号F−F及び符号G−G間はそれぞれ金属配線パターン72により電気的に接続されている。
このような分割抵抗回路では、任意のヒューズ素子RL0,RL1,…,RLmをレーザービームで切断することにより、所望の直列抵抗値を得ることができる。
本発明を構成する金属薄膜抵抗体を適用した分割抵抗回路によって分割抵抗素子R1,R2の出力電圧の精度を向上させることができるので、定電圧発生回路55の出力電圧の安定性を向上させることができる。さらに、分割抵抗回路の形成面積の縮小化により、定電圧発生回路55の形成面積の縮小化を実現できる。
本発明を構成する金属薄膜抵抗体を適用した分割抵抗回路によって分割抵抗素子R1,R2の出力電圧の精度を向上させることができるので、電圧検出回路67の電圧検出能力の精度を向上させることができる。さらに、分割抵抗回路の形成面積の縮小化により、電圧検出回路67の形成面積の縮小化を実現できる。
ブロック図(B)の電流源68は、回路図(A)のデプレッショントランジスタM1、及びPMOSトランジスタM2,M3で構成されている。
基準電流はデプレッショントランジスタM1の0バイアス電流を用い、PMOSトランジスタM2とM3のカレントミラー回路で電流の向きを反転させている。
ブロック図(B)の基準電圧(Vref)59は、NMOSトランジスタM4のドレインに電流源68の電流を流したときのしきい値電圧を利用している。
ブロック図(B)の演算増幅器(比較回路、AMP)61は、NMOSトランジスタM4、PMOSトランジスタM5、NMOSトランジスタM6及びデプレッショントランジスタM7で構成されている。
PMOSトランジスタM5とNMOSトランジスタM6は反転増幅回路を構成し、0バイアスされたデプレッショントランジスタM7が反転増幅回路のバイアス電流を設定している。
また、NMOSトランジスタM4のゲートが非反転入力端子(+)を構成し、PMOSトランジスタM5のゲートが反転入力端子(−)を構成する。
トランジスタM8,M9のソース間に設けられた抵抗素子R4は、トランジスタM8,M9からなるインバータの出力がローレベルからハイレベルに移行する時に多少遅延を与えて動作のタイミングを調節している。
NMOSトランジスタM10は、トランジスタM8,M9からなるインバータの出力がハイレベルになった場合にオンとなり、抵抗素子R3を短絡し、検出電圧にヒステリシスを与えている。
NMOSトランジスタM11は、トランジスタM8,M9からなるインバータの出力を反転して出力端子(OUT)に出力するためのトランジスタである。
回路図(A)に示されているNMOSトランジスタM12とPMOSトランジスタM13は出力端子の保護用素子である。
抵抗素子R3は上述したようにヒステリシス生成用である。
抵抗素子R1,R2としては、例えば図16から図18を参照して説明した抵抗素子回路を用いることができる。
また、抵抗素子R1,R2,R3,R4の一部又は全部に本発明の半導体装置を構成する金属薄膜抵抗体を適用することができる。
測定すべき端子の電圧VDDが検出電圧より高い場合、抵抗素子R1とR2の交点の電圧が演算増幅器61のNMOSトランジスタM4のしきい値電圧より高いので、NMOSトランジスタM4はオンである。すると、トランジスタM5とM6のゲート電圧が下がり、PMOSトランジスタM5はオン、NMOSトランジスタM6はオフとなるので、演算増幅器61の出力はハイレベルとなる。
このレベルがトランジスタM8,M9からなるインバータでローレベルに反転され、NMOSトランジスタM11のゲートに入力されるので、NMOSトランジスタM11はオフとなる。
このレベルがトランジスタM8,M9からなるインバータでハイレベルに反転され、NMOSトランジスタM11のゲートに入力されるので、NMOSトランジスタM11はオンとなる。
NMOSトランジスタM4、PMOSトランジスタM5、NMOSトランジスタM6及びデプレッショントランジスタM7と、PMOSトランジスタM20の定電流負荷とNMOSトランジスタM21からなるインバータ回路を含む演算増幅器(比較回路、AMP)62が設けられている。
CD端子とVSS端子間に外付けされたコンデンサCの充電は、PMOSトランジスタM25と抵抗素子R5を介して行なわれる。NMOSトランジスタM22がオンで、NMOSトランジスタM26がオフの時、コンデンサCに充電電流が供給され、NMOSトランジスタM22がオフでNMOSトランジスタM26がオンの時には充電電流は供給されない。
コンデンサCの放電は、NMOSトランジスタM23とNMOSトランジスタM24のいずれかがオンした時に行なわれる。コンデンサCの充電電圧は、NMOSトランジスタM22がオンのときNMOSトランジスタM31のゲートで検出する。
遅延回路70の出力は、抵抗素子R6、インバータINV、NMOSトランジスタM11で構成された2段のインバータ構成される出力回路に導かれる。
抵抗素子R1,R2としては、例えば図16から図18を参照して説明した抵抗素子回路を用いることができる。
また、抵抗素子R1,R2,R3,R5,R6の一部又は全部に本発明の半導体装置を構成する金属薄膜抵抗体を適用することができる。
測定すべき端子の電圧VDDが検出電圧より低い場合((C)の区間1)、演算増幅器62の出力((A)のA点)はハイレベルになるので、NMOSトランジスタM23はオンしておりドレイン電圧はローレベルで、コンデンサCの電圧は0Vである。NMOSトランジスタM26のドレイン((A)のB点)はローレベルで、しかもNMOSトランジスタM31のゲートに接続されているので、NMOSトランジスタM31はオフとなり、NMOSトランジスタM31のドレイン((A)のC点)はハイレベルとなる。NMOSトランジスタM31のドレインはNMOSトランジスタM33のゲートに接続されているので、NMOSトランジスタM33はオンで、ドレイン((A)のD点)はローレベルになる。NMOSトランジスタM33のドレインはNMOSトランジスタM24のゲートに接続されているのでNMOSトランジスタM24はオフとなる。また、NMOSトランジスタM33のドレインの電圧は抵抗素子R6を介してインバータINVで反転され、NMOSトランジスタM11のゲートをハイレベルとするので、出力トランジスタを構成するNMOSトランジスタM11をオンにする。
NMOSトランジスタM31のドレイン電圧はNMOSトランジスタM33のゲートにも接続されているので、NMOSトランジスタM33がオフとなり、NMOSトランジスタM33のドレイン電圧((A)のD点)はハイレベルとなる。NMOSトランジスタM33のドレインはNMOSトランジスタM24のゲートに接続されているのでNMOSトランジスタM24がオンとなり、コンデンサCの電荷を放電し、コンデンサCの電圧は0Vに低下する。
NMOSトランジスタM33のドレインは抵抗素子R6を介してインバータINVで反転され、NMOSトランジスタM11のゲートをローレベルにするので、出力トランジスタを構成するNMOSトランジスタM11をオフにする。
上記のように、コンデンサCが0VからNMOSトランジスタM31のしきい値電圧までの充電時間が遅延時間になる。この時間は、コンデンサCの容量と、抵抗素子R5の値でほぼ決定される。
NMOSトランジスタM31がオフすると、NMOSトランジスタM31のドレイン((A)のC点)はハイレベルとなり、NMOSトランジスタM22はオンするが、NMOSトランジスタM23がオンしているので、コンデンサCの充電は行なわれない。
また、NMOSトランジスタM31がオフしているので、NMOSトランジスタM33はオンとなり、NMOSトランジスタM33のドレイン((A)のD点)はローレベルとなり、NMOSトランジスタM24をオフにする。また、抵抗素子R6、インバータINVを介してNMOSトランジスタM11のゲートをハイレベルにするので、NMOSトランジスタM11はオンとなる。
上記のように、VDDが検出電圧より高い場合から低い場合に変化したときには遅延回路70は作動しない。
また、本発明を構成する金属薄膜抵抗体が適用される半導体装置は分割抵抗回路を備えた半導体装置に限定されるものではなく、金属薄膜抵抗体を備えた半導体装置であれば、本発明を適用することができる。例えば、本発明を構成する金属薄膜抵抗体は、抵抗体自体にレーザー光を照射して切断又は変質させて抵抗値を調整するための抵抗体として用いることもできる。
3 素子分離酸化膜
5 第1層間絶縁膜
7 金属材料パターン
9 高融点金属膜
11 配線パターン
13,17 プラズマCVD酸化膜
15 SOG膜
19 第2層間絶縁膜
21 接続孔
23 CrSi薄膜抵抗体
25 シリコン酸化膜
27 シリコン窒化膜
29 パッシベーション膜
31 配線用金属膜
33 高融点金属膜
35,39 レジストパターン
36 開口部
37 CrSi薄膜
41,43 CrSiN膜
44 第2層間絶縁膜
45 ポリシリコンパターン
46 第2層間絶縁膜
47 高融点金属膜
49 配線パターン
51 直流電源
53 負荷
55 定電圧発生回路
57 入力端子
59 基準電圧発生回路
61,62 演算増幅器
63 PチャネルMOSトランジスタ
65 出力端子
67 電圧検出回路
68 電流源
69 入力端子
70 遅延回路
71 出力端子
72 配線パターン
R1,R2 分割抵抗素子
Rbottom,RT0,RT1,…,RTm,Rtop 抵抗素子
RL0,RL1,…,RLm ヒューズ素子
NodeL,NodeM 端子
Claims (10)
- 絶縁膜上に金属薄膜抵抗体を備えた半導体装置の製造方法において、以下の工程(A)から(E)を含むことを特徴とする半導体装置の製造方法。
(A)下地絶縁膜上に、金属薄膜抵抗体の両端部の形成予定領域に対応して配線パターンを形成する工程、
(B)前記配線パターン上を含む前記下地絶縁膜上に平坦化された絶縁膜を形成する工程であって、この工程はSOG膜のコーティング処理及びエッチバック処理、並びにその上へのCVD絶縁膜の形成を含んでいる工程、
(C)前記平坦化された絶縁膜に、金属薄膜抵抗体の両端部の形成予定領域及び前記配線パターンに対応して接続孔を形成する工程、
(D)前記接続孔内を含み前記絶縁膜に対してArスパッタエッチング技術によりエッチング処理を施した後に前記絶縁膜上に金属薄膜を形成する工程、
(E)前記接続孔にも前記金属薄膜を残存させるように前記金属薄膜をパターニングして金属薄膜抵抗体を形成する工程。 - 前記工程(D)において、前記金属薄膜を5〜1000Åの膜厚に形成する請求項1に記載の製造方法。
- 前記工程(D)において、前記Arスパッタエッチング技術による前記絶縁膜に対するエッチング処理後に真空を破らずに連続して前記金属薄膜を形成する請求項1に記載の製造方法。
- Arスパッタエッチング技術による前記エッチング処理を熱酸化膜エッチング量換算で25Å以上の膜厚分だけ行なう請求項1から3のいずれかに記載の製造方法。
- 前記工程(A)において、前記配線パターンとして、金属材料パターンと前記金属材料パターンの少なくとも上面に形成された高融点金属膜からなるものを形成する請求項1から4のいずれかに記載の製造方法。
- 前記工程(A)において、前記配線パターンとして、ポリシリコンパターンと前記ポリシリコンパターンの少なくとも上面に形成された高融点金属膜からなるものを形成する請求項1から4のいずれかに記載の製造方法。
- 前記高融点金属膜を500〜3000Åの膜厚に形成する請求項5又は6に記載の製造方法。
- 前記工程(D)において、前記金属薄膜を無酸素雰囲気中で形成した後、連続して無酸素雰囲気中で前記金属薄膜上に金属窒化膜を形成し、
前記工程(E)において、前記金属窒化膜及び前記金属薄膜をパターニングして金属窒化膜パターン及び前記金属薄膜抵抗体からなる積層パターンを形成する請求項1から7のいずれかに記載の製造方法。 - 前記金属窒化膜を形成する際のスパッタガス中の窒素分圧が18〜90%である請求項8に記載の製造方法。
- 前記配線パターンは最上層の配線パターンである請求項1から9のいずれかに記載の製造方法。
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