JP4137719B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものであって、特に、その裏面に金(Au)配線を有する半導体装置に適用して有効な技術に関するものである。
【0002】
【従来の技術】
半導体装置の中には、その表面に形成された半導体素子の各部位と電気的に接続される電極を裏面に形成するものがある。
【0003】
例えば小信号MISFET(Metal Insulator Semiconductor Field Effect Transistor)の裏面電極についての開発が行われている。
【0004】
【発明が解決しようとする課題】
例えば、上記小信号MISFETにおいては、(1)ペレットに金箔を敷く工程を廃止しコストの低減を図る、また、(2)ボンディング時のスクラブを廃止しスループットの向上を図るため、裏面電極を構成する金(Au)の蒸着時に当該装置内で合金化(アロイ)できるプロセスが検討されている。
【0005】
しかしながら、上記開発技術においては、裏面電極を構成する金の蒸着後の熱負荷等に関する対策が施されていなかった。
【0006】
本発明者は、小信号MISFETやパワーMISFETの研究、開発に従事しており、これらの製品に関し、例えば0.9μm程度の厚さの金膜を用いて裏面電極を形成している。
【0007】
しかしながら、これらの製品に関し、裏面電極形成後に長期間放置した装置やプロービング工程においてマーキングしたインクのベーク処理を施した装置において剪断強度不良が見られた。
【0008】
この剪断強度とは、半導体チップ(ペレット、タブ)をダイパッド(タブフレーム)上に接着した後、ペレットに横方向から応力を加えペレットが剥離に至る強度をいう。
【0009】
剪断強度不良品は良品に比べて裏面電極−ダイパッド間抵抗が大きく、オーミック性が損なわれており、選別時の電気的特性不良となる可能性が高い。
【0010】
このような不良について本発明者が検討した結果、長期放置の製品や熱負荷が加わった製品においては、裏面電極表面にSi(シリコン)が拡散しやすく、拡散したSiやその酸化物がダイパッドとペレットとの接着の際の阻害膜となっていることが分かった。
【0011】
また、剪断強度の小さいものは、Si残り率が小さい。即ち、ペレットに横方向から応力を加え剥離させた場合、ペレットを構成する半導体であるSiがダイパッド上に残存する。しかしながら、剪断強度の小さいものは、裏面電極部が剥離の起点となり、ダイパッド上に残存するSiの面積が小さくなる。ペレット面積に対するダイパッド上に残存するSiの面積の割合をSi残り率という。
【0012】
さらに、上記不良は、結晶軸が(100)の半導体基板で確認され、例えば、結晶軸が(111)の半導体基板の裏面電極においては、半導体(Si)の拡散は問題となっていないため、裏面電極を構成する金属(合金)の結晶成長の状態も関与していると思われる。
【0013】
本発明の目的は、裏面電極表面への半導体、特に、Siの拡散を防止することにある。また、ペレットとダイパッドとの接着性を向上することにある。
【0014】
また、本発明の他の目的は、半導体装置の信頼性を向上させることにある。
【0015】
本発明の前記目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0016】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【0017】
本発明の半導体装置の製造方法は、半導体基板の表面に半導体素子が形成され、前記半導体基板の裏面に金(Au)を含む電極が形成された半導体装置の製造方法であって、前記電極の形成工程は、(a)前記半導体基板の前記裏面に前記電極の厚さの50%以上の厚さの第1金膜を形成する工程と、(b)前記(a)工程の後、前記第1金膜に熱処理を施す工程と、(c)前記(b)工程の後、前記第1金膜の上部に第2金膜を形成する工程と、を有するものである。
【0018】
本発明の半導体装置の製造方法は、半導体基板の表面に半導体素子が形成され、前記半導体基板の裏面に金(Au)を含む電極が形成された半導体装置の製造方法であって、前記電極の形成工程は、前記半導体基板の前記裏面を粗面化した後、その上部に金膜を形成することにより形成されるものである。
【0019】
前記半導体基板は、例えば結晶軸が(100)である。
【0020】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【0021】
(実施の形態1)
以下、本実施の形態の半導体装置の製造方法を図面を参照しながら説明する。図1および図2は、本実施の形態の半導体装置の製造方法を示す基板の要部断面図である。
【0022】
まず、図1に示すように、パワーMISFET等の半導体素子が形成された半導体基板1を準備する。
【0023】
このパワーMISFETを形成する工程を簡単に説明する。
【0024】
まず、例えばp型の単結晶シリコンからなる半導体基板(以下、単に「基板」という)1を用意し、基板1を熱酸化することによって、その表面に清浄なゲート酸化膜(ゲート絶縁膜)5を形成する。なお、必要に応じて、素子分離やウエルを形成してもよい。また、あらかじめチャネルインプラを行い、チャネル領域3を形成する。
【0025】
次いで、基板1上に多結晶シリコン膜を形成し、エッチングすることにより、ゲート電極7を形成する。次に、ゲート電極7の両側の基板1にn型不純物をイオン打込みし、n型半導体領域(ソース、ドレイン領域)9を形成する。
【0026】
次に、例えば酸化シリコン膜をCVD法により堆積することにより、層間絶縁膜11を形成し、n型半導体領域9上の層間絶縁膜11を適宜エッチングにより除去することによりコンタクトホールを形成する。
【0027】
次に、コンタクトホール内を含む層間絶縁膜11上に、導電性膜を埋め込むことによりプラグ13を形成する。
【0028】
この後、プラグ13上に必要に応じて配線や絶縁膜を形成してもよいが、ここではそれらの図示を省略する。また、最上層配線上には保護膜が形成される。
【0029】
その後、基板の表面(パワーMISFET形成側、保護膜側)を下側とし、基板の裏面を研磨し基板1を薄膜化する。次いで、基板の裏面をスピンエッチングした後、真空ベーク(熱処理)を施す。
【0030】
次いで、基板1の裏面に裏面電極15を形成する。この裏面電極15の形成工程を図2および図3を参照しながら詳細に説明する。
【0031】
まず、図2に示すように、金膜15aを0.3μm程度真空蒸着する。次いで、金膜15bを0.6μm程度を真空蒸着する。なお、ここでは制御性良く金膜を形成するため、2回の真空蒸着により合計0.9μmの金膜を形成したが、1回の蒸着で0.9μmの金膜を形成してもよい。
【0032】
次いで、図3に示すように、基板を例えば40分程度かけて435℃まで昇温する。次いで、435℃で10分程放置した後、40分程度かけて放冷する。この熱処理により金膜15aおよび15bのすべて、もしくは基板1側の一部が基板を構成するSi(シリコン)と合金化(Au−Siアロイ化)する。なお、図2において合金化した部分の図示は省略してある。
【0033】
次いで、金膜15b上にさらに金膜15cを0.3μm程度真空蒸着し、放冷する。なお、図3は、金膜の蒸着パワーと蒸着時間の関係、加熱温度と加熱時間の関係を示す図である。また、Aは加熱温度、Bは昇温時間、Cはアロイ前の蒸着金の膜厚、Dは放冷時間である(図4および図10において同じ)。
【0034】
このように、本実施の形態によれば、金膜をある程度の厚さ(この場合、0.9μm)堆積した後、熱処理(合金化)を施したので、Siの拡散を低減でき、後述するようにペレットの剪断強度を確保することができる。この場合、剪断試験におけるSi残り率は98.6%であった。
【0035】
ここで熱処理(合金化)前の金膜の厚さは、金膜の蒸着膜厚計(この場合、0.3+0.9+0.3=1.2μm)の50%以上であることが望ましい。また、より好ましくは75%以上である。
【0036】
これに対して、図4に示す条件で金の蒸着を行った場合は、剪断試験におけるSi残り率が低かった。図4は、本実施の形態の効果を示すための金膜の蒸着パワーと蒸着時間の関係、加熱温度と加熱時間の関係を示す図である。
【0037】
即ち、図4に示すように、金膜15aを0.3μm程度真空蒸着した後、熱処理(合金化)を施し、その後、金膜15bを0.3μm程度真空蒸着し、さらに、金膜15cを0.6μm程度を真空蒸着した場合は、剪断試験におけるSi残り率が低かった。
【0038】
具体的には、金膜15aを0.3μm程度真空蒸着した後、基板を例えば20分程度かけて340℃まで昇温する。次いで、340℃で10分程放置した後、20分程度かけて放冷する。この熱処理により金膜15aのすべて、もしくは基板1側の一部が基板を構成するSi(シリコン)と合金化(アロイ化)する。
【0039】
次いで、金膜15a上にさらに金膜15bおよび15cを、それぞれ0.3μm、0.6μm程度真空蒸着し、放冷する。この場合は、剪断試験におけるSi残り率が低かった。
【0040】
従って、熱処理(合金化)前の金膜の膜厚を大きくすることによりSiの拡散が抑制されることが分かる。この理由について考察すると、以下の2点が挙げられる。
【0041】
まず、熱処理(合金化)後の金膜の蒸着時の輻射熱の低減が考えられる。即ち、図3に示すように、金膜15cの蒸着時には、ヒーターのスイッチはオフ(OFF)状態となり基板自身に熱負荷は加わっていないが、金のターゲットには、金粒子が蒸発(飛散)し易いように熱が加わっている。このターゲットからの輻射熱の影響により基板温度が上昇し、Siが金や金とSiの合金の粒界を介して拡散することが考えられる。
【0042】
従って、熱処理(合金化)後の金膜の蒸着時間が長い、言い換えれば、熱処理(合金化)後に蒸着すべき金膜の膜厚が大きいほど、輻射熱の影響を受けSiが拡散し易くなる。
【0043】
これに対し、本実施の形態においては、熱処理(合金化)前にトータル金膜の50%以上(より好ましくは75%以上)の成膜を行っているので、その後の成膜時間を短縮でき、輻射熱によるSiの拡散を低減できる。
【0044】
さらに、連続する蒸着の膜厚が大きいほど、金膜の表面に拡散するSi量は少なくなると考えられる。
【0045】
まず、結晶軸が(100)のSi基板からの金膜の蒸着成長は、Volmer−Weber型の成長をしているものと考えられる。図5の(a)〜(d)に、Volmer−Weber型の成長の様子を模式的に示す。Volmer−Weber型の成長は、図示するように、まず、金の粒子が基板上に到達した後、表面拡散し核が形成され(a)、その核を中心に金が成長し島状となり、また、各島が合体する(b)。その後、個々の島がさらに成長し(c)、基板に対しほぼ垂直の粒界を有する結晶粒(グレイン)が複数形成される(d)。
【0046】
このような成長に際し、蒸着(デポ)中はグレインの粒界に比べ、金の表面のエネルギー(化学ポテンシャル)が大きい。従って、Auはエネルギーの低いグレイン粒界に拡散し、ストレスを緩和させる。
【0047】
しかし、蒸着を中止するとAuの表面エネルギーが低下し、グレイン粒界からAuが沸き上がる。
【0048】
従って、粒界拡散するSiも、蒸着中は、グレイン粒界へ、蒸着の中止後は、Au膜の表面に拡散すると考えられる。
【0049】
従って、熱処理(合金化)前に薄いAu膜しか形成されていないと、その表面には、多数のSiが沸き出ていると考えられる。
【0050】
これに対し、本実施の形態においては、2度の蒸着を行っているとはいえ、熱処理(合金化)前にトータル金膜の50%以上(より好ましくは75%以上)の成膜を行っているので、Siの拡散を低減できる。
【0051】
ここで、トータル膜厚とは、蒸着金の膜厚の総和で、裏面電極の厚さとほぼ同程度である。
【0052】
このように、金膜15a、15bおよび15cからなる裏面電極15を形成した後、ウエハ状態の基板1の各チップにプローブ試験を施し、不良チップをマーキングする。このマーキングインクを定着させるため熱処理(インクベーク)を行う。このインクベークの際にもSiが拡散する恐れがあるが、本実施の形態によれば、あらかじめSiの拡散が抑制されているため、インクベークの際のSiの拡散も低減できる。
【0053】
次いで、ウエハ状態の基板1をダイシング(個片化)することにより複数の半導体チップ(ペレット)23を形成する。
【0054】
次いで、図6および図7に示すように、リードフレーム20上にペレット23を接着する。このリードフレームはダイパッド部20aとリード部20bよりなり、それぞれの表面には銀(Ag)メッキ21が施されている(図7参照)。図6は、本実施の形態の半導体装置の製造方法を示す基板の要部斜視図であり、図7は、本実施の形態の半導体装置の製造方法を示す基板の要部断面図であり、図6のA−A断面部に対応する。
【0055】
リードフレーム20を400℃〜460℃に加熱しながら、ダイパッド部20a上にペレットを押しつけ、Si、AuおよびAgを共晶合金化し、ペレットをダイパッド部20a上に溶着する(ダイボンディング)。25は、共晶合金化部である。
【0056】
次いで、ペレットの表面のパッド部とリード部とをワイヤ27で接続する(ワイヤボンディング)。このパッド部は、最上層配線が保護膜から露出した部分である。
【0057】
ダイボンディングを行った後、例えば、ペレットに横方向から力を加えペレットが剥離に至る応力を測定する。また、剥離した際のダイパッド部20a上の剥離痕を検証する。
【0058】
即ち、ペレットがその厚さの途中で剥離した場合は、剥離痕がSiとなり、Si残り率が100%となる。それに対し、裏面配線(15a、15b、15c)部で剥離した場合は、剥離痕が金となりSi残り率が0%となる。このSi残り率が大きいと剪断強度が大きくなる。
【0059】
裏面電極表面や裏面電極中にSiもしくはその酸化物が析出している場合には、これらが阻害膜となりSi残り率が低下する。図8にペレット裏面のSiおよび酸素(O)のペレット裏面のオージェ分析強度とSi濡れ率(残り率)の関係を示す。(a)は、Siについて、(b)は、酸素についてのグラフである。Si残り率が大きいほど、Siや酸素の表面濃度が小さくなることが分かる。ちなみに、Si残り率の規格は例えば50%以上である。
【0060】
このように、本実施の形態によれば、Siの拡散を抑制できるため、Si残り率を大きくでき、規格を遵守することができる。
【0061】
次いで、インクベーク温度とペレット裏面のSiのオージェ分析強度との関係を図9に示す。図に示すように、インクベーク温度が上昇するに従ってSiの強度が大きくなっている。また、一定のインクベーク温度について比較するとベーク時間が長い方がSiの強度が大きい。インクベーク時間は、70分、90分および110分の各仕様のものについて検討した。
【0062】
しかしながら、本実施の形態によれば、Siの拡散を抑制できるため、インクベークを行っても、Si残り率を大きくでき、剪断強度を確保することができる。
【0063】
次いで、熱処理(合金化)温度と昇温速度等について考察する。図10は、熱処理(合金化)温度および昇温速度等とSi残り率等の関係を示す図表である。
【0064】
(a)は、上記実施の形態の場合に対応する。(b)は、昇温時間および放冷時間を20分と短くした場合、(c)は、昇温時間および放冷時間を20分と短くし、さらに、加熱温度を280℃と低くした場合を示す。なお、金膜15a、15bおよび15cの膜厚と熱処理(合金化)のタイミングは、(a)の場合と同様である。
【0065】
(a)において、インクベークを行わなかった場合は、Si残り率は98.6%であり、インクベークを行った場合は、Si残り率は98.7%であった。即ち、本実施の形態の裏面電極の蒸着方法によれば、インクベークの有無に関わらず、Si残り率を大きくすることができた。また、この場合、歩留まりは99.30%であり、VSDF不良率は0%であった。このVSDFは裏面電極をソース電極として使用する小信号MISFETにおける電気的特性検査項目の一つで、あるドレイン電流値におけるソース−ドレイン間順方向電圧である。剪断強度不良品は良品に比べ、裏面電極−ダイパッド間抵抗が大きいため、VSDF不良率が高くなる。即ち、このVSDF不良率とは、剪断強度不良の程度を反映すると考えられる。
【0066】
(b)において、インクベークを行わなかった場合は、Si残り率は97.5%であり、インクベークを行った場合は、Si残り率は96.3%であった。また、歩留まりは99.10%であり、VSDF不良率は0%であった。従って、ゆっくりと昇温し、また、放冷時間を長く確保した(a)の方が装置の特性が向上していることがわかる。
【0067】
(c)において、インクベークを行わなかった場合は、Si残り率は98.0%であり、インクベークを行った場合は、Si残り率は97.7%であった。また、歩留まりは98.70%であり、VSDF不良率は0%であった。
【0068】
これらの比較試験から、加熱温度が高い方が歩留まりは向上するが、この場合は、昇温時間および放冷時間を長く確保し、ゆっくり昇温し、また、完全に冷ます方が良いことが分かる。
【0069】
(実施の形態2)
本実施の形態においては、裏面電極の形成前に基板の裏面を粗面化し、金膜の成長状態を変えることにより、Siの拡散の通路となる結晶粒界を低減する。なお、基板1の裏面のスピンエッチング後の真空ベーク(熱処理)の工程までは、実施の形態1と同様であるため、その説明を省略する。
【0070】
上記真空ベーク後、基板1の裏面を粗面化する。具体的には、CF4(四フッ化炭素)処理を行うことにより粗面化する。
【0071】
次いで、粗面化された基板の裏面上に、金膜15aを例えば0.3μm程度蒸着する。この際、基板の裏面は粗面化されているため、金膜の成長方向が、結晶軸が(100)の基板(Si)の影響を受けず、ランダムな方向に成長すると考えられる。
【0072】
例えば、結晶軸(100)の基板上に成長する場合のAuのエピタキシィ関係が崩れ、アモルファスに近い状態でAuが成長すると考えられる。
【0073】
その結果、Siの拡散経路となる結晶粒界(図5を参照しながら説明したデンドライド間の経路)が減少し、Siの拡散を抑制できる。
【0074】
その後、例えば熱処理(合金化)を施し、さらに、0.6μm程度の金膜15bおよび0.3μm程度の金膜15cを蒸着する。
【0075】
この際の金膜の成長も、下層の金膜15aのエピタキシィ関係が崩れているため、アモルファスに近い状態でAuが成長すると考えられる。
【0076】
このように、本実施の形態によれば、裏面電極を構成する金属の成長の前に基板の裏面を粗面化し、その結晶軸の影響を低減したので、成長する金属の結晶粒界を低減でき、基板を構成する半導体の裏面電極表面への拡散を防止することができる。
【0077】
以上、発明者によってなされた本発明を、実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0078】
特に、前述の実施の形態においては、パワーMISFETを例に説明したが、かかる素子に限定されるものではなく、ペレットの裏面電極側をダイパッドに接着させる半導体装置に広く適用することができる。
【0079】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【0080】
裏面電極を有する半導体装置の形成において、半導体基板の裏面に裏面電極の厚さの50%以上の厚さの第1金膜を形成した後、熱処理を施し、さらに、第1金膜の上部に第2金膜を形成したので、裏面電極表面への半導体、特に、Siの拡散を防止することができる。その結果、ペレットとダイパッドの接着性を向上させることができる。また、半導体装置の信頼性を向上させることができる。また、半導体装置の歩留まりを向上させることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1である半導体装置の製造方法を示す基板の要部断面図である。
【図2】本発明の実施の形態1である半導体装置の製造方法を示す基板の要部断面図である。
【図3】金膜の蒸着パワーと蒸着時間の関係、加熱温度と加熱時間の関係を示す図である。
【図4】本発明の実施の形態1の効果を示すための金膜の蒸着パワーと蒸着時間の関係、加熱温度と加熱時間の関係を示す図である。
【図5】(a)〜(d)は、Volmer−Weber型の成長の様子を模式的に示す図である。
【図6】本発明の実施の形態1である半導体装置の製造方法を示す基板の要部斜視図である。
【図7】本発明の実施の形態1である半導体装置の製造方法を示す基板の要部断面図である。
【図8】ペレット裏面のSiおよび酸素(O)のペレット裏面のオージェ分析強度とSi濡れ率(残り率)の関係を示す図(グラフ)である。
【図9】インクベーク温度とペレット裏面のSiのオージェ分析強度との関係を示す図(グラフ)である。
【図10】熱処理(合金化)温度および昇温速度等とSi残り率等の関係を示す図表である。
【符号の説明】
1 半導体基板(基板)
3 チャネル領域
5 ゲート酸化膜
7 ゲート電極
9 n型半導体領域
11 層間絶縁膜
13 プラグ
15 裏面電極
15a 金膜
15b 金膜
15c 金膜
20 リードフレーム
20a ダイパッド部
20b リード部
21 銀メッキ
23 ペレット
25 共晶合金化部
27 ワイヤ
Claims (12)
- 半導体基板の表面に半導体素子が形成され、前記半導体基板の裏面に金(Au)を含む電極が形成された半導体装置の製造方法であって、
前記電極の形成工程は、
(a)前記半導体基板の前記裏面に前記電極の厚さの50%以上の厚さの第1金膜を形成する工程と、
(b)前記(a)工程の後、前記第1金膜に熱処理を施す工程と、
(c)前記(b)工程の後、前記第1金膜の上部に第2金膜を形成する工程と、
(d)前記(c)工程の後、前記半導体基板を個片化し、半導体チップを形成する工程と、
(e)前記半導体チップをリードフレームのダイパッド上に溶着する工程と、
を有することを特徴とする半導体装置の製造方法。 - シリコンを含む半導体基板の表面に半導体素子が形成され、前記半導体基板の裏面に金を含む電極が形成された半導体装置の製造方法であって、
前記電極の形成工程は、
(a)前記半導体基板の前記裏面に前記電極を構成する第1金膜を蒸着する工程と、
(b)前記(a)工程の後、熱処理を施し、前記半導体基板に含まれるシリコンと前記第 1 金膜とを合金化させる工程と、
(c)前記(b)工程の後、前記第1金膜の上に前記電極を構成する第2金膜を蒸着する工程と、
(d)前記(c)工程の後、前記半導体基板を個片化し、半導体チップを形成する工程と、
(e)前記半導体チップをリードフレームのダイパッド上に溶着する工程と、
を有し、
前記第1金膜の厚さは前記電極の厚さの50%以上であることを特徴とする半導体装置の製造方法。 - 前記リードフレームの表面には銀メッキが形成されていることを特徴とする請求項2記載の半導体装置の製造方法。
- 前記半導体チップの裏面に形成された前記第2金膜と前記リードフレーム表面の銀メッキとが直接接触することを特徴とする請求項3記載の半導体装置の製造方法。
- 前記(e)工程において、前記第2金膜、前記銀メッキおよび前記半導体基板中のシリコンの共晶合金が形成されることを特徴とする請求項3記載の半導体装置の製造方法。
- 前記半導体素子はパワーMISFETであることを特徴とする請求項2記載の半導体装置の製造方法。
- 前記第1金膜の厚さは前記電極の厚さの75%以上であることを特徴とする請求項2記載の半導体装置の製造方法。
- シリコンを含む半導体基板の表面に半導体素子が形成され、前記半導体基板の裏面に金を含む電極が形成された半導体装置の製造方法であって、
前記電極の形成工程は、
(a)前記半導体基板の前記裏面に前記電極を構成する第1金膜を蒸着する工程と、
(b)前記第1金膜上に前記電極を構成する第2金膜を蒸着する工程と、
(c)前記(b)工程の後、熱処理を施し、前記半導体基板に含まれるシリコンと前記第1金膜および第2金膜とを合金化させる工程と、
(d)前記(c)工程の後、前記第2金膜の上に前記電極を構成する第3金膜を蒸着する工程と、
(e)前記(d)工程の後、前記半導体基板を個片化し、半導体チップを形成する工程と、
(f)前記半導体チップをリードフレームのダイパッド上に溶着する工程と、
を有し、
前記第1金膜および第2金膜の厚さの合計は前記電極の厚さの50%以上であることを特徴とする半導体装置の製造方法。 - 前記リードフレームの表面には銀メッキが形成されていることを特徴とする請求項8記載の半導体装置の製造方法。
- 前記(f)工程において、前記第3金膜、前記銀メッキおよび前記半導体基板中のシリコンの共晶合金が形成されることを特徴とする請求項9記載の半導体装置の製造方法。
- 前記半導体素子はパワーMISFETであることを特徴とする請求項8記載の半導体装置の製造方法。
- 前記第1金膜および第2金膜の厚さの合計は前記電極の厚さの75%以上であることを特徴とする請求項8記載の半導体装置の製造方法。
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