JP2004103919A

JP2004103919A - 半導体ウェーハ及びその製造方法並びに半導体装置

Info

Publication number: JP2004103919A
Application number: JP2002265305A
Authority: JP
Inventors: Gen Ebara; 江原　玄; Yuji Fujii; 藤井　裕二; Takashi Ihayazaka; 伊早坂　尚; Hirokazu Yamamoto; 山本　洋和
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-09-11
Filing date: 2002-09-11
Publication date: 2004-04-02

Abstract

【課題】薄仕上げの反りが小さい金属電極膜付き半導体ウェーハを得る。また、半導体ウェーハ主面に半導体素子を形成した薄型化された半導体ウェーハに、反りを発生させることなく、半導体ウェーハ裏面に、金属電極膜を形成する半導体ウェーハの製造方法を提供する。
【解決手段】半導体ウェーハの第１の主面（表面）に半導体素子が形成され、前記半導体ウェーハの第２の主面（裏面）に電極膜が形成された半導体ウェーハにおいて、前記電極膜は前記半導体ウェーハの第２の主面（裏面）側にチタン（Ｔｉ）層を介して金（Ａｕ）層が形成された構造になっていることを特徴とする。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体ウェーハ及びその製造方法並びに半導体装置に関し、特に、薄仕上げの半導体ウェーハの第１の主面（表面）に半導体素子を形成し、前記表面に半導体素子を形成した半導体ウェーハの第２の主面（裏面）に電極膜を形成する技術に適用して有効な技術に関する。
【０００２】
【従来の技術】
従来、半導体装置の製造方法として、半導体ウェーハ主面に半導体素子を形成した後、半導体ウェーハ裏面薄仕上げ加工し、半導体ウェーハ裏面に半導体装置裏面電極を形成する処理方法がある。更に、半導体装置として機能させる半導体チップサイズに切断加工する方法がある。
【０００３】
最近、ＩＣカードに代表されるように、薄型パッケージに半導体装置（半導体チップ）を実装する要求が高まり、裏面電極なしメモリ系ＩＣ、ＬＳＩでは、半導体チップ厚さ５０μｍ厚が要求されている。
【０００４】
一方、電気伝導キャリアを半導体チップの厚さ方向に移動することで、半導体素子動作をするトランジスタ構造の裏面電極を有する半導体装置においても、半導体チップ厚さ１００μｍ以下が要求されている。薄型パッケージに実装する半導体チップ厚さ１００μｍ以下に関する半導体チップは、例えば、特開平１０−９２７７８号公報、特開２００２−１００５８９号公報等に開示されている。
【０００５】
前記公報等の文献に記載される半導体装置の製造技術は、半導体ウェーハ主面に半導体素子を形成した半導体ウェーハ裏面を薄仕上げ加工後に、半導体ウェーハ基板裏面から、電極を引き出す必要のある半導体装置の製造方法に関するものである。
【０００６】
特に、半導体ウェーハ径が大口径化し、半導体ウェーハ仕上げ厚さが１００μｍ以下に薄型化した際に発生する半導体ウェーハ割れや、欠けの課題を解決する方法に関するものである。
【０００７】
具体的には、半導体ウェーハ裏面に電極膜を蒸着後、その裏面電極膜に電気導電性粘着テープを貼り付け、この電気導電性テープを貼り付けた状態で、半導体チップサイズにダイシングする。更に、この電気導電性テープを貼り付けた状態で、半導体チップをダイボンディングする。
【０００８】
半導体ウェーハ裏面に電極膜を蒸着後に、電気導電性テープを貼り付けた状態で、１００μｍ以下に薄型化した半導体ウェーハをハンドリングできることから、薄型化した半導体ウェーハの割れ欠けを防止できる。
【０００９】
また、前記半導体ウェーハ、例えば、パワーＭＯＳトランジスタは、組み立て工程で、はんだによるペレット付けと、Ａｇペーストによるペレット付けの２通りの方法がある。そこで、両方のペレット付け方法に対応できるように、裏面電極膜はＴｉ−Ｎｉ−Ａｕ（ＴＮＡ）構造になっている。
【００１０】
【発明が解決しようとする課題】
前記半導体ウェーハの裏面電極膜、例えば、パワーＭＯＳトランジスタの裏面電極膜は、Ｔｉ−Ｎｉ−Ａｕ（ＴＮＡ）構造では、Ｔｉ薄膜はＳｉ基板との接触をオーミック接続にする電極層及びバリヤ層であり、Ｎｉ薄膜ははんだ中のＳｎと合金化して接着するための層及びはんだがＴｉ層に直接接触しないようにするためのバリヤ層である。また、Ａｕ薄膜はＮｉ薄膜の酸化を防止するための層及びはんだの濡れ性を向上させるための層である。
【００１１】
前記パワーＭＯＳトランジスタのオン抵抗を低減するために、Ｓｉ基板の厚さを薄く（例えば１６０μｍ以下）すると、前記Ｎｉ薄膜の膜応力が６００〜７００メガパスカル（ＭＰａ）と大きくなって、Ｓｉウェーハの反りが大きくなってしまう。Ｓｉウェーハの反りが大きくなると、プローブ検査装置やバンプボンディング装置で自動搬送できなくなるという問題があった。
【００１２】
本発明の目的は、薄仕上げの反りが小さい（ほとんどない）電極膜付き半導体ウェーハを得ることが可能な技術を提供することにある。
【００１３】
本発明の他の目的は、半導体ウェーハ主面に半導体素子を形成した薄型化された半導体ウェーハに、反りを発生させることなく（反りを防止する）、半導体ウェーハ裏面に、金属電極膜を形成する半導体装置製造方法を提供することにある。
【００１４】
本発明の前記ならびに、その他の目的と新規な特徴は、本明細書の記述及び添付図面により明らかにする。
【００１５】
【課題を解決するための手段】
本願において開示される発明の概要を簡単に説明すれば、次の通りである。
【００１６】
第１の発明は、半導体ウェーハの第１の主面（表面）に半導体素子が形成され、前記半導体ウェーハの第２の主面（裏面）に電極膜が形成された半導体ウェーハにおいて、電極膜は前記半導体ウェーハの第２の主面（裏面）側にチタン（Ｔｉ）層を介して金（Ａｕ）層が形成された構造になっていることを特徴とする。
【００１７】
第２の発明は、半導体ウェーハの第１の主面（表面）に半導体素子を形成する第１の工程と、前記第１の工程後、前記半導体ウェーハの第２の主面（裏面）に電極膜を形成する第２の工程を具備する半導体ウェーハの製造方法において、前記第２の工程は、前記半導体ウェーハの第２の主面（裏面）を研削し、その後裏面をウェットエッチングし、その後裏面を粗面化処理し、その上にチタン（Ｔｉ）膜を形成し、その上に金（Ａｕ）膜を形成する工程からなることを特徴とする。
【００１８】
第３の発明は、前記第２の発明の半導体ウェーハの製造方法において、半導体ウェーハ裏面を加工する工程は、研削加工方法、研磨加工方法、化学的エッチング加工方法、物理化学的エッチング方法若しくは、これらの方法を２つ以上組み合わせた方法であることを特徴とする。
【００１９】
第４の発明は、前記第２又は第３の発明の半導体ウェーハの製造方法において、前記半導体ウェーハ裏面に電極膜を形成する工程は、真空蒸着方法、スパッタリング方法、イオンプレーティング方法、メッキ方法のいずれかであることを特徴とする。
【００２０】
第５の発明は、半導体基板の第１の主面（表面）に半導体素子が形成され、前記半導体基板の第２の主面（裏面）に電極膜が形成された半導体チップと、該半導体チップの外部電極と電気的に接続されたリードと、前記半導体チップの外部電極と電気的に接続された接続が樹脂で封止された半導体装置において、前記半導体基板の第２の主面（裏面）に電極膜（裏面電極膜）は、前記半導体ウェーハの第２の主面（裏面）側にチタン（Ｔｉ）層を介して金（Ａｕ）層が形成された構造になっていることを特徴とする。
【００２１】
前記本願発明の手段によれば、半導体基板の第２の主面（裏面）の裏面電極をＴｉ−Ａｕ裏面電極成膜とすることにより、薄仕上げの反りが小さい（ほとんどない）電極膜付き半導体ウェーハを得ることができる。
【００２２】
また、裏面電極膜形成前後の半導体ウェーハのハンドリング時においても、半導体ウェーハにチッピングや割れを生じさせることなく、高品質な薄型半導体ウェーハの裏面電極膜を形成することができる。
【００２３】
【発明の実施の形態】
以下、本発明について、図面を参照して実施形態（実施例）とともに詳細に説明する。
【００２４】
（実施形態１）
本発明による実施形態１は、特に限定されないが、例えば半導体チップ裏面にＡｕ電極膜を有するパワーＭＯＳＦＥＴに本発明を適用したものである。
【００２５】
図１は本発明の実施形態１のパワーＭＯＳＦＥＴ素子を有する半導体シリコンウェーハの要部の概略構成を示す断面図である。図１において、１は半導体シリコンウェーハ（以下、Ｓｉウェーハと称する）、２はゲート絶縁膜、３はゲート電極、４はチャネルインプラ層、５はソースインプラ層、６はＣＯＮＴインプラ層、７は層間絶縁膜、８は第１層配線（ＴｉＷ）、９は第２層配線（Ａｌ）、１０はパッシベーション膜（ＰｉＱ）、１１はＴｉ裏面電極膜、１２はＡｕ裏面電極膜である。
【００２６】
本実施形態１のパワーＭＯＳＦＥＴ素子を有するＳｉウェーハは、図１に示すように、Ｓｉウェーハ１の第１の主面（表面）にゲート絶縁膜２が形成され、その上にゲート電極３が形成されている。チャネルインプラ層４の上にソースインプラ層５が形成され、ＣＯＮＴ（接続用）インプラ層６が形成されている。前記ゲート電極３、ソースインプラ層５の上に層間絶縁膜７が形成されている。前記ＣＯＮＴインプラ層６及び層間絶縁膜７の上に第１層配線（ＴｉＷ）８が形成され、その上に第２層配線（Ａｌ）９が形成されている。前記第２層配線（Ａｌ）９の所定領域以外はパッシベーション膜（ＰｉＱ）１０が施されている。
【００２７】
前記Ｓｉウェーハ１の第２の主面（裏面）はＴｉ裏面電極膜１１が形成され、その上にＡｕ裏面電極膜１２が形成されている。
【００２８】
前記実施形態１のＳｉウェーハ１の表面上にパワーＭＯＳＦＥＴ素子を形成する製造工程を説明すると、以下の通りである。
【００２９】
前記Ｓｉウェーハ１の表面上にパワーＭＯＳＦＥＴ素子を形成する半導体素子形成工程は、図１に示すように、Ｓｉウェーハ１の第１の主面（表面）にゲート絶縁膜２を形成し、その上にゲート電極３を形成する。また、前記Ｓｉウェーハ１の表面上にチャネルインプラ層４を形成する。このチャネルインプラ層４の上にソースインプラ層５を形成し、ＣＯＮＴインプラ層６を形成する。前記ゲート電極３、ソースインプラ層５の上に層間絶縁膜７を形成する。前記ＣＯＮＴインプラ層６及び層間絶縁膜７の上に第１層配線（ＴｉＷ）８を形成し、その上に第２層配線（Ａｌ）９を形成する。前記第２層配線（Ａｌ）９の所定領域以外はパッシベーション膜（ＰｉＱ）１０を形成する。
【００３０】
図２は前記本実施形態１のＳｉウェーハ１の裏面上に裏面電極を形成する製造工程の処理フロー図である。
【００３１】
図２に示すように、前記パワーＭＯＳＦＥＴ素子が形成されたＳｉウェーハ１の裏面を研削加工し、Ｓｉウェーハ１を薄仕上げ加工する（工程１０１）。次に、前記Ｓｉウェーハ裏面のウェットエッチングを行い（工程１０２）、前記Ｓｉウェーハ裏面の粗面化処理を行う（工程１０３）。次に、Ｓｉウェーハ裏面にＴｉ−Ａｕ裏面電極膜を形成する（工程１０４）。
【００３２】
以下にＴｉ−Ａｕ裏面電極成膜工程１０４について説明する。
【００３３】
図３は前記本実施形態１のＴｉ−Ａｕ裏面電極成膜に用いたスパッタ成膜装置の外観図、図４は図３のスパッタ成膜装置のチャンバ構成を示す図、図５はＴｉ−Ａｕ裏面電極成膜のプロセス温度イメージを示す図である。
【００３４】
前記Ｔｉ−Ａｕ裏面電極成膜に用いたスパッタ成膜装置は、図３に示すように、ロードロックチャンバ３０１、スパッタチャンバ３０２、カセット室３０３、及び操作パネル３０４を備えている。前記スパッタチャンバ３０２は、図４に示すように、複数のチャンバＳ２、Ｓ３、Ｓ４、Ｓ５からなっている。また、カセット室３０３はロードセット室Ｃ１とアンロードセット室Ｃ６とからなっている。
【００３５】
本実施形態１のＴｉ−Ａｕ裏面電極成膜工程１０４のプロセスは、表１に示すＴｉ−Ａｕ裏面電極スパッタ成膜条件で、図５に示すプロセス温度イメージ図に従ったシーケンスに基づいて行う。
【００３６】
【表１】

【００３７】
すなわち、前記図４に示すチャンバＳ３、Ｓ４（Ｎｉ室）が２５０℃に設定されており、このチャンバＳ３、Ｓ４（Ｎｉ室）で、前記その表面上にパワーＭＯＳＦＥＴ素子が形成されたＳｉウェーハ１を７０秒間真空加熱する。その後、チャンバＳ２でＴｉ層（Ｔｉ裏面電極膜）１１を成膜し、その後チャンバＳ５でＡｕ層（Ａｕ裏面電極膜）１２の成膜を連続成膜シーケンスで行う。
【００３８】
例えば、Ｔｉ厚さ１００ｎｍ、Ａｕ厚さ１００ｎｍとした前記本実施形態１の試料のＴｉ−Ａｕ裏面電極成膜の電子顕微鏡像（ＳＥＭ像）を図６に示す。図６（ａ）は断面図、図６（ｂ）は平面図である。
【００３９】
また、Ｔｉ厚さ１００ｎｍ、Ｎｉの厚さ１００ｎｍ、Ａｕ厚さ１００ｎｍとした従来の試料１のＴｉ−Ｎｉ−Ａｕ裏面電極成膜の電子顕微鏡像（ＳＥＭ像）を図７に示し、従来のＴｉ厚さ１００ｎｍ、Ｎｉの厚さ２００ｎｍ、Ａｕ厚さ１００ｎｍとした従来の試料２のＴｉ−Ｎｉ−Ａｕ裏面電極成膜の電子顕微鏡像（ＳＥＭ像）を図８に示す。図７（ａ）及び図８（ａ）は断面図、図７（ｂ）及び図８（ｂ）は平面図である。
【００４０】
前記本実施形態のＴｉ−Ａｕ裏面電極成膜の試料では、図６に示すように、ＴｉＡｕ層の厚さは２００ｎｍであった。これに対して、図７に示すように従来の試料１のＴｉ−Ｎｉ−Ａｕ裏面電極成膜のＴｉＮｉＡｕ層の厚さは、図７に示すように２８０ｎｍであり、従来の試料２のＴｉ−Ｎｉ−Ａｕ裏面電極成膜のＴｉＮｉＡｕ層の厚さは、図８に示すように４００ｎｍであった。
【００４１】
このように、本実施形態のＴｉ−Ａｕ裏面電極成膜のＴｉＡｕ層の厚さは、従来の試料１及び２のＴｉ−Ｎｉ−Ａｕ裏面電極成膜のＴｉＮｉＡｕ層の厚さよりも薄く強固に結合していることがわかる。これにより、半導体ウェーハ主面に半導体素子を形成した薄型化された半導体ウェーハに、反りを発生させることなく（反りを防止する）、半導体ウェーハ裏面に、裏面電極膜を形成することができる。
【００４２】
前記Ｓｉウェーハ１の裏面を加工する工程は、研削加工方法、研磨加工方法、化学的エッチング加工方法、物理化学的エッチング方法若しくは、これらの方法を２つ以上組み合わせた方法であってもよい。
【００４３】
また、前記Ｓｉウェーハ１の裏面に電極膜を形成する工程は、真空蒸着方法、スパッタリング方法、イオンプレーティング方法、メッキ方法のいずれかであってもよい。しかし、真空蒸着装置の場合は現状では人間の手作業で前記Ｓｉウェーハ１を治具にセットしており、スパッタ装置の場合は、前記Ｓｉウェーハ１をロボット搬送で治具にセットしているため、スパッタ方式の方が好ましい。
【００４４】
このようにして薄仕上げの反りが小さい（ほとんどない）金属電極膜付き半導体ウェーハを得ることができる。
【００４５】
なお、前記本実施形態の試料のＴｉ−Ａｕ裏面電極成膜ではＴｉ厚さ１００ｎｍ、Ａｕ厚さ１００ｎｍとしたが、これに限定されものではなく、本発明においては、例えば、Ｔｉ厚さ１０ｎｍ〜１０００ｎｍ、Ａｕ厚さ１０ｎｍ〜１０００ｎｍとしても前記本実施形態１の試料と同様の作用効果が得られた。
【００４６】
（実施形態２）
本実施形態２は、前記本実施形態１のＴｉ−Ａｕ裏面電極成膜付きＳｉウェーハを使用したパワーＭＯＳＦＥＴ素子からなる半導体装置である。このパワーＭＯＳＦＥＴ素子の半導体装置の組み立て工程の処理フローを図９に示す。
【００４７】
本実施形態２の半導体装置の組み立ては、まず、前記本実施形態１のＴｉ−Ａｕ裏面電極成膜付きＳｉウェーハ１のゲート電極３の外部電極及びソース電極の外部電極のそれぞれの上にスタッドバンプを形成する（工程２０１）、その後、ダイシングして（工程２０２）、個々の半導体チップに分離する（工程２０３）。
【００４８】
次に、リードフレーム上に前記半導体チップをＡｇペーストで取り付け（工程２０４）、それを樹脂でモールドする（工程２０５）。その後、マークを付け（工程２０６）、前記リードフレームを切断してリード成形を行い（工程２０７）、図１０（外観図）に示すようなパワーＭＯＳＦＥＴ素子２０が完成される。その等価回路を図１１に示す。図１０及び図１１において、２１、２２、２３はソースリード、２４はゲートリード、２５はドレインリード、２６はモールド樹脂（レジン）、２７はマークである。
【００４９】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるパワーＭＯＳＦＥＴ素子を有する半導体ウェーハ及びその製造並びに半導体装置に適用した場合について説明したが、それに限定されるものではなく、例えば、通常のＭＯＳＦＥＴやバイポーラトランジスタ等のような、他の素子を有する半導体装置等に適用できる。
【００５０】
さらに、ＤＲＡＭ（Ｄｙｎａｍａｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）または、フラッシュメモリのＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　ＲＯＭ）等のような半導体メモリ製品やマイクロプロセッサ等のような論理回路装置にも適用できる。
【００５１】
特に、半導体装置を薄型化できることから、ＩＣカード、メモリカード等のような薄型化が要求される製品用の半導体装置に適用して効果がある。
【００５２】
【発明の効果】
本願によって開示される発明によって得られる効果を簡単に説明すれば、以下の通りである。
【００５３】
本発明によれば、半導体基板の第２の主面（裏面）の裏面電極をＴｉ−Ａｕ裏面電極成膜とすることにより、薄仕上げの反りが小さい（ほとんどない）電極膜付き半導体ウェーハを得ることができる。
【００５４】
また、裏面電極膜形成前後の半導体ウェーハのハンドリング時においても、半導体ウェーハにチッピングや割れを生じさせることなく、高品質な薄型半導体ウェーハの裏面電極膜を形成することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１のパワーＭＯＳＦＥＴ素子を有するＳｉウェーハの要部の概略構成を示す断面図である。
【図２】本実施形態１のＳｉウェーハの表面上にパワーＭＯＳＦＥＴ素子の裏面電極を形成する製造工程の処理フロー図である。
【図３】本実施形態１のＴｉ−Ａｕ裏面電極成膜に用いたスパッタ成膜装置の外観図である。
【図４】図３のスパッタ成膜装置のチャンバの構成を示す図である。
【図５】本実施形態１のＴｉ−Ａｕ裏面電極成膜のプロセス温度イメージを示す図である。
【図６】本実施形態１の試料のＴｉ−Ａｕ裏面電極成膜の内部構造を示すディスプレイ上に表示した中間調画像の電子顕微鏡写真である。
【図７】従来の試料１のＴｉ−Ｎｉ−Ａｕ裏面電極成膜の内部構造を示すディスプレイ上に表示した中間調画像の電子顕微鏡写真である。
【図８】従来の試料２のＴｉ−Ｎｉ−Ａｕ裏面電極成膜の内部構造を示すディスプレイ上に表示した中間調画像の電子顕微鏡写真である。
【図９】本実施形態２のＴｉ−Ａｕ裏面電極成膜付きＳｉウェーハを使用したパワーＭＯＳＦＥＴの半導体装置の組み立て工程の処理フロー図である。
【図１０】本実施形態２のパワーＭＯＳＦＥＴの半導体装置の外観図である。
【図１１】本実施形態２のパワーＭＯＳＦＥＴの半導体装置の等価回路を示す図である。
【符号の説明】
１…Ｓｉウェーハ　　　　　　　　　２…ゲート絶縁膜
３…ゲート電極　　　　　　　　　　４…チャネルインプラ層
５…ソースインプラ層　　　　　　　６…ＣＯＮＴインプラ層
７…層間絶縁膜　　　　　　　　　　８…第１層配線（ＴｉＷ）
９…第２層配線（Ａｌ）　　　　　　１０…パッシベーション膜（ＰｉＱ）
１１…Ｔｉ裏面電極膜　　　　　　　１２…Ａｕ裏面電極膜
３０１…ロードロックチャンバ　　　３０２…スパッタチャンバ
３０３…カセット室　　　　　　　　３０４…操作パネル
Ｓ２、Ｓ３、Ｓ４、Ｓ５…チャンバ　Ｃ１…ロードセット室
Ｃ６…アンロードセット室
２０…パワーＭＯＳＦＥＴ素子　　　２１、２２、２３…ソースリード
２４…ゲートリード　　　　　　　　２５…ドレインリード
２６…モールド樹脂（レジン）　　　２７…マーク

Claims

半導体ウェーハの第１の主面（表面）に半導体素子が形成され、前記半導体ウェーハの第２の主面（裏面）に電極膜が形成された半導体ウェーハにおいて、前記電極膜は前記半導体ウェーハの第２の主面（裏面）側にチタン（Ｔｉ）層を介して金（Ａｕ）層が形成された構造になっていることを特徴とする半導体ウェーハ。
半導体ウェーハの第１の主面（表面）に半導体素子を形成する第１の工程と、前記第１の工程後、前記半導体ウェーハの第２の主面（裏面）に電極膜を形成する第２の工程を具備する半導体ウェーハの製造方法において、前記第２の工程は、前記半導体ウェーハの第２の主面（裏面）を研削し、その後裏面をウェットエッチングし、その後裏面を粗面化処理し、その上にチタン（Ｔｉ）膜を形成し、その上に金（Ａｕ）膜を形成する工程からなることを特徴とする半導体ウェーハの製造方法。
半導体ウェーハ裏面を加工する工程は、研削加工方法、研磨加工方法、化学的エッチング加工方法、物理化学的エッチング方法若しくは、これらの方法を２つ以上組み合わせた方法であることを特徴とする請求項２に記載の半導体ウェーハの製造方法。
前記半導体ウェーハ裏面に電極膜を形成する工程は、真空蒸着方法、スパッタリング方法、イオンプレーティング方法、メッキ方法のいずれかであることを特徴とする請求項２又は３に記載の半導体ウェーハの製造方法。
半導体基板の第１の主面（表面）に半導体素子が形成され、前記半導体基板の第２の主面（裏面）に電極膜が形成された半導体チップと、該半導体チップの外部電極と電気的に接続されたリードと、前記半導体チップとその外部電極とリードとが電気的に接続された接続部とが樹脂で封止された半導体装置において、前記半導体基板の第２の主面（裏面）に形成された電極膜（裏面電極膜）は、前記半導体ウェーハの第２の主面（裏面）側にチタン（Ｔｉ）層を介して金（Ａｕ）層が形成された構造になっていることを特徴とする半導体装置。