CN1771771B - 多层印刷电路板 - Google Patents

多层印刷电路板 Download PDF

Info

Publication number
CN1771771B
CN1771771B CN200580000214.8A CN200580000214A CN1771771B CN 1771771 B CN1771771 B CN 1771771B CN 200580000214 A CN200580000214 A CN 200580000214A CN 1771771 B CN1771771 B CN 1771771B
Authority
CN
China
Prior art keywords
thickness
conductor layer
layer
hole
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200580000214.8A
Other languages
English (en)
Other versions
CN1771771A (zh
Inventor
稻垣靖
佐野克幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Publication of CN1771771A publication Critical patent/CN1771771A/zh
Application granted granted Critical
Publication of CN1771771B publication Critical patent/CN1771771B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H05K3/4608—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated comprising an electrically conductive base or core
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H01L2223/6622—Coaxial feed-throughs in active or passive substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01025—Manganese [Mn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01084—Polonium [Po]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
    • H05K1/056—Insulated conductive substrates, e.g. insulated metal substrate the metal substrate being covered by an organic insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0352—Differences between the conductors of different layers of a multilayer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09536—Buried plated through-holes, i.e. plated through-holes formed in a core before lamination
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09736—Varying thickness of a single conductor; Conductors in the same plane having different thicknesses
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/098—Special shape of the cross-section of conductors, e.g. very thick plated conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4641—Manufacturing multilayer circuits by laminating two or more circuit boards having integrally laminated metal sheets or special power cores

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

本发明提供一种多层印刷电路板，提供一种高频区域的IC芯片、特别是即使超过3GHz也不发生错误动作或错误的封装基板。芯基板(30)上的导体层(34P)的厚度形成为30μm，层间树脂绝缘层(50)上的导体电路(58)的厚度形成为15μm。通过使得导体层(34P)变厚，而增加导体本身的体积，从而可以降低电阻。并且，通过将导体层(34)用作电源层，而可以提高对IC芯片的电源供应能力。

Description

多层印刷电路板
技术领域
本发明涉及一种多层印刷电路板；涉及一种即使安装了高频IC芯片、特别是3GH或3GH以上的高频区域IC芯片也不发生错误动作或错误等而能够提高电气特性和可靠性的多层印刷电路板。
背景技术
在构成IC芯片用的封装的积层(build-up)式的多层印刷电路板中，在形成有通孔的芯基板的两面或单面上形成层间绝缘树脂，通过激光或光蚀刻开设层间导通用的层间导通用孔，从而形成层间树脂绝缘层。通过在该层间导通用孔内壁和层间树脂绝缘层上进行电镀等而形成导体层，经过蚀刻等形成图案，从而制作出导体电路。此外，通过反复形成层间绝缘层和导体层而得到积层式多层印刷电路板。根据需要，通过在表层上形成焊锡凸块、外部端子(PGA/BGA等)，而成为能够安装IC芯片的基板或封装基板。IC芯片通过进行C4(覆晶)安装而进行IC芯片和基板间的电连接。
作为积层式多层印刷电路板现有技术有日本特开平6-260756号公报、日本特开平6-275959号公报等。同时，在通过用填充树脂填充了通孔的芯基板上形成连接盘(land)，在两面上施加具有层间导通用孔的层间绝缘层，通过加成法而施加导体层，并与连接盘连接而可得到形成有高密度化、微细配线的多层印刷电路板。
但是，随着IC芯片成为高频而使得错误动作或错误的发生频率变高。特别是从频率超过3GHz时起，其程度变高。在超过5GHz时也有完全无法动作的情况。因此，对于具备该IC芯片来作为CPU的电子计算机，则会不能进行应该发挥其功能的动作、例如图像识别、开关切换、向外部传送数据等所要求的功能或动作。
在分别对这些IC芯片、基板进行非破坏检查或分解时，在IC芯片、基板本身不发生短路或开放等问题，在安装频率小(特别是小于1GHz)的IC芯片的状态下，并未发生错误动作或错误。
为了解决所述课题，本发明人如日本特愿2002-233775号中所记载的那样，提出使芯基板上的导体层的厚度比层间绝缘层上的导体层的厚度厚。但是，在所述发明中，在欲制作具有微细配线图案的芯基板时，使得配线图案间的绝缘间隔变窄，成为绝缘可靠性变差的印刷电路板。
第1发明的目的是提供一种可以构成高频区域IC芯片、特别是超过3GHz的IC芯片也不发生错误动作或错误的、具有高绝缘可靠性的印刷基板或封装基板的多层印刷电路板。
在第2发明中，作为高频下的错误动作的对策，本发明人对使用多层芯基板来作为芯基板，在多层芯基板内设置厚度厚的导体层进行了检讨。
参考图35对该多层印刷电路板进行说明。在多层印刷电路板10中使用多层芯基板30。在多层芯基板30表面的信号电路34S、电源电路34P、接地电路34E的上面配置：形成有层间导通用孔60和导体电路58的层间绝缘层50以及形成有层间导通用孔160和导体电路158的层间绝缘层150。在该层间导通用孔160和导体电路158的上层形成有阻焊剂层70，通过过该阻焊剂层70的开口部71而在层间导通用孔160和导体电路158上形成有凸块76U、76D。
多层芯基板30上侧的电源电路34P形成为电源用平面层，下侧的接地电路34E形成为接地用平面层。此外，在多层芯基板30内部的表面侧形成有内层的接地电路16E和从电源用通孔36THP延伸出的虚设连接盘16D，在背面，形成电源电路16P和从接地用通孔36THE延伸出的虚设连接盘16D。所谓虚设连接盘是指从通孔延伸出的导体电路，是表示在同一层内不与其他配线导通的配线图案或者是电连接相同电位的配线图案(图36(A)中的16D1)。上侧的接地电路16E形成为接地用平面层，下侧的电源电路16P形成为电源用平面层。图36(A)表示图35中的X4-X4横剖面，图36(B)表示X5-X5横剖面。设置有用于连接多层芯基板30表背面的通孔36。虚设连接盘16D设置在不与接地电路16E、电源电路16P相连接的通孔36的周围。在虚设连接盘的周围具有用于确保虚设连接盘和其他配线图案间的绝缘(非导体形成部分(非导体形成部分35))。此外，正如图36(A)所示，在邻接的位置处具有相同电位的通孔时，也有的在这些通孔周边形成总括地形成的虚设连接盘16DI。
还得知：在此种构造的多层印刷电路板中，通过使多层芯基板30的接地电路16E、16P变厚，而在开关成为ON(导通)后，在发生多次IC的电压下降中，主要改善了第3次电压下降。但是，得知：对于第1次、第2次电压下降并无大的改善。
第2发明是为了解决所述课题而完成的，其目的是提议一种可以构成高频区域IC芯片、特别是即使超过3GHz也不发生错误动作或错误的印刷基板或封装基板的多层印刷电路板。特别是改善在开关成为ON(导通)后所发生的电压下降中的第1次和第2次电压下降。
发明内容
[第1发明]
本发明人为了实现所述目的而全心地进行了研究，结果，想到以以下说明的内容为要旨构造的本发明的第1技术方案。也就是说，本发明的第1技术方案的多层印刷电路板，在芯基板上形成层间绝缘层和导体层，并通过层间导通用孔进行电连接，其特征在于：芯基板的电源用或接地用导体层的厚度和中至少一方厚度和比层间绝缘层上的导体层的厚度厚。
也就是说，将芯基板做成为多层芯基板，并非仅使得芯基板表背面的导体层的厚度变厚，而是使得各个导体层的厚度和变厚。在是多层芯基板时，分别增加了芯基板的表背面的导体层和内层的导体层后的厚度成为有助于对IC供应电源或其稳定化的厚度。在该情况下，表背面的导体层和内层的导体层有电连接，并且，适用于在2个部位以上处有电连接时。也就是说，可以通过进行多层化，使得多层芯基板的各个导体层的厚度和变厚，将芯的导体层用作电源用导体层，来提高对IC芯片的供应电源能力。此外，可以通过将芯的导体层用作接地层，而不仅可降低重叠于送向IC芯片的信号及电源上的噪音，而且可稳定地向在IC供应电源。因此，在该多层印刷基板上安装了IC芯片时，可以降低IC芯片～基板～电源为止的回路电感。因此，初始动作的电源不足变小，所以，不容易发生电源不足，结果，借此，即使安装了高频区域IC芯片，也不会引起初始启动中的错误动作或错误等。此外，由于降低了噪音，因此，不会引起错误动作或错误。
此外，通过做成为多层芯基板，而可以在确保了多层芯基板的导体层的厚度和的状态下，使得多层芯基板的各导体层厚度变薄。也就是说，借此，即使是形成微细的配线图案，也能够确实地确保配线图案间的绝缘间隔，因此，也能够提供高绝缘可靠性的印刷电路板。
作为其他效果，可以通过使芯基板的电源用或接地用的导体层厚度变厚而增加芯基板的强度，由此，即使是使得芯基板本身变薄，也能够由基板本身来缓和弯曲或发生的应力。
此外，在经过IC芯片～基板～电容器或电源层～电源而将电源供到IC芯片情况下，也可产生同样的效果。可以降低所述回路电感。因此，不会给电容器或电介质层的电源供应带来损失。说起来IC芯片是瞬间消耗电力而进行复杂的运算处理或动作。可以借助电源层向IC芯片供应电力，而即使是安装了高频区域的IC芯片，针对于初始动作的电源不足(所谓发生电压下降的状况)，不安装大量的电容器也可进行电源的供应。说起来由于使用高频区域的IC芯片，因此，发生初期动作时的电源不足(电压下降)，但是，在是低频率IC芯片时，由安装的电容器或内藏的电介质层的电容就能进行电源的供应。
特别是在作为芯基板电源层使用的导体层的厚度和比芯基板的单面或两面上的层间绝缘层上的导体层厚度厚时，可以使得所述效果成为最大限度。该情况下的所谓层间绝缘层上的导体层是指积层印刷电路板的积层部的层间绝缘层上的导体层(如果是本申请的话，则为图8中的58、158)。
芯基板的电源层可以配置在基板的表层、内层或其两方上。可以配置在基板的表面、背面、内层的中的至少1层或者是多层上。可以在是内层情况下，涵盖于2层以上而成为多层化。可以使得残留的层成为接地层。基本上是，如果芯基板的电源用导体层的厚度和比层间绝缘层的导体层厚的话，则具有其效果。最好是电源用的导体层和接地用的导体层呈交替地进行配置，以改善电气特性。
但是，最好是芯基板的电源层形成于内层。在形成于内层时，在IC芯片和外部端子或电容器间的中间配置电源层。因此，由于双方的距离均一，妨碍原因变少，抑制了电源不足。
此外，在本发明的一种多层印刷电路板中，在芯基板上形成层间绝缘层和导体层，并透过层间导通用孔来进行电连接，其特征在于：在设多层芯基板的电源用导体层的厚度和为α1、设层间绝缘层上的导体层厚度为α2时，成为α2＜α1≤40α2。
在α1≤α2的状态下，完全没有对于电源不足的效果。也就是说，换句话说，对于初始动作时所发生的电压下降，抑制其下降度变得不明确。
在对超过了α1＞40α2的状态进行了探讨研究后，由于基板厚度变厚，反过来，成为在对于IC的电源供应时需要时间的结果。也就是说，可以理解成为本申请的效果的临界点。即使是成为该以上的厚度，也无法期望电气效果的提高。此外，在超过该厚度时，在芯基板的表层上形成导体层的情况下，难以形成与芯基板进行连接的连接盘等。此外，在形成上层的层间绝缘层时，凹凸变大，在层间绝缘层上产生起伏，因此，无法对阻抗进行匹配。但是，即使是该范围(α1＞40α2)，也有时没有问题。
对于多层芯基板的电源用导体层的厚度和α1，更加理想是1.2α2≤α1≤40α2。确认到：如果是该范围的话，则不发生由于电源不足(电压下降)所造成的IC芯片的错误动作或错误等。
该情况下的所谓芯基板是指使用：在芯材中浸渗有玻璃环氧树脂等的树脂基板、陶瓷基板、金属基板、将树脂、陶瓷及金属复合来使用的复合芯基板、在这些基板的内层设置导体层的基板、形成有3层或3层以上的多层化的导体层的多层芯基板等。
为了使得多层芯基板的电源用导体层的厚度和变厚，可以使用在埋入有金属的基板上通过电镀、溅镀等通常进行的形成导体层的印刷电路板的方法形成。
此外，本发明的多层印刷电路板，是在芯基板上形成层间绝缘层和导体层，并通过层间导通用孔来进行电连接的多层印刷电路板，其特征在于：在设多层芯基板的接地用导体层的厚度和为α3、层间绝缘层上的导体层的厚度为α2时，α3和α2是α2＜α3≤40α2。可以通过成为该范围而减低重叠在供向IC芯片的信号电源上的噪音。此外，能够稳定地进行对IC的电源供应。此外，在成为1.2α1＜α3≤40α2的范围时，其效果得到增加。
此外，由于是用相同厚度的材料形成的，因此，如果是层叠而成的多层印刷电路板的话，则将印刷基板的具有作为导体层的电源层的层定义为芯基板或将基板定义为芯基板。
此外，多层芯基板是在内层具有相对厚的导体层，在表层具有相对薄的导体层，内层的导体层是主要适合于电源层用的导体层或接地用的导体层(所谓相对厚、相对薄是比较全部导体层的厚度而具有该倾向的情况，在该情况下，表示内层与其他导体层相比较而较厚，表层则是与其相反。)。但是，可以也可以将表层的导体层，用作电源用或者是接地用的导体层，并且，也可以把一面作为电源用的导体层，把另一面作为接地用的导体层来使用。
也就是说，可以通过在内层侧配置厚导体层，而即使是任意地改变其厚度，也可形成树脂层来覆盖其内层的导体层，因此，得到作为芯的平坦性。所以，不会在层间绝缘层的导体层上产生起伏。即使是在多层芯基板的表层配置薄导体层，也能够以与内层导体层相加得到的厚度来确保芯的导体层具有充分的导体层厚度。可以通过使用这些来作为电源层用的导体层或接地用的导体层，可以改善多层印刷电路板的电气特性。
最好是在成为多层芯基板时，内层的导体层是使得导体层的厚度较厚，并且用作电源层，表层的导体层是形成夹住内层的导体层，并且用作信号线的情况。可以通过该构造而达到所述的电源强化。
此外，由于可以通过在芯基板内在导体层和导体层之间配置信号线而形成微型带构造，因此，能够降低电感，能够得到阻抗匹配。因此，也可以使得电气特性稳定化。此外，成为表层的导体层相对地变薄的更加理想的构造。芯基板是可以使得通孔间距成为600μm或600μm以下。
最好是多层芯基板是通过在呈电隔绝的金属板的两面上隔着树脂层形成内层的导体层，再在该内层的导体层的外侧隔着树脂层形成表面的导体层而形成的。可以通过在中央部配置呈电隔绝的金属板，而确保充分的机械强度。此外，通过在金属板的两面上隔着树脂层形成内层的导体层，再在该内层的导体层的外侧隔着树脂层形成表面的导体层，而在金属板的两面具有对称性，防止在进行热循环等时产生弯曲、起伏。
多层芯基板是可以在36合金或42合金等低热膨胀系数的金属板的两面上隔着绝缘层形成内层的导体层，再在该内层的导体层的外侧隔着绝缘层形成表面的导体层。可以通过在中央部配置被电隔绝的金属板，而使得多层印刷电路板的X-Y方向的热膨胀系数接近IC的热膨胀系数，提高在IC和多层印刷电路板的连接部处的树脂层的局部加热循环性。此外，可以通过在金属板的两面隔着绝缘层形成内层的导体层，再在该内层的导体层的外侧隔着绝缘层形成表面的导体层，而在金属板的两面具有对称性，防止在加热循环等时产生弯曲、起伏。
图10是在纵轴上表示IC芯片的电压，在横轴上表示时间经过。图10是以安装了1GHz或1GHz以上的高频IC芯片的不具备电源供应用的电容器的印刷电路板作为模型。线A是表示1GHz的IC芯片的电压随时间经过而产生的变化，线B是表示3GHz的IC芯片的电压随时间经过而产生的变化。在该图中，表示在开关成为ON(导通)后而在发生多次电压下降中的第3次的电压下降。该电压随时间经过而产生的变化是在开始启动IC芯片时，瞬间需要大量的电源。在该供应变得不足时，电压下降(X点、X’点)。然后，供应的电源是逐渐地变得充足，因此，消除了电压下降。但是，在电压下降了时，容易引起IC芯片的错误动作或错误。也就是说，成为由于电源的供应不足所造成的IC芯片的功能无法充分地发挥功能及启动而引起的意外。该电源不足(电压下降)是随着IC芯片的频率增加而变大。因此，为了消除电压的下降，要花费时间，进行要求的功能、启动，结果，产生时滞。
为了补充所述的电源不足(电压下降)，可以通过连接于外部的电容器，释出该电容器内的所储存的电源，而使得电源不足或电压下降变小。
在图11中，以具备电容器的印刷基板作为模型。线C是安装小电容的电容器而表示1GHz的IC芯片的电压随时间经过而产生的变化。在与未安装电容器的线A相比，电压下降的程度变小。此外，线D是比起在线C所进行者还安装更大电容的电容器而相同于线C来表示随时间经过而产生的变化。此外，即使是与线C相比，也使得电压下降的程度变小。可以借此而使得要求的IC芯片也发挥功能及进行启动。但是，正如图10所示，使得IC芯片成为更高的高频区域，需要更多的电容器容量，因此，必须设定安装电容器的区域，所以，不容易确保电压，无法提高动作及功能，并且，在高密度化方面也变得困难。
将在设多层芯基板的电源用导体层的厚度和为α1、层间绝缘层上的导体层的厚度为α2而改变了α1/α2时的电压下降的状态表示在图12中的图形。在图12中，线C是安装小电容的电容器而以1GHz的IC芯片来表示α1＝α2的电压随时间经过而变化的情况。此外，线F是安装小电容的电容器而以1GHz的IC芯片来表示α1＝1.5α2的电压的随时间经过而变化的情况，线E是安装小电容的电容器而以1GHz的IC芯片来表示α1＝2.0α2的电压的随时间经过而变化的情况变化。随着芯的导体层的厚度和变厚而减小电源的不足或电压的下降。因此，可以说是所谓IC芯片的功能、动作的意外的发生变少。通过使得芯基板的电源用导体层的厚度和变厚而增加导体层的体积。在增加体积时，减低导体的电阻，因此，并无对于传递的电源的电压、电流的损失。因此，在IC芯片～电源间的传达损失变小，进行电源的供应，因此，并无引起错误动作或错误等。在该种情况下，特别是由于电源用导体层的厚度和所造成的主要因素变大，芯基板的电源用导体层的厚度和比层间绝缘层上的导体层的厚度厚，而产生其效果。
此外，即使是在芯基板内内装有电容器或电介质层、电阻等的电子零件的基板，也显著地显示出其效果。可以通过进行内藏而缩短IC芯片和电容器或电介质层间的距离。因此，可以减低回路电感。能够使得电源不足或电压下降变小。例如即使是在内装有电容器或电介质层的芯基板中，也可以通过使芯基板的导体层及电源层的导体层的厚度比层间绝缘层上的导体层厚度厚，而减少主要电源和内装的电容器或电介质层的电源的两者的导体电阻，因此，能够减低传递损失，使之更加发挥内装有电容器的基板的效果。
芯基板的材料虽然是用树脂基板进行了验证，但是，得知即使是陶瓷、金属芯基板也产生同样的效果。此外，导体层的材质也是用由铜所构成的金属进行了验证，但是，没有确认到其他金属而使得效果相抵销从而增加了错误动作或错误的发生的情况，因此，认为芯基板的材料不同或者是形成导体层的材质不同并无影响其效果。更加希望的是，芯基板的导体层和层间绝缘层的导体层是用相同金属形成。由于电气特性、热膨胀系数等的特性或物性并无改变，因此，可达到本案的效果。
[第1发明的效果]
可以通过第1发明而减低IC芯片～基板～电源的导体的电阻，减低传递损失。因此，被传递的信号或电源可发挥所要求的能力。所以，IC芯片的功能、动作等正常进行，不会发生错误动作或错误。能够减低IC芯片～基板～接地的导体的电阻，可以减轻信号线、电源线上的噪音重叠，防止错误动作或错误。
此外，也得知：通过第1发明而使得发生于IC芯片的初始启动时的电源不足(电压下降)的程度变小；得知即使是安装高频区域的IC芯片、特别是3GHz或3GHz以上的IC芯片，也可以毫无问题地进行启动。因此，也可以提高电气特性或电连接性。
而且，可以通过使芯基板成为多层化，使得导体层的厚度和变厚，而成为绝缘可靠性也良好的印刷电路板。
此外，可以与以往的印刷电路板相比，可使印刷基板的电路内的电阻变小。因此，即使是附加偏压，进行在高温高湿度下的进行的可靠性试验(高温高湿度偏压试验)，也使得破坏的时间变长，所以，也可以提高可靠性。
此外，由于使得电源用导体层的电阻变低，因此，即使是电流大，也抑制发热。接地层也是相同。即使是在该方面，也不容易发生错误动作，使得IC安装后的印刷电路板的可靠性变高。
[第2发明]
作为第2发明是本发明人为实现上述目的而全心地进行了研究的结果，想到以以下所示的内容为要旨构造的第1发明。也就是说，第2发明是以在具备连接表面和背面的多个通孔并且具有表面和背面的导体层及内层的导体层的3层或3层以上的多层芯基板上形成层间绝缘层和导体层并通过层间导通用孔来进行电连接的多层印刷电路板，其特征在于：所述多个通孔由与IC芯片的电源电路或接地电路或者信号电路电连接着的许多电源用通孔和许多接地用通孔及许多信号用通孔所构成，所述电源用通孔在贯通多层芯基板内层的接地用导体层时，许多电源用通孔中的至少IC正下方或至少70％的电源用通孔，在接地用导体层不具有从电源用通孔延伸出的导体电路及/或所述接地用通孔在贯通多层芯基板内层的电源用导体层时，使得许多接地用通孔中的至少IC正下方或至少70％的接地用通孔，在电源用导体层中不具有从接地用通孔延伸出的导体电路。
但是，并不需要将IC正下方的全部通孔都做成为所述特征的通孔，可以对一部分的通孔使用本发明。
也就是说，一种印刷电路板以在具备连接表面和背面的多个通孔并且具有表面和背面的导体层及内层的导体层的3层或3层以上的多层芯基板上形成层间绝缘层和导体层，并通过层间导通用孔来进行电连接，其特征在于：所述多个通孔由与IC芯片的电源电路或接地电路或者信号电路电连接的许多电源用通孔和许多接地用通孔及许多信号用通孔所构成，所述电源用通孔在贯通多层芯基板内层的接地用导体层时，使得许多电源用通孔内的IC正下方的一部分电源用通孔，在接地用导体层中，不具有从电源用通孔延伸出的导体电路，所述接地用通孔在贯通多层芯基板内层的电源用导体层时，使得许多接地用通孔内的IC正下方的一部分接地用通孔，在电源用导体层中，不具有从接地用通孔延伸出的导体电路。
此外，本发明还以在接地用导体层中不具有从电源用通孔延伸出的导体电路的电源用通孔和在电源用导体层中不具有从接地用通孔延伸出的导体电路的接地用通孔布置成格子状或交错状为特征。在该情况下，电源用通孔和接地用通孔交替地设置。
以下，将在接地用导体层不具有从电源用通孔延伸出的导体电路的电源用通孔称为不具有虚设连接盘的电源用通孔，将在电源用导体层不具有从接地用通孔延伸出的导体电路的接地用通孔，称为不具有虚设连接盘的接地用通孔，简称为不具有虚设连接盘的通孔。
此外，本发明还以多层芯基板的电源用导体层的厚度和α1相对于层间绝缘层上的导体层的厚度α2而成为α2＜α1≤40α2作为技术特征。
此外，本发明还以多层芯基板的接地用导体层的厚度和α3相对于层间绝缘层上的导体层的厚度α2成为α3＜α1≤40α2来作为技术特征。
[第2发明的效果]
在第2发明中，电源用或/及接地用通孔中的IC正下方或至少70％的通孔在多层芯基板的内层上不具有虚设连接盘。
作为第2发明的第1效果，使得通孔间隔成为窄间距，因此，能够进行微细化。可以由此实现印刷电路板的小型化。
作为第2效果是能够使得电源用通孔和接地用通孔间的间隔变得狭窄，因此，可以减少互感。所以，主要是，由于IC初始动作的第1次和第2次电源下降所造成的电源不足变小。不容易引起电源不足，因此，即使是安装了高频区域的IC芯片，也不容易引起初始启动的错误动作或错误等。
作为第3效果，是使得向IC的晶体管供应电源的配线长度变短，因此，不容易引起IC的电压下降。相对于此，在具有虚设连接盘的多层印刷电路板中，使得向IC晶体管供应电源的配线长度变长。为何如此，是由于电容易在导体的表面流动，在具有虚设连接盘情况下的配线长度是在通孔的配线长度加上虚设连接盘的表面的配线长度的缘故。
即使不具有虚设连接盘的通孔是IC正下方的一部分，也可得到同样的效果。为何如此，是由于电优先流动过电阻小的配线，即使不具有虚设连接盘的通孔是一部分，也可以经由不具有虚设连接盘的通孔将电源供到IC晶体管的缘故。但是，不具有虚设连接盘的电源用通孔和接地用通孔较好是分别相对于全部电源用通孔、全部接地用通孔为30％或30％以上，更好是50％或50％以上。在不具有虚设连接盘的通孔的数目少时，由于向此种通孔集中电气，因此，本发明的效果变小。
此外，不具有虚设连接盘的电源用通孔和不具有虚设连接盘的接地用通孔最好是呈格子状或交错状地进行布置。在该情况下，更加理想是交替地进行布置。为何如此，由于互感减少，而可在短时间内对IC晶体管供应电源的缘故。
作为第4效果，是可以使得多层芯的内层的电源层或接地层的导体面积变多，因此，两导体层的导体电阻变小，结果，可顺畅地对IC晶体管供应电源。为何如此，由于没有虚设连接盘，因此，可以更加接近通孔地形成电源层或接地层的缘故(参考图37)。在比较图37中的通孔的V周边和W周边时，在W上无虚设连接盘，因此，由于可以接近于通孔地形成导体层，结果，与V周边相比，可以形成更多的导体层。
由以上的结果而得知：即使是同时进行开关，如果采用本发明的多层印刷电路板，则IC晶体管不容易成为电源不足，因而不容易发生错误动作。
此外，使多层芯基板的表面和背面的导体层及内层的导体层的厚度变厚，特别是使内层的导体层的厚度变厚为好。
作为该效果，可以通过使导体层变厚而增加导体本身的体积。可以通过增加其体积而减低导体的电阻。因此，通过将导体层用作电源层而提高对IC芯片供应电源的能力。此外，可以通过将导体层用作接地层来减少重叠于供向IC芯片的信号及电源上的噪声。因此，在该印刷电路板上安装了IC芯片时，可以降低IC芯片～基板～电源为止的电感，能够主要改善初始动作的第3次电压下降。此外，正如图34所示，电位相反的通孔和导体层相对着的部分的面积(相对面积)、距离增大，同时，两者接近，因此，更加减少了第1次和第2次电压下降。由于通孔不具有虚设连接盘，因此，例如不具有虚设连接盘的电源用通孔和相反电位的接地层间的距离接近。此外，由于接地层厚，因此，使得电源用通孔和接地层相对的距离变长。所以，比起成为不具有虚设连接盘的多层印刷电路板，还可以更加改善电压下降。作为图34所示的X距离最好是15～150μm。在成为15μm以下时，绝缘可靠性降低。另一方面，在超过150μm时，使得改善电压下降的效果变小。
这样，在通孔贯通多层芯基板的具有其他电位的内层时，在IC正下方或至少70％的通孔不设置虚设连接盘，可以通过使导体层变厚，而改善发生于初始动作时的主要的电压下降(第1次至第3次电压下降)。因此，即使是在该印刷电路板上安装了高频的IC芯片，也不引起初始启动的错误动作或错误等。
不具有虚设连接盘的通孔即使是在IC正下方是一部分，也可得到相同的效果。
在内层未设置虚设连接盘的多层芯构造，特别对于使得多层芯基板的内层的导体厚度比表背面的导体厚度厚来确保芯的导体层的厚度和(α1)有效。其理由是，由于在表背面的导体层上为了得到与形成于其上表面上的积层电连接而必须有通孔连接盘。当表背面的导体层的厚度厚时，为了确保通孔连接盘和其他通孔连接盘或其他导体电路间的绝缘可靠性，必须使得它们之间的绝缘间隔变宽，结果，无法进行通孔间隔的窄间距化的缘故。此外，在使得多层芯基板的表背面的导体厚度变厚时，由于在形成于其上面的层间绝缘层上产生起伏，因此，无法进行阻抗匹配。
分别增加了多层芯基板的表层的导体层和内层的导体层后的厚度成为芯的导体层的厚度。在该情况下，表层的导体层和内层的导体层有电连接，并且，适用具有在2个部位以上的电连接时。此外，如果是焊盘(pad)、连接盘程度的面积的话，则该面积的导体层的厚度并非是添加的厚度。所谓导体层最好是电源层或接地层。
在该情况下，可以是由3层(表层+内层)所构成的多层芯基板。可以是3层以上的多层芯基板。可以根据需要，使用在多层芯基板的内层埋入电容器或电介质层、电阻等的零件而形成的电子零件收纳多层芯基板。
此外，最好是在使得多层芯基板的内层的导体层变厚时，在IC芯片的正下方配置该导体层。可以通过配置在IC芯片的正下方而使得IC芯片和电源层间的距离成为最短，因此，能够更加减低电感。所以，成为实现更高效率的电源供应，特别是消除第3次电压下降。在此时，在将多层芯基板的导体层的厚度和设为α1，将层间绝缘层上的导体层的厚度设为α2时，最好是成为α2＜α1≤40α2。
使得多层芯基板的内层的导体层的厚度比层间绝缘层上的导体层厚。由此，即使是在多层芯基板的表面配置薄导体层，通过与内层的厚导体层相加，可确保芯的导体层有充分的厚度。也就是说，即使是供应大容量的电源，也能够毫无问题地进行启动，因此，不引起错误动作或动作不良。在此时，在将多层芯基板的导体层的厚度和设为α1，将层间绝缘层上的导体层的厚度设为α2时，最好是成为α2＜α1≤40α2。
图28表示从电源成为ON(导通)的瞬间开始的IC电压随时间经过产生的变化。在纵轴上表示IC的电压，在横轴上表示时间经过。图28是以安装1GHz或1GHz以上的高频IC芯片并且不具备电源用电容器的印刷电路板作为模型的。线B是显示对于1GHz的IC芯片的电压随时间经过产生变化，线A表示对于3GHz的IC芯片的电压随时间经过产生的变化。该电压随时间经过产生的变化是在开始启动IC芯片时瞬间需要大量的电源。在该供应变得不足时，电压下降(X点、X’点：第1次电压下降)。然后，重复地进行一旦在电压上升后、还下降(第2次电压下降)并且再上升后、再下降(第3次电压下降)，以后反复进行小振幅变化的同时，电压逐渐地上升。但是，在电压下降了时，容易引起IC芯片的错误动作或错误。也就是说，成为由于电源的供应不足所造成的IC芯片的功能无法充分地发挥及不启动而引起的问题。该电源不足(电压下降)随着IC芯片的频率增加而变大。因此，为了消除电压下降，要花费时间，为了进行要求的功能、启动，会产生时滞。
图29显示在以往构造的印刷电路板及本发明的印刷电路板上安装高频的IC芯片时的IC电压的随时间推移的变化。此外，由于IC的电压测定无法直接地进行测定，因此，在印刷电路板上形成能够测定的测定电路。A的多层芯(现有构造)是4层，全部的通孔具有虚设连接盘，并且，电源用的各层的导体厚度全部相同且为15μm(芯基板的电源层是2层、层间绝缘层上的导体厚度为30μm)。B的多层芯与A相同，是4层，但是，在表层具有厚度15μm的电源用导体层，在内层具有厚30μm的电源用导体层，IC正下方的电源用通孔是在多层芯的内层的接地层不具有从电源用通孔延伸出的导体电路，IC正下方的接地用通孔在多层芯的内层的电源层不具有从接地用通孔延伸出的导体电路。C在B的多层芯中使内层的导体厚度成为75μm。多层芯的导体层交替地配置有电源层和接地层。A、B、C都是在所述多层芯交替地积层着层间绝缘层和导体层而成的多层印刷电路板。从图29得知：通过成为本发明的不具有从通孔延伸出的导体电路的多层芯构造而改善了第1次和第2次的电压下降。因此，可以说是使得IC芯片的功能和动作发生问题的机会变少。此外，还得知通过使得内层的导体厚度变厚而还改善了第1次和第2次电压下降。在内层电路的厚度成为40～150μm的时候，也获得与75μm同样的结果。
此外，在多层芯基板中，即使是在多层芯基板的全部层的电源层的导体层的厚度比层间绝缘层上的导体层的厚度厚时，即使是在多层芯基板的全部层的电源层的导体层的厚度相同于层间绝缘层上的导体层的厚度或者是其以下的时，也在增加了全部层的导体厚度而得到的厚度总和比层间绝缘层上的导体层的厚度厚时，产生其效果。
附图说明
图1(A)至图1(F)是表示本发明的第1实施例-1的多层印刷电路板的制造方法的工序图。
图2(A)至图2(E)是表示第1实施例-1的多层印刷电路板的制造方法的工序图。
图3(A)至图3(C)是表示第1实施例-1的多层印刷电路板的制造方法的工序图。
图4(A)至图4(C)是表示第1实施例-1的多层印刷电路板的制造方法的工序图。
图5(A)至图5(D)是表示第1实施例-1的多层印刷电路板的制造方法的工序图。
图6(A)至图6(D)是表示第1实施例-1的多层印刷电路板的制造方法的工序图。
图7(A)至图7(D)是表示第1实施例-1的多层印刷电路板的制造方法的工序图。
图8是第1实施例-1的多层印刷电路板的剖面图。
图9是表示在第1实施例-1的多层印刷电路板上载置有IC芯片的状态的剖面图。
图10是表示IC芯片的动作中的电压变化的图形。
图11是表示IC芯片的动作中的电压变化的图形。
图12是表示IC芯片的动作中的电压变化的图形。
图13是表示第1实施例和第1比较例的试验结果的图表。
图14是表示第1实施例的最小线间距、线宽形成能力评价图案的评价结果的图表。
图15是表示第1实施例和第1比较例间的试验结果的图表。
图16是表示第1实施例的试验结果的图表。
图17是相对于α1/α2的电压下降量的图形。
图18(A)至图18(D)是表示本发明的第2实施例-1的多层印刷电路板的制造方法的工序图。
图19(A)至图19(B)是表示第2实施例-1的多层印刷电路板的制造方法的工序图。
图20(A)至图20(C)是表示第2实施例-1的多层印刷电路板的制造方法的工序图。
图21(A)至图21(C)是表示第2实施例-1的多层印刷电路板的制造方法的工序图。
图22是第2实施例-1的多层印刷电路板的剖面图。
图23是表示在第2实施例-1的多层印刷电路板上载置了IC芯片的状态的剖面图。
图24是表示在第2实施例-1的变化例的多层印刷电路板上载置了IC芯片的状态的剖面图。
图25(A)是图22中的内层的电源用平面层16P的俯视图，图25(B)是内层的接地用平面层16E的俯视图。
图26(A)是图22中的内层的电源用平面层16P的俯视图，图26(B)是内层的接地用平面层16E的俯视图。
图27是第2实施例-10的多层印刷电路板的剖面图。
图28是表示IC芯片的动作中的电压变化的图形。
图29是表示IC芯片的动作中的电压变化的图形。
图30是表示第2实施例和第2比较例的试验结果的图表。
图31(A)是图22中的内层的其他例子的电源用平面层16P的俯视图，图31(B)是内层的接地用平面层16E的俯视图。
图32(A)至图32(B)是就不具有虚设连接盘的通孔数目而在横轴上表示不具有虚设连接盘的通孔数目并且在纵轴上表示电压下降量的值(V)的图形。
图33是表示内层的导体厚度和第1次～第3次的电压下降的关系的图表。
图34是表示通孔和导体层间的关系的说明图。
图35是关于本申请发明的相关技术的多层印刷电路板的剖面图。
图36(A)是图35的多层印刷电路板的X4-X4横剖面图，图36(B)是X5-X5剖面图。
图37(A)是内层的电源用平面层16P的俯视图，图37(B)是内层的接地用平面层16E的俯视图。
图38是现有技术的多层印刷电路板的横剖面图。
图39是贯通多层芯的信号用通孔的示意图。
图40是表示第1次和第2次电压下降量的图形。
具体实施方式
A.第1实施例
(第1实施例-1)
参考图1～图9对本发明的第1实施例-1的多层印刷电路板进行说明。
首先，参照图8、图9对第1实施例-1的多层印刷电路板10的构造进行说明。图8是表示该多层印刷电路板10的剖面图，图9是表示在图8所示的多层印刷电路板10上安装了IC芯片90并载置至标点器板94的状态。如图8所示，在多层印刷电路板10中使用多层芯基板30。在多层芯基板30的表面侧形成导体电路34、导体层34P，在背面形成导体电路34、导体层34E。上侧的导体层34P形成为电源用平面层，下侧的导体层34E形成为接地用平面层。此外，在多层芯基板30内部的表面侧形成内层的导体电路16、导体层16E，在背面形成导体电路16、导体层16P。上侧的导体层16E形成为接地用平面层，下侧的导体层16P形成为电源用平面层。和电源用平面层间的连接通过通孔或层间导通用孔进行。平面层可以是仅单侧的单层，也可以配置成为2层或2层以上。最好是以2层～4层形成。在是5层或5层以上时，无法确认电气特性的提高，因此，即使是成为5层或5层以上的多层，其效果也与4层同样程度。在内层成为5层或5层以上时，芯基板的厚度变厚，因此，反过来也有时会使得电气特性恶化。特别是之所以以2层形成，是因为由于在多层芯基板的刚性匹配这一方面，使得基板的延伸率一致，从而不容易出现弯曲的缘故。在多层芯基板30的中央收纳被电隔绝的金属板12。(该金属板12也发挥作为芯材的功能，但是，并未进行通孔或层间导通用孔等的电连接。主要是提高了对抗基板弯曲的刚性。)在该金属板12的表面侧隔着绝缘树脂层14形成内层的导体电路16、导体层16E，在该金属板12的背面隔着绝缘树脂层14形成导体电路16、导体层16P，并且，隔着绝缘树脂层18，在表面侧形成导体电路34、导体层34P，在背面形成导体电路34、导体层34E。多层芯基板30通过通孔36而得到表面侧和背面侧间的连接。此外，多层芯基板30也得到和内层的电连接。
在多层芯基板30表面的导体层34P、34E的上方配置形成有层间导通用孔60和导体电路58的层间树脂绝缘层50以及形成有层间导通用孔160和导体电路158的层间树脂绝缘层150。在该层间导通用孔160和导体电路158的上层形成有阻焊剂层70，借助该阻焊剂层70的开口部71而在层间导通用孔160和导体电路158上形成凸块76U、76D。
如图9所示，多层印刷电路板10的上面侧的焊锡凸块76U连接至IC芯片90的连接盘92。此外，还安装芯片电容器98。另一方面，下侧的外部端子76D连接至标点器板94的连接盘96。该情况下的外部端子是指PGA、BGA、焊锡凸块等。
第1实施例-1的多层印刷电路板的制造工序
A.层间树脂绝缘层的树脂薄膜的制作
将双酚A型环氧树脂(环氧当量455、油化蚬壳环氧公司(油化シエルエポキシ社)制Epikote 1001)29重量份、甲酚-酚醛清漆型环氧树脂(环氧当量215、大日本油墨化学工业公司制Epikuron(エピクロン)N-673)39重量份、含三嗪构造的苯酚酚醛清漆树脂(酚性烃基当量120、大日本油墨化学工业公司制苯酚盐KA-7052)30重量份，搅拌同时加热熔解于二乙二醇***醋酸酯20重量份和溶剂油20重量份，添加末端环氧化聚丁二烯橡胶(Nagase(ナガセ)化成工业公司制Tenarekkusu(デナレツクス) R-45EPT)15重量份和2-苯基-4，5-双(羟甲基)咪唑粉碎品1.5重量份、微粉碎二氧化硅2.5重量份、硅系消泡剂0.5重量份，来调制环氧树脂组成物。
在使用辊式涂敷器而将上述所得到的环氧树脂组成物涂敷在厚度38μm的PET薄膜上并使得干燥后的厚度成为50μm后，通过在80～120℃下对其进行10分钟的干燥，而制作层间树脂绝缘层用树脂薄膜。
B.树脂填充材的调制
通过将双酚F型环氧单体(油化蚬壳公司(油化シエル社)制、分子量：310、YL983U)100重量份、在表面涂敷硅烷偶联剂的平均粒径1.6μm并且最大粒子的直径小于或等于15μm的SiO2球状粒子(Adotec公司(アドテツク社)制、CRS 1101-CE)170重量份以及矫平剂(Sannopuko(サンノプコ)公司制、Perenoru(ペレノ一ル)S4)1.5重量份放置在容器内进行搅拌及混合，而调制其粘度是在23±1℃下为44～49Pa·s的树脂填充材。此外，作为固化剂使用咪唑固化剂(四国化成公司制、2E4MZ-CN)6.5重量份。作为填充材用树脂可以使用其他的环氧树脂(例如双酚A型、酚醛清漆型等)、聚酰亚胺树脂、酚醛树脂等的热固化性树脂。
C.多层印刷电路板的制造
参考图1～图7而对图8所示的多层印刷电路板10的制造方法进行说明。
(1)<金属层的形成工序>
在图1(A)所示的厚度20～400μm的间的内层金属层(金属板)12设置贯通表背面的开口12a(图1(B))。在第1实施例，使用20μm的金属板。作为金属层的材质可以使用配合铜、镍、锌、铝、铁等的金属而成的材料。在此，在使用低热膨胀系数的36合金或42合金时，可以使得芯基板的热膨胀系数接近于IC的热膨胀系数，因此，能够减低热应力。开口12a通过穿孔、蚀刻、钻孔、激光等而进行穿设。可以根据情况不同，而在形成有开口12a的金属层12的整个面，通过电解电镀、无电解电镀、置换电镀、溅镀，来被覆金属膜13(图1(C))。此外，金属板12可以是单层，也可以是2层或2层以上的多层。此外，金属膜13最好是在开口12a的角部形成曲面。由此，没有应力集中的点，不容易产生在其周边的破裂等问题。此外，金属板12可以不内藏于芯基板内。
(2)<内层绝缘层及导体层的形成工序>
为了覆盖整个金属层12并填充开口12a内，使用绝缘树脂。作为形成方法，例如可以用厚度30～400μm程度的B半固化状态树脂膜状的树脂薄膜夹住金属板12(图1(D))，并且，还在其外侧层叠12～275μm的铜箔后进行热压合及固化，形成绝缘树脂层14及导体层16(图1(E))。可以根据情况不同而进行涂敷、涂敷和薄膜压合的混合、或者是仅涂敷开口部分，然后，用薄膜形成。
作为材料最好是使用将聚酰亚胺树脂、环氧树脂、苯酚树脂、BT树脂等热固化性树脂浸渗于玻璃纤维布、聚酰胺无纺布等的芯材而成的预浸树脂布。除此以外，也可以使用树脂。在第1实施例中，使用50μm厚的预浸树脂布。
形成导体层16的方法可以是在金属箔上通过电镀等而形成。
(3)<内层金属层的电路形成工序>
可以做成为2层或2层以上。可以通过添加法形成金属层。
经过添加法、蚀刻工序等而从内层金属层16开始形成内层导体层16、16P、16E(图1(F))。此时的内层导体层的厚度形成为10～250μm。但是，也可以超过所述范围。此外，在第1实施例中，内层的电源用导体层的厚度是25μm。为了能够在该电路形成工序中可评价芯基板的绝缘可靠性，而作为测试图案(芯基板的绝缘电阻评价用图案)形成导体宽度/导体间的间隔＝150μm/150μm的绝缘电阻测定用的锯齿状图案。此时，可以与IC电源电连接的电源用通孔贯通内层电路的接地层时，不具有从电源用通孔延伸出的配线图案。同样，也可以在与IC接地电连接的接地用通孔也贯通内层电路的电源层时，不具有从接地用通孔延伸出的配线图案。可以通过形成为此种构造而使得通孔间距变得狭窄。此外，通孔和内层电路间的间隔成为窄间距，因此，减少互感。
(4)<外层绝缘层及导体层的形成工序>
为了覆盖内层整个导体层16、16P、16E，并且，填充其电路间的间隙，而使用绝缘树脂。作为形成方法在一直到(3)为止所形成的途中基板的两面上，例如在以厚度30～200μm程度的B半固化状态树脂膜状的树脂薄膜、厚度10～275μm的金属箔的顺序而进行层叠后，在进行热压合后，进行固化，从而形成芯基板的外层绝缘树脂层18及芯基板的最外导体层34α(图2(B))。可以根据情况不同而进行涂敷、涂敷和薄膜压合的混合、或者是仅涂敷开口部分，然后，通过薄膜所形成。可以通过进行加压而使得表面变平坦。此外，可以使用以玻璃纤维布、聚酰胺无纺布来作为芯材的B半固化状态树脂膜状的预浸树脂布。在第1实施例中，使用200μm厚度的预浸树脂布。作为形成金属箔以外的方法是层叠单面铜箔基板。可以在金属箔上，通过电镀等形成为2层或2层以上。可以通过添加法形成金属层。
(5)<通孔的形成工序>
形成贯通基板表背面的开口直径50～400μm的通孔用通孔36α(图2(C))。作为形成方法是通过钻孔、激光、或者是激光和钻孔的复合而形成(通过激光而进行最外层的绝缘层的开口，根据情况，而将该激光的开口用作标靶符号，然后，通过钻孔器而进行开孔而将其贯通。)。作为通孔用通孔36d的形状，最好是具有直线状侧壁。可以根据情况不同而成为锥形状。
为了确保通孔的导电性，最好是在通孔用通孔36α内形成电镀膜22，在粗化表面后(图2(D))，填充填充树脂23(图2(E))。作为填充树脂是可以使用被电绝缘了的树脂材料(例如含有树脂成分、固化剂、粒子等的树脂材料)、由金属粒子进行了电连接的导电性材料(例如含有金、铜等的金属粒子、树脂材料、固化剂等的导电性材料。)的任何一种。在填充后，进行预干燥，通过研磨而除去附着于基板表面的电解铜电镀膜22上的多余的填充树脂，然后，在150℃下进行1小时的干燥而使其完全固化。
作为电镀可以使用电解电镀、无电解电镀、面板电镀(无电解电镀和电解电镀)等。作为金属是通过含有铜、镍、钴、磷等而形成。作为电镀金属的厚度最好是形成为5～30μm。
填充于通孔用通孔36α内的填充树脂23最好是使用由树脂材料、固化剂、粒子等构成的绝缘材料。作为粒子是二氧化硅、氧化铝等的无机粒子、金、银、铜等的金属粒子、树脂粒子等的单独或复合而进行配合。可以使用以相同粒径或者是复合粒径混合粒径0.1～5μm的粒子。作为树脂材料可以使用：环氧树脂(例如双酚型环氧树脂、酚醛清漆型环氧树脂等)、酚醛树脂等的热固化性树脂、具有感光性的紫外线固化树脂、热塑性树脂等的单一树脂或将它们混合而成的树脂材料。作为固化剂可以使用咪唑类固化剂、胺类固化剂等。除了这个以外，也可以包含固化稳定剂、反应稳定剂、粒子等。可以使用导电性材料。在该情况下，由金属粒子、树脂成分、固化剂等构成者成为导电性材料的导电性糊膏。根据情况不同，可以使用在焊锡、绝缘树脂等的绝缘材料的表层上形成具有导电性的金属膜的导电性材料等。也可以通过电镀填充通孔用通孔36α内。由于导电性糊膏进行固化收缩，因此，会在表层上形成凹部。
(6)<最外层的导体电路的形成工序>
可以通过在整体上被覆电镀膜，而在通孔36的正上方形成盖电镀25(图3(A))。然后，经过***法、蚀刻工序等而形成外层的导体电路34、34P、34E(图3(B))。由此而完成多层芯基板30。此外，在第1实施例中，多层芯基板表面的电源用导体层的厚度是15μm厚度。
此时，虽然未图示，但是，可以通过层间导通用孔或盲通孔、盲层间导通用孔而进行和多层芯基板内层的导体层16等间的电连接。
(7)对于形成导体电路34的多层芯基板30进行黑化处理及还原处理，在导体电路34、导体层34P、34E的整个表面形成粗化面34β(图3(C))。
(8)在多层芯基板30的导体电路非形成部上形成树脂填充材40的层(图4(A))。
(9)通过带式打磨器等的研磨，来对结束了所述处理的基板的单面进行研磨，而在导体层34P、34E的外缘部不残留树脂填充材40，接着，为了除去由于所述研磨所造成的损伤，还用抛光器等对导体层34P、34E的整个表面(包含通孔的连接盘表面)进行了研磨。对于基板的其他面也同样进行这样一连串的研磨。接着，在100℃下，进行1小时的加热处理，在150℃下进行1小时的加热处理而固化树脂填充材40(图4(B))。
此外，也可以不进行导体电路间的树脂填充。在该情况下，用层间绝缘层等的树脂层进行绝缘层的形成和导体电路间的填充。
(10)用喷雾器将蚀刻液吹附在所述多层芯基板30的两面上，通过蚀刻等方法对导体电路34、导体层34P、34E的表面和通孔36的连接盘的表面进行进行处理，从而在导体电路的整个表面上形成粗化面36β(图4(C))。
(11)通过在多层芯基板30的两面上，将层间树脂绝缘层用树脂薄膜50γ载置于基板上，在进行预压合及裁断后，再使用真空层压装置进行贴附，从而形成层间树脂绝缘层(图5(A))。
(12)接着，通过波长10.4μm的CO2气体激光，以光束直径为4.0mm、凹帽头(tophat)模式、脉冲幅宽3.0～7.9μ秒、掩模的贯通孔的直径1.0～5.0mm、1～3次发射的条件，在层间树脂绝缘层上形成直径80～100μm的层间导通用孔用开口50a(图5(B))。
(13)将基板30浸渍在包含60g/l的过锰酸的80℃的溶液中10分钟，在包含层间导通用孔用开口50a内壁的层间树脂绝缘层50的表面上形成粗化面50α(图5(C))。粗化面形成于0.1～5μm间。
(14)接着，在将结束所述处理的基板30浸渍于中和溶液(Sibuley(シプレイ)公司制)后，进行水洗。此外，通过在粗面化处理(粗化深度3μm)的该基板的表面上施加钯催化剂，而在层间树脂绝缘层的表面及层间导通用孔用开口的内壁面上附着催化剂核。
(15)接着，在无电解铜电镀水溶液中浸渍赋予了催化剂的基板，在整个粗面上形成厚度0.6～3.0μm的无电解铜电镀膜，得到在包含层间导通用孔用开口50a内壁的层间树脂绝缘层50的表面上形成有无电解铜电镀膜52的基板(图5(D))。
[无电解铜电镀液]
硫酸铜：0.03mol/l
EDTA：0.200mol/l
HCHO：0.18g/l
NaOH：0.100mol/l
α，α’-联二吡啶：100mg/l
聚乙二醇：0.10g/l
[电镀条件]
在34℃的液体温度下40分钟
(16)通过在形成有无电解铜电镀膜52的基板上贴附市面上销售的感光性干膜，在载置掩模后进行曝光，然后进行显影处理，从而设置电镀阻剂54(图6(A))。此外，为了评价由于多层芯基板的导体厚度所发生的层间绝缘层的起伏的影响，而在该层间绝缘层上的一部分上形成电镀阻剂，以使得电镀形成后的配线图案(最小线间距、线宽形成能力评价图案)成为导体宽度/导体间的间隔＝5/5μm、7.5/7.5μm、10/10μm、12.5/12.5μm、15/15μm。电镀阻剂的厚度为10～30μm。
(17)接着，在基板30上施行电解电镀，在电镀阻剂54的非形成部上形成厚度5～20μm的电解铜电镀膜56(图6(B))。
[电解电镀液]
硫酸      2.24mol/l
硫酸铜    0.26mol/l
添加剂    19.5ml/l
(Atoteck-Japan(アトテツクジヤパン)公司制、Kaparashido(カパラシド)GL)
[电解电镀条件]
电流密度  1A/dm2
时间      90±5分钟
温度      22±2℃
(18)此外，在用5％左右的KOH将电镀阻剂剥离、除去后，用硫酸和过氧化氢的混合液对该电镀阻剂下的无电解电镀膜进行蚀刻处理及溶解除去，成为独立的导体电路58及层间导通用孔60(图6(C))。
(19)接着，进行与所述(12)同样的处理，在导体电路58及层间导通用孔60的表面上形成了粗化面58α、60α。本实施例的层间绝缘层上的导体层的厚度是20μm(图6(D))。
(20)通过反复进行所述(11)～(19)的工序，进一步形成上层的导体电路，得到多层电路板(图7(A))。
(21)接着，在多层电路基板的两面上以12～30μm的厚度涂敷市面销售的阻焊剂组成物70，再以70℃下、20分钟的条件以及70℃下、30分钟的条件进行干燥处理后(图7(B))，将描划阻焊剂开口部的图案的厚度5mm的光掩模密合在阻焊剂层70上，用1000mJ/cm2的紫外线来进行曝光，以DMTG溶液来进行显影处理，形成200μm直径的开口71(图7(C))。
接着，还分别以在80℃下、1小时、在100℃下、1小时、在120℃下、1小时、在150℃下、3小时的条件分别进行加热处理，使阻焊剂层固化，形成具有开口并且其厚度为10～25μm的阻焊剂图案层。
(22)接着，将形成阻焊剂层70的基板浸渍在无电解镍电镀液中，在开口部71形成厚度5μm的镍电镀层72。此外，将该基板浸渍于无电解金电镀液中，在镍电镀层72上形成厚度0.03μm的金电镀层74(图7(D))。除了镍-金属以外，也可以形成锡、贵金属层(金、银、钯、白金等)的单层。
(23)然后，在载置基板的IC芯片的面的阻焊剂层70的开口71，印刷含有锡-铅的焊锡糊膏，并且，在其他面的阻焊剂层的开口印刷含有锡-锑的焊锡糊膏后，通过在200℃下进行软熔而形成外部端子，制造具有焊锡凸块的多层印刷电路板(图8)。
借助焊锡凸块76U安装IC芯片90，安装芯片电容器98。接着，借助外部端子76D安装至标点器板94(图9)。
根据所述第1实施例-1而制作第1实施例-2～第1实施例-28和第1比较例-1～第1比较例-3。但是，在各个实施例、比较例中，改变了芯基板的导体层厚度、芯基板的导体层的层数、不具有虚设连接盘的通孔数目、不具有虚设连接盘的区域以及层间绝缘层上的导体层厚度。在改变内层的导体层厚度的情况下，在图1(E)中，改变了铜箔的厚度。在改变芯基板的表背面的导体层厚度时，改变了图2(B)的铜箔厚度及图2(D)、图3(A)的电镀厚度。在改变芯基板的导体层的层数时，是在图2(B)的工序后，通过反复进行规定次数的电路形成、电路表面的粗化、预浸树脂布和铜箔的层叠而进行的。在改变不具有虚设连接盘的通孔数或不具有虚设连接盘的区域时，是在图1(F)的电路形成(***法)时，通过改变用于蚀刻铜箔的蚀刻阻剂形成时的曝光掩模而进行的(参考图19、图38，图19中表示的是无虚设连接盘的例子。图38中表示的是全部有虚设连接盘的例子。)。在改变层间绝缘层上的导体层厚度时，在图6(B)中，是通过改变电镀厚度而进行的。
在以下，说明各个实施例和比较例的芯层数、电源用导体层的厚度、层间绝缘层上的导体层厚度、不具有虚设连接盘的通孔数及其区域等。
(第1实施例-1)
4层芯基板的内层的电源用导体层的厚度：25μm
4层芯基板表层的电源用导体层的厚度：15μm
芯基板的电源用导体层的厚度和：40μm
层间绝缘层上的导体层的厚度：20μm
(第1实施例-2)
4层芯基板的内层的电源用导体层的厚度：15μm
4层芯基板表层的电源用导体层的厚度：9μm
芯基板的电源用导体层的厚度和：24μm
层间绝缘层上的导体层的厚度：20μm
(第1实施例-3)
4层芯基板的内层的电源用导体层的厚度：45μm
4层芯基板表层的电源用导体层的厚度：15μm
芯基板的电源用导体层的厚度和：60μm
层间绝缘层上的导体层的厚度：20μm
(第1实施例-4)
4层芯基板的内层的电源用导体层的厚度：60μm
4层芯基板表层的电源用导体层的厚度：15μm
芯基板的电源用导体层的厚度和：75μm
层间绝缘层上的导体层的厚度：20μm
(第1实施例-5)
14层芯基板的各个内层的电源用导体层的厚度：100μm
14层芯基板表层的电源用导体层的厚度：15μm
芯基板的电源用导体层的厚度和：615μm
层间绝缘层上的导体层的厚度：20μm
(第1实施例-6)
18层芯基板的各个内层的电源用导体层的厚度：100μm
18层芯基板表层的电源用导体层的厚度：15μm
芯基板的电源用导体层的厚度和：815μm
层间绝缘层上的导体层的厚度：20μm
(第1实施例-7)
4层芯基板的内层的电源用导体层的厚度：15μm
4层芯基板表层的电源用导体层的厚度：45μm
芯基板的电源用导体层的厚度和：60μm
层间绝缘层上的导体层的厚度：20μm
(第1实施例-8)
4层芯基板的内层的电源用导体层的厚度：15μm
4层芯基板表层的电源用导体层的厚度：60μm
芯基板的电源用导体层的厚度和：75μm
层间绝缘层上的导体层的厚度：20μm
(第1实施例-9)
4层芯基板的内层的电源用导体层的厚度：50μm
4层芯基板表层的电源用导体层的厚度：15μm
芯基板的电源用导体层的厚度和：65μm
层间绝缘层上的导体层的厚度：20μm
(第1实施例-10)
4层芯基板的内层的电源用导体层的厚度：150μm
4层芯基板表层的电源用导体层的厚度：15μm
芯基板的电源用导体层的厚度和：165μm
层间绝缘层上的导体层的厚度：20μm
此外，在所述(4)的<外层绝缘层及导体层的形成>工序，使用300μm厚度的预浸树脂布。
(第1实施例-11)
4层芯基板的内层的电源用导体层的厚度：175μm
4层芯基板表层的电源用导体层的厚度：15μm
芯基板的电源用导体层的厚度和：190μm
层间绝缘层上的导体层的厚度：20μm
此外，在所述(4)的<外层绝缘层及导体层的形成>工序，使用300μm厚度的预浸树脂布。
(第1实施例-12)
4层芯基板的内层的电源用导体层的厚度：200μm
4层芯基板表层的电源用导体层的厚度：15μm
芯基板的电源用导体层的厚度和：215μm
层间绝缘层上的导体层的厚度：20μm
此外，在所述(4)的<外层绝缘层及导体层的形成>工序中，使用300μm厚度的预浸树脂布。
(第1实施例-13)
在第1实施例-3中，使得电源用通孔和接地用通孔的一部分，成为在所述(3)的<内层金属层的电路形成工序>中的所说明的不具有虚设连接盘的通孔。该区域是IC正下方部，不具有虚设连接盘的电源用通孔数相对于全部电源用通孔为50％，不具有虚设连接盘的接地用通孔数相对于全部接地用通孔为50％。
(第1实施例-14)
在第1实施例-3中，使得IC正下方部的全部电源用通孔和全部接地用通孔成为在所述(3)的<内层金属层的电路形成工序>中的所表示的不具有虚设连接盘的通孔。
(第1实施例-15)
在第1实施例-9中，使得电源用通孔和接地用通孔的一部分，成为在所述(3)的<内层金属层的电路形成工序>中的所表示的不具有虚设连接盘的通孔。该区域是IC正下方部，不具有虚设连接盘的电源用通孔数相对于全部电源用通孔为50％，不具有虚设连接盘的接地用通孔数相对于全部接地用通孔成为50％。
(第1实施例-16)
在第9实施例-9中，使得IC正下方部的全部电源用通孔和全部接地用通孔成为在所述(3)的<内层金属层的电路形成工序>中所表示的不具有虚设连接盘的通孔。
(第1实施例-17)
在第1实施例-4中，使得电源用通孔和接地用通孔的一部分，成为在所述(3)的<内层金属层的电路形成工序>中所表示的不具有虚设连接盘的通孔。该区域是IC正下方部，不具有虚设连接盘的电源用通孔数相对于全部电源用通孔为50％，不具有虚设连接盘的接地用通孔数相对于全部接地用通孔为50％。
(第1实施例-18)
在第1实施例-4中，使得IC正下方部的全部电源用通孔和全部接地用通孔，成为在所述(3)的<内层金属层的电路形成工序>中所表示的不具有虚设连接盘的通孔。
(第1实施例-19)
在第1实施例-10中，使得电源用通孔和接地用通孔的一部分，成为在所述(3)的<内层金属层的电路形成工序>中的所表示的不具有虚设连接盘的通孔。该区域是IC正下方部，不具有虚设连接盘的电源用通孔数相对于全部电源用通孔为50％，不具有虚设连接盘的接地用通孔数相对于全部接地用通孔为50％。
(第1实施例-20)
在第1实施例-10中，使得IC正下方部的全部电源用通孔和全部接地用通孔，成为在所述(3)的<内层金属层的电路形成工序>中所表示的不具有虚设连接盘的通孔。
(第1实施例-21)
在第1实施例-11中，使得电源用通孔和接地用通孔的一部分，成为在所述(3)的<内层金属层的电路形成工序>中所表示的不具有虚设连接盘的通孔。该区域是IC正下方部，不具有虚设连接盘的电源用通孔数目相对于全部电源用通孔为50％，不具有虚设连接盘的接地用通孔数目相对于全部接地用通孔为50％。
(第1实施例-22)
在第1实施例-11中，使得IC正下方部的全部电源用通孔和全部接地用通孔，成为在所述(3)的<内层金属层的电路形成工序>中的所表示的不具有虚设连接盘的通孔。
(第1实施例-23)
在第1实施例-12中，使得电源用通孔和接地用通孔的一部分，成为在所述(3)的<内层金属层的电路形成工序>中所表示的不具有虚设连接盘的通孔。该区域是IC正下方部，不具有虚设连接盘的电源用通孔数目相对于全部电源用通孔成为50％，不具有虚设连接盘的接地用通孔数目相对于全部接地用通孔成为50％。
(第1实施例-24)
在第1实施例-12中，使得IC正下方部的全部电源用通孔和全部接地用通孔，成为在所述(3)的<内层金属层的电路形成工序>中所表示的不具有虚设连接盘的通孔。
(第1实施例-25)
在第1实施例-7中，使得电源用通孔和接地用通孔的一部分，成为在所述(3)的<内层金属层的电路形成工序>中所表示的不具有虚设连接盘的通孔。该区域是IC正下方部，不具有虚设连接盘的电源用通孔数目相对于全部电源用通孔成为50％，不具有虚设连接盘的接地用通孔数目相对于全部接地用通孔成为50％。
(第1实施例-26)
在第1实施例-7中，使得IC正下方部的全部电源用通孔和全部接地用通孔，成为在所述(3)的<内层金属层的电路形成工序>中所表示的不具有虚设连接盘的通孔。
(第1实施例-27)
6层芯基板的各个内层的电源用导体层的厚度：32.5μm
6层芯基板表层的电源用导体层的厚度：15μm
芯基板的电源用导体层的厚度和：80μm
层间绝缘层上的导体层的厚度：20μm
(第1实施例-28)
4层芯基板的内层的电源用导体层的厚度：125μm
4层芯基板表层的电源用导体层的厚度：15μm
芯基板的电源用导体层的厚度和：140μm
层间绝缘层上的导体层的厚度：20μm
(第1实施例-29)
在第1实施例-27中，使得电源用通孔和接地用通孔的一部分，成为在所述(3)的<内层金属层的电路形成工序>中所表示的不具有虚设连接盘的通孔。该区域是IC正下方部，不具有虚设连接盘的电源用通孔数目相对于全部电源用通孔为50％，不具有虚设连接盘的接地用通孔数目相对于全部接地用通孔为50％。
(第1实施例-30)
在第1实施例-29中，使得IC正下方部的全部电源用通孔和全部接地用通孔，成为在所述(3)的<内层金属层的电路形成工序>中所表示的不具有虚设连接盘的通孔。
(第1比较例-1)
4层芯基板的内层的电源用导体层的厚度：10μm
4层芯基板表层的电源用导体层的厚度：10μm
芯基板的电源用导体层的厚度和：20μm
层间绝缘层上的导体层的厚度：20μm
(第1比较例-2)
18层芯基板的各个内层的电源用导体层的厚度：100μm
18层芯基板表层的电源用导体层的厚度：40μm
芯基板的电源用导体层的厚度和：840μm
层间绝缘层上的导体层的厚度：20μm
(第1比较例-3)
22层芯基板的各个内层的电源用导体层的厚度：100μm
22层芯基板表层的电源用导体层的厚度：15μm
芯基板的电源用导体层的厚度和：1015μm
层间绝缘层上的导体层的厚度：20μm
此外，在第1实施例、第1比较例的多层印刷电路板中，凡是没有关于虚设连接盘的记述的多层印刷电路板，其全部通孔具有虚设连接盘。
在第1实施例-1～第1实施例-12、第1实施例-27、28和第1比较例-1～第1比较例-3的多层印刷电路板上安装频率3.1GHz的IC芯片，供应相同量的电源，测定在启动时的电压的下降量(相当于发生多次的电压下降中的第3次的下降量)。此外，在IC上，无法直接地测定IC的电压，因此，在印刷电路板上形成可测定的电路，测定IC的电压。将此时的电压下降量的值表示在图13、图15中。成为在电源电压1.0V时的变动的电压下降量的值。
此外，对第1实施例-1～第1实施例-12、第1实施例-28和第1比较例-1～第1比较例-3的印刷电路板进行HAST试验(85℃、湿度85％、施加3.3V)。此外，被评价图案是形成于芯基板上的绝缘电阻评价用测试图案。将该结果显示在图13上。试验时间是115小时，合格是指115小时后的绝缘电阻值为10-7Ω或10-7Ω以上，在低于该值时，成为不良。
此外，第1实施例-3、4、7、8是在印刷电路板的制作中，进行最小线间隔、线宽度形成能力评价图案(参考第1实施例-1的所述(16)工序)的评价。将该结果作为形成能力而显示于图14中。在图中，○表示无短路，×表示在相邻接的配线有短路存在。
对于各种各样的α1/α2而将电压下降量和HAST后的绝缘电阻的结果表示在图13、图15中。HAST试验后的结果是将合格记载为○、将不良记载为×。此外，将对于各种各样的α1/α2的电压下降量来进行图形化者，表示在图17。
在图13、图15的结果中，如果是在电源电压1.0V时变动容许范围为±10％(第3次的电压下降量)的话，则电压的举动稳定，不引起IC芯片的错误动作等。也就是说，在该情况下，如果电压下降量为0.1V以内的话，则不引起由于电压下降所造成的对于IC芯片的错误动作等。因此，如果是0.09V或0.09V以下的话，则增加稳定性。因此，(多层芯基板的电源用导体层的厚度和/层间绝缘层上的导体层的厚度)的比值可以超过1.0。此外，如果是1.2≤(多层芯基板的电源用导体层的厚度和/层间绝缘层上的导体层的厚度)≤40的范围的话，则是在变动容许范围内。
但是，在该值超过8.25时，开始进行上升，在超过40时，电压下降量会超过0.1V。推测这是由于多层芯基板的导体层变厚，或者是内层的层数增加，使得通孔长度变长，向IC供应电源需要时间所致。
但是，即使(多层芯基板的电源用导体层的厚度和/层间绝缘层上的导体层的厚度)为所述范围，仅1层导体层变厚的第1实施例-11、12也使得芯基板的绝缘可靠性比其他的实施例差，而成为不良(参考图13)。由此得知：不是仅使1层变厚，而是通过将芯多层化并使电源用导体层的厚度和成为所述范围，而使得即使是搭载高频的IC也不发生错误动作，做成为绝缘可靠性良好的印刷电路板。
此外，在解析了第1实施例-11、12的芯基板的绝缘性评价用测试图案后，线间的间隔变狭窄。推测因此而使得绝缘电阻低于标准。此外，也由图14的第1实施例-3、4和第1实施例-7、8的比较而得知：多层芯基板的表背的导体层的厚度最好是比内层的导体层的厚度薄。其原因是：由于在表背面形成厚导体层时，因为其影响而使得层间剂呈起伏，而在层间绝缘层上无法形成微细的配线。
通过以下说明的方法对按照第1实施例-1～12、27、28、第1比较例-1～3所制造的多层印刷电路板确认搭载的IC芯片是否有错误动作。
作为IC芯片将从以下的No.1～3所选出的任何一种IC芯片安装于各个多层印刷电路板，进行100次的同时开关，评价有无错误动作发生。
将这些结果，显示在图15。
No.1：驱动频率：3.06GHz、总线频率(FSB)：533MHz
No.2：驱动频率：3.2GHz、总线频率(FSB)：800MHz
No.3：驱动频率：3.46GHz、总线频率(FSB)：1066MHz
由安装了No.1的IC芯片的结果而得知：如果α1/α2的比率成为1.2～40的范围的话，则在IC上并无观察到错误动作。推测这是由于电源层的导体电阻变低，因而瞬间进行了对IC的电源供应的缘故。由安装No.2的IC芯片的结果而得知：在IC的驱动频率变得更加高速时，必须在更短的短时间内向IC供应电源，因此，存在更加适当的范围。作为在多层芯的内层的导体层厚的第1实施例-11、12或内层的层数多的第1实施例-5、6中发生了错误动作的理由，推测除了在由于芯基板变厚所造成的电源的供应延迟以外，也可能在信号经信号用通孔(与IC信号电路电连接的通孔(未图示))传递时，发生恶化。在信号用通孔贯通4层芯时，该通孔从上开始贯通绝缘层(图9的表层的电源层和内层的接地层间的绝缘层)、接地层、绝缘层(图9的内层的接地层和内层的电源层间的绝缘层)、电源层、绝缘层(图9的内层的电源层和背面的接地层间的绝缘层)。信号配线由于周围的接地或电源的有无等而使得阻抗产生变化，因此，例如以表层的电源层和接地层的间的绝缘层及接地层间的界面为界而使得阻抗值呈不同。因此，在该界面上产生信号反射。即使是在其他界面也产生同样现象。推测此种阻抗的变化量是随着信号用通孔和接地层、电源层间的距离越加接近，接地层、电源层的厚度越厚，界面的数目越加多，而变得越大，因此，在第1实施例-5、6、11、12，发生了错误动作(信号用通孔及其周围的电源层、接地层、绝缘层的示意图和信号反射的界面(X1、X2、X3、X4)也表示于图39)。此外，推测第1实施例-1、2的错误动作的理由是由于电源层的厚度和变少的缘故。
此外，由安装了No.3的IC的结果而得知：在IC更加高速化时，内层具有厚导体层，并且α1/α2成为3～7的4层芯，变得有效。推测这是由于能够同时达到在短时间内的电源供应和防止信号恶化的缘故。此外，从第1实施例-3、4和第1实施例-7、8的比较而得知：在电气上在内层配置厚导体层是有利的。推测这是由于在内层具有厚导体层，因而由于电源用通孔和内层的接地层间及接地用通孔和内层的电源层间的相互作用而使得电感变小的缘故。
对于按照第1实施例-13～26所制造的多层印刷电路板，通过以下说明的方法确认搭载的IC芯片是否有错误动作。
作为IC芯片是将从以下的No.1～3选出的任何一种IC芯片安装于各个多层印刷电路板上，同时，进行100次的开关，评价有无错误动作。
将其结果表示在图16中。在图中所使用的TH是通孔的缩写。
No.1：驱动频率：3.06GHz、总线频率(FSB)：533MHz
No.2：驱动频率：3.2GHz、总线频率(FSB)：800MHz
No.3：驱动频率：3.46GHz、总线频率(FSB)：1066MHz
在比较第1实施例-10、27和第1实施例-19、20、29、30时而得知：通过做成为不具有虚设连接盘的通孔而不容易发生IC的错误动作。推测这是由于不具有虚设连接盘而使得电位相反的通孔和内层的导体层接近，而减少了互感的缘故。或者是推测这是由于电流容易在导体的表面上流动，因此，由于无虚设连接盘而使得电气流动的配线长度变短的缘故。
将第1实施例-3、4、13、14、17、18、28的印刷电路板，在高温.高湿度(85度.85％)的环境下放置100小时。然后，在各个印刷电路板上安装所述No.3的IC芯片，进行同时开关，确认了有无错误动作。除了第1实施例-3以外，并无错误动作发生。由于高温.高湿度试验而使得导体层的电阻变大，因此，推测为在第1实施例-3中发生了错误动作。推测其他实施例也同样，电阻上升，但是，相对于第1实施例-3，其他是导体层的厚度厚，或者是为不具有虚设连接盘的通孔，因此，电感系比第1实施例-3低，所以，没有发生错误动作。因此，认为内层的导体层的厚度最好是60μm～125μm。能够由以上而推测到：在成为多层芯时，成为内层的导体厚度和不具有虚设连接盘的通孔是相互影响的。
B.第2实施例
参考图18～图25对本发明的第2实施例-1的多层印刷电路板进行说明。
首先，参考图22、图23对第2实施例-1的多层印刷电路板10的构造进行说明。图22是表示该多层印刷电路板10的剖面图，图23是表示在图22所示的多层印刷电路板10上安装IC芯片90并载置至标点器板94上的状态。如图22所示，在多层印刷电路板10中使用多层芯基板30。在多层芯基板30的表背面形成信号电路34S、电源电路34P、接地电路34E。此外，在多层芯基板30内部的表面侧形成有内层的接地电路16E及信号电路16S1，在背面形成有电源电路16P及信号电路16S2。上侧的接地电路16E形成为接地用平面层，下侧的电源电路16P形成为电源用平面层。平面层可以仅是单侧的单层，也可以配置为2层或2层以上。最好是以2层～4层形成。在超过4层时，芯的厚度变厚，因此，并无确认到电气特性提高，所以，即使是成为其以上的多层，其效果也与4层同等程度。相反，也有恶化的情况发生。特别是由于以2层形成时，在所谓通孔长度变短的方面和多层芯基板的刚性匹配的方面，使得基板的延伸率呈一致，因此，不容易出现弯曲的缘故。此外，可以在多层芯基板30的中央收纳被电隔绝了的金属板。该金属板也发挥作为芯材的功能，但是，并未进行通孔或层间导通用孔等的电连接。主要是使对抗基板弯曲的刚性提高。多层芯基板30通过与IC信号电路、接地电路以及电源电路电连接的信号用通孔(并未图示)、接地用通孔36E、电源用通孔36P而得到内层及表面侧与背面侧的间的连接。
在多层芯基板30表面的导体电路34P、接地电路34E、信号电路34S的上面配置形成有层间导通用孔60和导体电路58的层间树脂绝缘层50以及形成有层间导通用孔160和导体电路158的层间绝缘层150。在该层间导通用孔160和导体电路158的上层形成阻焊剂层70，通过该阻焊剂层70的开口部71，而在层间导通用孔160及导体电路158上形成凸块76U、76D。
如图23中所示，多层印刷电路板10的上面侧的焊锡凸块76U连接至IC芯片90的连接盘92。此外，还安装芯片电容器98。另一方面，下侧的外部端子76D连接至标点器板94的连接盘96。该情况下的所谓外部端子是指PGA、BGA、焊锡凸块等。
图25(A)是表示图22中的X3-X3横剖面、也就是内层的接地用平面层16E的平面，图25(B)是表示X2-X2横剖面、也就是内层的电源用平面层16P的平面。在此，图22和图25(A)、(B)的配置不一致，是由于图22是示意地显示多层印刷电路板的纵向构造的缘故。
正如图25(A)所示，在多层印刷电路板30中，在电源用通孔36P贯通多层芯的内层的接地用平面层16E的时，在接地用平面层16E的内，电源用通孔36P系不具有由该通孔延伸出的连接盘等的导体电路。电源用通孔36P系配置在接地用平面层16E所设置的非导体形成部分35。正如图25(B)所示，该接地用通孔36E系也相同于贯通电源用平面层16P的接地用通孔36E，在接地用通孔36E贯通内层的电源用平面层16P的时，在电源用平面层16P的内，使得接地用通孔36E配置在非导体形成部分35内，不具有由该通孔延伸出的连接盘等的导体电路。可以通过做成为此种芯构造而使得电源用通孔和接地用通孔间、芯水平方向的电源用通孔和接地用平面层间、以及芯水平方向的接地用通孔和电源用平面层间的间的间隔变窄，可以减少互感。此外，通孔系不具有虚设连接盘，因此，可以使得电源用平面层和接地用平面层的导体面积变多。可以由此而参考图28、图29，来减少所述第1次和第2次的电压下降，因此，不容易引起电源不足，结果，即使是安装了更高的高频区域的IC芯片，也不引起初始启动的错误动作或错误等。
在图25中，多层芯基板的通孔成为交替地配置电源用通孔36P和接地用通孔36E的构造。由于可以通过成为此种交替配置而减少互感，减少第1次和第2次的电压下降的缘故。
但是，不一定需要全部交替地进行配置，正如图31(A)、图31(B)所示，一部分电源用通孔和接地用通孔间可以相邻。正如图31(A)所示，在电源用通孔36P、36P相邻时，可以在接地用平面层16E内用电源电路16P1连接两者，并且，能够不连接两者而在非导体形成部分35中形成通孔36P。正如图31(B)所示，也相同于接地用通孔36E间相邻的情况。形成于非导体形成部分35者增加平面层的导体面积，因此，较理想。
信号用通孔并无连接于电源用平面层16P和接地用平面层16E，因此，并不需要在电源用平面层16P和接地用平面层16E内设置从该通孔延伸出的导体电路，但是，如果有进行电路形成的空间的话，则即使是在任何一种平面层都可以进行电路形成。在通过芯而配置信号电路时，在通过积层的层来进行配线时，有利于微细化。
此外，多层芯基板30的导体厚度最好是内层的导体厚度是表层的导体厚度或其以上。多层芯基板30表层的电源电路34P、接地电路34E、信号电路34S的厚度形成为10～60μm，内层的电源电路16P、接地电路16E、信号电路16S1、16S2的厚度形成为10～250μm，层间绝缘层50上的导体电路58及层间树脂绝缘层150上的导体电路158的厚度形成为5～25μm。多层芯基板内层的导体电路的厚度更加理想是多层芯基板表背面的导体电路的厚度的2倍或2倍以上。
在第2实施例-1的多层印刷电路板中，通过使多层芯基板30的电源层(导体层)34P、接地电路34E、信号电路34S、内层的电源电路16P和接地电路16E变厚而增加多层芯基板的强度。即使是由此而使得多层芯基板本身变薄，也能够通过基板本身而缓和弯曲或发生的应力。
此外，可以通过使信号电路34S、电源电路34P、接地电路34E、电源电路16P和接地电路16E变厚而增加导体本身的体积。可以通过增加其体积而降低导体的电阻。
此外，可以通过将电源电路34P、16P用作电源层而提高对IC芯片90的电源供应能力。因此，可以在该多层印刷基板上安装了IC芯片时，减低IC芯片～基板～电源为止的回路电感。因此，初始动作的第3次的电源下降变小，所以，不容易引起电源不足，结果，即使是由此而安装了高频区域的IC芯片，也不引起初始启动的错误动作或错误等。此外，可以通过将接地电路34E、16E用作接地层，而在IC芯片的信号、电力供应上不重叠噪声，防止错误动作或错误。可以通过安装电容器而辅助性地使用电容器内所储存的电源，因此，不容易引起电源不足。特别是通过配置于IC芯片的正下方而使得其效果(不容易引起电源不足)显著地变好。作为其理由是由于如果是IC芯片的正下方的话，则能够使得多层印刷电路板中的配线长度变短的缘故。
在第2实施例-1中，多层芯基板30在内层具有厚电源电路16P和接地电路16E，在表面具有薄电源电路34P和接地电路34E，将内层的电源电路16P、接地电路16E和表面的电源电路34P和接地电路34E用作电源层用的导体层和接地用导体层。也就是说，即使是在内层侧配置厚电源电路16P和接地电路16E，也形成覆盖导体电路的绝缘层。因此，可以通过导体电路成为起因，抵销凹凸，而使得多层芯基板30的表面变得平坦。因此，为了在层间绝缘层50、150的导体电路58、158上不产生起伏，所以，即使是在多层芯基板30的表面配置薄的电源电路34P和接地电路34E，也能够以与内层的电源电路16P和接地电路16E相加得到的厚度来确保作为芯导体层的充分的厚度。由于不产生起伏，因此，层间绝缘层上的导体层的阻抗不会有问题。可以通过使用电源电路16P、34P来作为电源层用导体层，将接地电路16E、34E用作接地用导体层，而改善多层印刷电路板的电气特性。此外，正如图34所示，由于电位相反的通孔和内层导体层的相对面积(相对距离)增大，因此，还可以进一步改善电气特性。
此外，使得多层芯基板内层的电源电路16P、接地电路16E的厚度比层间绝缘层50、150上的导体电路58、158后。由此，即使是在多层芯基板30的表面配置薄接地电路34E、电源电路34P，也可以通过与内层的厚电源电路16P和接地电路16E相加来确保作为芯导体层的充分的厚度。其比率最好是1＜(芯内层的导体电路的厚度/层间绝缘层的导体电路的厚度)≤40。更加理想是1.2≤(芯内层的导体电路的厚度/层间绝缘层的导体电路的厚度)≤30。
此外，可以通过在多层芯基板内配置电源电路34P和电源电路16P间的信号线16S1而形成微型带构造。同样，可以通过配置接地电路16E和接地电路34E间的信号线(未图示、与电源电路16P同层)而形成微型带构造。可以通过形成微型带构造，也可降低电感，可得到阻抗匹配。因此，也可以使电气特性稳定化。
图24表示第2实施例-1的变化例。在该变化例中，在IC芯片90的正下方配置电容器98。因此，IC芯片90和电容器98间的距离近，可以防止供向IC芯片90的电源的电压下降。
接着，参考图18～图23对图22所示的多层印刷电路板10的制造方法进行说明。
C.多层印刷电路板的制造
多层芯基板的制作
(1)以在由厚度0.6mm的玻璃环氧树脂或BT(双马来酰亚胺三嗪)树脂所构成的绝缘性基板14的两面上层压10～250μm的铜箔16的铜箔基板10，来作为起始材料(图18(A))。在第2实施例-1中使用30μm的铜箔。
(2)接着，用减法在铜箔16上，并在IC正下方，如表示表面侧的图19(A)所示，在非导体形成部分35内形成不具有虚设连接盘的导体电路16E，正如表示背面侧的图19(B)所示，在非导体形成部分35形成不具有虚设连接盘的导体电路16P。作为参考而在图38表示现有例。在现有例中，在全部的非导体形成部分35存在由虚设连接盘16D构成的电路16DD，在该电路16DD内形成通孔用通孔36。在形成通孔的位置形成非导体形成部分(开口)35。通常成为虚设连接盘16D的电路16DD相对于通孔直径而以+150～250μm直径所形成，因此，可以通过成为不具有虚设连接盘的导体电路，而相对于具有虚设连接盘的通常的构造，来使得通孔间及电源用通孔与接地用导体层间(图34中的X)、接地用通孔和电源用导体层间的间隔变窄。这样，可以通过不设置虚设连接盘，而减少互感或者是降低导体电阻。此外，增加能够形成电源层、接地层的区域。
(3)然后，对于该基板进行以包含NaOH(10g/l)、NaClO2(40g/l)和Na3PO4(6g/l)的水溶液作为黑化浴(氧化浴)的黑化处理以及将包含NaOH(10g/l)和NaBH4(6g/l)的水溶液作为还原浴的还原处理，在下层导体电路16E、16S1、16P、16S2的表面形成粗化面16α(图18(C))。
(4)在所述基板的两面上以200μm厚度的预浸树脂布18和18μm厚度的铜箔20的顺序来层叠预浸树脂布18和铜箔20，然后，进行加热及加压挤压而制作成4层的多层芯基板30(图18(D))。预浸树脂布的厚度配合于铜箔16的厚度而进行变更。
(5)对该多层芯基板30进行钻孔，穿设通孔用通孔36(图20(A))。然后，通过施行无电解电镀及电解电镀，蚀刻成为图案状，而在多层芯基板的表背面上形成导体电路34S、34P、34E及250μm直径的信号用通孔36S(并未图示)、电源用通孔36P、接地用通孔36E(图20(B))。
(6)对在多层芯基板的表背面上形成了导体电路34S、34P、34E及通孔36S、36P、36E的基板进行以包含NaOH(10g/l)、NaClO2(40g/l)和Na3PO4(6g/l)的水溶液作为黑化浴(氧化浴)的黑化处理以及将包含NaOH(10g/l)和NaBH4(6g/l)的水溶液作为还原浴的还原处理，从而在上层导体电路和通孔的表面上形成粗化面34β(图20(C))。
(7)接着，在使用刮浆器将与所述第1实施例-1同样作成的通孔填充用树脂组成物40填充于导体电路34S、34P、34E间及通孔36S、36P、36E内后，以100℃、20分钟的条件来进行了干燥(图21(A))。通过对该基板30的表面进行研磨及平坦化至露出导体电路表面及通孔的连接盘的表面为止，进行在100℃下、1小时及在150℃下、1小时的加热，而形成使通孔填充用树脂组成物40固化了的树脂填充材料层，形成为通孔36S(未图示)、36P、36E(图21(B))。
多层芯基板的表背面的铜厚度形成为7.5～70μm。这样，多层芯基板的表背面的铜厚度最好比内层的铜厚度薄。在第2实施例-1中为25μm。
由此，可以使得表背层形成比内层微细的电路，可以使得通孔连接盘小径化和导体电路间或者是通孔连接盘和导体电路间的间隙变小。因此，表背层的通孔连接盘或导体电路并不会成为使通孔间距变狭窄的阻碍。
(8)通过在对所述基板来进行水洗及酸性脱脂后，进行轻蚀刻，接着，利用喷雾器将蚀刻液吹附在基板的两面上来对信号电路34S、电源电路34P、接地电路34E的表面和通孔36的连接盘的表面进行蚀刻，而在导体电路的整个表面上形成粗化面36β(图21(C))。作为蚀刻液使用由咪唑铜(II)配合物10重量份、乙醇酸7.3重量份和氯化钾5重量份构成的蚀刻液(Mekku(メツク)公司制、Mekkuetchbond(メツクエツチボンド))。
以后的工序，参考图5～图7，由于与所述第1实施例-1相同，因此，省略其说明。但是，通过调整电镀时间，导体电路58、158的厚度成为15μm。
[第2实施例-2]
第2实施例-1是使得存在不具有从通孔延伸出的导体电路的通孔的区域为IC正下方，但是，在第2实施例-2中如以下那样进行了变更。其以外的部分与第2实施例-1相同。
图26(A)表示4层芯的内层的代表性的接地层的横剖面，图26(B)表示4层芯的内层的代表性的电源层的横剖面。
第2实施例-2的多层芯也是4层芯，在电源用通孔36P贯通接地层16E时，不具有从该通孔延伸出的导体电路16D的电源用通孔相对于连接在IC电源电路上的全部通孔为50％，并且，在接地用通孔36E贯通电源层16P时，不具有从该通孔延伸出的导体电路的接地用通孔相对于连接在IC接地电路上的全部通孔为50％。对不具有虚设连接盘的通孔数目的调整可以参考图18(B)而在所述(2)的工序中，在铜箔16上形成电路时来改变曝光薄膜的图案来进行。
[第2实施例-3]
第2实施例-3除了在第2实施例-2中使得不具有从通孔延伸出的导体电路的通孔成为70％以外，其余与第2实施例-2相同。
[第2实施例-4]
第2实施例-4除了在第2实施例-2中使得不具有从通孔延伸出的导体电路的通孔成为80％以外，其余与第2实施例-2相同。
[第2实施例-5]
第2实施例-5除了在第2实施例-2中使得不具有从通孔延伸出的导体电路的通孔成为90％以外，其余与第2实施例-2相同。
[第2实施例-6]
第2实施例-6除了在第2实施例-1中使得内层的电源层和接地层的导体层的厚度改变成为45μm以外，其余与第2实施例-1相同。
[第2实施例-7]
第2实施例-7除了在第2实施例-1中使得内层的电源层和接地层的导体层的厚度改变成为60μm以外，其余与第2实施例-1相同。
[第2实施例-8]
第2实施例-8除了在第2实施例-1中使得内层的电源层和接地层的导体层的厚度改变成为75μm以外，其余与第2实施例-1相同。
[第2实施例-9]
第2实施例-9除了在第2实施例-3中使得内层的电源层和接地层的导体层的厚度改变成为75μm以外，其余与第2实施例-3相同。
[第2实施例-10]
参考图27对本发明的第2实施例-10的多层印刷电路板进行说明。
参考图22，在所述第2实施例-1的多层印刷电路板中，使用在内层配置2层接地电路16E、16P的多层芯基板30。相对于此，在第2实施例-10中使用设置有4层内层接地电路16E、116E、16P、116PP的多层芯基板20。交替地配置接地电路和电源电路。
[第2实施例-11～19]
在第2实施例-1～9中，改变起始材料的厚度和芯基板表背的导体层的厚度。具体地说，使得图18(A)的铜箔叠层板10的厚度成为0.2mm，图20(B)的芯基板表背面的导体层(34S、34P、34E)的厚度成为10μm。其后的工序按照第2实施例-1。
[第2实施例-20]
第2实施例-20是在第2实施例-16中使得IC正下方的不具有虚设连接盘的电源用通孔数目相对于全部电源用通孔数目为30％，同时，使得IC正下方的不具有虚设连接盘的接地用通孔数目相对于全部接地用通孔数目为30％。
[第2实施例-21]
第2实施例-21是在第2实施例-20中使得多层芯基板的内层的电源层和接地层的导体层的厚度成为60μm。
[第2实施例-22]
第2实施例-22是在第2实施例-20中使得多层芯基板的内层的电源层和接地层的导体层的厚度成为75μm。
[第2实施例-23]
第2实施例-23是在第2实施例-20中使得多层芯基板的内层的电源层和接地层的导体层的厚度成为150μm。使得图18(D)的预浸树脂布的厚度成为275μm。
[第2实施例-24]
第2实施例-24是在第2实施例-20中使得多层芯基板的内层的电源层和接地层的导体层的厚度成为300μm。使得图18(D)的预浸树脂布的厚度成为450μm。
[第2实施例-25]
第2实施例-25是在第2实施例-20中使得IC正下方的不具有虚设连接盘的电源用通孔数目相对于全部电源用通孔数目为50％，同时，使得IC正下方的不具有虚设连接盘的接地用通孔数目相对于全部接地用通孔数目为50％。
[第2实施例-26]
第2实施例-26是在第2实施例-21中使得IC正下方的不具有虚设连接盘的电源用通孔数目相对于全部电源用通孔数目为50％，同时，使得IC正下方的不具有虚设连接盘的接地用通孔数目相对于全部接地用通孔数目为50％。
[第2实施例-27]
第2实施例-27是在第2实施例-22中使得IC正下方的不具有虚设连接盘的电源用通孔数目相对于全部电源用通孔数目为50％，同时，使得IC正下方的不具有虚设连接盘的接地用通孔数目相对于全部接地用通孔数目为50％。
[第2实施例-28]
第2实施例-28是在第2实施例-23中使得IC正下方的不具有虚设连接盘的电源用通孔数目相对于全部电源用通孔数目为50％，同时，使得IC正下方的不具有虚设连接盘的接地用通孔数目相对于全部接地用通孔数目为50％。
[第2实施例-29]
第2实施例-29是在第2实施例-24中使得IC正下方的不具有虚设连接盘的电源用通孔数目相对于全部电源用通孔数目为50％，同时，使得IC正下方的不具有虚设连接盘的接地用通孔数目相对于全部接地用通孔数目为50％。
[第2实施例-30]
第2实施例-30是在第2实施例-20中使得IC正下方的不具有虚设连接盘的电源用通孔数目相对于全部电源用通孔数目为70％，同时，使得IC正下方的不具有虚设连接盘的接地用通孔数目相对于全部接地用通孔数目而成为70％。
[第2实施例-31]
第2实施例-31是在第2实施例-21中使得IC正下方的不具有虚设连接盘的电源用通孔数目相对于全部电源用通孔数目为70％，同时，使得IC正下方的不具有虚设连接盘的接地用通孔数目相对于全部接地用通孔数目为70％。
[第2实施例-32]
第2实施例-32是在第2实施例-22中使得IC正下方的不具有虚设连接盘的电源用通孔数目相对于全部电源用通孔数目为70％，同时，使得IC正下方的不具有虚设连接盘的接地用通孔数目相对于全部接地用通孔数目为70％。
[第2实施例-33]
第2实施例-33是在第2实施例-23中使得IC正下方的不具有虚设连接盘的电源用通孔数目相对于全部电源用通孔数目为70％，同时，使得IC正下方的不具有虚设连接盘的接地用通孔数目相对于全部接地用通孔数目而成为70％。
[第2实施例-34]
第2实施例-34是在第2实施例-24中使得IC正下方的不具有虚设连接盘的电源用通孔数目相对于全部电源用通孔数目为70％，同时，使得IC正下方的不具有虚设连接盘的接地用通孔数目相对于全部接地用通孔数目为70％。
[第2实施例-35]
第2实施例-35是在第2实施例-12中使得多层芯基板的内层的电源层和接地层的导体层的厚度成为60μm。
[第2实施例-36]
第2实施例-36是在第2实施例-25中使得多层芯基板的内层的电源层和接地层的导体层的厚度成为30μm。
第2实施例-2～5、12～15、19、35的IC正下方的不具有虚设连接盘的通孔数目是从图30和图33中所示的％减去10～15％的数字。
(第2比较例-1)
形成多层芯基板，并使之成为厚度与第2实施例-1同样厚度的内层的导体层及表层的导体层。但是，参考图36、图38，与所述相关技术相同，将虚设连接盘16配置在全部的通孔上。
(第2比较例-2)
在第2比较例-1中，除了使得多层芯基板的导体厚度成为15μm以外，其余与第2比较例-1相同。
(第2比较例-3)
在第2比较例-1中，改变了起始材料的厚度。具体地说，使得图18(A)的铜箔基板10的厚度成为0.2mm。此外，在图18(A)中，使得铜箔16的厚度成为5μm。
在第2实施例-1～9和第2比较例-1、2的基板上安装频率3.1GHz的IC芯片，供应相同量的电源，测定在启动时的电压的下降量。此外，无法直接地测定IC芯片的电压，因此，在印刷电路板上形成可测定IC电压的电路。显示此时的电压下降量的值。成为在电源电压1.0V时的变动的电压下降量的值。
此外，确认第2实施例-1～9和第2比较例-1、2的初始动作。将该结果表示在图33中的图表中。
此外，对不具有虚设连接盘的通孔数目也进行了验证。在以下，表示其结果。将在横轴上为不具有虚设连接盘的通孔数目并且在纵轴上为电压下降量的值的(V)结果表示在图32(A)、(B)中。
由第2实施例-1和第2比较例-1的比较而得知：通过使得IC正下方的通孔成为不具有从通孔延伸出的导体电路的通孔，而改善第1次和第2次电压下降，不产生IC的错误动作。
由第2实施例-2～5和第2比较例-1的结果而得知：在电源用和接地用通孔成为不具有虚设连接盘的通孔而使得其数目变多时，改善第1次和第2次电压下降(参考图32(A)、(B)、图33)。
由第2实施例-1、6、7、8的比较而得知：通过使得多层芯的内层的导体厚度变厚而进一步改善了第1次和第2次的电压下降(参考图40)。接着，在内层的导体厚度成为积层的层的导体厚度的3倍或3倍以上时，其改善效果变小。
由第2实施例-2～5和第2比较例-1而得知：通过增加不具有从通孔延伸出的导体电路的通孔数目而改善了第1次和第2次电压下降。接着，在成为70％或70％以上时，不发生IC的错误动作。接着，在不具有从通孔延伸出的导体电路的通孔数目成为70％或70％以上时，其改善效果减弱。
由第2实施例-1和第2比较例-2而得知：通过使得导体厚度变厚而改善第3次电压下降。
也由所述试验结果而得知：通过本案发明的构造而使得IC芯片的初始启动时的所发生的电源不足(电压下降)的程度变小；得知：即使是安装了高频区域的IC芯片、特别是3GHz或3GHz以上的IC芯片，也毫无问题地进行启动。因此，也能够提高电气特性或电连接性。
此外，比起以往的印刷基板，还可以使得在印刷基板的电路内的电阻变小。因此，即使是附加偏压，进行在高温高湿度下进行的可靠性试验(高温高湿度偏压试验)，也使得破坏的时间变长，所以，也可以提高可靠性。
接着，通过以下说明的方法对按照第2实施例-11～36、第2比较例-3所制造的多层印刷电路板测定了IC芯片的电压下降量。
在安装下述的No.3的IC芯片的各种多层印刷电路板中，进行同时开关，测定了此时的IC芯片的电压下降量。此外，无法直接地测定IC芯片的电压，因此，在印刷电路板上形成可测定IC电压的电路。成为在电源电压为1.0V时的变动的电压下降量的值。
此外，对于按照第2实施例-11～36、第2比较例-3所制造的多层印刷电路板，用以下说明的方法确认了搭载的IC芯片是否有错误动作。
作为IC芯片将从以下的No.1～3选出的任何一种IC芯片安装于各多层印刷电路板上，同时，进行100次的开关，评价有无错误动作。
将这些结果表示在图30中。
No.1：驱动频率：3.06GHz、总线频率(FSB)：533MHz
No.2：驱动频率：3.2GHz、总线频率(FSB)：800MHz
No.3：驱动频率：3.46GHz、总线频率(FSB)：1066MHz
由安装了No.1的IC芯片的结果而得知：如果通孔的一部分是不具有虚设连接盘的通孔，则能够抑制IC芯片的错误动作或电压下降。推测这是由于由在说明书内所说明的第2发明的效果2～4所带来的缘故。
从安装了No.2的IC芯片的第2实施例-12和第2实施例-36的比较而得知：形成不具有虚设连接盘的通孔的区域最好是IC正下方。
此外，由安装了No.3的IC芯片的第2实施例-20～24和第2实施例-25～29的比较而得知：内层的导体厚度和不具有虚设连接盘的通孔数目具有相互作用。可以在内层的导体厚度薄的情况下，必须使得不具有虚设连接盘的通孔变多，在内层的导体厚度厚的情况下，必须使不具有虚设连接盘的通孔变少。推测这是由使用图34所说明的效果带来的。
此外，内层的接地层的导体厚度与内层的电源层的导体厚度相同，芯基板背面的接地层的导体厚度与表面的电源层的导体厚度相同。因此，接地层的导体厚度和也与电源层同样厚，所以，能够减低噪声，结果，不容易发生错误动作。
此外，在比较安装了No.2的IC芯片的第2实施例-12和第2实施例-36时而得知：即使是多层芯的导体层的厚度或者是不具有虚设连接盘的通孔数目相同，也通过设置不具有虚设连接盘的通孔的区域而使得电压下降量或错误动作不同。推测这是由于IC正下方的通孔，使得到IC为止的连接配线长度变短，因此，通过在IC正下方设置不具有虚设连接盘的通孔，而使得本案的特征变得更加有效的缘故。
附图标记说明
12    金属层(金属板)
14    树脂层
16    导体电路
16P   导体层
16E   导体层
18    树脂层
30    基板
32    铜箔
34    导体电路
34P   导体层
34E   导体层
36    通孔
40    树脂填充层
50    层间绝缘层
58    导体电路
60    层间导通用孔
70    阻焊剂层
71    开口
76U、76D  焊锡凸块
90    IC芯片
94    标点器板
98    芯片电容器

Claims (7)

1.一种多层印刷电路板，在由表背面的导体层和至少1层的内层的导体层构成的多层芯基板上形成层间绝缘层和导体层，并通过层间导通用孔被进行电连接，其特征在于，
所述多层芯基板中的绝缘树脂材料是浸渗于芯材而成的预浸树脂布；
所述多层芯基板的电源用导体层的厚度和或接地用导体层的厚度和中的至少一方比层间绝缘层上的导体层的厚度厚，并且，所述多层芯基板的表背面的电源用导体层或接地用导体层的厚度小于层间绝缘层上的导体层的厚度；
所述多层芯基板的表背面的导体层的厚度比内层的导体层的厚度薄。
2.根据权利要求1所述的多层印刷电路板，其特征在于，在设所述多层芯基板的电源用导体层的厚度和为α1、设层间绝缘层上的导体层的厚度为α2时，α1和α2是：α2＜α1≤40α2。
3.根据权利要求1所述的多层印刷电路板，其特征在于，在设所述多层芯基板的接地用导体层的厚度和为α3、设层间绝缘层上的导体层的厚度为α2时，α3和α2是：α2＜α3≤40α2。
4.根据权利要求1所述的多层印刷电路板，其特征在于，在设所述多层芯基板的电源用导体层的厚度和为α1、设层间绝缘层上的导体层的厚度为α2时，α1和α2是：1.2α2≤α1≤40α2。
5.根据权利要求1所述的多层印刷电路板，其特征在于，在所述多层芯基板的接地用导体层的厚度和为α3、设层间绝缘层上的导体层的厚度为α2时，α3和α2是：1.2α2≤α3≤40α2。
6.根据权利要求1所述的多层印刷电路板，其特征在于，在设所述多层芯基板的电源用导体层的厚度和为α1、设层间绝缘层上的导体层的厚度为α2时，α1和α2是：α2＜α1≤40α2，
在设所述多层芯基板的接地用导体层的厚度和为α3时，α3和所述α2是：α2＜α3≤40α2。
7.根据权利要求1所述的多层印刷电路板，其特征在于，在设所述多层芯基板的电源用导体层的厚度和为α1、设层间绝缘层上的导体层的厚度为α2时，α1和α2是：1.2α2≤α1≤40α2，
在设所述多层芯基板的接地用导体层的厚度和为α3时，α3和所述α2是：1.2α2≤α3≤40α2。
CN200580000214.8A 2004-02-04 2005-02-03 多层印刷电路板 Active CN1771771B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2004028073 2004-02-04
JP028073/2004 2004-02-04
JP029201/2004 2004-02-05
JP2004029201 2004-02-05
PCT/JP2005/001610 WO2005076682A1 (ja) 2004-02-04 2005-02-03 多層プリント配線板

Related Child Applications (2)

Application Number Title Priority Date Filing Date
CN201010156869A Division CN101848597A (zh) 2004-02-04 2005-02-03 多层印刷电路板
CN201010156886A Division CN101840898A (zh) 2004-02-04 2005-02-03 多层印刷电路板

Publications (2)

Publication Number Publication Date
CN1771771A CN1771771A (zh) 2006-05-10
CN1771771B true CN1771771B (zh) 2014-09-24

Family

ID=34840141

Family Applications (3)

Application Number Title Priority Date Filing Date
CN201010156886A Pending CN101840898A (zh) 2004-02-04 2005-02-03 多层印刷电路板
CN200580000214.8A Active CN1771771B (zh) 2004-02-04 2005-02-03 多层印刷电路板
CN201010156869A Pending CN101848597A (zh) 2004-02-04 2005-02-03 多层印刷电路板

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201010156886A Pending CN101840898A (zh) 2004-02-04 2005-02-03 多层印刷电路板

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201010156869A Pending CN101848597A (zh) 2004-02-04 2005-02-03 多层印刷电路板

Country Status (7)

Country Link
US (2) US7800216B2 (zh)
EP (1) EP1713313A4 (zh)
JP (2) JP4722706B2 (zh)
KR (5) KR20080088670A (zh)
CN (3) CN101840898A (zh)
TW (2) TW200529722A (zh)
WO (1) WO2005076682A1 (zh)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101384035B1 (ko) * 1999-09-02 2014-04-09 이비덴 가부시키가이샤 프린트배선판 및 그 제조방법
CN100381026C (zh) * 1999-09-02 2008-04-09 伊比登株式会社 印刷布线板及其制造方法
JP4488684B2 (ja) 2002-08-09 2010-06-23 イビデン株式会社 多層プリント配線板
KR101131760B1 (ko) 2004-02-04 2012-04-06 이비덴 가부시키가이샤 다층프린트배선판
JP4770514B2 (ja) * 2006-02-27 2011-09-14 株式会社デンソー 電子装置
JP2008016630A (ja) * 2006-07-06 2008-01-24 Matsushita Electric Ind Co Ltd プリント配線板およびその製造方法
US7450396B2 (en) * 2006-09-28 2008-11-11 Intel Corporation Skew compensation by changing ground parasitic for traces
RU2009127537A (ru) * 2006-12-28 2011-02-10 НТТ ДоСоМо, Инк. (JP) Передающее устройство, приемное устройство, мобильная станция, базовая радиостанция, система мобильной связи и способ мобильной связи
US7951447B2 (en) * 2007-01-31 2011-05-31 Kyocera Corporation Method and apparatus for manufacturing prepreg sheet and prepreg sheet
US8072732B2 (en) * 2007-04-10 2011-12-06 Ngk Spark Plug Co., Ltd. Capacitor and wiring board including the capacitor
US8440916B2 (en) * 2007-06-28 2013-05-14 Intel Corporation Method of forming a substrate core structure using microvia laser drilling and conductive layer pre-patterning and substrate core structure formed according to the method
JP5085266B2 (ja) * 2007-10-12 2012-11-28 富士通株式会社 配線基板およびその製造方法
JP5284155B2 (ja) * 2008-03-24 2013-09-11 日本特殊陶業株式会社 部品内蔵配線基板
US8186053B2 (en) * 2008-11-14 2012-05-29 Fujitsu Limited Circuit board and method of manufacturing the same
KR101018109B1 (ko) * 2009-08-24 2011-02-25 삼성전기주식회사 다층 배선 기판 및 그의 제조방법
KR101089959B1 (ko) 2009-09-15 2011-12-05 삼성전기주식회사 인쇄회로기판 및 그의 제조 방법
JP5378590B2 (ja) 2010-02-26 2013-12-25 三菱電機株式会社 プリント配線板の製造方法およびプリント配線板
TW201217809A (en) * 2010-10-27 2012-05-01 Hon Hai Prec Ind Co Ltd Memory load adapter board
KR101107589B1 (ko) * 2011-09-16 2012-01-25 안치욱 두께동 밀착력이 강화된 다층 인쇄회로기판 및 그 제조방법
TW201347051A (zh) * 2012-01-27 2013-11-16 Mosaid Technologies Inc 連接記憶體晶粒形成記憶體系統的方法與設備
US8987602B2 (en) * 2012-06-14 2015-03-24 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic support structure with cofabricated metal core
CN103517583B (zh) * 2012-06-27 2016-09-28 富葵精密组件(深圳)有限公司 多层电路板及其制作方法
JPWO2014024754A1 (ja) * 2012-08-07 2016-07-25 三菱瓦斯化学株式会社 半導体パッケージ用回路基板及びその製造方法
US20140115886A1 (en) * 2012-10-26 2014-05-01 Volex Plc Method and system for marking substrate and placing components for high accuracy
JP2014086651A (ja) * 2012-10-26 2014-05-12 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法
JP2014093332A (ja) * 2012-10-31 2014-05-19 Ibiden Co Ltd プリント配線板及びその製造方法
KR101420520B1 (ko) * 2012-11-07 2014-07-17 삼성전기주식회사 인쇄회로기판 및 이의 제조방법
US20140262440A1 (en) * 2013-03-14 2014-09-18 Xilinx, Inc. Multi-layer core organic package substrate
CN104806987B (zh) 2014-01-28 2018-09-18 台达电子企业管理（上海）有限公司 电源装置及其组装方法
JP2015213124A (ja) * 2014-05-02 2015-11-26 イビデン株式会社 パッケージ基板
TWI663895B (zh) * 2014-06-03 2019-06-21 日商三菱瓦斯化學股份有限公司 用以形成微細介層孔的印刷電路板用樹脂疊層體及在樹脂絕緣層設有微細介層孔的多層印刷電路板與其製造方法
KR101605172B1 (ko) * 2015-04-07 2016-03-22 삼성전자주식회사 패키지 기판 및 그 제조방법
JP2018085384A (ja) * 2016-11-21 2018-05-31 オムロン株式会社 電子装置およびその製造方法
KR102542594B1 (ko) * 2016-12-16 2023-06-14 삼성전자 주식회사 다층 인쇄 회로 기판 및 이를 포함하는 전자 장치
US10157832B2 (en) * 2017-03-08 2018-12-18 Globalfoundries Inc. Integrated circuit structure including via interconnect structure abutting lateral ends of metal lines and methods of forming same
CN110710118B (zh) * 2017-06-02 2021-08-20 株式会社村田制作所 高频模块以及通信装置
AT520105B1 (de) * 2017-06-16 2019-10-15 Zkw Group Gmbh Leiterplatte
JP2019062092A (ja) * 2017-09-27 2019-04-18 イビデン株式会社 プリント配線板
KR20190041215A (ko) * 2017-10-12 2019-04-22 주식회사 아모그린텍 인쇄회로기판 제조 방법 및 이에 의해 제조된 인쇄회로기판
JP6867268B2 (ja) * 2017-10-13 2021-04-28 ルネサスエレクトロニクス株式会社 半導体装置
CN111123065B (zh) * 2018-10-30 2022-05-10 浙江宇视科技有限公司 印刷电路板布线检视方法及装置
JP7055109B2 (ja) * 2019-01-17 2022-04-15 三菱電機株式会社 半導体装置
CN110398680B (zh) * 2019-08-14 2021-07-20 华芯电子(天津)有限责任公司 一种pcb可靠性测试方法
CN113545170A (zh) * 2019-10-31 2021-10-22 鹏鼎控股(深圳)股份有限公司 薄型电路板及其制造方法
JP6819803B2 (ja) * 2020-01-16 2021-01-27 株式会社ニコン 基板、撮像ユニットおよび撮像装置
US11948918B2 (en) 2020-06-15 2024-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Redistribution structure for semiconductor device and method of forming same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1123514A (zh) * 1994-11-21 1996-05-29 国际商业机器公司 可层叠的电路板结构及制造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06260756A (ja) 1993-03-04 1994-09-16 Ibiden Co Ltd プリント配線板の製造方法
JPH06275959A (ja) 1993-03-22 1994-09-30 Hitachi Ltd 多層配線基板とその製造方法および両面プリント配線板の製造方法
US6165892A (en) 1998-07-31 2000-12-26 Kulicke & Soffa Holdings, Inc. Method of planarizing thin film layers deposited over a common circuit base
MY144574A (en) * 1998-09-14 2011-10-14 Ibiden Co Ltd Printed circuit board and method for its production
JP4117951B2 (ja) * 1998-11-20 2008-07-16 イビデン株式会社 多層プリント配線板の製造方法及び多層プリント配線板
JP2000101245A (ja) * 1998-09-24 2000-04-07 Ngk Spark Plug Co Ltd 積層樹脂配線基板及びその製造方法
JP2000244130A (ja) * 1998-12-25 2000-09-08 Ngk Spark Plug Co Ltd 配線基板、コア基板及びその製造方法
US6333857B1 (en) * 1998-12-25 2001-12-25 Ngk Spark Plug Co., Ltd. Printing wiring board, core substrate, and method for fabricating the core substrate
JP2000261147A (ja) 1999-03-10 2000-09-22 Shinko Electric Ind Co Ltd 多層配線基板及びその製造方法
JP2001044591A (ja) * 1999-08-03 2001-02-16 Ngk Spark Plug Co Ltd 配線基板
KR101384035B1 (ko) 1999-09-02 2014-04-09 이비덴 가부시키가이샤 프린트배선판 및 그 제조방법
CN100381026C (zh) 1999-09-02 2008-04-09 伊比登株式会社 印刷布线板及其制造方法
JP2002064272A (ja) * 2000-08-16 2002-02-28 Ibiden Co Ltd 多層プリント配線板及びその製造方法
JP2002111222A (ja) * 2000-10-02 2002-04-12 Matsushita Electric Ind Co Ltd 多層基板
JP2002261455A (ja) 2001-02-27 2002-09-13 Kyocera Corp 多層配線基板およびこれを用いた電子装置
JP4863564B2 (ja) * 2001-03-13 2012-01-25 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP4129717B2 (ja) * 2001-05-30 2008-08-06 株式会社ルネサステクノロジ 半導体装置
US6847527B2 (en) * 2001-08-24 2005-01-25 3M Innovative Properties Company Interconnect module with reduced power distribution impedance
JP2003264253A (ja) * 2002-03-12 2003-09-19 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP4488684B2 (ja) * 2002-08-09 2010-06-23 イビデン株式会社 多層プリント配線板
US6995322B2 (en) * 2003-01-30 2006-02-07 Endicott Interconnect Technologies, Inc. High speed circuitized substrate with reduced thru-hole stub, method for fabrication and information handling system utilizing same
JP2004253738A (ja) * 2003-02-21 2004-09-09 Toshiba Corp パッケージ基板及びフリップチップ型半導体装置
US6885541B2 (en) * 2003-06-20 2005-04-26 Ngk Spark Plug Co., Ltd. Capacitor, and capacitor manufacturing process
KR101131760B1 (ko) * 2004-02-04 2012-04-06 이비덴 가부시키가이샤 다층프린트배선판

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1123514A (zh) * 1994-11-21 1996-05-29 国际商业机器公司 可层叠的电路板结构及制造方法

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
JP特开2002-271034A 2002.09.20
JP特开2002-353365A 2002.12.06
JP特开2002-64272A 2002.02.28
说明书第【0033】段，第【0041】-【0044】段、图1-2.

Also Published As

Publication number Publication date
WO2005076682A1 (ja) 2005-08-18
KR101137749B1 (ko) 2012-04-25
KR20060118578A (ko) 2006-11-23
KR20090036152A (ko) 2009-04-13
TW201106828A (en) 2011-02-16
JPWO2005076682A1 (ja) 2007-10-18
CN101848597A (zh) 2010-09-29
JP4722706B2 (ja) 2011-07-13
JP2011044739A (ja) 2011-03-03
KR20080088670A (ko) 2008-10-02
US20100321914A1 (en) 2010-12-23
KR20100080634A (ko) 2010-07-09
CN1771771A (zh) 2006-05-10
TW200529722A (en) 2005-09-01
CN101840898A (zh) 2010-09-22
TWI352565B (zh) 2011-11-11
EP1713313A4 (en) 2010-06-02
KR101088338B1 (ko) 2011-11-30
US20060244134A1 (en) 2006-11-02
JP5158179B2 (ja) 2013-03-06
US7800216B2 (en) 2010-09-21
KR20080089528A (ko) 2008-10-06
EP1713313A1 (en) 2006-10-18
TWI341704B (zh) 2011-05-01
US8569880B2 (en) 2013-10-29

Similar Documents

Publication Publication Date Title
CN1771771B (zh) 多层印刷电路板
CN101887880B (zh) 多层印刷电路板
CN100461383C (zh) 多层印刷线路板
CN1768559B (zh) 多层印刷电路板
CN1853452B (zh) 多层印制线路板
CN101232779B (zh) 印刷布线板
US7888803B2 (en) Printed circuit board
CN101278392B (zh) 多层印刷线路板
CN101521189B (zh) 多层印刷电路板
JP2005183466A (ja) 多層プリント配線板
CN101471323B (zh) 多层印刷线路板

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant