JP3877095B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3877095B2 JP3877095B2 JP26273997A JP26273997A JP3877095B2 JP 3877095 B2 JP3877095 B2 JP 3877095B2 JP 26273997 A JP26273997 A JP 26273997A JP 26273997 A JP26273997 A JP 26273997A JP 3877095 B2 JP3877095 B2 JP 3877095B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit pattern
- conductor circuit
- lead
- semiconductor device
- conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、絶縁性部材に導体回路を積層したインターポーザを構成部材とするＣＳＰ（チップ・スケール・パッケージ）型の半導体装置に係る。詳細には、集積回路素子の主面とその反対面にそれぞれのインターポーザを備えたＣＳＰ型の半導体装置の構造に関する。
【０００２】
【従来の技術】
情報処理機器の高速化、高機能化に伴い、半導体装置の作動に超高周波を用いるようになってきている。そのためポリイミド基板に微細な間隔で形成された導体回路パターンの複数のリード（電送路）を超高周波信号が電送される際に、隣接する前記リードに信号が漏れてしまうクロストーク現象を生じるという問題があった。
【０００３】
このような問題点を解決するために、絶縁性基板の一例であるポリイミドテープ基板に形成された導体回路パターンの反対面に、導電性の金属薄板からなる支持基板を固着し、この導体回路パターンの所定の前記リードと前記支持基板とを貫通孔を介して接続し、放熱及び接地機能を備えた半導体装置が提案されている（特願９−２２１６１参照）。
【０００４】
この方式の半導体装置は、表面に複数の電極パッドを設けた半導体素子の主面側に接合されており、絶縁性部材層の前記電極パッド面側には、複数のリードが配列された第１の導体回路パターン層を、他面側には、接地・放熱機能を備えた支持基板層を備え、さらに、前記リードの一端部には、前記集積回路素子の電極パッドに電気的に接続されるリードボンデイングパッドを、前記リードの他端部には、円形皿状にディプレスされた半導体素子搭載部の周辺にファン・アウト状に配置され、外部導通回路を形成する外部接続端子ランドを設けたインターポーザと、前記インターポーザの内部接続端子パッドと半導体素子の電極パッドとをリード・ボンディング（ワイヤレス・ボンデング方式）で接続された半導体素子と、前記半導体素子搭載部に封止樹脂を充填して前記半導体素子を封止する封止樹脂部と、第１の導体回路パターン層の一端部を被覆し、前記外部接続端子ランドに対応する複数のビア・ホールを設けたソルダ・レジスト層と、前記ビア・ホールを介して外部接続端子ランドに接続され、外部配線パターン側に突出した半田ボール叉はバンプから成る外部接続端子とを具備した構成とされるものである。
【０００５】
上記の半導体装置にあっては、導電性プレーン層を有するインターポーザを備えた構成としているので、半導体装置の放熱性、電気特性（寄生電流の拡散）の向上の要求には対応できるが、外部接続端子（半田ボールまたはバンプ）が集積回路素子搭載部の外周に配置されるファン・アウト状のエリア・アレイ構造であるため小型・軽量化に対応することができないという問題があった。
【０００６】
近来、前記の問題点を解決する為に、導体回路パターンが集積回路素子搭載領域範囲に引き回され外部接続端子がファン・イン状のエリア・アレイ構造のＣＳＰ（チップ・スケール・パッケージ）型の半導体装置が提案されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、この種のＣＳＰ型の半導体装置では、外部接続端子（半田ボールまたはバンプ）が集積回路素子搭載部領域範囲に配置されるファン・イン状のエリア・アレイ構造であるため、半導体装置の小型・軽量化に対応することはできるが、外部接続端子ランド間に引き回すリードの本数が制限されるので、多端子化に対応することのできないという問題があった。
本発明は、上記の実情に鑑みてなされたもので、半導体装置の電気的特性を向上させると共に、半導体装置の小型・軽量化の要求に対応でき、且つ多端子化の要求にも対応することのできるＣＳＰ型の半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は上記の目的を達成する請求項１記載の半導体装置は、第１の絶縁性部材の表裏面に第１の導体回路パターン及び第１のリードを有するとともに該第１のリードのうちの所定のリードを除いて第１の外枠と分離した第２の導体回路パターンを備え、しかも、前記第１の絶縁性部材に設けられたスルーホールを介して第１及び第２の導体回路パターンの第１の導通部が形成され、さらに、その中央部に半導体素子搭載領域を設けた第１のインターポーザと、前記第１のインターポーザの半導体素子搭載領域に固着され、前記第２の導体回路パターンの各リードのリードボンディング端子とは、リードボンディングにより、それぞれ電気的に接続された半導体素子と、前記半導体素子の裏面に固着されており、第２の絶縁性部材の表裏に第２のリードを有するとともに該第２のリードのうちの所定のリードを除いて第２の外枠と分離した第３の導体回路パターン及び第３のリードを有するとともに該第３のリードのうちの所定のリードを除いて第３の外枠と分離した第４の導体回路パターンを備え、しかも、第２の絶縁性部材に設けられた貫通孔を介して第２導体回路パターンの接地回路パターンと第３の導体回路パターンの接地回路パターン及び第４の導体回路パターンの接地回路パターンとの間に電気的導通回路を形成する第２の導通部と第２の絶縁性部材に設けられたスルーホールを介して第３の導体回路パターンの各リードの第１の外部接続ランドと所定の外部接続端子との間に電気的導通回路を形成する第３の導通部と第２の絶縁性部材に設けられたスルーホールを介して第３及び第４の導体回路パターンの接地端子の第４の導通部とが形成された第２のインターポーザと、前記半導体素子、前記第２の導通部を封止する封止樹脂と、第４の導体回路パターンの各リードの第２の外部接続端子ランド及び第３の導通部、さらには、第４の導体回路パターンの外枠に設けた第４の接地端子を露出する開口部を備え、第４の導体回路パターンを被覆するカバーレジストと、前記カバーレジストの開口部を介して接続され、外部配線基板側に突出した外部接続端子とを具備して成る構成とされている。
【０００９】
請求項２記載の半導体装置は、請求項１記載の半導体装置にあっては、前記第１の導体回路パターンは、第２の導体パターンを覆う熱的、電氣的伝導性の良好な金属から成り、その表面に耐食性の金属めつき層を設け接地・放熱基板を設けた構成とされている。
【００１０】
請求項３記載の半導体装置は、請求項１記載の半導体装置にあっては、前記第１の導通部及び第４の導通部は、前記第２の導体回路パターンの第１の外枠、前記第３の導体回路パターンの第２の外枠、及び前記第４の導体回路パターンの第３の外枠それぞれの外枠の四隅に形成された接地端子に対応し、第１の導体回路パターンと外部接続端子との間に接地回路を形成する構成とされている。
【００１１】
請求項４記載の半導体装置は、請求項１記載の半導体装置にあっては、前記第３の導通部は、半導体素子搭載部領域範囲にファン・インのエリア・アレイ状に形成され、電源又は信号用のいずれか一方の前記外部接続端子と前記半導体素子との間に電源又は信号回路を形成する構成とされている。
【００１２】
請求項５記載の半導体装置は、請求項１記載の半導体装置にあっては、前記第２の導通部は、前記半導体素子搭載部領域に近接して形成され、前記半導体素子と第２の導電回路パターンとの間の電源及び信号用回路のいずれか一方を第３の導体回路パターンとの間に、他方を第４の導体回路パターンとの間に分岐して導通回路を形成する構成とされている。
【００１３】
請求項６記載の半導体装置は、請求項１〜５記載のいずれか１項記載の半導体装置にあっては、前記第２の導体回路パターンの第１の外枠、前記第３の導体回路パターンの第２の外枠及び前記第４の導体回路パターンの第３の外枠は、接地回路を形成する共通接地端子であるとされている。請求項７記載の半導体装置は、請求項１〜６記載のいずれか１項記載の半導体装置にあっては、前記第１、第２、第３及び第４の導体回路パターンは、金属薄板からプレス加工又はエッチング加工で形成された所要形状のインナー・リードフレームを用いた構成とされている。
【００１４】
【発明の実施の形態】
続いて、添付した図面に基づき本発明の実施の態様の一例について詳細に説明する。ここで、図１は本発明の一実施の態様に係る半導体装置の構成を示す断面図、図２は本発明の一実施の態様に係る半導体装置の外部接続端子側を示す平面図、図３は本発明の一実施の態様に係る第３の導体回路パターンを示す平面図、図４は本発明の実施の態様の一例に係る第２のインターポーザの構成を示す断面図、図５は本発明の実施の態様の一例に係る第４の導体回路パターンを示す平面図である。
【００１５】
図１及び２に示すように、本発明の一実施の形態に係る半導体装置１０は、半導体素子１１の表裏面に、第１及び第２の導体回路パターン１２、１３がそれぞれ形成された第１のインターポーザ１４と、第３及び第４の導体回路パターン１５、１６が形成された第２のインタポーザ１７とが、第１及び第２の絶縁性接着剤１８、１９の一例である液状エラストマ樹脂１８ａ、１９ａを介して固着されている。さらに、前記半導体素子１１と外部配線基板２０との電気的な導通回路を形成するファン・インのエリア・アレイ状に突出した構造の複数の外部接続端子２１の一例であるソルダ・ボール２１ａを有している。
【００１６】
図１に示すように、前記第１のインタポーザ１４は、第１の絶縁性部材２２の一例である第１のポリイミド樹脂テープ２２ａが使用され、その表側には導電性部材の一例である耐食性金属の一例である表面層にＮｉめっき層を有する銅箔材から成る第１の導体回路パターン１２が形成されている。そして第１のポリイミド樹脂テープ２２ａには、複数のスルー・ホールが形成され、第１の導体回路パターン１２の第１の接地端子２４と電気的導通回路を形成し、第１の導体回路パターン１２に接地・放熱の機能を付加する電気的な第１の導通部２３を有している。
【００１７】
一方、前記第１のポリイミド樹脂テープ２２ａの裏面側には、図１に示すように、中央の半導体素子搭載領域２５の周囲には第２の導体回路パターン１３が形成されている。そして、前記第２の導体回路パターン１３には、多数の第１のリード２６を有し、各リード２６の一端部には、前記半導体素子１１と電気的に接合するリードボンディング端子２７を、その他端部には、第２のインタポーザと電気的に接続する第１のリード接続端子２８を有している。さらに、その周縁には、所要数の第２の接地端子２９（本実施の態様では四隅に設けている）を設けている。そして各第１のリード２６の所定のリード２６ａを除いて分離した第１の外枠３０を備えている。しかも、前記第２の接地端子２９は前記第１の導通部２３に対応している。
【００１８】
このように第１のインターポーザ１４を構成することによって、第１のポリイミド樹脂テープ２２ａに設けた所要数のスルー・ホールを介して第１の導体回路パターン１２の第１の接地端子２４と第２の導体回路パターン１３の第２の接地端子２９との間に接地回路を形成している。そして、この接地回路によって第１の導体回路パターン１２を接地・放熱板として機能させことができると共に、前記第１の外枠３０を接地用の共用端子として用いることもできる。
【００１９】
なほ、この実施の形態では、第１の絶縁性部材２２としてポリイミド樹脂テープを使用したが、ポリイミド樹脂フィルムやその他の熱に強いシート又はテープであれば使用可能である。
【００２０】
図４に示すように、前記第２のインタポーザ１７は、第２の絶縁性部材３１の一例である第２のポリイミド樹脂テープ３１ａが使用され、その表裏面に、図３及び図５に示す、第３及び第４の導体回路パターン１５、１６を備えている。
【００２１】
図３に示すように、第３の導体回路パターン１５は、内側に向かって伸びる多数の第２のリード３３を有する。そして、前記各リード３３の一端部には、それぞれ第１の外部接続端子ランド３４を設け、その他端部には、それぞれ第２のリード接続端子３５を設けている。さらに、その周縁には、所要数の第３の接地端子３６（本実施の態様では回路パターンの四隅）を設けている。そして、前記各第２のリード３３の所定のリード３３ａを除いて分離した第２の外枠３７を備えている。しかも、前記第３の接地端子３６は導電性接着剤層Ａを介して前記第２の接地端子２９に接続するようにしている。
【００２２】
一方、図５に示すように、前記第４の導体回路パターン１６は、内側に向かって伸びる多数の第３のリード３８を有する。そして、前記各リード３８の一端部には、それぞれ第２の外部接続端子ランド３９を設け、その他端部には、第３のリード接続端子４０を設けている。さらに、その周縁には、所要数の第４の接地端子４１（本実施の態様では回路パターンの四隅）が設けられている。そして、前記各第３のリード３８の所定のリード３８ａを除いて前記リードが分離した第３の外枠４２を備えている。しかも、前記第４の接地端子４１は前記第３の接地端子３６に対応している。
【００２３】
図３及び図５に示すように、第２のポリイミド樹脂テープ３１ａの周囲には、前記第３のリード接続端子４０が露出した所定数の貫通孔（本実施の態様では斜線で示す４個の貫通孔）３２が形成されている。そして、この部分で前記各第１のリード接続端子２８と前記各第３の及び第４のリード接続端子３５、４０とがそれぞれ対応したリード接続端子が重なりあって、接合の一例である超音波接合によって電気的に接合された第２の導通部２３ａ（図１、図４参照）を有している。ここで、超音波接合に変えて導電性接着剤を用いても同様な結果を得ることができる。
【００２４】
さらに、第２のポリイミド樹脂テープ３１ａには、前記第３の導体回路パターン１５の第１の外部接続端子ランド３４に対応するスルー・ホールが形成され、この部分で外部接続端子２１の所定の端子（本実施の態様では信号のＩ／Ｏ端子）と電気的導通回路を形成する第３の導通部２３ｂを有している。
【００２５】
また、第２のポリイミド樹脂テープ３１ａには、前記第３及び第４の接地端子３６、４１に対応するスルー・ホールが形成され、この部分で前記第３の接地端子３６と第４の接地端子４１との間に電気的導通回路を形成する第４の導通部２３ｃを有している。
【００２６】
そして、前記第１の導通部２３及び前記第４の導通部２３ｃとこれに接続する第１、第２、第３、第４の接地端子と導電性接着剤とによって前記外部接続端子の所定の端子（本実施の態様では図２に示す外枠の四隅に形成された外部接続接地端子）と第１の導体回路パターン１２との間に電気的導通回路を形成して第１の導体回路パターン１２に接地的機能を付加している。
【００２７】
上記のように構成された第１のインターポーザ及び第２のインターポーザを構成部材とする半導体装置１０は、前記第１のインターポーザ１４の半導体素子搭載領域２５には、半導体素子１１が第１の絶縁性接着剤１８の一例である第１の液状エラストマ樹脂１８ａを用いて接合されると共に、前記半導体素子１１の各電極パッドと前記第１のリード２６のリードボンデング端子２７とはリード・ボンディングにより接続されている。さらに、半導体素子１１の裏面には、前記第２のインターポーザ１７が第２の絶縁性接着剤１９の一例である第２の液状エラストマ樹脂１９ａを用いて接合されると共に、前記各第１のリード接続端子２８と前記各第３の及び第４のリード接続端子３５、４０とがそれぞれ対応したリード接続端子に超音波接合によって電気的に接合（図１、図４参照）されている。そして、前記半導体素子、前記第１、第２及び第３のリード接続端子の第２の導通部２３ａを封止樹脂４３の一例である封止用エラストマ樹脂で樹脂封止され、さらに、図１、図４及び図５に示すように、前記第４の導体パターン１６を、前記第４の接地端子ランド４１、第２の外部接続端子ランド３９及び前記第３の導通部２３ｂを露出する開口部４４を設けた絶縁性のカバー・レジスト４５で被覆保護すると共に、該開口部４４を介して前記カバー・レジスト側に突出する外部接続端子２１を設けた図１に示すように、外周部に接地用の外部接続端子とファン・インのエリア・アレイ状の外部接続端子を備えた半導体装置が形成される。ここで、前記カバー・レジスト４５は、液状レジストをシルク印刷法又はフィルム・フォトレジスト露光法を用いて形成されたものであってもよい。
【００２８】
以上のような構成となっているので、半導体素子と外部接続端子の結合は、第２の導通部２３ａで第２の導体回路パターン及び第３の導体回路パターンに適切に分岐され、内側方向に回路の変更を行うことができる（図１、図２、図３、図４、図５参照）。そして、前記半導体素子１１と外部接続端子２１との間に各導通部を介し、適切な組合せの電気的導通回路を形成することができる。
【００２９】
前記実施の態様では、前記半導体素子搭載領域は第１の導体回路パターン側に突出するようにデイプレスして素子搭載キャビティを形成すると共に、前記第１のリードのリードボンディング端子が前記キャビティ側に突出するように再ディプレスした構成としているが（図１参照）、再ディプレスを形成しない構成とすることもできる。
【００３０】
さらに、第２のインタポーザは、第２の絶縁性部材の表裏面に第１及び第２の導体回路パターンを形成した構成としているが、絶縁性部材の片面に第１の導体回路パターンを形成し、他の絶縁性部材に第２の導体回路パターンを形成してそれぞれを絶縁性接着剤で接合した構成とすることもできる。この構成とすれば導体回路パターンの形成加工が容易になる。
【００３１】
さらに、前記第１、第２、第３及び第４の導体回路パターンを金属薄板からプレス加工又はエッチング加工で形成された所要形状のそれぞれのインナー・リードフレームを用いた構成としているので、導体回路パターンの形成加工が容易になり、半導体装置の製造コストの低減が可能となる。
【００３２】
さらに、前記第１のリード接続端子、第２及び第３のリード接続端子の第１の導通部を形成しているので、第２及び第３のリード接続端子を内側方向に延在したエリア・アレイ状の配置に形成することができる。これによって多端子化の対応がより容易になる。
【００３３】
【発明の効果】
請求項１、２記載の半導体装置は、半導体素子の信号のＩ／Ｏパッド、電源パッド及び接地パッドと外部接続端子との導通回路が、半導体素子搭載領域に隣接して設けた導通部で、第３及び第４の導体回路パターンに分岐し、外部接続端子ランドがファン・インのエリア・アレイ状に配置された第２のインターポーザを有する構成とされているので、半導体素子の外形サイズに近いパッケージサイズに小型化・軽量化することができると共に、半導体装置の多端子化に対応することができる。
【００３４】
請求項２記載の半導体装置は、請求項１記載の半導体装置にあっては、前記第１の導体回路パターンには、熱的、電氣的伝導性の良好な金属から成る接地・放熱の機能を有する構成としているので、半導体装置のクロストーク現象を防ぎ電気特性を向上させることができる。
【００３５】
請求項３記載の半導体装置は、請求項１記載の半導体装置にあっては、第２、第３、第４の導体回路の各外枠に第１の導体回路パターンと外部接続端子との間に接地回路を形成する接地端子を設けているので、第１又は第２の導体回路パターンのいずれか一方を接地回路又は／及び電源回路とし機能させることができ、Ｉ／Ｏ信号回路と電源回路とが分離され、半導体装置の電気特性をより向上させることができる。
【００３６】
請求項４記載の半導体装置は、請求項１記載の半導体装置にあっては、前記第３の導通部は、半導体素子搭載部領域範囲にファン・インのエリア・アレイ状に形成され、電源又は信号用のいずれか一方の前記外部接続端子と前記半導体素子との間に電源又は信号回路を形成する構成とされているので、半導体装置の小型化と多端子化とにさらに容易に対応することができるとともに電氣的特性をいっそう向上させることができる。
【００３７】
請求項５記載の半導体装置は、請求項１記載の半導体装置にあっては、前記第４の導通部は、前記半導体素子搭載部領域に近接して形成され、前記半導体素子と第２の導電回路パターンとの間の電源及び信号用回路のいずれか一方を第３の導体回路パターンとの間に、他方を第４の導体回路パターンとの間に回路を変換する分岐を形成する構成とされているので、外部接続端子間の間隔が短縮され、多端子化が容易に実現することができる。
【００３８】
請求項６記載の半導体装置は、請求項１〜４記載のいずれか１項記載の半導体装置にあっては、前記第２、第３及び第４の導体回路パターンの前記外枠は、接地回路を形成する共通接地端子である構成とされているので、第１、第２及び第３の導体回路パターンの外枠を接地共通回路とすることができ、半導体素子の回路設計の自由度を向上させることができる。
【００３９】
請求項７記載の半導体装置は、請求項１〜６記載のいずれか１項記載の半導体装置にあっては、前記第１、第２、第３及び第４の導体回路パターンは、金属薄板からプレス加工又はエッチング加工で形成された所要形状のインナー・リードフレームを用いた構成とされているので、導体回路パターンの形成が容易になり、製造コストを低減することができ、低価格の半導体装置の提供が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の態様の一例に係る半導体装置の構成を示す断面図である。
【図２】本発明の実施の態様の一例に係る半導体装置の外部接続端子側を示す平面図である。
【図３】本発明の実施の態様の一例に係る半導体装置の第３の導体回路パターンを示す平面図である。
【図４】本発明の実施の態様の一例に係る半導体装置の第２のインターポーザの構成を示す断面図である。
【図５】本発明の実施の態様の一例に係る半導体装置の第４の導体回路パターンを示す平面図である。
【符号の説明】
１０ 半導体装置
１１ 半導体素子
１２ 第１の導体回路パターン
１３ 第２の導体回路パターン
１４ 第１のインターポーザ
１５ 第３の導体回路パターン
１６ 第４の導体回路パターン
１７ 第２のインタポーザ
１８ 第１の絶縁性接着剤
１８ａ 液状エラストマ樹脂
１９ 第２の絶縁性接着剤
１９ａ 液状エラストマ樹脂
２０ 外部配線基板
２１ 外部接続端子
２１ａ ソルダ・ボール
２２ 第１の絶縁性部材
２２ａ 第１のポリイミド樹脂テープ
２３ 第１の導通部
２３ａ 第２の導通部
２３ｂ 第３の導通部
２３ｃ 第４の導通部
２４ 第１の接地端子
２５ 半導体素子搭載領域
２６ 第１のリード
２６ａ リード
２７ リードボンディング端子
２８ 第１のリード接続端子
２９ 第２の接地端子
３０ 第１の外枠
３１ 第２の絶縁性部材
３１ａ 第２のポリイミド樹脂テープ
３２ 貫通孔
３３ 第２のリード
３３ａ リード
３４ 第１の外部接続端子ランド
３５ 第２のリード接続端子
３６ 第３の接地端子
３７ 第２の外枠
３８ 第３のリード
３８ａ リード
３９ 第２の外部接続端子ランド
４０ 第３のリード接続端子
４１ 第４の接地端子
４２ 第３の外枠
４３ 封止樹脂
４４ 開口部
４５ カバー・レジスト
【発明の属する技術分野】
本発明は、絶縁性部材に導体回路を積層したインターポーザを構成部材とするＣＳＰ（チップ・スケール・パッケージ）型の半導体装置に係る。詳細には、集積回路素子の主面とその反対面にそれぞれのインターポーザを備えたＣＳＰ型の半導体装置の構造に関する。
【０００２】
【従来の技術】
情報処理機器の高速化、高機能化に伴い、半導体装置の作動に超高周波を用いるようになってきている。そのためポリイミド基板に微細な間隔で形成された導体回路パターンの複数のリード（電送路）を超高周波信号が電送される際に、隣接する前記リードに信号が漏れてしまうクロストーク現象を生じるという問題があった。
【０００３】
このような問題点を解決するために、絶縁性基板の一例であるポリイミドテープ基板に形成された導体回路パターンの反対面に、導電性の金属薄板からなる支持基板を固着し、この導体回路パターンの所定の前記リードと前記支持基板とを貫通孔を介して接続し、放熱及び接地機能を備えた半導体装置が提案されている（特願９−２２１６１参照）。
【０００４】
この方式の半導体装置は、表面に複数の電極パッドを設けた半導体素子の主面側に接合されており、絶縁性部材層の前記電極パッド面側には、複数のリードが配列された第１の導体回路パターン層を、他面側には、接地・放熱機能を備えた支持基板層を備え、さらに、前記リードの一端部には、前記集積回路素子の電極パッドに電気的に接続されるリードボンデイングパッドを、前記リードの他端部には、円形皿状にディプレスされた半導体素子搭載部の周辺にファン・アウト状に配置され、外部導通回路を形成する外部接続端子ランドを設けたインターポーザと、前記インターポーザの内部接続端子パッドと半導体素子の電極パッドとをリード・ボンディング（ワイヤレス・ボンデング方式）で接続された半導体素子と、前記半導体素子搭載部に封止樹脂を充填して前記半導体素子を封止する封止樹脂部と、第１の導体回路パターン層の一端部を被覆し、前記外部接続端子ランドに対応する複数のビア・ホールを設けたソルダ・レジスト層と、前記ビア・ホールを介して外部接続端子ランドに接続され、外部配線パターン側に突出した半田ボール叉はバンプから成る外部接続端子とを具備した構成とされるものである。
【０００５】
上記の半導体装置にあっては、導電性プレーン層を有するインターポーザを備えた構成としているので、半導体装置の放熱性、電気特性（寄生電流の拡散）の向上の要求には対応できるが、外部接続端子（半田ボールまたはバンプ）が集積回路素子搭載部の外周に配置されるファン・アウト状のエリア・アレイ構造であるため小型・軽量化に対応することができないという問題があった。
【０００６】
近来、前記の問題点を解決する為に、導体回路パターンが集積回路素子搭載領域範囲に引き回され外部接続端子がファン・イン状のエリア・アレイ構造のＣＳＰ（チップ・スケール・パッケージ）型の半導体装置が提案されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、この種のＣＳＰ型の半導体装置では、外部接続端子（半田ボールまたはバンプ）が集積回路素子搭載部領域範囲に配置されるファン・イン状のエリア・アレイ構造であるため、半導体装置の小型・軽量化に対応することはできるが、外部接続端子ランド間に引き回すリードの本数が制限されるので、多端子化に対応することのできないという問題があった。
本発明は、上記の実情に鑑みてなされたもので、半導体装置の電気的特性を向上させると共に、半導体装置の小型・軽量化の要求に対応でき、且つ多端子化の要求にも対応することのできるＣＳＰ型の半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は上記の目的を達成する請求項１記載の半導体装置は、第１の絶縁性部材の表裏面に第１の導体回路パターン及び第１のリードを有するとともに該第１のリードのうちの所定のリードを除いて第１の外枠と分離した第２の導体回路パターンを備え、しかも、前記第１の絶縁性部材に設けられたスルーホールを介して第１及び第２の導体回路パターンの第１の導通部が形成され、さらに、その中央部に半導体素子搭載領域を設けた第１のインターポーザと、前記第１のインターポーザの半導体素子搭載領域に固着され、前記第２の導体回路パターンの各リードのリードボンディング端子とは、リードボンディングにより、それぞれ電気的に接続された半導体素子と、前記半導体素子の裏面に固着されており、第２の絶縁性部材の表裏に第２のリードを有するとともに該第２のリードのうちの所定のリードを除いて第２の外枠と分離した第３の導体回路パターン及び第３のリードを有するとともに該第３のリードのうちの所定のリードを除いて第３の外枠と分離した第４の導体回路パターンを備え、しかも、第２の絶縁性部材に設けられた貫通孔を介して第２導体回路パターンの接地回路パターンと第３の導体回路パターンの接地回路パターン及び第４の導体回路パターンの接地回路パターンとの間に電気的導通回路を形成する第２の導通部と第２の絶縁性部材に設けられたスルーホールを介して第３の導体回路パターンの各リードの第１の外部接続ランドと所定の外部接続端子との間に電気的導通回路を形成する第３の導通部と第２の絶縁性部材に設けられたスルーホールを介して第３及び第４の導体回路パターンの接地端子の第４の導通部とが形成された第２のインターポーザと、前記半導体素子、前記第２の導通部を封止する封止樹脂と、第４の導体回路パターンの各リードの第２の外部接続端子ランド及び第３の導通部、さらには、第４の導体回路パターンの外枠に設けた第４の接地端子を露出する開口部を備え、第４の導体回路パターンを被覆するカバーレジストと、前記カバーレジストの開口部を介して接続され、外部配線基板側に突出した外部接続端子とを具備して成る構成とされている。
【０００９】
請求項２記載の半導体装置は、請求項１記載の半導体装置にあっては、前記第１の導体回路パターンは、第２の導体パターンを覆う熱的、電氣的伝導性の良好な金属から成り、その表面に耐食性の金属めつき層を設け接地・放熱基板を設けた構成とされている。
【００１０】
請求項３記載の半導体装置は、請求項１記載の半導体装置にあっては、前記第１の導通部及び第４の導通部は、前記第２の導体回路パターンの第１の外枠、前記第３の導体回路パターンの第２の外枠、及び前記第４の導体回路パターンの第３の外枠それぞれの外枠の四隅に形成された接地端子に対応し、第１の導体回路パターンと外部接続端子との間に接地回路を形成する構成とされている。
【００１１】
請求項４記載の半導体装置は、請求項１記載の半導体装置にあっては、前記第３の導通部は、半導体素子搭載部領域範囲にファン・インのエリア・アレイ状に形成され、電源又は信号用のいずれか一方の前記外部接続端子と前記半導体素子との間に電源又は信号回路を形成する構成とされている。
【００１２】
請求項５記載の半導体装置は、請求項１記載の半導体装置にあっては、前記第２の導通部は、前記半導体素子搭載部領域に近接して形成され、前記半導体素子と第２の導電回路パターンとの間の電源及び信号用回路のいずれか一方を第３の導体回路パターンとの間に、他方を第４の導体回路パターンとの間に分岐して導通回路を形成する構成とされている。
【００１３】
請求項６記載の半導体装置は、請求項１〜５記載のいずれか１項記載の半導体装置にあっては、前記第２の導体回路パターンの第１の外枠、前記第３の導体回路パターンの第２の外枠及び前記第４の導体回路パターンの第３の外枠は、接地回路を形成する共通接地端子であるとされている。請求項７記載の半導体装置は、請求項１〜６記載のいずれか１項記載の半導体装置にあっては、前記第１、第２、第３及び第４の導体回路パターンは、金属薄板からプレス加工又はエッチング加工で形成された所要形状のインナー・リードフレームを用いた構成とされている。
【００１４】
【発明の実施の形態】
続いて、添付した図面に基づき本発明の実施の態様の一例について詳細に説明する。ここで、図１は本発明の一実施の態様に係る半導体装置の構成を示す断面図、図２は本発明の一実施の態様に係る半導体装置の外部接続端子側を示す平面図、図３は本発明の一実施の態様に係る第３の導体回路パターンを示す平面図、図４は本発明の実施の態様の一例に係る第２のインターポーザの構成を示す断面図、図５は本発明の実施の態様の一例に係る第４の導体回路パターンを示す平面図である。
【００１５】
図１及び２に示すように、本発明の一実施の形態に係る半導体装置１０は、半導体素子１１の表裏面に、第１及び第２の導体回路パターン１２、１３がそれぞれ形成された第１のインターポーザ１４と、第３及び第４の導体回路パターン１５、１６が形成された第２のインタポーザ１７とが、第１及び第２の絶縁性接着剤１８、１９の一例である液状エラストマ樹脂１８ａ、１９ａを介して固着されている。さらに、前記半導体素子１１と外部配線基板２０との電気的な導通回路を形成するファン・インのエリア・アレイ状に突出した構造の複数の外部接続端子２１の一例であるソルダ・ボール２１ａを有している。
【００１６】
図１に示すように、前記第１のインタポーザ１４は、第１の絶縁性部材２２の一例である第１のポリイミド樹脂テープ２２ａが使用され、その表側には導電性部材の一例である耐食性金属の一例である表面層にＮｉめっき層を有する銅箔材から成る第１の導体回路パターン１２が形成されている。そして第１のポリイミド樹脂テープ２２ａには、複数のスルー・ホールが形成され、第１の導体回路パターン１２の第１の接地端子２４と電気的導通回路を形成し、第１の導体回路パターン１２に接地・放熱の機能を付加する電気的な第１の導通部２３を有している。
【００１７】
一方、前記第１のポリイミド樹脂テープ２２ａの裏面側には、図１に示すように、中央の半導体素子搭載領域２５の周囲には第２の導体回路パターン１３が形成されている。そして、前記第２の導体回路パターン１３には、多数の第１のリード２６を有し、各リード２６の一端部には、前記半導体素子１１と電気的に接合するリードボンディング端子２７を、その他端部には、第２のインタポーザと電気的に接続する第１のリード接続端子２８を有している。さらに、その周縁には、所要数の第２の接地端子２９（本実施の態様では四隅に設けている）を設けている。そして各第１のリード２６の所定のリード２６ａを除いて分離した第１の外枠３０を備えている。しかも、前記第２の接地端子２９は前記第１の導通部２３に対応している。
【００１８】
このように第１のインターポーザ１４を構成することによって、第１のポリイミド樹脂テープ２２ａに設けた所要数のスルー・ホールを介して第１の導体回路パターン１２の第１の接地端子２４と第２の導体回路パターン１３の第２の接地端子２９との間に接地回路を形成している。そして、この接地回路によって第１の導体回路パターン１２を接地・放熱板として機能させことができると共に、前記第１の外枠３０を接地用の共用端子として用いることもできる。
【００１９】
なほ、この実施の形態では、第１の絶縁性部材２２としてポリイミド樹脂テープを使用したが、ポリイミド樹脂フィルムやその他の熱に強いシート又はテープであれば使用可能である。
【００２０】
図４に示すように、前記第２のインタポーザ１７は、第２の絶縁性部材３１の一例である第２のポリイミド樹脂テープ３１ａが使用され、その表裏面に、図３及び図５に示す、第３及び第４の導体回路パターン１５、１６を備えている。
【００２１】
図３に示すように、第３の導体回路パターン１５は、内側に向かって伸びる多数の第２のリード３３を有する。そして、前記各リード３３の一端部には、それぞれ第１の外部接続端子ランド３４を設け、その他端部には、それぞれ第２のリード接続端子３５を設けている。さらに、その周縁には、所要数の第３の接地端子３６（本実施の態様では回路パターンの四隅）を設けている。そして、前記各第２のリード３３の所定のリード３３ａを除いて分離した第２の外枠３７を備えている。しかも、前記第３の接地端子３６は導電性接着剤層Ａを介して前記第２の接地端子２９に接続するようにしている。
【００２２】
一方、図５に示すように、前記第４の導体回路パターン１６は、内側に向かって伸びる多数の第３のリード３８を有する。そして、前記各リード３８の一端部には、それぞれ第２の外部接続端子ランド３９を設け、その他端部には、第３のリード接続端子４０を設けている。さらに、その周縁には、所要数の第４の接地端子４１（本実施の態様では回路パターンの四隅）が設けられている。そして、前記各第３のリード３８の所定のリード３８ａを除いて前記リードが分離した第３の外枠４２を備えている。しかも、前記第４の接地端子４１は前記第３の接地端子３６に対応している。
【００２３】
図３及び図５に示すように、第２のポリイミド樹脂テープ３１ａの周囲には、前記第３のリード接続端子４０が露出した所定数の貫通孔（本実施の態様では斜線で示す４個の貫通孔）３２が形成されている。そして、この部分で前記各第１のリード接続端子２８と前記各第３の及び第４のリード接続端子３５、４０とがそれぞれ対応したリード接続端子が重なりあって、接合の一例である超音波接合によって電気的に接合された第２の導通部２３ａ（図１、図４参照）を有している。ここで、超音波接合に変えて導電性接着剤を用いても同様な結果を得ることができる。
【００２４】
さらに、第２のポリイミド樹脂テープ３１ａには、前記第３の導体回路パターン１５の第１の外部接続端子ランド３４に対応するスルー・ホールが形成され、この部分で外部接続端子２１の所定の端子（本実施の態様では信号のＩ／Ｏ端子）と電気的導通回路を形成する第３の導通部２３ｂを有している。
【００２５】
また、第２のポリイミド樹脂テープ３１ａには、前記第３及び第４の接地端子３６、４１に対応するスルー・ホールが形成され、この部分で前記第３の接地端子３６と第４の接地端子４１との間に電気的導通回路を形成する第４の導通部２３ｃを有している。
【００２６】
そして、前記第１の導通部２３及び前記第４の導通部２３ｃとこれに接続する第１、第２、第３、第４の接地端子と導電性接着剤とによって前記外部接続端子の所定の端子（本実施の態様では図２に示す外枠の四隅に形成された外部接続接地端子）と第１の導体回路パターン１２との間に電気的導通回路を形成して第１の導体回路パターン１２に接地的機能を付加している。
【００２７】
上記のように構成された第１のインターポーザ及び第２のインターポーザを構成部材とする半導体装置１０は、前記第１のインターポーザ１４の半導体素子搭載領域２５には、半導体素子１１が第１の絶縁性接着剤１８の一例である第１の液状エラストマ樹脂１８ａを用いて接合されると共に、前記半導体素子１１の各電極パッドと前記第１のリード２６のリードボンデング端子２７とはリード・ボンディングにより接続されている。さらに、半導体素子１１の裏面には、前記第２のインターポーザ１７が第２の絶縁性接着剤１９の一例である第２の液状エラストマ樹脂１９ａを用いて接合されると共に、前記各第１のリード接続端子２８と前記各第３の及び第４のリード接続端子３５、４０とがそれぞれ対応したリード接続端子に超音波接合によって電気的に接合（図１、図４参照）されている。そして、前記半導体素子、前記第１、第２及び第３のリード接続端子の第２の導通部２３ａを封止樹脂４３の一例である封止用エラストマ樹脂で樹脂封止され、さらに、図１、図４及び図５に示すように、前記第４の導体パターン１６を、前記第４の接地端子ランド４１、第２の外部接続端子ランド３９及び前記第３の導通部２３ｂを露出する開口部４４を設けた絶縁性のカバー・レジスト４５で被覆保護すると共に、該開口部４４を介して前記カバー・レジスト側に突出する外部接続端子２１を設けた図１に示すように、外周部に接地用の外部接続端子とファン・インのエリア・アレイ状の外部接続端子を備えた半導体装置が形成される。ここで、前記カバー・レジスト４５は、液状レジストをシルク印刷法又はフィルム・フォトレジスト露光法を用いて形成されたものであってもよい。
【００２８】
以上のような構成となっているので、半導体素子と外部接続端子の結合は、第２の導通部２３ａで第２の導体回路パターン及び第３の導体回路パターンに適切に分岐され、内側方向に回路の変更を行うことができる（図１、図２、図３、図４、図５参照）。そして、前記半導体素子１１と外部接続端子２１との間に各導通部を介し、適切な組合せの電気的導通回路を形成することができる。
【００２９】
前記実施の態様では、前記半導体素子搭載領域は第１の導体回路パターン側に突出するようにデイプレスして素子搭載キャビティを形成すると共に、前記第１のリードのリードボンディング端子が前記キャビティ側に突出するように再ディプレスした構成としているが（図１参照）、再ディプレスを形成しない構成とすることもできる。
【００３０】
さらに、第２のインタポーザは、第２の絶縁性部材の表裏面に第１及び第２の導体回路パターンを形成した構成としているが、絶縁性部材の片面に第１の導体回路パターンを形成し、他の絶縁性部材に第２の導体回路パターンを形成してそれぞれを絶縁性接着剤で接合した構成とすることもできる。この構成とすれば導体回路パターンの形成加工が容易になる。
【００３１】
さらに、前記第１、第２、第３及び第４の導体回路パターンを金属薄板からプレス加工又はエッチング加工で形成された所要形状のそれぞれのインナー・リードフレームを用いた構成としているので、導体回路パターンの形成加工が容易になり、半導体装置の製造コストの低減が可能となる。
【００３２】
さらに、前記第１のリード接続端子、第２及び第３のリード接続端子の第１の導通部を形成しているので、第２及び第３のリード接続端子を内側方向に延在したエリア・アレイ状の配置に形成することができる。これによって多端子化の対応がより容易になる。
【００３３】
【発明の効果】
請求項１、２記載の半導体装置は、半導体素子の信号のＩ／Ｏパッド、電源パッド及び接地パッドと外部接続端子との導通回路が、半導体素子搭載領域に隣接して設けた導通部で、第３及び第４の導体回路パターンに分岐し、外部接続端子ランドがファン・インのエリア・アレイ状に配置された第２のインターポーザを有する構成とされているので、半導体素子の外形サイズに近いパッケージサイズに小型化・軽量化することができると共に、半導体装置の多端子化に対応することができる。
【００３４】
請求項２記載の半導体装置は、請求項１記載の半導体装置にあっては、前記第１の導体回路パターンには、熱的、電氣的伝導性の良好な金属から成る接地・放熱の機能を有する構成としているので、半導体装置のクロストーク現象を防ぎ電気特性を向上させることができる。
【００３５】
請求項３記載の半導体装置は、請求項１記載の半導体装置にあっては、第２、第３、第４の導体回路の各外枠に第１の導体回路パターンと外部接続端子との間に接地回路を形成する接地端子を設けているので、第１又は第２の導体回路パターンのいずれか一方を接地回路又は／及び電源回路とし機能させることができ、Ｉ／Ｏ信号回路と電源回路とが分離され、半導体装置の電気特性をより向上させることができる。
【００３６】
請求項４記載の半導体装置は、請求項１記載の半導体装置にあっては、前記第３の導通部は、半導体素子搭載部領域範囲にファン・インのエリア・アレイ状に形成され、電源又は信号用のいずれか一方の前記外部接続端子と前記半導体素子との間に電源又は信号回路を形成する構成とされているので、半導体装置の小型化と多端子化とにさらに容易に対応することができるとともに電氣的特性をいっそう向上させることができる。
【００３７】
請求項５記載の半導体装置は、請求項１記載の半導体装置にあっては、前記第４の導通部は、前記半導体素子搭載部領域に近接して形成され、前記半導体素子と第２の導電回路パターンとの間の電源及び信号用回路のいずれか一方を第３の導体回路パターンとの間に、他方を第４の導体回路パターンとの間に回路を変換する分岐を形成する構成とされているので、外部接続端子間の間隔が短縮され、多端子化が容易に実現することができる。
【００３８】
請求項６記載の半導体装置は、請求項１〜４記載のいずれか１項記載の半導体装置にあっては、前記第２、第３及び第４の導体回路パターンの前記外枠は、接地回路を形成する共通接地端子である構成とされているので、第１、第２及び第３の導体回路パターンの外枠を接地共通回路とすることができ、半導体素子の回路設計の自由度を向上させることができる。
【００３９】
請求項７記載の半導体装置は、請求項１〜６記載のいずれか１項記載の半導体装置にあっては、前記第１、第２、第３及び第４の導体回路パターンは、金属薄板からプレス加工又はエッチング加工で形成された所要形状のインナー・リードフレームを用いた構成とされているので、導体回路パターンの形成が容易になり、製造コストを低減することができ、低価格の半導体装置の提供が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の態様の一例に係る半導体装置の構成を示す断面図である。
【図２】本発明の実施の態様の一例に係る半導体装置の外部接続端子側を示す平面図である。
【図３】本発明の実施の態様の一例に係る半導体装置の第３の導体回路パターンを示す平面図である。
【図４】本発明の実施の態様の一例に係る半導体装置の第２のインターポーザの構成を示す断面図である。
【図５】本発明の実施の態様の一例に係る半導体装置の第４の導体回路パターンを示す平面図である。
【符号の説明】
１０ 半導体装置
１１ 半導体素子
１２ 第１の導体回路パターン
１３ 第２の導体回路パターン
１４ 第１のインターポーザ
１５ 第３の導体回路パターン
１６ 第４の導体回路パターン
１７ 第２のインタポーザ
１８ 第１の絶縁性接着剤
１８ａ 液状エラストマ樹脂
１９ 第２の絶縁性接着剤
１９ａ 液状エラストマ樹脂
２０ 外部配線基板
２１ 外部接続端子
２１ａ ソルダ・ボール
２２ 第１の絶縁性部材
２２ａ 第１のポリイミド樹脂テープ
２３ 第１の導通部
２３ａ 第２の導通部
２３ｂ 第３の導通部
２３ｃ 第４の導通部
２４ 第１の接地端子
２５ 半導体素子搭載領域
２６ 第１のリード
２６ａ リード
２７ リードボンディング端子
２８ 第１のリード接続端子
２９ 第２の接地端子
３０ 第１の外枠
３１ 第２の絶縁性部材
３１ａ 第２のポリイミド樹脂テープ
３２ 貫通孔
３３ 第２のリード
３３ａ リード
３４ 第１の外部接続端子ランド
３５ 第２のリード接続端子
３６ 第３の接地端子
３７ 第２の外枠
３８ 第３のリード
３８ａ リード
３９ 第２の外部接続端子ランド
４０ 第３のリード接続端子
４１ 第４の接地端子
４２ 第３の外枠
４３ 封止樹脂
４４ 開口部
４５ カバー・レジスト
Claims (7)
- 第１の絶縁性部材の表裏面に第１の導体回路パターン及び第１のリードを有するとともに該第１のリードのうちの所定のリードを除いて第１の外枠と分離した第２の導体回路パターンを備え、しかも、前記第１の絶縁性部材に設けられたスルーホールを介して第１及び第２の導体回路パターンの第１の導通部が形成され、さらに、その中央部に半導体素子搭載領域を設けた第１のインターポーザと、前記第１のインターポーザの半導体素子搭載領域に固着され、前記第２の導体回路パターンの各リードのリードボンディング端子とは、リードボンディングにより、それぞれ電気的に接続された半導体素子と、前記半導体素子の裏面に固着されており、第２の絶縁性部材の表裏に第２のリードを有するとともに該第２のリードのうちの所定のリードを除いて第２の外枠と分離した第３の導体回路パターン及び第３のリードを有するとともに該第３のリードのうちの所定のリードを除いて第３の外枠と分離した第４の導体回路パターンを備え、しかも、第２の絶縁性部材に設けられた貫通孔を介して第２導体回路パターンの接地回路パターンと第３の導体回路パターンの接地回路パターン及び第４の導体回路パターンの接地回路パターンとの間に電気的導通回路を形成する第２の導通部と第２の絶縁性部材に設けられたスルーホールを介して第３の導体回路パターンの各リードの第１の外部接続ランドと所定の外部接続端子との間に電気的導通回路を形成する第３の導通部と第２の絶縁性部材に設けられたスルーホールを介して第３及び第４の導体回路パターンの接地端子の第４の導通部とが形成された第２のインターポーザと、前記半導体素子、前記第２の導通部を封止する封止樹脂と、第４の導体回路パターンの各リードの第２の外部接続端子ランド及び第３の導通部、さらには、第４の導体回路パターンの外枠に設けた第４の接地端子を露出する開口部を備え、第４の導体回路パターンを被覆するカバーレジストと、前記カバーレジストの開口部を介して接続され、外部配線基板側に突出した外部接続端子とを具備して成ることを特徴とする半導体装置。
- 前記第１の導体回路パターンは、第２の導体パターンを覆う熱的、電氣的伝導性の良好な金属から成り、その表面に耐食性の金属めつき層を設け接地・放熱基板を設けた構成としたことを特徴とする請求項１記載の半導体装置。
- 前記第１の導通部及び第４の導通部は、前記第２の導体回路パターンの第１の外枠、前記第３の導体回路パターンの第２の外枠、及び前記第４の導体回路パターンの第３の外枠それぞれの外枠の四隅に形成された接地端子に対応し、第１の導体回路パターンと外部接続端子との間に接地回路を形成する構成としたことを特徴とする請求項１記載の半導体装置。
- 前記第３の導通部は、半導体素子搭載部領域範囲にファン・インのエリア・アレイ状に形成され、電源又は信号用のいずれか一方の前記外部接続端子と前記半導体素子との間に電源又は信号回路を形成することを特徴とする請求項１記載の半導体装置。
- 前記第２の導通部は、前記半導体素子搭載部領域に近接して形成され、前記半導体素子と第２の導電回路パターンとの間の電源及び信号用回路のいずれか一方を第３の導体回路パターンとの間に、他方を第４の導体回路パターンとの間に分岐して導通回路を形成することを特徴とする請求項１記載の半導体装置。
- 前記第２の導体回路パターンの第１の外枠、前記第３の導体回路パターンの第２の外枠及び前記第４の導体回路パターンの第３の外枠は、接地回路を形成する共通接地端子であることを特徴とする請求項１から５記載のいずれか１項に記載の半導体装置。
- 前記第１、第２、第３及び第４の導体回路パターンは、金属薄板からプレス加工又はエッチング加工で形成された所要形状のインナー・リードフレームであることを特徴とする請求項１〜６記載のいずれか１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26273997A JP3877095B2 (ja) | 1997-09-09 | 1997-09-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26273997A JP3877095B2 (ja) | 1997-09-09 | 1997-09-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1187560A JPH1187560A (ja) | 1999-03-30 |
| JP3877095B2 true JP3877095B2 (ja) | 2007-02-07 |
Family
ID=17379918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26273997A Expired - Fee Related JP3877095B2 (ja) | 1997-09-09 | 1997-09-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3877095B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6373717B1 (en) | 1999-07-02 | 2002-04-16 | International Business Machines Corporation | Electronic package with high density interconnect layer |
| US6351393B1 (en) | 1999-07-02 | 2002-02-26 | International Business Machines Corporation | Electronic package for electronic components and method of making same |
| JP3371867B2 (ja) * | 1999-10-05 | 2003-01-27 | 日本電気株式会社 | 半導体装置 |
| JP2002118204A (ja) * | 1999-11-17 | 2002-04-19 | Sumitomo Bakelite Co Ltd | 半導体装置、並びに半導体搭載用基板及びその製造方法 |
| KR100708044B1 (ko) * | 2001-07-28 | 2007-04-16 | 앰코 테크놀로지 코리아 주식회사 | 다층 써킷테이프 및 그 제조 방법과 이를 이용한반도체패키지 |
| US7035113B2 (en) | 2003-01-30 | 2006-04-25 | Endicott Interconnect Technologies, Inc. | Multi-chip electronic package having laminate carrier and method of making same |
| CA2455024A1 (en) | 2003-01-30 | 2004-07-30 | Endicott Interconnect Technologies, Inc. | Stacked chip electronic package having laminate carrier and method of making same |
| US7023707B2 (en) | 2003-01-30 | 2006-04-04 | Endicott Interconnect Technologies, Inc. | Information handling system |
| JP2005317861A (ja) | 2004-04-30 | 2005-11-10 | Toshiba Corp | 半導体装置およびその製造方法 |
| US7332818B2 (en) | 2005-05-12 | 2008-02-19 | Endicott Interconnect Technologies, Inc. | Multi-chip electronic package with reduced line skew and circuitized substrate for use therein |
-
1997
- 1997-09-09 JP JP26273997A patent/JP3877095B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1187560A (ja) | 1999-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3123638B2 (ja) | 半導体装置 | |
| US6525942B2 (en) | Heat dissipation ball grid array package | |
| US4941033A (en) | Semiconductor integrated circuit device | |
| KR100274333B1 (ko) | 도체층부착 이방성 도전시트 및 이를 사용한 배선기판 | |
| US6218731B1 (en) | Tiny ball grid array package | |
| US7049696B2 (en) | IC package with electrically conductive heat-radiating mechanism, connection structure and electronic device | |
| US6285086B1 (en) | Semiconductor device and substrate for semiconductor device | |
| KR20080031119A (ko) | 반도체 장치 | |
| JP3877095B2 (ja) | 半導体装置 | |
| JP3569585B2 (ja) | 半導体装置 | |
| KR100251868B1 (ko) | 가요성 회로 기판을 이용한 칩 스케일 반도체 패키지 및 그 제조 방법 | |
| JP3549316B2 (ja) | 配線基板 | |
| JPH09326450A (ja) | 半導体装置およびその製造方法 | |
| KR20120126365A (ko) | 유닛 패키지 및 이를 갖는 스택 패키지 | |
| JP3645701B2 (ja) | 半導体装置 | |
| CN215644465U (zh) | 电子封装体 | |
| US20040021213A1 (en) | Thermally-enhanced integrated circuit package | |
| KR20000076967A (ko) | 적층화 칩 반도체 장치 | |
| JPH1174421A (ja) | 複合型半導体装置 | |
| JPH10209364A (ja) | 半導体装置 | |
| JP3205272B2 (ja) | 半導体装置 | |
| JP3910937B2 (ja) | 半導体装置 | |
| KR100233865B1 (ko) | 히트싱크 부착 볼 그리드 어레이 반도체 패키지 및 그 제조 방법 | |
| JP3381830B2 (ja) | 半導体装置 | |
| JP2880817B2 (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050527 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060801 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060929 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061024 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061026 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060929 |
|
| LAPS | Cancellation because of no payment of annual fees |