JP4114291B2 - 半導体装置およびその構成方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体回路のクリティカルパス遅延をモニターするためのレプリカ回路を有する半導体装置およびその方法に関するものである。
【0002】
【従来の技術】
近年、半導体回路では、低電力化のために、電源電圧VDDを下げる方法が一般的に取られている。
これは、半導体回路(LSI)の消費電力のAC成分は電源電圧の2乗に比例するため、LSIの低電力化には電源電圧を下げることがもっとも効果的であるからである。
【0003】
このような観点から、近年、LSIの動作周波数やプロセスばらつき等に対して電源電圧をダイナミックに制御し、常に最低電圧を供給する方法が報告されている。
【0004】
このような方法を採用した制御回路では、LSIのクリティカルパスと同じ電源電圧−遅延特性を持ったレプリカ回路を設計し、そのレプリカ回路の遅延が動作周波数の1周期以上にならないように電源電圧を制御する。
【0005】
そして、通常、図23に示すように、レプリカ回路1にチップのクリティカルパスよりいくらかの遅延素子2をマージンとして追加し、動作を保証するため、クリティカルパスの遅延よりも大きい遅延を得ている。
【0006】
【発明が解決しようとする課題】
しかしながら、上述した従来の装置では、固定の遅延マージンを作り込んでしまうことから、設計時と実デバイスのずれや必要なマージンを保証するために、より過大なマージン値を設定しなければならなくなる。また、予想よりマージンが小さく誤動作する可能性もある。
【0007】
また、レプリカやマージン遅延部を単純にトランジスタゲートだけで遅延値に合わせて構成した場合は、実デバイスに含まれる配線抵抗Rおよび配線容量Cに基づくRC遅延のように、図24に示すようなトランジスタとは異なる遅延特性の影響で電圧や温度による遅延の変化でチップのクリティカルパスとトラッキングが取れなくなる可能性もある。
従来のように遅延素子を作りこんでしまった場合は、チップ製造後に調整ができず、遅延値に不具合があった場合は設計変更により作り直す必要があった。
また、RC遅延やメモリ遅延は一般にカスタム設計化され、レプリカ系のユニット設計に通常の自動配置配線等の設計手法が使えず、効率が悪くなるという問題があった。
【0008】
そこで、より信頼性が高くフレキシブルに効率良く設計可能なレプリカ系の回路構成が必要とされていた。
【0009】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、信頼性が高くフレキシブルに効率良くレプリカ回路を構成可能な半導体装置およびその方法を提供することにある。
【0010】
【課題を解決するための手段】
上記目的を達成するため、本発明は、伝送パスを有する半導体回路と、上記半導体回路のクリティカルパスの遅延時間をモニターするレプリカ回路とを有する半導体装置であって、上記レプリカ回路の入力側と出力側との間の少なくともいずれかに配置され、遅延値が調整可能な遅延素子を有し、上記調整可能な遅延素子が、異なる遅延特性を有する遅延要素を含む。
【0011】
また、本発明の半導体装置は、伝送パスを有する半導体回路と、上記半導体回路の上記クリティカルパスとして採用された伝送パスと等価な電源電圧−遅延特性をもった回路により構成され、基準信号を伝播して上記半導体回路のクリティカルパスをモニターするレプリカ回路と、上記レプリカ回路の入力側と出力側との間の少なくともいずれかに配置され、遅延量が調整可能な遅延素子と、上記レプリカ回路のモニター結果に基づいた値の電源電圧を生成して、上記半導体回路および上記レプリカ回路に供給する電圧制御回路とを有する。
【0012】
また、本発明は、伝送パスを有する半導体回路と、上記半導体回路のクリティカルパスの遅延時間をモニターするレプリカ回路とを有する半導体装置であって、上記レプリカ回路が、遅延値が調整可能な遅延素子を有する。
【0013】
また、本発明は、伝送パスを有する半導体回路と、基準信号を伝播して上記半導体回路のクリティカルパスの遅延時間をモニターするレプリカ回路とを有する半導体装置であって、上記レプリカ回路が、遅延素子を含む複数のレプリカ部と、選択信号を受けて上記複数のレプリカ部を、上記基準信号の入力に対して並列または直列に接続する接続選択手段と、上記複数のレプリカ部の出力からより遅延量の大きい遅延素子の出力信号をモニター用信号として選択する選択手段と有する。
【0014】
また、本発明の半導体装置は、伝送パスを有する半導体回路と、上記半導体回路の上記クリティカルパスとして採用された伝送パスと等価な電源電圧−遅延特性を有し、遅延値が調整可能な遅延素子により構成され、基準信号を伝播して上記半導体回路のクリティカルパスをモニターするレプリカ回路と、上記レプリカ回路のモニター結果に基づいた値の電源電圧を生成して、上記半導体回路および上記レプリカ回路に供給する電圧制御回路とを有する。
【0015】
また、本発明の半導体装置は、伝送パスを有する半導体回路と、上記半導体回路の上記クリティカルパスとして採用された伝送パスと等価な電源電圧−遅延特性を有し、遅延素子を含む複数のレプリカ部と、選択信号を受けて上記複数のレプリカ部を、上記基準信号の入力に対して並列または直列に接続する接続選択手段と、上記複数のレプリカ部の出力からより遅延量の大きい遅延素子の出力信号をモニター用信号として選択する選択手段とを有し、基準信号を伝播して上記半導体回路のクリティカルパスをモニターするレプリカ回路と、上記レプリカ回路のモニター結果に基づいた値の電源電圧を生成して、上記半導体回路および上記レプリカ回路に供給する電圧制御回路とを有する。
【0016】
また、本発明では、上記遅延素子は、異なる遅延特性を有する遅延要素を含み、設定により遅延値が調整可能である。
また、上記遅延要素の異なる遅延特性は、トランジスタゲートの遅延特性、配線抵抗Rおよび配線容量Cに基づくRC遅延特性、およびメモリの遅延特性である。
【0017】
また、本発明では、レジスタと、上記調整可能な遅延素子の遅延値を、上記レジスタへの設定データに基づいて調整する手段とを有する。
【0018】
また、本発明では、上記接続選択手段は、上記複数のレプリカ部を、上記レジスタへの設定データに基づいて並列または直列に接続する。
【0019】
また、本発明では、外部信号の入力端子と、上記調整可能な遅延素子の遅延値を、上記入力端子に入力された外部信号に基づいて調整する手段とを有する。
【0020】
また、本発明では、上記接続選択手段は、上記複数のレプリカ部を、入力端子に入力された外部信号に基づいて並列または直列に接続する。
【0021】
また、本発明では、上記異なる遅延特性を有する遅延要素がスタンダードセル化され、上記調整可能な遅延素子、または、レプリカ回路、またはその両方がそれら遅延要素のスタンダードセルで配置されて構成されている。
【0022】
また、本発明は、伝送パスを有する半導体回路と、上記半導体回路のクリティカルパスの遅延時間をモニターするレプリカ回路とを有する半導体装置の構成方法であって、異なる遅延特性を有する遅延要素を含み遅延値が調整可能な遅延素子を、上記レプリカ回路の入力側と出力側との間の当該レプリカ回路内を含む少なくともいずれかに配置し、製造後に、上記遅延素子の遅延値を、上記半導体回路のクリティカルパス遅延にマージンをもって動作する値に調整する。
【0023】
また、本発明は、伝送パスを有する半導体回路と、上記半導体回路のクリティカルパスの遅延時間をモニターするレプリカ回路とを有する半導体装置の構成方法であって、上記レプリカ回路を、遅延値が調整可能な遅延素子により形成し、製造後に、上記遅延素子の遅延値を、上記半導体回路のクリティカルパス遅延にマージンをもって動作する値に調整する。
【0024】
また、本発明は、伝送パスを有する半導体回路と、上記半導体回路のクリティカルパスの遅延時間をモニターするレプリカ回路とを有する半導体装置の構成方法であって、上記レプリカ回路を、複数の遅延素子の接続形態を変更可能に形成し、製造後に、上記複数の遅延素子を並列または直列に接続して、上記レプリカ回路の遅延値を、上記半導体回路のクリティカルパス遅延にマージンをもって動作する値に調整する。
【0025】
また、本発明では、上記遅延素子を遅延値が調整可能に形成し、製造後に、上記遅延素子の遅延値を設定する。
【0026】
本発明によれば、レプリカ回路は、半導体回路においてクリティカルパスとして選定されたパスと等価な遅延特性の回路として構成され、レプリカ回路の入力側と出力側との間のいずれかに調整可能な遅延素子が設けられる。
そして、たとえばチップを製造した後に、レジスタあるいは外部信号に基づいて、遅延素子の遅延値が、レプリカ回路を含むレプリカシステムが、半導体回路(LSI)のクリティカルパス遅延にマージンを持って確実に動作する値に調整される。
【0027】
また、本発明によれば、レプリカ回路は、たとえば半導体回路においてクリティカルパスとして選定されたパスと等価な遅延特性を有し、少なく一つの調整可能な遅延素子により構成される。
そして、たとえばチップを製造した後に、レジスタあるいは外部信号に基づいて、遅延素子の遅延値が、レプリカ回路を含むレプリカシステムが、半導体回路(LSI)のクリティカルパス遅延にマージンを持って確実に動作する値に調整される。
【0028】
また、本発明によれば、基準信号がレプリカ回路を伝播され、電圧制御回路において、元の基準信号と遅延素子を含むレプリカ回路の出力信号との位相が比較され、レプリカ回路の出力信号が元の基準信号により1周期以上遅れている場合には電圧値が大きくなり、1周期以上進んでいる場合には電圧値が小さくなるように制御されて、電源電圧が半導体回路およびレプリカ回路に供給される。
【0029】
【発明の実施の形態】
第1実施形態
図1は、本発明に係るレプリカ回路を採用した半導体装置の第1の実施形態を示すブロック図である。
本半導体装置は、レプリカ回路を、半導体回路の電源電圧VDDをダイナミックに変更し、常に最低動作電圧を供給するように制御する電源電圧制御系回路に適用した例を示す図である。
【0030】
本半導体装置10は、半導体回路(LSI)11、レプリカ回路12、調整可能な遅延素子12A、位相比較器13、チャージポンプ14、およびDC−DCコンバータ15により構成されている。
そして、位相比較器13、チャージポンプ14、およびDC−DCコンバータ15により電圧制御回路が構成される。
【0031】
半導体回路11は、DC−DCコンバータ15により電源電圧VDDが供給され、たとえば図2に示すように、複数の伝送パスを有する同期系回路であって、信号送信側のフリップフロップ(FF)111−1,111−2,111−3、受信側のフリップフロップ112−1,112−2,112−3、送信側と受信側のフリップフロップを接続する主伝送経路(伝送パス)113,114,115、分岐パス113−1、115−1、所定のしきい値電圧を有する伝送素子としてのゲート素子116−1〜116−11により構成されている。
【0032】
主伝送パス113は、信号送信側フリップフロップ111−1の出力と受信側フリップフロップ112−1の入力との間に接続されている。そして、主伝送パス113の分岐点113aから分岐パス113−1が分岐され、この分岐パス113−1がゲート素子116−6の一方の入力端子に接続されている。
そして、フリップフロップ111−1の出力と分岐点113aとの間の主伝送パス113にゲート素子116−1,116−2が配置され、分岐点113aと受信側フリップフロップ112−1の入力との間の主伝送パス113にゲート素子116−3が配置されている。
【0033】
主伝送パス114は、信号送信側フリップフロップ111−2の出力と受信側フリップフロップ112−2の入力との間に接続されている。
そして、フリップフロップ111−2の出力と受信側フリップフロップ112−2の入力との間の主伝送パス114にゲート素子116−4〜116−9が配置されている。
具体的には、ゲート素子116−5の一方の入力がゲート素子116−4の出力に接続され、ゲート素子116−5の出力がゲート素子116−6の他方の入力に接続され、ゲート素子116−6の出力側にゲート素子116−7〜116−9が接続されている。
【0034】
主伝送パス115は、信号送信側フリップフロップ111−3の出力と受信側フリップフロップ112−3の入力との間に接続されている。そして、主伝送パス115の分岐点115aから分岐パス115−1が分岐され、この分岐パス115−1がゲート素子116−5の他方の入力端子に接続されている。
そして、フリップフロップ111−3の出力と分岐点115aとの間の主伝送パス115にゲート素子116−10,116−11が配置されている。
【0035】
なお、ゲート素子116−1〜116−11は、たとえば絶縁ゲート型電界効果トランジスタ、すなわちMIS( Metal Insulator Semiconductor)系回路を用いて構成されている。
【0036】
図1の同期系半導体回路11では、遅延値が最大の遅延パス(クリティカルパス)は、フリップフロップ111−3→主伝送パス115→ゲート素子116−10,116−11→分岐パス115−1→ゲート素子116−5→主伝送パス114→ゲート素子116−6〜116−9→フリップフロップ112−2の伝送パスである。
したがって、原則的には、このパスを構成する素子、パスを基準にレプリカ回路12が構成される。
【0037】
レプリカ回路12は、半導体回路11で、上述したようにクリティカルパスとして選定されたパス構成と等価な電源電圧−遅延特性をもつ回路として構成されており、DC−DCコンバータ15による電源電圧VDDの供給を受けて動作し、所定周期の基準信号SINを入力してゲート処理等して伝播させる。
レプリカ回路12は、図2の場合を例にとると、上述したように、フリップフロップ111−3→主伝送パス115→ゲート素子116−10,116−11→分岐パス115−1→ゲート素子116−5→主伝送パス114→ゲート素子116−6〜116−9→フリップフロップ112−2と等価な回路で構成される。
【0038】
そして、本第1の実施形態では、レプリカ回路12の出力側に、遅延量が調整可能な遅延素子12Aが接続されている。
この調整可能な遅延素子12Aは、その遅延値は、調整信号SADJを受けてレプリカ回路12を含むレプリカシステムが、半導体回路(LSI)11のクリティカルパス遅延にマージンを持って確実に動作する値に調整され、この遅延値をもってレプリカ回路12の出力信号を伝播させ、伝播後の信号を遅延信号S12Aとして位相比較器13に出力する。
【0039】
なお、図1の例では調整可能な遅延素子12Aの配置位置は、レプリカ回路12の出力側に配置しているが、このレプリカ回路12と遅延素子12Aとの位置関係は、これに限定されるものではなく、たとえばレプリカ回路12の入力側あるいはレプリカ回路12中に位置していても勿論よい。
【0040】
図3は、調整可能な遅延素子の構成例を示す回路図である。
この遅延素子12Aは、図3に示すように、遅延ゲートGT1〜GT4、およびセレクタ121により構成されている。
セレクタ121には、遅延ゲートGT1〜GT4の各出力端子が接続されており、供給される調整信号SADJによって、遅延量が異なるゲートの出力信号を選択する。これにより、必要なマージン遅延値に調整することができる。
そして、セレクタ121は、選択した遅延ゲート出力を遅延信号S12Aとして出力する。
【0041】
また、この調整可能な遅延素子12Aは、たとえばチップを製造した後に所定の方法で調整信号SADJが供給され、所望の値に設定される。
この調整信号SADJは、たとえば図4または図5に示すように構成により供給可能である。
【0042】
図4に示す構成は、レジスタ122を用いた例である。
すなわち、レジスタ122に対して、たとえば外部からDMAで直接アクセスして、あるいは内部の何らかの制御回路から選択すべき遅延値(ゲート出力)データを設定して調整信号SADJとして与える構成例である。
【0043】
また、図5に示す構成は、セレクタ121を、外部ピン(外部信号の入力端子)124,125,126への信号設定によりデコーダ123を介して制御する例である。
なお、本発明が、デコーダ123がないケースも含むことは明白である。またこれら構成例に限定されるものではないことは勿論である。
【0044】
位相比較器13は、基準信号SINと遅延素子12Aの出力遅延信号S12Aとの位相を比較し、遅延信号S12Aが基準信号SINより1周期以上遅れている場合にはアップ信号UPを生成し、1周期以上進んでいる場合にはダウン信号DNを生成してチャージポンプ14に出力する。
【0045】
チャージポンプ14は、位相比較器13によりアップ信号UPを受けた場合には、DC−DCコンバータ15による電源電圧VDDを大きくし、ダウン信号DNを受けた場合にはDC−DCコンバータ15による電源電圧VDDを小さくするように指示する信号S14をDC−DCコンバータ15に出力する。
【0046】
DC−DCコンバータ15は、チャージポンプ14の出力信号S14を受けて、この信号S14が指示するように電源電圧VDDの値を調整して、半導体回路11およびレプリカ回路12に供給する。
【0047】
次に、上記構成による動作を説明する。
レプリカ回路12は、半導体回路11においてクリティカルパスとして選定されたパス構成と等価な遅延特性の回路として構成され、レプリカ回路12のたとえば出力側と位相比較器13との間に調整可能な遅延素子12Aが設けられる。そして、たとえばチップを製造した後に、レジスタ122あるいはデコーダ123を通して調整信号SADJが遅延素子12Aを構成するセレクタ121に与えられる。
これにより、遅延素子12Aの遅延値は、調整信号SADJを受けてレプリカ回路12を含むレプリカシステムが、半導体回路(LSI)11のクリティカルパス遅延にマージンを持って確実に動作する値に調整される。
【0048】
このように、遅延値が調整された半導体装置においては、レプリカ回路12に所定周期の基準信号SINが入力される。そして、基準信号SINはレプリカ回路12で、ゲート処理等を受けて所定時間遅延され、さらに遅延値が調整された遅延素子12Aで設定量だけ遅延されて遅延信号S12Aとして位相比較器13に出力される。
【0049】
位相比較器13では、基準信号SINと遅延素子12Aの出力遅延信号S12Aとが入力され、両信号の位相が比較される。
比較の結果、遅延信号S12Aが基準信号SINより1周期以上遅れている場合にはアップ信号UPが生成されてチャージポンプ回路14に出力される。
一方、遅延信号S12Aが基準信号SINより1周期以上進んでいる場合にはダウン信号DNが生成されてチャージポンプ14に出力される。
【0050】
チャージポンプ14においては、位相比較器13によりアップ信号UPを受けた場合には、DC−DCコンバータ15による電源電圧VDDを大きくして、処理速度が速くなるように(遅延が小さくなるように)指示する信号S14が生成されてDC−DCコンバータ15に出力される。
一方、位相比較器13によりダウン信号DNを受けた場合には、DC−DCコンバータ15による電源電圧VDDを小さくして、処理速度が遅くなるように(遅延が大きくなるように)指示する信号S14が生成され、DC−DCコンバータ15に出力される。
【0051】
そして、DC−DCコンバータ15において、チャージポンプ14の出力信号S14を受けて、この信号S14が指示するように電源電圧VDDの値が調整されて、半導体回路11およびレプリカ回路12に供給される。
【0052】
以上説明したように、本第1の実施形態によれば、半導体回路11においてクリティカルパスとして選定されたパス構成と等価な遅延特性の回路としてレプリカ回路12を構成し、レプリカ回路12のたとえば出力側と位相比較器13との間に調整可能な遅延素子12Aを設け、たとえばチップを製造した後に、遅延素子12Aの遅延値を、レプリカ回路12を含むレプリカシステムが、半導体回路(LSI)11のクリティカルパス遅延にマージンを持って確実に動作する値に調整可能に構成したので、過大なマージン設定を防ぐことができ、また予想よりマージンが小さい場合にこれを増やすことで誤動作を防ぐことも可能になる。
【0053】
また、調整可能な遅延素子12Aの遅延値を、レジスタや外部ピンの設定により変更できるようにすることにより、チップ製造後に遅延値やマージンを調整することができるようになるという利点がある。
【0054】
なお、上述した説明では、調整可能な遅延素子12Aを、図3に示すように、遅延ゲートGT1〜GT4、およびセレクタ121により構成した例としたが、遅延素子の構成はこれに限定されるものではなく、種々の態様が可能である。
【0055】
たとえば、図6に示すように、調整可能な遅延素子12Aを、トランジスタゲート遅延やRC遅延やメモリ遅延等の異なる遅延特性を有する遅延要素により構成することも可能である。
図6において、12Bがトランジスタゲート遅延と同じ遅延特性を持った調整可能な遅延要素を示し、12Cが同じくRC遅延特性を持った調整可能な遅延要素を示し、12Dがメモリの遅延特性を持った調整可能な遅延要素を示している。
【0056】
図7は、異なる遅延特性の遅延要素で構成した遅延素子の具体的な構成例を示す回路図である。
【0057】
図7に示すように、トランジスタゲート遅延と同じ遅延特性を持った調整可能な遅延要素12Bは、直列に接続された遅延ゲートGTB1〜GTB3、およびセレクタ121Bにより構成されている。
セレクタ121Bには、遅延ゲートGTB1〜GTB3の各出力端子およびレプリカ回路12の出力端子が接続されており、供給される調整信号SADJBによって、遅延量が異なるゲートの出力信号を選択する。
なお、トランジスタゲート遅延特性を持つ遅延ゲートGTB1〜GTB3は、たとえば図8に示すように、2つのインバータINV1,INV2を直列に接続してなるバッファにより構成される。
【0058】
RC遅延特性を持った調整可能な遅延要素12Cは、直列に接続された遅延ゲートGTC1〜GTC3、およびセレクタ121Cにより構成されている。
セレクタ121Cには、遅延ゲートGTC1〜GTC3の各出力端子、遅延要素12Bの遅延ゲートGTB3の出力端子、およびセレクタ121Bを介してレプリカ回路12の出力端子が接続されており、供給される調整信号SADJCによって、遅延量が異なるゲートの出力信号を選択する。
なお、RC遅延特性を持つ遅延ゲートGTC1〜GTC3は、たとえば図9に示すように、いわゆるRCユニットにより構成される。
【0059】
メモリの遅延特性を持った調整可能な遅延要素12Dは、並列に接続された遅延ゲートGTD1〜GTD3、およびセレクタ121Dにより構成されている。
セレクタ121Dには、遅延ゲートGTD1〜GTD3の各出力端子、および遅延要素12Cのセレクタ121Cの出力端子が接続されており、供給される調整信号SADJDによって、遅延量が異なるゲートの出力信号を選択する。
【0060】
なお、メモリの遅延特性を持つ遅延ゲートGTD1〜GTD3は、たとえば図10に示すように、いわゆるビット線の放電特性をエミュレートするユニットを用い、負荷の値を変えたものを選択できるように構成される。
基本的には、遅延ゲートGTD1は、図10(A)に示すように、電源電圧VDDと接地ラインとの間に接続したpチャネルMOS(PMOS)トランジスタPT1およびnチャネルMOS(NMOS)トランジスタNT1、インバータINV3、並びにNMOSトランジスタのソース・ドレイン同士を接続してなる負荷容量LC1により構成される。
そして、図10(B)に示すように、負荷容量を1つ増やして遅延ゲートGTD2が構成され、図10(C)に示すように、負荷容量をさらに1つ増やして遅延ゲートGTD3が構成される。
【0061】
このような構成を有する遅延素子は、各セレクタ121B,121C,121Dへの調整信号SADJB,SADJC,SADJDにより遅延量が選択的に組み合わされて、実デバイスのクリティカルパスに対する遅延調整やマージン調整が行われる。
【0062】
このように、遅延素子を遅延特性の異なる遅延要素で構成し、これらにより遅延値・特性を調整することで電圧や温度の変化によりトラッキングが取れず不良になることを防ぐことができる利点がある。
【0063】
なお、各遅延要素の構成は、上述した構成に限定されるものではなく、また、遅延要素は、トランジスタゲート遅延、RC遅延、およびメモリ遅延の3種類に限るものではなく、トランジスタ遅延も様々な回路構成のものが適用できる。
【0064】
また、図11に示すように、上述した異なる遅延特性の遅延素子をスタンダードセル化することも可能である。
図11において、SCBがスタンダードセルブロックを示している。
また、たとえばRC遅延ユニットRCUは、所定パターンにより構成され、これらを複数用いて構成することで所望のRC遅延を得られる。
このように、クリティカルパスや遅延特性の異なる遅延ユニットをスタンダードセル化して使用することで、通常のCADにより自動配置配線を利用して遅延ユニットの設計が可能になり、ひいては設計の効率化を図れる利点がある。
【0065】
第2実施形態
図12は、本発明に係るレプリカ回路を採用した半導体装置の第2の実施形態を示すブロック図である。
本第2の実施形態に係る半導体装置は、第1の実施形態に係る半導体装置と同様に、レプリカ回路を、半導体回路の電源電圧VDDをダイナミックに変更し、常に最低動作電圧を供給するように制御する電源電圧制御系回路に適用した例を示す図である。
【0066】
本第2の実施形態が上述した第1の実施形態と異なる点は、調整可能な遅延素子を、レプリカ回路の外部(第1の実施形態ではレプリカ回路の出力側)に別個に配置する代わりに、レプリカ回路16を、調整可能な遅延素子160により構成し、設定によって遅延要素の組み合わせを任意に変更可能にし、その組み合わせによって所望の遅延特性を実現できるように構成したことにある。
【0067】
具体的には、図12に示すように、本第2の実施形態に係るレプリカ回路16は、直列に接続された遅延要素としての複数のゲート遅延素子161−1〜161−n、およびセレクタ162を含む調整可能の遅延素子160により構成し、所望の遅延値となるゲート遅延素子段数をセレクタ162で選択するように構成されている。
【0068】
ゲート遅延素子161−1〜161−nは、たとえば図8に示すように、2つのインバータINV1,INV2を直列に接続してなるバッファ、あるいはNANDゲートやNORゲート、あるいは複合ゲート等により構成することが可能である。
また、セレクタ162には、基準信号SINの入力ライン、各ゲート遅延素子161−1〜161−nの出力ノードが接続されている。
【0069】
また、この調整可能な遅延素子160により構成されたレプリカ回路16には、たとえばチップを製造した後に所定の方法で調整信号SADJEが供給され、所望の値に設定される。
この調整信号SADJEは、たとえば図13または図14に示すように構成により供給可能である。
【0070】
図13に示す構成は、レジスタ163を用いた例である。
すなわち、レジスタ163に対して、たとえば外部からDMAで直接アクセスして、あるいは内部の何らかの制御回路から選択すべき遅延値(ゲート出力)データを設定して調整信号SADJEとして与える構成例である。
【0071】
また、図14に示す構成は、セレクタ161を、外部ピン(外部信号の入力端子)164,165,166への信号設定によりデコーダ167を介して制御する例である。
なお、本発明が、デコーダ167がないケースも含むことは明白である。またこれら構成例に限定されるものではないことは勿論である。
【0072】
この半導体装置10Aにおいては、レプリカ回路16は、調整可能な遅延素子により構成される。
そして、たとえばチップを製造した後に、レジスタ163あるいはデコーダ167を通して調整信号SADJEがレプリカ回路16を構成するセレクタ162に供給される。
これにより、レプリカ回路16を含むレプリカシステムが、半導体回路(LSI)11のクリティカルパス遅延にマージンを持って確実に動作する値に調整される。
【0073】
このように、遅延値が調整された半導体装置10Aにおいては、レプリカ回路16に所定周期の基準信号SINが入力される。そして、基準信号SINはレプリカ回路16で、ゲート処理等を受けて所定時間遅延され、さらに遅延値が調整された設定量だけ遅延されて遅延信号S16として位相比較器13に出力される。
【0074】
位相比較器13では、基準信号SINとレプリカ回路16の出力遅延信号S16とが入力され、両信号の位相が比較される。
比較の結果、遅延信号S16が基準信号SINより1周期以上遅れている場合にはアップ信号UPが生成されてチャージポンプ回路14に出力される。
一方、遅延信号S16が基準信号SINより1周期以上進んでいる場合にはダウン信号DNが生成されてチャージポンプ14に出力される。
【0075】
チャージポンプ14においては、位相比較器13によりアップ信号UPを受けた場合には、DC−DCコンバータ15による電源電圧VDDを大きくして、処理速度が速くなるように(遅延が小さくなるように)指示する信号S14が生成されてDC−DCコンバータ15に出力される。
一方、位相比較器13によりダウン信号DNを受けた場合には、DC−DCコンバータ15による電源電圧VDDを小さくして、処理速度が遅くなるように(遅延が大きくなるように)指示する信号S14が生成され、DC−DCコンバータ15に出力される。
【0076】
そして、DC−DCコンバータ15において、チャージポンプ14の出力信号S14を受けて、この信号S14が指示するように電源電圧VDDの値が調整されて、半導体回路11およびレプリカ回路16に供給される。
【0077】
以上説明したように、本第2の実施形態によれば、レプリカ回路16を、調整可能な遅延素子により構成し、たとえばチップを製造した後に、レプリカ回路16を構成する遅延素子の遅延値を、レプリカ回路16を含むレプリカシステムが、半導体回路(LSI)11のクリティカルパス遅延にマージンを持って確実に動作する値に調整可能に構成したので、過大なマージン設定を防ぐことができ、また予想よりマージンが小さい場合にこれを増やすことで誤動作を防ぐことも可能になる。
また、汎用的に使用可能なレプリカ回路を構成することができ、また半導体回路11の動作電圧マージンの設定を柔軟に行うことが可能となる。
【0078】
また、レプリカ回路16を構成する調整可能な遅延素子の遅延値を、レジスタや外部ピンの設定により変更できるようにすることにより、チップ製造後に遅延値やマージンを調整することができるようになるという利点がある。
【0079】
第3実施形態
図15は、本発明に係る半導体装置の第3の実施形態を説明するための図であって、当該半導体装置を構成するレプリカ回路の他の構成例を示す回路図である。
【0080】
本第3の実施形態に係るレプリカ回路が上述した第2の実施形態に係るレプリカ回路と異なる点は、調整可能な遅延素子160の後段に、さらに調整可能な遅延素子170を縦続接続したことにある。
【0081】
遅延素子170は、直列に接続された要素素子としての複数のRC遅延素子171−1〜171−n、およびセレクタ172を有し、所望の遅延値となるRC遅延素子段数をセレクタ172で選択するように構成されている。
【0082】
RC遅延素子171−1〜171−nは、たとえばアルミニウム配線等により構成される。
また、セレクタ172には、前段の遅延素子160のセレクタ162の出力、および各RC遅延素子171−1〜171−nの接続ノードが接続されている。
【0083】
図16は、ゲート遅延とRC遅延の比率と電圧遅延特性の関係を示す図である。
図16において、▲1▼で示す曲線はRC成分が小さい場合の電圧遅延特性を示し、▲2▼で示す曲線はRC成分が▲1▼の場合より大きい場合(RC成分が中程度の場合)の電圧遅延特性を示し、▲3▼で示す曲線はRC成分が▲2▼の場合より大きい場合の電圧遅延特性を示している。
図16に示すように、ゲート遅延とRC遅延の比率を変化させることによって所望の電圧- 遅延特性を得ることができる。
そこで、本第3の実施形態の係るレプリカ回路16Aにおいて、所望の遅延値でかつ所望のゲート遅延/RC遅延比率となるゲート遅延素子段数およびRC遅延素子段数が、たとえばレジスタやデコーダを介した制御によりセレクタ162および172でそれぞれ選択される。
【0084】
本第3の実施形態によれば、上述した第2の実施形態の効果と同様の効果を得ることができる。
【0085】
なお、本第3の実施形態では、ゲート遅延素子チェーンの後段にRC遅延素子チェーンを接続した構成例を示しているが、本発明はこの位置関係に限定されるものではなく、RC遅延素子チェーンの後段にゲート遅延素子チェーンを接続しても本発明の範囲にあることはいうまでもない。
【0086】
第4実施形態
図17は、本発明に係る半導体装置の第4の実施形態を説明するための図であって、当該半導体装置を構成するレプリカ回路の他の構成例を示す回路図である。
【0087】
本第4の実施形態に係るレプリカ回路が上述した第3の実施形態に係るレプリカ回路と異なる点は、調整可能な遅延素子170の後段に、さらに調整可能な遅延素子180を縦続接続したことにある。
【0088】
遅延素子180は、並列に接続された要素素子としての複数の負荷の値が異なるメモリ遅延素子181−1〜181−3、およびセレクタ182を有し、所望の遅延値となるメモリ遅延素子をセレクタ182で選択するように構成されている。
【0089】
メモリ遅延素子181−1〜181−nは、たとえば図10に示すように、ビット線の放電特性をエミュレートするユニットを用い、負荷の値を変えたものを選択できるように構成される。
また、セレクタ182には、前段の遅延素子170のセレクタ172の出力、および各メモリ遅延素子181−1〜181−nの出力ノードが接続されている。
【0090】
本第4の実施形態によれば、上述した第3の実施形態の効果と同様の効果を得ることができる。
【0091】
なお、第4の実施形態においても、ゲート遅延素子チェーン、RC遅延素子チェーン、メモリ遅延素子の位置関係はこれ限定されるものではない。
【0092】
第5実施形態
図18は、本発明に係る半導体装置の第5の実施形態を説明するための図であって、当該半導体装置を構成するレプリカ回路の他の構成例を示す回路図である。
【0093】
本第5の実施形態に係るレプリカ回路が上述した第3の実施形態に係るレプリカ回路と異なる点は、縦続接続された遅延要素としてのゲート遅延素子およびRC遅延素子からなる2つのレプリカ部16A−1,16A−2を、接続選択手段としてのセレクタ191を介し基準信号SINの入力に対して並列または縦続接続させ、かつ2つのレプリカ部16A−1,16A−2の出力を選択手段としてのANDゲート192を介してレプリカ出力S16Cを得るように構成したことにある。
選択手段としてのANDゲート192は、複数のレプリカ部の出力からより遅延量の大きい遅延素子の出力信号をモニター用信号である遅延信号S16Cとして選択し出力する。
【0094】
また、レプリカ部16A−1,16A−2は、独立にゲート遅延素子段数、RC延素子段数を設定できる。
【0095】
このような構成において、セレクタ191でレプリカ入力である基準信号SINを選択した場合、2つのレプリカ部16A−1,16A−2は並列に動作する。
このように並列に動作させるには、以下の場合に適している。
すなわち、半導体回路(LSI)11本体のクリティカルパスが動作電圧によって入れ替わるような場合、LSIの電圧−遅延特性に不連続点が発生する。
このような場合、1つのレプリカではLSIの電圧−遅延特性に対して最適なトラッキングを取ることが難しくなる。
そこで、2つ用意したレプリカ部16A−1,16A−2をそれぞれのクリティカルパスに合わせこむことで、レプリカの電圧−遅延特性をLSI本体の特性に対して最適に合わせこむことが可能となる。
【0096】
また、セレクタ191でレプリカ部16A−1の出力信号S16A−1を選択した場合、2つのレプリカ部16A−1,16A−2は直列(縦続)接続され、1つのレプリカとして動作する。
このように直列に接続して1つのレプリカとして動作させるには、以下の場合に適している。
すなわち、LSI本体のクリティカルパスが、ゲート+長い配線+ゲート+長い配線のような構成の場合(たとえば長い配線に対してリピータバッファが挿入された場合など)、2つのレプリカを直列に接続し、それぞれのレプリカでゲート遅延素子段数とRC遅延素子段数を独立に設定することで、レプリカをよりLSI本体のクリティカルパスの構成に近づけることが可能となる。
また、ゲート遅延成分およびRC遅延成分の設定範囲を2倍に広げることも可能となる。
【0097】
以上のように、本第5の実施形態によれば、上述した第3の実施形態の効果に加えて、LSI本体のクリティカルパスの構成により近づけることが可能になるという効果を得ることができる。
【0098】
なお、図18では、第3の実施形態に係る図15に示すレプリカ回路を2つ用いた場合を例に説明したが、第4の実施形態に係る図17に示すレプリカを適用しても同様の効果が得られることは言うまでもない。
【0099】
第6実施形態
図19は、本発明に係る半導体装置の第6の実施形態を説明するための図であって、当該半導体装置を構成するレプリカ回路の他の構成例を示す回路図である。
【0100】
本第6の実施形態に係るレプリカ回路が上述した第5の実施形態に係るレプリカ回路と異なる点は、縦続接続された遅延要素としてのゲート遅延素子およびRC遅延素子からなるレプリカ部を、m(m≧3)個用い、これらレプリカ部16A−1〜16A−mを、セレクタ191−1〜191−m-1 を介し、基準信号SINの入力に対して並列または直列(縦続)接続させて、並列動作および/または直列動作させ、かつm個のレプリカ部16A−1,16A−2の出力を選択手段としてのm入力ANDゲート193を介してレプリカ出力である遅延信号S16Dを得るように構成したことにある。
【0101】
本第6の実施形態によれば、上述した第5の実施形態の効果と同様の効果を得ることができることはもとより、ゲート+長い配線+ゲート+長い配線+…といったレプリカを複数構成し、それらを並列動作させて不連続点を持った特性にも対応することが可能となる。
【0102】
なお、図19では、第3の実施形態に係る図15に示すレプリカ回路をm個用いた場合を例に説明したが、第4の実施形態に係る図17に示すレプリカを適用しても同様の効果が得られることは言うまでもない。
【0103】
第7実施形態
図20は、本発明に係る半導体装置の第7の実施形態を説明するための図であって、当該半導体装置を構成するレプリカ回路の他の構成例を示す回路図である。
【0104】
本第7の実施形態では、調整可能なレプリカ回路群はチップを製造した後に、所望の値に設定することができる具体的な構成例を示している。
図20は、レジスタを用いて調整可能なレプリカ回路群の遅延値を変更できるようにした構成例を示す回路図である。
この回路では、上述した第2〜第6の実施形態において示したように、遅延素子の段数や接続方法がセレクタで選択されるが、これをレジスタ194で設定する。
このレジスタ194に設定した情報を各レプリカ部16A−1〜16A−mに対応して設けたデコーダ195−1〜195−mでデコードしてセレクタに供給する。
レジスタ194は、たとえば外部からDMAで直接アクセスされてもよいし、内部の何らかの制御回路から設定を行っても良い。
【0105】
なお、レプリカ回路の遅延値の設定は、図20に示すようにレジスタを使用せず、たとえば図5および図15に示すように、外部ピンの信号設定によって制御することも可能である。
【0106】
第8実施形態
図21は、本発明に係るレプリカ回路を採用した半導体装置の第8の実施形態を示すブロック図である。
【0107】
本第8の実施形態が上述した第2から第7の実施形態と異なる点は、アップ信号およびダウン信号を出力する位相比較器およびこれらのアップ信号およびダウン信号に応じた信号を出力するチャージポンプを用いる代わりに、基準信号SINと遅延素子12Aの出力遅延信号S12Aとの位相を比較し、その差分に相当するデジタルの位相差情報信号S20を出力する位相差検出回路20、位相差情報信号S20を受けて累算するとともに、電源電圧VDDの調整を指示するNビットの信号S21を出力する累算器21、およびNビット信号S21をデジタル信号からアナログ信号S22に変換してDC−DCコンバータ15に供給するNビットDA(デジタル−アナログ)コンバータ22を設けたことにある。
【0108】
なお、レプリカ回路16の構成としては、たとえば図12、図15、図17、図18、図19、図20に示すものを適用可能である。
また、図21のように位相差検出回路20、累算器21、およびDAコンバータ22を用いた構成は、図1に示す第1の実施形態のように、レプリカ回路12の外部に遅延素子12Aを配置する構成にも適用可能である。
【0109】
本第8の実施形態によれば、上述した各実施形態の効果と同様の効果を得ることができる。
【0110】
第9実施形態
図22は、本発明に係るレプリカ回路を採用した半導体装置の第9の実施形態を示すブロック図である。
【0111】
本第9の実施形態が上述した第8の実施形態と異なる点は、累算器21を用いる代わりに、プロセッサ23を用いたことにある。
この場合、たとえばプログラムにより任意の値に設定される設定値と位相差情報信号S20の差を、電源電圧VDDの調整を指示するNビットの信号S23として出力する。
【0112】
本第9の実施形態によれば、上述した各実施形態の効果と同様の効果を得ることができる。
【0113】
【発明の効果】
以上説明したように、本発明によれば、調整可能な遅延素子を備えることにより過大なマージン設定を防ぐことができ、また予想よりマージンが小さい場合にこれを増やすことで誤動作を防ぐことも可能になる。
【0114】
また、本発明によれば、遅延素子の組み合わせによって遅延値を任意に設定可能なレプリカ回路を備えることにより、汎用的に使用可能なレプリカ回路を構成することができ、また同時に半導体回路の動作電圧マージンの設定を柔軟に行うことが可能となる。
【0115】
また、遅延調整素子を遅延特性の異なる遅延要素で構成したので、これらにより遅延値・特性を調整することで電圧や温度の変化によりトラッキングが取れず不良になることを防ぐことができる。
【0116】
また、調整可能な遅延素子をレジスタや入力端子への外部信号の入力により変更できるようにすることにより、チップ製造後に遅延値やマージンを調整することができるようになる。
【0117】
また、遅延特性の異なる遅延素子をスタンダードセルとして用意してそれらでレプリカや遅延調整ユニットをスタンダードセルで配置、構成することで、設計の効率化が図れる利点がある。
【0118】
また、レプリカ部を複数用意し、それらを並列動作または直列動作または並列/ 直列併用動作を選択できることによって、半導体回路本体のクリティカルパスの構成により近づけることが可能になる。
【図面の簡単な説明】
【図1】 本発明に係るレプリカ回路を採用した半導体装置の第1の実施形態を示すブロック図である。
【図2】 本発明に係る半導体回路の構成例を示す回路図である。
【図3】 本発明に係る調整可能な遅延素子の構成例を示す回路図である。
【図4】 第1の実施形態に係る調整可能な遅延素子を構成するセレクタに調整信号を供給する構成例を示す回路図である。
【図5】 第1の実施形態に係る調整可能な遅延素子を構成するセレクタに調整信号を供給する他の構成例を示す回路図である。
【図6】 本発明に係る調整可能な遅延素子を、トランジスタゲート遅延やRC遅延やメモリ遅延等の異なる遅延特性を有する遅延要素により構成した場合の概念図である。
【図7】 トランジスタゲート遅延特性を持つ遅延ゲートの構成例を示す回路図である。
【図8】 メモリの遅延特性を持つ遅延ゲートの構成例を示す回路図である。
【図9】 RC遅延特性を持つ遅延ゲートの構成例を示す回路図である。
【図10】 異なる遅延特性の遅延要素で構成した遅延素子の具体的な構成例を示す回路図である。
【図11】 異なる遅延特性の遅延素子をスタンダードセル化した例を説明するための図である。
【図12】 本発明に係るレプリカ回路を採用した半導体装置の第2の実施形態を示すブロック図である。
【図13】 第2の実施形態に係る調整可能な遅延素子を構成するセレクタに調整信号を供給する構成例を示す回路図である。
【図14】 第2の実施形態に係る調整可能な遅延素子を構成するセレクタに調整信号を供給する他の構成例を示す回路図である。
【図15】 本発明に係る半導体装置の第3の実施形態を説明するための図であって、当該半導体装置を構成するレプリカ回路の他の構成例を示す回路図である。
【図16】 ゲート遅延とRC遅延の比率と電圧遅延特性の関係を示す図である。
【図17】 本発明に係る半導体装置の第4の実施形態を説明するための図であって、当該半導体装置を構成するレプリカ回路の他の構成例を示す回路図である。
【図18】 本発明に係る半導体装置の第5の実施形態を説明するための図であって、当該半導体装置を構成するレプリカ回路の他の構成例を示す回路図である。
【図19】 本発明に係る半導体装置の第6の実施形態を説明するための図であって、当該半導体装置を構成するレプリカ回路の他の構成例を示す回路図である。
【図20】 本発明に係る半導体装置の第7の実施形態を説明するための図であって、レジスタを用いて調整可能なレプリカ回路群の遅延値を変更できるようにした構成例を示す回路図である。
【図21】 本発明に係るレプリカ回路を採用した半導体装置の第8の実施形態を示すブロック図である。
【図22】 本発明に係るレプリカ回路を採用した半導体装置の第9の実施形態を示すブロック図である。
【図23】 固定の遅延マージン用遅延素子を接続したレプリカ系回路を示す図である。
【図24】 トランジスタ遅延とRC遅延の電圧依存性を示す図である。
【符号の説明】
10,10A,10B,10C…半導体装置、11…半導体回路、12,16,16A〜16E…レプリカ回路、12A…調整可能な遅延素子、12B…トランジスタゲート遅延特性を持った調整可能な遅延要素、12C…RC遅延特性を持った調整可能な遅延要素、12D…メモリの遅延特性を持った調整可能な遅延要素、13…位相比較器、14…チャージポンプ、15…DC−DCコンバータ、16A−1〜16A−m…レプリカ部、20…位相差検出回路、21…累算器、22…NビットDAコンバータ、23…プロセッサ、111−1〜111−3…信号送信側フリップフロップ、112−2〜112−3…受信側フリップフロップ、113,114,115…主伝送パス、113−1,115−1…分岐パス、16−1〜16−11…ゲート素子、121,121B,121C,121D…セレクタ、160,170,180…調整可能な遅延素子、191−1〜191−m…セレクタ(接続選択手段)、192,193…ANDゲート(選択手段)、GT1〜GT4…遅延ゲート、GTB1〜GTB3…トランジスタゲート遅延特性を持つ遅延ゲート、GTC1〜GTC3…RC遅延特性を持つ遅延ゲート、GTD1〜GTD3…メモリの遅延特性を持つ遅延ゲート。
Claims (15)
- 伝送パスを有する半導体回路と、上記半導体回路のクリティカルパスの遅延時間をモニターするレプリカ回路とを有する半導体装置であって、
上記レプリカ回路の入力側と出力側との間の少なくともいずれかに配置され、遅延値が調整可能な遅延素子を有し、
上記調整可能な遅延素子が、異なる遅延特性を有する遅延要素を含む
半導体装置。 - 上記遅延要素の異なる遅延特性は、トランジスタゲートの遅延特性、配線抵抗Rおよび配線容量Cに基づくRC遅延特性、およびメモリの遅延特性である
請求項1記載の半導体装置。 - レジスタと、
上記調整可能な遅延素子の遅延値を、上記レジスタへの設定データに基づいて調整する手段と
を有する請求項1記載の半導体装置。 - 外部信号の入力端子と、
上記調整可能な遅延素子の遅延値を、上記入力端子に入力された外部信号に基づいて調整する手段と
を有する請求項1記載の半導体装置。 - 上記異なる遅延特性を有する遅延要素がスタンダードセル化され、上記調整可能な遅延素子、または、レプリカ回路、またはその両方がそれら遅延要素のスタンダードセルで配置されて構成されている
請求項1記載の半導体装置。 - 上記異なる遅延特性を有する遅延要素がスタンダードセル化され、上記調整可能な遅延素子、または、レプリカ回路、またはその両方がそれら遅延要素のスタンダードセルで配置されて構成されている
請求項3記載の半導体装置。 - 上記異なる遅延特性を有する遅延要素がスタンダードセル化され、上記調整可能な遅延素子、または、レプリカ回路、またはその両方がそれら遅延要素のスタンダードセルで配置されて構成されている
請求項4記載の半導体装置。 - 伝送パスを有する半導体回路と、
上記半導体回路の上記クリティカルパスとして採用された伝送パスと等価な電源電圧−遅延特性をもった回路により構成され、基準信号を伝播して上記半導体回路のクリティカルパスをモニターするレプリカ回路と、
上記レプリカ回路の入力側と出力側との間の少なくともいずれかに配置され、遅延値が調整可能な遅延素子と、
上記レプリカ回路のモニター結果に基づいた値の電源電圧を生成して、上記半導体回路および上記レプリカ回路に供給する電圧制御回路と、を有し、
上記調整可能な遅延素子が、異なる遅延特性を有する遅延要素を含む
半導体装置。 - 上記遅延要素の異なる遅延特性は、トランジスタゲートの遅延特性、配線抵抗Rおよび配線容量Cに基づくRC遅延特性、およびメモリの遅延特性である
請求項8記載の半導体装置。 - レジスタと、
上記調整可能な遅延素子の遅延値を、上記レジスタへの設定データに基づいて調整する手段と
を有する請求項8記載の半導体装置。 - 外部信号の入力端子と、
上記調整可能な遅延素子の遅延値を、上記入力端子に入力された外部信号に基づいて調整する手段と
を有する請求項8記載の半導体装置。 - 上記異なる遅延特性を有する遅延要素がスタンダードセル化され、上記調整可能な遅延素子、または、レプリカ回路、またはその両方がそれら遅延要素のスタンダードセルで配置されて構成されている
請求項8記載の半導体装置。 - 上記異なる遅延特性を有する遅延要素がスタンダードセル化され、上記調整可能な遅延素子、または、レプリカ回路、またはその両方がそれら遅延要素のスタンダードセルで配置されて構成されている
請求項10記載の半導体装置。 - 上記異なる遅延特性を有する遅延要素がスタンダードセル化され、上記調整可能な遅延素子、または、レプリカ回路、またはその両方がそれら遅延要素のスタンダードセルで配置されて構成されている
請求項11記載の半導体装置。 - 伝送パスを有する半導体回路と、上記半導体回路のクリティカルパスの遅延時間をモニターするレプリカ回路とを有する半導体装置の構成方法であって、
異なる遅延特性を有する遅延要素を含み遅延値が調整可能な遅延素子を、上記レプリカ回路の入力側と出力側との間の当該レプリカ回路内を含む少なくともいずれかに配置し、
製造後に、上記遅延素子の遅延値を、上記半導体回路のクリティカルパス遅延にマージンをもって動作する値に調整する
半導体装置の構成方法。
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