JPH054265U - メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】メモリ部の各領域にエラーを発生するためのデ
ータとチェックビットの組み合わせを作らなくともよ
く、また、アドレス空間の無駄使いをなくす。 【構成】所定の周期でＥＤＣ回路の機能診断の要求を出
力するタイマーと、診断用のテストデータを保持するテ
ストデータ保持手段と、タイマーからの診断要求とメモ
リへのアクセス要求とを受け、タイマーからの診断要求
時にメモリへのアクセス要求がない場合、前記テストデ
ータ保持手段に保持しているテストデータをＥＤＣ回路
に与えるメモリアクセス制御手段と、ＥＤＣ回路からの
診断結果と、あらかじめ保持されている前記テストデー
タに対する診断結果の期待値とを比較する比較手段とで
構成される。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、マイクロプロセッサによってアクセスされるＥＣＣ（Error Correc ting Code)化構成のメモリ装置に関し、さらに詳しくは、誤り（エラー）検出・ 訂正回路(Error Detection and Correctio ＥＤＣ回路と略す) の診断機能を有 し、信頼性を向上させるようにしたメモリ装置に関する。

【０００２】

【従来の技術】

図３は、従来のＥＤＣ回路を有するメモリ装置の一例を示す構成ブロック図で ある。図において、１はメモリ部で、データ格納部１１とパリティビット格納部 １２とを有している。２はメモリ部１から読み出されたデータ及びパリティビッ トを入力し、誤りを検出するＥＤＣ回路で、エラーが検出された場合は、エラー 信号ＥＲＲを出力すると共に、そのエラーが訂正可能であれば訂正して正しいデ ータを、マイクロプロセッサ側に転送する。 ３はチェックビットジェネレータ、４はマルチプレクサで、チェックビットジ ェネレータ３からのチェックビットとマイクロプロセッサ側からのチェックビッ トとを切り替え、メモリ部１のチェックビット部１２とＥＤＣ回路２とに与える ためのものである。 この様な構成において、ＥＤＣ回路２が正しく機能しないとメモリの誤り検出 及びその訂正が行われなくなり、メモリ装置としての信頼性を維持できなくなる 。このため、メモリの信頼性を維持するためには、ＥＤＣ回路２の機能が正しく 働くかを定期的に診断する必要がある。 従来回路においては、メモリ部１内に、故意にエラーを発生させるデータとチ ェックビットの組み合わせを書き込み、機能の診断を行う時に、このデータとチ ェックビットの組み合わせを読出すことによって、ＥＤＣ回路２やチェックビッ トジェネレータ３の検証を行うようになっていた。

【０００３】

【考案が解決しようとする課題】 しかしながら、この様な従来回路においては、メモリ部１の内部にエラーを故 意に発生するビットパターンが実在するので、通常のアクセスにおいて、これら のパターンが格納されている領域を常に意識する必要があり、メモリの信頼性を 高める上で問題であった。また、機能診断のためのアドレス空間を定義する必要 があるために、マイクロプロセッサのアドレス空間を無駄に使用する不具合があ った。 本考案は、この様な点に鑑みてなされたもので、特別なパターンビットをメモ リ部内部に実在させる必要がなく、従って信頼性が高く、また、アドレス空間の 無駄をなくしたメモリ装置を提供することを目的とする。

【０００４】

【課題を解決するための手段】

この様な目的を達成する本考案は、 データとパリティチェックビットとを記憶するＥＣＣ化構成のメモリ部と、メ モリ部から読み出されたデータとパリティチェックビットとを入力し、誤りを検 出し可能であればそれを訂正する誤り検出・訂正回路（ＥＤＣ回路）と、前記メ モリ部にデータを書き込むときにチェックビットを発生させるチェックビットジ ェネレータとを備えたメモリ装置であって、 所定の周期でＥＤＣ回路の機能診断の要求を出力するタイマーと、 診断用のテストデータを保持するテストデータ保持手段と、 タイマーからの診断要求とメモリへのアクセス要求とを受け、タイマーからの 診断要求時にメモリへのアクセス要求がない場合、前記テストデータ保持手段に 保持しているテストデータをＥＤＣ回路に与えるメモリアクセス制御手段と、 ＥＤＣ回路からの診断結果と、あらかじめ保持されている前記テストデータに 対する診断結果の期待値とを比較する比較手段とを設けたことを特徴とするメモ リ装置である。

【０００５】

【作用】

メモリアセス制御回路は、タイマーからの診断要求が入力されると、メモリへ のアクセス要求がないことを確認して、テストデータをＥＤＣ回路に与える。テ ストデータとしては、あらかじめ、ＥＤＣ回路の機能を診断するに都合のよいデ ータの組合わせが用意してあり、ＥＤＣ回路は、このテストデータを受け、誤り の検出と、訂正動作を行う。 比較手段は、ＥＤＣ回路で行われた動作に基づいて出力されるデータやエラー 検出信号を入力し、それらが期待していた値であるかチェックし、期待値どうり であれば、ＥＤＣ回路の機能は正常であると判断する。

【０００６】

【実施例】

以下図面を用いて、本考案の実施例を詳細に説明する。 図１は、本考案の一実施例を示す構成ブロック図である。図３の各部分と同じ ものには同一の符号を付して示す。図において、１はデータ格納部１１とパリテ ィチェックビット格納部１２を有し、これらの各データを記憶するＥＣＣ化構成 のメモリ部、２はメモリ部１から読み出されたデータとパリティチェックビット とを入力し、誤りを検出し可能であればそれを訂正するＥＤＣ回路である。３は チェックビットジェネレータで、マイクロプロセッサ１０側からメモリ部１に書 き込むデータを入力し、この書き込みデータからチェックビットを作り、それを メモリ部１のチェックビット領域１２に出力するように構成されている。

【０００７】 ５は所定の周期（例えば１時間に１度の周期）でＥＤＣ回路２の機能診断の要 求信号ＤＲを出力するタイマー、６は診断用のためにあらかじめ例えばエラーが 発生すようなデータとチェックビットの組合わせで構成されたテストデータを保 持するテストデータ保持手段、７はメモリ部１へのリード／ライトの制御や、Ｅ ＤＣ回路２の機能診断動作の指示等を行うメモリアクセス制御手段である。 このメモリアクセス制御手段７は、タイマー５からの診断要求信号ＤＲと、マ イクロプロセッサ１０からメモリ部１へのアクセス要求ＡＲとを受け、タイマー ５からの診断要求時にメモリ部１へのアクセス要求がない場合、テストデータ保 持手段６に保持されているテストデータをＥＤＣ回路２に与える指示信号ＲＯを 出力するように構成されている。８は比較手段、９はＥＤＣ回路２がテストデー タを受けて誤り検出・訂正の動作を行った場合に、ＥＤＣ回路２の機能が正常で あれば出力されるであろう期待値を保持する期待値保持手段である。 比較手段８はＥＤＣ回路２からの診断結果と、あらかじめ期待値保持手段９に 保持してある期待値とを比較し、不一致の場合ＥＤＣ回路の機能が異常であるこ とを示すエラー信号ＤＩＡＧＥＲＲを出力するようになっている。

【０００８】 このように構成した装置の動作を、次に説明する。 （通常のリード／ライト動作） マイクロプロセッサ１０はメモリ部１にリード／ライトアクセスを行う場合、 メモリアクセス制御手段７にＣＰＵアクセス要求ＡＲを出力すると共に、例えば ライトアクセスであれば、アドレスバスを介してメモリ部１にライトアドレスを 出力し、またデータバスを介して書込みデータを出力し、メモリ部１の指定アド レスにそのデータを書き込む。チェックビットジェネレータ３は、書込みデータ からチェックビットを生成し、それをチェックビット部１２の対応するアドレス に書き込む。 リードアクセスであれば、アドレスバスを介してメモリ部１にリードアドレス を出力し、そのアドレスに書込まれているデータと対応するチェックビットとを 読み出す。これらのデータは、ＥＤＣ回路２に印加され、ここで誤り検出・訂正 が行われる。ここでエラーが検出されれば、エラー信号ＥＲＲを出力すると共に 、そのエラーが訂正可能であればそれを訂正して、マイクロプロセッサ１０側に 転送する。

【０００９】 （ＥＤＣ回路２の機能診断動作） 図２はこの機能診断動作を示すフローチャートである。タイマー５は、一定の 診断周期ごとにメモリアクセス制御手段７に対して診断要求ＤＲを出力する。こ の診断要求を受けたメモリアクセス制御手段７は、マイクロプロセッサ１０側か らアクセスがされていないか確認し、アクセスされていない場合、テストデータ 保持手段６に対してテストデータ出力指示信号ＲＯを出力する。これにより、テ ストデータ保持手段６にあらかじめ保持されているテストデータがデータバスを 介してＥＤＣ回路２に与えられる。 テストデータを受けたＥＤＣ回路２は、このデータに関して誤り訂正の動作を 行い、その結果を出力する。ここで、テストデータとしては、あらかじめ、ＥＤ Ｃ回路２の機能を診断するに都合のよいデータの組合わせ（誤りが検出されるよ うなデータとチェックビットとの組合わせ）が用意してあり、ＥＤＣ回路２は、 このテストデータに関して、誤りの検出と訂正動作を行うこととなる。そして、 訂正されたデータや、エラー信号ＥＲＲは、マイクロプロセッサ１０側に出力さ れると共に、比較手段８に機能診断結果として与えられる。 比較手段は、ＥＤＣ回路２からのデータやエラー信号を入力し、それらが期待 値保持手段９に保持されている期待値に一致するかチェックする。そして、期待 値通りであれば、ＥＤＣ回路の機能は正常であると判断する。不一致であれば、 ＥＤＣ回路の機能は異常であると判断して、ＥＤＣ回路異常を示すＤＩＡＧＥＲ Ｒ信号を出力し、マイクロプロセッサ１０に知らせたり、アラームなどを出力し たりする。

【００１０】

【考案の効果】

以上詳細に説明したように、本考案によればメモリ部の各領域にエラーを発生 するためのデータとチェックビットの組み合わせを作らなくとも良いので、その 存在を意識する必要がなく、誤ってプログラム領域を破壊するようなこともない 。また、アドレス空間の無駄使いをしなくてもよい。従って、迅速にＥＤＣ回路 の機能チェックを行うことが可能で、信頼性の高いメモリ装置を実現することが できる。

【００１１】

【図面の簡単な説明】

【図１】本考案の一実施例を示す構成ブロック図であ
る。

【図２】機能診断動作を示すフローチャートである。

【図３】従来のＥＤＣ回路を有するメモリ装置の一例を
示す構成ブロック図である。

【符号の説明】

１ メモリ部 ２ ＥＤＣ回路 ３ チエックビットジェネレータ ５ タイマー ６ テストデータ保持手段 ７ メモリアクセス制御手段 ８ 比較手段 ９ 期待値保持手段 １０ マイクロプロセッサ

Claims (1)

1. 【実用新案登録請求の範囲】 【請求項１】データとパリティチェックビットとを記憶
   するＥＣＣ化構成のメモリ部と、メモリ部から読み出さ
   れたデータとパリティチェックビットとを入力し、誤り
   を検出し可能であればそれを訂正する誤り検出・訂正回
   路と、前記メモリ部にデータを書き込むときにチェック
   ビットを発生させるチェックビットジェネレータとを備
   えたメモリ装置であって、 所定の周期で前記誤り検出・訂正回路の機能診断の要求
   を出力するタイマーと、診断用のテストデータを保持す
   るテストデータ保持手段と、 タイマーからの診断要求とメモリへのアクセス要求とを
   受け、タイマーからの診断要求時にメモリへのアクセス
   要求がない場合、前記テストデータ保持手段に保持して
   いるテストデータを前記誤り検出・訂正回路に与えるメ
   モリアクセス制御手段と、 誤り検出・訂正回路からの診断結果と、あらかじめ保持
   されている前記テストデータに対する診断結果の期待値
   とを比較する比較手段とを設けたことを特徴とするメモ
   リ装置。