JP4098844B2 - クロック位相引込み・追従装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えば磁気記録装置におけるデータ読み出しや、通信装置における受信信号再生を行なう際に用いて好適の、クロック位相引込み・追従装置に関する。
【0003】
【従来の技術】
近年、ディスク上の磁気特性によりデータを記録する磁気記録装置としての磁気ディスク装置の記録再生方式としては、パーシャルレスポンスと最尤検出とを組み合わせたPRML(Partial Response Maximum Likelihood) が一般的に用いられている。即ち、このPRMLは、ディスク上へのデータの高密度記録には不可欠な信号処理技術であることが知られている。
【0004】
図24は上述のPRMLを適用した磁気ディスク装置のデータ読み出し部100の構成を示す図である。即ち、この図24に示すように、ヘッド101により再生された信号(電気信号)の振幅は、プリアンプ102やAGC(Automatic Gain Control)103によって増幅される。
続いて、データ読み出し部100においては、AGC103からの信号についてプレフィルタ104やFIR(Finite Impulse Response)フィルタ106等の等化器によってパーシャルレスポンスのある一定の信号に等化され、最尤検出器111により「0」,「1」が判別されるようになっている。
【0005】
ところで、プレフィルタ104は連続時間の信号処理回路としてのアナログフィルタであって、FIRフィルタ106は離散時間の信号処理回路としてのディジタルフィルタであり、これらのプレフィルタ104及びFIRフィルタ106との間には、アナログ信号をディジタル信号に変換するアナログ/ディジタル変換器(ADC)105が介装されている。換言すれば、このADC105は、プレフィルタ104からの信号を量子化するようになっている。
【0006】
なお、FIRフィルタ106以降が連続時間の信号処理回路(アナログ回路)である場合には、量子化回路としてはサンプルされたデータを一定時間保持しておくサンプルホルダが介装されるようになっている。
さらに、上述のADC105においては、クロックに基づいてアナログ信号をディジタル信号に変換するようになっているが、このクロックの位相は、PLL回路(Phase Locked Loop;位相同期回路)112により、FIRフィルタ回路106からの出力から所定タイミングで量子化を行なうことができるように調整されるようになっている。
【0007】
これにより、PLL回路112では、位相誤差計算回路107において、FIRフィルタ106にて等化された信号(ディジタル信号;yn )から位相誤差Eτ(VCO110にて発生するクロック位相と所望の量子化タイミングとの位相誤差)を算出する。
位相誤差計算回路107において算出された位相誤差Eτは、D/A変換器(DAC)108にてアナログ信号に変換されて、ループフィルタ109を介することによりクロックを発生する電圧制御発振器(VCO)110に出力されるようになっている。
【0008】
VCO110は、ループフィルタ109からの位相誤差情報Eτを制御信号としてクロックを発生するようになっており、このクロックタイミング基づいて上述のA/D変換器105におけるA/D変換処理が行なわれるようになっている。
換言すれば、A/D変換器105における量子化タイミングとして入力されるクロック位相を、PLL回路112により、A/D変換器105によるA/D変換後の信号からフィードバックして引込み及び追従することができるようになっている。
【0009】
ここで、上述のクロック位相引込みとは、位相誤差計算回路107にて算出される位相誤差Eτが0付近で安定しない状態にあって、この位相誤差Eτが0付近となるようにPLL回路112が動作している状態のことであり、クロック位相追従とは、位相誤差計算回路107にて算出される位相誤差Eτが0付近で安定している状態であって、引続き位相誤差Eτが0付近となるようにPLL回路112が動作している状態のことである。
【0010】
なお、上述のデータ読み出し部100のPLL回路112においてクロック位相の引込み動作を行なう際には、図25に示すように、ヘッド101において、ディスク上のある一定の周波数を記録したギャップ部(プリアンブル部;時点t1〜t3参照)で引込み動作を開始し(時点t1参照)、データ部(時点t4以降参照)が来る前に引込み動作を完了し(時点t2参照)、追従動作に入る(時点t2以降参照)。
【0011】
ところで、上述の位相引込みを行なう際には、位相誤差計算回路107としては、図26に示すようなものを用いることができることが知られている。
ここで、この図26に示す位相誤差計算回路107は、判定回路107a,3つの遅延素子(D)107b−1〜107b−3,2つの乗算器107c−1,107c−2及び減算器107dをそなえて構成されている。
【0012】
ここで、判定回路107aは、A/D変換器105及びFIRフィルタ106にて量子化処理,等化処理の施された信号(yn ;ディジタル信号)を入力され、その信号レベル(サンプル値)を過去(2ビット前)の判定値Yn-2 をスレッショルド(閾値)として2値(+1又は−1)に判定するヒステリシス型判定回路であって、判定結果をYn として出力するようになっている。
【0013】
また、遅延素子107b−1〜107b−3は、入力された信号を1ビット遅延させて出力するものである。即ち、遅延素子107b−1は、FIRフィルタ106からの信号yn が入力される時点で1ビット過去の信号yn-1 を出力するようになっている。
同様に、遅延素子107b−2は、判定回路107aからの信号Yn が入力される時点で1ビット過去の信号Yn-1 を出力し、遅延素子107b−3は、遅延素子107b−2からの信号Yn-1 が入力される時点で1ビット過去の信号Yn-2 を判定回路107aに対して出力するようになっている。
【0014】
ところで、上述の遅延素子107b−1,107b−2,乗算器107c−1,107c−2及び減算器107dにより、以下に示す式(1)に示すような位相誤差Eτを演算により算出するようになっている。
Eτ=yn-1 ・Yn −yn ・Yn-1 …(1)
なお、PLL回路112にて位相引込みを開始した時点で位相誤差計算回路107に入力される信号を(yn-1 ,yn )とすると、位相誤差計算回路107の演算で用いられる判定値(Yn-3 ,Yn-2 )は初期設定値として任意〔例えば(+1,+1)〕に与えられるようになっている。
【0015】
上述のごとく構成された位相誤差計算回路107を用いることにより、PLL回路112においては、以下に示す図27(a)〜図27(d)に示すような時系列上での状態遷移で位相引込みが行なわれる。この場合においても、初期設定値として(Yn-3 ,Yn-2 )=(+1,+1)が与えられている。
まず、図27(a)に示すように、PLL回路112にて位相引込みを開始した時点で位相誤差計算回路107に信号yn-1 (サンプル値は0.6)が入力されると(yn-1 に続く信号yn のサンプル値は1.2)、判定回路107aからの対応する判定値は、それぞれYn-1 =−1,Yn =+1となる。従って演算結果としての位相誤差Eτは、1.8となる。
【0016】
これにより、VCO110においては、この位相誤差Eτ=1.8が0となるように発生するクロックの位相が制御される。この場合においては、PLL回路112は、位相を遅らす方向に動作する。換言すれば、PLL回路112においては、Yn-1 とYn はそれぞれ−1,+1と判断されたため、これが本来の位置にくるように制御するのである。
【0017】
その後、図27(b)に示すように、サンプル値(yn-1 ,yn )=(−0.2,1.4)が入力される状態(位相誤差Eτ=+1.2)を経て、図27(c)に示すような位相誤差Eτ=0の状態となる。
しかしながら、この位相誤差計算回路107にて算出された位相誤差は、後段のループフィルタ109により積分されているので、このループフィルタ109を構成するコンデンサにたまった電荷をすぐ放電することはできず、図27(d)に示すような位相が遅れすぎた状態となってしまう。
【0018】
従って、図27(c)に示すような位相誤差Eτ=0となる状態は位相の引込みは完了せず、引続き位相引込みが行なわれて、図27(d)に示すような位相誤差Eτ=−1.2の状態を経て、図27(e)に示すような位相引込みが完了した状態(位相誤差Eτ=0)に落ちつく。
即ち、図28(a)に示すように、サンプル値が(yb ,yb-1 )の位置にある時は、位相τ及び位相誤差Eτは図28(b)に示す点bに相当する値となる。
【0019】
この状態において、PLL回路112をフィードバックループとして動作させることにより、A/D変換器105におけるA/D変換タイミングが制御されて、サンプル値が位相τ及び位相誤差Eτは、点b′に相当する値を経て点aに近づき、位相引込みは完了する。このとき、サンプル値は図28(a)に示す(ya-1 ,ya )の位置に落ちつくことになる。
【0020】
【発明が解決しようとする課題】
しかしながら、上述の図26に示すような位相誤差計算回路を適用したPLL回路による位相引込み・追従手法においては、判定回路107aによる判定値の初期値が任意に与えられるため、入力信号に基づいた初期化が行なわれておらず、位相引込みに不要な時間を要する場合があるという課題がある。
【0021】
具体的には、図28(b)に示す位相誤差Eτを示す点bはb′を経て点aに近づこうとするが、位相引込みに要する時間を考えた場合、点aと同様に位相引込みが完了する点cに近づくようにPLL回路112を動作させた方が早期に位相引込みが完了することになる。なお、点cは位相が整数「2」(位相「0」の位置となる点aから720°ずれた位置)であり、位相引込みは完了しているといえる。
【0022】
特に、磁気ディスク装置等においては、位相引込みのために、データの前にギャップを記録するが(図25の時点(t1)〜(t3)参照)、位相引込み時間が長くなると、データの読み出しまでの時間がかかり、レスポンス性能を劣化させるという課題がある。さらに、位相引込み時間が長くなることに対応してギャップ部を長くとれば余分な情報も記録しなければならなくなり、フォーマット効率も低下するという課題もある。
【0023】
本発明は、このような課題に鑑み創案されたもので、位相引込みに要する時間を短縮させることができるようにした、クロック位相引込み・追従装置を提供することを目的とする。
【0024】
【課題を解決するための手段】
図1は本発明の原理ブロック図で、この図1において、1はクロック位相引込み・追従装置であり、このクロック位相引込み・追従装置1は、入力信号に対して量子化部4にて量子化を行なうためのクロックの位相を、量子化が行なわれた、−1.5〜1.5の範囲の値を有する信号から引込み又は追従するものであり、位相誤差演算部2及びクロック発生部3とをそなえて構成されている。
【0025】
ここで、位相誤差演算部2は、量子化が行なわれた信号の、所定の量子化タイミングに対する位相誤差を演算するものであり、クロック発生部3は、位相誤差演算部2にて演算された位相誤差情報に基づき、所定の位相において上述のクロックを発生するものである。
また、上述の位相誤差演算部2は、クロック位相引込み開始時において位相誤差を演算する際に、量子化が行なわれた信号に関して、過去に量子化された信号に基づいて設定された閾値を用いた判定を行なうように構成されている。
【0026】
この場合においては、位相誤差演算部2を、上記量子化が行なわれた信号を入力され、上記信号のサンプル値について閾値との大小を判定する判定部と、判定部における判定結果及び上記信号のサンプル値とを用いて上記位相誤差を演算し、上記演算結果をクロック発生部に出力する演算部とをそなえるとともに、上記クロック位相引込み開始時において、上記量子化が行なわれた信号に基づいて、判定部における判定を行なう際に用いる閾値を設定する閾値設定部をそなえて構成する。
また、上述の閾値設定部を、上記信号のサンプル値について予め設定された符号判定基準値との大小を判定し、符号判定結果として1又は−1を出力する符号判定部をそなえるとともに、上記クロック位相引込み開始時においては符号判定部における上記信号のサンプル値よりも過去に入力された信号のサンプル値についての符号判定結果である1又は−1を上記閾値として設定する一方、上記クロック位相引込み時には該判定部における上記信号のサンプル値よりも過去に入力された信号のサンプル値についての判定結果を上記閾値として設定するスイッチ部をそなえるように構成する。
【0028】
この場合においては、上記予め設定された符号判定基準値を、上記信号の正負の符号を判定しうる値とすることができる。
【0029】
また、上述のクロック発生部を互いに位相が異なる複数のクロックを発生するように構成する一方で、量子化部にて量子化された信号のレベルに基づいて上記複数のクロックを選択的に量子化部に対して出力するクロック選択部をそなえて構成することができ、この場合においては、上記の互いに位相が異なる複数のクロックを、互いに逆相関係にある2つのクロックとすることができる。
【0031】
また、図2は本発明の関連発明の原理ブロック図であり、この図2において、5はクロック位相引込み・追従装置であり、このクロック位相引込み・追従装置5は、量子化部10にて入力信号に対する量子化を行なうためのクロックの位相を、上記量子化が行なわれた信号から引込み又は追従するものであり、判定部6,演算部7,クロック発生部8及びクロック決定部9をそなえて構成されている。
【0032】
ここで、クロック発生部8は、互いに位相が異なる複数のクロックを発生するものであり、判定部6は、クロック発生部8からのクロックにより量子化が行なわれた信号を入力され、信号のサンプル値について予め設定された閾値により多値判定を行なうものである。
さらに、演算部7は、判定部における判定結果及び上記信号のサンプル値とを用いて、上記量子化が行なわれた信号の、所定の量子化タイミングに対する位相誤差を演算するものであり、上記位相誤差情報をクロック発生部8に対する位相制御情報として出力するようになっている。
【0033】
さらに、クロック決定部9は、上記クロック位相引込みが安定した時点で、判定部6からの判定結果に基づいて、上記複数のクロックのいずれかを上記クロック位相追従を行なうためのクロックとして決定するものである。
この場合においては、上記の互いに位相が異なる複数のクロックが、互いに逆相関係にある2つのクロックとするとともに、判定部6における閾値を3値判定を行なうような値に設定することもできる。
【0034】
また、本発明の関連発明のクロック位相引込み・追従装置は、入力信号に対する量子化を行なうためのクロックの位相を、上記量子化が行なわれた信号から引込み又は追従するクロック位相引込み・追従装置において、上記量子化が行なわれた信号の、所定の量子化タイミングに対する位相誤差を演算する位相誤差演算部と、位相誤差演算部にて演算された位相誤差情報に基づき、所定の位相において上記クロックを発生するクロック発生部とをそなえるとともに、位相誤差演算部が、上記量子化が行なわれた信号を入力され、上記信号のサンプル値について閾値との大小を判定する判定部と、判定部における判定結果及び上記信号のサンプル値とを用いて上記位相誤差を演算し、上記演算結果をクロック発生部に出力する演算部とをそなえるとともに、判定部における判定を行なう際に用いる閾値として、上記クロック位相引込み時においては過去に入力された信号のサンプル値を設定するとともに、上記クロック位相追従時においては3値判定を行なうことができる値を設定する閾値設定部をそなえて構成されたことを特徴としている。
【0035】
上述の本発明のクロック位相引込み・追従装置においては、上記位相引込みが完了した時点においては、上記量子化が行なわれた後の所望の信号処理の結果として得られた信号から、クロック位相追従を行なうように構成することができ、この場合においては、上記量子化が行なわれた後の所望の信号処理を、等化処理とすることができる。
さらに、上記等化処理が施された信号について最尤検出を行なう最尤検出器をそなえ、上記クロック位相追従を行なう際に、該位相誤差演算部が、該最尤検出器からの検出結果及び上記信号のサンプル値を用いて上記位相誤差を演算するように構成することもできる。
【0036】
また、上述の本発明のクロック位相引込み・追従装置においては、上記入力信号を、アナログ信号からディジタル信号に変換するアナログ/ディジタル変換器により量子化する一方、位相誤差演算部からの位相誤差誤差情報について、ディジタル信号からアナログ信号に変換するディジタル/アナログ変換器が、クロック信号発生部の前段に設けることができる。
【0037】
この場合においては、位相誤差演算部からの位相誤差情報の最大値を制限するリミッタ回路を、ディジタル/アナログ変換器の前段に設けることができる。
さらに、位相誤差演算部からの位相誤差情報のビット数を制限するビット数制限部と、上記位相引込み時にはビット数制限部にてビット数が制限された位相誤差情報を選択的に出力する一方、上記位相追従時には位相誤差演算部からの位相誤差情報を選択的に出力する位相誤差情報選択部とを、ディジタル/アナログ変換器の前段に設けることもできる。
【0038】
また、位相誤差演算部からの位相誤差情報のビット数を制限するビット数制限部と、位相誤差演算部からの位相誤差情報の最大値を制限するリミッタ回路と、上記位相引込み時にはビット数制限部からの位相誤差情報を選択的に出力する一方、上記位相追従時にはリミッタ回路部からの位相誤差情報を選択的に出力する位相誤差情報選択部とを、ディジタル/アナログ変換器の前段に設けることもできる。
【0039】
さらに、図3は本発明の関連発明の原理説明図であり、この図3は、入力信号に対する量子化を行なうためのクロックの位相を、上記量子化が行なわれた信号から引き込む位相引込み方法を示すものである。
ここで、この図3に示す位相引込み方法は、クロック信号に基づいて量子化された信号のサンプル値について、上記信号のサンプル値よりも過去の信号のサンプル値を閾値として判定を行なう判定ステップ(S1)と、判定ステップ(S1)の判定結果及び上記入力された信号のサンプル値を用いて、上記信号のサンプル位相に対する所定位相との位相誤差を演算する演算ステップ(S2)と、演算ステップ(S2)にて演算された位相誤差情報に基づいて、上記クロック信号の位相を制御する位相制御ステップ(S3)とをそなえるとともに、判定ステップ(S1)において判定を開始する際に、上記量子化された信号のサンプル値に応じて閾値を初期化する初期化ステップ(S4)をそなえている。
【0040】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
(a)本実施形態にかかるクロック位相引込み・追従装置が適用される磁気ディスク装置の説明
図4は本実施形態にかかるクロック位相引込み・追従装置が適用される磁気ディスク装置の構造を示す図であり、図5は本実施形態にかかる位相引込み・追従装置が適用される磁気ディスク装置をデータ信号読み出し/書き込み機能に着目して示すブロック図である。
【0041】
本実施形態にかかる位相引込み・追従装置は、例えば図4,図5に示すようなPRMLを適用する磁気ディスク装置11のデータ読み出し部としてのリード復調回路20に適用しうるものである。
具体的には、リード復調部20において、入力信号としてのリード読み出し信号に対する量子化を行なうためのクロックの位相を、上記量子化が行なわれた信号から引込み又は追従することで抽出するものである。
【0042】
ここで、この図4に示す磁気ディスク装置11は、ディスクエンクロージャ11A及びディスク信号処理部11Bとをそなえて構成されている。
ディスクエンクロージャ11Aの中には、ヘッドIC回路12が設けられており、このヘッドIC回路12は、フレキシブルプリント基板に実装されている。また、14はヘッドであり、このヘッド14は前述の図24における符号101に相当するもので、磁気ディスク16上に磁気的変化として記録されたデータをアナログ電気信号として読み取り、ヘッドIC回路12に送られるようになっている。
【0043】
なお、ディスクエンクロージャ11Aは、ディスク信号処理部11Bからの指示を受けて、ヘッドアクチュエータ13を駆動するボイスコイルモータ(VCM)17及び磁気ディスク16を回転させるスピンドルモータ18をそなえている。
ところで、ディスク信号処理部11Bは、ライト変調回路19,リード復調回路20,パラレル/シリアル変換器21,シリアル/パラレル変換器22,インタフェース回路23及びディスクコントローラ24をそなえて構成されている。
【0044】
一般には、装置全体の制御を行なうディスクコントローラと、記録再生時の細かな制御を行なうシーケンサとは別であるが、ここでは、これらをまとめてディスクコントローラと呼ぶ。
ここで、インタフェース回路23は、磁気ディスク装置11を収容する上位装置25との間でやり取りされる読み出し/書き込みデータについてインタフェース処理を施すものであり、パラレル/シリアル変換器21は、インタフェース回路23からの書き込みデータについてパラレル信号からシリアル信号に変換するものである。
【0045】
さらに、ライト変調回路19は、パラレル/シリアル変換器21からのパラレルの書き込みデータについてRLL(Run Length Limited)符号化で変調するものであり、変調された書き込みデータは、ヘッドIC回路12に出力されるようになっており、これにより、書き込みデータをヘッド14を介して磁気ディスク16に記録することができる。
【0046】
また、リード復調回路20は、磁気ディスク装置11におけるデータ読み出し部を構成するもので、ヘッド14及びヘッドIC回路12を介して入力された読み出しデータについてPRML方式で復調するものであり、クロック位相引込み・追従装置(PLL回路;符号112参照)を除いて、基本的には前述の図24に示すデータ読み出し部(符号100参照)とほぼ同様の構成を有している。
【0047】
なお、リード復調回路20を構成するデータ読み出し部100において、PLL回路112以外の部分については、基本的に同様であるため、詳細な説明は省略する。
また、シリアル/パラレル変換器22は、リード復調回路20にて復調された読み出しデータについて、シリアルデータからパラレルデータに変換するものであり、変換された読み出しデータは、インタフェース回路23を介して上位装置25に出力されるようになっている。
【0048】
さらに、ディスクコントローラ24は、上述のライト変調回路19,リード復調回路20及びヘッドIC回路12を制御するものである。特に、リード復調回路20における量子化部としてのA/D変換器105(図24参照)におけるA/D変換処理を行なうためのクロック位相の同期状態を監視し、その状態に基づいて引込み制御又は追従制御を行なうものである。
【0049】
上述の構成により、図4,図5に示す磁気ディスク装置11においては、例えば磁気ディスク16に記憶されたデータを読み出す際には、ヘッドIC回路12において、ディスクコントローラ24からの制御信号を受けて所望のヘッド14を選択するとともに、ディスク信号処理部11Bからの指示によりVCM17によりヘッドアクチュエータ13を駆動してヘッド14を所望のヘッド位置に移動させて、読み出し信号を電気信号として出力する。
【0050】
ヘッド14により読み出された読み出し信号は、リード復調回路20においてPRML方式で復調されて(図24の信号処理を参照)、シリアル信号に変換された後に、インタフェース回路23を介して上位装置25に出力される。
同様に、上位装置25からのデータを磁気ディスク16に書き込む(記録する)際には、インタフェース回路23を介して入力された書き込みデータをパラレル信号に変換された後、ライト変調回路19にて変調される。これにより、変調された書き込み信号は、ヘッドIC回路12及びヘッド14を介して磁気ディスク16上の所望の位置に記録される。
【0051】
(b1)第1実施形態の説明
図6は本発明の第1実施形態にかかるクロック位相引込み・追従装置を示すブロック図であり、この図6に示すクロック位相引込み・追従装置30−1は、前述の磁気ディスク装置11のリード復調回路20に適用しうるものである。
即ち、この図6に示すクロック位相引込み・追従装置30−1は、前述の図24に示すデータ読み出し部100のPLL回路112として機能するものであり、入力信号としてのプレフィルタ104出力に対して、A/D変換器105にて量子化を行なうためのクロックの位相を、上記量子化が行なわれた信号から引込み又は追従するものである。
【0052】
ここで、クロック位相引込み・追従装置30−1は、前述のPLL回路112と同様のD/A変換器108,ループフィルタ109及びVCO110をそなえるとともに、位相誤差演算部31をそなえて構成されている。
また、位相誤差演算部31は、A/D変換器105にて量子化が行なわれた信号の、所定の量子化タイミングに対する位相誤差Eτを演算するもので、D/A変換器108は、位相誤差演算部31にて演算された位相誤差Eτ(ディジタル信号)についてアナログ信号に変換するものである。
【0053】
これにより、D/A変換器108にて変換された位相誤差Eτを含むアナログ信号は、ループフィルタ109にて位相誤差情報のみが抽出されてVCO110に出力されるようになっている。
また、クロック発生部としてのVCO110は、後述の位相誤差演算部31にて演算された位相誤差情報Eτに基づき、所定の位相においてクロックを発生するものである。このVCO110にて発生されたクロックに基づいて、量子化部としてのA/D変換器105におけるA/D変換処理を行なうことができるようになっている。
【0054】
なお、上述したように、クロック位相引込みとは、位相誤差演算部31にて算出される位相誤差Eτが0付近で安定しない状態にあって、この位相誤差Eτが0付近となるように系が動作している状態のことであり、クロック位相追従とは、位相誤差演算部31にて算出される位相誤差Eτが0付近で安定している状態であって、引続き位相誤差Eτが0付近となるように系が動作している状態のことである。
【0055】
ところで、上述の位相誤差演算部31は、2つの判定回路31a−1,31a−2,演算部31f及びスイッチ31eをそなえて構成されている。
ここで、判定部としての判定回路31a−1は、A/D変換器105及びFIRフィルタ106にて量子化処理及び等化処理の施された信号(yn ;ディジタル信号)を入力され、その信号レベル(サンプル値)を過去(2ビット前)の判定値Yn-2 をスレッショルド(閾値)として2値(+1又は−1)に判定するヒステリシス型判定回路であって、判定結果をYn として出力するようになっている。
【0056】
さらに、判定回路31a−2は、上述の等化処理の施された信号yn について予め設定された閾値(スレッショルド)としての「0」と比較し、この閾値よりも大きい場合には判定値として「1」を出力し、閾値よりも小さい場合には判定値として「−1」を出力するものである。
従って、この判定回路31a−2は、量子化信号(量子化が行なわれた信号)のサンプル値について予め設定された符号判定基準値(この場合においては正負の符号を判定しうる値としての「0」)との大小を判定する符号判定部としての機能を有している。
【0057】
なお、遅延素子(D)31b−4は、判定回路31a−2からの判定値Yn が入力される時点で1ビット過去の信号Yn-1 をスイッチ31eに対して出力するものである。
また、演算部31fは、判定回路31a−1又は判定回路31a−2のいずれかからの判定結果及びFIRフィルタ106からの信号のサンプル値とを用いて位相誤差Eτを演算し、上記演算結果をD/A変換器108及びループフィルタ109を介してVCO110に出力する演算部として機能するものである。
【0058】
具体的には、演算部31fは、詳細には入力された信号を1ビット遅延させて出力する遅延素子(D)31b−1,31b−2,乗算器31c−1,31c−2及び減算器31dをそなえて構成され、前述の式(1)に示すような位相誤差Eτを演算するようになっている。
また、スイッチ31eは、ディスクコントローラ24からの制御信号に基づいて、遅延素子31b−4からの方路S1か又は遅延素子31b−2からの方路S2のいずれかを切り替えることにより、上述の判定回路31a−1における閾値を選択するためのものである。
【0059】
具体的には、ディスクコントローラ24からの制御信号に基づいて、クロック位相引込み開始時においては、判定回路31a−2における過去の判定結果を閾値として選択するように切り替える一方(方路S1)、クロック位相引込み時においては、判定回路31a−1における過去の判定結果をフィードバックして閾値として選択するように切り替えるようになっている(方路S2)。
【0060】
なお、遅延素子(D)31b−3は、スイッチ31eにて選択された判定値Yn-1 が入力される時点で、判定値Yn-1 に対して1ビット過去の判定値Yn-2 を判定回路31aに対して出力するものである。
従って、スイッチ31eにおいて方路S1が選択された場合には、判定回路31a−2における2ビット過去の判定値Yn-2 を判定回路31a−1の閾値とすることができる一方、方路S2が選択された場合には、判定回路31a−1における2ビット過去の判定値を判定回路31a−1の閾値とすることができる。
【0061】
換言すれば、クロック位相引込み開始時において、位相誤差演算部31にて位相誤差Eτを演算する際に、判定回路31a−1では、A/D変換器105にて量子化が行なわれた信号に関して、過去に量子化された信号に基づいて設定された閾値を用いた判定を行なうようになっている。
上述のクロック位相引込み開始時の閾値については、ディスクコントローラ24及びスイッチ31eにより設定することができる。従って、これらの機能部により、クロック位相引込み開始時において、量子化が行なわれた信号に基づいて、判定回路31a−1における判定を行なう際に用いる閾値を設定する閾値設定部として機能することになる。
【0062】
さらに、クロック位相引込み時には、ディスクコントローラ24及びスイッチ31eにおいては、入力された量子化信号のサンプル値ynよりも過去に入力された量子化信号のサンプル値yn-2 についての判定結果を、閾値として設定するようになっている。
これにより、スイッチ31eは、クロック位相引込み開始時においては判定回路31a−2からの判定結果を判定回路31a−1における閾値として設定する一方、クロック位相引込み時には量子化信号のサンプル値よりも過去に入力された信号のサンプル値についての判定結果を、判定回路31a−1における閾値として設定するスイッチ部として機能するようになっている。
【0063】
なお、図6に示すクロック位相引込み・追従装置30−1においては、図示しない位相追従用の回路部をそなえることもできる。
上述の構成により、本発明の第1実施形態にかかるクロック引込み・追従装置30−1は、以下に示すように動作する。
即ち、ディスクコントローラ24からの制御に基づいて、FIRフィルタ106より入力される量子化信号yn (等化処理の施された信号)から、A/D変換器105におけるA/D変換処理(量子化処理)を行なうためのクロックの位相を引き込み処理や追従処理を行なう。
【0064】
ここで、クロック位相引込み・追従装置30−1においてクロック位相引込みを開始するにあたっては、位相誤差演算部31の判定回路31a−1における判定を行なう際の閾値を、量子化された信号のサンプル値についての判定回路31a−2からの判定値とすることにより初期化している。
即ち、初期化時においては、少なくとも2ビット周期の間は判定回路31a−2からの判定値を選択するようにスイッチ31eを切り替えるようになっている。これにより、判定回路31a−1では、判定回路31a−2からの判定値を閾値とした判定を行ない、演算部31fで、判定回路31a−1における判定値と入力される量子化信号とを用いて位相誤差Eτを演算して出力する。
【0065】
ここで、上述の2ビット周期とは、判定回路31a−2からの判定結果が2つの遅延素子31b−4,31b−3を介して判定回路31a−1に入力される周期のことである。
なお、上述の初期化後の位相引込み時においては、判定回路31a−1をヒステリシス型判定回路として動作させることにより、位相誤差Eτを演算している。
【0066】
即ち、上述の初期化処理に引続き、位相引込み動作を行なう際には、位相誤差演算部31では、判定回路31a−1において、量子化信号のサンプル値について、上記信号のサンプル値よりも過去の信号のサンプル値を閾値として判定を行ない、この判定結果Yn ,Yn-1 及び量子化信号のサンプル値yn ,yn-1 を用いて、量子化信号yn のサンプル位相に対する所定位相との位相誤差Eτを演算する。
【0067】
位相誤差演算部31からの演算結果についてはD/A変換器108,ループフィルタ109を介してVCO110に出力され、VCO110ではこの位相誤差Eτを制御情報とし、Eτが0に向かう方向の位相でクロックを生成するように制御する。
これにより、図7(a)に示すように、サンプル値が(yb ,yb-1 )の位置にあり、位相τ及び位相誤差Eτは図7(b)に示す点bに相当する値にある場合において、上述の閾値の初期化処理を施した後に位相引込みを行なうことにより、点bは前述の図28(b)に示すように点aに近づかず、位相引込み完了点としての点cに近づく。
【0068】
即ち、クロック位相引込み・追従装置30−1においては、図8(a)〜図8(d)に示すような時系列上での状態遷移で位相引込みが行なわれる。即ち、図8(a)に示すように、初期閾値が実際のサンプル値による判定値Yn-3 =−1,Yn-2 =−1が用いられるため、初期の位相誤差EτはEτ=−0.6となり、その絶対値は前述の位相誤差計算回路107における同時期(図27(a)参照)に比して小さくなる。
【0069】
これにより、ループフィルタ109を構成するコンデンサにたまった電荷も少なくなるため、図8(c)の段階での位相誤差Eτの行き過ぎ量も少なくなり、位相引込みを速めることができる。
即ち、前述の図26にて示した位相誤差計算回路107を用いた場合には、位相引込みを開始してからの時間経過(Time;横軸)に対する位相誤差(Phase Error;理想的な位相からのずれ量)Eτは、図9に示すようになる。
【0070】
ここで、位相引込み完了の条件を、位相ずれが10%以内に収束した状態になるとすると、この図9に示すように、時点(t11)〜(t12)に示すような時間が位相引込みに必要となる。
これに対し、図6に示す位相誤差演算回路31を用いることにより、位相引込みに要する時間は、図10に示す時点(t13)〜(t14)に示すようになり、位相誤差計算回路107を用いた場合よりも位相誤差演算回路31を用いた場合の方が早期に位相引込みが完了することになる(この図10に示す場合では、図9の場合よりも10ビット時間以上を短縮を図ることができる)。
【0071】
このように、本発明の第1実施形態にかかるクロック位相引込み・追従装置によれば、クロック位相引込み開始時において、位相誤差演算部31にて位相誤差Eτを演算する際に、量子化が行なわれた信号に関して、過去に量子化された信号に基づいて設定された閾値を用いた判定を行なうことにより、位相引込みに要する時間を短縮できるため、装置のレスポンス性能を向上させることが可能となる。
【0072】
特に、第1実施形態においては、本発明のクロック位相引込み・追従装置30−1を磁気ディスク装置11に適用することにより、位相引込みを行なうための時間を短縮させることができるので、ギャップ部に記録すべき情報を少なくすることができるので、磁気ディスクに記録するデータ以外の余分な情報量を少なくできることから、フォーマット効率を改善することができ、延いては磁気ディスクに記憶しうる情報量を増大させることができる利点もある。
【0073】
(b2)第1参考例の説明
上述の第1実施形態にかかる位相誤差演算部31においては、位相引込み時の初期設定用の判定回路31a−2をそなえているが、これに限定されず、例えば図11に示す位相誤差演算部31Aのように、初期設定時の判定回路として、判定部としての判定回路31a−1を共用化させることもできる。
【0074】
このため、図11に示す位相誤差演算部31Aは、前述の第1実施形態におけるものに比して、判定回路31a−2,遅延素子31b−4及びスイッチ31eを設けずに、スイッチ31gをそなえている点が異なり、これ以外は基本的に同様の構成を有している。なお、図11中、図6と同一の符号は、同様の部分を示している。
【0075】
ここで、スイッチ31gは、ディスクコントローラ24からの制御を受けて、クロック位相引込み開始時には量子化信号のサンプル値における符号判定のための値(この場合においても、正負の符号判定のための値としての「0」)を判定回路31a−1に設定する一方、位相引込み時には上述の量子化信号のサンプル値よりも過去に入力された信号のサンプル値を選択するものであり、スイッチ部としての機能を有している。
【0076】
従って、第1参考例においても、クロック位相引込み開始時において、位相誤差演算部31にて位相誤差Eτを演算する際に、量子化が行なわれた信号に関して、過去に量子化された信号に基づいて設定された閾値を用いた判定を行なうことができるので、上述の第1実施形態におけるものと同様の利点があるほか、スイッチ31gをそなえたことにより、判定回路を複数設ける必要がなくなり、回路規模の縮小化を図ることができる利点もある。
【0077】
(b3)第2参考例の説明
上述の第1参考例においては、スイッチ31gにより、位相引込み開始時の判定回路31a−1の閾値と、位相引込み時の判定回路31a−1の閾値とを切り替えているが、これに限定されず、例えば図12に示す位相誤差演算部31Bのスイッチ31hのように、上述の各閾値の他に、位相追従時の閾値についても切り替えて設定できるようにしてもよい。
【0078】
スイッチ31hは、上述の第1参考例におけるスイッチ31gが有する機能を持ちながら、ディスクコントーラ24からの制御を受けて、クロック位相引込みが完了すると、判定回路31a−1の閾値をクロック位相追従用の閾値に切り替えて設定するようになっている。
ここで、上述のクロック位相追従用の閾値には3値判定を行なうことができる値としての±1/2が設定されるようになっており、この場合においては、判定回路31a−1は、入力された量子化信号のサンプル値ynが−1/2より小さい場合「−1」と判定し、−1/2以上+1/2以下の範囲にあれば「0」と判定し、+1/2よりも大きいの範囲にあれば「1」と判定するようになっている。
【0079】
なお、図12中、図6と同一の符号は、同様の部分を示している。
従って、第2参考例においても、上述の第1参考例におけるものと同様の利点があるほか、位相追従用の位相誤差演算の際に用いる判定値に、3値判定による判定結果を用いることができるので、位相追従のための判定回路についても、位相引込みの際の回路と共用化させながら、効果的に位相追従を行なうことができる利点がある。
【0080】
(b4)第1実施形態の変形例の説明
上述の第1実施形態及び参考例においては、VCO110にて発生される単一位相のクロックに基づいて、A/D変換器105におけるA/D変換処理を行なっているが、例えば図13に示すクロック位相引込み・追従装置30−11のように、VCO110Dを互いに位相が異なる複数のクロックを発生するように構成するとともに、これら複数のクロックのうちでA/D変換器105におけるA/D変換処理に用いる最適なクロックを、量子化信号のレベルに基づいて選択するようにしてもよい。
【0081】
また、この図13に示すクロック位相引込み・追従装置30−11は、前述の第1実施形態におけるものに比して、上述のVCO110Dをそなえるとともに、クロック選択部32をそなえている点が異なり、これ以外の構成については基本的に同様である。なお、図13中、図6と同一の符号は同様の部分を示している。
【0082】
ここで、VCO110Dは、互いに位相が異なる複数のクロックとして、互いに逆相関係にある2つのクロックを発生するものであり、この2つのクロックのいずれかが後述するスイッチ31kにて選択されてA/D変換器105によるA/D変換処理に用いられるようになっている。
さらに、クロック選択部32は、A/D変換器105にて量子化された信号のレベルに基づいて、VCO110Dからの2つのクロックを選択的にA/D変換器105に対して出力するものであり、判定回路32a,遅延素子(D)32b,制御回路32c及びスイッチ32dをそなえて構成されている。
【0083】
ここで、判定回路32aは、FIRフィルタ106からの量子化信号yn について、3値判定を行なうものであり、具体的には、入力された量子化信号のサンプル値yn が−1/2よりも小さい範囲にあれば「−1」と判定し、−1/2以上+1/2以下の範囲にあれば「0」と判定し、+1/2よりも大きい範囲にあれば「1」と判定するようになっている。
【0084】
また、遅延素子(D)32bは、判定回路32bからの判定値について1ビット分遅延させて制御回路32cに出力するものである。従って、制御回路32cでは、判定回路32aから判定値Yn と判定値Yn の1ビット前の判定値Yn-1 とが同時に入力されるようになっている。
制御回路32cは、上述の判定回路32aからの判定値Yn と判定値Yn の1ビット前の判定値Yn-1 とを入力されて、判定値の絶対値(Yn ,Yn-1 )が(1,1)である場合には「0」を制御信号として出力する一方、(0,1)あるいは(1,0)の場合には「1」を制御信号として出力するようになっており、例えば排他的論理和回路(EXOR)により構成することができる。
【0085】
スイッチ32dは、制御回路32cからの制御信号に基づいてスイッチ切替動作を行ない、VCO110Dからの2つのクロックのうちのいずれかを選択的にA/D変換器105に対して出力するものである。具体的には、スイッチ32dは、制御回路32cからの制御信号が「0」の場合にはスイッチ切替動作を行なわず、制御信号が「1」の場合にはスイッチ切替動作を行なうようになっている。
【0086】
換言すれば、制御回路32cに入力される判定値が互いに同一の場合にはクロックを切り替えないが、判定値が(0,1)あるいは(1,0)のように互いに異なっている場合には、スイッチ32dを逆側に結合することにより逆相のクロックに切り替えて出力するようになっているのである。
上述の構成により、クロック位相引込み動作を行なう際には、基本的に前述の第1実施形態の場合と同様に、位相誤差演算部31にて演算された位相誤差Eτに基づいて、VCO110Dのクロック位相が制御されているが、クロック選択部32の制御回路32cに入力される2つの判定値が互いに異なる場合には、スイッチ32dの切替動作により、A/D変換器105に出力するクロックを反転させている。
【0087】
これにより、特に位相が0.5(180°)ずれている場合においては、クロックを反転させることができるので、クロックを反転しない場合よりも早く位相誤差Eτを0に近づけることができる。
即ち、本変形例にかかるクロック位相引込み・追従装置30−11を用いることにより、位相引込みに要する時間は、図14に示す時点(t15)〜(t16)に示すようになり、位相引込みに要する時間を飛躍的に短縮させることができるのである。
【0088】
従って、本変形例によれば、互いに位相が異なる複数のクロックを発生するVCO110Dとクロック選択部32とをそなえたことにより、A/D変換器105にて量子化された信号のレベルに基づいて、2つの互いに逆相関係にあるクロックのいずれかを選択的にA/D変換器105に対して出力することができるので、飛躍的に位相引込みに要する時間を短縮させることができる利点がある。
【0089】
なお、上述の変形例においては、VCO110Dにおいては互いに逆相関係にある2つのクロックを生成しているが、これに限定されず、少なくとも互いに異なる位相の複数のクロックを生成して、クロック選択部32により、これらのクロックのうちのいずれかを量子化信号のレベルに基づいて選択して出力してもよく、このようにしても、上述の変形例におけるものとほぼ同様の効果を得ることが期待できる。
【0090】
(c)関連発明としての第2実施形態の説明
図15は本発明の関連発明としての第2実施形態にかかるクロック位相引込み・追従装置を示すブロック図であり、この図15に示すクロック位相引込み・追従装置30−2についても、前述の第1実施形態におけるものと同様に、図5に示す磁気ディスク装置11のリード復調回路20に適用しうるものである。
【0091】
即ち、この図15に示すクロック位相引込み・追従装置30−2は、前述の図24に示すデータ読み出し部100のPLL回路112として機能するものであり、入力信号としてのプレフィルタ104出力に対して、A/D変換器105にて量子化を行なうためのクロックの位相を、上記量子化が行なわれた信号から引込み又は追従するものである。
【0092】
ここで、クロック位相引込み・追従装置30−2は、前述の第1実施形態におけるものとほぼ同様の機能を有するD/A変換器108,ループフィルタ109及び演算部31fをそなえるとともに、VCO110D,判定回路33及びクロック決定部34をそなえて構成されている。なお、図15中、図6と同一の符号は同様の部分を示している。
【0093】
VCO110Dは、前述の第1実施形態の変形例の場合と同様に、互いに逆相関係にある2つのクロックを発生するものであり、クロック発生部として機能するようになっている。
また、判定回路33は、VCO110Dからのクロックにより量子化が行なわれた信号(量子化信号)を入力され、この量子化信号のサンプル値について予め設定された閾値により多値判定を行なうものであり、判定部として機能するようになっている。
【0094】
具体的には、判定回路33は、入力される量子化信号yn について、予め設定された閾値±1/2により、3値判定を行なうものである。具体的には、判定回路33は、入力された量子化信号のサンプル値yn が−1/2よりも小さい範囲にあれば「−1」と判定し、−1/2以上+1/2以下の範囲にあれば「0」と判定し、+1/2よりも大きい範囲にあれば「1」と判定するようになっている。
【0095】
さらに、演算部31fは、判定回路33における判定結果及び量子化信号のサンプル値とを用いて、量子化信号の、所定の量子化タイミングに対する位相誤差Eτを演算し、位相誤差情報をVCO110Dに対する位相制御情報として出力するものであり、前述の第1実施形態の場合と同様の遅延素子31b−1,31b−2,乗算器31c−1,31c−2及び減算器31dをそなえて構成されている。
【0096】
また、クロック決定部34は、クロック位相引込みが安定した時点で、判定回路33からの判定結果に基づいて、VCO110Dからの2つのクロックのいずれかをクロック位相追従を行なうためのクロックとして決定するものであり、制御回路34a及びスイッチ34bをそなえて構成されている。
制御回路34aは、上述の判定回路33からの判定値Yn と判定値Yn の1ビット前の判定値Yn-1 とを入力されて、判定値の絶対値(Yn ,Yn-1 )が(1,1)である場合には「0」を制御信号として出力する一方、(0,1)あるいは(1,0)の場合には「1」を制御信号として出力するようになっており、例えば排他的論理和回路(EXOR)により構成することができる。
【0097】
スイッチ34bは、例えばディスクコントローラ24からの制御を受けて、クロック位相引込みが安定した時点で、制御回路32cからの制御信号に基づいてスイッチ切替を行なって、VCO110Dからの2つのクロックのうちのいずれかを選択的にA/D変換器105に対して出力するものである。
具体的には、スイッチ34bは、制御回路33からの制御信号が「0」の場合にはスイッチ切替動作を行なわず、制御信号が「1」の場合にはスイッチ切替動作を行なうようになっている。
【0098】
上述の構成により、本発明の関連発明としての第2実施形態にかかるクロック位相引込み・追従装置30−2は、以下に示すように動作する。
即ち、クロック位相引込み・追従装置30−2においては、FIRフィルタ106より入力される量子化信号yn(等化処理の施された信号)から、A/D変換器105におけるA/D変換処理(量子化処理)を行なうためのクロックの位相を引き込み処理や追従処理を行なう。
【0099】
ここで、クロック位相の引込み処理を行なう際には、判定回路33において、量子化信号yn について予め設定された閾値(±1/2)により3値判定を行なう。この判定値を用いることにより、演算部31fにおいて上述の第1実施形態の場合と同様に位相誤差Eτを演算する。
ところで、第2実施形態にかかるクロック位相引込み・追従装置30−2を用ることにより、図16(a)に示すような入力信号(プレフィルタ出力)が量子化された信号について演算された位相誤差Eτは、図16(b)に示すようになる。
【0100】
即ち、この図16(b)に示すように、位相ずれが整数値でない、例えば0.5ずれている場合においても位相誤差は0となる場合がある。従って、3値判定を行なうことにより位相誤差Eτを演算してVCO110Dを制御すれば、例えば位相が0.5ずれたところ(図16(b)の横軸が+0.5あるいは−0.5ずれている位置)でも位相誤差が0に落ち着くのである。
【0101】
これにより、位相が基準点Aから整数値あるいは0.5ずれた状態において位相誤差Eτが0となって引込みが安定すると、判定回路33からの判定結果に基づいて、VCO110Dにて発生するクロックの相を切り替えることにより、位相の引込み動作を完了させることができる。
具体的には、制御回路34aにより判定値(Yn-1 ,Yn )の絶対値が(1,1)の時はスイッチ34bにて選択しているクロックを変えずに、その時選択されていたクロックの相をそのまま用いる一方、それ以外の時、即ち(0,1)か又は(1,0)の時にはスイッチ34bを逆側に結合させることにより逆相のクロックを用いる。
【0102】
これにより、クロック位相引込み動作を完了させることができ、その後は安定的な位相追従動作に移行することができる。
このように、本発明の関連発明としての第2実施形態においても、逆相関係を有する2つのクロックを発生するVCO110D,3値判定を行なう判定回路33,位相誤差Eτを演算する位相誤差演算部31fをそなえるとともに、クロック位相引込みが安定した時点で、判定回路33からの判定結果に基づいてVCO110Dにて発生する2つのクロックのうちのいずれかをクロック位相追従を行なうためのクロックとして決定するクロック決定部34とをそなえたことにより、前述の第1実施形態の場合と同様に、位相引込みに要する時間を短縮できるため、装置のレスポンス性能を向上させることが可能となる。
【0103】
特に、クロック位相引込み・追従装置30−2を磁気ディスク装置11に適用することにより、位相引込みを行なうための時間を短縮させることができるので、ギャップ部に記録すべき情報を少なくすることができるので、磁気ディスクに記録するデータ以外の余分な情報量を少なくできることから、フォーマット効率を改善することができ、延いては磁気ディスクに記憶しうる情報量を増大させることができる利点もある。
【0104】
さらに、位相誤差を演算する判定回路としては一つの3値判定回路のみを用いればよく、回路構成を簡素させることができるので、装置を構成するためのコストを削減させることもできる。
(d)関連発明としての第3実施形態の説明
図17は本発明の関連発明としての第3実施形態にかかるクロック位相引込み・追従装置を示すブロック図であり、この図17に示すクロック位相引込み・追従装置30−3についても、前述の第1,第2実施形態におけるものと同様に、図5に示す磁気ディスク装置11のリード復調回路20に適用しうるものである。
【0105】
即ち、この図17に示すクロック位相引込み・追従装置30−3は、前述の図24に示すデータ読み出し部100のPLL回路112として機能するものであり、入力信号としてのプレフィルタ104出力に対して、A/D変換器105にて量子化を行なうためのクロックの位相を、上記量子化が行なわれた信号から引込み又は追従するものである。なお、図17中、図6と同一の符号は同様の部分を示している。
【0106】
ここで、この図17に示すクロック位相引込み・追従装置30−3は、判定回路31a−1における判定の際に用いられる閾値として、予め任意の値を設定しておくとともに、位相追従用の閾値を切り替えるように構成されている。
このため、第3実施形態にかかるクロック位相引込み・追従装置30−3は、位相誤差演算部31C及びVCO110をそなえるとともに、前述の各実施形態におけるものと同様の機能を有するD/A変換器108及びループフィルタ109をそなえて構成されている。
【0107】
ここで、位相誤差演算部31Cは、量子化信号の、所定の量子化タイミングに対する位相誤差を演算するものであり、VCO110は、位相誤差演算部31Cにて演算された位相誤差情報Eτに基づき、所定の位相においてA/D変換器105におけるA/D変換処理を行なうためのクロックを発生するものであり、クロック発生部としての機能を有している。
【0108】
ところで、位相誤差演算部31Cは、判定回路31a−1,演算部31f,遅延素子31b−3及びスイッチ31iをそなえている。
判定回路31a−1は、FIRフィルタ106からの量子化信号yn を入力され、この量子化信号yn のサンプル値について後述するスイッチ31iにて設定される閾値との大小を判定するものであり、判定部として機能するようになっている。
【0109】
さらに、演算部31fは、前述の第1実施形態の場合と同様に、判定回路31a−1における判定結果及び量子化信号yn のサンプル値とを用いて位相誤差Eτを演算し、演算結果をD/A変換器108及びループフィルタ109を介してVCO110に出力するものであり、遅延素子31b−1,31b−2,乗算器31c−1,31c−2及び減算器31dをそなえている。
【0110】
ところで、遅延素子31b−3は、判定回路31a−1における判定値Yn-1(1ビット遅延されている)を遅延素子31b−2から入力されて、これをさらに1ビット分遅延させるものである。従って、遅延素子31b−3では、判定回路31a−1における2ビット分遅延された判定値Yn-2 を出力するようになっている。
【0111】
さらに、スイッチ31iは、ディスクコントローラ24からの制御を受けて、判定回路31a−1における判定を行なう際に用いる閾値を切り替えて設定するものであり、閾値設定部としての機能を有している。
具体的には、判定回路31a−1における判定を行なう際に用いる閾値として、クロック位相引込み時においては遅延素子31a−3からの2ビット分過去に入力された信号のサンプル値を設定するとともに、クロック位相追従時においては多値判定を行なうことができる値を設定するようになっている。
【0112】
これにより、判定回路31a−1は、クロック位相引込み時及びクロック位相追従時における位相誤差を演算するための判定回路として共用化させることがえきる。
なお、上述のクロック位相追従時において行なわれる多値判定としては、例えば前述の第1参考例の場合と同様に、3値判定を行なうことができる。
【0113】
この場合においては、スイッチ31iにより、判定回路31a−1における判定を行なう際の閾値としては、例えば±1/2を設定することができる。
上述の構成により、本発明の関連発明としての第3実施形態にかかるクロック位相引込み・追従装置30−3では、以下に示すように動作する。
即ち、クロック位相引込み・追従装置30−3においては、FIRフィルタ106より入力される量子化信号yn(等化処理の施された信号)から、A/D変換器105におけるA/D変換処理(量子化処理)を行なうためのクロックの位相を引き込み処理や追従処理を行なう。
【0114】
ここで、上述のクロック位相の引込み処理を行なう際には、スイッチ31iにより、過去の判定回路31a−1の判定値を判定回路31a−1にて判定を行なう際の閾値として設定する一方、クロック位相の追従処理を行なう際には、スイッチ31iにより、例えば3値判定を行なうような値(±1/2)を閾値として設定する。
【0115】
このように、本発明の関連発明としての第3実施形態にかかるクロック位相引込み・追従装置によれば、スイッチ31iをそなえたことにより、位相引込み時及び位相追従時における判定回路を共用化させることができ、装置の規模の縮小化に大いに寄与することができる利点がある。
(e)第1実施形態の変形例の説明
上述の第1実施形態にかかるクロック位相引込み・追従装置においては、クロック位相引込み,クロック位相追従の双方の動作を行なう際に、ともにFIRフィルタ106からの出力信号を、量子化信号として位相誤差Eτの演算に用いているが、これに限定されず、例えば位相引込み時にはA/D変換器105の出力信号を用いて位相誤差Eτを演算し、位相追従時にはFIRフィルタ106からの出力信号を用いて位相誤差Eτを演算してもよい。
【0116】
換言すれば、本発明にかかるクロック位相引込み・追従装置においては、位相引込みが完了した時点においては、量子化が行なわれた後の所望の信号処理としてのFIRフィルタ処理(等化処理)の結果として得られた信号から、クロック位相追従を行なうことができるのである。
例えば、第1実施形態にかかるクロック位相引込み・追従装置30−1の機能を有する回路に、上述の如き位相引込み時/位相追従時において位相誤差Eτを演算する際の量子化信号の切替を適用すれば、図18に示すようなクロック位相引込み・追従装置30−4を構成することができる。
【0117】
ここで、この図18に示すクロック位相引込み・追従装置30−4は、前述の第1実施形態の場合とほぼ同様の機能を有する判定回路31a−2,遅延素子31b−1,31b−2及びスイッチ31eをそなえるとともに、判定回路35及びスイッチ36−1,36−2をそなえている。なお、図18中、図6と同一の符号は、ほぼ同様の部分を示している。
【0118】
ここで、判定回路31a−1は、A/D変換器105にて量子化処理の施された信号(yn ′;ディジタル信号)を入力され、その信号レベル(サンプル値)を過去(2ビット前)の判定値Yn-2 を閾値として2値判定するものである。また、判定回路31a−2は、上述の量子化信号yn について、符号判定用に設定された値「0」を閾値として2値判定(正負の符号判定)するものである。
【0119】
また、スイッチ31eは、ディスクコントローラ24からの制御信号に基づいて、判定回路31a−1からの方路S1か又は判定回路31a−2からの方路S2を切り替えることにより、上述の判定回路31a−1における閾値を選択するものである。
即ち、スイッチ31eが方路S1に切り替えられた場合には、判定回路31a−1における過去の判定値を閾値として選択する一方、方路S2に切り替えられた場合には、判定回路31a−2における符号判定値を閾値として選択するようになっている。
【0120】
また、判定回路35は、FIRフィルタ106からの量子化信号について、予め設定された閾値(±1/2)により位相追従用の多値(この場合には3値)の判定を行なうものである。
さらに、スイッチ36−1は、例えばディスクコントローラ24からの制御を受けて、A/D変換器105からの出力信号及びFIRフィルタ106からの出力信号のうちで、位相引込み時にはA/D変換器105からの出力信号を選択して出力する一方、位相追従時にはFIRフィルタ106からの出力信号を選択して出力するものである。
【0121】
同様に、スイッチ36−2は、例えばディスクコントローラ24からの制御を受けて、判定回路31a−1からの判定値及び判定回路35からの判定値のうちで、位相引込み時には判定回路31a−1からの判定値を選択して出力し、位相追従時には判定回路35からの判定値を選択して出力するようになっている。
これにより、前述の第1実施形態の場合と同様に、位相引込み開始時には判定回路31a−1における閾値が初期化される一方、位相引込み時においては、スイッチ36−1,36−2により、A/D変換器105からの出力信号及び判定回路31a−1からの判定値が選択されることにより、位相誤差Eτを演算することができる。
【0122】
同様に、位相追従時には、スイッチ36−1,36−2により、FIRフィルタ106からの出力信号及び判定回路35からの判定値を用いて位相誤差Eτを演算することができる。
従って、本変形例によれば、FIRフィルタ106によって生じるループの遅延を、位相同期の特性に影響を与えることを防止し、特にPLLループの遅延が大きい場合においては位相引込みに要する時間が長くなることを最小限に止めることができる利点がある。
【0123】
また、上述の第1実施形態にかかるクロック位相引込み・追従装置においては、位相誤差演算部における判定回路として、入力される量子化信号について単純にレベル判定を行なう判定回路を用いているが、本発明によれば、応答速度がそれほど問題とならない追従動作の場合に、最尤検出器111からの出力を位相誤差Eτの演算の際の判定値として用いることができる。
【0124】
具体的には、第1実施形態にかかるクロック位相引込み・追従装置30−1と同様の機能を有する回路に、上述の如き位相追従時における位相誤差Eτを演算する際の判定値を、最尤検出器111からの検出信号を用いることにより、図19に示すようなクロック位相引込み・追従装置30−5を構成することができる。
【0125】
なお、この図19に示すクロック位相引込み・追従装置30−5は、前述の図18に示すもの(符号30−4)に比して、判定回路35の判定値でなく、最尤検出器111からの検出信号を位相誤差Eτの演算に用いている点のみが異なっている。ここで、図19中、図18と同一の符号は同様の部分を示している。
また、37は遅延素子であり、この遅延素子37は、スイッチ36−1に入力されるFIRフィルタ106からの出力信号yn と、スイッチ36−2に入力される最尤検出器111からの出力信号Yn とを同期させるためのものであって、FIRフィルタ106からの出力信号について、最尤検出器111による最尤検出処理に必要な時間分遅延させて出力するものである。
【0126】
これにより、この図19に示すクロック位相引込み・追従装置30−1′においては、前述の第1実施形態の場合と同様に、位相引込み開始時には判定回路31a−1における閾値を初期化した後に、位相引込みを行なうことができる一方、クロック位相追従を行なう際には、演算部31fにおいて、最尤検出器111からの検出結果及びFIRフィルタ106からの量子化信号のサンプル値を用いて位相誤差Eτを演算することができる。
【0127】
従って、前述の第1実施形態の場合と同様に、位相引込み開始時には判定回路31a−1における閾値を初期化することができるので、位相引込みに要する時間を短縮させることができるほか、クロック位相追従を行なう際には、演算部31fにおいて、最尤検出器111からの検出結果を判定値として位相誤差Eτを演算することができるので、判定値の精度を飛躍的に高めることができ、位相追従の精度を向上させることができる利点がある。
【0128】
なお、上述の図19に示すクロック位相引込み・追従装置30−1′において、最尤検出器111からの出力が(0,1)である場合には、量子化信号について正負の符号判定を行なって、その旨を示す信号についても出力する機能部をそなえることにより、最尤検出器111からの出力を用いて3値判定結果(+1,0,−1)を得ることができる。
【0129】
ところで、上述の第1実施形態にかかる位相引込み・追従装置においては、位相引込みを行なった場合及び位相追従を行なった場合には、それぞれ図20(b)に示すような位相誤差特性(P1),(P2)を有している。即ち、この図20(b)に示すように、位相引込みを行なった場合の方が、位相追従を行なった場合よりも誤差の最大値が2倍程度大きい。
【0130】
例えば、A/D変換器105に入力されるプレフィルタ104出力(アナログ信号)が、図20(a)に示すレベルにある場合には、A/D変換器105では例えば量子化信号としての6ビットのディジタル信号に変換して出力するようになっている。
また、位相誤差演算部にて演算される位相誤差Eτは、位相引込み時(Acquisition Mode)においては少なくとも最大値が7ビット以上のデータを有しているが(図20(b)における(P1)参照)、位相追従時(Tracking Mode)においては、6ビットのデータ(図20(b)における(P2)参照)を有している。
【0131】
即ち、位相引込み時のD/A変換器108におけるD/A変換処理の際のビット幅を位相誤差Eτの最大値に合わせると、追従時のD/A変換処理においては、引込み時の1/2程度のビット幅で済むためD/A変換器108の約半分の回路が動作しない無駄なものとなる。
これに対して、例えば図21に示すように、位相誤差演算部31からの位相誤差情報Eτの最大値を、位相引込みに影響が生じない範囲で制限するリミッタ回路37を、D/A変換器108の前段に設ければ、位相引込みの回路性能を維持しながら、位相追従の際に用いられる回路リソースを有効に利用することができる。
【0132】
ここで、リミッタ回路37は、位相誤差演算部31から入力される位相誤差情報Eτ(n+1ビット;nは任意の自然数)についてリミッタ処理を施すことにより、下位mビット(mはn+1よりも小さい自然数)のみを後段のD/A変換器108に出力するものであり、これにより、n+1ビットの位相誤差情報Eτを、n+1ビットよりも少ないmビットとすることができる。
【0133】
従って、本発明によれば、位相引込みにおける回路性能を維持しながらD/A変換器108にて扱うビット数を減少させることができるので、D/A変換器108としては簡素化されたものを用いることができ、装置を構成するためのコストを削減させることができる利点がある。
さらに、上述の第1実施形態にかかるクロック位相引込み・追従装置において、例えば図22に示すように、1/2乗算回路38及びスイッチ39を、D/A変換器108の前段に設けることにより、位相引込み及び位相追従に要求される回路性能を維持しながら、位相追従の際に用いられる回路リソースを有効に利用することもできる。
【0134】
ここで、1/2乗算回路38は、位相誤差演算部31からの位相誤差情報Eτに対して1/2を乗算することにより、位相誤差演算部31からの位相誤差情報Eτのビット数(n+1ビット)をnビットに制限するものであり、ビット数制限部としての機能を有している。
また、スイッチ39は、例えばディスクコントローラ24からの位相引込み/追従切替信号Qを制御信号として入力されて、位相引込み時又は位相追従時におけるD/A変換器108に対する位相誤差情報Eτ(ビットデータ)を選択的に切り替えて出力するものである。
【0135】
具体的には、スイッチ39は、切替信号Qに基づいて、位相引込み時には1/2乗算回路38にてビット数が制限された位相誤差情報(位相誤差演算部31からの位相誤差Eτがn+1ビットであるのに対してnビット)を選択的に出力する一方、位相追従時には位相誤差演算部31からの位相誤差情報を選択的に(上位1ビットを無視して)出力するものである。従って、スイッチ39は位相誤差情報選択部として機能することになる。
【0136】
即ち、位相引込み時は、位相追従時に比して位相誤差Eτは大きくなるが、位相追従時ほど位相誤差の精度は要求されないため、1/2乗算回路38にて乗算されたものを用いて位相制御を行なっても差し支えないのである。
さらに、位相追従時のD/A変換処理においては、位相誤差Eτのビット幅は、位相引込み時の1/2程度で済むため、上位1ビットを無視しても差し支えない。
【0137】
従って、図22に示す本発明によれば、位相引込み時における位相誤差情報Eτのビット数を、位相引込みに要求される回路性能を維持しながらnビットに制限することができる一方、追従時においては上位1ビットを無視して下位nビットのみをそのまま出力することにより、D/A変換器108にて扱うビット数をnビットに減少させることができるので、D/A変換器108としては簡素化されたものを用いることができ、装置を構成するためのコストを削減させることができる利点がある。
【0138】
さらに、上述の各実施形態にかかるクロック位相引込み・追従装置において、例えば図23に示すように、2-(n-m+1)乗算回路38A,リミッタ37及びスイッチ40を、D/A変換器108の前段に設けることにより、位相引込み及び位相追従に要求される回路性能を維持しながら、位相追従の際に用いられる回路リソースを有効に利用することもできる。
【0139】
ここで、2-(n-m+1)乗算回路38は、位相誤差演算部31からの位相誤差情報Eτに対して2-(n-m+1)を乗算することにより、位相誤差演算部31からの位相誤差情報Eτのビット数(n+1ビット)をmビットに制限するものであり、ビット数制限部としての機能を有している。
さらに、リミッタ回路37は、位相誤差演算部31から入力される位相誤差情報Eτ(n+1ビット;nは任意の自然数)の最大値を制限するリミッタ処理を施すことにより、下位mビット(mはn+1よりも小さい自然数)のみを後段のD/A変換器108に出力するものであり、これにより、n+1ビットの位相誤差情報Eτを、n+1ビットよりも少ないmビットとすることができる。
【0140】
また、スイッチ40は、例えばディスクコントローラ24からの位相引込み/追従切替信号Qを制御信号として入力されて、位相引込み時又は位相追従時におけるD/A変換器108に対する位相誤差情報Eτ(ビットデータ)を選択的に切り替えて出力するものである。
具体的には、スイッチ40は、切替信号Qに基づいて、位相引込み時には2-(n-m+1)乗算回路38にてビット数が制限された位相誤差情報を選択的に出力する一方、位相追従時にはリミッタ回路37からの位相誤差情報を選択的に出力するものである。これにより、スイッチ40は位相誤差情報選択部として機能することになる。
【0141】
従って、図23に示す本発明によれば、位相引込み時における位相誤差情報Eτのビット数を、位相引込みに要求される回路性能を維持しながら制限することができる一方、追従時においては必要なリミッタ処理を施して出力することにより、D/A変換器108にて扱うビット数をmビットに減少させることができるので、D/A変換器108としては必要に応じて簡素化されたものを用いることができ、装置を構成するためのコストを削減させることができる利点がある。
【0142】
なお、上述の図21〜図23に示すリミッタ回路37,1/2乗算部38,スイッチ39及び2-(n-m+1)乗算回路38Aは、前述のいずれの実施形態にかかるクロック位相引込み・追従装置のD/A変換器108の前段に設けることができ、このようにしても各実施形態の場合と同様の利点を得ることができることはいうまでもない。
【0143】
(f)その他
上述の各実施形態においては、入力信号としてのプレフィルタ104出力を量子化する量子化部としてA/D変換器を用いているが、この他に、アナログ信号を一定時間保持するサンプルホルダを用いることもできる。
また、上述の各実施形態においては、本発明について磁気記録装置におけるデータ読み出しの際に適用した場合を説明しているが、これに限定されず、例えば通信装置における受信信号再生を行なう際のクロック位相引込み・追従に本発明を適用してもよく、このようにしても上述の各実施形態の場合とほぼ同様の利点を得ることができる。
【0144】
【発明の効果】
以上詳述したように、本発明によれば、クロック位相引込み開始時において、位相誤差演算部にて位相誤差を演算する際に、量子化が行なわれた信号に関して、過去に量子化された信号に基づいて設定された閾値を用いた判定を行なうことにより、位相引込みに要する時間を短縮できるため、装置のレスポンス性能を向上させることが可能となる。
【0145】
さらに、本発明によれば、互いに位相が異なる複数のクロックを発生するクロック発生部とクロック選択部とをそなえたことにより、量子化された信号のレベルに基づいて、2つの互いに逆相関係にあるクロックのいずれかを選択的に量子化部に対して出力することができるので、飛躍的に位相引込みに要する時間を短縮させることができる利点がある。
【0147】
さらに、本発明の関連発明のクロック位相追従・引込み装置によれば、逆相関係を有する2つのクロックを発生するクロック発生部,3値判定を行なう判定部,演算部及びクロック決定部とをそなえたことにより、位相誤差を演算する判定部としては一つの3値判定回路のみを用いればよく、回路構成を簡素させることができるので、装置を構成するためのコストを削減させることもできる。
【0148】
また、本発明の関連発明のクロック位相引込み・追従装置によれば、スイッチ部をそなえたことにより、位相引込み時及び位相追従時における判定回路を共用化させることができ、装置の規模の縮小化に大いに寄与することができる利点がある。
さらに、本発明によれば、位相引込みが完了した時点においては、量子化が行なわれた後の等化処理の結果として得られた信号から、クロック位相追従を行なうことができるので、等化処理によって生じるループの遅延を、位相同期の特性に影響を与えることを防止し、特にPLLループの遅延が大きい場合においては位相引込みに要する時間が長くなることを最小限に止めることができる利点がある。
【0149】
また、本発明によれば、クロック位相追従を行なう際に、位相誤差演算部が、最尤検出器からの検出結果及び信号のサンプル値を用いて位相誤差を演算することができるので、判定値の精度を飛躍的に高めることができ、位相追従の精度を向上させることができる利点がある。
さらに、本発明によれば、リミッタ回路をディジタル/アナログ変換器の前段に設けたことにより、位相引込みにおける回路性能を維持しながらディジタル/アナログ変換器にて扱うビット数を減少させることができるので、ディジタル/アナログ変換器としては簡素化されたものを用いることができ、装置を構成するためのコストを削減させることができる利点がある。
【0150】
また、本発明によれば、ビット数制限部と位相誤差情報選択部とをディジタル/アナログ変換器の前段に設けたことにより、位相引込み時における位相誤差情報のビット数を、位相引込みに要求される回路性能を維持しながらnビットに制限することができる一方、追従時においては上位ビットを無視して下位ビットのみをそのまま出力することにより、ディジタル/アナログ変換器にて扱うビット数を減少させることができるので、ディジタル/アナログ変換器としては簡素化されたものを用いることができ、装置を構成するためのコストを削減させることができる利点がある。
【0151】
さらに、本発明によれば、ビット数制限部,リミッタ回路及び位相誤差情報選択部を、ディジタル/アナログ変換器の前段に設けたことにより、位相引込み時における位相誤差情報のビット数を、位相引込みに要求される回路性能を維持しながら制限することができる一方、追従時においては必要なリミッタ処理を施して出力することにより、ディジタル/アナログ変換器にて扱うビット数を減少させることができるので、ディジタル/アナログ変換器としては必要に応じて簡素化されたものを用いることができ、装置を構成するためのコストを削減させることができる利点がある。
【図面の簡単な説明】
【図1】 本発明の原理ブロック図である。
【図2】 本発明の関連発明の原理ブロック図である。
【図3】 本発明の関連発明の原理説明図である。
【図4】 本実施形態にかかるクロック位相引込み・追従装置が適用される磁気ディスク装置の構造を示す図である。
【図5】 本実施形態にかかるクロック位相引込み・追従装置が適用される磁気ディスク装置をデータ信号読み出し/書き込み機能に着目して示すブロック図である。
【図6】 本発明の第1実施形態にかかるクロック位相引込み・追従装置を示すブロック図である。
【図7】 (a),(b)はともに本発明の第1実施形態の動作を説明するための図である。
【図8】 (a)〜(d)はいずれも本発明の第1実施形態の動作を説明するための図である。
【図9】 本発明の第1実施形態の効果を説明するための図である。
【図10】 本発明の第1実施形態の効果を説明するための図である。
【図11】 本発明の第1参考例を示すブロック図である。
【図12】 本発明の第2参考例を示すブロック図である。
【図13】 本発明の第1実施形態の変形例を示すブロック図である。
【図14】 本発明の第1実施形態の変形例の効果を説明するための図である。
【図15】 本発明の関連発明としての第2実施形態にかかるクロック位相引込み・追従装置を示すブロック図である。
【図16】 (a),(b)はともに本発明の関連発明としての第2実施形態の動作を説明するための図である。
【図17】 本発明の関連発明としての第3実施形態にかかるクロック位相引込み・追従装置を示すブロック図である。
【図18】 本発明の第1実施形態の変形例を示すブロック図である。
【図19】 本発明の第1実施形態の変形例を示すブロック図である。
【図20】 (a),(b)はともにクロック位相引込みとクロック位相追従による位相誤差の変化を説明するための図である。
【図21】 本発明の第1実施形態の変形例を示すブロック図である。
【図22】 本発明の第1実施形態の変形例を示すブロック図である。
【図23】 本発明の第1実施形態の変形例を示すブロック図である。
【図24】 PRMLを適用した磁気ディスク装置のデータ読み出し部の構成を示す図である。
【図25】 磁気ディスク装置によるデータ読み出し動作を説明するための図である。
【図26】 PRMLを適用した磁気ディスク装置のデータ読み出し部の要部構成の一例を示す図である。
【図27】 (a)〜(e)はいずれも図26に示す要部構成を有するデータ読み出し部によりクロック位相の引込みを行なう際の状態を説明する図である。
【図28】 (a),(b)はいずれも図26に示す要部構成を有するデータ読み出し部によりクロック位相の引込み動作を説明するための図である。
【符号の説明】
1 クロック位相引込み・追従装置
2 位相誤差演算部
3 クロック発生部
4 量子化部
5 クロック位相引込み・追従装置
6 判定部
7 演算部
8 クロック発生部
9 クロック決定部
10 量子化部
11 磁気ディスク装置
11A ディスクエンクロージャ
11B ディスク信号処理部
12 ヘッドIC回路
13 ヘッドアクチュエータ
14 ヘッド
15 カバー
16 磁気ディスク
17 VCM
18 SPM
19 ライト変調回路
20 リード変調回路
21 パラレル/シリアル変換器
22 シリアル/パラレル変換器
23 インタフェース回路
24 ディスクコントローラ
25 上位装置
30−1 クロック位相引込み・追従装置
31,31A〜31C 位相誤差演算部
31a−1,33 判定回路(判定部)
31a−2 判定回路(符号判定部)
31b−1〜31b−4 遅延素子
31c−1,31c−2 乗算器
31d 減算器
31e,31g,31h スイッチ(閾値設定部,スイッチ部)
31f 演算部
31i スイッチ(閾値設定部)
32 クロック選択部
32a 判定回路
32b 遅延素子
32c 制御回路
32d,34d,36−1,36−2 スイッチ
34 クロック決定部
34a 制御回路
34b スイッチ
35 判定回路
37 リミッタ回路
38 1/2乗算回路(ビット数制限部)
38A 2−(n−m+1)乗算回路(ビット数制限部)
39,40 スイッチ(位相誤差情報選択部)
100 データ読み出し部
101 ヘッド
102 プリアンプ
103 AGC
104 プレフィルタ
105 A/D変換器(アナログ/ディジタル変換器)
106 FIRフィルタ
107 位相誤差計算回路
108 D/A変換器(ディジタル/アナログ変換器)
109 ループフィルタ
110,110D VCO(クロック発生部)
111 最尤検出器
112 PLL回路
Claims (11)
- 入力信号に対する量子化を行なうためのクロックの位相を、上記量子化が行なわれた、−1.5〜1.5の範囲の値を有する信号から引込み又は追従するクロック位相引込み・追従装置において、
上記量子化が行なわれた信号の、所定の量子化タイミングに対する位相誤差を演算する位相誤差演算部と、
該位相誤差演算部にて演算された位相誤差情報に基づき、所定の位相において上記クロックを発生するクロック発生部とをそなえるとともに、
上記クロック位相引込み開始時において、該位相誤差演算部にて上記位相誤差を演算する際に、上記量子化が行なわれた信号に関して、過去に量子化された信号に基づいて設定された閾値を用いた判定を行なうように構成され、
該位相誤差演算部が、
上記量子化が行なわれた信号を入力され、上記信号のサンプル値について閾値との大小を判定する判定部と、
該判定部における判定結果及び上記信号のサンプル値とを用いて上記位相誤差を演算し、上記演算結果を該クロック発生部に出力する演算部とをそなえるとともに、
上記クロック位相引込み開始時において、上記量子化が行なわれた信号に基づいて、該判定部における判定を行なう際に用いる閾値を設定する閾値設定部をそなえて構成され、
かつ、該閾値設定部が、
上記信号のサンプル値について予め設定された符号判定基準値との大小を判定し、符号判定結果として1又は−1を出力する符号判定部をそなえるとともに、
上記クロック位相引込み開始時においては該符号判定部における上記信号のサンプル値よりも過去に入力された信号のサンプル値についての符号判定結果である1又は−1を上記閾値として設定する一方、上記クロック位相引込み時には該判定部における上記信号のサンプル値よりも過去に入力された信号のサンプル値についての判定結果を上記閾値として設定するスイッチ部をそなえたことを特徴とする、クロック位相引込み・追従装置。 - 上記予め設定された符号判定基準値が、上記信号の正負の符号を判定しうる値であることを特徴とする、請求項1記載のクロック位相引込み・追従装置。
- 該クロック発生部が、互いに位相が異なる複数のクロックを発生するように構成される一方、
該量子化された信号のレベルに基づいて、上記複数のクロックを選択的に出力するクロック選択部をそなえて構成されたことを特徴とする、請求項1記載のクロック位相引込み・追従装置。 - 上記の互いに位相が異なる複数のクロックが、互いに逆相関係にある2つのクロックであることを特徴とする、請求項3記載のクロック位相引込み・追従装置。
- 上記位相引込みが完了した時点においては、上記量子化が行なわれた後の所望の信号処理の結果として得られた信号から、クロック位相追従を行なうように構成されたことを特徴とする、請求項1記載のクロック位相引込み・追従装置。
- 上記量子化が行なわれた後の所望の信号処理が、等化処理であることを特徴とする、請求項5記載のクロック位相引込み・追従装置。
- 上記等化処理が施された信号について最尤検出を行なう最尤検出器をそなえ、
上記クロック位相追従を行なう際に、該位相誤差演算部が、該最尤検出器からの検出結果及び上記信号のサンプル値を用いて上記位相誤差を演算するように構成されたことを特徴とする、請求項1記載のクロック位相引込み・追従装置。 - 上記入力信号を、アナログ信号からディジタル信号に変換するアナログ/ディジタル変換器により量子化するように構成される一方、該位相誤差演算部からの位相誤差誤差情報について、ディジタル信号からアナログ信号に変換するディジタル/アナログ変換器が、該クロック信号発生部の前段に設けられたことを特徴とする、請求項1記載のクロック位相引込み・追従装置。
- 該位相誤差演算部からの位相誤差情報の最大値を制限するリミッタ回路が、該ディジタル/アナログ変換器の前段に設けられたことを特徴とする、請求項8記載のクロック位相引込み・追従装置。
- 該位相誤差演算部からの位相誤差情報のビット数を制限するビット数制限部と、上記位相引込み時には該ビット数制限部にてビット数が制限された位相誤差情報を選択的に出力する一方、上記位相追従時には該位相誤差演算部からの位相誤差情報を選択的に出力する位相誤差情報選択部とが、該ディジタル/アナログ変換器の前段に設けられたことを特徴とする、請求項8記載のクロック位相引込み・追従装置。
- 該位相誤差演算部からの位相誤差情報のビット数を制限するビット数制限部と、該位相誤差演算部からの位相誤差情報の最大値を制限するリミッタ回路と、上記位相引込み時には該ビット数制限部からの位相誤差情報を選択的に出力する一方、上記位相追従時には該リミッタ回路部からの位相誤差情報を選択的に出力する位相誤差情報選択部とが、該ディジタル/アナログ変換器の前段に設けられたことを特徴とする、請求項8記載のクロック位相引込み・追従装置。
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