JP2888187B2 - 情報検出装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は光ディスクのような
ディスク媒体に高密度で記録した情報を誤りなく検出す
るための情報検出装置に関する。

【０００２】

【従来の技術】コンピュータの高性能化に伴って、大容
量のデータの処理が可能になっている。これに伴って、
光ディスクや磁気ディスク等の大容量のファイル装置が
普及している。コンピュータの低価格化と各種ソフトウ
ェアの大容量化もこれに拍車をかけ、更なる高密度ファ
イル装置が必要になってきている。コードファイルを格
納するファイル装置における情報の検出信頼性は、光デ
ィスクの場合でエラーレートが１０^-5以下、磁気ディス
クの場合で１０^-9以下と、非常に高い精度が要求されて
いる。高密度化に対してこのような高性能の情報を維持
するためには、高度な信号処理技術が欠かせなくなって
きている。このようなことから、近年、後に詳細に説明
するＰＲＭＬ（Partial Response Maximum Likelihood
）信号処理技術を使用したファイル装置の製品化が相
次いでいる。

【０００３】第１世代の光ディスクで採用されていた情
報検出方式は、ピーク検出方式と呼ばれている。この方
式では、再生信号の一階微分のコンパレート出力を用い
て記録ピット位置を検出している。このため、この方式
では再生信号に多少の直流変動が重畳しても、問題なく
検出を行うことができる。しかしながら、ピーク検出を
行うためにはマークポジション記録を用いる必要があ
り、マークエッジ記録と比較すると、高密度記録時の再
生信号のＳ／Ｎ（信号対雑音）比の低下が大きいので、
高密度化が困難であるという問題があった。

【０００４】高密度化した再生波形から情報を誤り無く
検出するためには、前記したＰＲＭＬ信号処理技術が有
効である。このＰＲＭＬ信号処理技術という名称は、Ｐ
Ｒ（Partial Response）等化チャネルを最尤検出（Maxi
mum Likelihood detection）することに基づいている。
ただし、最尤検出器としてはビダビ検出器が用いられる
ことが多い。ＰＲＭＬ方式は、線形な入力信号の場合に
非常に良好な検出性能を有するが、前記したピーク検出
方式と比べると再生信号のレベル変動に対するマージン
が非常に狭いという欠点がある。特に光ディスクの場合
には、再生信号における直流変動成分を無視することが
できないので、何らかの方策をたてる必要がある。

【０００５】光ディスクの再生信号に重畳される直流変
動は、主に次の３つの要因が考えられる。 （１）ポリカーボネイト基板等の材料の複屈折に起因す
るもの ディスクの周方向でＤＣ（直流）から１０ｋＨｚ程度ま
での直流変動が見られる。 （２）セクタの先頭で発生するもの セクタ分割されたコードファイルでは、セクタの先頭に
プリフォーマット領域を持たせてランダムアクセスを可
能としている。このプリフォーマット領域に格納される
プリフォーマット情報が大きなＤＣ成分を持っている。
したがって、プリフォーマット直後のデータに影響を及
ぼしてしまう。 （３）変調符号に起因するもの 第一世代の光ディスクで採用されている変調符号は、ラ
ンレングス制限符号の（２，７）ＲＬＬ符号（run leng
th limited code)であり、ＤＣフリーではないため、記
録される情報パターンによっては直流変動を有してしま
う。ここでＤＣフリーとは、符号自体の周波数特性にお
いてＤＣ近傍の周波数成分の振幅が零であるという意味
である。

【０００６】以上、これらの原因が複雑に絡み合って、
レベル検出時あるいはビタビ検出時の性能が非常に劣化
してしまうといった問題があった。

【０００７】図１０は、このような直流成分を含んだ再
生信号のレベル検出を正確に行うために従来提案された
情報検出装置の要部を表わしたものである。この装置で
は、再生信号１１をローパスフィルタ（ＬＰＦ）１２に
入力して直流成分を抽出する。そして、ローパスフィル
タ１２の出力１３を閾値として比較器（Comp）１４に入
力し、再生信号１１のレベルを検出した検出信号１５を
得るようにしている。これにより、直流変動による影響
を除去することができる。

【０００８】しかしながら、この図１０に示した情報検
出装置では、符号自体に含まれているＤＣ成分にも追従
してしまうため、ＤＣフリーでない符号を用いた場合に
は検出データの信頼性が低下してしまうという問題点が
ある。

【０００９】図１１は特開平６−３２５５０４号公報に
示されたビタビ検出を前提にした従来の装置の要部を示
したものである。この情報検出装置のビダビ復号回路２
０は、図示しないアナログディジタル変換回路の出力デ
ータＤＲＦを図示しないイコライザ回路を介して波形等
化した後、演算回路２１に入力し、ここでリファレンス
領域のデータを取り込んで所定の演算処理を実行するこ
とにより、センタレベルＣＥＮ、平均振幅Ｓを検出す
る。

【００１０】さらにビダビ復号回路２０は、前記したア
ナログディジタル変換回路の出力データＤＲＦを減算回
路（ＳＵＢ）２２に入力し、ここで演算回路２１で検出
したセンタレベルＣＥＮを減算することにより、再生信
号ＲＦの振幅値Ｙ_K を検出する。これに対してセレクタ
（ＳＥＬ）２３は、パターンデコーダ（ＤＥＣ）２４で
検出された１ビット前のデコード結果に基づいて接点を
切り替え、減算回路２２から出力される再生信号ＲＦの
振幅値Ｙ_K または反転回路（−１）２５の出力データを
選択的に出力する。

【００１１】レジスタ２４は、このセレクタ２３の出力
データを保持して出力し、反転回路２５はこの出力デー
タの符号を反転して出力する。これによりビタビ復号回
路２０は、パターンデコーダ２４のデコード結果に基づ
いてセレクタ２３の接点を切り換え、これにより所定の
演算処理を実行して基準値Ｙ_P-1 を生成する。

【００１２】図示しない加算回路は、この基準値Ｙ_P-1
および振幅値Ｙ_K を加算することにより、Ｙ_K ＋Ｙ_P-1
を検出する。セレクタ（ＳＥＬ）２７および２８は、そ
れぞれパターンデコーダ２４で検出された１ビット前の
デコード結果に基づいて接点を切り換えることにより、
それぞれ値０またはＳ、値−Ｓまたは０のデータを選択
的に出力し、これにより１ビット前のデコード結果に基
づいて基準値Ｂ_K-1 を設定して、値Ｓ／２＋Ｂ_K-1 、−
Ｓ／２＋Ｂ_K-1 を設定する。

【００１３】比較回路（ＣＭＰ）２９は、セレクタ２７
の出力データと加算回路２６の出力データとの間で比較
結果を得ることにより、所定の関係式が成立するか否か
を判断し、比較回路３０はセレクタ２８の出力データと
加算回路２６の出力データとの間で比較結果を得ること
により、所定の関係式が成立するか否かを判断する。

【００１４】パターンデコーダ２４は、この比較回路２
９および３０の比較結果に基づいていずれの関係式が成
立するか否かの判断結果を出力し、これによりビタビ復
号回路２０においては、前記したアナログディジタル変
換回路の出力データについて１ビット単位で上述の処理
を繰り返して順次デコード結果を検出しうるようにし、
このデコード結果に基づいて基準値Ｙ_P およびＢ_K を設
定する。

【００１５】これに対して割算器（１／２）３１および
３２は、それぞれ演算回路２１で検出された振幅値Ｓお
よび−Ｓを１／２に割算して出力し、演算回路３３およ
び３４は、それぞれ減算回路２２の出力データＹ_K から
割算器３１および３２の出力データＳ／２および−Ｓ／
２を減算し、その減算結果の最上位ビットを出力する。
これにより減算回路３３および３４は、所定の演算を行
い、その演算結果をビットデコーダ（ＢＩＴＤＥＣ）３
５に出力する。

【００１６】これに対してセレクタ３６は、パターンデ
コーダ２４で検出された１ビット前のデコード結果に基
づいて反転回路３７の出力データ、割算器３１および３
２の出力データＳ／２および−Ｓ／２を選択的に出力
し、レジスタ３８は、この選択出力データを保持して出
力する。反転回路３７は、レジスタ３８の出力データを
入力して符号を反転して出力する。これによりビタビ復
号回路２０においては、セレクタ３６、反転回路３７、
レジスタ３８で基準値Ｂ_K-1 の値を設定するようにして
いる。

【００１７】これに対して減算回路３９は、レジスタ２
４の出力結果からレジスタ３８の出力データを減算し、
減算結果の最上位ビットを出力することにより、所定の
演算結果を得、この結果をビットデコーダ３５に出力す
る。ビットデコーダ３５は、パターンデコーダ２４のデ
コード結果に基づいて、減算回路３３、３４、３９の出
力データを選択的にレジスタ４０に出力する。

【００１８】ここでレジスタ４０は、２０ビットのシフ
トレジスタで構成され、これによりビタビ復号回路２０
は復号結果を２０ビット順次保持して出力するようにな
っている。更にビタビ復号回路２０は、このレジスタ４
０と並列的に２０ビットのシフトレジスタ４１を有し、
ビットデコーダ３５はレジスタ４０に復号結果を出力す
る際に、このレジスタ４０に格納する復号結果に対して
第２の遷移パターンが検出されるとシフトレジスタ４１
にフラグを格納するようになっている。

【００１９】このときビタビ復号回路２０は、パターン
デコーダ２４で検出された第１および第３の遷移パター
ン検出結果に基づいて、第２の遷移パターンに対応する
レジスタ４０の復号データが正しく復号されたものか否
かを判断し、ここで否定結果が得られると、シフトレジ
スタ４１のフラグを基準にして正しく復号しなかったデ
ータの論理レベルを訂正し、これにより遷移検出結果に
基づいて正しいデータを復号し得るようになっている。

【００２０】また演算回路２１は、パターンデコーダ２
４において、＋１のレベルから−１のレベルまたは−１
のレベルから＋１のレベルに０レベルを横切って遷移す
る第２のパターンが検出された場合、図示しないアナロ
グディジタル変換回路の出力データを取り込んで保持
し、このデータが所定個数だけ累積されると、その平均
値でセンタレベルＣＥＮを更新する。

【００２１】この図１１に示した装置では、このように
再生信号の信号レベルがセンタレベルを横切る遷移パタ
ンを検出する。そして、そのときの入力レベルとセンタ
レベルの差が零になるようにセンタレベルを補正してビ
タビ検出を行うようにしている。しかしながら、この提
案の装置では、特定の遷移パタンだけから直流成分を検
出するため、検出直流レベルのＳ／Ｎ比が低いという欠
点がある。また、クラス“１”のパーシャルレスポンス
チャンネルのみに言及している点にも問題点がある。

【００２２】図１２は、特開平７−４５００９号公報で
提案された情報検出装置の要部を示したものである。こ
の装置のクロックマーク検出回路５１は、サーボエリア
のクロックマーク信号を検出する。クロック再生回路５
２は検出したクロックマークからクロック信号をＰＬＬ
により再生する。Ａ／Ｄ変換回路５３、５４は、アナロ
グ再生信号をディジタル値に変換する。波形等化回路５
５はディジタル再生信号の波形等化を行う。スライス検
出回路５６は、波形等化後の再生信号を特定のスライス
レベルによりデータを検出する。システムコントローラ
５７は、光ディスク装置全体にかかわる動作制御を行
う。ＥＣＣ制御回路５８は、記録データに誤り検出用の
コードを付加すると共に、再生データの誤りを訂正す
る。

【００２３】ＳＣＳＩ制御回路５９は、光ディスク装置
外部へのデータ転送をＳＣＳＩプロトコルにしたがって
制御する。サーボマーク検出回路６０はサーボエリアの
サーボマーク信号を検出する。トラッキング誤差信号生
成回路６１は、検出したサーボマーク信号よりトラッキ
ング誤差信号を生成する。Ｄ／Ａ変換回路６２は、ディ
ジタルトラッキング誤差信号をアナログ信号に変換す
る。トラッキング制御回路６３は、光ディスクのトラッ
キング位置の制御を行う。光ディスクの再生領域からの
ピットによる再生信号入力６４は、クロックマーク検出
回路５１およびＡ／Ｄ変換回路５３に入力され、書き替
え領域からの光磁気記録による再生信号入力６５はＡ／
Ｄ変換回路５４に入力される。光ディスクに記録する記
録出力信号６６は、切換回路８０から出力される。

【００２４】再生信号入力６４はクロックマーク検出回
路５１に入力され、サーボ領域に埋め込まれたクロック
ピットが検出され、クロック再生回路５２によりクロッ
ク信号およびクロックに同期した各種の信号が生成さ
れ、各ブロックに出力される。また、サーボ領域のサー
ボマークはＡ／Ｄ変換回路５３でディジタル値に変換さ
れた後、サーボマーク検出回路６０で検出され、このサ
ーボマークからトラッキング誤差信号生成回路６１にお
いて、ディジタルトラッキング誤差信号を出力する。こ
のディジタルトラッキング誤差信号はＤ／Ａ変換回路６
２でアナログ信号に変換され、トラッキング制御回路６
３でディスクのトラック制御が行われる。

【００２５】図示しない光ディスクのデータ領域の第１
ヘッダはプリピットされた再生信号である。これはサー
ボ領域の再生信号と同様に再生信号入力６４として入力
され、Ａ／Ｄ変換回路５３でディジタル値に変換され
る。この再生信号は第１ヘッダのデータだけを復号すれ
ばよいので、ビタビ復号の複雑な処理を行うことなく、
波形等化回路５５で波形等化し、等化した信号はスライ
ス検出回路５６で所定のスライスレベルにより“０”、
“１”のデータ検出を行い、その出力はシステムコント
ローラ５７に入力される。システムコントローラ５７で
は第１ヘッダに記録されたディスク装置全体に関する制
御処理を行う。

【００２６】データをディスクに記録する場合は、外部
入出力端子６７より一連のデータが入力され、ＳＣＳＩ
制御回路５９でセクタ単位に分割したデータ転送制御が
行われる。セクタ単位のデータはＥＣＣ制御回路５８に
入力され、ここでセクタごとに誤り訂正符号が付加され
た後、切換回路８０に入力される。パターン発生回路９
０は第２ヘッダの６４ビットの“０１”の繰り返しパタ
ーン、第３ヘッダの６４ビットのランダムパターンを生
成し、この出力は切換回路８０に入力される。切換回路
８０はこれらのテストパターンとＥＣＣが付加された転
送データとをヘッダ部とデータ部とで切り換え、そのま
まデータを変調しないＮＲＺの記録出力信号６６として
出力する。

【００２７】ディスクからデータを再生する場合には、
記録された再生信号は再生信号入力６５として入力さ
れ、Ａ／Ｄ変換回路５４でディジタル値に変換後、第２
ヘッダの“０１”パターンの再生信号は切換回路７０で
予測制御回路６９の側に切り換えられて入力される。予
測制御回路６９は再生信号の予測レベルとどの程度直流
ずれがあるかを示すオフセット値を算出すると共に、基
準となる予測振幅値に加算して、ビタビ復号回路６８に
初期予測振幅値として入力する。

【００２８】第３ヘッダのランダムパターンとデータ部
の再生信号は第２ヘッダの再生信号と同様に再生信号入
力６５として入力され、Ａ／Ｄ変換回路５４でディジタ
ル値に変換後、切換回路７０でビタビ復号回路６８の側
に切り換えられて入力される。ビタビ復号回路６８は、
予測制御回路６９から入力される予測振幅値を適応的に
制御しながらビタビ復号を行う。復号されたデータはＥ
ＣＣ制御回路５８に入力され、ここで誤り訂正された
後、ＳＣＳＩ制御回路５９を介して外部入出力端子６７
より出力される。ここでランダムデータが記録される第
３ヘッダより切換回路７０をビタビ復号回路６８の側に
切り換えるのは、予測振幅値の適応制御を本来のデータ
部から開始するよりも、１セグメント早めに開始するこ
とで、本来のデータ部でのビタビ復号の予測振幅値がよ
り正確に制御されているはずだからである。

【００２９】この図１２に示した情報検出装置では、こ
のようにブロック化された伝送データの先頭にテストパ
タンを付加し、このテストパタンによって伝送信号の直
流成分を算出し補正してビタビ検出を行っている。しか
しながら、この装置ではテストパタンを付加する必要が
あるために伝送効率が低くなってしまい、高密度記録が
困難であるという問題がある。また、ブロック化された
１つの伝送データ内の直流変動には全く対処できないと
いった欠点がある。

【００３０】

【発明が解決しようとする課題】このため、高密度化さ
れた情報をビタビ検出等の検出方式を用いて高品質に再
生するためには、次の３つの課題を解決する必要があ
る。 （１）ＤＣフリーではない変調符号を用いた場合でも、
再生時に直流成分を補償することができること。 （２）できるだけＳ／Ｎ比の高い直流成分を検出するこ
と。 （３）ランダムな再生信号からも直流成分を検出するこ
とができること。

【００３１】そこで本発明の目的は、ディスク媒体から
検出した再生信号に含まれる直流変動成分を補償するこ
とにより、信頼性を向上させた情報検出装置を提供する
ことにある。

【００３２】

【課題を解決するための手段】請求項１記載の発明で
は、（イ）ディスク媒体からの検出した再生信号にオフ
セット量を加算するための加算器と、（ロ）この加算器
の出力を入力して２値情報を出力するパルス化回路と、
（ハ）このパルス化回路から出力される２値情報を入力
してその周波数特性を変更するフィルタと、（ニ）再生
信号の位相をフィルタの出力と同位相に補正する位相補
正回路と、（ホ）この位相補正回路の出力と前記フィル
タの出力との差を生成する減算器と、（ヘ）この減算器
の出力を入力する有限な時定数の積分器と、（ト）この
積分器の出力を除算しその結果を前記加算器に前記オフ
セット量としてフィードバックする除算回路とを情報検
出装置に具備させる。

【００３３】また請求項２記載の発明では、（イ）ディ
スク媒体から検出した再生信号にオフセット量を加算す
るための加算器と、（ロ）この加算器の出力を入力して
２値情報を出力するパルス化回路と、（ハ）このパルス
化回路から出力される２値情報を入力してその周波数特
性を変更するフィルタと、（ニ）再生信号の位相をフィ
ルタの出力と同位相に補正する位相補正回路と、（ホ）
この位相補正回路の出力とフィルタの出力との差を生成
する減算器と、（ヘ）この減算器の出力を入力とする積
分器と、（ト）この積分器の出力を除算する除算回路
と、（チ）この除算回路の出力をラッチしてこれを加算
器にオフセット量としてフィードバックするラッチ回路
と、（リ）再生クロックを入力して積分器のクリアタイ
ミングとラッチ回路のラッチタイミングとをそれぞれ生
成するタイミング発生回路とを情報検出装置に具備させ
る。

【００３４】更に請求項３記載の発明では、（イ）ディ
スク媒体から検出した再生信号にオフセット量を加算す
るための加算器と、（ロ）この加算器の出力を入力して
２値情報を出力するパルス化回路と、（ハ）このパルス
化回路から出力される２値情報を入力してその周波数特
性を変更するフィルタと、（ニ）再生信号のレベルを保
持するための第１のラッチ回路と、（ホ）フィルタの出
力を保持するための第２のラッチ回路と、（ヘ）これら
第１および第２のラッチ回路の出力の差を生成する減算
器と、（ト）この減算器の出力を入力とする積分器と、
（チ）この積分器の出力を除算する除算回路と、（リ）
この除算回路の出力をラッチしてこれを加算器にオフセ
ット量としてフィードバックする第３のラッチ回路と、
（ヌ）再生クロックを入力して積分器のクリアタイミン
グと第１、第２および第３のラッチ回路のラッチタイミ
ングをそれぞれ生成するタイミング生成回路とを情報検
出装置に具備させる。

【００３５】また請求項４記載の発明では、（イ）ディ
スク媒体から検出した再生信号にオフセット量を加算す
るための加算器と、（ロ）この加算器の出力を入力して
２値情報を出力するパルス化回路と、（ハ）このパルス
化回路から出力される２値情報を入力してその周波数特
性を変更するフィルタと、（ニ）再生信号を入力とする
第１の積分器と、（ホ）フィルタの出力を入力とする第
２の積分器と、（ヘ）第１の積分器の出力を保持するた
めの第１のラッチ回路と、（ト）第２の積分器の出力を
保持するための第２のラッチ回路と、（チ）これら第１
および第２のラッチ回路の出力の差を生成する減算器
と、（リ）この減算器の出力を除算する除算回路と、
（ヌ）この除算回路の出力をラッチしてこれを加算器に
オフセット量としてフィードバックする第３のラッチ回
路と、（ル）再生クロックを入力して第１および第２の
積分器内ラッチ回路のクリアタイミングと第１、第２お
よび第３のラッチ回路のラッチタイミングをそれぞれ生
成するタイミング発生回路とを情報検出装置に具備させ
る。

【００３６】請求項５記載の発明では、請求項１〜請求
項４記載の情報検出装置でパルス化回路としてビタビ検
出器を用いることを特徴としている。

【００３７】パルス化後の２値情報をフィルタリング処
理することによって、パルス化前の符号間干渉を有する
データ列のチャネルに一致させることができる。フィル
タリング後の出力系列をｂ_n とし、パルス化回路入力系
列ａ_n を適当な位相補正回路で同位相化した系列ｃ_n を
比較すると、直流変動およびノイズがない場合に両者は
一致するはずである。逆に、パルス化回路入力系列ａ_n
に一定のオフセット量を付加して検出した場合に、同位
相化した系列ｃ_n のすべてのサンプル値に対して同じオ
フセット量が付加されるが、フィルタリング後の出力系
列ｂ_n ではオフセットがない理想的な系列となり、出力
系列ｂ_n と同位相化した系列ｃ_n の差の平均値がパルス
化回路入力系列ａ_n に加えたオフセット量となる。

【００３８】この検出されたオフセット量をパルス化回
路の入力段にフィードバックしてオフセット補正を行う
ことで、直流変動を補正することができる。出力系列ｂ
_n と同位相化した系列ｃ_n の差のみからもオフセット量
を検出することが可能であるが、加算平均をとること
で、よりＳ／Ｎ比の高いオフセット量を検出することが
できることになる。

【００３９】

【発明の実施の形態】

【００４０】

【実施例】以下実施例につき本発明を詳細に説明する。

【００４１】第１の実施例

【００４２】図１は本発明の第１の実施例における情報
検出装置の構成を表わしたものである。この情報検出装
置は請求項１記載の発明に対応するものである。再生信
号１０１は、この情報検出装置の加算器１０２と位相補
正回路１０３に入力されるようになっている。ここで再
生信号１０１は図示しない光ディスクから反射されたレ
ーザ光を光検出器によって電気信号に変換した後、所定
の処理を経て得られる信号である。このような再生信号
１０１を得るためには、まず図示しないレーザダイオー
ドから射出されコリメータレンズを通過した後のコリメ
ート光を光学レンズを用いて微小スポットに集光し、サ
ーボ技術を用いて光ディスクの情報トラックに正確に追
従するように照射する。そして、光ディスクから得られ
た反射光を電気信号に変換する。この変換後の再生信号
は、ＡＧＣ（自動ゲイン制御）回路に入力されて振幅変
動が補正され、帯域制限フィルタを通過し符号間干渉除
去のためのトランスバーサルフィルタ等の回路を経てフ
ィルタリング処理が行われ、図１に示す再生信号１０１
となる。

【００４３】なお、再生信号１０１はアナログ信号をそ
のまま用いる構成であってもよいが、パルス化回路とし
て信頼性の高い信号処理アルゴリズムを採用する場合に
はディジタル化が不可欠である。そこで本実施例では、
前記した電気信号に変換後の再生信号をＡ／Ｄ変換器等
の回路によってディジタル化してから、図１に示す再生
信号１０１として情報検出装置に入力されるようになっ
ている。

【００４４】さて、加算器１０２に入力された再生信号
１０１には除算器１０４から入力されたオフセット量１
０５が加算される。加算結果１０６はパルス化回路１０
７に入力され、２値化情報１０８が検出情報として出力
される。パルス化回路１０７は例えば最尤検出器で構成
することができる。２値化情報１０８は、例えばトラン
スバーサルフィルタに代表されるフィルタ１０９に入力
される。フィルタ１０９の出力１１１は、再生チャネル
と同じ符号間干渉を持っている。再生チャネルが線形で
あれば、どのようなチャネルでもトランスバーサルフィ
ルタで実現可能であることは周知の事実である。

【００４５】フィルタの出力１１１は、位相補正回路１
０３から出力される位相補正後の再生信号１１２と共に
減算器１１３に入力され、両者の差を表わした差信号１
１４が生成される。ここで位相補正回路１０３は、フィ
ルタの出力１１１と再生信号１０１の位相が同位相とな
るように調整する回路である。位相補正回路１０３は、
例えば時間遅延回路あるいはＦＩＦＯ（先入れ先出し）
メモリによって構成することができる。減算器１１３か
ら出力される差信号１１４は積分器１１６に入力され
る。

【００４６】積分器１１６は、再生信号に含まれている
ノイズ分の影響を緩和するために、差信号１１４をチャ
ネルごとに加算していく回路である。ただし、差信号１
１４を過去から現在まですべて加算すると、直流変動に
対応することができない。そこで、積分器１１６はある
時定数をもった、例えばトランスバーサルフィルタのよ
うなものを使用する。

【００４７】本実施例で積分器１１６は差信号１１４を
順次次の段に出力する第１〜第（ｎ−１）のラッチ回路
１１７₁ 〜１１７_n-1 と、第１のラッチ回路１１７₁ の
手前から第（ｎ−１）のラッチ回路１１７_n-1 の出力ま
でを加算する加算回路１１８によって構成されている。
積分器１１６から出力されるこれら時間を異にしたｎ個
分の差信号１１４を加算した加算結果１１９は、除算器
１０４に入力される。除算器１０４は、積分器１１６の
加算数ｎを数値ｎで割算して平均値を算出する。再生信
号１０１に重畳しているオフセット量をｘとすると、こ
の平均値は符号が逆転した−ｘを表わすオフセット量１
０５となる。オフセット量１０５は加算器１０２に入力
され、フィードバック制御が行われる。これによって、
再生信号１０１に重畳されている直流成分を離散時間ご
とに補償することができ、正確な情報検出が可能にな
る。

【００４８】第２の実施例

【００４９】図２は、本発明の第２の実施例における情
報検出装置を示したものである。この情報検出装置は請
求項２記載の発明に対応するものである。この第２の実
施例では、第１の実施例と同様に加算器１０２、位相補
正回路１０３、パルス化回路１０７、フィルタ１０９お
よび減算器１１３を備えている。減算器１１３の生成し
た差信号１１４は、クリア信号付き積分器１２２に入力
される。クリア信号付き積分器１２２には、ここでは図
示していないＰＬＬ（Phase Locked Loop ）回路によっ
て再生信号から抽出した同期クロックパルス（ＰＣＬ
Ｋ）１２３の供給を受けるタイミング発生回路１２４か
ら、所定の時間間隔で零クリア信号１２５が入力される
ようになっている。

【００５０】クリア信号付き積分器１２２は、差信号１
１４を１クロック前までの加算結果と加算する加算器１
２７と、この加算結果を保持するラッチ回路１２８を備
えている。ラッチ回路１２８にラッチされた内容は、加
算器１２７にフィードバックされて次々と新たな差信号
１１４の加算が行われる。またラッチ回路１２８に保持
された今までの積分結果は、外部の除算器１２９に出力
されるようになっている。零クリア信号１２５は、ラッ
チ回路１２８に入力されて、前記した所定の時間間隔で
その内容を零クリアするので、この時間間隔が先の第１
の実施例の情報検出装置における時定数に相当すること
になる。

【００５１】除算器１２９の出力１３１は他のラッチ回
路１３２に入力され、タイミング発生回路１２４から出
力される他のラッチタイミング信号１３３によって周期
的にラッチされ、このラッチされた平均値が再生信号１
０１に重畳しているオフセット量１０５となる。オフセ
ット量１０５は、第１の実施例と同様に加算器１０２に
入力されて再生信号１０１に加算され、その加算結果１
０６はパルス化回路１０７に入力されて、２値化情報１
０８が検出情報として出力されることになる。なお、第
１の実施例の情報検出装置はアナログ回路としてもディ
ジタル回路としても構成することができるが、この第２
の実施例およびそれ以降の実施例では情報検出装置をデ
ィジタル回路として構成している。

【００５２】図３は、この第２の実施例の情報検出装置
における各種の信号の発生の様子を表わしたものであ
る。この図で横軸は時間の経過を示している。同図
（ａ）は再生信号１０１を表わしている。再生信号１０
１には直流変動成分が重畳しているので、このままでは
正確なレベル検出を行うことができない。

【００５３】同図（ｂ）は、ラッチ回路１３２のラッチ
タイミングを表わしており、同図（ｃ）はクリア信号付
き積分器１２２がクリアされるタイミングを表わしてい
る。ラッチタイミング信号１３３（図３ｂ）が零クリア
信号１２５よりもクロックパルス１２３の例えば２分の
１クロック分だけ早く出力されるように構成されること
で、ラッチ回路１３２には零クリアされる直前の平均値
がオフセット量１０５（図３ｄ）として保持され、次の
ラッチタイミングまでその値が図１に示す加算器１０２
に入力されることになる。加算器１０２は、図３（ｄ）
に示すように右肩下がりのオフセット量１０５を右肩上
がりの再生信号１０１に加算するので、結果として正確
なレベル検出が可能になる。

【００５４】第３の実施例

【００５５】図４は本発明の第３の実施例における情報
検出装置を表わしたものである。この情報検出装置は請
求項３記載の発明に対応するものである。この第３の実
施例では、第１および第２の実施例と同様に加算器１０
２、パルス化回路１０７およびフィルタ１０９を備えて
いる。再生信号１０１は第１および第２の実施例の位相
補正回路１０３の代わりにラッチ回路１４１に供給され
るようになっている。また、フィルタ１０９の出力１１
１は他のラッチ回路１４２に供給される。このラッチ回
路１４２には、クロックパルス（ＰＣＬＫ）１２３の供
給を受けるタイミング発生回路１４４から、所定のクロ
ック信号１４５が入力され、これらのタイミングで出力
１１１のラッチが行われるようになっている。この図４
では先の実施例の位相補正回路１０３を用いずに、ある
時刻ｔにフィルタ１０９の出力１１１をラッチし、さら
にパルス化回路１０７の入力からフィルタ回路１０９の
出力までの時間遅延量τだけ経過した時刻（ｔ＋τ）に
再生信号１０１の値をラッチしている。これにより、同
位相の２つの信号のサンプルが得られる。このために
は、タイミング発生回路１４４がτだけ位相のずれたラ
ッチタイミングを発生させることになる。

【００５６】位相が揃えられた後の両ラッチ回路１４
１、１４２の出力１４６、１４７は減算器１４８に入力
され、これらの差信号１４９がクリア信号付き積分器１
５１に入力されるようになっている。クリア信号付き積
分器１５１は、差信号１４９を１クロック前までの加算
結果と加算する加算器１５３と、この加算結果を保持す
るラッチ回路１５４を備えており、このラッチ回路１５
４にラッチされた内容を加算器１５３にフィードバック
して次々と差信号１４９を加算すると共に、これらの積
分結果を外部の除算器１５５に出力するようになってい
る。零クリア信号１５６は、タイミング発生回路１４４
からラッチ回路１５４に入力されて、所定の時間間隔で
その内容を零クリアするものである。

【００５７】タイミング発生回路１４４は、更に２種類
のクロック信号１５７、１５８を発生させ、このうちの
前者のクロック信号１５７は他のラッチ回路１５９に供
給され、後者のクロック信号１５８は再生信号１０１を
入力するラッチ回路１４１に供給されるようになってい
る。ラッチ回路１５９は除算器１５５からその出力１６
１の供給を受けてクロック信号１５７の供給されるタイ
ミングで出力１６１を順次ラッチする。このラッチされ
た平均値がオフセット量１６３として加算器１０２に供
給されることになる。また、ラッチ回路１４１の方は、
再生信号１０１をクロック信号１５８の供給されるタイ
ミングでラッチして、前記した出力１４６として減算器
１４８に入力することになる。

【００５８】この第３の実施例の情報検出装置は、パル
ス化回路１０７の入出力の位相差が大きくなったときに
も装置全体の規模が大きくならないような工夫を行った
ものである。例えば先の第１および第２の実施例の情報
検出装置では、パルス化回路１０７の入出力の位相差が
数十クロックとなることも考えられるので、これらを図
１または図２に示した位相補正回路１０３で補正するた
めには多くのメモリ回路が必要となり、情報検出装置全
体の規模が大きくなってしまうおそれがあるからであ
る。

【００５９】そこで、第３の実施例では先の実施例で使
用した位相補正回路１０３の代わりとして出力１１１を
ラッチするラッチ回路１４２と、再生信号１０１のレベ
ルをラッチする他のラッチ回路１４１との出力１４６、
１４７の位相差を、これが零になるようなタイミングを
発生させるタイミング発生回路１４４によって制御する
ようにしている。本実施例では、このタイミング発生回
路１４４が零クリア信号１５６とクロック信号１５７も
発生させるようになっている。

【００６０】図５は、この第３の実施例の情報検出装置
におけるタイミング発生回路の出力を中心とした各種の
信号の発生の様子を表わしたものである。この図で横軸
は時間の経過を示している。同図（ａ）はクロック信号
１５８によるラッチ回路１４１のラッチタイミングを示
しており、同図（ｂ）はクロック信号１４５によるラッ
チ回路１４２のラッチタイミングを示している。また、
同図（ｃ）はラッチ回路１５９のラッチタイミングとし
てのクロック信号１５７の出力されるタイミングを示し
ており、同図（ｄ）はクリア信号付き積分器１５１のク
リアタイミングとしての零クリア信号１５６の出力され
るタイミングを示している。このようにラッチ回路１５
９がラッチした直後にクリア信号付き積分器１５１の内
容がクリアされるので、ラッチ回路１５９からは図５
（ｅ）に示すようにオフセット量１６３が順次出力さ
れ、これが図４に示した再生信号１０１と加算器１０２
で加算され、この結果として得られた加算結果１０６に
よって正確なレベル検出が可能になる。

【００６１】第４の実施例

【００６２】図６は本発明の第４の実施例における情報
検出装置の構成を表わしたものである。この情報検出装
置は請求項４記載の発明に対応するものである。この第
４の実施例では、第１〜第３の実施例と同様に加算器１
０２、パルス化回路１０７およびフィルタ１０９を備え
ている。再生信号１０１は第１の積分器１７１にも供給
されるようになっている。また、フィルタ１０９の出力
１１１は第２の積分器１７２に供給される。第１の積分
器１７１は、再生信号１０１を１クロック前までの加算
結果と加算する加算器１７３と、この加算結果をラッチ
するラッチ回路１７４で構成されており、ラッチ回路１
７４の出力は加算器１７３にフィードバックされて加算
が行われるようになっている。ラッチ回路１７４には、
クロックパルス（ＰＣＬＫ）１２３の供給を受けるタイ
ミング発生回路１７５から、その内容をクリアするため
の零クリア信号１７６が所定のタイミングで供給される
ようになっている。

【００６３】また、第２の積分器１７２は、フィルタの
出力１１１を前回までのものと加算する加算器１７８
と、この加算結果をラッチするラッチ回路１７９で構成
されている。ラッチ回路１７９の出力は加算器１７８に
フィードバックされて加算されるようになっている。ラ
ッチ回路１７９には、タイミング発生回路１７５からそ
の内容をクリアするための零クリア信号１８１が所定の
タイミングで供給されるようになっている。

【００６４】第１および第２の積分器１７１、１７２の
出力１８２、１８３はそれぞれに対応するラッチ回路１
８４、１８５に供給され、タイミング発生回路１７５か
らそれぞれに対して供給されるクロック信号１８６、１
８７によってラッチされる。これらのラッチ回路１８
４、１８５の出力１８８、１８９は減算器１４８に入力
されこれらの差が求められる。減算器１４８の出力１９
１は除算器１９２に入力される。除算器１９２の出力１
９３は更に他のラッチ回路１９４に入力され、タイミン
グ発生回路１７５から出力されるクロック信号１９５に
よって周期的にラッチされる。このラッチされた平均値
が再生信号１０１に重畳しているオフセット量１９７と
なる。オフセット量１９７は、加算器１０２に入力され
て再生信号１０１に加算され、その加算結果１０６はパ
ルス化回路１０７に入力され、２値化情報１０８が検出
情報として出力される。

【００６５】この第４の実施例の情報検出装置は、第３
の実施例の装置における応答性を改良したものである。
すなわち、図４に示した第３の実施例の情報検出装置で
は、離散的にしか差信号を利用することができないため
に、パルス化回路１０７の入出力の位相差が大きく、か
つＤＣ変動成分が比較的高い周波数成分を有する場合に
は応答性が悪くなってしまう。そこでこの第４の実施例
の情報検出装置では、差をとる前に２つの信号１０１、
１１１について別々に積分を行うことにしている。すな
わち、再生信号１０１を第１の積分器１７１により積分
し、クロック信号１８６により定まるラッチタイミング
でラッチ回路１８４によってその積分値を保持する。ま
た、フィルタ１０９の出力１１１を第２の積分器１７で
積分し、クロック信号１８７により定まるラッチタイミ
ングでラッチ回路１８５によってその積分値を保持す
る。

【００６６】２つのラッチ回路１８４、１８５でそれぞ
れ保持した積分値の差を減算器１４８で求め、これによ
って直流成分を検出して、クロック信号１９５により定
まるラッチタイミングでラッチ回路１９４によってその
値を保持し、これをオフセット量１９７として加算器１
０２で再生信号１０１に加算し、パルス化回路１０７に
入力するようにしている。

【００６７】ただし、第１および第２の積分器１７１、
１７２のクリアタイミングと各クロック信号１８６、１
８７、１９５によるラッチタイミングは、再生されたク
ロックパルス１２３からタイミング発生回路１７５を用
いて生成されるようになっている。

【００６８】図７は、本実施例のタイミング発生回路か
ら出力される各種の信号によるラッチタイミングとクリ
アタイミングおよびオフセット量の変化を示したもので
ある。同図（ａ）は、クロック信号１８６によるラッチ
回路１８４のラッチタイミングを示しており、同図
（ｂ）は第１の積分器１７１のラッチ回路１７４に入力
する零クリア信号１７６によるクリアタイミングを示し
ている。また、図７の（ｃ）はラッチ回路１８５に入力
されるクロック信号１８７によるラッチタイミングを示
しており、同図（ｄ）は第２の積分器１７２のラッチ回
路１７９に入力される零クリア信号１８１によるクリア
タイミングを示している。更に、図７の（ｅ）はラッチ
回路１９４に入力されるクロック信号１９５によるラッ
チタイミングを示しており、同図（ｆ）はラッチ回路１
９４から出力されるオフセット量１９７の変化を表わし
ている。これが図６に示した再生信号１０１と加算器１
０２で加算され、この結果として得られた加算結果１０
６によって正確なレベル検出が可能になる。

【００６９】第５の実施例

【００７０】図８は本発明の第５の実施例における情報
検出装置の構成を表わしたものである。この情報検出装
置は請求項５記載の発明に対応するものである。この第
５の実施例では、先の第３の実施例における情報検出装
置のパルス化回路１０７をビタビ検出器２０１で置き換
えたものであり、その他の構成は第３の実施例の図４に
示した回路構成と同一である。そこで、ビタビ検出器２
０１を除いた回路部分の説明は適宜省略することにす
る。

【００７１】図９は、ビタビ検出器を具体的に表わした
ものである。ビタビ検出器２０１は、加算結果１０６を
入力してその値Ｘ_i から基準レベルＥ_i との自乗誤差
（Ｘ_i −Ｅ_i ）² の計算を行うブランチメトリック生成
回路２１１と、Σ（Ｘ_i−Ｅ_i ）² を斬化的に計算しな
がら状態の遷移情報を検出するＡＣＳ回路２１３と、パ
スメモリ２１５に格納した過去の遷移パスの選択情報Ｄ
₁ 、Ｄ₂ 、……を用いて最もパスメトリック値（Ｐ
Ｍ₁ 、ＰＭ₂ 、……）が小さい遷移パスを選択して２値
化情報１０８を検出２値情報として出力する最尤判定回
路２１７から構成することができる。

【００７２】

【発明の効果】以上説明したように請求項１〜請求項５
記載の発明によれば、ディスク媒体からの検出情報とし
ての入力情報が直流変動成分を含んでいても、これを補
償することで、良好に情報を再現することができる。こ
のため、ファイル装置の信頼性を向上させることがで
き、ファイル装置の普及に大きく貢献することができ
る。また、請求項３および請求項４記載の発明では、タ
イミング回路を使用して積分器内のラッチ回路を所定の
タイミングで繰り返しクリアすることにしたので、位相
補正回路として大規模なメモリを使用する必要がなく、
この分だけ検出器の規模を小型化することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における情報検出装置の
構成を表わしたブロック図である。

【図２】本発明の第２の実施例における情報検出装置の
構成を表わしたブロック図である。

【図３】第２の実施例の情報検出装置における各種の信
号の発生の様子を表わした波形図である。

【図４】本発明の第３の実施例における情報検出装置の
構成を表わしたブロック図である。

【図５】第３の実施例の情報検出装置におけるタイミン
グ発生回路の出力を中心とした各種の信号の発生の様子
を表わした波形図である。

【図６】本発明の第４の実施例における情報検出装置の
構成を表わしたブロック図である。

【図７】第４の実施例のタイミング発生回路から出力さ
れる各種の信号によるラッチタイミングとクリアタイミ
ングおよびオフセット量の変化を示した波形図である。

【図８】本発明の第５の実施例における情報検出装置の
構成を表わしたブロック図である。

【図９】ビタビ検出器を具体的に表わしたブロック図で
ある。

【図１０】直流成分を含んだ再生信号のレベル検出を正
確に行うために従来提案された情報検出装置の要部を表
わしたブロック図である。

【図１１】従来提案された他の情報検出装置の要部を表
わしたブロック図である。

【図１２】従来提案された更に他の情報検出装置の要部
を表わしたブロック図である。

【符号の説明】

１０１ 再生信号 １０２ 加算器 １０３ 位相補正回路 １０４、１２９、１５５ 除算器 １０７ パルス化回路 １０９ フィルタ １１３、１４８ 減算器 １１６、１２２、１５１ 積分器 １２３ クロックパルス １３２、１４１、１４２、１５４、１５９、１７４、１
７９、１８４、１８５、１９４ ラッチ回路 １４４、１７５ タイミング発生回路 １７１ 第１の積分器 １７２ 第２の積分器 ２０１ ビタビ検出器 ２１１ ブランチメトリック生成回路 ２１３ ＡＣＳ回路 ２１５ パスメモリ

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 ディスク媒体から検出した再生信号にオ
   フセット量を加算するための加算器と、 この加算器の出力を入力して２値情報を出力するパルス
   化回路と、 このパルス化回路から出力される２値情報を入力してそ
   の周波数特性を変更するフィルタと、 前記再生信号の位相をフィルタの出力と同位相に補正す
   る位相補正回路と、 この位相補正回路の出力と前記フィルタの出力との差を
   生成する減算器と、 この減算器の出力を入力する有限な時定数の積分器と、 この積分器の出力を除算しその結果を前記加算器に前記
   オフセット量としてフィードバックする除算回路とを具
   備することを特徴とする情報検出装置。
2. 【請求項２】 ディスク媒体から検出した再生信号にオ
   フセット量を加算するための加算器と、 この加算器の出力を入力して２値情報を出力するパルス
   化回路と、 このパルス化回路から出力される２値情報を入力してそ
   の周波数特性を変更するフィルタと、 前記再生信号の位相をフィルタの出力と同位相に補正す
   る位相補正回路と、 この位相補正回路の出力と前記フィルタの出力との差を
   生成する減算器と、 この減算器の出力を入力とする積分器と、 この積分器の出力を除算する除算回路と、 この除算回路の出力をラッチしてこれを前記加算器に前
   記オフセット量としてフィードバックするラッチ回路
   と、 再生クロックを入力して前記積分器のクリアタイミング
   とラッチ回路のラッチタイミングとをそれぞれ生成する
   タイミング発生回路とを具備することを特徴とする情報
   検出装置。
3. 【請求項３】 ディスク媒体から検出した再生信号にオ
   フセット量を加算するための加算器と、 この加算器の出力を入力して２値情報を出力するパルス
   化回路と、 このパルス化回路から出力される２値情報を入力してそ
   の周波数特性を変更するフィルタと、 前記再生信号のレベルを保持するための第１のラッチ回
   路と、 前記フィルタの出力を保持するための第２のラッチ回路
   と、 これら第１および第２のラッチ回路の出力の差を生成す
   る減算器と、 この減算器の出力を入力とする積分器と、 この積分器の出力を除算する除算回路と、 この除算回路の出力をラッチしてこれを前記加算器に前
   記オフセット量としてフィードバックする第３のラッチ
   回路と、 再生クロックを入力して前記積分器のクリアタイミング
   と前記第１、第２および第３のラッチ回路のラッチタイ
   ミングをそれぞれ生成するタイミング生成回路とを具備
   することを特徴とする情報検出装置。
4. 【請求項４】 ディスク媒体から検出した再生信号にオ
   フセット量を加算するための加算器と、 この加算器の出力を入力して２値情報を出力するパルス
   化回路と、 このパルス化回路から出力される２値情報を入力してそ
   の周波数特性を変更するフィルタと、 前記再生信号を入力とする第１の積分器と、 前記フィルタの出力を入力とする第２の積分器と、 前記第１の積分器の出力を保持するための第１のラッチ
   回路と、 前記第２の積分器の出力を保持するための第２のラッチ
   回路と、 これら第１および第２のラッチ回路の出力の差を生成す
   る減算器と、 この減算器の出力を除算する除算回路と、 この除算回路の出力をラッチしてこれを前記加算器に前
   記オフセット量としてフィードバックする第３のラッチ
   回路と、 再生クロックを入力して前記第１および第２の積分器内
   ラッチ回路のクリアタイミングと前記第１、第２および
   第３のラッチ回路のラッチタイミングをそれぞれ生成す
   るタイミング発生回路とを具備することを特徴とする情
   報検出装置。
5. 【請求項５】 前記パルス化回路としてビタビ検出器を
   用いることを特徴とする請求項１〜請求項４記載の情報
   検出装置。