JPH08154053A - クロック信号再生回路およびデータ再生回路 - Google Patents
クロック信号再生回路およびデータ再生回路Info
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- JPH08154053A JPH08154053A JP6312190A JP31219094A JPH08154053A JP H08154053 A JPH08154053 A JP H08154053A JP 6312190 A JP6312190 A JP 6312190A JP 31219094 A JP31219094 A JP 31219094A JP H08154053 A JPH08154053 A JP H08154053A
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Abstract
不要で、低価格の、RF信号からクロック信号を再生す
るクロック信号再生回路を提供する。 【構成】 チャネルコーディングされた、アナログ再生
RF信号SINをADC32でサンプリングし、その結
果をディジタル位相誤差算出手段34で位相誤差を算出
し、ループフィルタ回路およびループフィルタおよびD
ACを含むVCO制御電圧発生回路36で制御電圧を生
成し、アナログVCO38で位相同期のとれた再生同期
クロック信号CLKを発生させ、この再生同期クロック
信号CLKをADC32のサンプリング信号とする。再
生同期クロック信号CLKはサンプリング定理を満足す
る周波数を有している。ADC32、位相誤差算出手段
34、ループフィルタおよびDACを含むVCO制御電
圧発生回路36およびアナログVCO38はハイブリッ
ドPLL回路30を構成しており、ドリフト、オフセッ
ト調整が必要な部分をディジタル回路で用いてそれらの
影響を排除する一方、低価格の電子部品を用いて低価格
化を実現している。
Description
の光ディスク記録媒体、光磁気(MO)ディスク記録媒
体(MOディスクメディア)などの光学式ディスク記録
媒体に記録されているデータを読み出して読出信号と同
期がとれたクロック信号を再生するクロック信号再生回
路、および、このクロック信号再生回路を用いて光学式
ディスク記録媒体に記録されたデータの再生を行う光学
式ディスク装置に関する。
磁気(MO)ディスク記録装置などの光学式ディスク装
置、ビデオテープ記録再生装置(VTR)などにおい
て、記録媒体に記録された信号を正確に再生するとき、
同期がとれたクロック信号が必要になる。同期がとれた
クロック信号を再生する回路として、光学式ディスク記
録装置(以下、より特定的に、ROMタイプの光ディス
ク装置について例示する)に用いるクロック信号再生回
路を例示する。この場合、クロック信号再生回路は、光
ディスク記録媒体に、たとえば、EFMなどのチャネル
コーディングによって変調されて記録されたデータを読
み出して得られた無線周波数(RF)または高周波再生
信号から、再生データの復元に用いられるチャネルクロ
ック信号を再生する。このようなクロック信号再生回路
としては、従来、アナログ式位相同期回路(PLL:Ph
ase Locked Loop 回路)を用いている。
クロック信号再生回路8の回路構成図である。クロック
信号再生回路8は光ディスク装置100から読み出され
た再生信号を前処理回路10において前処理し、アナロ
グ式PLL回路800を用いて再生クロック信号を生成
する。光ディスク装置100は、ROMタイプの光ディ
スク記録媒体108、光ピックアップを含む光学系10
2、光ディスク制御装置104、モータ106を有す
る。前処理回路10は、波形等化回路(イコライザ:E
QL)12、自動ゲイン調節回路(AGC)14、ロー
パスフィルタ(LPF)16を有する。前処理回路10
の後段に、2値化回路80およびエッジ検出回路82が
設けられている。アナログ式PLL回路800は、アナ
ログ位相比較回路84、アナログ・ループフィルタ(ロ
ーパスフィルタ)86、アナログ・電圧制御形発振回路
(VCO)88を有する。位相比較回路84はエッジ検
出回路82の出力信号とVCO88の出力信号とを比較
してその位相差に応じた信号を出力する。ループフィル
タ86は、位相差信号のうち、VCO88の制御電圧と
なる低周波成分を出力する。VCO88はループフィル
タ86の出力電圧に応じた周波数で発振する。光ピック
アップを含む光学系102を用いて光ディスク記録媒体
108から読み出された再生光信号は、EQL12に入
力されて波形等化処理され、AGC14において利得が
調節され、LPF16において所定の周波数以下の信号
成分のみが抽出されて2値化回路80に印加される。2
値化回路80は、LPF16の出力再生信号の電圧を所
定のしきい値電圧と比較し、再生信号を2値化して2値
化再生信号を生成する。この例では、2値化回路80は
再生信号の電圧がしきい値電圧よりも高い場合には論理
値1を出力し、低い場合には論理値0を出力する。エッ
ジ検出回路82は、2値化回路80で生成した2値化再
生信号のエッジ、例えば、立ち上がり点を検出し、立ち
上がり点信号を生成する。
路84は、エッジ検出回路82で検出した立ち上がり点
および立ち下がり点を示す信号とVCO88から出力さ
れるチャネルクロック信号の位相を比較して位相差信号
としてループフィルタ86に出力する。ループフィルタ
86は、例えば演算増幅回路を使用したローパスフィル
タであり、位相比較回路84からの位相差信号の低域信
号を通過させて制御電圧信号としてVCO88に印加す
る。VCO88はループフィルタ86から印加される制
御電圧値に対応する周波数のチャネルクロック信号を生
成する。以上の動作により、クロック信号再生回路8は
再生信号の立ち上がり点および立ち下がり点に同期した
同期再生チャネルクロック信号を生成する。より具体的
には、VCO88から同期再生チャネルクロック信号が
出力される。この再生チャネルクロック信号は、クロッ
ク信号再生回路8の後段に設けられる各回路においてデ
ータ処理動作に用いられる。
84で検出するVCO88からの再生チャネルクロック
信号とエッジ検出回路82からの2値化再生信号との位
相誤差信号は、再生チャネルクロック信号と2値化再生
信号の立ち上がり点および立ち下がり点との位相差に対
応するパルス幅を有するアナログ的な信号として生成さ
れる。この位相差信号から、VCO88の発振周波数を
制御する制御電圧信号を生成するためには、ループフィ
ルタ86において、位相差信号を、例えば演算増幅回路
を用いたアナログ信号処理回路により処理する必要があ
るが、アナログ信号処理回路を用いると、オフセット調
整、あるいは、環境温度変化に伴うドリフト対策等が必
要になるという問題がある。このような問題を解決する
方法は種々提案されているが、これらの解決方法は特殊
な部品を用いることになり、高価格になるという問題を
惹起する。
起因する問題は、例えば光ディスク記録装置、光磁気デ
ィスク記憶装置などの光学式ディスク装置において、チ
ャネルコーディングに用いたチャネルクロック信号につ
いて高精度な位相制御を行う必要がある場合に顕著とな
る。その理由は、アナログ信号処理回路の調整等の工程
に非常に手間がかかる、あるいは、アナログ信号処理回
路に高精度で高価な特殊部品が必要となるからである。
リフト、オフセットの問題がなく、LSI化に適した完
全ディジタルPLL回路も提案されている(たとえば、
尾上守夫、他、「光ディスク技術」、ラジオ技術社、第
206〜211ページ)。この文献に記載されている完
全ディジタルPLL回路は、ディジタル位相比較回路、
ディジタルループフィルタ、ディジタルVCO、およ
び、ディジタル分周回路を有する。ディジタル位相比較
回路として、たとえば、排他的論理和回路またはエッジ
・コントロール式フリップフロップを用いる。しかしな
がら、排他的論理和回路を用いた位相比較回路は入力信
号のデューティが50%でないと誤差が生ずるという問
題がある。エッジ・コントロール式フリップフロップを
用いた位相比較回路は、入力信号の立ち上がりエッジで
“0“を出力し、ディジタル分周回路からのフィードバ
ック信号の立ち下がりエッジで“1“を出力する。エッ
ジ・コントロール式フリップフロップを用いた位相比較
回路はデューティに依存しないという利点がある。ディ
ジタルループフィルタは、キャリー出力とボロー出力を
有するアップダウンカウンタで実現されている。ディジ
タルVCOはディジタルループフィルタを構成するアッ
プダウンカウンタのキャリー出力をインクリメント(増
加)入力として、ボロー出力をデクリメント(減少)入
力とするユニバーサルカウンタで実現されている。ディ
ジタル分周回路はディジタルカウンタで実現できる。し
かしながら、この完全ディジタルPLL回路は、このP
LL回路の出力信号としてのチャネルクロックの周波数
に比較して数倍ないし数十倍の動作周波数でカウンタを
動作させる必要があり、回路の動作可能周波数よりはる
かに低い周波数のチャネルクロック信号しか生成できな
いという問題を有する。
するものであり、本発明の目的は、温度などに起因する
ドリフトの影響を受けず、オフセット調整が不要で、安
定に動作し得るクロック信号再生回路を提供することに
ある。また本発明の他の目的は、アナログ信号処理回路
を用いて高精度な再生クロック位相制御を行う場合に必
要となる特殊部品を用いないですみ、あるいは、完全デ
ィジタルPLL回路における動作周波数の制限を受け
ず、低価格で構成できるクロック信号再生回路を提供す
ることにある。
ば、チャネルコーディングされている入力RF信号の周
波数帯域の上限が再生すべきディジタルデータのチャネ
ルクロックの周波数の1/2以下に制限されている場合
に、前記入力RF信号から前記クロック信号を再生する
クロック信号再生回路であって、前記入力RFアナログ
信号をディジタル信号に変換するアナログ/ディジタル
変換回路と、該アナログ/ディジタル変換回路において
変換されたディジタル信号の位相誤差をディジタル的に
算出するディジタル位相誤差算出手段と、ループフィル
タ機能およびディジタル/アナログ変換手段を含み、前
記算出されたディジタル位相誤差に基づいてアナログ制
御電圧信号を出力する制御電圧発生手段と、該アナログ
制御電圧に基づいて発振し、前記再生すべきディジタル
データのチャネルクロックの周波数と等しい周波数を有
する再生クロック信号を出力するアナログ電圧制御形発
振回路とを有し、前記アナログ/ディジタル変換回路
は、該アナログ電圧制御形発振回路から出力される前記
再生クロック信号を用いて前記入力アナログ信号をディ
ジタル変換し、前記アナログ電圧制御形発振回路から再
生クロック信号を出力するクロック信号再生回路が提供
される。
は補間手段を有し、該補間手段で信号を補間することに
より、サンプリング周波数を低減する。つまり、本発明
の第2形態によれば、チャネルコーディングされている
入力RF信号の周波数帯域の上限が再生すべきディジタ
ルデータのチャネルクロックの周波数の1/(2n)
(ただし、nは以上の整数である)以下に制限されてい
る場合に、前記入力RF信号から前記クロック信号を再
生するクロック信号再生回路であって、前記入力RFア
ナログ信号をディジタル信号に変換するアナログ/ディ
ジタル変換回路と、該アナログ/ディジタル変換回路に
おける前回のサンプリング時点のディジタル変換信号と
今回のサンプリング時点のディジタル変換信号とを用い
て前回のサンプリング時点と今回のサンプリング時点と
の間のサンプリング時点に相当するディジタル信号を、
サンプリング期間を1/m(ただし、mは2以上でn以
下の整数)にするように補間するディジタル信号補間手
段と、該補間手段からの補間ディジタル信号または補間
しない直接サンプリング・ディジタル信号の位相誤差を
算出するディジタル位相誤差算出手段と、ループフィル
タ機能およびディジタル/アナログ変換手段を含み、前
記算出されたディジタル位相誤差に基づいてアナログ制
御電圧信号を出力する制御電圧発生手段と、該アナログ
制御電圧に基づいて発振し、前記再生すべきディジタル
データのチャネルクロックの周波数の1/mの周波数を
有する再生クロック信号を出力するアナログ電圧制御形
発振回路とを有し、前記アナログ/ディジタル変換回路
は、該再生クロック信号を用いて、前記入力アナログ信
号をディジタル変換し、前記アナログ電圧制御形発振回
路から再生クロック信号を出力するクロック信号再生回
路が提供される。
生回路において、好適には、前記制御電圧発生手段内の
アナログ/ディジタル変換手段内に、または、アナログ
/ディジタル変換手段の後段に、ディジタル変換された
結果を平滑にする平滑フィルタ回路を設ける。
生回路において、前記制御電圧発生手段としては、種々
の構成をとることができる。 (1)第1の回路構成 前記制御電圧発生手段は、前記位相誤差算出手段からの
ディジタル位相誤差信号を積分するディジタル積分手段
と、該ディジタル積分結果をアナログ信号に変換する第
1のディジタル/アナログ変換回路と、該第1のディジ
タル/アナログ変換回路の変換結果に第1の係数を乗ず
る第1の係数乗算回路とを有する第1の回路と、前記位
相誤差算出手段からのディジタル位相誤差信号をアナロ
グ信号に変換する第2のディジタル/アナログ変換回路
と、該第2のディジタル/アナログ変換回路の変換結果
に第2の係数を乗ずる第2の係数乗算回路とを有する第
2の回路と、前記第1の回路の出力と前記第2の回路の
出力とを加算して、前記アナログ電圧制御形発振回路に
印加する加算回路とを有する。
ディジタル位相誤差信号をアナログ信号に変換するディ
ジタル/アナログ変換回路と、該ディジタル/アナログ
変換回路の変換結果をフィルタリングするアナログルー
プフィルタ回路とを有する。
ディジタル位相誤差信号をフィルタリングするディジタ
ルループフィルタ手段と、該フィルタリング結果をアナ
ログ信号に変換するディジタル/アナログ変換回路とを
有する。
位相誤差信号を入力してその不連続点を検出する不連続
点検出回路、該検出された不連続点がアップ側のときカ
ウント値を増加させ、ダウン側のときカウント値を減少
させるアップ/ダウンカウンタと、該アップ/ダウンカ
ウンタからのカウント結果を保持するホールド回路とを
有する周波数制御回路と、該周波数制御回路内の前記ア
ップ/ダウンカウンタからのカウント結果に基づいて、
位相同期がとれているか否かを検出し、位相同期がとれ
ていない場合前記制御電圧発生手段内のループフィル
タ、および、前記積分手段、またはいずれか一方を不動
作状態にし、位相同期がとれている状態から外れた状態
に移行したとき前記アップ/ダウンカウンタのカウント
値をクリアし、かつ、前記ホールド回路の保持結果をリ
セットし、位相同期が外れている状態から位相同期がと
れた状態に移行したとき前記ホールド回路に前記アップ
/ダウンカウンタからのカウント結果を保持させる位相
同期/非同期検出回路と、前記周波数制御回路内の前記
ホールド回路の出力結果をアナログ信号に変換する第3
のディジタル/アナログ変換回路と、該第3のディジタ
ル/アナログ変換回路の結果を前記制御電圧発生回路の
出力に加算し、前記電圧制御形発振回路に印加する第2
の加算回路とを有する。
位相誤差信号を入力してその不連続点を検出して、該検
出された不連続点がアップ側のときカウント値を増加さ
せ、ダウン側のときカウント値を減少させるアップ/ダ
ウンカウンタと、該アップ/ダウンカウンタからのカウ
ント結果を保持するホールド回路とを有する周波数制御
回路と、該周波数制御回路内の前記アップ/ダウンカウ
ンタからのカウント結果に基づいて、位相同期がとれて
いるか否かを検出し、位相同期がとれていない場合前記
制御電圧発生手段内のループフィルタ、および、前記積
分手段、またはいずれか一方を不動作状態にし、位相同
期がとれている状態から外れた状態に移行したとき前記
アップ/ダウンカウンタのカウント値をクリアし、か
つ、前記ホールド回路の保持結果をリセットし、位相同
期が外れている状態から位相同期がとれた状態に移行し
たとき前記ホールド回路に前記アップ/ダウンカウンタ
からのカウント結果を保持させる位相同期/非同期検出
回路と、前記周波数制御回路内の前記ホールド回路の出
力結果をアナログ信号に変換する第3のディジタル/ア
ナログ変換回路と、該第3のディジタル/アナログ変換
回路の結果を前記制御電圧発生回路の出力に加算し、前
記電圧制御形発振回路に印加する第2の加算回路とを有
する。
位相誤差信号を入力してその不連続点を検出する不連続
点検出回路、該不連続点検出に応じて、正の所定値と負
の所定値とゼロの値を選択的に切り換えて出力する第1
のスイッチ回路と、前記位相誤差算出手段からの位相誤
差信号と、前記第1のスイッチ回路の選択出力とを選択
して出力する第2のスイッチ回路と、前記不連続点検出
回路で検出した不連続点に基づいて、位相同期がとれて
いるか否かを検出し、位相同期がとれていない場合前記
第2のスイッチ回路から前記第1のスイッチ回路の選択
出力を出力させ、位相同期がとれている場合前記第2の
スイッチ回路から前記位相誤差信号を出力させる位相同
期/非同期検出回路と、前記第2のスイッチ回路の出力
を積分するディジタル積分手段と、該ディジタル積分結
果に第1の係数を乗ずる第1の係数乗算手段と、前記位
相誤差算出手段からの位相誤差信号に第2の係数を乗ず
る第2の係数乗算手段と、前記第1の係数乗算手段の出
力と前記第2の係数乗算手段の出力とを加算する加算手
段と、該加算手段で加算した結果をアナログ信号に変換
して前記電圧制御形発振手段に印加するディジタル/ア
ナログ変換手段とを有する。
ルコーディングされている入力信号と、チャネルコーデ
ィングに用いたチャネルクロック信号と同等の再生チャ
ネルクロック信号の位相差を、ある一定の範囲内で表さ
れるような周期関数として検出する位相比較手段を有す
るPLL回路と、実際の位相差が上記の範囲の上限を越
えて変化したことを検出する位相差上限検出手段と、実
際の位相差が上記の範囲の下限を越えて変化したことを
検出する位相差下限検出手段と、前記位相差上限検出手
段および前記位相差下限検出手段の検出結果に応じて、
前記PLL回路内の再生クロック信号を発生する前記電
圧制御形発振回路の出力周波数を変化させる周波数引き
込み制御手段とを有することを特徴とするクロック信号
再生回路が提供される。
性が、上記範囲の上限を越える部分と下限を越える部分
で不連続となっている場合に、前記位相差上限検出手段
および前記位相差下限検出手段が、前記位相比較手段の
検出結果から上記不連続点を検出する。
よび前記位相差下限検出手段の検出結果を用いて、位相
同期または位相同期外れを検出する位相同期/非同期検
出手段を有する。
ーディングによるデータが記録されている光学式ディス
ク記録媒体から読み出したチャネルクロック成分、およ
び、記録データを含む信号を読み出す信号読みだし手段
と、前記クロック信号再生回路と、データ識別手段とを
有し、前記信号読みだし手段で読み出した信号を前記ク
ロック信号再生回路に印加し、該識別手段において、前
記クロック再生回路内のアナログ/ディジタル変換回路
から出力されるディジタル信号を識別して、前記光学式
ディスク記録媒体に記録された信号を再生する光学式デ
ィスク装置のクロック信号再生およびデータ再生回路が
提供される。
読み出した信号を波形等化する波形等化回路と、該波形
等化した信号を利得調整する自動ゲイン調節回路と、該
利得調整した信号のうち所定の周波数成分を通過させる
ローパスフィルタとを有する。
は、基本的には、ディジタル位相誤差算出手段と、制御
電圧発生手段と、アナログ電圧制御形発振回路からなる
位相同期回路(PLL回路)構成であり、このPLL回
路の中に、アナログ/ディジタル変換回路を組み込み、
アナログ電圧制御形発振回路から出力される再生クロッ
ク信号をサンプリング信号に用いる。アナログ回路で構
成すると温度ドリフト、オフセット調整が必要となる部
分がディジタル回路で構成され、その他の回路はアナロ
グ回路で構成されている。しかも、これらの回路は特殊
の電子回路は必要とされない。
は、補間手段を用いてアナログ/ディジタル変換回路の
出力を補間し、その分、サンプリング周波数を低下させ
ている。
は、同期引込制御回路を用いて、周波数引き込み動作お
よび位相引き込み動作を迅速にしている。勿論、第3形
態のクロック信号再生回路を、第1および第2形態のク
ロック信号再生回路に適用することもできる。
生およびデータ再生回路は、本発明のクロック信号再生
回路を用いて、チャネルコーディングに用いたチャネル
クロック信号を再生するとともに、データも再生する。
タイプの光ディスク装置または光磁気ディスク装置(以
下、これらを光学式ディスク装置と呼ぶ)に適用される
クロック信号再生回路について例示する。本発明のクロ
ック信号再生回路の説明に先立って、クロック信号再生
回路におけるクロック信号再生の対象となる光ディスク
記録媒体に記録されるデータの符号化方式(チャネルコ
ーディング)、再生信号の信号成分の遮断周波数、遮断
周波数とクロック信号の周波数との関係、および、再生
信号のサンプリング周波数とクロック信号の周波数との
関係を説明する。ROMタイプの光ディスク記録媒体ま
たはMOディスク記録媒体(以下、光ディスク記録媒体
について例示する)に記録されるディジタルデータは、
例えば、動画データ、静止画データ、および、音声デー
タ、あるいはこれらの任意の組み合わせである。これら
のディジタルデータは、例えばランレングス(Run leng
th)が4〜22の範囲に制限されたブロック化(4,2
2;2,5;5)RLL(Run length Limitted )符号
化方式により符号化されて光ディスク記録媒体に記録さ
れる。
L符号化方式について説明する。この符号化方式は、一
般的にはブロック化(d,k;m,n;r)RLL符号
化方式と記述でき、ディジタルデータを(m×i)ビッ
トずつにブロック化したデータ語をチャネルコーディン
グにより(n×i)チャネルビットの記録符号に変換す
る符号化方式の一種である。dは同一シンボル(例えば
0)の最小連続個数を示し、kは同一シンボル0の最大
連続個数を示し、rは拘束長を示す。ブロック化(d,
k;m,n;r)RLL符号化方式においては、i=1
の場合に固定長符号となり、i>1であり、かつ、拘束
長r>1である場合に可変長符号となる。
L符号化方式においては、m=2ビットの基本データ長
を有するブロック化データが、n=5ビットの基本符号
長を有する符号語に変換される。この符号語としては、
下記表1に示す6種類の基本符号が用いられる。これら
6種類の組み合わせによりディジタルデータが可変長の
符号語に変換される。
れる有効符号数を示す。
数、Mは実際に採用することができる符号語の数、また
D=N−Mである。
2,3,4,5と増加するに従って必要な符号語の数N
は4,8,16,28,32と増加し、実際に採用する
ことができる符号語の数Mも2,4,9,20,34と
増加する。従って、拘束長rが5となるまでの符号長を
用いることにより、元のディジタルデータを過不足なく
符号語に変換することができる。
符号を用いてディジタルデータを符号語に変換するテー
ブルの具体例を示す。
に、2,4,6,8,10ビットのディジタルデータが
それぞれ、5,10,15,20,25の符号長を有す
る符号語に変換される。表3−1に示したように、ディ
ジタルデータが(11)である場合に、符号語は(00
000)となる。ディジタルデータ(11)が連続する
場合には符号語の論理値0の長い連続が発生し、実際に
光ディスク記録媒体から記録データを読み出す場合にク
ロック信号(チャネルクロック信号)の抽出が不可能に
なってしまう。そこで、例えばディジタルデータが6個
連続して論理値1である場合に(ディジタルデータ=1
11111)、符号語を15ビットのデータ(0000
1 00001 00000)に変換して、つまり、1
も挿入して、0が多数連続してクロック信号の抽出が不
可能になることを防ぐ。
符号化方式における最小反転間隔T min を次式で定義す
る。
式(VFM方式)の最小反転間隔T min は2.0Tdata
となり、他の方式、例えばEFM(Eight to Fourteen
Modulation) 方式の1.41Tdata、あるいは、同一シ
ンボルの最小連続個数d=3とした方式(3Z方式)の
1.78Tdataに比べて大きくなる。つまり、(4,2
2;2,5;5)RLL符号化方式は、最小反転間隔を
大きくとれるという利点がある。
L符号化方式、EFM方式、および、3Z方式により同
一密度で符号をディジタルデータを光ディスク記録媒体
に記録した場合における規格化空間周波数(NA/λ)
の範囲はそれぞれ下記になる。
2,5;5)RLL符号化方式が高密度記録に向いてい
ることがわかる。実際には、本発明のクロック信号再生
回路のクロック信号再生の対象となる光ディスク記録媒
体には、ブロック化(4,22;2,5;5)RLL符
号化方式により符号化されたディジタルデータを、符号
の論理値が1の場合に論理値が反転し、符号の論理値が
0の場合に論理値が反転しないNRZIの形式で記録し
ている。
スク記録媒体における最短のピットはクロック信号再生
処理に用いられるクロック信号の5周期(5T)分に対
応するものとして処理を行う。なお、6〜23周期に該
当するピットもある。光ディスク記録媒体から再生され
た再生信号の信号成分の分布する遮断空間周波数周波数
fs は、光ディスク装置の光学系の対物レンズの開口数
NAと再生に用いられるレーザー光線の波長λにより、
次式で規定される。
2nmとすると、遮断空間周波数周波数fs =206
7.7本/mmとなる。また、再生信号の検出窓の幅d
w=0.087μm、光ディスク記録媒体の線速度v=
5.2m/sとすると、クロック信号の周波数(クロッ
ク周波数;fcl ock =1/T)は下記式3より60MH
z、遮断周波数fc は下記式4より10.8MHzとし
て求められる。
波数fc との間に下記式5が成立する必要があり、式5
が成立しないと短いマーク(ピット)が読めなくなる。
クロック信号再生回路において最短のピットがクロック
信号の5周期に対応することに起因する。なお、6〜2
3周期に該当するピットもある。また、再生信号をサン
プリングする場合、サンプリング定理よりサンプリング
周波数fsampが次式を満たしている場合に再生信号の情
報を欠落させることなくサンプリング(アナログ/ディ
ジタル変換)を行うことができる。
を用いて再生信号のサンプリングを正確に行うことがで
きる。なお、後述するように本発明のクロック信号再生
回路においては、クロック信号に同期したサンプリング
を行うためにクロック信号の立ち上がり点で再生信号の
サンプリングを行い、また、サンプリング周波数fsamp
をクロック周波数fcl ock に等しくしている。
て、ROMタイプの光ディスク記録媒体から読み出した
信号からクロック信号およびデータを再生する回路構成
図である。このクロック信号再生回路は、前処理回路1
0、ハイブリッド位相同期回路(PLL回路)30を有
する。なお、このクロック信号再生回路にデータ識別回
路20を付加して、クロック信号の再生に加えてデータ
の再生を行う、クロック信号およびデータ再生回路を構
成することができる。前処理回路10は、波形等化回路
(イコライザ:EQL)12、自動ゲイン調節回路(A
GC)14、ローパスフィルタ(LPF)16を有す
る。ハイブリッドPLL回路30は、アナログ/ディジ
タル変換回路(ADC)32、ディジタル位相誤差算出
手段34、ループフィルタおよびディジタル/アナログ
変換回路(DAC)を含むVCO制御電圧発生回路3
6、および、アナログ電圧制御形発振回路(VCO)3
8を有する。PLL回路30は、このように、アナログ
回路とディジタル回路とが混在しているので、本明細書
においてハイブリッドPLL回路と呼ぶ。
光ディスク記録媒体から読み出された高周波(RF)入
力再生信号SINを波形等化する。この入力再生信号S
INはクロック成分を有している。なお、光ディスク記
録媒体には、上述したブロックRLL、EFMなどのチ
ャネルコーディングによって符号化されたデータが記録
されており、クロック信号再生回路で再生するクロック
信号は、チャネル・クロック信号となる。また、入力R
F信号の周波数帯域の上限が再生すべきディジタル・デ
ータのチャネル・クロック信号の周波数の1/2以下に
制限されている。AGC14は、EQL12において波
形等化した信号S12を所定の大きさまで利得調整す
る。LPF16は、利得調整した信号成分S14のう
ち、クロック信号再生に使用する信号成分を通過させ
て、PLL入力信号S30として、ハイブリッドPLL
回路30に印加する。
2は、アナログVCO38で発生した再生同期クロック
信号CKをサンプリング信号としてLPF16から出力
されたPLL入力信号S30をサンプリングして、ディ
ジタル信号S32に変換する。ディジタル位相誤差算出
手段34は、ディジタル信号S32の位相誤差をディジ
タル的に算出する。通常、PLL回路においては、入力
信号、たとえば、ここではPLL入力信号S30と、ア
ナログVCO38またはアナログVCO38で発生させ
た再生クロック信号を分周回路で分周した分周クロック
信号との2つの信号の位相差(偏差)を算出するが、位
相誤差算出手段34は2つの信号の位相差ではなく、A
DC32でサンプリングしたディジタル信号S32の、
基準位相に対する位相誤差をディジタル的に算出するこ
とに留意されたい。この詳細は後述する。したがって、
位相誤差算出手段34にはADC32の出力、つまり、
ディジタル信号S32のみが印加されている。
制御電圧発生回路36は、基本的には、再生すべきディ
ジタルデータのチャネルクロックに相当する周波数でア
ナログVCO38を発振させる制御電圧を出力するため
のループフィルタ回路と、位相誤差算出手段34の出力
信号がディジタルなので、DACを含む。ループフィル
タ回路はアナログ・ループフィルタ回路でも、ディジタ
ル・ループフィルタ回路でもよい。ループフィルタ回路
としてアナログ・ループフィルタ回路を用いた場合、図
2(A)に示すように、VCO制御電圧発生回路36’
はまず、位相誤差算出手段34からの位相誤差信号S3
4をDACでアナログ信号に変換し、アナログ・ループ
フィルタ回路でフィルタリングする。アナログ・ループ
フィルタ回路の構成を図3に示す。ループフィルタ回路
は、演算増幅回路OP、直列入力抵抗器R1、負帰還抵
抗器R2および負帰還キャパシタC1で構成されてい
る。ループフィルタ回路としてディジタル・ループフィ
ルタ回路を用いた場合、図2(B)に示すように、VC
O制御電圧発生回路36”はまず、位相誤差算出手段3
4で検出した位相誤差信号S34をディジタルループフ
ィルタでフィルタリングすることによりアナログVCO
38を動作させるVCO制御電圧に相当するディジタル
信号を発生し、次いで、内蔵したDACでアナログ信号
S36に変換する。図2(A)に示したDAC365、
または、図2(B)に示したDAC365Aによるアナ
ログ変換結果は離散的な値になる。そこで、DACの後
段に平滑フィルタを設けて、連続的なアナログ信号にす
ることが、VCO38を連続的に動作させる観点から望
ましい。
生回路36からのアナログ制御電圧信号S36の値に応
じた周波数で発振して、再生同期クロック信号CLKを
出力する。この再生同期クロック信号CLKは、たとえ
ば、光学式ディスク装置の他の回路に使用される他、A
DC32に印加されて、ADC32におけるサンプリン
グ信号として使用される。
算出手段34の回路動作を除くと、基本的には通常のP
LL回路の動作に類似しているが、ADC32、位相誤
差算出手段34、および、VCO制御電圧発生回路36
の一部など、ドリフトの影響を受け易い部分、オフセッ
トの影響を受けやすい部分をディジタル回路で構成し
て、ドリフトおよびオフセットの影響を受けないように
している。加えて、アナログVCO38を用いて、換言
すれば、高速動作のカウンタなどを用いずに、再生同期
クロック信号CLKを発生させている。その結果とし
て、ハイブリッドPLL回路30は、精度が高く、低価
格の回路構成になっている。
回路としてのハイブリッドPLL回路30の動作を述べ
るため、入力再生信号SINとして、図17に図解した
光ディスク装置100から読み出された再生信号を例示
する。図4(A)は、ハイブリッドPLL回路30のア
ナログVCO38により生成された再生同期クロック信
号CLKの波形図であり、図4(B)はブロック化
(4,22;2,5;5)RLL符号化方式でディスク
が記録されている光ディスク記録媒体108におけるピ
ットの位置を示すグラフであり、図4(C)は、再生R
F信号SINとアナログVCO38からの再生同期クロ
ック信号CLKによるサンプリング点(サンプリング・
タイミング)を示す。図5(A)〜(F)はそれぞれ、
図4(C)に示した再生RF信号SINの立ち上がり点
および立ち下がり点付近の拡大波形とそのサンプリング
点を示す図である。特に、図5(A)〜(C)は再生R
F信号SINの立ち上がり点付近の拡大波形とそのサン
プリング点を示し、図5(D)〜(F)は再生RF信号
SINの立ち下がり点付近の拡大波形とそのサンプリン
グ点を示す。図6は、位相誤差算出手段34の位相誤差
検出処理を示すフローチャートである。
4の動作を説明する。ブロック化(4,22;2,5;
5)RLL符号化方式でデータが記録されている光ディ
スク記録媒体のピットとピット以外の部分の境界に対応
する再生信号は、再生信号の立ち上がり点および立ち下
がり点となる。以下の記述において、立ち上がり点およ
び立ち下がり点を総称して、変化点と呼ぶ。これらの変
化点はそれぞれ、しきい値(本実施例ではしきい値=0
としている)以下の値のディジタル再生信号d(k)+
(kは任意のサンプリング点を示す)と、しきい値以上
の値のディジタル再生信号d(k)- とが連続する場
合、および、その逆の、しきい値以上の値のディジタル
再生信号d(k)- としきい値以下の値のディジタル再
生信号d(k)+ とが連続する場合として検出すること
ができる。また、連続するサンプリング点における2つ
の再生信号の変化は、変化点の近傍ではほぼ一定かつ直
線的であると考えられるので、しきい値を間に挟んで連
続する2つのディジタル再生信号d(k)の値の和、あ
るいは、しきい値を間に挟んで連続する2つのディジタ
ル再生信号d(k)の比の値は、その変化点における再
生同期クロック信号CLK、つまり、ADC32におけ
るサンプリング信号と、ディジタル再生信号d(k)と
の位相誤差に対応していると考えることができる。つま
り、位相誤差算出手段34は直接、PLL入力信号S3
0と再生同期クロック信号CLKとの位相を比較しては
いないが、ADC32において再生同期クロック信号C
LKに基づいてPLL入力信号S30のサンプリングが
行われ、その結果としてのディジタル信号S32、つま
り、ディジタル再生信号d(k)は、再生同期クロック
信号CLKの情報を含んだものであるので、位相誤差算
出手段34はこの前提のもとに位相誤差を検出する。
ク化(4,22;2,5;5)RLL符号化方式でデー
タが記録されている光ディスク記録媒体上の最短のピッ
トはクロック信号、5周期(5T)に対応している。な
お、6〜23Tに該当するピットもある。図17に示し
た光ディスク記録媒体108から読み出された再生RF
信号SINは、図4(C)に示すような周波数帯域の上
限が制限された波形となる。再生RF信号SINの波形
はアナログVCO38からの再生同期クロック信号CL
Kの立ち上がり点でADC32においてサンプリングさ
れてディジタル再生信号d(k)となる。なお、ディジ
タル再生信号d(k)は実際にはディジタル形式の信号
であるが、図解の関係上、アナログ形式の信号のように
示してある。
信号SINとしきい値とが交わる部分に着目して、位相
誤差算出手段34における位相誤差の検出動作について
説明する。なお、この実施例においては、しきい値は電
圧=0であり、再生RF信号SINも電圧信号である。
前回のサンプリングにおけるディジタル再生信号をd
(i−1)で表し、今回のサンプリングにおけるディジ
タル再生信号をd(i)で表す。図5(A)〜(B)は
再生RF信号SINの立ち上がり点付近の拡大波形と再
生同期クロック信号CLKによるADC32における再
生RF信号SINのサンプリング点、および、ディジタ
ル再生信号d(k)を示す。図5(D)〜(F)は再生
RF信号SINの立ち下がり点付近の拡大波形と再生同
期クロック信号CLKによるサンプリング点、および、
ディジタル再生信号d(k)を示す。再生RF信号SI
Nの立ち下がり点と再生同期クロック信号CLKの立ち
上がり点との同期をとる場合を説明する。
ク信号CLKと立ち上がり点との間に位相誤差がない場
合、変化点における再生RF信号SINの変化は直線的
であると考えられるので、図5(B)に示すように再生
RF信号SINとしきい値の交わる点はサンプリング点
のほぼ中間にある。この場合、d(i)=−d(i−
1)、または、d(i)≒−d(i−1)となる。つま
り、d(i)の絶対値と、−d(i−1)の絶対値とは
等しいか、ほぼ等しい。
RF信号SINの立ち上がり点に対して位相が進んでい
る場合:図5(A) 再生同期クロック信号CLKが再生RF信号SINの立
ち上がり点に対して進み位相誤差を有する場合には、図
5(A)に示すように、サンプリング点はサンプリング
点の中間よりも後ろに位置することになって|−d
(i)|<|d(i−1)|となる。
RF信号SINの立ち上がり点に対して位相が遅れてい
る場合:図5(C) 再生同期クロック信号CLKが再生RF信号SINの立
ち上がり点に対して遅れ位相誤差を有する場合には、図
5(C)に示すようにサンプリング点はサンプリング点
の中間よりも前に位置することになって|−d(i)|
>|d(i−1)|となる。
位相誤差がない場合、図5(E)に示すように再生信号
としきい値の交わる点はサンプリング点のほぼ中間にあ
り、従ってd(i)≒−d(i−1)となる。
RF信号SINの立ち上がり点に対して位相が進んでい
る場合:図5(D) 再生同期クロック信号CLKが再生RF信号SINの立
ち下がり点に対して進み位相誤差を有する場合には、図
5(D)に示すように、サンプリング点はサンプリング
点の中間よりも前に位置することになって、|d(i)
|<|−d(i−1)|となる。
RF信号SINの立ち上がり点に対して位相が遅れてい
る場合:図5(F) 再生同期クロック信号CLKが再生RF信号SINの立
ち下がり点に対して遅れ位相誤差を有する場合には、図
5(F)に示すようにサンプリング点はサンプリング点
の中間よりも後に位置することになって、|d(i)|
>|−d(i−1)|となる。
Nの立ち下がり点と再生同期クロック信号CLKの立ち
上がり点のみとの同期をとる必要が生じた場合等に、位
相誤差算出手段34を適切に構成することにより、ハイ
ブリッドPLL回路30として、再生RF信号SINの
立ち下がり点に同期した再生同期クロック信号CLKを
生成することができる。
4およびその関連回路による位相誤差検出処理の動作を
説明する。ステップ01(S01) :ADC32は再生RF信号S
INを再生同期クロック信号CLKの立ち上がり点でサ
ンプリングし、位相誤差算出手段34にディジタル信号
d(k)として印加する。ステップ02(S02) :位相誤差算出手段34は連続
する2つのディジタル再生信号d(i−1),d(i)
を乗算し、乗算結果が負であるか否かを判断する。乗算
結果が負である場合は連続する2つのディジタル再生信
号がしきい値(0)を間に挟んで反対側の位置にあるこ
とを意味している。2つのディジタル再生信号が反対側
にある場合は、ステップ03の処理に移行する。2つの
ディジタル再生信号が同じ側にある場合は、ステップ0
4の処理に移行する。なお、上記、2つのディジタル再
生信号がどちらの位置にあるかを検出するためには、2
つのディジタル再生信号の乗算を行わず、単に、2つの
ディジタル再生信号の符号が同じか異なるかを検出して
もよい。ステップ03(S03) :位相誤差算出手段34は今回
のディジタル再生信号d(i)が正であるか否かを判断
する。ディジタル再生信号d(i)が正である場合は、
ディジタル再生信号d(i),d(i−1)が立ち上が
り点に対応するものであるので、ステップ05の処理に
進み、正でない場合はディジタル再生信号d(i),d
(i−1)が立ち下がり点に対応するものであるのでス
テップ06の処理に進む。ステップ04(S04) :位相誤差算出手段34は位相
誤差Δφ(i)をそれ以前の位相誤差Δφ(i−1)の
ままとする。ステップ05(S05) :位相誤差算出手段34は位相
誤差Δφ(i)=−{d(i−1)+d(i)}として
算出する。ステップ06(S06) :位相誤差算出手段34は位相
誤差Δφ(i)=d(i−1)+d(i)として算出す
る。
上の処理動作により再生RF信号SINと再生同期クロ
ック信号CLKとの位相誤差を変化点の前後のディジタ
ル再生信号の差分として検出し、その差分を位相誤差信
号S34として出力する。VCO制御電圧発生回路36
は、アナログVCO38を動作させるアナログ制御電圧
信号S36を発生し、アナログVCO38は再生同期ク
ロック信号CLKを出力する。この再生同期クロック信
号CLKは、再生RF信号SINと同期がとれている。
また、ハイブリッドPLL回路30は上述したように安
定に動作するので、再生同期クロック信号CLKは正確
である。つまり、温度ドリフトの影響、オフセットなど
の影響を受けにくい。このような再生同期クロック信号
CLKを用いてサンプリングされたディジタル再生RF
信号をデータ識別回路20で識別すると、正確なデータ
を再生できる。
1に示したクロック再生回路8の変形態様を図7に示
す。図7は光ディスク装置100に適用したハイブリッ
ドPLL回路30Aを有するクロック信号再生回路の構
成図である。光ディスク装置100は、光ピックアップ
を含む光学系102、光ディスク制御装置104、モー
タ106、光ディスク記録媒体108を有する。光ディ
スク記録媒体108はモータ106により回転され、光
ピックアップを含む光学系102から照射されるレーザ
ー光線を反射する。反射されたレーザー光線(再生光信
号)には光ディスク記録媒体108上のピットの情報が
含まれており、この再生光信号は再び光ディスク記録媒
体108に戻って光ピックアップを含む光学系102の
光検出器により電気的な再生信号、つまり、再生RF信
号SINに変換されて前処理回路10内の波形等化回路
(イコライザ:EQL)12に入力される。つまり、光
ピックアップを含む光学系102は、光ディスク記録媒
体108から光学的に再生光信号を読み出して再生RF
信号SINとして出力する。光ディスク記録媒体108
は、ブロック化(4,22;2,5;5)RLL符号化
方式により符号化されたディジタルデータがNRZIの
形式で、最短のピットがクロック信号5周期(5T)に
対応付けられて記録されている。
イザ:EQL)12、自動ゲイン調節回路(AGC)1
4、ローパスフィルタ(LPF)16を有している。E
QL12は再生RF信号SINについて等化処理を行
う。AGC14は波形等化された再生RF信号SINの
振幅に対応した増幅度で再生RF信号SINを増幅す
る。LPF16は上記信号処理された再生RF信号SI
Nの所定の周波数以下の信号成分のみを通過させて、P
LL入力信号S30として、ハイブリッドPLL回路3
0Aに印加する。
Aは、ADC32、位相誤差算出手段34、VCO制御
電圧発生回路36A、アナログVCO38を有する。ま
た、ADC32の出力データに基づいてデータを識別す
るための図1に示したデータ識別回路20として、本実
施例では、レベル比較回路20が設けられている。
30として、ADC32に印加され、アナログVCO3
8からの再生同期クロック信号CLKによってサンプリ
ングされる。そのサンプリング結果がレベル比較回路2
0Aでレベル比較されたデータが再生され、位相誤差算
出手段34において、図4〜図6を参照して述べたよう
に位相誤差が検出されて位相誤差信号S34が出力され
ることは第1実施例と同様である。
8からの再生同期クロック信号CLKの立ち上がり点で
LPF16から印加されたPLL入力信号S30をサン
プリングしてディジタル再生信号d(k)(但し、kは
整数である)に変換してレベル比較回路20A、およ
び、位相誤差算出手段34に印加する。再生同期クロッ
ク信号CLKの周波数fclock は、再生RF信号SIN
の遮断周波数fc の2倍以上の周波数であるので、再生
RF信号SINに含まれる情報を失うことなく、再生R
F信号SINをADC32において、アナログ/ディジ
タル変換することが可能である。つまり、ADC32
は、図4(C)に示したように、アナログVCO38か
らの再生同期クロック信号CLKの立ち上がり点で再生
RF信号SINをディジタル信号に変換する。
(F)に示したように再生RF信号SINの変化点を検
出し、変化点の前後のディジタル再生信号の値に基づい
て図6に示した位相誤差検出処理を行い、位相誤差信号
S34をVCO制御電圧発生回路36Aに出力する。
のディジタル再生信号d(k)の値を所定のしきい値と
比較して再生データを復元し、クロック信号再生および
データ再生回路のデータ出力として出力する。
Aは、図1に示した第1実施例のハイブリッドPLL回
路30内の図2(A)、(B)に示したVCO制御電圧
発生回路36を、VCO制御電圧発生回路36Aに代え
たものである。換言すれば、VCO制御電圧発生回路3
6として、図2(A)、(B)に示したものを、図8に
示した回路構成に代えたものが第2実施例のハイブリッ
ドPLL回路30Aである。第2実施例のVCO制御電
圧発生回路36Aは、ディジタル位相誤差信号S34を
積分するディジタル積分回路361、第1のディジタル
/アナログ変換回路(DAC)362、第1の平滑フィ
ルタ回路363、第1の係数乗算増幅回路364からな
る第1の回路36A1とを有する。またVCO制御電圧
発生回路36Aは、第2のDAC365、第2の平滑フ
ィルタ回路、第2の係数乗算増幅回路367からなる第
2の回路36A2を有する。さらにVCO制御電圧発生
回路36Aは加算回路368を有する。VCO制御電圧
発生回路36Aの回路の概略動作を述べる。第1の回路
36A1は、位相誤差信号S34を積分回路361で積
分して、その積分結果を第1の係数乗算増幅回路364
において第1の係数αを乗じる。第2の回路36A2は
位相誤差信号S34の瞬時値に対して、第2の係数乗算
増幅回路367において第2の係数=βを乗じる。つま
り、第1の回路36A1は、位相誤差信号S34をある
期間にわたって積分して平均的な位相誤差を算出し、そ
の平均位相誤差に第1の係数αを乗じる。第2の回路3
6A2は位相誤差信号S34の瞬時値に第2の係数=β
を乗じる。加算回路368は第1の回路36A1の結果
と第2の回路36A2の結果とを加算する。その結果、
ある期間の平均位相誤差と瞬時位相誤差との両者を勘案
した位相誤差に対応したアナログ制御電圧信号S36が
加算回路368から出力される。第1のDAC362お
よび第2のDAC365はそれぞれ、位相誤差信号S3
4の平均値および位相誤差信号S34の瞬時値をアナロ
グ信号に変換する。第1の平滑フィルタ回路363およ
び第2の平滑フィルタ回路366はそれぞれ、DAC3
62、365の離散的な出力を平滑にする。第1の係数
乗算増幅回路364および第2の係数乗算増幅回路36
7は上述したように、係数乗算回路および振幅増幅回路
として機能する。
AC365の出力結果は、離散的な値になる。そこで、
第1のDAC362および第2のDAC365の出力に
それぞれ、第1の平滑フィルタ回路363および第2の
平滑フィルタ回路366を設置し、連続したアナログ出
力信号を提供する。
再生回路においては、位相誤差信号S34を積分した結
果と位相誤差信号S34の瞬時値とを組み合わせている
ので、長期間的に安定した再生同期クロック信号CLK
を再生することができる。もちろん、第1の係数αと、
第2の係数=βの値の設定の仕方により、位相同期ルー
プの制御周波数帯域、減衰特性を自由に調整することが
できる。VCO制御電圧発生回路36Aにおいて、位相
誤差信号S34の積分をディジタル積分回路361を用
いているので、ドリフトおよびオフセットの問題がな
い。つまり、安定して正確な位相誤差信号S34の積分
結果を得ることができる。
ク信号再生回路によれば、再生RF信号SINからの再
生同期クロック信号CLKの再生をハイブリッド的な信
号処理により行うことができる。従ってアナログ信号処
理回路を用いる場合に必要となるドリフト調整、オフセ
ット補正などの調整作業が不要である。その結果、安定
に再生同期クロック信号CLKを再生でき、ひいては、
レベル比較回路20Aにおけるデータの再生も安定して
行える。このクロック信号再生回路は温度変化によるド
リフトの影響を受けにくいなど、耐環境性に優れてい
る。また、全ディジタル方式のクロック信号再生回路に
比較して、回路の最高動作周波数を低く抑えることがで
き、特に、高い周波数の同期クロック信号を再生する必
要のあるクロック信号再生回路においては、低価格にな
る。
ィスク装置100の再生同期クロック信号CLKの再生
以外の用途、例えば通信回線から受信した信号からクロ
ック信号を再生する用途などにも適用できる。さらに、
このクロック信号再生回路は、ブロック化(4,22;
2,5;5)RLL符号化方式以外の符号化方式により
符号化された、光学式ディスク装置においてディジタル
データを記録したデータおよびクロック信号を再生する
用途に、あるいは、磁気記録媒体を再生する用途に用い
ること等も可能である。もちろん、上述したクロック信
号再生回路の各部分の信号波形、論理値、あるいは、周
波数等は例示である。
8に光ディスク装置100に適用するクロック信号再生
回路を示す。このクロック信号再生回路は、図2(A)
に図解したDACとアナログループフィルタ回路からな
るVCO制御電圧発生回路36’をVCO制御電圧発生
回路36Bの一部としてクロック信号再生回路に組み込
んだ回路構成である。このハイブリッドPLL回路30
Bは、ADC32、位相誤差算出手段34、VCO制御
電圧発生回路36B、および、アナログVCO38を有
する。VCO制御電圧発生回路36Bは、DAC36
5、フィルタ回路370、および、アナログ・ループフ
ィルタ回路366を有する。つまり、図8においては、
図2(A)に示したVCO制御電圧発生回路36”のD
AC365の後段に平滑フィルタ回路370を設けてD
AC365の出力電圧を平滑にした後、アナログループ
フィルタ回路366に印加している。このクロック信号
再生回路は、再生同期クロック信号CLKの周波数f
clockを再生信号の遮断周波数fc の2倍以上とする。
図8に示した第3実施例のクロック信号再生回路も、第
1実施例および第2実施例と同様の効果を奏する。
態様として、図2(B)に示した、VCO制御電圧発生
回路36”を用いることもできる。この場合、VCO制
御電圧発生回路36Bは、ディジタル・ループフィルタ
回路、平滑フィルタ370、DACの回路構成となる。
上述した第1〜第3実施例におけるPLL回路において
は、基本的に、再生RF信号SINをディジタル変換し
た信号と再生同期クロック信号CLKの位相差を検出し
て、この位相差がゼロまたは一定値になるように再生同
期クロック信号CLKの周波数又は位相を制御し、正し
い同期を得るものである。PLL回路において、求めら
れる同期クロック信号の周波数と、PLL回路が発生す
る再生同期クロック信号CLKの周波数がある範囲をこ
えて異なると、正しい同期を得られる状態への引き込み
が不可能または困難になる。そこで同期クロック再生回
路においては、何らかの周波数制御回路をPLL回路と
ともに備えているものが多い。たとえば、一般的に、再
生同期クロック信号CLKを発生している電圧制御形発
振器(VCO)の制御入力端子に三角波掃引電圧を印加
して、発振器の発振周波数を上限から下限まで掃引する
方法がとられている。
題点がある。 (1)入力デジタル信号には、本来の同期クロックの周
波数成分の他にスプリアス成分が含まれている場合が多
く、このスプリアス成分に引き込まれてしまう可能性が
ある。そして一旦スプリアス成分に引き込まれてロック
してしまうと、このスプリアス成分の強度が低下する
か、または外部から強制的にロック状態を解除するよう
な外乱を与えないかぎり、正しい同期クロックの周波数
にロックすることができなくなってしまう。 (2)周波数引き込みに要する時間が、周波数掃引時間
によって制限される。その結果、周波数引き込みに要す
る時間が長い。 本発明のクロック信号再生回路の第4実施例は、上述し
た課題を解決する。
再生回路を光学式デジタルビデオディスク再生装置に応
用した場合の構成図である。第4実施例におけるハイブ
リッドPLL回路30Cは、アナログ/ディジタル変換
回路(ADC)32、ディジタル位相誤差算出手段3
4、ディジタル・ループフィルタ366A、DAC36
5A、および、アナログ電圧制御形発振回路(アナログ
VCO)38の他に、同期引込制御回路400を有す
る。同期引込制御回路400は、周波数制御回路40
2、第2のディジタル/アナログ変換回路(DAC)4
04、および、位相同期/非同期検出回路404を有す
る。ここで、ディジタル・ループフィルタ366A、お
よび、DAC365Aは、図2(B)に図解した、ルー
プフィルタおよびDACを含むVCO制御電圧発生回路
36Cの回路構成と実質的に同じである。つまり、AD
C32、位相誤差算出手段34、ディジタル・ループフ
ィルタ366A、DAC365A、および、アナログV
CO38から構成される回路は、実質的に、第3実施例
として上述した回路と同じである。第4実施例のハイブ
リッドPLL回路30Cは、第3実施例のハイブリッド
PLL回路30Bに、同期引込制御回路400を付加し
たものである。
生信号(再生RF信号SIN)は、自己同期可能な変調
方式により変調されており、光ディスク記録媒体108
より光ピックアップを含む光学系102を用いて再生さ
れる。再生信号は、前処理回路10内の波形等化回路
(イコライザ:EQL)12、自動ゲイン調節回路(A
GC)14、および、ローパスフィルタ(LPF)16
を通って、信号前処理が行われる。LPF16のアナロ
グ出力信号が、ADC32において、アナログVCO3
8からの再生同期クロック信号CLKに基づいてサンプ
リングされる。サンプリングされたディジタル信号S3
2が位相誤差算出手段34に印加されて、位相誤差算出
手段34において、図3および図4を参照して述べた、
位相誤差検出が行われる。つまり、位相誤差算出手段3
4は、再生RF信号SINのゼロクロスの直前のサンプ
リング値d(i-1)と、ゼロクロス直後のサンプリング値d
(i)の和を位相誤差として位相誤差信号S34を出力す
る。なお、位相誤差検出に際しては、立ち上がりエッジ
と立ち下がりエッジで符号を逆転する。
ックアップを含む光学系102内の光ピックアップの対
物レンズの開口数NAとレーザー光の波長によって決ま
る遮断空間周波数によって、帯域制限されたものとなっ
ている。そしてサンプリング周波数が、この帯域の上限
よりも十分に大きければ、上述したように、再生信号は
ゼロクロス付近ではほぼ直線と見做すことができる。し
たがってゼロクロスする点が、サンプリング点のちょう
ど中間にある状態を位相誤差なし(ゼロ)の状態とする
と、ゼロクロス前後のサンプリング値の和は位相誤差の
値に比例すると考えることができる。したがって、位相
誤差算出手段34は位相誤差がπ(rad)から−π(rad)
の範囲でリニアな位相比較特性を持つ。図10(A)、
(B)は、位相誤差Δφが負、ゼロ、正の場合のサンプ
リング点の例を示すグラフである。縦軸は位相誤差Δφ
に対応する電圧を示し、横軸は時間経過を示す。位相誤
差算出手段34において算出されたディジタル位相誤差
Δφは位相誤差信号S344として出力され、ディジタ
ルループフィルタ366A、および、周波数制御回路4
02に印加される。
非同期状態にあるとき、位相誤差算出手段34からの位
相誤差信号S34は、図10(A)に図解したような周
期的な変化を示す。ここで、図10(A)は、求めるべ
き同期クロック信号の周波数fck と、ハイブリッドPL
L回路30Dから発生される、つまり、アナログVCO
38が発生する再生同期クロック信号CLKの周波数 f
pll が、fck > fpllの場合に対応している。したがっ
て、不連続に変化する点DPに着目することにより、周
波数制御回路402において、図10(A)の位相誤差
Δφに対応して、図10(B)に示す階段状の信号(こ
れを周波数制御信号と呼ぶ)を生成することが出来る。
に示す。周波数制御回路402は、不連続点検出回路4
021、アップ/ダウン(U/D)カウンタ4022お
よびホールド回路4023を有する。不連続点検出回路
4021は、位相誤差算出手段34からの位相誤差信号
S34を入力して、図10(A)に図解した不連続点を
検出する。つまり、不連続点検出回路4021は、位相
誤差Δφが−π(rad) からπ(rad) へ変化する点(位相
誤差の正の不連続点)、つまりアップ側へ変化する点
(タイミング)、またはπ(rad) から−π(rad) への変
化する点(位相誤差の負の不連続点)、つまりダウン側
へ変化する点(タイミング)を検出し、位相誤差値とそ
の直前の位相誤差値との差をとり、その差がある大きさ
以上の時、位相誤差の不連続点として検出し、アップ
(正)の不連続点検出信号またはダウン(負)の不連続
点検出信号をU/Dカウンタ4022に出力する。U/
Dカウンタ4022は、アップ(正)の不連続点検出信
号が印加された場合そのカウント値を増加させ、ダウン
(負)の不連続点検出信号が印加された場合、そのカウ
ント値を減少させる。この計数値がアップ/ダウン計数
信号S402Bとして、ホールド回路4023および位
相同期/非同期検出回路406に印加される。ホールド
回路4023は、周波数同期後に周波数制御信号を固定
するためのものであり、アップ/ダウン計数信号S40
2Bを保持する。この保持結果が、保持されたアップ/
ダウン計数信号S402Aとして第2のDAC404に
印加される。なお、位相同期/非同期検出回路406
が、周波数制御回路402内のU/Dカウンタ4022
からのアップ/ダウン計数信号S402Bを入力して、
位相同期がとれているか否かを検出し、位相同期がとれ
ている状態から外れたとき、つまり、位相同期オン状態
からオフ状態に移ったときオフレベルの信号S406を
出力して、U/Dカウンタ4022をクリアし、ホール
ド回路4023の保持も解除する。他方、位相同期/非
同期検出回路406が、位相同期が外れている状態から
同期がとれたと判断したとき、オンレベルの信号S40
6を出力して、U/Dカウンタ4022からのアップ/
ダウン計数信号S402Bをホールド回路4023に保
持させる。
光ディスク記録媒体108から光ピックアップを含む光
学系102が再生信号の読みだしを開始すると、まず、
位相同期/非同期検出回路406は「周波数引き込みモ
ード」となる。この周波数引き込みモードでは、位相同
期/非同期検出回路406からのオフレベルの信号S4
06により、ループフィルタ366Aの出力は0に固定
される。そして、位相同期/非同期検出回路406は、
信号S402Bを監視して周波数制御回路402内のU
/Dカウンタ4022のカウンタ出力の変化が設定範囲
内となったところで周波数引き込みが終了したと判断す
る。周波数引き込みが終了すると、位相同期/非同期検
出回路406から出力されるオンレベルの信号S406
によって、周波数制御回路402内のホールド回路40
23にU/Dカウンタ4022の計数値を保持し、ルー
プフィルタ366Aの出力を自由にすることにより、
「位相引き込みモード」となる。位相引き込みモードで
は、求めるべき同期クロック信号の周波数と再生同期ク
ロック信号CLKの周波数が上述したように既にほぼ一
致しているために、速やかに正しい位相同期状態とな
る。位相引き込み状態にあるときにも、周波数制御回路
402内のカウンタ4022は計数を続けており、カウ
ンタ値が設定範囲外となったときに、位相同期/非同期
検出回路406は位相同期がはずれたと判断する。位相
同期/非同期検出回路406において、位相同期の外れ
が検出されると、位相同期/非同期検出回路406から
出力されるオフレベルの信号S406によってホールド
回路4023をリセットして周波数制御信号のホールド
状態を解除し、再び周波数引き込みモードとなる。
波数制御回路402、DAC404、加算回路408の
経路で周波数引き込みを行う。周波数引き込みが終了し
た場合、ループフィルタ366AおよびDAC365の
経路の信号に加えて、周波数制御回路402、DAC4
04の経路の信号を用いて位相同期を行う。
と再生同期クロック信号CLKとの位相差の変化に着目
して、周波数引き込み制御を行なうことにより、以下の
ような効果が得られる。 (1)入力再生信号に、本来の同期クロック信号の周波
数成分のほかにスプリアス成分が含まれている場合に
も、このスプリアス成分に引き込まれてしまうことがな
い。 (2)周波数引き込みに要する時間が短い。
種々の変形態様をとることができる。たとえば、 (1)位相同期/非同期検出回路406における位相同
期または/および非同期の検出を、周波数制御回路40
2からの信号S402Bではなく、直接、位相誤差信号
S34を用いて行う。 (2)位相同期時に、周波数制御回路402内のホール
ド回路4023において周波数制御信号の出力をホール
ドしない。 (3)位相同期または/および非同期の検出を、周波数
制御回路402内のカウンタ4022が、一定時間内で
計数する値により行なう。
る。図12は、上記(2)に関連した回路構成であり、
図11に図解した不連続点検出回路4021、カウンタ
4022およびホールド回路4023からなる周波数制
御回路402からホールド回路4023を削除し、カウ
ンタ4022の出力信号S402Bを直接、第2のDA
C404に入力している。位相誤差信号S34を、図7
のディジタル積分回路361に相当するディジタル積分
回路410で積分し、この積分結果に係数乗算回路41
2で係数αを乗じ、位相誤差信号S34の瞬時値に係数
乗算回路414で係数βを乗じ、これらを加算回路41
6で加算する。この加算結果を、DAC418でアナロ
グ信号に変換する。DAC418の出力信号にアナログ
係数乗算回路420で係数γを乗じた結果と、DAC4
04の出力信号にアナログ係数乗算回路422で係数δ
を乗じた結果とを加算回路408で加算して制御電圧と
して、アナログVCO38に印加する。位相同期/非同
期検出回路406は、位相同期が外れたとき、ディジタ
ル積分回路410の値をリセットし、同時に、U/Dカ
ウンタ4022のカウント値をリセットする。つまり、
ディジタル積分回路410は、ホールド回路4023お
よびループフィルタ366Aのように、位相同期/非同
期検出回路406によって動作、不動作状態に制御され
る。図12の回路は、図7を図解して述べたと同様の利
点を有する上に、図9を参照して述べた利点を有する。
回路は、不連続点検出回路4021および位相同期/非
同期検出回路406を用いて、図11に示したディジタ
ル積分回路410の入力を選択するようにしたものであ
る。第1のスイッチ回路424には、位相誤差なしを示
す値0、正の位相誤差Δ、負の位相誤差−Δの値が入力
されている。不連続点検出回路4021の検出信号によ
って、これらのいずれかが選択される。一方、第2のス
イッチ回路426には、位相誤差信号S34または第1
のスイッチ回路424の選択出力が印加されている。位
相同期/非同期検出回路406が非同期と判断した場
合、第2のスイッチ回路426の接点Bが付勢され、第
1のスイッチ回路424の選択出力がディジタル積分回
路410に入力される。位相同期/非同期検出回路40
6が同期と判断した場合、第2のスイッチ回路426の
接点Aが付勢され、位相誤差信号S34がディジタル積
分回路410に入力される。つまり、非同期の場合、第
1のスイッチ回路424の選択出力を用いて、同期引き
込みを迅速に行い、同期引き込みが修了したら、位相誤
差信号S34のみを用いてアナログVCO38を動作さ
せる。
よび図15を参照して述べる。第5実施例のクロック信
号再生回路は、再生RF信号の周波数帯域の上限が再生
すべきディジタルデータのチャネルクロック信号の周波
数の1/(2n)(ただし、nは2以上の整数である)
以下に制限されている場合、再生RF信号SINのサン
プリング結果を補間することにより、ハイブリッドPL
L回路における動作周波数を低下させることを意図して
いる。図14はクロック信号再生回路の回路構成図であ
る。図15(A)、(B)はクロック信号再生回路の動
作を示すグラフである。クロック信号再生回路は、前処
理回路10、および、ハイブリッドPLL回路40を有
する。前処理回路10は、図1に図解したと同様、再生
RF信号SINを前処理するための回路であり、波形等
化回路(イコライザ:EQL)12、自動ゲイン調節回
路(AGC)14、ローパスフィルタ(LPF)16を
有する。ハイブリッドPLL回路40は、アナログ/デ
ィジタル変換回路(ADC)42、補間回路44、位相
誤差算出手段46、ループフィルタおよびDACを含む
VCO制御電圧発生回路48、アナログ電圧制御形発振
回路(VCO)50を有する。また、上記クロック信号
再生回路にデータ識別回路22を付加して、クロック再
生およびデータ再生回路を構成することができる。
ものと同等であるから、前処理回路10の回路動作の説
明は省略する。ハイブリッドPLL回路40は、図1を
参照して述べたハイブリッドPLL回路30と対比する
と、ADC42と位相誤差算出手段46との間に、補間
回路44が設けられている点を除いて、ハイブリッドP
LL回路30に実質的に等しい。つまり、ハイブリッド
PLL回路30のADC32と、ハイブリッドPLL回
路40のADC42、位相誤差算出手段34と位相誤差
算出手段46、VCO制御電圧発生回路36とVCO制
御電圧発生回路48、アナログVCO38とアナログV
CO50とが対応している。これら対応する回路の基本
動作は、上述したものと同様である。VCO制御電圧発
生回路48は、図2(A)または図2(B)に示したV
CO制御電圧発生回路、図7に示したVCO制御電圧発
生回路36A、図8に示したVCO制御電圧発生回路3
6Bのいずれの回路構成にすることができる。ハイブリ
ッドPLL回路30においては、再生同期クロック信号
CLKの周波数fclock は再生ディジタルデータのチャ
ネルクロックの周波数と等しい必要があるが、ハイブリ
ッドPLL回路40においては、補間回路44を設けて
信号を補間しているため、再生同期クロック信号CLK
の周波数fclock を遮断周波数fc の2n倍以上であれ
ば再生ディジタルデータのチャネルクロックの周波数の
1/2n(nは2以上の整数である)に低く抑えること
ができ、ADC42、位相誤差算出手段46、VCO制
御電圧発生回路48、アナログVCO50の動作周波数
が低くてもよいという利点がある。つまり、ADC4
2、位相誤差算出手段46、VCO制御電圧発生回路4
8およびアナログVCO50が低速で動作可能、換言す
れば、比較的低価格の回路構成にすることができるとい
う利点がある。
補間動作を図15(A)、(B)を参照して述べる。ア
ナログVCO50からの再生同期クロック信号CLKの
周波数fCLOCK が、再生すべきディジタルデータのチャ
ネルクロック周波数の1/n(ただし、nは2以上の整
数である)である場合、再生すべきディジタルデータを
(n−1)個おきにしたサンプリングできないことにな
り、データが欠落する。しかし、再生信号S40の遮断
周波数fC が再生すべきディジタルデータのチャネルク
ロック周波数の1/(2n)以下である場合には、この
データの欠落を補間することができる。換言すれば、ア
ナログVCO50から再生同期クロック信号CLKの周
波数fclock と再生信号S40の遮断周波数fc との間
でサンプリング定理が満たされている限り、欠落したデ
ータを補間により再現することができる。簡単のため、
以下、n=2の場合について例示する。図15(A)
は、n=2の場合のADC42におけるサンプリング動
作を示すグラフであり、図15(B)は、n=2の場合
の補間回路44における補間前のディジタル再生信号、
つまり、ADC42の出力信号f(k)の信号成分の周
波数分布を示す図である。図15(A)に示すように、
ADC42はアナログVCO50からの再生クロック信
号CLKの立ち上がり点で前処理回路10からのPLL
回路入力信号(再生信号)S40をサンプリングする。
このサンプリング結果をf(k)で表す。補間前のディ
ジタル再生信号f(k)の中間点のディジタル再生信号
の値を0と仮定した場合の信号成分の周波数分布は図1
5(B)a,b,cに示す分布となる。一方、再生信号
S40を再生同期クロック信号CLKの周波数fclock
の2倍の周波数fsample1 でサンプリングした場合の信
号成分の周波数分布は図15(B)a,cに示す分布と
なる。ただし、図15(B)cの信号成分は本来不要の
ものである。そこで、補間信号e(k)の値を0として
おき、ディジタル信号処理により図15(B)dに示す
周波数特性で、周波数fh 以下の信号成分、すなわち図
15(B)aの信号成分のみを取り出して補間前のディ
ジタル再生信号f(k)の中間の信号を取り出せば、図
15(A)の白点に示す補間信号e(k)を得ることが
できる。補間回路44は、以上の動作により補間信号e
(k)を生成し、補間前のディジタル再生信号f(k)
と合わせてハイブリッドPLL回路30におけるADC
32の出力結果であるディジタル再生信号d(k)に相
当する信号を生成している。つまり、ADC42の出力
結果である補間前のディジタル再生信号f(k)は、補
間回路44により補間され、補間回路44からは、補間
前のディジタル再生信号f(k)と補間信号e(k)と
が出力される。
の(実際のサンプリング信号)ディジタル信号f
(k)、補間信号e(k)、次の補間前のディジタル信
号f(k+1)、補間信号e(k+1)が、第1実施例
のディジタル信号d(k)と同様に連続して入力される
として、図5(A)〜(F)および図6を参照して述べ
た位相誤差算出手段34と同様に位相誤差を検出する。
VCO制御電圧発生回路48は位相誤差に基づいてアナ
ログVCO50のための制御電圧を発生する。VCO制
御電圧発生回路48の回路構成としては、図7に図解し
たVCO制御電圧発生回路36A、図2(A)、(B)
に図解したVCO制御電圧発生回路36B、36C、図
9、図11〜図13に図解した回路構成など適宜の回路
構成をとることができる。アナログVCO50は、VC
O制御電圧発生回路48からの制御電圧に基づいて、上
述した第1〜第3実施例の再生同期クロック信号CLK
より2倍低い周波数の再生同期クロック信号CLKを出
力して、ADC42にサンプリングクロック信号CLK
とした印加する。以上、第5実施例においては、低い動
作周波数のハイブリッドPLL回路40で第1〜第3実
施例と同等の結果を得ることができる。
果、つまり、補間前のディジタル信号と補間信号とか
ら、もとのデータを再生する。データ識別回路22はた
とえば、レベル比較回路を有し、補間前のディジタル信
号と補間信号とをしきい値で比較して、1または0の2
値のディジタルデータを再生データとして出力する。
ハイブリッドPLL回路40を用いたことによる回路構
成上の上述したと同様の利点に加えて、補間回路44を
用いたことによる利点、つまり、低い周波数で動作させ
てより低価格のクロック信号再生回路を構成できるとい
う利点を有する。なお、図14に示したクロック信号再
生回路について、第4実施例として述べた、同期引込制
御回路400を適用することができる。
回路のより具体的な回路構成を第6実施例として述べ
る。第6実施例は上述した実施例と同様、光ディスク装
置100への適用を考慮したものである。光ディスク装
置100は、上述したものと同様、光ピックアップを含
む光学系102、光ディスク制御装置104、モータ1
06および光ディスク記録媒体108を有する。これら
については、上述した内容と同じであるから、その動作
説明を省略する。前処理回路10は、波形等化回路(イ
コライザ:EQL)12、自動ゲイン調節回路(AG
C)14、ローパスフィルタ(LPF)16を有する。
この前処理回路10も上述したものと同様である。ハイ
ブリッドPLL回路40Aは、ADC42、補間フィル
タ回路44A、位相誤差算出手段46、VCO制御電圧
発生回路48A、および、アナログVCO50を有す
る。データ識別回路22が第1のレベル比較回路22A
と第2のレベル比較回路22Bを有する。
ルタ回路44Aとして、実現されているが、その動作原
理は、図14を参照して述べたものと同じである。つま
り、補間前のディジタル再生信号f(k)は、補間フィ
ルタ回路44Aにより補間され補間後のディジタル再生
信号f(k),e(k)となる。つまり、補間フィルタ
回路44Aを用いることにより、再生同期クロック信号
CLKの周波数を再生すべきディジタルデータのチャネ
ルクロックの周波数の1/2nに低く抑えることができ
る。このように、第6実施例のクロック信号再生回路
は、第1実施例などのクロック信号再生回路よりもクロ
ック周波数が低い光ディスク装置100などの装置に好
適に用いることができる。
タルループフィルタ回路482、ディジタル/アナログ
変換回路(DAC)484、および、アナログ平滑フィ
ルタ回路486で構成されている。ディジタルループフ
ィルタ回路482は、位相誤差算出手段46からの位相
誤差信号S46からアナログVCO50を制御する電圧
信号に相当する信号を抽出する回路である。DAC48
4は抽出した信号をアナログ信号に変換する。平滑フィ
ルタ回路486は、DAC484の離散的な信号を平滑
な信号にする。したがって、アナログVCO50には連
続した信号が印加され、連続的に変化しうる再生同期ク
ロック信号CLKが再生される。
ィジタル信号をしきい値と比較して2値の再生データを
出力する。第2のレベル比較回路22Bは補間信号をし
きい値と比較して2値の再生データを出力する。図16
に図解した回路においても、ハイブリッドPLL回路4
0を構成する利点に加えて、補間フィルタ回路44Aを
設けた利点が得られる。またこの実施例に、第4実施例
として述べた同期引込制御回路400を適用することが
できる。
しては、上述した回路構成に限定されずに、種々の変形
態様をとることができる。また、本発明のクロック信号
再生回路を実施するに際しては、上述し実施例を適宜組
み合わせることができる。たとえば、図1に図解したク
ロック信号再生回路に、図9を参照して述べた第4実施
例の同期引込制御回路400を付加することができる。
再生回路によれば、再生信号からの再生クロックの生成
をディジタル回路とアナログ回路とを組み合わせたハイ
ブリッドPLL回路を用いることにより、温度変化に起
因するドリフトの影響を受けず、オフセット補正の煩わ
しさから解放され、安定な動作を維持させることができ
る。
ては、全ディジタル方式のクロック信号再生回路に比較
して、回路の最高動作周波数を低く抑えることができ
る。特に、高い周波数の同期クロック信号を再生する必
要がある回路に適用する場合には、本発明のクロック信
号再生回路は低価格で製造できる。
期引込制御回路を用いることにより、周波数の引き込み
動作、および位相同期の迅速化を図ることができる。
補間回路を用いることにより、サンプリング周波数を低
減させることができる。その結果、動作周波数の低い部
品を使用することが可能となり、一層、クロック信号再
生回路の低価格化を図ることができる。
施例としての回路構成図である。
生回路内のVCO制御電圧発生回路の回路構成図であ
る。
路構成図である。
L回路のアナログVCOにより生成された再生同期クロ
ック信号CLKの波形図であり、図4(B)はブロック
化(4,22;2,5;5)RLL符号化方式でディス
クが記録されている光ディスク記録媒体におけるピット
の位置を示すグラフであり、図4(C)は、再生RF信
号SINとアナログVCOからの再生同期クロック信号
CLKによるサンプリング点(サンプリング・タイミン
グ)を示す。
示した再生RF信号SINの変化点付近の拡大波形とそ
のサンプリング点を示す図であり、図5(A)〜(C)
は再生RF信号SINの立ち上がり点付近の拡大波形と
そのサンプリング点を示すグラフであり、図5(D)〜
(F)は再生RF信号SINの立ち下がり点付近の拡大
波形とそのサンプリング点を示すグラフである。
差検出処理を示すフローチャートである。
施例としての光ディスク装置に適用したクロック信号再
生回路の構成図である。
施例として、図2(A)に示したVCO制御電圧発生回
路を用いたクロック再生回路を光ディスク装置に適用し
たクロック信号再生回路の構成図である。
施例として、同期引込制御回路を設けたクロック信号再
生回路を光ディスク装置に適用したクロック信号再生回
路の構成図である。
ク信号再生回路における同期引込制御回路の動作を図解
するグラフである。
の周波数制御回路の回路構成図である。
信号再生回路の第1の変形態様を示す回路構成図であ
る。
信号再生回路の第2の変形態様を示す回路構成図であ
る。
5実施例として、補間回路を設けたクロック信号再生回
路の構成図である。
ック信号再生回路における補間回路の補間動作を示すグ
ラフである。
6実施例として補間回路を設けたクロック信号再生回路
を光ディスク装置に適用したクロック信号再生回路の構
成図である。
ロック信号再生回路の回路構成図である。
Claims (14)
- 【請求項1】チャネルコーディングされている入力RF
信号の周波数帯域の上限が再生すべきディジタルデータ
のチャネルクロックの周波数の1/2以下に制限されて
いる場合に、前記入力RF信号から前記クロック信号を
再生するクロック信号再生回路であって、 前記入力RFアナログ信号をディジタル信号に変換する
アナログ/ディジタル変換回路と、 該アナログ/ディジタル変換回路において変換されたデ
ィジタル信号の位相誤差をディジタル的に算出するディ
ジタル位相誤差算出手段と、 ループフィルタ機能およびディジタル/アナログ変換手
段を含み、前記算出されたディジタル位相誤差に基づい
てアナログ制御電圧信号を出力する制御電圧発生手段
と、 該アナログ制御電圧に基づいて発振し、前記再生すべき
ディジタルデータのチャネルクロックの周波数と等しい
周波数を有する再生クロック信号を出力するアナログ電
圧制御形発振回路とを有し、 前記アナログ/ディジタル変換回路は、該アナログ電圧
制御形発振回路から出力される前記再生クロック信号を
用いて前記入力アナログ信号をディジタル変換し、 前記アナログ電圧制御形発振回路から再生クロック信号
を出力するクロック信号再生回路。 - 【請求項2】チャネルコーディングされている入力RF
信号の周波数帯域の上限が再生すべきディジタルデータ
のチャネルクロックの周波数の1/(2n)(ただし、
nは2以上の整数である)以下に制限されている場合
に、前記入力RF信号から前記クロック信号を再生する
クロック信号再生回路であって、 前記入力RFアナログ信号をディジタル信号に変換する
アナログ/ディジタル変換回路と、 該アナログ/ディジタル変換回路における前回のサンプ
リング時点のディジタル変換信号と今回のサンプリング
時点のディジタル変換信号とを用いて前回のサンプリン
グ時点と今回のサンプリング時点との間のサンプリング
時点に相当するディジタル信号を、サンプリング期間を
1/m(ただし、mは2以上でn以下の整数)にするよ
うに補間するディジタル信号補間手段と、 該補間手段からの補間ディジタル信号または補間しない
直接サンプリング・ディジタル信号の位相誤差を算出す
るディジタル位相誤差算出手段と、 ループフィルタ機能およびディジタル/アナログ変換手
段を含み、前記算出されたディジタル位相誤差に基づい
てアナログ制御電圧信号を出力する制御電圧発生手段
と、 該アナログ制御電圧に基づいて発振し、前記再生すべき
ディジタルデータのチャネルクロックの周波数の1/m
の周波数を有する再生クロック信号を出力するアナログ
電圧制御形発振回路とを有し、 前記アナログ/ディジタル変換回路は、該再生クロック
信号を用いて、前記入力アナログ信号をディジタル変換
し、 前記アナログ電圧制御形発振回路から再生クロック信号
を出力するクロック信号再生回路。 - 【請求項3】前記制御電圧発生手段内のアナログ/ディ
ジタル変換手段内に、または、アナログ/ディジタル変
換手段の後段に、ディジタル変換された結果を平滑にす
る平滑フィルタ回路を設けた、請求項1または2記載の
クロック信号再生回路。 - 【請求項4】前記制御電圧発生手段は、 前記位相誤差算出手段からのディジタル位相誤差信号を
積分するディジタル積分手段と、 該ディジタル積分結果をアナログ信号に変換する第1の
ディジタル/アナログ変換回路と、 該第1のディジタル/アナログ変換回路の変換結果に第
1の係数を乗ずる第1の係数乗算回路とを有する第1の
回路と、 前記位相誤差算出手段からのディジタル位相誤差信号を
アナログ信号に変換する第2のディジタル/アナログ変
換回路と、 該第2のディジタル/アナログ変換回路の変換結果に第
2の係数を乗ずる第2の係数乗算回路とを有する第2の
回路と、 前記第1の回路の出力と前記第2の回路の出力とを加算
して、前記アナログ電圧制御形発振回路に印加する加算
回路とを有する、請求項1〜3いずれか記載のクロック
信号再生回路。 - 【請求項5】前記制御電圧発生手段は、 前記位相誤差算出手段からのディジタル位相誤差信号を
アナログ信号に変換するディジタル/アナログ変換回路
と、 該ディジタル/アナログ変換回路の変換結果をフィルタ
リングするアナログループフィルタ回路とを有する、請
求項1〜3いずれか記載のクロック信号再生回路。 - 【請求項6】前記制御電圧発生手段は、 前記位相誤差算出手段からのディジタル位相誤差信号を
フィルタリングするディジタルループフィルタ手段と、 該フィルタリング結果をアナログ信号に変換するディジ
タル/アナログ変換回路とを有する、請求項1〜3いず
れか記載のクロック信号再生回路。 - 【請求項7】前記位相誤差算出手段からの位相誤差信号
を入力してその不連続点を検出する不連続点検出回路
と、 該検出された不連続点がアップ側のときカウント値を増
加させ、ダウン側のときカウント値を減少させるアップ
/ダウンカウンタと、 該アップ/ダウンカウンタからのカウント結果を保持す
るホールド回路とを有する周波数制御回路と、 該周波数制御回路内の前記アップ/ダウンカウンタから
のカウント結果に基づいて、位相同期がとれているか否
かを検出し、位相同期がとれていない場合前記制御電圧
発生手段内のループフィルタ、および、前記積分手段、
またはいずれか一方を不動作状態にし、位相同期がとれ
ている状態から外れた状態に移行したとき前記アップ/
ダウンカウンタのカウント値をクリアし、かつ、前記ホ
ールド回路の保持結果をリセットし、位相同期が外れて
いる状態から位相同期がとれた状態に移行したとき前記
ホールド回路に前記アップ/ダウンカウンタからのカウ
ント結果を保持させる位相同期/非同期検出回路と、 前記周波数制御回路内の前記ホールド回路の出力結果を
アナログ信号に変換する第3のディジタル/アナログ変
換回路と、 該第3のディジタル/アナログ変換回路の結果を前記制
御電圧発生回路の出力に加算し、前記電圧制御形発振回
路に印加する第2の加算回路とをさらに有する、請求項
1〜6いずれか記載のクロック信号再生回路。 - 【請求項8】前記位相誤差算出手段からの位相誤差信号
を入力してその不連続点を検出して、該検出された不連
続点がアップ側のときカウント値を増加させ、ダウン側
のときカウント値を減少させるアップ/ダウンカウンタ
と、 該アップ/ダウンカウンタからのカウント結果を保持す
るホールド回路とを有する周波数制御回路と、 該周波数制御回路内の前記アップ/ダウンカウンタから
のカウント結果に基づいて、位相同期がとれているか否
かを検出し、位相同期がとれていない場合前記制御電圧
発生手段内のループフィルタ、および、前記積分手段、
またはいずれか一方を不動作状態にし、位相同期がとれ
ている状態から外れた状態に移行したとき前記アップ/
ダウンカウンタのカウント値をクリアし、かつ、前記ホ
ールド回路の保持結果をリセットし、位相同期が外れて
いる状態から位相同期がとれた状態に移行したとき前記
ホールド回路に前記アップ/ダウンカウンタからのカウ
ント結果を保持させる位相同期/非同期検出回路と、 前記周波数制御回路内の前記ホールド回路の出力結果を
アナログ信号に変換する第3のディジタル/アナログ変
換回路と、 該第3のディジタル/アナログ変換回路の結果を前記制
御電圧発生回路の出力に加算し、前記電圧制御形発振回
路に印加する第2の加算回路とをさらに有する、請求項
1〜6いずれか記載のクロック信号再生回路。 - 【請求項9】前記制御電圧発生手段は、 前記位相誤差算出手段からの位相誤差信号を入力してそ
の不連続点を検出する不連続点検出回路と、 該不連続点検出に応じて、正の所定値と負の所定値とゼ
ロの値を選択的に切り換えて出力する第1のスイッチ回
路と、 前記位相誤差算出手段からの位相誤差信号と、前記第1
のスイッチ回路の選択出力とを選択して出力する第2の
スイッチ回路と、 前記不連続点検出回路で検出した不連続点に基づいて、
位相同期がとれているか否かを検出し、位相同期がとれ
ていない場合前記第2のスイッチ回路から前記第1のス
イッチ回路の選択出力を出力させ、位相同期がとれてい
る場合前記第2のスイッチ回路から前記位相誤差信号を
出力させる位相同期/非同期検出回路と、 前記第2のスイッチ回路の出力を積分するディジタル積
分手段と、 該ディジタル積分結果に第1の係数を乗ずる第1の係数
乗算手段と、 前記位相誤差算出手段からの位相誤差信号に第2の係数
を乗ずる第2の係数乗算手段と、 前記第1の係数乗算手段の出力と前記第2の係数乗算手
段の出力とを加算する加算手段と、 該加算手段で加算した結果をアナログ信号に変換して前
記電圧制御形発振手段に印加するディジタル/アナログ
変換手段とを有する請求項1〜3いずれか記載のクロッ
ク信号再生回路。 - 【請求項10】チャネルコーディングされている入力信
号と、該チャネルコーディングに用いたチャネルクロッ
ク信号と同等の再生クロック信号の位相差を、ある一定
の範囲内で表されるような周期関数として検出する位相
比較手段を有するPLL回路と、 実際の位相差が上記の範囲の上限を越えて変化したこと
を検出する位相差上限検出手段と、 実際の位相差が上記の範囲の下限を越えて変化したこと
を検出する位相差下限検出手段と、 前記位相差上限検出手段および前記位相差下限検出手段
の検出結果に応じて、前記PLL回路内の再生クロック
信号を発生する前記電圧制御形発振回路の出力周波数を
変化させる周波数引き込み制御手段とを有することを特
徴とするクロック信号再生回路。 - 【請求項11】上記位相比較手段の位相比較特性が、上
記範囲の上限を越える部分と下限を越える部分で不連続
となっている場合に、前記位相差上限検出手段および前
記位相差下限検出手段が、前記位相比較手段の検出結果
から上記不連続点を検出することを特徴とする、 請求項10記載のクロック信号再生回路。 - 【請求項12】前記位相差上限検出手段および前記位相
差下限検出手段の検出結果を用いて、位相同期または位
相同期外れを検出する位相同期/非同期検出手段を有す
る請求項10記載のクロック信号再生回路。 - 【請求項13】チャネルコーディングしたデータを記録
している光学式ディスク記録媒体から読み出したチャネ
ルクロック成分、および、記録データを含む信号を読み
出す信号読みだし手段と、 前記クロック信号再生回路と、 データ識別手段とを有し、 前記信号読みだし手段で読み出した信号を前記クロック
信号再生回路に印加し、 該識別手段において、前記クロック信号再生回路内のア
ナログ/ディジタル変換回路から出力されるディジタル
信号を識別して、前記光学式ディスク記録媒体に記録さ
れた信号を再生する請求項1〜12いずれか記載の光学
式ディスク装置のクロック信号再生およびデータ再生回
路。 - 【請求項14】前記信号読みだし手段は、 前記読み出した信号を波形等化する波形等化回路と、 該波形等化した信号を利得調整する自動ゲイン調節回路
と、 該利得調整した信号のうち所定の周波数成分を通過させ
るローパスフィルタとを有する、請求項13記載のクロ
ック信号再生およびデータ再生回路。
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0840317A2 (en) * | 1996-10-29 | 1998-05-06 | Sony Corporation | Digital signal reproduction |
US6577167B1 (en) | 1999-11-05 | 2003-06-10 | Nec Corporation | Clock signal producing circuit immediately producing clock signal synchronized with input signal |
US6636080B2 (en) | 2000-10-31 | 2003-10-21 | Nec Electronics Corporation | Apparatus for detecting edges of input signal to execute signal processing on the basis of edge timings |
JP2009284461A (ja) * | 2008-04-25 | 2009-12-03 | Fujitsu General Ltd | シンボル同期方法及びデジタル復調装置 |
JP2011509047A (ja) * | 2008-01-04 | 2011-03-17 | クゥアルコム・インコーポレイテッド | 自己訂正する位相デジタル伝達関数を有する位相ロックループ |
US8363751B2 (en) | 2009-04-09 | 2013-01-29 | Seiko Epson Corporation | Communication method and communication system |
CN111541445A (zh) * | 2015-01-28 | 2020-08-14 | 华为技术有限公司 | 子采样锁相环 |
-
1994
- 1994-12-15 JP JP31219094A patent/JP3458494B2/ja not_active Expired - Fee Related
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0840317A2 (en) * | 1996-10-29 | 1998-05-06 | Sony Corporation | Digital signal reproduction |
EP0840317A3 (en) * | 1996-10-29 | 1999-04-21 | Sony Corporation | Digital signal reproduction |
US6052350A (en) * | 1996-10-29 | 2000-04-18 | Sony Corporation | Digital signal reproduction circuit and digital signal reproduction method |
US6577167B1 (en) | 1999-11-05 | 2003-06-10 | Nec Corporation | Clock signal producing circuit immediately producing clock signal synchronized with input signal |
US6636080B2 (en) | 2000-10-31 | 2003-10-21 | Nec Electronics Corporation | Apparatus for detecting edges of input signal to execute signal processing on the basis of edge timings |
JP2011509047A (ja) * | 2008-01-04 | 2011-03-17 | クゥアルコム・インコーポレイテッド | 自己訂正する位相デジタル伝達関数を有する位相ロックループ |
JP2009284461A (ja) * | 2008-04-25 | 2009-12-03 | Fujitsu General Ltd | シンボル同期方法及びデジタル復調装置 |
US8363751B2 (en) | 2009-04-09 | 2013-01-29 | Seiko Epson Corporation | Communication method and communication system |
CN111541445A (zh) * | 2015-01-28 | 2020-08-14 | 华为技术有限公司 | 子采样锁相环 |
CN111541445B (zh) * | 2015-01-28 | 2023-11-17 | 华为技术有限公司 | 子采样锁相环 |
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