JP4098578B2 - ウェーハレベル積層チップパッケージ及びその製造方法 - Google Patents
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- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05171—Chromium [Cr] as principal constituent
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- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
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- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05655—Nickel [Ni] as principal constituent
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- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
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- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
- H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
- H01L2224/16147—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area disposed in a recess of the surface
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- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0652—Bump or bump-like direct electrical connections from substrate to substrate
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- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
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- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
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- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
- H01L2225/06586—Housing with external bump or bump-like connectors
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
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- H01L2924/01022—Titanium [Ti]
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- H01L2924/01024—Chromium [Cr]
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- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
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Description
【発明の属する技術分野】
本発明は、半導体パッケージ及びその製造方法に関し、より詳細には、再配置を用いて、ウェーハレベルで製造された半導体素子を再配線基板に積層し、ウェーハ製造工程を用いて製造されるウェーハレベル積層チップパッケージ及びその製造方法に関する。
【0002】
【従来の技術】
近年、電子産業分野では、電子機器の小型化が進行している。このような小型化は、半導体パッケージング技術に多くの影響を与えている。特に、再配置(redistribution、または再配線(rerouting)ともいう)技術を用いてウェーハ状態でチップサイズパッケージを具現しようとする技術が最近の傾向である。
【0003】
このようなウェーハレベルチップサイズパッケージ(wafer levelchip scale package;WLCSP)とも呼ばれるパッケージの類型は、フリップチップ(flip chip)の一種で、チップに形成されたアルミニウムパッドから他の位置のより大きいパッドに配線を誘導する再配置技術を使用している。再配置されたパッドには、はんだボール(solderball)のような外部接続用端子が形成され、一連のパッケージ製造工程がウェーハ状態で一括的に行われる。
【0004】
よく知られているように、半導体ウェーハは、シリコンのような半導体基板に形成された数十個または数百個の集積回路チップを含んでいる。図1は、ウェーハ10を概約的に示し、図2は、図1に図示したウェーハの一部(A部分)を拡大して示している。図1及び図2に示されているように、各集積回路チップ20は、切断領域14によって互いに区分され、電気信号の入出力端子の役割をするチップパッド22が各チップ20毎に形成されている。チップパッド22を除いたチップ表面は、窒化膜のような保護膜24で覆われている。
【0005】
図3に示すように、ウェーハ10の状態で製造されたチップサイズパッケージ30は、平面配置を有する。図3に示した外部接続端子36は、図2に示したチップパッド22と位置が異なることが分かる。前述したように、再配線により、外部接続端子36が形成されるパッドの位置を再配置するからである。ウェーハ状態でパッケージ製造が完了した後、切断領域14に沿ってウェーハ10を切断すれば、チップサイズパッケージ30の完成品が得られる。
【0006】
従来の再配置によるウェーハレベルのチップサイズパッケージ30の垂直構造が図4に示されている。図4は、理解を助けるために、1つのチップパッド22と1つの外部接続端子36との連結構造を中心にパッケージの一部を示すものであり、パッケージ全体の断面構造を示すものではない。これは、本発明の実施例に対する参照図面の場合にも同様である。
【0007】
図4に示したように、半導体基板12上部には、チップパッド22と保護膜24が形成されている。保護膜24上には、応力緩衝と電気絶縁のための重合体層31が形成され、金属下地層32がチップパッド22と重合体層31上に蒸着される。金属下地層32上には、再配線層33が形成され、再配線層33上にさらに第2の重合体層34が形成される。再配線層33上部の重合体層34は、再配線層33を外部から保護するためのものである。重合体層34の一部を除去して外部に露出させた再配線層33には、金属下地層35と外部接続端子36が形成される。
このような構造を有するウェーハレベルチップサイズパッケージは、重合体層の厚みが小さく、電気的特性が脆弱であり、チップパッド数の増加とチップ間領域の減少とに起因して、ファンアウト(fan−out)を具現することが容易でない。
【0008】
チップサイズパッケージは、一方の面に外部接続端子が形成されているので、3次元に積層することはできるが、上下のチップサイズパッケージ間を電気的に連結することが容易でない。すなわち、外部接続端子が形成された面の反対側のチップサイズパッケージ(第1パッケージ)の背面に、新しいチップサイズパッケージ(第2パッケージ)の外部接続端子が形成された面を積層しなければならないが、第1パッケージと第2パッケージの外部接続端子を互いに連結することは容易でない。
【0009】
そして、ウェーハを積層してウェーハレベルの積層チップパッケージを具現する場合、各層をなすウェーハの収率に起因して、積層チップパッケージの収率が低下するという問題点を有している。すなわち、積層されるチップのうち少なくとも1つが不良ならば、積層チップパッケージ全体が不良として処理されるので、積層チップパッケージの収率が低下してしまう。
【0010】
【発明が解決しようとする課題】
本発明の第1目的は、ウェーハレベルで製造された半導体素子を3次元に積層したウェーハレベル積層チップパッケージ及びその製造方法を提供することにある。
本発明の第2目的は、積層チップパッケージの歩留まりを向上させることができるウェーハレベル積層チップパッケージの製造方法を提供することにある。
本発明の第3目的は、重合体層の厚みが薄いことにより生ずる電気的特性の劣化を解消できるウェーハレベル積層チップパッケージ及びその製造方法を提供することにある。
本発明の第4目的は、ファンインとともにファンアウトを具現できるウェーハレベル積層チップパッケージ及びその製造方法を提供することにある。
【0011】
【課題を解決するための手段】
前記目的を達成するために、本発明に係るウェーハレベル積層チップパッケージは、(A)再配線基板、(B)下部半導体素子、(C)上部半導体素子、(D)充填層、(E)金属カバー及び(F)外部接続端子を備える。
(A)再配線基板は、第1絶縁層、第1絶縁層上に所定のパターンに形成された配線層、前記第1絶縁層及び配線層上に形成された第2絶縁層、ならびに前記第2絶縁層の間に露出し前記配線層と連結された基板パッドを有する。
【0012】
(B)下部半導体素子は、再配線基板上に3次元に積層された少なくとも一つの下部半導体素子であって、第1半導体基板、前記第1半導体基板に形成された第1保護膜の間に露出する複数の第1チップパッド、第1保護膜上に所定のパターンに形成され前記第1チップパッドと電気的に連結される第1再配線層、前記第1保護膜及び第1再配線層上に形成され、前記基板パッドに対応して前記第1再配線層の一部が露出するように第1接続孔が形成されている重合体層、前記第1接続孔に露出した前記第1再配線層に形成されて電気的に連結されている第1内部接続端子、ならびに前記第1接続孔に露出した第1再配線層上の前記第1半導体基板を貫通して形成された孔に充填されている導電性充填物を有する。
【0013】
(C)上部半導体素子は、前記再配線基板に積層された最上部の前記下部半導体素子の導電性充填物上にフリップチップボンディングされ再配線された上部半導体素子であって、第2半導体基板、前記第2半導体基板に形成された第2保護膜の間に露出する複数の第2チップパッド、第2保護膜上に所定のパターンに形成され前記第2チップパッドと電気的に連結される第2再配線層、前記第2保護膜及び第2再配線層上に形成され、前記導電性充填物に対応して前記第2再配線層の一部が露出するように第2接続孔が形成されている重合体層、ならびに前記第2接続孔に露出した前記第2再配線層に接合され前記導電性充填物にフリップチップボンディングされる第2内部接続端子を有する。
【0014】
(D)充填層は、前記再配線基板上に積層された下部及び上部半導体素子間に充填され、内部接続端子を保護する。
(E)金属カバーは、前記再配線基板の第1絶縁層が形成された面を除いて前記下部半導体素子、前記上部半導体素子及び前記再配線基板を覆う。
(F)外部接続端子は、前記再配線基板の第1絶縁層間に露出した前記配線層に形成されて電気的に連結される。
【0015】
前記下部半導体素子のうち前記再配線基板上の前記下部半導体素子は、前記第1内部接続端子が前記再配線基板の基板パッドにフリップチップボンディングされる。前記下部半導体素子は、相対的に下に配置される下部半導体素子の導電性充填物上に相対的に上に配置される下部半導体素子の第1内部接続端子がフリップチップボンディングされ、3次元に積層される。
【0016】
また、本発明に係るウェーハレベル積層チップパッケージの製造方法は、以下の(a)から(n)の段階を含む。
(a)チップパッドが再配置される再配線層に接続された内部接続端子を有する第1半導体素子及び第2半導体素子を準備する。
(b)前記第1半導体素子及び前記第2半導体素子が3次元に積層される素子実装領域と前記素子実装領域を区分する基板切断領域とを有する再配線原板、前記素子実装領域の上部面に形成され複数のパッド孔が形成された第1絶縁層、前記パッド孔に充填され第1絶縁層上に所定のパターンに形成された配線層、前記第1絶縁層及び配線層上に形成された第2絶縁層、ならびに前記第2絶縁層の間に露出し前記配線層と連結される基板パッドを備える再配線基板を準備する。
【0017】
(c)前記再配線基板の前記基板切断領域に沿って所定の高さに第1金属壁を形成する。
(d)前記第1金属壁の間の前記素子実装領域に形成された基板パッドに前記第1半導体素子の第1内部接続端子をフリップチップボンディングする。
(e)前記第1半導体素子及び前記再配線基板の間のフリップチップボンディング部分を保護するために、液状の成形樹脂を充填して第1充填層を形成する。
(f)前記第1金属壁の上部面が露出するように、前記第1半導体素子の裏面、ならびに前記第1充填層を研磨する。
(g)再配線層上に孔を形成し、前記孔に導電性充填物を充填する。
【0018】
(h)第1金属壁上に前記第1金属壁の厚みに対応するように第2金属壁を形成する。
(i)前記第2半導体素子の第2内部接続端子を導電性充填物上にフリップチップボンディングする。
(j)前記第1半導体素子及び前記第2半導体素子の間のフリップチップボンディング部分を保護するために、液状の成形樹脂を充填して第2充填層を形成する。
(k)前記第2金属壁の上部面が露出するように、前記第2半導体素子の裏面、ならびに前記第2充填層を研磨する。
(l)前記再配線基板の基板切断領域に沿って前記第2金属壁から所定の深さの前記再配線原板まで切断する。
(m)前記再配線原板をエッチングして個別素子に分離する。
(n)前記個別素子の配線基板のパッド孔に充填された前記配線層に外部接続端子を形成する。
【0019】
【発明の実施の形態】
以下、添付の図面を参照して本発明の実施例を詳細に説明する。
図5から図27は、本発明の第1実施例に係るウェーハレベル積層チップパッケージ及びその製造方法を示す図であり、図5から図9は、再配線基板を製造する段階を示す図である。図10から図12は、再配線された半導体チップを製造する段階を示す断面図である。そして、図13から図27は、再配線基板と再配線された半導体チップとを用いた積層チップパッケージを製造する段階を示す断面図である。図5から図27を参照して、本発明の第1実施例に係る製造方法について説明する。一方、図面において、同じ参照符号は同じ構成要素を示す。
【0020】
第1実施例の製造工程は、再配線基板を製造する段階と、再配線された半導体素子を製造する段階と、製造された再配線基板に複数個の半導体素子を3次元に積層する段階とに大別される。
まず、再配線基板を製造する段階は、図5に示すように、再配線原板41を準備する段階から出発する。再配線原板41は、半導体ウェーハ製造に用いられるシリコン原板であり、半導体素子が3次元に積層される素子実装領域42と、素子実装領域42を区分する基板切断領域43とを含み、別の半導体製造工程が実施される前の状態で提供される。再配線原板41を製造する時、既存の半導体素子製造装置を使用するために、半導体ウェーハと同じ直径、例えば、6インチまたは8インチの直径を有し、約675μmから725μmの厚みのシリコン原板を使用することが望ましい。
【0021】
再配線原板41の素子実装領域42は、外部接続端子のファンイン(fan−in)、ファンアウト(fan−out)の有無に応じてサイズが決定され、素子実装領域42を区分する基板切断領域43は、写真工程で再配線原板41上に表示する。
【0022】
次の段階では、図6に示すように、再配線原板41の上部面に金属下地層(under barrier metal;UBM)44を形成する。金属下地層44は、よく知られているように、接着、拡散防止、メッキベースなどの機能を有し、無電解メッキ法、スパッタリング(sputtering)、蒸着(evaporation)または電気メッキ法で形成される。銅(Cu)、ニッケル(Ni)のような金属層の組合わせで金属下地層44を形成することができ、必要に応じてその他の金属の多様な組合わせをが使うことができる。例えば、金属下地層44は、チタニウム(Ti)またはクロム(Cr)を300Å(30nm)から3000Å(300nm)厚みに形成した後、銅(Cu)またはニッケル(Ni)を2000Å(200nm)から15000Å(1500nm)厚みに形成する。
【0023】
金属下地層44の蒸着が完了すれば、図7に示すように、金属下地層44上に第1絶縁層45を形成する。第1絶縁層45は、以後に実施される配線層の形成のために形成され、外部接続端子が接続されるべき部分は除去される。第1絶縁層45は、熱応力を吸収し緩和する緩衝役割と、電気的な絶縁機能とを担当する。第1絶縁層45に使われる物質は、主としてポリイミド、ポリベンゾオキサゾール(polybenzoxazole;PBO)、ベンゾシクロブテン(benzocyclobutene;BCB)、エポキシ類等が挙げられ、このような物質を再配線原板41全面に塗布した後、外部接続端子が接続されるべき部分を除去すれば、第1絶縁層45が形成される。これは、通常的なスピンコーティング(spin coating)方法とフォト(photo)工程とを用いて行うことが可能であり、周知の事実であるから、詳細な説明は省約する。第1絶縁層45の厚みは、約2μmから50μmであり、約300℃で約2時間硬化する。
【0024】
第1絶縁層45の形成後、図8に示すように、配線層47が形成される。配線層47は、積層されるべき半導体素子のチップパッドを再配置するための配線を提供する。
まず、第1絶縁層45間に露出した金属下地層44上に金浸漬(Au immersion)工程を実施した後、金浸漬層46と第1絶縁層45上に所定のパターンに配線層47を形成する。配線層47を形成するために、まず、金浸漬層47と第1絶縁層45上にチタニウム/クロム(Ti/Cr)または銅/ニッケル(Cu/Ni)を数千Å(数百nm)厚みに金属下地層として形成し、感光膜を被覆し、所望のパターンを形成した後、銅/ニッケル(Cu/Ni)をメッキして、配線層47を形成する。図示していないが、感光膜パターンの使用は、本発明が属する技術分野における通常の知識を有する者にとって自明である。配線層47をメッキする時、メッキ電極として金属下地層が使用され、配線層47の厚みは5μm程度である。
【0025】
配線層47を形成した後、図9に示すように、第2絶縁層48を形成することによって、再配線基板40の製造工程は完了する。第2絶縁層48は、外部環境から配線層47を保護する役割をし、配線層47下の第1絶縁層45と材質及び形成方法は同様である。すなわち、ポリイミドなどの物質を塗布した後、フォト工程を用いて一定部分を除去し、内部接続端子が接続されるべき基板パッド49を形成する。第2絶縁層48の厚みは、約2μmから50μmであり、約300℃で約2時間程硬化する。
このような再配線基板40は、ウェーハレベルで製造された半導体素子を積層できる基板としての役割をし、且つ、従来のチップサイズパッケージで具現した再配線に対応する配線層47が形成されている。
【0026】
次に、再配線された半導体素子を製造する段階は、図10に示すように、半導体ウェーハ50の準備段階から出発する。半導体ウェーハ50は、例えばシリコンのような半導体基板51に形成されたチップパッド52と保護膜53を含む。チップパッド52は、アルミニウム(Al)のような金属からなり、保護膜53は、窒化膜のような物質で形成され、チップパッド52を除いた半導体ウェーハ50の全面を覆う。以上の半導体ウェーハ50の構造は、一般的なウェーハと同様である。一方、図10は、理解を助けるために、チップ切断領域54を中心に、両側にそれぞれ1つのチップパッド52が形成された半導体ウェーハ50の一部を示すものであり、半導体ウェーハ50全体の断面構造を示すものではない。
【0027】
次に、図11に示すように、チップパッド52と電気的に連結する再配線層55を保護層53上に形成する。
まず、金属下地層をチップパッド52と保護層53上に形成する。金属下地層は、チタニウムまたはクロムを300Å(30nm)から3000Å(300nm)厚みに形成した後、銅またはニッケルを2000Å(200nm)から15000Å(1500nm)厚みに形成する。次に、金属下地層上に再配線層55を形成する。再配線層55は、チップパッド52の再配置のための配線パターンにあり、チップパッド52と電気的に連結する。再配線層55を形成するためには、まず、感光膜を被覆し、所望のパターンを形成した後、銅またはニッケルをメッキする。再配線層55をメッキする時、メッキ電極として金属下地層が使用され、再配線層55の厚みは5μm程度である。
メッキが完了すれば、感光膜パターンを除去し、再配線層55の外側の金属下地層をエッチングする。したがって、再配線層55の下部にのみ金属下地層が残存するようになる。
【0028】
次いで、再配線層55上に重合体層56を形成する。再配線層55上の重合体層56は、再配線層55を外部から保護する役割をし、再配線基板の絶縁層45、48と材質及び形成方法が同様である。すなわち、ポリイミドなどの物質を塗布した後、写真工程を用いて一定部分を除去し、再配線層55の一部が外部に露出するように形成される。重合体層56は、上述の絶縁層と同じ材質で形成され、厚みは、約2μmから50μmであり、約300℃で約2時間硬化する。
【0029】
そして、重合体層56間に露出した再配線層55上にはんだボールと同じ内部接続端子57が形成され、半導体ウェーハ50の状態での半導体素子の製造が完了する。内部接続端子57は、半導体素子と再配線基板を電気的に連結する手段として使用され、同時に、3次元に積層する時、半導体素子間を連結する電気的連結手段として使用される。
【0030】
内部接続端子57の望ましい一例は、はんだボールであるが、銅、金、ニッケルなどの金属バンプも使用することができる。金属バンプの場合、メッキ方法によって形成されるが、はんだボールはいろいろな方法によって形成できる。例えば、メッキ以外に、ボール配置(ball placement)、ステンシルプリンティング(stencil printing)のように多様な方法を使用することができ、最終的にリフローを経てボールの形成を完了する。はんだボールの直径は、約400μmである。
【0031】
最後に、図12に示すように、切断手段64を用いてウェーハのチップ切断領域54に沿って切断することによって、チップ単位に分離された個別半導体素子60が得られる。得られた個別半導体素子60をウェーハレベルチップサイズパッケージとも言う。
【0032】
上述の製造工程で製造された再配線基板と半導体素子を用いた積層チップパッケージの製造段階を説明する。上述のウェーハレベルで製造された半導体素子のうち、テスト工程を経て良品と判定された半導体素子のみを用いて積層チップパッケージの製造工程を実施する。
【0033】
以下の説明においては、再配線基板に半導体素子が3次元に積層されるので、再配線基板上に積層される順序によって半導体素子を第1半導体素子、第2半導体素子、第3半導体素子とする。そして、第n半導体素子(n:自然数)の各構成要素にも「第n」という用語を付けて、積層される他の半導体素子の構成要素と区別した。
【0034】
また、再配線基板上の半導体素子のうち、最上部の半導体素子を除いて他の半導体素子は同じ構造を有するから、最上部の半導体素子を上部半導体素子と言い、上部半導体素子の下の半導体素子をすべて下部半導体素子と言う。
まず、図13に示すように、再配線基板40上に第1金属壁71を形成する段階が実施される。すなわち、第1金属壁71を形成するために、再配線基板40上に金属下地層72を形成した後、基板切断領域43に沿って所定の厚みに第1金属壁71を形成する。金属下地層72は、チタニウムまたはクロムを300Å(30nm)から3000Å(300nm)厚みに形成した後、銅またはニッケルを2000Å(200nm)から15000Å(1500nm)厚みに形成し、次いで、電気メッキで銅またはニッケルを20μmから150μmの厚みに形成して、第1金属壁71を形成する。そして、第1金属壁71の外側の金属下地層は除去する。
【0035】
一方、金属壁は、再配線基板に半導体素子を実装した後に実施される裏面研磨工程において裏面研磨の基準を提供し、積層される半導体素子で発生する熱を外部に放出する役割をし、且つ、積層された半導体素子を保護するカバーとしての役割も担当する。
【0036】
次に、図14に示すように、第1半導体素子60aを再配線基板40に実装する段階が実施される。再配線基板の基板パッド49に第1半導体素子の第1内部接続端子57aをフリップチップボンディングさせ、再配線基板40に第1半導体素子60aを実装する。
【0037】
次に、図15に示すように、アンダフィルする段階が実施される。再配線基板40と第1半導体素子60aのフリップチップボンディング部分を外部環境から保護するために、アンダフィル方法で液状の成形樹脂を注入して、第1充填層81を形成する。この際、フリップチップボンディングされた第1半導体素子60aと比べて第1金属壁71が下にあるため、第1金属壁71は第1充填層81に封着される。
【0038】
アンダフィル工程が完了した後、図16に示すように、パッケージ厚みを最小化するために、第1半導体素子60aの裏面を研磨する工程が実施される。裏面研磨では、第1金属壁71と第1半導体素子60aの裏面とが同一面となるように、第1半導体素子60aの裏面と第1充填層81とを研磨する。裏面研磨方法としては、スピンエッチング(spin etching)、乾燥式エッチング(dry etching)、化学的機械的研磨(CMP;Chemical Mechanical Polishing)方法が使われる。
第1半導体素子60aの裏面研磨は、製造されたパッケージ厚みを薄形化するために、ならびに第1半導体素子60aに貫通孔を容易に形成するために実施される。
【0039】
次に、図17に示すように、第1半導体素子に貫通孔58aを形成する。第1内部接続端子57aが形成された第1再配線層55a上の第1半導体基板51aを除去して、貫通孔58aを形成する。貫通孔58aは、乾燥式エッチングまたは湿式エッチング方法で形成する。貫通孔58aの内径は、10μmから100μm程度である。
次に、図18に示すように、第1半導体素子の貫通孔58aに第1導電性充填物59aを充填する。電気メッキにより貫通孔58aに銅またはニッケルのような第1導電性充填物59aを充填する。
【0040】
次に、図19に示すように、第1半導体素子60a上に第1放熱金属層73を形成する。すなわち、第1半導体素子60a、第1充填層81及び第1金属壁71上に金属下地層74を形成した後、さらに金属下地層72上に所定の厚みに第1放熱金属層73を形成する。金属下地層72は、チタニウムまたはクロムを300Å(30nm)から3000Å(300nm)厚みに形成した後、、銅またはニッケルを2000Å(200nm)から15000Å(1500nm)厚みに形成し、次いで、電気メッキにより銅またはニッケルを3μmから50μmの厚みに形成して放熱金属層73を形成する。この際、第1導電性充填物59aが露出した部分を除いた部分、例えば、第1半導体素子60aの裏面、第1充填層81及び第1金属壁71は電気的に絶縁されているため、第1導電性充填物59aが充填された部分の外側の第1放熱金属層73の一部のみが除去される。
【0041】
次いで、図20に示すように、第1放熱金属層73上に第2金属壁75を形成する段階が実施され、第1金属壁71を形成する段階と同一に実施される。第2金属壁75は、第1金属壁71上の第1放熱金属層73上に形成される。参照符号76は、第2金属壁を形成するための金属下地層を指す。
【0042】
次に、図21に示したように、第2半導体素子60bを実装する段階が実施される。第2半導体素子60bを実装する段階は、第1半導体素子60aを実装する段階と同様である。この際、第2内部接続端子57bは、第1導電性充填物59a上の第1放熱金属層73にフリップチップボンディングされる。そして、第2充填層82を形成し、第2半導体素子160bの裏面と第2充填層82とを研磨する段階が実施される。
【0043】
次に、図22に示すように、第3半導体素子60cを実装する段階を実施することによって、半導体素子の積層段階は完了する。第3半導体素子60cを実装する段階は、第1半導体素子60aを実装する段階と比較して、第3内部接続端子157cを第2半導体素子の第2導電性充填物57bにフリップチップボンディングした後、第3充填層83を形成し、第3半導体素子60cの裏面を研磨する工程まで実施する。もちろん、第3半導体素子60cに第4半導体素子を積層する場合、第1半導体素子を実装する段階と同様に工程を実施すればよい。
【0044】
すなわち、積層された半導体素子のうち上部半導体素子を除いて下部半導体素子は、第1半導体素子60aを実装する段階と同じ段階で積層され、上部半導体素子に対してフリップチップボンディングする段階、アンダフィル段階及び裏面研磨段階まで実施される。本実施例では第1及び第2半導体素子60a、60bが下部半導体素子であり、第3半導体素子60cが上部半導体素子である。
【0045】
次に、図23に示すように、第3半導体素子60c上にカバー金属層75を形成する。第3半導体素子60c上に金属下地層76を形成した後、金属下地層76上に所定の厚みにカバー金属層75を形成する。すなわち、金属下地層76は、チタニウムまたはクロムを300Å(30nm)から3000Å(300nm)厚みに形成した後、銅またはニッケルを2000Å(200nm)から15000Å(1500nm)厚みに形成し、次いで、電気メッキにより銅またはニッケルを20μmから150μm厚みに形成してカバー金属層75を形成する。
【0046】
次に、個別素子を分離するための2段階の切断工程と湿式エッチング工程が順に実施される。
まず、図24に示すように、再配線基板の基板切断領域43に沿って第1金属壁71の下の第1絶縁層45と第2絶縁層48間まで1次切断する。湿式エッチング工程でエッチング液により、カバー金属層75と切断された面に露出した金属層とが損傷されることを防止するために、金浸漬工程が実施される。参照符号61は、金浸漬層を指す。
【0047】
次いで、図25に示すように、1次切断された部分に沿って所定の深さに再配線原板41まで2次切断する段階が実施される。
図26に示すように、第1絶縁層45の下の金属下地層(図25の44)と再配線原板(図25の41)を湿式エッチングで除去して、個別素子62に分離する。
この際、湿式エッチングにおいて、第1絶縁層45間に充填された配線層47は、下の金浸漬層46により保護される。
【0048】
一方、積層された半導体素子外側を囲む金属壁と、放熱金属層及びカバー金属層とが金属カバー70を形成する。
このように再配線基板の第1絶縁層45と第2絶縁層48間まで1次切断する理由は、湿式エッチング工程でのエッチング液により、切断された面に露出した金属層が損傷されることを抑制するための金浸漬工程を実施するためである。また、所定の深さに再配線原板41まで2次切断する理由は、再配線基板の再配線原板41と金属下地層44を選択的にエッチングする湿式エッチング工程を実施することによって、再配線基板40に形成された半製品状態の積層チップパッケージを個別素子62に分離するためである。
【0049】
最後に、図27に示すように、第1絶縁層45間に露出した配線層47にはんだボールのような外部接続端子90を形成することによって、積層チップパッケージ100が得られる。外部接続端子90は、半導体素子の内部接続端子と材質及び形成方法が同様である。
【0050】
したがって、第1実施例によれば、ウェーハレベルで製造された半導体素子60a、60b、60cに形成された導電性充填物をもって、積層される半導体素子60a、60b、60c間の電気的連結を具現できるので、ウェーハレベルで製造された半導体素子60a、60b、60cを積層して、積層チップパッケージ100を具現できる。
【0051】
本発明の第1実施例による積層チップパッケージ100は、ウェーハレベルで製造された半導体素子のうち良品と判定された半導体素子60a、60b、60cを使用するので、積層される半導体素子の不良による積層チップパッケージの不良を最小化できる。
【0052】
第1半導体素子60aと再配線基板40との間、ならびに第1から第3半導体素子60a、60b、60c間には、各々充填層が形成されるので、第1から第3半導体素子60a、60b、60cの重合体層の厚みが薄いことにより生ずる電気的特性の劣化を充填層が補完し、電気的特性が低下することを抑制できる。しかも、積層された半導体素子60a、60b、60c間に放熱金属層が介在しているので、積層チップパッケージ100で発生する熱を效果的に外部に放出させて、電気的特性を向上させることができる。また、放熱金属層を接地層として利用できるので、積層チップパッケージ100の電気的特性をより一層向上させることができる。
一方、本発明の第1実施例では、ファンインタイプの積層チップパッケージを例示したが、ファンアウトタイプでも積層チップパッケージの具現が可能であり、ファンアウトタイプの積層チップパッケージは、第2実施例で後述する。
【0053】
図28から図35は、本発明の第2実施例に係るウェーハレベル積層チップパッケージ及びその製造方法を示す断面図である。本実施例の特徴は、再配線基板に半導体素子を3次元に積層した後、金属壁を形成することでなく、個別素子に分離した後、金属カバーで覆う過程を含むという点と、ファンアウトを具現できる再配線基板を使用するという点である。
【0054】
まず、再配線基板及び半導体素子を製造する段階は、第1実施例と同様に実施されるので、詳細な説明を省略し、再配線基板と半導体素子を用いた積層チップパッケージの製造段階を説明する。もちろん、上述のウェーハレベルで製造された半導体素子のうち、テスト工程を経て良品と判定された半導体素子のみを用いて積層チップパッケージの製造工程を実施する。
【0055】
図28に示すように、第1半導体素子160aを再配線基板140に実装する段階が実施される。再配線基板140の基板パッド149に第1半導体素子の第1内部接続端子157aをフリップチップボンディングさせて、再配線基板140に第1半導体素子160aを実装する。
この際、ファンアウトを具現できるように、外部接続端子が接続されるべき配線層147部分は、第1半導体素子160aの外側、すなわち基板切断領域143側に形成されている。
【0056】
次に、図29に示すように、アンダフィルする段階が実施される。再配線基板140と第1半導体素子160aのフリップチップボンディング部分を外部環境から保護するために、アンダフィル方法で液状の成形樹脂を注入して、第1充填層181を形成する。
【0057】
アンダフィル工程が完了した後、パッケージ厚みを最小化するために、第1半導体素子160aの裏面と第1充填層181とを研磨する工程が実施される。研磨工程が実施された後の第1半導体素子160aは、20μmから150μmの厚みを有する。
【0058】
次に、図30に示すように、第1半導体素子160aに貫通孔158aを形成し、貫通孔158aに第1導電性充填物159aを充填する段階が実施される。すなわち、第1内部接続端子157aが形成された第1再配線層155a上の第1半導体基板151aを除去して、貫通孔158aを形成する。貫通孔158aは、乾式エッチング又は湿式エッチング方法で形成する。貫通孔158aの内径は、10μmから100μm程度である。そして、電気メッキで貫通孔158aに第1導電性充填物159aを充填する。
【0059】
次に、図31に示すように、第2半導体素子160bを実装する段階が実施される。第2半導体素子160bを実装する段階は、第1半導体素子160aを実装する段階と同様である。この際、第2内部接続端子157bは、第1導電性充填物159a上にフリップチップボンディングされる。
【0060】
次に、図32に示すように、第3半導体素子160cを実装する段階を実施することによって、半導体素子の積層段階は完了する。第3半導体素子160cを実装する段階は、第3半導体素子160cをフリップチップボンディングした後、第3半導体素子160cの裏面を研磨する工程まで実施する。もちろん、第3半導体素子160cに第4半導体素子を積層する場合、第3導電性充填物を形成する工程まで実施される。
【0061】
すなわち、積層された半導体素子のうち上部半導体素子を除いた下部半導体素子は、第1半導体素子160aを実装する段階と同様の段階で積層され、上部半導体素子に対してフリップチップボンディングする段階、アンダフィル段階及び裏面研磨段階まで実施される。本実施例では、第1及び第2半導体素子160a、160bが下部半導体素子であり、第3半導体素子160cが上部半導体素子である。
【0062】
次に、個別素子を分離するための切断段階が実施される。
まず、図33に示すように、再配線基板の基板切断領域143に沿って所定の深さに再配線原板141まで切断する段階が実施される。この際、第1実施例では、2段階で切断工程を進行したが、第2実施例において再配線原板141まで切断した理由は、切断面に露出する金属層は、後続工程で除去する金属下地層144だけが露出するからである。
続いて、図34に示すように、第1絶縁層145の下の金属下地層(図33の144)と再配線原板(図33の141)を湿式エッチングで除去して、個別素子162に分離する。
【0063】
最後に、図35に示すように、再配線基板140の下部面を除いた個別素子の外側面を覆う金属カバー170を取付けた後、第1絶縁層145間に露出した配線層147にはんだボールのような外部接続端子190を形成することによって、積層チップパッケージ200が得られる。
【0064】
本発明は、本発明の技術的思想から逸脱することなく、他の種々の形態で実施することができる。前述の実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例のみに限定して狭義に解釈されるべきものではなく、本発明の精神と特許請求の範囲内で、いろいろと変更して実施することができるものである。
【0065】
【発明の効果】
以上説明したように、本発明によれば、ウェーハレベルで製造された半導体素子に形成された導電性充填物をもって、積層される半導体素子間の電気的連結を具現できるので、ウェーハレベルで製造された半導体素子を積層して積層チップパッケージを具現できる。
【0066】
本発明による積層チップパッケージは、ウェーハレベルで製造された半導体素子のうち良品と判定された半導体素子を使用するので、積層される半導体素子の不良による積層チップパッケージの不良を最小化して、積層チップパッケージの収率を向上させることができる。
【0067】
第1半導体素子と再配線基板との間、ならびに第1から第3半導体素子の間には、それぞれ充填層が形成されるので、第1から第3半導体素子の重合体層の厚みが薄いことにより生ずる電気的特性の低下を充填層が補完し、電気的特性が低下することを抑制できる。さらに、積層された半導体素子間に放熱金属層が介在しているので、積層チップパッケージで発生する熱を效果的に外部に放出させて、電気的特性を向上させることができる。また、放熱金属層を接地層として利用できるので、積層チップパッケージの電気的特性をより一層向上させることができる。
【0068】
そして、半導体素子を再配線基板に積層して積層チップパッケージを具現するので、再配線基板に形成された配線層をどのように形成するかによって、ファンインとともにファンアウトを具現できる。
【図面の簡単な説明】
【図1】従来の半導体ウェーハを概約的に示す平面図である。
【図2】図1のA部分を拡大して示す平面図である。
【図3】従来のウェーハ状態で製造されたチップサイズパッケージを示す平面図である。
【図4】従来の再配置ウェーハレベルチップサイズパッケージを示す断面図である。
【図5】本発明の第1実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板を製造する段階を説明するための平面図である。
【図6】本発明の第1実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板を製造する段階を説明するための断面図である。
【図7】本発明の第1実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板を製造する段階を説明するための断面図である。
【図8】本発明の第1実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板を製造する段階を説明するための断面図である。
【図9】本発明の第1実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板を製造する段階を説明するための断面図である。
【図10】本発明の第1実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線された半導体素子を製造する段階を説明するための断面図である。
【図11】本発明の第1実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線された半導体素子を製造する段階を説明するための断面図である。
【図12】本発明の第1実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線された半導体素子を製造する段階を説明するための断面図である。
【図13】本発明の第1実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図14】本発明の第1実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図15】本発明の第1実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図16】本発明の第1実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図17】本発明の第1実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図18】本発明の第1実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図19】本発明の第1実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図20】本発明の第1実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図21】本発明の第1実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図22】本発明の第1実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図23】本発明の第1実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図24】本発明の第1実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図25】本発明の第1実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図26】本発明の第1実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図27】本発明の第1実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図28】本発明の第2実施例によるウェーハレベル積層チップパッケージの製造方法を説明するための断面図である。
【図29】本発明の第2実施例によるウェーハレベル積層チップパッケージの製造方法を説明するための断面図である。
【図30】本発明の第2実施例によるウェーハレベル積層チップパッケージの製造方法を説明するための断面図である。
【図31】本発明の第2実施例によるウェーハレベル積層チップパッケージの製造方法を説明するための断面図である。
【図32】本発明の第2実施例によるウェーハレベル積層チップパッケージの製造方法を説明するための断面図である。
【図33】本発明の第2実施例によるウェーハレベル積層チップパッケージの製造方法を説明するための断面図である。
【図34】本発明の第2実施例によるウェーハレベル積層チップパッケージの製造方法を説明するための断面図である。
【図35】本発明の第2実施例によるウェーハレベル積層チップパッケージの製造方法を説明するための断面図である。
【符号の説明】
40、140 再配線基板
41、141 再配線原板
43、143 基板切断領域
45、145 第1絶縁層
47、147 配線層
48 第2絶縁層
49、149 基板パッド
50 半導体ウェーハ
51、151 半導体基板
52 チップパッド
53 保護膜
55、155 再配線層
56 重合体層
57、157 内部接続端子
59a 第1導電性充填物
59b 第2導電性充填物
60 半導体素子
60a、160a 第1半導体素子
60b、160b 第2半導体素子
60c、160c 第3半導体素子
70、170 金属カバー
71 第1金属壁
73 放熱金属層
75 カバー金属層
81 第1充填層
82 第2充填層
83 第3充填層
90、190 外部接続端子
100、200 積層チップパッケージ
Claims (16)
- (A)第1絶縁層、第1絶縁層上に所定のパターンに形成された配線層、前記第1絶縁層及び配線層上に形成された第2絶縁層、ならびに前記第2絶縁層の間に露出し前記配線層と連結された基板パッドを有する再配線基板と、
(B)再配線基板上に3次元に積層された少なくとも一つの下部半導体素子であって、
第1半導体基板、前記第1半導体基板に形成された第1保護膜の間に露出する複数の第1チップパッド、第1保護膜上に所定のパターンに形成され前記第1チップパッドと電気的に連結される第1再配線層、前記第1保護膜及び第1再配線層上に形成され、前記基板パッドに対応して前記第1再配線層の一部が露出するように第1接続孔が形成されている重合体層、前記第1接続孔に露出した前記第1再配線層に形成されて電気的に連結されている第1内部接続端子、ならびに前記第1接続孔に露出した第1再配線層上の前記第1半導体基板を貫通して形成された孔に充填されている導電性充填物を有する下部半導体素子と、
(C)前記再配線基板に積層された最上部の前記下部半導体素子の導電性充填物上にフリップチップボンディングされ再配線された上部半導体素子であって、
第2半導体基板、前記第2半導体基板に形成された第2保護膜の間に露出する複数の第2チップパッド、第2保護膜上に所定のパターンに形成され前記第2チップパッドと電気的に連結される第2再配線層、前記第2保護膜及び第2再配線層上に形成され、前記導電性充填物に対応して前記第2再配線層の一部が露出するように第2接続孔が形成されている重合体層、ならびに前記第2接続孔に露出した前記第2再配線層に接合され前記導電性充填物にフリップチップボンディングされる第2内部接続端子を有する上部半導体素子と、
(D)前記再配線基板上に積層された下部及び上部半導体素子間に充填され、内部接続端子を保護する充填層と、
(E)前記再配線基板の第1絶縁層が形成された面を除いて前記下部半導体素子、前記上部半導体素子及び前記再配線基板を覆う金属カバーと、
(F)前記再配線基板の第1絶縁層間に露出した前記配線層に形成されて電気的に連結される外部接続端子とを備え、
前記下部半導体素子のうち前記再配線基板上の前記下部半導体素子は、前記第1内部接続端子が前記再配線基板の基板パッドにフリップチップボンディングされ、
前記下部半導体素子は、相対的に下に配置される下部半導体素子の導電性充填物上に相対的に上に配置される下部半導体素子の第1内部接続端子がフリップチップボンディングされ、3次元に積層されることを特徴とするウェーハレベル積層チップパッケージ。 - 前記充填層は、
前記再配線基板と前記下部半導体素子との間に充填され、前記再配線基板にフリップチップボンディングされた前記第1内部接続端子を保護する第1充填層と、
積層された前記下部半導体素子の間に充填され、前記下部半導体素子を連結する前記第1内部接続端子を保護する第2充填層と、
前記下部半導体素子と前記上部半導体素子との間に充填され、前記上部半導体素子の第2内部接続端子を保護する第3充填層と、
を有することを特徴とする請求項1に記載のウェーハレベル積層チップパッケージ。 - 前記導電性充填物が隔離されるように、前記下部半導体素子及び前記導電性充填物上には前記金属カバーと連結される放熱金属層が形成されていることを特徴とする請求項2に記載のウェーハレベル積層チップパッケージ。
- 前記導電性充填物上に形成された放熱金属層に前記下部半導体素子及び前記上部半導体素子の第1及び第2内部接続端子がフリップチップボンディングされることを特徴とする請求項3に記載のウェーハレベル積層チップパッケージ。
- 前記放熱金属層は、チタニウムまたはクロムを数百nm厚み以下に形成した後、銅またはニッケルを数百nmから数μm厚みに形成したメッキ層であることを特徴とする請求項4に記載のウェーハレベル積層チップパッケージ。
- 前記金属カバーは、前記下部半導体素子の外側の再配線基板上に形成された第1金属壁と、第1金属壁上の放熱金属層上に各々形成された第2金属壁と、前記第2金属壁及び上部半導体素子上に形成されたカバー金属層とを有することを特徴とする請求項5に記載のウェーハレベル積層チップパッケージ。
- 前記第1金属壁及び前記第2金属壁は、銅またはニッケルを20μmから150μm厚みに形成したメッキ層であることを特徴とする請求項6に記載のウェーハレベル積層チップパッケージ。
- (a)チップパッドが再配置される再配線層に接続された内部接続端子を有する第1半導体素子及び第2半導体素子を準備する段階と、
(b)前記第1半導体素子及び前記第2半導体素子が3次元に積層される素子実装領域と前記素子実装領域を区分する基板切断領域とを有する再配線原板、前記素子実装領域の上部面に形成され複数のパッド孔が形成された第1絶縁層、前記パッド孔に充填され第1絶縁層上に所定のパターンに形成された配線層、前記第1絶縁層及び配線層上に形成された第2絶縁層、ならびに前記第2絶縁層の間に露出し前記配線層と連結される基板パッドを備える再配線基板を準備する段階と、
(c)前記再配線基板の前記基板切断領域に沿って所定の高さに第1金属壁を形成する段階と、
(d)前記第1金属壁の間の前記素子実装領域に形成された基板パッドに前記第1半導体素子の第1内部接続端子をフリップチップボンディングする段階と、
(e)前記第1半導体素子及び前記再配線基板の間のフリップチップボンディング部分を保護するために、液状の成形樹脂を充填して第1充填層を形成する段階と、
(f)前記第1金属壁の上部面が露出するように、前記第1半導体素子の裏面、ならびに前記第1充填層を研磨する段階と、
(g)再配線層上に孔を形成し、前記孔に導電性充填物を充填する段階と、
(h)第1金属壁上に前記第1金属壁の厚みに対応するように第2金属壁を形成する段階と、
(i)前記第2半導体素子の第2内部接続端子を導電性充填物上にフリップチップボンディングする段階と、
(j)前記第1半導体素子及び前記第2半導体素子の間のフリップチップボンディング部分を保護するために、液状の成形樹脂を充填して第2充填層を形成する段階と、
(k)前記第2金属壁の上部面が露出するように、前記第2半導体素子の裏面、ならびに前記第2充填層を研磨する段階と、
(l)前記再配線基板の基板切断領域に沿って前記第2金属壁から所定の深さの前記再配線原板まで切断する段階と、
(m)前記再配線原板をエッチングして個別素子に分離する段階と、
(n)前記個別素子の配線基板のパッド孔に充填された前記配線層に外部接続端子を形成する段階と、
を含むことを特徴とするウェーハレベル積層チップパッケージの製造方法。 - 前記(a)段階の前記第1半導体素子及び前記第2半導体素子を準備する段階は各々、
(a1)半導体基板に形成された保護膜の間に露出する複数のチップパッドを有する半導体ウェーハを準備する段階と、
(a2)所定のパターンを有し前記チップパッドと電気的に連結される再配線層を保護膜上に形成する段階と、
(a3)前記保護膜及び再配線層上に重合体層を形成する段階と、
(a4)前記重合体層の間に露出した前記再配線層の一部に内部接続端子を形成する段階と、
を含むことを特徴とする請求項8に記載のウェーハレベル積層チップパッケージの製造方法。 - 前記(b)段階は、
(b1)複数の素子実装領域、ならびに前記素子実装領域を区分する基板切断領域を有するシリコン材質の再配線原板を準備する段階と、
(b2)再配線原板上に前記第1絶縁層を形成する段階と、
(b3)所定のパターンを有し、前記第1絶縁層の間に露出したパッド孔に充填されるように前記第1絶縁層上に前記配線層を形成する段階と、
(b4)前記第1絶縁層及び前記配線層上に前記第2絶縁層を形成する段階と、
(b5)前記第2絶縁層の間に前記配線層の一部が露出するように前記基板パッドを形成する段階と、
を含むことを特徴とする請求項8に記載のウェーハレベル積層チップパッケージの製造方法。 - 前記(c)段階は、
(c1)前記基板パッドの外側の第2絶縁層上に金属下地層を形成する段階と、
(c2)基板切断領域上の前記金属下地層に沿って所定の高さに前記第1金属壁を形成する段階と、
を含むことを特徴とする請求項8に記載のウェーハレベル積層チップパッケージの製造方法。 - 前記第1金属壁を形成する段階は、銅またはニッケルを20μmから150μmの厚みにメッキする段階であることを特徴とする請求項11に記載のウェーハレベル積層チップパッケージの製造方法。
- 前記(h)段階は、
(h1)前記導電性充填物が隔離されるように前記第1半導体素子、前記第1充填層及び前記第1金属壁上に放熱金属層を形成する段階と、
(h2)前記第1金属壁上の放熱金属層上に前記第2金属壁を形成する段階と、
を含むことを特徴とする請求項8に記載のウェーハレベル積層チップパッケージの製造方法。 - 前記(i)段階で前記第2半導体素子の第2内部接続端子は、前記導電性充填物上の放熱金属層上にフリップチップボンディングされることを特徴とする請求項13に記載のウェーハレベル積層チップパッケージの製造方法。
- 前記(l)段階は、
(l1)前記再配線基板の基板切断領域に沿って前記第2金属壁から所定の深さの前記再配線基板の絶縁層まで1次切断する段階と、
(l2)カバー金属層、ならびに切断された面に露出した金属層を保護するために、金浸漬を行う段階と、
(l3)前記1次切断された部分に沿って所定の深さに前記再配線原板まで2次切断する段階と、
を含むことを特徴とする請求項8に記載のウェーハレベル積層チップパッケージの製造方法。 - (a)チップパッドが再配置される再配線層に接続された内部接続端子を有する第1半導体素子及び第2半導体素子を準備する段階と、
(b)前記第1半導体素子及び前記第2半導体素子が3次元に積層される素子実装領域と前記素子実装領域を区分する基板切断領域とを有する再配線原板、前記素子実装領域の上部面に形成され複数のパッド孔が形成された第1絶縁層、前記パッド孔に充填され第1絶縁層上に所定のパターンに形成された配線層、前記第1絶縁層及び配線層上に形成された第2絶縁層、ならびに前記第2絶縁層の間に露出し前記配線層と連結される基板パッドを有する再配線基板を準備する段階と、
(c)前記再配線基板の基板パッドに前記第1半導体素子の第1内部接続端子をフリップチップボンディングする段階と、
(d)前記第1半導体素子及び前記再配線基板の間のフリップチップボンディング部分を保護するために、液状の成形樹脂を充填して第1充填層を形成する段階と、
(e)所定の深さに前記第1半導体素子の裏面、ならびに前記第1充填層を共に研磨する段階と、
(f)前記第1内部接続端子が接続された再配線層上に孔を形成し、前記孔に導電性充填物を充填する段階と、
(g)前記第2半導体素子の第2内部接続端子を前記第1半導体素子の導電性充填物上にフリップチップボンディングする段階と、
(h)前記第1半導体素子及び前記第2半導体素子の間のフリップチップボンディング部分を保護するために、液状の成形樹脂を充填して第2充填層を形成する段階と、
(i)所定の深さに前記第2半導体素子の裏面、ならびに前記第2充填層を研磨する段階と、
(j)前記再配線基板の基板切断領域に沿って前記第2充填層から所定の深さの再配線原板まで切断する段階と、
(k)前記再配線原板をエッチングして個別素子に分離する段階と、
(l)前記再配線基板の第1絶縁層が形成された面を除いて前記個別素子の外側面を金属カバーで覆う段階と、
(m)前記再配線基板のパッド孔に充填された前記配線層に外部接続端子を形成する段階と、
を含むことを特徴とするウェーハレベル積層チップパッケージの製造方法。
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