JP4098578B2 - ウェーハレベル積層チップパッケージ及びその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体パッケージ及びその製造方法に関し、より詳細には、再配置を用いて、ウェーハレベルで製造された半導体素子を再配線基板に積層し、ウェーハ製造工程を用いて製造されるウェーハレベル積層チップパッケージ及びその製造方法に関する。
【０００２】
【従来の技術】
近年、電子産業分野では、電子機器の小型化が進行している。このような小型化は、半導体パッケージング技術に多くの影響を与えている。特に、再配置（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ、または再配線（ｒｅｒｏｕｔｉｎｇ）ともいう）技術を用いてウェーハ状態でチップサイズパッケージを具現しようとする技術が最近の傾向である。
【０００３】
このようなウェーハレベルチップサイズパッケージ（ｗａｆｅｒ ｌｅｖｅｌｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅ；ＷＬＣＳＰ）とも呼ばれるパッケージの類型は、フリップチップ（ｆｌｉｐ ｃｈｉｐ）の一種で、チップに形成されたアルミニウムパッドから他の位置のより大きいパッドに配線を誘導する再配置技術を使用している。再配置されたパッドには、はんだボール（ｓｏｌｄｅｒｂａｌｌ）のような外部接続用端子が形成され、一連のパッケージ製造工程がウェーハ状態で一括的に行われる。
【０００４】
よく知られているように、半導体ウェーハは、シリコンのような半導体基板に形成された数十個または数百個の集積回路チップを含んでいる。図１は、ウェーハ１０を概約的に示し、図２は、図１に図示したウェーハの一部（Ａ部分）を拡大して示している。図１及び図２に示されているように、各集積回路チップ２０は、切断領域１４によって互いに区分され、電気信号の入出力端子の役割をするチップパッド２２が各チップ２０毎に形成されている。チップパッド２２を除いたチップ表面は、窒化膜のような保護膜２４で覆われている。
【０００５】
図３に示すように、ウェーハ１０の状態で製造されたチップサイズパッケージ３０は、平面配置を有する。図３に示した外部接続端子３６は、図２に示したチップパッド２２と位置が異なることが分かる。前述したように、再配線により、外部接続端子３６が形成されるパッドの位置を再配置するからである。ウェーハ状態でパッケージ製造が完了した後、切断領域１４に沿ってウェーハ１０を切断すれば、チップサイズパッケージ３０の完成品が得られる。
【０００６】
従来の再配置によるウェーハレベルのチップサイズパッケージ３０の垂直構造が図４に示されている。図４は、理解を助けるために、１つのチップパッド２２と１つの外部接続端子３６との連結構造を中心にパッケージの一部を示すものであり、パッケージ全体の断面構造を示すものではない。これは、本発明の実施例に対する参照図面の場合にも同様である。
【０００７】
図４に示したように、半導体基板１２上部には、チップパッド２２と保護膜２４が形成されている。保護膜２４上には、応力緩衝と電気絶縁のための重合体層３１が形成され、金属下地層３２がチップパッド２２と重合体層３１上に蒸着される。金属下地層３２上には、再配線層３３が形成され、再配線層３３上にさらに第２の重合体層３４が形成される。再配線層３３上部の重合体層３４は、再配線層３３を外部から保護するためのものである。重合体層３４の一部を除去して外部に露出させた再配線層３３には、金属下地層３５と外部接続端子３６が形成される。
このような構造を有するウェーハレベルチップサイズパッケージは、重合体層の厚みが小さく、電気的特性が脆弱であり、チップパッド数の増加とチップ間領域の減少とに起因して、ファンアウト（ｆａｎ−ｏｕｔ）を具現することが容易でない。
【０００８】
チップサイズパッケージは、一方の面に外部接続端子が形成されているので、３次元に積層することはできるが、上下のチップサイズパッケージ間を電気的に連結することが容易でない。すなわち、外部接続端子が形成された面の反対側のチップサイズパッケージ（第１パッケージ）の背面に、新しいチップサイズパッケージ（第２パッケージ）の外部接続端子が形成された面を積層しなければならないが、第１パッケージと第２パッケージの外部接続端子を互いに連結することは容易でない。
【０００９】
そして、ウェーハを積層してウェーハレベルの積層チップパッケージを具現する場合、各層をなすウェーハの収率に起因して、積層チップパッケージの収率が低下するという問題点を有している。すなわち、積層されるチップのうち少なくとも１つが不良ならば、積層チップパッケージ全体が不良として処理されるので、積層チップパッケージの収率が低下してしまう。
【００１０】
【発明が解決しようとする課題】
本発明の第１目的は、ウェーハレベルで製造された半導体素子を３次元に積層したウェーハレベル積層チップパッケージ及びその製造方法を提供することにある。
本発明の第２目的は、積層チップパッケージの歩留まりを向上させることができるウェーハレベル積層チップパッケージの製造方法を提供することにある。
本発明の第３目的は、重合体層の厚みが薄いことにより生ずる電気的特性の劣化を解消できるウェーハレベル積層チップパッケージ及びその製造方法を提供することにある。
本発明の第４目的は、ファンインとともにファンアウトを具現できるウェーハレベル積層チップパッケージ及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するために、本発明に係るウェーハレベル積層チップパッケージは、（Ａ）再配線基板、（Ｂ）下部半導体素子、（Ｃ）上部半導体素子、（Ｄ）充填層、（Ｅ）金属カバー及び（Ｆ）外部接続端子を備える。
（Ａ）再配線基板は、第１絶縁層、第１絶縁層上に所定のパターンに形成された配線層、前記第１絶縁層及び配線層上に形成された第２絶縁層、ならびに前記第２絶縁層の間に露出し前記配線層と連結された基板パッドを有する。
【００１２】
（Ｂ）下部半導体素子は、再配線基板上に３次元に積層された少なくとも一つの下部半導体素子であって、第１半導体基板、前記第１半導体基板に形成された第１保護膜の間に露出する複数の第１チップパッド、第１保護膜上に所定のパターンに形成され前記第１チップパッドと電気的に連結される第１再配線層、前記第１保護膜及び第１再配線層上に形成され、前記基板パッドに対応して前記第１再配線層の一部が露出するように第１接続孔が形成されている重合体層、前記第１接続孔に露出した前記第１再配線層に形成されて電気的に連結されている第１内部接続端子、ならびに前記第１接続孔に露出した第１再配線層上の前記第１半導体基板を貫通して形成された孔に充填されている導電性充填物を有する。
【００１３】
（Ｃ）上部半導体素子は、前記再配線基板に積層された最上部の前記下部半導体素子の導電性充填物上にフリップチップボンディングされ再配線された上部半導体素子であって、第２半導体基板、前記第２半導体基板に形成された第２保護膜の間に露出する複数の第２チップパッド、第２保護膜上に所定のパターンに形成され前記第２チップパッドと電気的に連結される第２再配線層、前記第２保護膜及び第２再配線層上に形成され、前記導電性充填物に対応して前記第２再配線層の一部が露出するように第２接続孔が形成されている重合体層、ならびに前記第２接続孔に露出した前記第２再配線層に接合され前記導電性充填物にフリップチップボンディングされる第２内部接続端子を有する。
【００１４】
（Ｄ）充填層は、前記再配線基板上に積層された下部及び上部半導体素子間に充填され、内部接続端子を保護する。
（Ｅ）金属カバーは、前記再配線基板の第１絶縁層が形成された面を除いて前記下部半導体素子、前記上部半導体素子及び前記再配線基板を覆う。
（Ｆ）外部接続端子は、前記再配線基板の第１絶縁層間に露出した前記配線層に形成されて電気的に連結される。
【００１５】
前記下部半導体素子のうち前記再配線基板上の前記下部半導体素子は、前記第１内部接続端子が前記再配線基板の基板パッドにフリップチップボンディングされる。前記下部半導体素子は、相対的に下に配置される下部半導体素子の導電性充填物上に相対的に上に配置される下部半導体素子の第１内部接続端子がフリップチップボンディングされ、３次元に積層される。
【００１６】
また、本発明に係るウェーハレベル積層チップパッケージの製造方法は、以下の（ａ）から（ｎ）の段階を含む。
（ａ）チップパッドが再配置される再配線層に接続された内部接続端子を有する第１半導体素子及び第２半導体素子を準備する。
（ｂ）前記第１半導体素子及び前記第２半導体素子が３次元に積層される素子実装領域と前記素子実装領域を区分する基板切断領域とを有する再配線原板、前記素子実装領域の上部面に形成され複数のパッド孔が形成された第１絶縁層、前記パッド孔に充填され第１絶縁層上に所定のパターンに形成された配線層、前記第１絶縁層及び配線層上に形成された第２絶縁層、ならびに前記第２絶縁層の間に露出し前記配線層と連結される基板パッドを備える再配線基板を準備する。
【００１７】
（ｃ）前記再配線基板の前記基板切断領域に沿って所定の高さに第１金属壁を形成する。
（ｄ）前記第１金属壁の間の前記素子実装領域に形成された基板パッドに前記第１半導体素子の第１内部接続端子をフリップチップボンディングする。
（ｅ）前記第１半導体素子及び前記再配線基板の間のフリップチップボンディング部分を保護するために、液状の成形樹脂を充填して第１充填層を形成する。
（ｆ）前記第１金属壁の上部面が露出するように、前記第１半導体素子の裏面、ならびに前記第１充填層を研磨する。
（ｇ）再配線層上に孔を形成し、前記孔に導電性充填物を充填する。
【００１８】
（ｈ）第１金属壁上に前記第１金属壁の厚みに対応するように第２金属壁を形成する。
（ｉ）前記第２半導体素子の第２内部接続端子を導電性充填物上にフリップチップボンディングする。
（ｊ）前記第１半導体素子及び前記第２半導体素子の間のフリップチップボンディング部分を保護するために、液状の成形樹脂を充填して第２充填層を形成する。
（ｋ）前記第２金属壁の上部面が露出するように、前記第２半導体素子の裏面、ならびに前記第２充填層を研磨する。
（ｌ）前記再配線基板の基板切断領域に沿って前記第２金属壁から所定の深さの前記再配線原板まで切断する。
（ｍ）前記再配線原板をエッチングして個別素子に分離する。
（ｎ）前記個別素子の配線基板のパッド孔に充填された前記配線層に外部接続端子を形成する。
【００１９】
【発明の実施の形態】
以下、添付の図面を参照して本発明の実施例を詳細に説明する。
図５から図２７は、本発明の第１実施例に係るウェーハレベル積層チップパッケージ及びその製造方法を示す図であり、図５から図９は、再配線基板を製造する段階を示す図である。図１０から図１２は、再配線された半導体チップを製造する段階を示す断面図である。そして、図１３から図２７は、再配線基板と再配線された半導体チップとを用いた積層チップパッケージを製造する段階を示す断面図である。図５から図２７を参照して、本発明の第１実施例に係る製造方法について説明する。一方、図面において、同じ参照符号は同じ構成要素を示す。
【００２０】
第１実施例の製造工程は、再配線基板を製造する段階と、再配線された半導体素子を製造する段階と、製造された再配線基板に複数個の半導体素子を３次元に積層する段階とに大別される。
まず、再配線基板を製造する段階は、図５に示すように、再配線原板４１を準備する段階から出発する。再配線原板４１は、半導体ウェーハ製造に用いられるシリコン原板であり、半導体素子が３次元に積層される素子実装領域４２と、素子実装領域４２を区分する基板切断領域４３とを含み、別の半導体製造工程が実施される前の状態で提供される。再配線原板４１を製造する時、既存の半導体素子製造装置を使用するために、半導体ウェーハと同じ直径、例えば、６インチまたは８インチの直径を有し、約６７５μｍから７２５μｍの厚みのシリコン原板を使用することが望ましい。
【００２１】
再配線原板４１の素子実装領域４２は、外部接続端子のファンイン（ｆａｎ−ｉｎ）、ファンアウト（ｆａｎ−ｏｕｔ）の有無に応じてサイズが決定され、素子実装領域４２を区分する基板切断領域４３は、写真工程で再配線原板４１上に表示する。
【００２２】
次の段階では、図６に示すように、再配線原板４１の上部面に金属下地層（ｕｎｄｅｒ ｂａｒｒｉｅｒ ｍｅｔａｌ；ＵＢＭ）４４を形成する。金属下地層４４は、よく知られているように、接着、拡散防止、メッキベースなどの機能を有し、無電解メッキ法、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）、蒸着（ｅｖａｐｏｒａｔｉｏｎ）または電気メッキ法で形成される。銅（Ｃｕ）、ニッケル（Ｎｉ）のような金属層の組合わせで金属下地層４４を形成することができ、必要に応じてその他の金属の多様な組合わせをが使うことができる。例えば、金属下地層４４は、チタニウム（Ｔｉ）またはクロム（Ｃｒ）を３００Å（３０ｎｍ）から３０００Å（３００ｎｍ）厚みに形成した後、銅（Ｃｕ）またはニッケル（Ｎｉ）を２０００Å（２００ｎｍ）から１５０００Å（１５００ｎｍ）厚みに形成する。
【００２３】
金属下地層４４の蒸着が完了すれば、図７に示すように、金属下地層４４上に第１絶縁層４５を形成する。第１絶縁層４５は、以後に実施される配線層の形成のために形成され、外部接続端子が接続されるべき部分は除去される。第１絶縁層４５は、熱応力を吸収し緩和する緩衝役割と、電気的な絶縁機能とを担当する。第１絶縁層４５に使われる物質は、主としてポリイミド、ポリベンゾオキサゾール（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ；ＰＢＯ）、ベンゾシクロブテン（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ；ＢＣＢ）、エポキシ類等が挙げられ、このような物質を再配線原板４１全面に塗布した後、外部接続端子が接続されるべき部分を除去すれば、第１絶縁層４５が形成される。これは、通常的なスピンコーティング（ｓｐｉｎ ｃｏａｔｉｎｇ）方法とフォト（ｐｈｏｔｏ）工程とを用いて行うことが可能であり、周知の事実であるから、詳細な説明は省約する。第１絶縁層４５の厚みは、約２μｍから５０μｍであり、約３００℃で約２時間硬化する。
【００２４】
第１絶縁層４５の形成後、図８に示すように、配線層４７が形成される。配線層４７は、積層されるべき半導体素子のチップパッドを再配置するための配線を提供する。
まず、第１絶縁層４５間に露出した金属下地層４４上に金浸漬（Ａｕ ｉｍｍｅｒｓｉｏｎ）工程を実施した後、金浸漬層４６と第１絶縁層４５上に所定のパターンに配線層４７を形成する。配線層４７を形成するために、まず、金浸漬層４７と第１絶縁層４５上にチタニウム／クロム（Ｔｉ／Ｃｒ）または銅／ニッケル（Ｃｕ／Ｎｉ）を数千Å（数百ｎｍ）厚みに金属下地層として形成し、感光膜を被覆し、所望のパターンを形成した後、銅／ニッケル（Ｃｕ／Ｎｉ）をメッキして、配線層４７を形成する。図示していないが、感光膜パターンの使用は、本発明が属する技術分野における通常の知識を有する者にとって自明である。配線層４７をメッキする時、メッキ電極として金属下地層が使用され、配線層４７の厚みは５μｍ程度である。
【００２５】
配線層４７を形成した後、図９に示すように、第２絶縁層４８を形成することによって、再配線基板４０の製造工程は完了する。第２絶縁層４８は、外部環境から配線層４７を保護する役割をし、配線層４７下の第１絶縁層４５と材質及び形成方法は同様である。すなわち、ポリイミドなどの物質を塗布した後、フォト工程を用いて一定部分を除去し、内部接続端子が接続されるべき基板パッド４９を形成する。第２絶縁層４８の厚みは、約２μｍから５０μｍであり、約３００℃で約２時間程硬化する。
このような再配線基板４０は、ウェーハレベルで製造された半導体素子を積層できる基板としての役割をし、且つ、従来のチップサイズパッケージで具現した再配線に対応する配線層４７が形成されている。
【００２６】
次に、再配線された半導体素子を製造する段階は、図１０に示すように、半導体ウェーハ５０の準備段階から出発する。半導体ウェーハ５０は、例えばシリコンのような半導体基板５１に形成されたチップパッド５２と保護膜５３を含む。チップパッド５２は、アルミニウム（Ａｌ）のような金属からなり、保護膜５３は、窒化膜のような物質で形成され、チップパッド５２を除いた半導体ウェーハ５０の全面を覆う。以上の半導体ウェーハ５０の構造は、一般的なウェーハと同様である。一方、図１０は、理解を助けるために、チップ切断領域５４を中心に、両側にそれぞれ１つのチップパッド５２が形成された半導体ウェーハ５０の一部を示すものであり、半導体ウェーハ５０全体の断面構造を示すものではない。
【００２７】
次に、図１１に示すように、チップパッド５２と電気的に連結する再配線層５５を保護層５３上に形成する。
まず、金属下地層をチップパッド５２と保護層５３上に形成する。金属下地層は、チタニウムまたはクロムを３００Å（３０ｎｍ）から３０００Å（３００ｎｍ）厚みに形成した後、銅またはニッケルを２０００Å（２００ｎｍ）から１５０００Å（１５００ｎｍ）厚みに形成する。次に、金属下地層上に再配線層５５を形成する。再配線層５５は、チップパッド５２の再配置のための配線パターンにあり、チップパッド５２と電気的に連結する。再配線層５５を形成するためには、まず、感光膜を被覆し、所望のパターンを形成した後、銅またはニッケルをメッキする。再配線層５５をメッキする時、メッキ電極として金属下地層が使用され、再配線層５５の厚みは５μｍ程度である。
メッキが完了すれば、感光膜パターンを除去し、再配線層５５の外側の金属下地層をエッチングする。したがって、再配線層５５の下部にのみ金属下地層が残存するようになる。
【００２８】
次いで、再配線層５５上に重合体層５６を形成する。再配線層５５上の重合体層５６は、再配線層５５を外部から保護する役割をし、再配線基板の絶縁層４５、４８と材質及び形成方法が同様である。すなわち、ポリイミドなどの物質を塗布した後、写真工程を用いて一定部分を除去し、再配線層５５の一部が外部に露出するように形成される。重合体層５６は、上述の絶縁層と同じ材質で形成され、厚みは、約２μｍから５０μｍであり、約３００℃で約２時間硬化する。
【００２９】
そして、重合体層５６間に露出した再配線層５５上にはんだボールと同じ内部接続端子５７が形成され、半導体ウェーハ５０の状態での半導体素子の製造が完了する。内部接続端子５７は、半導体素子と再配線基板を電気的に連結する手段として使用され、同時に、３次元に積層する時、半導体素子間を連結する電気的連結手段として使用される。
【００３０】
内部接続端子５７の望ましい一例は、はんだボールであるが、銅、金、ニッケルなどの金属バンプも使用することができる。金属バンプの場合、メッキ方法によって形成されるが、はんだボールはいろいろな方法によって形成できる。例えば、メッキ以外に、ボール配置（ｂａｌｌ ｐｌａｃｅｍｅｎｔ）、ステンシルプリンティング（ｓｔｅｎｃｉｌ ｐｒｉｎｔｉｎｇ）のように多様な方法を使用することができ、最終的にリフローを経てボールの形成を完了する。はんだボールの直径は、約４００μｍである。
【００３１】
最後に、図１２に示すように、切断手段６４を用いてウェーハのチップ切断領域５４に沿って切断することによって、チップ単位に分離された個別半導体素子６０が得られる。得られた個別半導体素子６０をウェーハレベルチップサイズパッケージとも言う。
【００３２】
上述の製造工程で製造された再配線基板と半導体素子を用いた積層チップパッケージの製造段階を説明する。上述のウェーハレベルで製造された半導体素子のうち、テスト工程を経て良品と判定された半導体素子のみを用いて積層チップパッケージの製造工程を実施する。
【００３３】
以下の説明においては、再配線基板に半導体素子が３次元に積層されるので、再配線基板上に積層される順序によって半導体素子を第１半導体素子、第２半導体素子、第３半導体素子とする。そして、第ｎ半導体素子（ｎ：自然数）の各構成要素にも「第ｎ」という用語を付けて、積層される他の半導体素子の構成要素と区別した。
【００３４】
また、再配線基板上の半導体素子のうち、最上部の半導体素子を除いて他の半導体素子は同じ構造を有するから、最上部の半導体素子を上部半導体素子と言い、上部半導体素子の下の半導体素子をすべて下部半導体素子と言う。
まず、図１３に示すように、再配線基板４０上に第１金属壁７１を形成する段階が実施される。すなわち、第１金属壁７１を形成するために、再配線基板４０上に金属下地層７２を形成した後、基板切断領域４３に沿って所定の厚みに第１金属壁７１を形成する。金属下地層７２は、チタニウムまたはクロムを３００Å（３０ｎｍ）から３０００Å（３００ｎｍ）厚みに形成した後、銅またはニッケルを２０００Å（２００ｎｍ）から１５０００Å（１５００ｎｍ）厚みに形成し、次いで、電気メッキで銅またはニッケルを２０μｍから１５０μｍの厚みに形成して、第１金属壁７１を形成する。そして、第１金属壁７１の外側の金属下地層は除去する。
【００３５】
一方、金属壁は、再配線基板に半導体素子を実装した後に実施される裏面研磨工程において裏面研磨の基準を提供し、積層される半導体素子で発生する熱を外部に放出する役割をし、且つ、積層された半導体素子を保護するカバーとしての役割も担当する。
【００３６】
次に、図１４に示すように、第１半導体素子６０ａを再配線基板４０に実装する段階が実施される。再配線基板の基板パッド４９に第１半導体素子の第１内部接続端子５７ａをフリップチップボンディングさせ、再配線基板４０に第１半導体素子６０ａを実装する。
【００３７】
次に、図１５に示すように、アンダフィルする段階が実施される。再配線基板４０と第１半導体素子６０ａのフリップチップボンディング部分を外部環境から保護するために、アンダフィル方法で液状の成形樹脂を注入して、第１充填層８１を形成する。この際、フリップチップボンディングされた第１半導体素子６０ａと比べて第１金属壁７１が下にあるため、第１金属壁７１は第１充填層８１に封着される。
【００３８】
アンダフィル工程が完了した後、図１６に示すように、パッケージ厚みを最小化するために、第１半導体素子６０ａの裏面を研磨する工程が実施される。裏面研磨では、第１金属壁７１と第１半導体素子６０ａの裏面とが同一面となるように、第１半導体素子６０ａの裏面と第１充填層８１とを研磨する。裏面研磨方法としては、スピンエッチング（ｓｐｉｎ ｅｔｃｈｉｎｇ）、乾燥式エッチング（ｄｒｙ ｅｔｃｈｉｎｇ）、化学的機械的研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）方法が使われる。
第１半導体素子６０ａの裏面研磨は、製造されたパッケージ厚みを薄形化するために、ならびに第１半導体素子６０ａに貫通孔を容易に形成するために実施される。
【００３９】
次に、図１７に示すように、第１半導体素子に貫通孔５８ａを形成する。第１内部接続端子５７ａが形成された第１再配線層５５ａ上の第１半導体基板５１ａを除去して、貫通孔５８ａを形成する。貫通孔５８ａは、乾燥式エッチングまたは湿式エッチング方法で形成する。貫通孔５８ａの内径は、１０μｍから１００μｍ程度である。
次に、図１８に示すように、第１半導体素子の貫通孔５８ａに第１導電性充填物５９ａを充填する。電気メッキにより貫通孔５８ａに銅またはニッケルのような第１導電性充填物５９ａを充填する。
【００４０】
次に、図１９に示すように、第１半導体素子６０ａ上に第１放熱金属層７３を形成する。すなわち、第１半導体素子６０ａ、第１充填層８１及び第１金属壁７１上に金属下地層７４を形成した後、さらに金属下地層７２上に所定の厚みに第１放熱金属層７３を形成する。金属下地層７２は、チタニウムまたはクロムを３００Å（３０ｎｍ）から３０００Å（３００ｎｍ）厚みに形成した後、、銅またはニッケルを２０００Å（２００ｎｍ）から１５０００Å（１５００ｎｍ）厚みに形成し、次いで、電気メッキにより銅またはニッケルを３μｍから５０μｍの厚みに形成して放熱金属層７３を形成する。この際、第１導電性充填物５９ａが露出した部分を除いた部分、例えば、第１半導体素子６０ａの裏面、第１充填層８１及び第１金属壁７１は電気的に絶縁されているため、第１導電性充填物５９ａが充填された部分の外側の第１放熱金属層７３の一部のみが除去される。
【００４１】
次いで、図２０に示すように、第１放熱金属層７３上に第２金属壁７５を形成する段階が実施され、第１金属壁７１を形成する段階と同一に実施される。第２金属壁７５は、第１金属壁７１上の第１放熱金属層７３上に形成される。参照符号７６は、第２金属壁を形成するための金属下地層を指す。
【００４２】
次に、図２１に示したように、第２半導体素子６０ｂを実装する段階が実施される。第２半導体素子６０ｂを実装する段階は、第１半導体素子６０ａを実装する段階と同様である。この際、第２内部接続端子５７ｂは、第１導電性充填物５９ａ上の第１放熱金属層７３にフリップチップボンディングされる。そして、第２充填層８２を形成し、第２半導体素子１６０ｂの裏面と第２充填層８２とを研磨する段階が実施される。
【００４３】
次に、図２２に示すように、第３半導体素子６０ｃを実装する段階を実施することによって、半導体素子の積層段階は完了する。第３半導体素子６０ｃを実装する段階は、第１半導体素子６０ａを実装する段階と比較して、第３内部接続端子１５７ｃを第２半導体素子の第２導電性充填物５７ｂにフリップチップボンディングした後、第３充填層８３を形成し、第３半導体素子６０ｃの裏面を研磨する工程まで実施する。もちろん、第３半導体素子６０ｃに第４半導体素子を積層する場合、第１半導体素子を実装する段階と同様に工程を実施すればよい。
【００４４】
すなわち、積層された半導体素子のうち上部半導体素子を除いて下部半導体素子は、第１半導体素子６０ａを実装する段階と同じ段階で積層され、上部半導体素子に対してフリップチップボンディングする段階、アンダフィル段階及び裏面研磨段階まで実施される。本実施例では第１及び第２半導体素子６０ａ、６０ｂが下部半導体素子であり、第３半導体素子６０ｃが上部半導体素子である。
【００４５】
次に、図２３に示すように、第３半導体素子６０ｃ上にカバー金属層７５を形成する。第３半導体素子６０ｃ上に金属下地層７６を形成した後、金属下地層７６上に所定の厚みにカバー金属層７５を形成する。すなわち、金属下地層７６は、チタニウムまたはクロムを３００Å（３０ｎｍ）から３０００Å（３００ｎｍ）厚みに形成した後、銅またはニッケルを２０００Å（２００ｎｍ）から１５０００Å（１５００ｎｍ）厚みに形成し、次いで、電気メッキにより銅またはニッケルを２０μｍから１５０μｍ厚みに形成してカバー金属層７５を形成する。
【００４６】
次に、個別素子を分離するための２段階の切断工程と湿式エッチング工程が順に実施される。
まず、図２４に示すように、再配線基板の基板切断領域４３に沿って第１金属壁７１の下の第１絶縁層４５と第２絶縁層４８間まで１次切断する。湿式エッチング工程でエッチング液により、カバー金属層７５と切断された面に露出した金属層とが損傷されることを防止するために、金浸漬工程が実施される。参照符号６１は、金浸漬層を指す。
【００４７】
次いで、図２５に示すように、１次切断された部分に沿って所定の深さに再配線原板４１まで２次切断する段階が実施される。
図２６に示すように、第１絶縁層４５の下の金属下地層（図２５の４４）と再配線原板（図２５の４１）を湿式エッチングで除去して、個別素子６２に分離する。
この際、湿式エッチングにおいて、第１絶縁層４５間に充填された配線層４７は、下の金浸漬層４６により保護される。
【００４８】
一方、積層された半導体素子外側を囲む金属壁と、放熱金属層及びカバー金属層とが金属カバー７０を形成する。
このように再配線基板の第１絶縁層４５と第２絶縁層４８間まで１次切断する理由は、湿式エッチング工程でのエッチング液により、切断された面に露出した金属層が損傷されることを抑制するための金浸漬工程を実施するためである。また、所定の深さに再配線原板４１まで２次切断する理由は、再配線基板の再配線原板４１と金属下地層４４を選択的にエッチングする湿式エッチング工程を実施することによって、再配線基板４０に形成された半製品状態の積層チップパッケージを個別素子６２に分離するためである。
【００４９】
最後に、図２７に示すように、第１絶縁層４５間に露出した配線層４７にはんだボールのような外部接続端子９０を形成することによって、積層チップパッケージ１００が得られる。外部接続端子９０は、半導体素子の内部接続端子と材質及び形成方法が同様である。
【００５０】
したがって、第１実施例によれば、ウェーハレベルで製造された半導体素子６０ａ、６０ｂ、６０ｃに形成された導電性充填物をもって、積層される半導体素子６０ａ、６０ｂ、６０ｃ間の電気的連結を具現できるので、ウェーハレベルで製造された半導体素子６０ａ、６０ｂ、６０ｃを積層して、積層チップパッケージ１００を具現できる。
【００５１】
本発明の第１実施例による積層チップパッケージ１００は、ウェーハレベルで製造された半導体素子のうち良品と判定された半導体素子６０ａ、６０ｂ、６０ｃを使用するので、積層される半導体素子の不良による積層チップパッケージの不良を最小化できる。
【００５２】
第１半導体素子６０ａと再配線基板４０との間、ならびに第１から第３半導体素子６０ａ、６０ｂ、６０ｃ間には、各々充填層が形成されるので、第１から第３半導体素子６０ａ、６０ｂ、６０ｃの重合体層の厚みが薄いことにより生ずる電気的特性の劣化を充填層が補完し、電気的特性が低下することを抑制できる。しかも、積層された半導体素子６０ａ、６０ｂ、６０ｃ間に放熱金属層が介在しているので、積層チップパッケージ１００で発生する熱を效果的に外部に放出させて、電気的特性を向上させることができる。また、放熱金属層を接地層として利用できるので、積層チップパッケージ１００の電気的特性をより一層向上させることができる。
一方、本発明の第１実施例では、ファンインタイプの積層チップパッケージを例示したが、ファンアウトタイプでも積層チップパッケージの具現が可能であり、ファンアウトタイプの積層チップパッケージは、第２実施例で後述する。
【００５３】
図２８から図３５は、本発明の第２実施例に係るウェーハレベル積層チップパッケージ及びその製造方法を示す断面図である。本実施例の特徴は、再配線基板に半導体素子を３次元に積層した後、金属壁を形成することでなく、個別素子に分離した後、金属カバーで覆う過程を含むという点と、ファンアウトを具現できる再配線基板を使用するという点である。
【００５４】
まず、再配線基板及び半導体素子を製造する段階は、第１実施例と同様に実施されるので、詳細な説明を省略し、再配線基板と半導体素子を用いた積層チップパッケージの製造段階を説明する。もちろん、上述のウェーハレベルで製造された半導体素子のうち、テスト工程を経て良品と判定された半導体素子のみを用いて積層チップパッケージの製造工程を実施する。
【００５５】
図２８に示すように、第１半導体素子１６０ａを再配線基板１４０に実装する段階が実施される。再配線基板１４０の基板パッド１４９に第１半導体素子の第１内部接続端子１５７ａをフリップチップボンディングさせて、再配線基板１４０に第１半導体素子１６０ａを実装する。
この際、ファンアウトを具現できるように、外部接続端子が接続されるべき配線層１４７部分は、第１半導体素子１６０ａの外側、すなわち基板切断領域１４３側に形成されている。
【００５６】
次に、図２９に示すように、アンダフィルする段階が実施される。再配線基板１４０と第１半導体素子１６０ａのフリップチップボンディング部分を外部環境から保護するために、アンダフィル方法で液状の成形樹脂を注入して、第１充填層１８１を形成する。
【００５７】
アンダフィル工程が完了した後、パッケージ厚みを最小化するために、第１半導体素子１６０ａの裏面と第１充填層１８１とを研磨する工程が実施される。研磨工程が実施された後の第１半導体素子１６０ａは、２０μｍから１５０μｍの厚みを有する。
【００５８】
次に、図３０に示すように、第１半導体素子１６０ａに貫通孔１５８ａを形成し、貫通孔１５８ａに第１導電性充填物１５９ａを充填する段階が実施される。すなわち、第１内部接続端子１５７ａが形成された第１再配線層１５５ａ上の第１半導体基板１５１ａを除去して、貫通孔１５８ａを形成する。貫通孔１５８ａは、乾式エッチング又は湿式エッチング方法で形成する。貫通孔１５８ａの内径は、１０μｍから１００μｍ程度である。そして、電気メッキで貫通孔１５８ａに第１導電性充填物１５９ａを充填する。
【００５９】
次に、図３１に示すように、第２半導体素子１６０ｂを実装する段階が実施される。第２半導体素子１６０ｂを実装する段階は、第１半導体素子１６０ａを実装する段階と同様である。この際、第２内部接続端子１５７ｂは、第１導電性充填物１５９ａ上にフリップチップボンディングされる。
【００６０】
次に、図３２に示すように、第３半導体素子１６０ｃを実装する段階を実施することによって、半導体素子の積層段階は完了する。第３半導体素子１６０ｃを実装する段階は、第３半導体素子１６０ｃをフリップチップボンディングした後、第３半導体素子１６０ｃの裏面を研磨する工程まで実施する。もちろん、第３半導体素子１６０ｃに第４半導体素子を積層する場合、第３導電性充填物を形成する工程まで実施される。
【００６１】
すなわち、積層された半導体素子のうち上部半導体素子を除いた下部半導体素子は、第１半導体素子１６０ａを実装する段階と同様の段階で積層され、上部半導体素子に対してフリップチップボンディングする段階、アンダフィル段階及び裏面研磨段階まで実施される。本実施例では、第１及び第２半導体素子１６０ａ、１６０ｂが下部半導体素子であり、第３半導体素子１６０ｃが上部半導体素子である。
【００６２】
次に、個別素子を分離するための切断段階が実施される。
まず、図３３に示すように、再配線基板の基板切断領域１４３に沿って所定の深さに再配線原板１４１まで切断する段階が実施される。この際、第１実施例では、２段階で切断工程を進行したが、第２実施例において再配線原板１４１まで切断した理由は、切断面に露出する金属層は、後続工程で除去する金属下地層１４４だけが露出するからである。
続いて、図３４に示すように、第１絶縁層１４５の下の金属下地層（図３３の１４４）と再配線原板（図３３の１４１）を湿式エッチングで除去して、個別素子１６２に分離する。
【００６３】
最後に、図３５に示すように、再配線基板１４０の下部面を除いた個別素子の外側面を覆う金属カバー１７０を取付けた後、第１絶縁層１４５間に露出した配線層１４７にはんだボールのような外部接続端子１９０を形成することによって、積層チップパッケージ２００が得られる。
【００６４】
本発明は、本発明の技術的思想から逸脱することなく、他の種々の形態で実施することができる。前述の実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例のみに限定して狭義に解釈されるべきものではなく、本発明の精神と特許請求の範囲内で、いろいろと変更して実施することができるものである。
【００６５】
【発明の効果】
以上説明したように、本発明によれば、ウェーハレベルで製造された半導体素子に形成された導電性充填物をもって、積層される半導体素子間の電気的連結を具現できるので、ウェーハレベルで製造された半導体素子を積層して積層チップパッケージを具現できる。
【００６６】
本発明による積層チップパッケージは、ウェーハレベルで製造された半導体素子のうち良品と判定された半導体素子を使用するので、積層される半導体素子の不良による積層チップパッケージの不良を最小化して、積層チップパッケージの収率を向上させることができる。
【００６７】
第１半導体素子と再配線基板との間、ならびに第１から第３半導体素子の間には、それぞれ充填層が形成されるので、第１から第３半導体素子の重合体層の厚みが薄いことにより生ずる電気的特性の低下を充填層が補完し、電気的特性が低下することを抑制できる。さらに、積層された半導体素子間に放熱金属層が介在しているので、積層チップパッケージで発生する熱を效果的に外部に放出させて、電気的特性を向上させることができる。また、放熱金属層を接地層として利用できるので、積層チップパッケージの電気的特性をより一層向上させることができる。
【００６８】
そして、半導体素子を再配線基板に積層して積層チップパッケージを具現するので、再配線基板に形成された配線層をどのように形成するかによって、ファンインとともにファンアウトを具現できる。
【図面の簡単な説明】
【図１】従来の半導体ウェーハを概約的に示す平面図である。
【図２】図１のＡ部分を拡大して示す平面図である。
【図３】従来のウェーハ状態で製造されたチップサイズパッケージを示す平面図である。
【図４】従来の再配置ウェーハレベルチップサイズパッケージを示す断面図である。
【図５】本発明の第１実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板を製造する段階を説明するための平面図である。
【図６】本発明の第１実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板を製造する段階を説明するための断面図である。
【図７】本発明の第１実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板を製造する段階を説明するための断面図である。
【図８】本発明の第１実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板を製造する段階を説明するための断面図である。
【図９】本発明の第１実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板を製造する段階を説明するための断面図である。
【図１０】本発明の第１実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線された半導体素子を製造する段階を説明するための断面図である。
【図１１】本発明の第１実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線された半導体素子を製造する段階を説明するための断面図である。
【図１２】本発明の第１実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線された半導体素子を製造する段階を説明するための断面図である。
【図１３】本発明の第１実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図１４】本発明の第１実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図１５】本発明の第１実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図１６】本発明の第１実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図１７】本発明の第１実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図１８】本発明の第１実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図１９】本発明の第１実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図２０】本発明の第１実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図２１】本発明の第１実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図２２】本発明の第１実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図２３】本発明の第１実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図２４】本発明の第１実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図２５】本発明の第１実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図２６】本発明の第１実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図２７】本発明の第１実施例によるウェーハレベル積層チップパッケージの製造方法において、再配線基板と再配線された半導体素子とを用いた積層チップパッケージを製造する段階を説明するための断面図である。
【図２８】本発明の第２実施例によるウェーハレベル積層チップパッケージの製造方法を説明するための断面図である。
【図２９】本発明の第２実施例によるウェーハレベル積層チップパッケージの製造方法を説明するための断面図である。
【図３０】本発明の第２実施例によるウェーハレベル積層チップパッケージの製造方法を説明するための断面図である。
【図３１】本発明の第２実施例によるウェーハレベル積層チップパッケージの製造方法を説明するための断面図である。
【図３２】本発明の第２実施例によるウェーハレベル積層チップパッケージの製造方法を説明するための断面図である。
【図３３】本発明の第２実施例によるウェーハレベル積層チップパッケージの製造方法を説明するための断面図である。
【図３４】本発明の第２実施例によるウェーハレベル積層チップパッケージの製造方法を説明するための断面図である。
【図３５】本発明の第２実施例によるウェーハレベル積層チップパッケージの製造方法を説明するための断面図である。
【符号の説明】
４０、１４０ 再配線基板
４１、１４１ 再配線原板
４３、１４３ 基板切断領域
４５、１４５ 第１絶縁層
４７、１４７ 配線層
４８ 第２絶縁層
４９、１４９ 基板パッド
５０ 半導体ウェーハ
５１、１５１ 半導体基板
５２ チップパッド
５３ 保護膜
５５、１５５ 再配線層
５６ 重合体層
５７、１５７ 内部接続端子
５９ａ 第１導電性充填物
５９ｂ 第２導電性充填物
６０ 半導体素子
６０ａ、１６０ａ 第１半導体素子
６０ｂ、１６０ｂ 第２半導体素子
６０ｃ、１６０ｃ 第３半導体素子
７０、１７０ 金属カバー
７１ 第１金属壁
７３ 放熱金属層
７５ カバー金属層
８１ 第１充填層
８２ 第２充填層
８３ 第３充填層
９０、１９０ 外部接続端子
１００、２００ 積層チップパッケージ

Claims (16)

  1. （Ａ）第１絶縁層、第１絶縁層上に所定のパターンに形成された配線層、前記第１絶縁層及び配線層上に形成された第２絶縁層、ならびに前記第２絶縁層の間に露出し前記配線層と連結された基板パッドを有する再配線基板と、
    （Ｂ）再配線基板上に３次元に積層された少なくとも一つの下部半導体素子であって、
    第１半導体基板、前記第１半導体基板に形成された第１保護膜の間に露出する複数の第１チップパッド、第１保護膜上に所定のパターンに形成され前記第１チップパッドと電気的に連結される第１再配線層、前記第１保護膜及び第１再配線層上に形成され、前記基板パッドに対応して前記第１再配線層の一部が露出するように第１接続孔が形成されている重合体層、前記第１接続孔に露出した前記第１再配線層に形成されて電気的に連結されている第１内部接続端子、ならびに前記第１接続孔に露出した第１再配線層上の前記第１半導体基板を貫通して形成された孔に充填されている導電性充填物を有する下部半導体素子と、
    （Ｃ）前記再配線基板に積層された最上部の前記下部半導体素子の導電性充填物上にフリップチップボンディングされ再配線された上部半導体素子であって、
    第２半導体基板、前記第２半導体基板に形成された第２保護膜の間に露出する複数の第２チップパッド、第２保護膜上に所定のパターンに形成され前記第２チップパッドと電気的に連結される第２再配線層、前記第２保護膜及び第２再配線層上に形成され、前記導電性充填物に対応して前記第２再配線層の一部が露出するように第２接続孔が形成されている重合体層、ならびに前記第２接続孔に露出した前記第２再配線層に接合され前記導電性充填物にフリップチップボンディングされる第２内部接続端子を有する上部半導体素子と、
    （Ｄ）前記再配線基板上に積層された下部及び上部半導体素子間に充填され、内部接続端子を保護する充填層と、
    （Ｅ）前記再配線基板の第１絶縁層が形成された面を除いて前記下部半導体素子、前記上部半導体素子及び前記再配線基板を覆う金属カバーと、
    （Ｆ）前記再配線基板の第１絶縁層間に露出した前記配線層に形成されて電気的に連結される外部接続端子とを備え、
    前記下部半導体素子のうち前記再配線基板上の前記下部半導体素子は、前記第１内部接続端子が前記再配線基板の基板パッドにフリップチップボンディングされ、
    前記下部半導体素子は、相対的に下に配置される下部半導体素子の導電性充填物上に相対的に上に配置される下部半導体素子の第１内部接続端子がフリップチップボンディングされ、３次元に積層されることを特徴とするウェーハレベル積層チップパッケージ。
  2. 前記充填層は、
    前記再配線基板と前記下部半導体素子との間に充填され、前記再配線基板にフリップチップボンディングされた前記第１内部接続端子を保護する第１充填層と、
    積層された前記下部半導体素子の間に充填され、前記下部半導体素子を連結する前記第１内部接続端子を保護する第２充填層と、
    前記下部半導体素子と前記上部半導体素子との間に充填され、前記上部半導体素子の第２内部接続端子を保護する第３充填層と、
    を有することを特徴とする請求項１に記載のウェーハレベル積層チップパッケージ。
  3. 前記導電性充填物が隔離されるように、前記下部半導体素子及び前記導電性充填物上には前記金属カバーと連結される放熱金属層が形成されていることを特徴とする請求項２に記載のウェーハレベル積層チップパッケージ。
  4. 前記導電性充填物上に形成された放熱金属層に前記下部半導体素子及び前記上部半導体素子の第１及び第２内部接続端子がフリップチップボンディングされることを特徴とする請求項３に記載のウェーハレベル積層チップパッケージ。
  5. 前記放熱金属層は、チタニウムまたはクロムを数百ｎｍ厚み以下に形成した後、銅またはニッケルを数百ｎｍから数μｍ厚みに形成したメッキ層であることを特徴とする請求項４に記載のウェーハレベル積層チップパッケージ。
  6. 前記金属カバーは、前記下部半導体素子の外側の再配線基板上に形成された第１金属壁と、第１金属壁上の放熱金属層上に各々形成された第２金属壁と、前記第２金属壁及び上部半導体素子上に形成されたカバー金属層とを有することを特徴とする請求項５に記載のウェーハレベル積層チップパッケージ。
  7. 前記第１金属壁及び前記第２金属壁は、銅またはニッケルを２０μｍから１５０μｍ厚みに形成したメッキ層であることを特徴とする請求項６に記載のウェーハレベル積層チップパッケージ。
  8. （ａ）チップパッドが再配置される再配線層に接続された内部接続端子を有する第１半導体素子及び第２半導体素子を準備する段階と、
    （ｂ）前記第１半導体素子及び前記第２半導体素子が３次元に積層される素子実装領域と前記素子実装領域を区分する基板切断領域とを有する再配線原板、前記素子実装領域の上部面に形成され複数のパッド孔が形成された第１絶縁層、前記パッド孔に充填され第１絶縁層上に所定のパターンに形成された配線層、前記第１絶縁層及び配線層上に形成された第２絶縁層、ならびに前記第２絶縁層の間に露出し前記配線層と連結される基板パッドを備える再配線基板を準備する段階と、
    （ｃ）前記再配線基板の前記基板切断領域に沿って所定の高さに第１金属壁を形成する段階と、
    （ｄ）前記第１金属壁の間の前記素子実装領域に形成された基板パッドに前記第１半導体素子の第１内部接続端子をフリップチップボンディングする段階と、
    （ｅ）前記第１半導体素子及び前記再配線基板の間のフリップチップボンディング部分を保護するために、液状の成形樹脂を充填して第１充填層を形成する段階と、
    （ｆ）前記第１金属壁の上部面が露出するように、前記第１半導体素子の裏面、ならびに前記第１充填層を研磨する段階と、
    （ｇ）再配線層上に孔を形成し、前記孔に導電性充填物を充填する段階と、
    （ｈ）第１金属壁上に前記第１金属壁の厚みに対応するように第２金属壁を形成する段階と、
    （ｉ）前記第２半導体素子の第２内部接続端子を導電性充填物上にフリップチップボンディングする段階と、
    （ｊ）前記第１半導体素子及び前記第２半導体素子の間のフリップチップボンディング部分を保護するために、液状の成形樹脂を充填して第２充填層を形成する段階と、
    （ｋ）前記第２金属壁の上部面が露出するように、前記第２半導体素子の裏面、ならびに前記第２充填層を研磨する段階と、
    （ｌ）前記再配線基板の基板切断領域に沿って前記第２金属壁から所定の深さの前記再配線原板まで切断する段階と、
    （ｍ）前記再配線原板をエッチングして個別素子に分離する段階と、
    （ｎ）前記個別素子の配線基板のパッド孔に充填された前記配線層に外部接続端子を形成する段階と、
    を含むことを特徴とするウェーハレベル積層チップパッケージの製造方法。
  9. 前記（ａ）段階の前記第１半導体素子及び前記第２半導体素子を準備する段階は各々、
    （ａ１）半導体基板に形成された保護膜の間に露出する複数のチップパッドを有する半導体ウェーハを準備する段階と、
    （ａ２）所定のパターンを有し前記チップパッドと電気的に連結される再配線層を保護膜上に形成する段階と、
    （ａ３）前記保護膜及び再配線層上に重合体層を形成する段階と、
    （ａ４）前記重合体層の間に露出した前記再配線層の一部に内部接続端子を形成する段階と、
    を含むことを特徴とする請求項８に記載のウェーハレベル積層チップパッケージの製造方法。
  10. 前記（ｂ）段階は、
    （ｂ１）複数の素子実装領域、ならびに前記素子実装領域を区分する基板切断領域を有するシリコン材質の再配線原板を準備する段階と、
    （ｂ２）再配線原板上に前記第１絶縁層を形成する段階と、
    （ｂ３）所定のパターンを有し、前記第１絶縁層の間に露出したパッド孔に充填されるように前記第１絶縁層上に前記配線層を形成する段階と、
    （ｂ４）前記第１絶縁層及び前記配線層上に前記第２絶縁層を形成する段階と、
    （ｂ５）前記第２絶縁層の間に前記配線層の一部が露出するように前記基板パッドを形成する段階と、
    を含むことを特徴とする請求項８に記載のウェーハレベル積層チップパッケージの製造方法。
  11. 前記（ｃ）段階は、
    （ｃ１）前記基板パッドの外側の第２絶縁層上に金属下地層を形成する段階と、
    （ｃ２）基板切断領域上の前記金属下地層に沿って所定の高さに前記第１金属壁を形成する段階と、
    を含むことを特徴とする請求項８に記載のウェーハレベル積層チップパッケージの製造方法。
  12. 前記第１金属壁を形成する段階は、銅またはニッケルを２０μｍから１５０μｍの厚みにメッキする段階であることを特徴とする請求項１１に記載のウェーハレベル積層チップパッケージの製造方法。
  13. 前記（ｈ）段階は、
    （ｈ１）前記導電性充填物が隔離されるように前記第１半導体素子、前記第１充填層及び前記第１金属壁上に放熱金属層を形成する段階と、
    （ｈ２）前記第１金属壁上の放熱金属層上に前記第２金属壁を形成する段階と、
    を含むことを特徴とする請求項８に記載のウェーハレベル積層チップパッケージの製造方法。
  14. 前記（ｉ）段階で前記第２半導体素子の第２内部接続端子は、前記導電性充填物上の放熱金属層上にフリップチップボンディングされることを特徴とする請求項１３に記載のウェーハレベル積層チップパッケージの製造方法。
  15. 前記（ｌ）段階は、
    （ｌ１）前記再配線基板の基板切断領域に沿って前記第２金属壁から所定の深さの前記再配線基板の絶縁層まで１次切断する段階と、
    （ｌ２）カバー金属層、ならびに切断された面に露出した金属層を保護するために、金浸漬を行う段階と、
    （ｌ３）前記１次切断された部分に沿って所定の深さに前記再配線原板まで２次切断する段階と、
    を含むことを特徴とする請求項８に記載のウェーハレベル積層チップパッケージの製造方法。
  16. （ａ）チップパッドが再配置される再配線層に接続された内部接続端子を有する第１半導体素子及び第２半導体素子を準備する段階と、
    （ｂ）前記第１半導体素子及び前記第２半導体素子が３次元に積層される素子実装領域と前記素子実装領域を区分する基板切断領域とを有する再配線原板、前記素子実装領域の上部面に形成され複数のパッド孔が形成された第１絶縁層、前記パッド孔に充填され第１絶縁層上に所定のパターンに形成された配線層、前記第１絶縁層及び配線層上に形成された第２絶縁層、ならびに前記第２絶縁層の間に露出し前記配線層と連結される基板パッドを有する再配線基板を準備する段階と、
    （ｃ）前記再配線基板の基板パッドに前記第１半導体素子の第１内部接続端子をフリップチップボンディングする段階と、
    （ｄ）前記第１半導体素子及び前記再配線基板の間のフリップチップボンディング部分を保護するために、液状の成形樹脂を充填して第１充填層を形成する段階と、
    （ｅ）所定の深さに前記第１半導体素子の裏面、ならびに前記第１充填層を共に研磨する段階と、
    （ｆ）前記第１内部接続端子が接続された再配線層上に孔を形成し、前記孔に導電性充填物を充填する段階と、
    （ｇ）前記第２半導体素子の第２内部接続端子を前記第１半導体素子の導電性充填物上にフリップチップボンディングする段階と、
    （ｈ）前記第１半導体素子及び前記第２半導体素子の間のフリップチップボンディング部分を保護するために、液状の成形樹脂を充填して第２充填層を形成する段階と、
    （ｉ）所定の深さに前記第２半導体素子の裏面、ならびに前記第２充填層を研磨する段階と、
    （ｊ）前記再配線基板の基板切断領域に沿って前記第２充填層から所定の深さの再配線原板まで切断する段階と、
    （ｋ）前記再配線原板をエッチングして個別素子に分離する段階と、
    （ｌ）前記再配線基板の第１絶縁層が形成された面を除いて前記個別素子の外側面を金属カバーで覆う段階と、
    （ｍ）前記再配線基板のパッド孔に充填された前記配線層に外部接続端子を形成する段階と、
    を含むことを特徴とするウェーハレベル積層チップパッケージの製造方法。
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