KR101640076B1 - 웨이퍼 레벨의 칩 적층형 패키지 및 이의 제조 방법 - Google Patents

웨이퍼 레벨의 칩 적층형 패키지 및 이의 제조 방법 Download PDF

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Abstract

본 발명은 웨이퍼 레벨의 칩 적층형 패키지에 관한 것으로서, 더욱 상세하게는 복수의 반도체 칩을 전기적 신호 교환 가능하게 적층하고, 각 칩의 신호 입출력을 위하여 재배선층을 채택한 새로운 구조의 칩 적층형 패키지 및 이의 제조 방법에 관한 것이다.
즉, 본 발명은 웨이퍼 레벨의 제1반도체 칩에 보다 작은 크기를 갖는 제2반도체 칩을 전도성 범프를 매개로 전기적 신호 교환 가능하게 적층하고, 각 반도체 칩의 신호 입출력을 위하여 두꺼운 기판 대신 재배선층을 채택함으로써, 칩 적층형 패키지를 보다 작은 크기(compact scale)로 제조할 수 있을 뿐만아니라, 열방출 수단을 부가하여 열방출 효과를 극대화시킬 수 있는 웨이퍼 레벨의 칩 적층형 패키지 및 이의 제조 방법을 제공하고자 한 것이다.

Description

웨이퍼 레벨의 칩 적층형 패키지 및 이의 제조 방법{STACKED CHIP PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 웨이퍼 레벨의 칩 적층형 패키지에 관한 것으로서, 더욱 상세하게는 복수의 반도체 칩을 전기적 신호 교환 가능하게 적층하고, 각 칩의 신호 입출력을 위하여 재배선층을 채택한 새로운 구조의 칩 적층형 패키지 및 이의 제조 방법에 관한 것이다.
반도체 집적회로의 패키징 기술중 3차원 적층 기술은 전자소자의 크기를 줄이는 동시에 실장 밀도를 높이며 그 성능을 향상시킬 수 있는 목표를 두고 개발되어 왔으며, 이러한 3차원 적층 패키지는 동일한 기억 용량의 칩을 복수개 적층한 패키지로서, 이를 통상 적층 칩 패키지(Stack Chip Package)라 한다.
적층 칩 패키지의 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있고, 또한 대량 생산 등의 잇점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다.
즉, 기존의 적층 칩 패키지는, 기판의 칩부착영역에 복수개의 칩이 적층 부착된 상태에서, 각 칩의 본딩패드와 기판의 전도성회로패턴간이 와이어로 통전 가능하게 연결된 구조로 제조됨에 따라, 와이어 본딩을 위한 공간이 필요하고, 또한 와이어가 연결되는 기판의 회로패턴 면적이 필요하여, 결국 반도체 패키지의 크기가 증가되는 단점이 있다.
이러한 단점을 해소하고자, 반도체 칩내에 관통 실리콘 비아(Through silicon via, TSV)를 형성하고, 이 관통 실리콘 비아에 의하여 다수의 칩들이 물리적 및 전기적으로 연결되며 적층됨으로써, 보다 작은 크기를 구현할 수 있는 칩 적층형 패키지가 제조되고 있다.
그러나, 각 칩에 관통 실리콘 비아를 형성하는 공정이 복잡하여 제조 공정수 증가 및 제조 비용 증가를 초래하는 단점이 있다.
이에, 보다 간단하면서 강건한 구조를 가지는 동시에 보다 컴팩트한 크기를 갖는 새로운 구조의 칩 적층형 패키지가 요구되고 있다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 웨이퍼 레벨의 제1반도체 칩에 보다 작은 크기를 갖는 제2반도체 칩을 전도성 범프를 매개로 전기적 신호 교환 가능하게 적층하고, 각 반도체 칩의 신호 입출력을 위하여 두꺼운 기판 대신 재배선층을 채택함으로써, 칩 적층형 패키지를 보다 작은 크기(compact scale)로 제조할 수 있을 뿐만아니라, 열방출 수단을 부가하여 열방출 효과를 극대화시킬 수 있는 웨이퍼 레벨의 칩 적층형 패키지 및 이의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예에 따른 웨이퍼 레벨의 칩 적층형 패키지는: 제1반도체 칩과; 상기 제1반도체 칩의 본딩패드 중 일부에 도전 가능하게 접합되는 제1전도성 범프와; 제2전도성 범프가 본딩패드에 접합된 제2반도체 칩과; 상기 제1반도체 칩의 본딩패드 중 나머지에 제2전도성 범프가 접합되어 제2반도체 칩이 제1반도체 칩과 도전 가능하게 적층된 상태에서 제2반도체 칩 및 제1전도성 범프를 봉지하는 몰딩 컴파운드 수지와; 상기 제1전도성 범프와 도전 가능하게 연결되면서 몰딩 컴파운드 수지의 표면에 걸쳐 재배선 공정에 의하여 형성되는 재배선층과; 상기 재배선층의 표면을 통해 노출된 전도성패드에 융착되는 입출력단자; 를 포함하여 구성된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예에 따른 웨이퍼 레벨의 칩 적층형 패키지 제조 방법은: ⅰ) 웨이퍼 상태의 제1반도체 칩을 제공하는 단계와; ⅱ) 상기 제1반도체 칩의 본딩패드 중 일부에 제1전도성 범프를 도전 가능하게 접합하는 단계와; ⅲ) 제2전도성 범프가 본딩패드에 미리 접합된 제2반도체 칩을 제공하는 단계와; ⅳ) 상기 제2전도성 범프를 제1반도체 칩의 본딩패드 중 나머지에 접합하여, 제1반도체 칩과 제2반도체 칩을 도전 가능하게 상호 적층시키는 단계와; ⅴ) 상기 제2반도체 칩 및 제1전도성 범프가 봉지되도록 제1반도체 칩의 표면에 걸쳐 몰딩 컴파운드 수지를 오버 몰딩하는 단계와; ⅵ) 상기 제1전도성 범프의 상면이 외부로 노출될 때까지 몰딩 컴파운드 수지의 표면을 그라인딩하는 단계와; ⅶ) 상기 몰딩 컴파운드 수지의 표면에 걸쳐 제1전도성 범프와 도전 가능하게 연결되는 재배선층을 재배선 공정을 이용하여 형성하는 단계와; ⅷ) 상기 재배선층의 표면을 통해 노출된 전도성패드에 입출력단자를 접합하는 단계; 를 포함하는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예에 따른 반도체 패키지는: 제1반도체 칩과; 상기 제1반도체 칩의 본딩패드 중 일부에 도전 가능하게 접합되는 제1전도성 범프와; 제2전도성 범프가 본딩패드에 접합된 제2반도체 칩과; 상기 제1반도체 칩의 본딩패드 중 나머지에 제2전도성 범프가 접합되어 제2반도체 칩이 제1반도체 칩과 도전 가능하게 적층된 상태에서, 제1반도체 칩을 비롯한 제2반도체 칩 및 제1전도성 범프를 봉지하는 몰딩 컴파운드 수지와; 상기 제1전도성 범프와 도전 가능하게 연결되면서 몰딩 컴파운드 수지의 표면에 걸쳐 재배선 공정에 의하여 형성되는 재배선층과; 상기 제1반도체 칩의 이면에 열방출 가능하게 부착되는 금속 플레이트와; 상기 재배선층의 표면을 통해 노출된 전도성패드에 융착되는 입출력단자; 를 포함하여 구성된 것을 특징으로 한다.
상기한 목적을 달성하기 위하여 본 발명의 다른 구현예에 따른 웨이퍼 레벨의 칩 적층형 패키지 제조 방법은: ⅰ) 웨이퍼 상태에서 개개 단위로 분리된 복수의 제1반도체 칩을 금속 플레이트 위에 일정 간격으로 부착하는 단계와; ⅱ) 상기 제1반도체 칩의 본딩패드 중 일부에 제1전도성 범프를 도전 가능하게 접합하는 단계와; ⅲ) 제2전도성 범프가 본딩패드에 미리 접합된 제2반도체 칩을 제공하는 단계와; ⅳ) 상기 제2전도성 범프를 제1반도체 칩의 본딩패드 중 나머지에 접합하여, 제1반도체 칩과 제2반도체 칩을 도전 가능하게 상호 적층시키는 단계와; ⅴ) 상기 제1반도체 칩을 비롯한 제2반도체 칩 및 제1전도성 범프가 봉지되도록 금속 플레이트의 표면에 걸쳐 몰딩 컴파운드 수지를 오버 몰딩하는 단계와; ⅵ) 상기 제1전도성 범프의 상면이 외부로 노출될 때까지 몰딩 컴파운드 수지의 표면을 그라인딩하는 단계와; ⅶ) 상기 몰딩 컴파운드 수지의 표면에 걸쳐 제1전도성 범프와 도전 가능하게 연결되는 재배선층을 재배선 공정을 이용하여 형성하는 단계와; ⅷ) 상기 재배선층의 표면을 통해 노출된 전도성패드에 입출력단자를 접합하는 단계; 를 포함하는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 웨이퍼 레벨의 제1반도체 칩(예를 들어, 마더 다이(mother die))에 제2반도체 칩(예를 들어, 도터 다이(daughter die))을 전도성 범프를 매개로 전기적 신호 교환 가능하게 적층하고, 각 반도체 칩의 신호 입출력을 위하여 두꺼운 기판 대신 재배선층을 채택함으로써, 보다 작은 크기(compact scale)의 칩 적층형 패키지를 제공할 수 있다.
둘째, 제1반도체 칩과 제2반도체 칩이 적층되는 동시에 제1반도체 칩에 열방출용 금속 플레이트가 부착되도록 함으로써, 반도체 칩에서 발생되는 열을 외부로 방출시키는 열방출 효과를 극대화시킬 수 있다.
도 1a 내지 도 1g는 본 발명의 제1실시예에 따른 웨이퍼 레벨의 칩 적층형 반도체 패키지에 대한 제조 과정을 도시한 단면도,
도 2a 내지 도 2g는 본 발명의 제2실시예에 따른 웨이퍼 레벨의 칩 적층형 반도체 패키지에 대한 제조 과정을 도시한 단면도,
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명은 큰 크기 및 큰 기억용량을 갖는 제1반도체 칩과 작은 크기 및 작은 기억용량을 갖는 제2반도체 칩을 도전 가능하게 적층함과 함께 재배선층을 이용하여 제1 및 제2반도체 칩의 전기적 신호 입출력이 이루어질 수 있도록 한 매우 컴팩트한 구조의 칩 적층형 패키지를 제공하고자 한 것이다.
제1실시예
첨부한 도 1a 내지 도 1g는 본 발명의 제1실시예에 따른 웨이퍼 레벨의 칩 적층형 반도체 패키지에 대한 제조 과정을 도시한 단면도이다.
먼저, 웨이퍼 레벨(wafer level)의 제1반도체 칩(10)이 제공된다.
즉, 다수의 제1반도체 칩(10)이 소잉라인을 경계로 하여 가로 및 세로방향을 따라 배열된 웨이퍼가 제공된다.
이때, 상기 제1반도체 칩(10)의 전체 표면에 걸쳐 전기적 신호의 입출력을 위한 통로 역할을 하는 본딩패드(11)가 일정 간격으로 형성된다.
이어서, 상기 제1반도체 칩(10)의 제1반도체 칩(10)의 본딩패드(11) 중 일부에 제1전도성 범프(12)가 접합된다(도 1a 참조).
다음으로, 상기 제1반도체 칩(10)에 제2전도성 범프(22)를 매개로 제2반도체 칩(20)이 도전 가능하게 적층되며, 제2반도체 칩(20)은 제1반도체 칩(10)에 비하여 작은 크기 및 작은 기억용량을 갖는 칩으로 채택된다(도 1b 참조).
보다 상세하게는, 제2반도체 칩(20)의 본딩패드(21)에 통상의 범핑 공정을 이용하여 제2전도성 범프(22)를 융착시킨 다음, 제2전도성 범프(22)를 제1반도체 칩(10)의 본딩패드(11) 중 나머지에 접합함으로써, 제1반도체 칩(10)과 제2반도체 칩(20)이 도전 가능하게 상호 적층되는 상태가 된다.
이때, 상기 제1반도체 칩(10)의 본딩패드(11) 중 사방 테두리 영역에 위치한 본딩패드(11)에 제1전도성 범프(12)가 접합되고, 그 중앙 영역에 위치한 본딩패드(11)에 제2반도체 칩(20)의 제2전도성 범프(22)가 부착된다.
따라서, 상기 제1반도체 칩(10)의 중앙 영역에 제2반도체 칩(20)이 도전 가능하게 적층되는 상태가 되고, 제2반도체 칩(20)의 주변 위치인 제1반도체 칩(10)의 사방 테두리 영역에 다수의 제1전도성 범프(12)가 배열되는 상태가 된다.
한편, 상기 제1전도성 범프(12)와 제2반도체 칩(20)의 상면이 서로 동일 평면을 이루거나, 제1전도성 범프(12)가 제2반도체 칩(20)의 상면 보다 더 높게 돌출되는 상태가 되도록 한다.
바람직하게는, 상기 제1전도성 범프(12)는 전도성 솔더가 끝단에 도금된 포스트 형태의 구리필러로 채택되고, 상기 제2전도성 범프(22)를 미세볼 타입의 마이크로 범프로 채택된다.
다음으로, 웨이퍼 상태의 각 제1반도체 칩(10)에 제1전도성 범프(12) 및 제2반도체 칩(20)이 도전 가능하게 접합된 상태에서, 웨이퍼 위에 몰딩 컴파운드 수지(30)에 의한 오버 몰딩이 이루어진다(도 1c 참조).
이러한 몰딩 공정에 의하여 제2반도체 칩(20) 및 제1전도성 범프(12)이 몰딩 컴파운드 수지(30)에 의하여 봉지되면서 외부로부터 보호되는 상태가 되고, 다수의 제1전도성 범프(12) 및 제2전도성 범프(22)들이 몰딩 컴파운드 수지(30)에 의하여 견고하게 고정되는 동시에 서로 절연 가능한 상태가 된다.
이어서, 상기 제1전도성 범프(12)의 상면이 외부로 노출될 때까지 몰딩 컴파운드 수지(30)의 표면을 그라인딩하는 단계가 진행된다(도 1d 참조).
이때, 상기 제1전도성 범프(12)를 노출시키는 이유는 제1반도체 칩(10) 및 제2반도체 칩(20)의 전기적 입출력이 이루어지는 재배선층과 도전 가능하게 연결시키기 위함에 있다.
다음으로, 상기 몰딩 컴파운드 수지(30)의 표면에 걸쳐 제1전도성 범프(12)와 도전 가능하게 연결되는 재배선층(40)을 재배선 공정을 이용하여 형성하는 단계가 진행된다(도 1e 참조).
상기 재배선층(ReDistribution Layer)은 제1전도성 범프(12)들이 서로 조밀하게 배열되어 있기 때문에 각 범프 단자로부터 원하는 위치까지 연장되는 일종의 금속배선라인을 말하며, 각 금속배선라인은 서로 간의 절연 유지시키기 위하여 절연 재질의 패시베이션층으로 감싸여지게 된다.
또한, 상기 재배선층(40)의 각 금속배선라인은 패시베이션층을 사이에 두고 도전 가능하게 연결되는 다층 구조로 구성될 수 있다.
이에, 상기 재배선층(40)은 통상의 도금 공정에 의하여 일단부가 제1전도성 범프(12)에 도전 가능하게 연결되는 동시에 타단부가 몰딩 컴파운드 수지(30)의 표면 중 원하는 위치로 연장되는 금속배선라인(41)과, 각 금속배선라인(41)을 절연 가능하게 감싸는 패시베이션층(42)으로 구성된다.
이때, 상기 재배선층(40)의 가장 위쪽 패시베이션층의 일부가 제거됨과 함께 외부로 노출되는 금속배선라인의 일부분 위에 솔더볼 등을 융착시킬 수 있는 전도성 패드(43)가 형성된다.
다음으로, 상기 재배선층(40)에 형성된 전도성 패드(43)에 솔더볼과 같은 입출력단자(50)가 융착된다(도 1f 참조).
최종적으로, 웨이퍼 상태인 제1반도체 칩(10)과, 제1반도체 칩(10)에 적층된 제2반도체 칩(20) 및 제1전도성 범프(12)를 봉지하는 몰딩 컴파운드 수지(30)와, 몰딩 컴파운드 수지(30) 표면에 형성된 재배선층(40)을 소잉라인을 따라 소잉하여 개개 단위의 패키지로 분리함으로써, 본 발명의 제1실시예에 따른 칩 적층형 패키지가 완성된다(도 1g 참조).
첨부한 도 1g에서 보듯이, 본 발명의 제1실시예에 따른 칩 적층형 패키지는 제1반도체 칩(10)이 웨이퍼 상태에서 소잉되어 그 상면 및 측면이 외부로 노출됨으로써, 열방출 효과를 극대화시킬 수 있다.
또한, 상기 제2반도체 칩(20)이 제1반도체 칩(10)과 재배선층(40) 사이에 임베디드되는 상태가 되어, 제2반도체 칩이 외부력으로부터 보호될 수 있다.
이와 같이, 본 발명의 제1실시예에 따르면 큰 크기 및 큰 기억용량을 갖는 웨이퍼 레벨의 제1반도체 칩(예를 들어, 마더 다이(mother die))에 작은 크기 및 작은 기억용량을 갖는 제2반도체 칩(예를 들어, 도터 다이(daughter die))을 전도성 범프를 매개로 전기적 신호 교환 가능하게 적층하고, 각 반도체 칩의 신호 입출력을 위하여 두꺼운 기판 대신 재배선층을 채택함으로써, 보다 작은 크기(compact scale)의 칩 적층형 패키지를 제공할 수 있다.
제2실시예
첨부한 도 2a 내지 도 2g는 본 발명의 제2실시예에 따른 웨이퍼 레벨의 칩 적층형 반도체 패키지에 대한 제조 과정을 도시한 단면도이다.
먼저, 웨이퍼의 각 소잉라인을 따라 소잉을 하여, 개개의 제1반도체 칩(10)을 구비하고, 개개 단위로 분리된 복수의 제1반도체 칩(10)을 금속 플레이트(60) 위에 일정 간격으로 부착하되, 본딩패드(11)가 위쪽을 향하도록 부착한다(도 2a 참조).
이때, 상기 제1반도체 칩(10)의 전체 표면에 걸쳐 전기적 신호의 입출력을 위한 통로 역할을 하는 본딩패드(11)가 일정 간격으로 형성된다.
이어서, 상기 제1반도체 칩(10)의 제1반도체 칩(10)의 본딩패드(11) 중 일부에 제1전도성 범프(12)가 접합된다(도 2b 참조).
또한, 상기 제1반도체 칩(10)에 제2전도성 범프(22)를 매개로 제2반도체 칩(20)이 도전 가능하게 적층되고, 제2반도체 칩(20)은 제1반도체 칩(10)에 비하여 작은 크기 및 작은 기억 용량을 갖는 것으로 채택된다(도 2b 참조).
보다 상세하게는, 상기 제2반도체 칩(20)의 본딩패드(21)에 통상의 범핑 공정을 이용하여 제2전도성 범프(22)를 융착시킨 다음, 제2전도성 범프(22)를 제1반도체 칩(10)의 본딩패드(11) 중 나머지에 접합함으로써, 제1반도체 칩(10)과 제2반도체 칩(20)이 도전 가능하게 상호 적층되는 상태가 된다.
이때, 상기 제1반도체 칩(10)의 본딩패드(11) 중 사방 테두리 영역에 위치한 본딩패드(11)에 제1전도성 범프(12)가 접합되고, 그 중앙 영역에 위치한 본딩패드(11)에 제2반도체 칩(20)의 제2전도성 범프(22)가 부착된다.
따라서, 상기 제1반도체 칩(10)의 중앙 영역에 제2반도체 칩(20)이 도전 가능하게 적층되는 상태가 되고, 제2반도체 칩(20)의 주변 위치인 제1반도체 칩(10)의 사방 테두리 영역에 다수의 제1전도성 범프(12)가 배열되는 상태가 된다.
한편, 상기 제1전도성 범프(12)와 제2반도체 칩(20)의 상면이 서로 동일 평면을 이루거나, 제1전도성 범프(12)가 제2반도체 칩(20)의 상면 보다 더 높게 돌출되는 상태가 되도록 한다.
바람직하게는, 상기 제1전도성 범프(12)는 전도성 솔더가 끝단에 도금된 포스트 형태의 구리필러로 채택되고, 상기 제2전도성 범프(22)를 미세볼 타입의 마이크로 범프로 채택된다.
다음으로, 상기와 같이 금속 플레이트(60) 위에 제1반도체 칩(10)이 부착되고, 제1반도체 칩(10) 위에 제1전도성 범프(12)가 융착됨과 함께 제2반도체 칩(20)이 제2전도성 범프(22)를 매개로 도전 가능하게 적층된 상태에서 금속 플레이트(60) 위에 몰딩 컴파운드 수지(30)에 의한 오버 몰딩이 이루어진다(도 2c 참조).
이러한 몰딩 공정에 의하여 제1반도체 칩(10)을 비롯하여 제2반도체 칩(20) 및 제1전도성 범프(12)이 몰딩 컴파운드 수지(30)에 의하여 봉지되면서 외부로부터 보호되는 상태가 되고, 다수의 제1전도성 범프(12) 및 제2전도성 범프(22)들이 몰딩 컴파운드 수지(30)에 의하여 견고하게 고정되는 동시에 서로 절연 가능한 상태가 된다.
이어서, 상기 제1전도성 범프(12)의 상면이 외부로 노출될 때까지 몰딩 컴파운드 수지(30)의 표면을 그라인딩하는 단계가 진행된다(도 2d 참조).
이때, 상기 제1전도성 범프(12)를 노출시키는 이유는 제1반도체 칩(10) 및 제2반도체 칩(20)의 전기적 입출력이 이루어지는 재배선층(40)과 도전 가능하게 연결시키기 위함에 있다.
다음으로, 상기한 제1실시예와 동일하게 재배선층(40)을 형성하는 단계가 진행된다.
즉, 상기 몰딩 컴파운드 수지(30)의 표면에 걸쳐 제1전도성 범프(12)와 도전 가능하게 연결되는 재배선층(40)을 재배선 공정을 이용하여 형성하는 단계가 진행된다(도 2e 참조).
마찬가지로, 상기 재배선층(40)은 통상의 도금 공정에 의하여 일단부가 제1전도성 범프(12)에 도전 가능하게 연결되는 동시에 타단부가 몰딩 컴파운드 수지(30)의 표면 중 원하는 위치로 연장되는 금속배선라인(41)과, 각 금속배선라인(41)을 절연 가능하게 감싸는 패시베이션층(42)으로 구성된다.
이때, 상기 재배선층(40)의 가장 위쪽 패시베이션층의 일부가 제거됨과 함께 외부로 노출되는 금속배선라인의 일부분 위에 솔더볼 등을 융착시킬 수 있는 전도성 패드(43)가 형성된다.
이어서, 상기 재배선층(40)에 형성된 전도성 패드(43)에 솔더볼과 같은 입출력단자(50)가 융착된다(도 2f 참조).
최종적으로, 제1반도체 칩(10)에 적층된 제2반도체 칩(20) 및 제1전도성 범프(12)를 봉지하는 몰딩 컴파운드 수지(30)와, 몰딩 컴파운드 수지(30) 표면에 형성된 재배선층(40)을 소잉라인을 따라 소잉하여 개개 단위의 패키지로 분리함으로써, 본 발명의 제2실시예에 따른 칩 적층형 패키지가 완성된다(도 2g 참조).
첨부한 도 2g에서 보듯이, 본 발명의 제2실시예에 따른 칩 적층형 패키지는 제1반도체 칩(10) 위에 일종의 방열판 역할을 하는 금속 플레이트(60)가 부착된 상태가 되어, 제1반도체 칩(10)에서 발생되는 열을 외부로 방출시키는 열방출 효과를 극대화시킬 수 있다.
또한, 상기 제2반도체 칩(20)이 제1반도체 칩(10)과 재배선층(40) 사이에 임베디드되는 상태가 되어, 제2반도체 칩이 외부력으로부터 보호될 수 있다.
이와 같이, 본 발명의 제2실시예에 따르면 큰 크기 및 큰 기억용량을 갖는 웨이퍼 레벨의 제1반도체 칩(예를 들어, 마더 다이(mother die))에 작은 크기 및 작은 기억용량을 갖는 제2반도체 칩(예를 들어, 도터 다이(daughter die))을 전도성 범프를 매개로 전기적 신호 교환 가능하게 적층하고, 각 반도체 칩의 신호 입출력을 위하여 두꺼운 기판 대신 재배선층을 채택함으로써, 보다 작은 크기(compact scale)의 칩 적층형 패키지를 제공할 수 있다.
10 : 제1반도체 칩
11 : 본딩패드
12 : 제1전도성 범프
20 : 제2반도체 칩
21 : 본딩패드
22 : 제2전도성 범프
30 : 몰딩 컴파운드 수지
40 : 재배선층
41 : 금속배선라인
42 : 패시베이션층
43 : 전도성패드
50 : 입출력단자
60 : 금속 플레이트

Claims (19)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. ⅰ) 웨이퍼 상태의 제1반도체 칩(10)을 제공하는 단계와;
    ⅱ) 상기 제1반도체 칩(10)의 본딩패드(11) 중 일부에 제1전도성 범프(12)를 도전 가능하게 접합하는 단계와;
    ⅲ) 제2전도성 범프(22)가 본딩패드(21)에 미리 접합된 제2반도체 칩(20)을 제공하는 단계와;
    ⅳ) 상기 제2전도성 범프(22)를 제1반도체 칩(10)의 본딩패드(11) 중 나머지에 접합하여, 제1반도체 칩(10)과 제2반도체 칩(20)을 도전 가능하게 상호 적층시키는 단계와;
    ⅴ) 상기 제2반도체 칩(20) 및 제1전도성 범프(12)가 봉지되도록 제1반도체 칩(10)의 표면에 걸쳐 몰딩 컴파운드 수지(30)를 오버 몰딩하는 단계와;
    ⅵ) 상기 제1전도성 범프(12)의 상면이 외부로 노출될 때까지 몰딩 컴파운드 수지(30)의 표면을 그라인딩하는 단계와;
    ⅶ) 상기 몰딩 컴파운드 수지(30)의 표면에 걸쳐 제1전도성 범프(12)와 도전 가능하게 연결되는 재배선층(40)을 재배선 공정을 이용하여 형성하되,
    도금 공정에 의하여 일단부가 제1전도성 범프(12)에 도전 가능하게 연결되는 동시에 타단부가 몰딩 컴파운드 수지(40)의 표면 중 원하는 위치로 연장되는 금속배선라인(41)과, 각 금속배선라인(41)을 절연 가능하게 감싸는 패시베이션층(42)과, 가장 위쪽 패시베이션층의 일부가 제거됨과 함께 외부로 노출되는 금속배선라인의 일부분 위에 형성되는 전도성패드(43)로 구성되는 재배선층(40)을 형성하는 단계;
    ⅷ) 상기 재배선층(40)의 표면을 통해 노출된 전도성패드(43)에 입출력단자(50)를 접합하는 단계;
    를 포함하는 것을 특징으로 하는 웨이퍼 레벨의 칩 적층형 패키지 제조 방법.
  8. 청구항 7에 있어서,
    상기 ⅱ) 단계에서, 제1전도성 범프(12)가 제1반도체 칩(10)의 본딩패드(11) 중 사방 테두리 영역에 위치한 본딩패드(11)에 접합되는 것을 특징으로 하는 웨이퍼 레벨의 칩 적층형 패키지 제조 방법.
  9. 청구항 7에 있어서,
    상기 ⅳ) 단계에서, 제2반도체 칩(20)의 제2전도성 범프(22)가 제1반도체 칩(10)의 본딩패드(11) 중 중앙 영역에 위치한 본딩패드(11)에 접합되어, 제2반도체 칩(20)이 제1반도체 칩(10)의 중앙영역에 도전 가능하게 적층되는 것을 특징으로 하는 웨이퍼 레벨의 칩 적층형 패키지 제조 방법.
  10. 청구항 7에 있어서,
    웨이퍼 상태인 제1반도체 칩(10)과, 제1반도체 칩(10)에 적층된 제2반도체 칩(20)을 봉지하는 몰딩 컴파운드 수지(30)와, 몰딩 컴파운드 수지(30) 표면에 형성된 재배선층(40)을 소잉라인을 따라 소잉하여 개개 단위의 패키지로 분리하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨의 칩 적층형 패키지 제조 방법.
  11. 제1반도체 칩(10)과;
    상기 제1반도체 칩(10)의 본딩패드(11) 중 일부에 도전 가능하게 접합되는 제1전도성 범프(12)와;
    제2전도성 범프(22)가 본딩패드(21)에 접합된 제2반도체 칩(20)과;
    상기 제1반도체 칩(10)의 본딩패드(11) 중 나머지에 제2전도성 범프(22)가 접합되어 제2반도체 칩(20)이 제1반도체 칩(10)과 도전 가능하게 적층된 상태에서, 제1반도체 칩(10)을 비롯한 제2반도체 칩(20) 및 제1전도성 범프(12)를 봉지하는 몰딩 컴파운드 수지(30)와;
    상기 제1전도성 범프(12)와 도전 가능하게 연결되면서 몰딩 컴파운드 수지(30)의 표면에 걸쳐 재배선 공정에 의하여 형성되는 것으로서, 도금 공정에 의하여 일단부가 제1전도성 범프(12)에 도전 가능하게 연결되는 동시에 타단부가 몰딩 컴파운드 수지(40)의 표면 중 원하는 위치로 연장되는 금속배선라인(41)과, 각 금속배선라인(41)을 절연 가능하게 감싸는 패시베이션층(42)과, 가장 위쪽 패시베이션층의 일부가 제거됨과 함께 외부로 노출되는 금속배선라인의 일부분 위에 형성되는 전도성패드(43)로 구성되는 재배선층(40)과;
    상기 제1반도체 칩(10)의 이면에 열방출 가능하게 부착되는 금속 플레이트(60)와;
    상기 재배선층(40)의 표면을 통해 노출된 전도성패드(43)에 융착되는 입출력단자(50);
    를 포함하여 구성된 것을 특징으로 하는 웨이퍼 레벨의 칩 적층형 패키지.
  12. 청구항 11에 있어서,
    상기 제1반도체 칩(10)은 제2반도체 칩(20)에 비하여 보다 큰 크기 및 기억 용량을 갖는 것으로 채택된 것을 특징으로 하는 웨이퍼 레벨의 칩 적층형 패키지.
  13. 청구항 11에 있어서,
    상기 제1반도체 칩(10)의 본딩패드(11) 중 사방 테두리 영역에 위치한 본딩패드(11)에 제1전도성 범프(12)가 부착되고, 중앙 영역에 위치한 본딩패드(11)에 제2반도체 칩(20)의 제2전도성 범프(22)가 부착되는 것을 특징으로 하는 웨이퍼 레벨의 칩 적층형 패키지.
  14. 청구항 11 또는 청구항 13에 있어서,
    상기 제1전도성 범프(12)는 구리필러로 채택되고, 상기 제2전도성 범프(22)를 마이크로 범프로 채택된 것임을 특징으로 하는 웨이퍼 레벨의 칩 적층형 패키지.
  15. 청구항 11에 있어서,
    상기 입출력단자(50)는 솔더볼로 채택된 것임을 특징으로 하는 웨이퍼 레벨의 칩 적층형 패키지.
  16. ⅰ) 웨이퍼 상태에서 개개 단위로 분리된 복수의 제1반도체 칩(10)을 금속 플레이트(60) 위에 일정 간격으로 부착하는 단계와;
    ⅱ) 상기 제1반도체 칩(10)의 본딩패드(11) 중 일부에 제1전도성 범프(12)를 도전 가능하게 접합하는 단계와;
    ⅲ) 제2전도성 범프(22)가 본딩패드(21)에 미리 접합된 제2반도체 칩(20)을 제공하는 단계와;
    ⅳ) 상기 제2전도성 범프(22)를 제1반도체 칩(10)의 본딩패드(11) 중 나머지에 접합하여, 제1반도체 칩(10)과 제2반도체 칩(20)을 도전 가능하게 상호 적층시키는 단계와;
    ⅴ) 상기 제1반도체 칩(10)을 비롯한 제2반도체 칩(20) 및 제1전도성 범프(12)가 봉지되도록 금속 플레이트(60)의 표면에 걸쳐 몰딩 컴파운드 수지(30)를 오버 몰딩하는 단계와;
    ⅵ) 상기 제1전도성 범프(12)의 상면이 외부로 노출될 때까지 몰딩 컴파운드 수지(30)의 표면을 그라인딩하는 단계와;
    ⅶ) 상기 몰딩 컴파운드 수지(30)의 표면에 걸쳐 제1전도성 범프(12)와 도전 가능하게 연결되는 재배선층(40)을 재배선 공정을 이용하여 형성하되, 도금 공정에 의하여 일단부가 제1전도성 범프(12)에 도전 가능하게 연결되는 동시에 타단부가 몰딩 컴파운드 수지(40)의 표면 중 원하는 위치로 연장되는 금속배선라인(41)과, 각 금속배선라인(41)을 절연 가능하게 감싸는 패시베이션층(42)과, 가장 위쪽 패시베이션층의 일부가 제거됨과 함께 외부로 노출되는 금속배선라인의 일부분 위에 형성되는 전도성패드(43)로 구성되는 재배선층(40)을 형성하는 단계;
    ⅷ) 상기 재배선층(40)의 표면을 통해 노출된 전도성패드(43)에 입출력단자(50)를 접합하는 단계;
    를 포함하는 것을 특징으로 하는 웨이퍼 레벨의 칩 적층형 패키지 제조 방법.
  17. 청구항 16에 있어서,
    상기 ⅱ) 단계에서, 제1전도성 범프(12)가 제1반도체 칩(10)의 본딩패드(11) 중 사방 테두리 영역에 위치한 본딩패드(11)에 접합되는 것을 특징으로 하는 웨이퍼 레벨의 칩 적층형 패키지 제조 방법.
  18. 청구항 16에 있어서,
    상기 ⅳ) 단계에서, 제2반도체 칩(20)의 제2전도성 범프(22)가 제1반도체 칩(10)의 본딩패드(11) 중 중앙 영역에 위치한 본딩패드(11)에 접합되어, 제2반도체 칩(20)이 제1반도체 칩(10)의 중앙영역에 도전 가능하게 적층되는 것을 특징으로 하는 웨이퍼 레벨의 칩 적층형 패키지 제조 방법.
  19. 청구항 16에 있어서,
    상기 몰딩 컴파운드 수지(30)와, 몰딩 컴파운드 수지(30) 표면에 형성된 재배선층(40)과, 금속플레이트(60)를 소잉라인을 따라 소잉하여, 개개 단위의 패키지로 분리하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨의 칩 적층형 패키지 제조 방법.
KR1020140152687A 2014-11-05 2014-11-05 웨이퍼 레벨의 칩 적층형 패키지 및 이의 제조 방법 KR101640076B1 (ko)

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