JP4089727B2 - Ｏｓｄ挿入回路 - Google Patents
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Description
【技術分野】
【０００１】
本発明はテレテキストやユーザー調整用のメニュー等の付加画像を映像信号に挿入して表示するＯｎ−Ｓｃｒｅｅｎ−Ｄｉｓｐｌａｙ（ＯＳＤ）挿入回路に関する。
【背景技術】
【０００２】
テレビやモニター等の映像表示装置は、装置の状態やユーザー調整用画面、或いはテレテキスト等の付加画像の表示等を行うためのＯｎ−Ｓｃｒｅｅｎ−Ｄｉｓｐｌａｙ（ＯＳＤ）挿入回路を有する場合がある。ＯＳＤ挿入回路は映像表示装置に表示される映像信号にテレテキストやユーザー調整用のメニュー等の付加画像信号を挿入する。従来のＯＳＤ挿入回路はアナログの映像信号にアナログの付加画像信号を挿入し、例えば特開平５−３４４４３８号公報に開示されている。
【０００３】
従来のＯＳＤ挿入回路では映像信号及び付加画像信号は共にアナログ信号であり、映像信号がデジタル信号の場合は対応できない。この為、液晶テレビ等のデジタル制御される表示装置では、付加画像信号の挿入の為に、デジタル映像信号に本来不要な処理であるデジタル−アナログ変換を行い、付加画像信号をアナログ変換された映像信号に挿入した後、再度アナログ−デジタル変換を行う必要が生じ、コスト増、性能劣化の原因となる。
【発明の開示】
【０００４】
Ｏｎ−Ｓｃｒｅｅｎ−Ｄｉｓｐｌａｙ（ＯＳＤ）挿入回路は、第１のクロック信号にしたがってスイッチ信号とアナログの付加画像信号を発生するＯＳＤ信号発生回路と、第２のクロック信号をサンプリングクロック信号として発生した付加映像信号をデジタル変換するアナログ−デジタル変換器と、デジタル映像信号とデジタル変換された付加画像信号とをスイッチ信号により切り替えて出力するスイッチ回路と、第２のクロック信号を発生する制御信号発生回路とを備える。デジタル映像信号は水平同期信号を伴う。制御信号発生回路は、水平同期信号と０を含む所定の位相差を有する信号を発生して第１のクロック信号をリセットし、第２のクロック信号を水平同期信号に対して位相を調整できるように発生する。
【０００５】
このＯＳＤ挿入回路は、デジタル映像信号をアナログ変換せずにアナログ付加映像信号をデジタル映像信号に挿入できる。
【発明の効果】
【０００６】
本発明によるＯＳＤ挿入回路はデジタルの映像信号にＯＳＤのアナログ付加信号をデジタルで挿入できることにより、性能向上、及び、コストダウンが可能となる。
【発明を実施するための最良の形態】
【０００７】
（実施の形態１）
図１は本発明の実施の形態１におけるＯｎ−Ｓｃｒｅｅｎ−Ｄｉｓｐｌａｙ（ＯＳＤ）挿入回路のブロック図である。ＯＳＤ信号発生回路１は所定の周波数の基準クロック信号を基に、アナログのＲＧＢ３色の装置の状態やユーザー調整用画面、或いはテレテキスト等の付加画像信号Ｒｏｓｄ、Ｇｏｓｄ、Ｂｏｓｄとスイッチ信号Ｙｓｏｓｄを出力する。アナログ−デジタル（Ａ／Ｄ）変換回路２はＯＳＤ信号発生回路１の出力するアナログの付加画像信号をデジタル変換する。時分割多重回路３はＡ／Ｄ変換回路２の出力する付加画像信号を時分割多重する。デコード回路４は時分割多重回路３の出力する信号をデコードして信号Ｒｄｅｃ、Ｇｄｅｃ、Ｂｄｅｃを出力する。スイッチ回路５はデコード回路４の出力する信号Ｒｄｅｃ、Ｇｄｅｃ、Ｂｄｅｃとデジタル映像信号入力Ｒｉｎ、Ｇｉｎ、Ｂｉｎとをデコード回路４の出力スイッチ信号Ｙｓｄｅｃにより切換える。制御信号発生回路６は入力されるデジタル映像信号のクロック信号ＣＬＫｉｎと水平同期信号ＨｓｙｎｃとからＯＳＤ信号発生回路１と時分割多重回路３とを制御する信号Ｈ１、Ｈ２を発生する。実施の形態１では入力されるデジタル映像信号はデジタル規格の標準コンポーネントテレビ信号であり、クロック信号ＣＬＫｉｎの周波数は１３．５ＭＨｚである。
【０００８】
図２から図５は実施の形態１におけるＯＳＤ挿入回路のＯＳＤ信号発生回路１とＡ／Ｄ変換器２の動作を示すタイムチャートである。ＯＳＤ信号発生回路１の内部基準クロック信号ＯＣＬＫは通常外部からは供給されずに内蔵されるＰｈａｓｅ−Ｌｏｃｋｅｄ−Ｌｏｏｐ（ＰＬＬ）により発生し、したがってデジタル映像信号のクロック信号ＣＬＫｉｎとは非同期である。制御信号発生回路６は入力される映像信号の水平同期信号Ｈｓｙｎｃと同じ周波数で０を含む所定の位相差１１０を有する信号Ｈ１を発生し、ＯＳＤ信号発生回路１に供給する。ＯＳＤ信号発生回路１において、基準クロック信号ＯＣＬＫは信号Ｈ１によりリセットされる。実施の形態１では基準クロック信号ＯＣＬＫの周波数はデジタル映像信号のクロック信号ＣＬＫｉｎと同じ１３．５ＭＨｚに設定する。制御信号発生回路６は、水平同期信号Ｈｓｙｎｃから時分割多重の基準となる信号Ｈ２を発生し、入力デジタル映像信号のクロック信号ＣＬＫｉｎの周波数を４逓倍して周波数５４ＭＨｚの制御クロック信号ＣＬＫｍｕｌを発生する。制御信号発生回路６は信号Ｈ２と制御クロック信号ＣＬＫｍｕｌとを時分割多重回路３に供給する。時分割多回路３からは制御クロック信号ＣＬＫｍｕｌを４分周した周波数１３．５ＭＨｚのクロック信号ＣＬＫａｄをＡ／Ｄ変換器２にサンプリングクロック信号として供給する。ＯＳＤ信号発生回路１の出力をＡ／Ｄ変換器２で取込むタイミングは信号Ｈ１の位相により決定される。信号Ｈ１はクロック信号ＣＬＫｍｕｌの周期で位相を調整できる。図２から図５はＯＳＤ信号発生回路１の基準クロック信号ＯＣＬＫをリセットする信号Ｈ１の位相をＯＳＤ信号発生回路１の基準クロック信号ＯＣＬＫの周期の１／４、すなわちクロック信号ＣＬＫｍｕｌの周期で位相を調整したＯＳＤ信号発生回路１の出力とＡ／Ｄ変換器２の信号のタイミングを示すタイムチャートを示す。クロック信号ＣＬＫｍｕｌの周期で信号Ｈ１の位相を調整すると、図４に示すように、クロック信号ＣＬＫｍｕｌの４つの山の立ち上がり１０１〜１０４のうちの立ち上がり１０３に信号Ｈ１の立ち上がり１０５が一致した場合に、ＯＳＤ信号発生回路１の出力の変化する時点とＡ／Ｄ変換器２の入力信号をサンプリングクロック信号で取込む時点が略一致する。この時、ＯＳＤ信号発生回路１の出力する信号のジッタにより、ＯＳＤ信号発生回路１の出力信号をＡ／Ｄ変換器２が取込む際に、タイミングエラーが信号Ｈ１と一致する信号ＣＬＫｍｕｌの４つの山の立ち上がり１０１〜１０４のうちで最も発生しやすい。これを防止する為に、信号Ｈ１の立ち上がり１０５を信号ＣＬＫｍｕｌの立ち上がり１０３に一致させて、信号Ｈ１の位相を、図２に示すように、タイミングエラーが最も発生しにくい時点、すなわちＯＳＤ信号発生回路１の出力の変化する時点の中間に設定する。これによりＡ／Ｄ変換器２はジッタ許容量が増加し、タイミングエラーを発生させずに信号を取込むことが可能となる。Ａ／Ｄ変換器２の出力する信号は、時分割多重回路３により制御信号発生回路６で生成する信号Ｈ２を基準にして時分割多重される。図６に示すように、時分割多重回路３、Ａ／Ｄ変換器２の出力する信号Ｒａｄ、Ｇａｄ、Ｂａｄ、Ｙｓａｄを水平同期信号Ｈｓｙｎｃに同期した信号Ｈ２を基準にして発生する選択パルスＲｏｎ、Ｇｏｎ、Ｂｏｎ、Ｙｓｏｎにより時分割多重する。時分割多重回路３の出力信号ＭＯは、図７に示すようにデコード回路４でデコードされ、それらの位相が調整され、デコード回路４はデジタル付加映像信号Ｒｄｅｃ、Ｇｄｅｃ、Ｂｄｅｃとスイッチ信号Ｙｓｄｅｃを出力する。スイッチ回路５はスイッチ信号Ｙｓｄｅｃに応じてデジタル付加信号Ｒｄｅｃ、Ｇｄｅｃ、Ｂｄｅｃとデジタル映像信号Ｒｉｎ、Ｇｉｎ、Ｂｉｎとを切換えることにより、デジタル付加信号Ｒｄｅｃ、Ｇｄｅｃ、Ｂｄｅｃをデジタル映像信号Ｒｉｎ、Ｇｉｎ、Ｂｉｎに挿入する。これにより、タイミングエラーによる不安定な画素を発生させずにデジタル映像信号に付加画像信号を挿入できる。
【０００９】
映像信号にＯＳＤの付加信号がデジタルで挿入できることにより、デジタル制御のシステムにおいて、デジタル映像信号に対して本来不要な処理であるＤ／Ａ変換、ＯＳＤ付加画像信号のアナログ挿入、Ａ／Ｄ変換の必要がなくなり、性能向上、及び、コストダウンが可能となる。
【００１０】
なお、実施の形態１では入力されるデジタル映像信号、及びＯＳＤ信号発生回路１の出力する信号をＲＧＢ信号としたがＹＵＶ信号でもよい。また、ＩＣのピン数等のハードウエアの条件により、時分割多重回路３とデコード回路４とを介さずにＡ／Ｄ変換器２の出力する信号をスイッチ回路５に直接入力しても良い。また、制御信号発生回路６は映像信号のクロック信号ＣＬＫｉｎの４倍の周波数のクロック信号ＣＬＫｍｕｌを発生し時分割多重回路３に供給するが、付加画像信号の数によりクロック信号ＣＬＫｍｕｌの周波数を設定する。
【００１１】
（実施の形態２）
図８は本発明の実施の形態２におけるＯＳＤ挿入回路のブロック図である。図１に示す実施の形態１によるＯＳＤ挿入回路と同じ部分には同じ参照符号を付し詳細な説明を省略する。入力されるデジタル映像信号のクロック信号ＣＬＫｉｎの周波数を２７ＭＨｚとし、ＯＳＤ信号発生回路１の内部基準クロック信号ＯＣＬＫの周波数を、デジタル映像信号のクロック信号ＣＬＫｉｎの周波数の１／２の１３．５ＭＨｚに設定する。時分割多重回路３には、水平同期信号Ｈｓｙｎｃに同期した時分割多重の基準となる同期信号Ｈ２と、デジタル映像信号のクロック信号ＣＬＫｉｎの周波数を２逓倍した周波数５４ＭＨｚの制御クロック信号ＣＬＫｍｕｌが制御信号発生回路６から入力される。すなわち、クロック信号ＣＬＫｍｕｌのクロック信号ＣＬＫｉｎに対する周波数の比とクロック信号ＯＣＬＫのクロック信号ＣＬＫｉｎに対する周波数の比とは異なる。これによりデジタル映像信号のクロック信号の周波数が高い場合にもタイミングエラーを発生させずに、映像信号にＯＳＤ信号発生回路１の出力するデジタル付加信号をデジタルで挿入できる。例えば、実施の形態２のように、デジタル映像信号のクロック信号ＣＬＫｉｎの周波数が２７ＭＨｚの場合、図１に示す実施の形態１によるＯＳＤ挿入回路では、制御信号発生回路６の発生するクロック信号ＣＬＫｍｕｌは映像信号のクロック信号の４倍の周波数の１０８ＭＨｚと高くなり、回路が実現しにくい場合がある。このような場合に、クロック信号ＣＬＫｍｕｌを映像信号のクロック信号の２倍の周波数にすることによりＯＳＤ挿入回路を実現しやすくなる。但し、この場合はＯＳＤの付加信号のクロック信号ＯＣＬＫの周波数は映像信号のクロック信号ＣＬＫｉｎの１／２なので解像度は入力されるデジタル映像信号の解像度の１／２である。
【産業上の利用可能性】
【００１２】
本発明によるＯＳＤ挿入回路はデジタルの映像信号にＯＳＤのアナログ付加信号をデジタルで挿入できることにより、性能向上、及び、コストダウンが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１におけるＯｎ−Ｓｃｒｅｅｎ−Ｄｉｓｐｌａｙ（ＯＳＤ）挿入回路のブロック図
【図２】実施の形態１におけるＯＳＤ挿入回路のＯＳＤ信号発生回路とＡ／Ｄ変換器の動作を示すタイムチャート
【図３】実施の形態１におけるＯＳＤ挿入回路のＯＳＤ信号発生回路とＡ／Ｄ変換器の動作を示すタイムチャート
【図４】実施の形態１におけるＯＳＤ挿入回路のＯＳＤ信号発生回路とＡ／Ｄ変換器の動作を示すタイムチャート
【図５】実施の形態１におけるＯＳＤ挿入回路のＯＳＤ信号発生回路とＡ／Ｄ変換器の動作を示すタイムチャート
【図６】実施の形態１におけるＯＳＤ挿入回路の時分割多重回路の動作を示すタイムチャート
【図７】実施の形態１におけるＯＳＤ挿入回路のデコード回路の動作を示すタイムチャート
【図８】本発明の実施の形態２によるＯＳＤ挿入回路のブロック図
【符号の説明】
【００１４】
１ OSD信号発生回路
２ A/D変換器
３ 時分割多重回路
４ デコード回路
５ スイッチ回路
６ 制御信号発生回路
【０００１】
本発明はテレテキストやユーザー調整用のメニュー等の付加画像を映像信号に挿入して表示するＯｎ−Ｓｃｒｅｅｎ−Ｄｉｓｐｌａｙ（ＯＳＤ）挿入回路に関する。
【背景技術】
【０００２】
テレビやモニター等の映像表示装置は、装置の状態やユーザー調整用画面、或いはテレテキスト等の付加画像の表示等を行うためのＯｎ−Ｓｃｒｅｅｎ−Ｄｉｓｐｌａｙ（ＯＳＤ）挿入回路を有する場合がある。ＯＳＤ挿入回路は映像表示装置に表示される映像信号にテレテキストやユーザー調整用のメニュー等の付加画像信号を挿入する。従来のＯＳＤ挿入回路はアナログの映像信号にアナログの付加画像信号を挿入し、例えば特開平５−３４４４３８号公報に開示されている。
【０００３】
従来のＯＳＤ挿入回路では映像信号及び付加画像信号は共にアナログ信号であり、映像信号がデジタル信号の場合は対応できない。この為、液晶テレビ等のデジタル制御される表示装置では、付加画像信号の挿入の為に、デジタル映像信号に本来不要な処理であるデジタル−アナログ変換を行い、付加画像信号をアナログ変換された映像信号に挿入した後、再度アナログ−デジタル変換を行う必要が生じ、コスト増、性能劣化の原因となる。
【発明の開示】
【０００４】
Ｏｎ−Ｓｃｒｅｅｎ−Ｄｉｓｐｌａｙ（ＯＳＤ）挿入回路は、第１のクロック信号にしたがってスイッチ信号とアナログの付加画像信号を発生するＯＳＤ信号発生回路と、第２のクロック信号をサンプリングクロック信号として発生した付加映像信号をデジタル変換するアナログ−デジタル変換器と、デジタル映像信号とデジタル変換された付加画像信号とをスイッチ信号により切り替えて出力するスイッチ回路と、第２のクロック信号を発生する制御信号発生回路とを備える。デジタル映像信号は水平同期信号を伴う。制御信号発生回路は、水平同期信号と０を含む所定の位相差を有する信号を発生して第１のクロック信号をリセットし、第２のクロック信号を水平同期信号に対して位相を調整できるように発生する。
【０００５】
このＯＳＤ挿入回路は、デジタル映像信号をアナログ変換せずにアナログ付加映像信号をデジタル映像信号に挿入できる。
【発明の効果】
【０００６】
本発明によるＯＳＤ挿入回路はデジタルの映像信号にＯＳＤのアナログ付加信号をデジタルで挿入できることにより、性能向上、及び、コストダウンが可能となる。
【発明を実施するための最良の形態】
【０００７】
（実施の形態１）
図１は本発明の実施の形態１におけるＯｎ−Ｓｃｒｅｅｎ−Ｄｉｓｐｌａｙ（ＯＳＤ）挿入回路のブロック図である。ＯＳＤ信号発生回路１は所定の周波数の基準クロック信号を基に、アナログのＲＧＢ３色の装置の状態やユーザー調整用画面、或いはテレテキスト等の付加画像信号Ｒｏｓｄ、Ｇｏｓｄ、Ｂｏｓｄとスイッチ信号Ｙｓｏｓｄを出力する。アナログ−デジタル（Ａ／Ｄ）変換回路２はＯＳＤ信号発生回路１の出力するアナログの付加画像信号をデジタル変換する。時分割多重回路３はＡ／Ｄ変換回路２の出力する付加画像信号を時分割多重する。デコード回路４は時分割多重回路３の出力する信号をデコードして信号Ｒｄｅｃ、Ｇｄｅｃ、Ｂｄｅｃを出力する。スイッチ回路５はデコード回路４の出力する信号Ｒｄｅｃ、Ｇｄｅｃ、Ｂｄｅｃとデジタル映像信号入力Ｒｉｎ、Ｇｉｎ、Ｂｉｎとをデコード回路４の出力スイッチ信号Ｙｓｄｅｃにより切換える。制御信号発生回路６は入力されるデジタル映像信号のクロック信号ＣＬＫｉｎと水平同期信号ＨｓｙｎｃとからＯＳＤ信号発生回路１と時分割多重回路３とを制御する信号Ｈ１、Ｈ２を発生する。実施の形態１では入力されるデジタル映像信号はデジタル規格の標準コンポーネントテレビ信号であり、クロック信号ＣＬＫｉｎの周波数は１３．５ＭＨｚである。
【０００８】
図２から図５は実施の形態１におけるＯＳＤ挿入回路のＯＳＤ信号発生回路１とＡ／Ｄ変換器２の動作を示すタイムチャートである。ＯＳＤ信号発生回路１の内部基準クロック信号ＯＣＬＫは通常外部からは供給されずに内蔵されるＰｈａｓｅ−Ｌｏｃｋｅｄ−Ｌｏｏｐ（ＰＬＬ）により発生し、したがってデジタル映像信号のクロック信号ＣＬＫｉｎとは非同期である。制御信号発生回路６は入力される映像信号の水平同期信号Ｈｓｙｎｃと同じ周波数で０を含む所定の位相差１１０を有する信号Ｈ１を発生し、ＯＳＤ信号発生回路１に供給する。ＯＳＤ信号発生回路１において、基準クロック信号ＯＣＬＫは信号Ｈ１によりリセットされる。実施の形態１では基準クロック信号ＯＣＬＫの周波数はデジタル映像信号のクロック信号ＣＬＫｉｎと同じ１３．５ＭＨｚに設定する。制御信号発生回路６は、水平同期信号Ｈｓｙｎｃから時分割多重の基準となる信号Ｈ２を発生し、入力デジタル映像信号のクロック信号ＣＬＫｉｎの周波数を４逓倍して周波数５４ＭＨｚの制御クロック信号ＣＬＫｍｕｌを発生する。制御信号発生回路６は信号Ｈ２と制御クロック信号ＣＬＫｍｕｌとを時分割多重回路３に供給する。時分割多回路３からは制御クロック信号ＣＬＫｍｕｌを４分周した周波数１３．５ＭＨｚのクロック信号ＣＬＫａｄをＡ／Ｄ変換器２にサンプリングクロック信号として供給する。ＯＳＤ信号発生回路１の出力をＡ／Ｄ変換器２で取込むタイミングは信号Ｈ１の位相により決定される。信号Ｈ１はクロック信号ＣＬＫｍｕｌの周期で位相を調整できる。図２から図５はＯＳＤ信号発生回路１の基準クロック信号ＯＣＬＫをリセットする信号Ｈ１の位相をＯＳＤ信号発生回路１の基準クロック信号ＯＣＬＫの周期の１／４、すなわちクロック信号ＣＬＫｍｕｌの周期で位相を調整したＯＳＤ信号発生回路１の出力とＡ／Ｄ変換器２の信号のタイミングを示すタイムチャートを示す。クロック信号ＣＬＫｍｕｌの周期で信号Ｈ１の位相を調整すると、図４に示すように、クロック信号ＣＬＫｍｕｌの４つの山の立ち上がり１０１〜１０４のうちの立ち上がり１０３に信号Ｈ１の立ち上がり１０５が一致した場合に、ＯＳＤ信号発生回路１の出力の変化する時点とＡ／Ｄ変換器２の入力信号をサンプリングクロック信号で取込む時点が略一致する。この時、ＯＳＤ信号発生回路１の出力する信号のジッタにより、ＯＳＤ信号発生回路１の出力信号をＡ／Ｄ変換器２が取込む際に、タイミングエラーが信号Ｈ１と一致する信号ＣＬＫｍｕｌの４つの山の立ち上がり１０１〜１０４のうちで最も発生しやすい。これを防止する為に、信号Ｈ１の立ち上がり１０５を信号ＣＬＫｍｕｌの立ち上がり１０３に一致させて、信号Ｈ１の位相を、図２に示すように、タイミングエラーが最も発生しにくい時点、すなわちＯＳＤ信号発生回路１の出力の変化する時点の中間に設定する。これによりＡ／Ｄ変換器２はジッタ許容量が増加し、タイミングエラーを発生させずに信号を取込むことが可能となる。Ａ／Ｄ変換器２の出力する信号は、時分割多重回路３により制御信号発生回路６で生成する信号Ｈ２を基準にして時分割多重される。図６に示すように、時分割多重回路３、Ａ／Ｄ変換器２の出力する信号Ｒａｄ、Ｇａｄ、Ｂａｄ、Ｙｓａｄを水平同期信号Ｈｓｙｎｃに同期した信号Ｈ２を基準にして発生する選択パルスＲｏｎ、Ｇｏｎ、Ｂｏｎ、Ｙｓｏｎにより時分割多重する。時分割多重回路３の出力信号ＭＯは、図７に示すようにデコード回路４でデコードされ、それらの位相が調整され、デコード回路４はデジタル付加映像信号Ｒｄｅｃ、Ｇｄｅｃ、Ｂｄｅｃとスイッチ信号Ｙｓｄｅｃを出力する。スイッチ回路５はスイッチ信号Ｙｓｄｅｃに応じてデジタル付加信号Ｒｄｅｃ、Ｇｄｅｃ、Ｂｄｅｃとデジタル映像信号Ｒｉｎ、Ｇｉｎ、Ｂｉｎとを切換えることにより、デジタル付加信号Ｒｄｅｃ、Ｇｄｅｃ、Ｂｄｅｃをデジタル映像信号Ｒｉｎ、Ｇｉｎ、Ｂｉｎに挿入する。これにより、タイミングエラーによる不安定な画素を発生させずにデジタル映像信号に付加画像信号を挿入できる。
【０００９】
映像信号にＯＳＤの付加信号がデジタルで挿入できることにより、デジタル制御のシステムにおいて、デジタル映像信号に対して本来不要な処理であるＤ／Ａ変換、ＯＳＤ付加画像信号のアナログ挿入、Ａ／Ｄ変換の必要がなくなり、性能向上、及び、コストダウンが可能となる。
【００１０】
なお、実施の形態１では入力されるデジタル映像信号、及びＯＳＤ信号発生回路１の出力する信号をＲＧＢ信号としたがＹＵＶ信号でもよい。また、ＩＣのピン数等のハードウエアの条件により、時分割多重回路３とデコード回路４とを介さずにＡ／Ｄ変換器２の出力する信号をスイッチ回路５に直接入力しても良い。また、制御信号発生回路６は映像信号のクロック信号ＣＬＫｉｎの４倍の周波数のクロック信号ＣＬＫｍｕｌを発生し時分割多重回路３に供給するが、付加画像信号の数によりクロック信号ＣＬＫｍｕｌの周波数を設定する。
【００１１】
（実施の形態２）
図８は本発明の実施の形態２におけるＯＳＤ挿入回路のブロック図である。図１に示す実施の形態１によるＯＳＤ挿入回路と同じ部分には同じ参照符号を付し詳細な説明を省略する。入力されるデジタル映像信号のクロック信号ＣＬＫｉｎの周波数を２７ＭＨｚとし、ＯＳＤ信号発生回路１の内部基準クロック信号ＯＣＬＫの周波数を、デジタル映像信号のクロック信号ＣＬＫｉｎの周波数の１／２の１３．５ＭＨｚに設定する。時分割多重回路３には、水平同期信号Ｈｓｙｎｃに同期した時分割多重の基準となる同期信号Ｈ２と、デジタル映像信号のクロック信号ＣＬＫｉｎの周波数を２逓倍した周波数５４ＭＨｚの制御クロック信号ＣＬＫｍｕｌが制御信号発生回路６から入力される。すなわち、クロック信号ＣＬＫｍｕｌのクロック信号ＣＬＫｉｎに対する周波数の比とクロック信号ＯＣＬＫのクロック信号ＣＬＫｉｎに対する周波数の比とは異なる。これによりデジタル映像信号のクロック信号の周波数が高い場合にもタイミングエラーを発生させずに、映像信号にＯＳＤ信号発生回路１の出力するデジタル付加信号をデジタルで挿入できる。例えば、実施の形態２のように、デジタル映像信号のクロック信号ＣＬＫｉｎの周波数が２７ＭＨｚの場合、図１に示す実施の形態１によるＯＳＤ挿入回路では、制御信号発生回路６の発生するクロック信号ＣＬＫｍｕｌは映像信号のクロック信号の４倍の周波数の１０８ＭＨｚと高くなり、回路が実現しにくい場合がある。このような場合に、クロック信号ＣＬＫｍｕｌを映像信号のクロック信号の２倍の周波数にすることによりＯＳＤ挿入回路を実現しやすくなる。但し、この場合はＯＳＤの付加信号のクロック信号ＯＣＬＫの周波数は映像信号のクロック信号ＣＬＫｉｎの１／２なので解像度は入力されるデジタル映像信号の解像度の１／２である。
【産業上の利用可能性】
【００１２】
本発明によるＯＳＤ挿入回路はデジタルの映像信号にＯＳＤのアナログ付加信号をデジタルで挿入できることにより、性能向上、及び、コストダウンが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１におけるＯｎ−Ｓｃｒｅｅｎ−Ｄｉｓｐｌａｙ（ＯＳＤ）挿入回路のブロック図
【図２】実施の形態１におけるＯＳＤ挿入回路のＯＳＤ信号発生回路とＡ／Ｄ変換器の動作を示すタイムチャート
【図３】実施の形態１におけるＯＳＤ挿入回路のＯＳＤ信号発生回路とＡ／Ｄ変換器の動作を示すタイムチャート
【図４】実施の形態１におけるＯＳＤ挿入回路のＯＳＤ信号発生回路とＡ／Ｄ変換器の動作を示すタイムチャート
【図５】実施の形態１におけるＯＳＤ挿入回路のＯＳＤ信号発生回路とＡ／Ｄ変換器の動作を示すタイムチャート
【図６】実施の形態１におけるＯＳＤ挿入回路の時分割多重回路の動作を示すタイムチャート
【図７】実施の形態１におけるＯＳＤ挿入回路のデコード回路の動作を示すタイムチャート
【図８】本発明の実施の形態２によるＯＳＤ挿入回路のブロック図
【符号の説明】
【００１４】
１ OSD信号発生回路
２ A/D変換器
３ 時分割多重回路
４ デコード回路
５ スイッチ回路
６ 制御信号発生回路
Claims (7)
- 第１のクロック信号にしたがってスイッチ信号とアナログの付加画像信号を発生するＯｎ−Ｓｃｒｅｅｎ-Ｄｉｓｐｌａｙ（ＯＳＤ）信号発生回路と、
第２のクロック信号をサンプリングクロック信号として前記発生した付加映像信号をデジタル変換するアナログ−デジタル変換器と、
デジタル映像信号と前記デジタル変換された付加画像信号とを前記スイッチ信号により切り替えて出力するスイッチ回路と、
前記デジタル映像信号は水平同期信号を伴い、前記水平同期信号と０を含む所定の位相差を有する信号で前記第１のクロック信号をリセットし、前記第２のクロック信号を前記水平同期信号に対して位相を調整できるように発生する制御信号発生回路と、
を備えたＯＳＤ挿入回路。 - 第３のクロック信号にしたがって前記スイッチ信号と前記デジタル変換された付加画像信号とを時分割多重する時分割多重回路と、
前記時分割多重されたスイッチ信号と付加画像信号とをデコードするデコード回路と、
をさらに備え、
前記スイッチ回路は前記デジタル映像信号と前記デコードされた付加画像信号とを前記デコードされたスイッチ信号により切り替えて出力し、
前記制御信号発生回路は前記第３のクロック信号を発生する、請求の範囲第１項に記載のＯＳＤ挿入回路。 - 前記デジタル映像信号は第４のクロック信号をさらに伴い、
前記制御信号発生回路は前記第４のクロック信号の周波数を逓倍して前記第３のクロック信号を発生する、請求の範囲第２項に記載のＯＳＤ挿入回路。 - 前記制御信号発生回路は前記第３のクロック信号にしたがって前記第２のクロック信号の前記位相を調整する、請求の範囲第３項に記載のＯＳＤ挿入回路。
- 前記制御信号発生回路は前記第４のクロック信号の周波数を分周して前記第２のクロック信号を発生する、請求の範囲第４項に記載のＯＳＤ挿入回路。
- 前記第３のクロック信号の前記第４のクロック信号に対する周波数の比と、前記第２のクロック信号の前記第４のクロック信号に対する周波数の比が異なる、請求の範囲第５項に記載のＯＳＤ挿入回路。
- 前記制御信号発生回路は前記第４のクロック信号の前記周波数を２逓倍して前記第３のクロック信号を発生し、前記第４のクロック信号の周波数を４分周して前記第２のクロック信号を発生する、請求の範囲第６項に記載のＯＳＤ挿入回路。
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