JP4087540B2 - プッシュプル型増幅回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、交流信号を増幅するプッシュプル型増幅回路に関する。
【０００２】
【従来の技術】
図１２は、特開平８−８６５４号公報に開示されている、差動増幅回路１０とその後段のＡＢ級プッシュプル型増幅回路２０Ｘとからなる演算増幅回路を示しており、例えば音声信号を増幅してスピーカに供給するためのものである。
【０００３】
この演算増幅回路を例えば、携帯電話などの移動電子機器に用いた場合には、電力効率が高く、消費電力の無駄ができるだけ少ないものが要求される。また、小型の移動電子機器では電流駆動能力が比較的小さいためこれを高くすることが要求される。
【０００４】
増幅回路２０Ｘの出力回路２１では、電源電位ＶＤＤの導体と電源電位ＶＳＳの導体との間にトランジスタＰ５とトランジスタＮ６とが直列接続されている。トランジスタＰ５のゲートには、差動増幅回路１０の出力電圧ＶＡが供給され、トランジスタＮ６のゲートには、電圧ＶＡに応答して制御回路２２により生成される電圧ＶＢが供給される。
【０００５】
制御回路２２において、Ｔ１及びＴ４はＰチャンネルＦＥＴであり、Ｔ２、Ｔ３及びＴ５はＮチャンネルＦＥＴである。
【０００６】
トランジスタＴ２とＴ３とはカレントミラー回路を構成しており、トランジスタＴ３に流れる電流Ｉ３はトランジスタＴ２に流れる電流Ｉ１に比例し、トランジスタサイズで定まるその係数を１とすると、Ｉ３＝Ｉ１となる。トランジスタＴ４は、そのゲートに定電圧ＶＢ０が供給されて定電流源を構成しており、その定電流Ｉ４は、トランジスタＴ３に流れる電流Ｉ３とトランジスタＴ５に流れる電流Ｉ５との和に等しい。したがって、Ｉ５＝Ｉ４−Ｉ１が成立する。また、トランジスタＴ５とトランジスタＮ６とはカレントミラー回路を構成しており、トランジスタＮ６に流れる電流ＩＮは電流Ｉ５に比例し、その係数をｋとするとＩＮ＝ｋ・Ｉ５となる。したがって、次式が成立する。
【０００７】
ＩＮ＝ｋ・（Ｉ４−Ｉ１） ・・・（１）
トランジスタＰ５とトランジスタＮ６との接続ノードと、電源電位ＶＳＳの導体との間には、負荷３０及び直流電圧源３１が接続されている。
【０００８】
図１３は、電圧ＶＡに対する電流ＩＮと電流ＩＰとの関係を示す。電圧ＶＡと電圧ＶＢとの関係は制御回路２２により定まり、電流ＩＮは、電圧ＶＡに対応した電圧ＶＢがトランジスタＮ６のゲートに供給されているときの電流である。
【０００９】
図１３中のＶＡ＝ＶＳＧとなる点では、トランジスタＰ５に流れる電流ＩＰとトランジスタＮ６に流れる電流ＩＮとが等しく、負荷３０に流れる電流は０となる。
【００１０】
この出力電流ゼロの平衡状態から電圧ＶＡが上昇すると、一方では電流ＩＰが減少し、他方では電流Ｉ１が減少して、上式（１）から電流ＩＮが増加し、これにより負荷３０から増幅回路２０Ｘへ電流（ＩＮ−ＩＰ）が流入する。
【００１１】
出力電流ゼロの状態から電圧ＶＡが下降すると、一方では電流ＩＰが増加し、他方では電流Ｉ１が増加して、上式（１）から電流ＩＮが減少し、これにより増幅回路２０Ｘから負荷３０へ電流（ＩＰ−ＩＮ）が流出する。
【００１２】
トランジスタＰ５とトランジスタＮ６とを貫通する電流Ｉidlは、電流ＩＰと電流ＩＮとの小さい方の値Ｍｉｎ（ＩＰ，ＩＮ）である。この値は、出力電流ゼロの状態で最大値Ｉｍとなる。
【００１３】
貫通電流Ｉidlは、入力信号に対する出力信号の直線性を改善（クロスオーバ歪を低減）するためにある程度必要である。
【００１４】
しかし、貫通電流Ｉidlは消費電力が増大する原因となる。特にプッシュプル型増幅回路の出力段の貫通電流は、その値が大きいので、クロスオーバ歪低減を考慮した上でできるだけ貫通電流Ｉidlを小さくした方が好ましい。
【００１５】
電流Ｉ１の最小値及び最大値をそれぞれＩ１max及びＩ１minで表すと、電流ＩＮの最大値Ｉmax及び最小値Ｉminは、上式（１）からそれぞれ次式で表される。
【００１６】
Ｉmax＝ｋ・（Ｉ４−Ｉ１min） ・・・（２）
Ｉmin＝ｋ・（Ｉ４−Ｉ１max） ・・・（３）
Ｉmaxが大きいほど負荷駆動能力が高くなり、Ｉminが小さいほど貫通電流Ｉidlが少なくなる。
【００１７】
【発明が解決しようとする課題】
しかし、負荷駆動能力を向上するためにｋ又はＩ４の値を大きくすると、Ｉminも大きくなって、貫通電流Ｉidlが大きくなる。逆に、貫通電流Ｉidlを少なくするためにｋ又はＩ４の値を小さくすると、Ｉmaxも少なくなって負荷駆動能力が下降することになる。すなわち、負荷駆動能力の向上と貫通電流の低減とは相反した要求である。
【００１８】
本発明の目的は、このような問題点に鑑み、負荷駆動能力の向上と貫通電流の低減とを達成することが可能なプッシュプル型増幅回路を提供することにある。
【００１９】
【課題を解決するための手段及びその作用効果】
以下、単に「信号」とは、電圧信号又は電流信号である。
【００２０】
本発明の第１態様のプッシュプル型増幅回路では、例えば図３に示す如く、
第１電源電位と第２電源電位との間に直列接続された第１トランジスタ（Ｐ５）と導電形が該第１トランジスタと逆の第２トランジスタ（Ｎ６）とを備え、該第１トランジスタの制御入力端に入力信号（ＶＡ）が供給され、該第１トランジスタと該第２トランジスタの接続ノードが出力端であるプッシュプル型出力回路と、
該入力信号に応答して、該入力信号をα倍し−βシフトさせた制御信号（ＶＢ）を生成して該第２トランジスタの制御入力端に供給する制御回路とを有し、ここにαは正の略所定値であり、βは（（該入力信号）−（該制御信号））と同一符号の略所定値である。
【００２１】
第２トランジスタを流れる電流Ｉは近似的に次式で表される。
【００２２】
Ｉ＝ｇｍ（ＶＢ−Ｖｔｈ） （ＶＢ＞Ｖｔｈのとき）・・・（４）
Ｉ＝０ （ＶＢ＜Ｖｔｈのとき）・・・（５）
ここにｇｍは第２トランジスタの相互コンダクタンスであり、Ｖｔｈは第２トランジスタの閾値電圧である。
【００２３】
式（４）に、第１態様で述べた関係式、
ＶＢ＝α・ＶＡ−β ・・・（６）
を代入すると、次式が得られる。
【００２４】
Ｉ＝ｇｍ・α（ＶＡ−（β＋Ｖｔｈ）／α） ・・・（７）
この式（７）から、αの値を適当に大きくすることにより電流駆動能力を向上させることができる。また、このαの値に対し、式（６）からβの値を適当に定めることにより、式（４）においてＶＢ＝Ｖｔｈ、すなわち式（７）においてＶＡ＝（β＋Ｖｔｈ）／αとすることができる。このときＩ＝０となる。
【００２５】
したがって、第１態様のプッシュプル型増幅回路によれば、負荷駆動能力の向上と貫通電流の低減との両方を達成することが可能となる。
【００２６】
実際には、クロスオーバ歪を適当に低減するためにＩの最小値は０でない正の小さな値に設計される。
【００２７】
本発明の第２態様のプッシュプル型増幅回路では、第１態様において例えば図１に示す如く、
上記第２トランジスタ（Ｎ６）に並列接続された定電流源（２３）をさらに有し、
上記制御回路（２４１）は、上記出力端に負荷が接続された状態で上記第１トランジスタに最小値より大きい電流が流れるときに該第２トランジスタに流れる電流が略ゼロになるように上記所定値α及びβが定められている。
【００２８】
この場合、定電流源の電流をＩ０とすると、上式（４）及び（５）に対応した式は、次のようになる。
【００２９】
Ｉ＝ｇｍ（ＶＢ−Ｖｔｈ）＋Ｉ０ （ＶＢ＞Ｖｔｈのとき）・・・（８）
Ｉ＝Ｉ０ （ＶＢ＜Ｖｔｈのとき）・・・（９）
したがって、図２に示すようにＶＢ＜Ｖｔｈのとき負荷に流れずに第１トランジスタを流れる貫通電流Ｉ０を一定にすることができる。しかも、貫通電流Ｉ０をＩの最大値Ｉmaxと無関係に定めることができる。これにより、負荷駆動能力向上と貫通電流低減とをより効果的に達成がすることが可能となると共に、設計が容易になる。
【００３０】
本発明の第３態様のプッシュプル型増幅回路では、第１又は２態様において例えば図４に示す如く、
上記制御回路（２４）は、
上記入力信号（ＶＡ）に応答して、中間信号（ＶＣ）を出力する第１信号変換回路（２４１）と、
該中間信号に応答して、上記制御信号（ＶＢ）を出力する第２信号変換回路（２４２）とを有する。
【００３１】
このプッシュプル型増幅回路によれば、２段階で上記α及びβの値が定まるので、α及びβの値を定めるための設計が容易となる。
【００３２】
例えば、第１信号変換回路（２４１）は上記入力信号（ＶＡ）の上下動と動作が逆の中間信号（ＶＣ）を出力し、第２信号変換回路（２４２）は該中間信号の上下動と動作が逆の第２信号を出力する。
【００３３】
本発明の第４態様のプッシュプル型増幅回路では、第３態様において例えば図５に示す如く、
上記第１信号変換回路（２４１）は、
上記入力信号（ＶＡ）が制御入力端に供給される第３トランジスタ（Ｐ７）と、
該第３トランジスタに直列接続された第１定電流源（２５）とを有し、該第３トランジスタと該第１定電流源との接続ノードから上記中間信号（ＶＣ）が出力される。
【００３４】
第３トランジスタに第１定電流源が直列接続されているので、入力信号の変化により第３トランジスタの内部抵抗が変化すると、中間信号もこれに応じて変化する。
【００３５】
この第４態様には、以下のサブ態様（Ａ）〜（Ｄ）が含まれる。
【００３６】
（Ａ）例えば図５に示す如く、
上記第３トランジスタはＰチャンネルＦＥＴ（Ｐ７）であり、
上記第１定電流源（２５）は該ＰチャンネルＦＥＴと上記第２電源電位（ＶＳＳ）との間に接続されている。
【００３７】
（Ｂ）例えば図６に示す如く、
上記第３トランジスタはＮチャンネルＦＥＴ（Ｎ７）であり、
上記第１定電流源は該ＮチャンネルＦＥＴと上記第１電源電位（ＶＤＤ）との間に接続されている。
【００３８】
（Ｃ）例えば図１０に示す如く、
上記第３トランジスタはＰＮＰ型トランジスタ（Ｐ１７）であり、
上記第１定電流源は該ＰＮＰ型トランジスタと上記第２電源電位（ＶＳＳ）との間に接続されている。
【００３９】
（Ｄ）例えば図１１に示す如く、
上記第３トランジスタはＮＰＮ型トランジスタ（Ｎ１７）であり、
上記第１定電流源は該ＮＰＮ型トランジスタと上記第１電源電位（ＶＤＤ）との間に接続されている。
【００４０】
（Ｅ）例えば図５に示す如く、
上記制御信号変換回路（２４２）は、
上記中間信号（ＶＣ）が制御入力端に供給される第４トランジスタ（Ｐ８）と、
該第４トランジスタに直列接続された第２定電流源（２６）とを有し、該第４トランジスタと該第２定電流源との接続ノードから上記制御信号（ＶＢ）が出力される。
【００４１】
第４トランジスタに第２定電流源が直列接続されているので、入力信号の変化により第４トランジスタの内部抵抗が変化すると、第２信号もこれに応じて変化する。
【００４２】
（Ｆ）例えば図８に示す如く、
上記制御信号変換回路（２４２Ｂ）は、
上記中間信号が制御入力端に供給される第４トランジスタ（Ｐ８）と、
該第４トランジスタに直列接続された入力側トランジスタ（Ｎ９）と、
を有し、上記第２トランジスタ（Ｎ６）が該入力側トランジスタとカレントミラー回路を形成するように接続されている。
【００４３】
第４トランジスタに流れる電流の変化は、入力側トランジスタを介し、第２トランジスタに流れる電流の変化として伝達される。
【００４４】
上記構成（Ｅ）には、以下のサブ態様（Ｅ１）〜（Ｅ４）が含まれる。
【００４５】
（Ｅ１）例えば図５に示す如く、
上記第４トランジスタはＰチャンネルＦＥＴ（Ｐ８）であり、
上記第２定電流源は該ＰチャンネルＦＥＴと上記第２電源電位（ＶＳＳ）との間に接続されている。
【００４６】
（Ｅ２）例えば図７に示す如く、
上記第４トランジスタはＮチャンネルＦＥＴ（Ｎ８）であり、
上記第２定電流源は該ＮチャンネルＦＥＴと上記第１電源電位（ＶＤＤ）との間に接続されている。
【００４７】
（Ｅ３）例えば図１０に示す如く、
上記第４トランジスタはＰＮＰ型トランジスタ（Ｐ１８）であり、
上記第２定電流源は該ＰＮＰ型トランジスタと上記第２電源電位（ＶＳＳ）との間に接続されている。
【００４８】
（Ｅ４）例えば図１１に示す如く、
上記第４トランジスタはＮＰＮ型トランジスタ（Ｎ１８）であり、
上記第２定電流源は該ＮＰＮ型トランジスタと上記第１電源電位（ＶＳＳ）との間に接続されている。
【００４９】
（Ｅ５）例えば図９に示す如く、
上記第１信号変換回路（２４１Ｂ）は、
上記入力信号（ＶＡ）が制御入力端に供給される第３トランジスタ（Ｎ７）と、
該第３トランジスタに直列接続された第１入力側トランジスタ（Ｐ１０）と、
を有し、該第３トランジスタと該第１入力側トランジスタとの接続ノードから上記中間信号（ＶＣ）が出力され、
上記制御信号変換回路（２４２Ｂ）は、該第１入力側トランジスタと第１カレントミラー回路を形成するように接続された第１出力側トランジスタ（Ｐ８）を有する。
【００５０】
第３トランジスタに第１入力側トランジスタが直列接続されているので、入力信号の変化により第３トランジスタの内部抵抗が変化すると、第１入力側トランジスタに流れる電流が変化し、この変化が第１出力側トランジスタに流れるの電流の変化として伝達される。
【００５１】
（Ｅ６）上記（Ｅ５）において例えば図９に示す如く、
上記制御信号変換回路（２４２Ｂ）は、上記第１出力側トランジスタに直列接続された第２入力側トランジスタ（Ｎ９）をさらに有し、
該第２入力側トランジスタは、上記第２トランジスタ（Ｎ６）と第２カレントミラー回路を形成するように接続されている。
【００５２】
第１入力側トランジスタに流れる電流の変化は、第１出力側トランジスタ及び第２入力側トランジスタを介し、第２トランジスタに流れる電流の変化として伝達される。
【００５３】
上記いずれかの構成において、他の入力信号に応答して上記入力信号を出力する差動増幅回路をさらに有していてもよく、また、上記いずれかの構成は、半導体チップに形成されていてもよい。
【００５４】
本発明の第５態様のプッシュプル型増幅回路では、第１電源電位と第２電源電位との間に直列接続された第１トランジスタと電流制御回路とを備え、該第１トランジスタの制御入力端に入力電圧信号ＶＡが供給され、該第１トランジスタと該電流制御回路の接続ノードが出力端であるプッシュプル型出力回路と、
該入力電圧信号ＶＡに応答して、該入力電圧信号をα倍し−βシフトさせた制御電圧信号ＶＢを生成して該電流制御回路の制御入力端に供給する電圧制御回路と、
を有し、該電流制御回路は、該制御電圧信号ＶＢに応答して自己に流れる電流ＩＮを、ＶＢ＞ＶＴＨのときＩＮ＝ＧＭ（ＶＢ−ＶＴＨ）が略成立するように制御し、ここに、ＧＭは該電流制御回路の相互コンダクタンスであり、ＶＴＨは該電流制御回路の閾値電圧である。
【００５５】
このプッシュプル型増幅回路によっても、第１態様のそれと同様の効果が得られる。
【００５６】
【発明の実施の形態】
以下、図１〜４を参照して本発明の実施形態を説明する。図中、同一構成要素には、同一の符号を付している。
【００５７】
以下において、ＦＥＴはＭＩＳＦＥＴ又は接合型ＦＥＴ等である。
【００５８】
［第１実施形態］
図１は、本発明の第１実施形態の演算増幅回路の概略構成を示す。
【００５９】
この回路は例えば、集積回路内に備えられ、携帯電話などの移動電子機器に用いられる。
【００６０】
この回路は、差動増幅回路１０と、回路１０の電圧ＶＡの駆動能力を増幅するためのＡＢ級プッシュプル型増幅回路２０（以下、単に増幅回路と称す。）とからなる。
【００６１】
図１中のＰ３〜Ｐ５はいずれもＰチャンネルＦＥＴであり、Ｎ１、Ｎ２及びＮ６はいずれもＮチャンネルＦＥＴである。
【００６２】
差動増幅回路１０では、トランジスタＮ１及びＮ２のソースが定電流源１１を介して電源電位ＶＳＳの導体に接続され、トランジスタＮ１及びＮ２のドレインがそれぞれトランジスタＰ３及びＰ４を介して電源電位ＶＤＤ（ＶＤＤ＞ＶＳＳ）の導体に接続されている。トランジスタＰ３のゲートはそのドイレン及びトランジスタＰ４のゲートに接続され、トランジスタＰ３とＰ４とでカレントミラー回路が構成されている。
【００６３】
トランジスタＮ１及びＮ２のゲートにそれぞれ互いに相補的な入力電圧信号＊ＶＩ及びＶＩが供給され、トランジスタＮ２のドレインから電圧ＶＡが出力されて、増幅回路２０へ供給される。
【００６４】
入力電圧信号＊ＶＩが下降し入力電圧信号ＶＩが上昇すると、電圧ＶＡが下降し、逆の場合には電圧ＶＡが上昇する。
【００６５】
増幅回路２０の出力回路２１では、電源電位ＶＤＤとＶＳＳの導体間にトランジスタＰ５とトランジスタＮ６とが直列接続され、トランジスタＰ５とトランジスタＮ６の接続ノードが出力端ＯＵＴに接続されている。トランジスタＮ６には、定電流源２３が並列接続されている。トランジスタＰ５のゲートには電圧信号ＶＡが供給される。電圧制御回路２４は、電圧ＶＡに応答して、電圧ＶＡをα倍し−βシフトさせた電圧ＶＢ、すなわち上式（６）で表される電圧ＶＢを生成してこれをトランジスタＮ６のゲートに供給する。αは正の略所定値である。βは、略所定値であり、図１の場合には正である。
【００６６】
出力端ＯＵＴと電源電位ＶＳＳの導体との間には、負荷３０と直流電圧源３１とが直列接続されている。
【００６７】
図１中に示すように、トランジスタＰ５、Ｎ６及び定電流源２３に流れる電流をそれぞれ電流ＩＰ、電流ＩＮ及び電流Ｉ０と表記する。
【００６８】
図２は、電圧ＶＡに対する電流ＩＰ及び電流（ＩＮ＋Ｉ０）の関係を示す。
【００６９】
電圧ＶＢがトランジスタＮ６の閾値電圧Ｖｔｈのとき、ＩＰ＝Ｉ０となるように設計パラメータが定められている。このとき、ＩＮ＝０であり、負荷３０に流れる電流−（ＩＮ＋Ｉ０−ＩＰ）は０となる。
【００７０】
この平衡状態から電圧ＶＡが上昇すると、トランジスタＰ５の内部抵抗が増加して電流ＩＰが減少しようとする。α＞０であるので、電圧ＶＡの上昇により電圧ＶＢも上昇し、トランジスタＮ６の内部抵抗が減少して電流ＩＮが増加しようとする。したがって、負荷３０から出力端ＯＵＴへ電流（ＩＮ＋Ｉ０−ＩＰ）が流入する。
【００７１】
逆に上記平衡状態から電圧ＶＡが下降すると、トランジスタＰ５の内部抵抗が減少して電流ＩＰが増加しようとする。α＞０であるので、電圧ＶＡの下降により電圧ＶＢも下降し、トランジスタＮ６の内部抵抗が増加して電流ＩＮが減少しようとする。したがって、出力端ＯＵＴから負荷３０へ電流−（ＩＮ＋Ｉ０−ＩＰ）が流出する。
【００７２】
電流ＩＮ＝Ｉは近似的に上式（４）及び（５）で表される。従って、上式（７）が成立する。
【００７３】
この式（７）から、αの値を適当に大きくすることにより増幅回路２０の電流駆動能力を向上させることができる。また、このαの値に対し、式（６）からβの値を適当に定めることにより、ＶＢ＝Ｖｔｈ、すなわちＶＡ＝（β＋Ｖｔｈ）／αとすることができる。このときＩＮ＝０となる。
【００７４】
図２に示すように、ＶＢ＜ＶｔｈのときＩＮ＝０となり、電流ＩＰの貫通電流成分は定電流源２３に流れる電流Ｉ０に等しくなって、これを一定にすることができる。しかも、貫通電流Ｉ０を電流ＩＮの最大値と無関係に定めることができる。
【００７５】
これにより、負荷駆動能力向上と貫通電流低減とを効果的に達成がすることが可能となると共に、設計が容易になる。
【００７６】
［第２実施形態］
図３は、本発明の第２実施形態の演算増幅回路の概略構成を示す。
【００７７】
この回路は、図１の回路から定電流源２３を省略した構成になっている。
【００７８】
定電流源２３が無いので、クロスオーバー歪み低減のために、負荷３０が接続されているときにＩＰ＝ＩＮとなる平衡状態でＩＮ＝０とすることができない。このときの電圧ＶＢを、閾値電圧Ｖｔｈに近い値であるがＶＢ＞Ｖｔｈとなるようにする。
【００７９】
この平衡状態から電圧ＶＡが減少したとき、ＶＢ＜Ｖｔｈとなってもよく、トランジスタＰ５及びトランジスタＮ６を貫通する電流を小さくすることができる。
【００８０】
また、αの値を適当に大きくすることにより増幅回路２０Ａの電流駆動能力を向上させることができる。
【００８１】
したがって、負荷駆動能力向上と貫通電流低減とを達成することができる。
【００８２】
［第３実施形態］
図４は、本発明の第３実施形態の演算増幅回路の概略構成を示す。
【００８３】
この回路では、図１の電圧制御回路２４が電圧変換回路２４１と２４２とで構成されている。
【００８４】
電圧変換回路２４１は電圧ＶＡを電圧ＶＣに変換し、電圧変換回路２４２は電圧ＶＣを電圧ＶＢに変換する。
【００８５】
電圧ＶＡが２段階で電圧ＶＢに変換されるので、設計においてαとβとを定めるのが容易になる。すなわち、近似的に、
ＶＣ＝α１・ＶＡ−β１
ＶＢ＝α２・ＶＣ−β２
と表され、
ＶＢ＝（α１・α２）ＶＡ−（α２・β１＋β２）
となり、α＝α１・α２、β＝α２・β１＋β２となるように略一定のα１、α２、β１及びβ２を定めればよい。
【００８６】
α１＞０のときはα２＞０であり、α１＜０のときはα２＜０である。
【００８７】
他の点は、図１と同一である。
【００８８】
以下の実施例で説明する図５及び図６は図４の構成例であり、図８及び図９は図３の構成例である。
【００８９】
【実施例】
以下、図５〜１１を参照して本発明の実施例を説明する。図中、同一又は類似の構成要素には、同一又は類似の符号を付している。
【００９０】
［第１実施例］
図５は、本発明の第１実施例の演算増幅回路を示す。
【００９１】
図５中のＰ３〜Ｐ５、Ｐ７及びＰ８はいずれもＰチャンネルＦＥＴであり、Ｎ１、Ｎ２及びＮ６はいずれもＮチャンネルＦＥＴである。
【００９２】
増幅回路２０の電圧変換回路２４１では、電源電位ＶＤＤとＶＳＳの導体間にトランジスタＰ７と定電流源２５とが直列接続されている。トランジスタＰ７のゲートには電圧ＶＡが供給され、トランジスタＰ７と定電流源２５との接続ノードから電圧ＶＣが出力される。トランジスタＰ７に定電流源２５が直列接続されているので、電圧ＶＡが上昇してトランジスタＰ７の内部抵抗が増加すると電圧ＶＣが下降し、逆に電圧ＶＡが下降してトランジスタＰ７の内部抵抗が減少すると電圧ＶＣが上昇する。したがって、α１＜０である。
【００９３】
電圧変換回路２４２も電圧変換回路２４１と同様に、電源電位ＶＤＤとＶＳＳの導体間にトランジスタＰ８と定電流源２６とが直列接続されている。トランジスタＰ８のゲートには電圧ＶＣが供給され、トランジスタＰ８と定電流源２６との接続ノードから電圧ＶＢが出力される。トランジスタＰ８に定電流源２６が直列接続されているので、電圧ＶＣが上昇してトランジスタＰ８の内部抵抗が増加すると電圧ＶＢが下降し、逆に電圧ＶＣが下降してトランジスタＰ８の内部抵抗が減少すると電圧ＶＢが上昇する。したがって、α２＜０である。
【００９４】
以上のことから、電圧ＶＡが上昇すると、電圧ＶＢも上昇し、電圧ＶＡが下降すると電圧ＶＢも下降する。
【００９５】
他の点は、図４と同一である。
【００９６】
次に、上式（６）中のα及びβの式を導出する。
【００９７】
トランジスタＰ７、定電流源２５、トランジスタＰ８及び定電流源２６に流れる電流をそれぞれＩ７、Ｉ２５、Ｉ８及びＩ２６で表し、トランジスタＰ７の閾値電圧をＶｔｈ７で表し、トランジスタＰ７及びＰ８の相互コンダクタンスをそれぞれｇｍ７及びｇｍ８で表し、トランジスタＰ７及びＰ８のドレイン・ソース間抵抗をそれぞれＲ７及びＲ８で表し、定電流源２５及び２６の内部抵抗をそれぞれＲ２５及びＲ２６で表すと、次式が成立する。
【００９８】
式（１０）〜（１２）の関係を用いると、式（１３）は上式（６）で表され、α及びβは次式で表される。
【００９９】
α＝ｇｍ８・ｇｍ７・（Ｒ２５//Ｒ７）・（Ｒ８//Ｒ２６）
β＝ｇｍ８・（Ｒ８//Ｒ２６）・｛ＶＤＤ
＋ｇｍ７・Ｖｔｈ７（Ｒ７//Ｒ２５）＋Ｉ２５（Ｒ７//Ｒ２５）
−ｇｍ７・ＶＤＤ（Ｒ７//Ｒ２５）−ＶＤＤ・Ｒ２５／（Ｒ２５＋Ｒ７）
−Ｖｔｈ８｝−Ｉ２６・（Ｒ８//Ｒ２６）−ＶＤＤ・Ｒ２６／（Ｒ２６＋Ｒ８）
ここに記号//は並列接続を示しており、例えばＲ７//Ｒ２５＝Ｒ７・Ｒ２５／（Ｒ７＋Ｒ２５）である。
【０１００】
［第２実施例］
図６は、本発明の第２実施例の演算増幅回路を示す。
【０１０１】
図６中のＰ３〜Ｐ５及びＰ８はいずれもＰチャンネルＦＥＴであり、Ｎ１、Ｎ２、Ｎ６及びＮ７はいずれもＮチャンネルＦＥＴである。
【０１０２】
増幅回路２０Ｂの電圧変換回路２４１Ａでは、電源電位ＶＤＤとＶＳＳの導体間に定電流源２５ＡとトランジスタＮ７とが直列接続されている。トランジスタＮ７のゲートには電圧ＶＡが供給され、トランジスタＮ７と定電流源２５Ａとの接続ノードから電圧ＶＣが出力される。トランジスタＮ７に定電流源２５Ａが直列接続されているので、電圧ＶＡが上昇してトランジスタＮ７の内部抵抗が減少すると電圧ＶＣが下降し、逆に電圧ＶＡが下降してトランジスタＰ７の内部抵抗が増加すると電圧ＶＣが上昇する。
【０１０３】
他の点は、図５と同一である。
【０１０４】
［第３実施例］
図７は、本発明の第３実施例の演算増幅回路を示す。
【０１０５】
図７中のＰ１、Ｐ２、Ｐ５及びＰ７はいずれもＰチャンネルＦＥＴであり、Ｎ３〜Ｎ６及びＮ８はいずれもＮチャンネルＦＥＴである。
【０１０６】
差動増幅回路１０Ａ及び増幅回路２０Ａはそれぞれ図５の差動増幅回路１０及び２０において、電圧変換回路２４１以外につき、ＰチャンネルＦＥＴとＮチャンネルＦＥＴとを逆にし、かつ、電源電位ＶＤＤとＶＳＳとを逆にした構成となっている。電圧ＶＡはトランジスタＮ６のゲートに供給され、電圧変換回路２４２Ａの出力電圧ＶＢはトランジスタＰ５のゲートに供給される。
【０１０７】
電圧ＶＡが上昇すると、トランジスタＮ６の内部抵抗が減少して電流ＩＮが増加しようとする。
【０１０８】
他方、電圧ＶＡが上昇すると電圧変換回路２４１により電圧ＶＣが下降する。電圧変換回路２４２Ａでは、トランジスタＮ８に定電流源２６Ａが直列接続されているので、電圧ＶＣが下降してトランジスタＮ８の内部抵抗が増加すると電圧ＶＢが上昇する。これにより、トランジスタＰ５の内部抵抗が増加して電流ＩＰが減少しようとする。
【０１０９】
したがって、電圧ＶＡが上昇すると、電流ＩＮが増加し電流ＩＰが減少して、電流（ＩＮ−ＩＰ）が増加する。
【０１１０】
逆に、電圧ＶＡが下降すると、トランジスタＮ６の内部抵抗が増加して電流ＩＮが減少しようとする。
【０１１１】
他方、電圧ＶＡが下降すると電圧変換回路２４１により電圧ＶＣが上昇する。電圧変換回路２４２Ａでは、電圧ＶＣが上昇してトランジスタＮ８の内部抵抗が減少し、電圧ＶＢが下降する。これにより、トランジスタＰ５の内部抵抗が減少して電流ＩＰが増加しようとする。
【０１１２】
したがって、電圧ＶＡが下降すると、電流ＩＮが減少し電流ＩＰが増加して、電流（ＩＮ−ＩＰ）が減少する。
【０１１３】
本第３実施例では、図５の場合と逆に、トランジスタＰ５のゲートに電圧ＶＢが供給され、トランジスタＮ６のゲートに電圧ＶＡが供給されているので、ＶＢ＞ＶＡであり、上式（６）中のβはβ＜０である。
【０１１４】
［第４実施例］
図８は、本発明の第４実施例の演算増幅回路を示す。
【０１１５】
図８中のＰ３〜Ｐ５及びＰ８はいずれもＰチャンネルＦＥＴであり、Ｎ１、Ｎ２、Ｎ６、Ｎ７及びＮ９はいずれもＮチャンネルＦＥＴである。
【０１１６】
増幅回路２０Ｃの電圧変換回路２４２Ｂでは、図６の定電流源２６の替わりに、ドレイン・ゲート間が接続されたトランジスタＮ９を用いている。トランジスタＮ９のゲートはトランジスタＮ６のゲートに接続され、トランジスタＮ９とトランジスタＮ６とでカレントミラー回路が構成されている。トランジスタＮ９及びトランジスタＮ６はそれぞれこのカレントミラー回路の入力側及び出力側となっている。
【０１１７】
他の点は、図６の回路から定電流源２３を省略したものと同一になっている。
【０１１８】
電圧ＶＡの下降により電圧ＶＣが上昇すると、トランジスタＰ８の内部抵抗が増加してトランジスタＮ９に流れる電流が減少し、これにより電流ＩＮが減少する。換言すれば、電圧ＶＡの下降により電圧ＶＢが下降して電流ＩＮが減少する。
【０１１９】
逆に、電圧ＶＡの上昇により電圧ＶＣが下降すると、トランジスタＰ８の内部抵抗が減少してトランジスタＮ９に流れる電流が増加し、これにより電流ＩＮが増加する。換言すれば、電圧ＶＡの上昇により電圧ＶＢが上昇して電流ＩＮが増加する。
【０１２０】
［第５実施例］
図９は、本発明の第５実施例の演算増幅回路を示す。
【０１２１】
図９中のＰ３〜Ｐ５、Ｐ８及びＰ１０はいずれもＰチャンネルＦＥＴであり、Ｎ１、Ｎ２、Ｎ６、Ｎ７及びＮ９はいずれもＮチャンネルＦＥＴである。
【０１２２】
増幅回路２０Ｄの電圧変換回路２４１Ｂでは、図８の定電流源２５Ａの替わりに、ドレイン・ゲート間が接続されたトランジスタＰ１０を用いている。トランジスタＰ１０のゲートはトランジスタＰ８のゲートに接続され、トランジスタＰ１０とトランジスタＰ８とでカレントミラー回路が構成されている。トランジスタＰ１０及びトランジスタＰ８はそれぞれこのカレントミラー回路の入力側及び出力側となっている。
【０１２３】
他の点は、図８と同一構成である。
【０１２４】
電圧ＶＡが上昇すると、トランジスタＮ７の内部抵抗が減少しトランジスタＰ１０に流れる電流が増加し、これによりトランジスタＰ８に流れる電流も増加する。トランジスタＮ９とトランジスタＮ６もカレントミラー回路を構成しているので、電流ＩＮも増加する。換言すれば、トランジスタＮ７の内部抵抗減少により電圧ＶＣが下降してトランジスタＰ８の内部抵抗が減少し、これにより電圧ＶＢが上昇して電流ＩＮが増加する。
【０１２５】
逆に、電圧ＶＡが下降すると、トランジスタＮ７の内部抵抗が増加しトランジスタＰ１０に流れる電流が減少し、これによりトランジスタＰ８に流れる電流も減少し、電流ＩＮも減少する。換言すれば、トランジスタＮ７の内部抵抗増加により電圧ＶＣが上昇してトランジスタＰ８の内部抵抗が増加し、これにより電圧ＶＢが下降して電流ＩＮが減少する。
【０１２６】
［第６実施例］
図１０は、本発明の第６実施例の演算増幅回路を示す。
【０１２７】
図１０中のＰ１３〜Ｐ１５、Ｐ１７及びＰ１８はいずれもＰＮＰ型トランジスタであり、Ｎ１１、Ｎ１２及びＮ１６はいずれもＮＰＮ型トランジスタである。
【０１２８】
この回路は、図５のＰチャンネルＦＥＴ及びＮチャンネルＦＥＴをそれぞれＰＮＰ型トランジスタ及びＮＰＮ型トランジスタで置き換えた構成となっている。
【０１２９】
このような置換によっても同様の動作が行われるのは一般的であり、差動増幅回路１０Ｂ及び増幅回路２０Ｅの動作はそれぞれ図５の差動増幅回路１０及び２０の動作と同様であるので、その説明を省略する。
【０１３０】
［第７実施例］
図１１は、本発明の第６実施例の演算増幅回路を示す。
【０１３１】
図１１中のＰ１１、Ｐ１２及びＰ１６はいずれもＰＮＰ型トランジスタであり、Ｎ１３〜Ｎ１５、Ｎ１７及びＮ１８はいずれもＮＰＮ型トランジスタである。
【０１３２】
この回路では、図１０のＮＰＮ型トランジスタとＰＮＰ型トランジスタとを逆にし、かつ、電源電位ＶＤＤとＶＳＳとを逆にした構成となっている。
【０１３３】
このような逆によっても同様の動作が行われるは一般的であり、差動増幅回路１０Ｃ及び増幅回路２０Ｆの動作はそれぞれ図１０の差動増幅回路１０Ｂ及び増幅回路２０Ｅの動作と同様であるので、その説明を省略する。
【０１３４】
なお、本発明には外にも種々の変形例が含まれる。
【０１３５】
例えば、上記実施例間の回路ブロックを組み合わせた構成であってもよい。
【０１３６】
また、図３のトランジスタＮ６の替わりに一般に、電圧ＶＢに応答して自己の回路に流れる電流ＩＮを、
ＩＮ＝ＧＭ（ＶＢ−ＶＴＨ） （ＶＢ＞ＶＴＨのとき）
ＩＮ＝０ （ＶＢ＜ＶＴＨのとき）
が略成立するように制御する電流制御回路を用いても、図３の回路と同様の上記効果が得られる。ここに、ＧＭは該電流制御回路の相互コンダクタンスであり、ＶＴＨは該電流制御回路の閾値電圧である。さらに、該電流制御回路に並列に、図１と同様に定電流源を接続して、上述のように直線性を向上させてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態の演算増幅回路の概略構成図である。
【図２】図１中の出力回路の電圧−電流特性図である。
【図３】本発明の第２実施形態の演算増幅回路の概略構成図である。
【図４】本発明の第３実施形態の演算増幅回路の概略構成図である
【図５】本発明の第１実施例の演算増幅回路を示す図である。
【図６】本発明の第２実施例の演算増幅回路を示す図である。
【図７】本発明の第３実施形態の演算増幅回路を示す図である。
【図８】本発明の第４実施形態の演算増幅回路を示す図である。
【図９】本発明の第５実施形態の演算増幅回路を示す図である。
【図１０】本発明の第６実施形態の演算増幅回路を示す図である。
【図１１】本発明の第７実施形態の演算増幅回路を示す図である。
【図１２】従来の演算増幅回路を示す図である。
【図１３】図１２中の出力回路の電圧−電流特性図である。
【符号の説明】
１０、１０Ａ〜１０Ｃ 差動増幅回路
２０、２０Ａ〜２０Ｆ、２０Ｘ プッシュプル型増幅回路
２１ 出力回路
２２ 制御回路
２４ 電圧制御回路
２４１、２４１Ａ、２４１Ｂ、２４２、２４２Ａ、２４２Ｂ 電圧変換回路
３０ 負荷
３１ 直流電圧源
１１、２３、２３Ａ、２５、２５Ａ、２６、２６Ａ 定電流源
Ｎ１〜Ｎ８、Ｐ１〜Ｐ８、Ｎ１１〜Ｎ１８、Ｐ１１〜Ｐ１８、Ｔ１〜Ｔ５ トランジスタ
ＶＤＤ、ＶＳＳ 電源電位
ＯＵＴ 出力端
Ｉ０、ＩＰ、ＩＮ 電流
ＶＡ〜ＶＣ 電圧
ＩＮ、＊ＩＮ 入力電圧信号
【発明の属する技術分野】
本発明は、交流信号を増幅するプッシュプル型増幅回路に関する。
【０００２】
【従来の技術】
図１２は、特開平８−８６５４号公報に開示されている、差動増幅回路１０とその後段のＡＢ級プッシュプル型増幅回路２０Ｘとからなる演算増幅回路を示しており、例えば音声信号を増幅してスピーカに供給するためのものである。
【０００３】
この演算増幅回路を例えば、携帯電話などの移動電子機器に用いた場合には、電力効率が高く、消費電力の無駄ができるだけ少ないものが要求される。また、小型の移動電子機器では電流駆動能力が比較的小さいためこれを高くすることが要求される。
【０００４】
増幅回路２０Ｘの出力回路２１では、電源電位ＶＤＤの導体と電源電位ＶＳＳの導体との間にトランジスタＰ５とトランジスタＮ６とが直列接続されている。トランジスタＰ５のゲートには、差動増幅回路１０の出力電圧ＶＡが供給され、トランジスタＮ６のゲートには、電圧ＶＡに応答して制御回路２２により生成される電圧ＶＢが供給される。
【０００５】
制御回路２２において、Ｔ１及びＴ４はＰチャンネルＦＥＴであり、Ｔ２、Ｔ３及びＴ５はＮチャンネルＦＥＴである。
【０００６】
トランジスタＴ２とＴ３とはカレントミラー回路を構成しており、トランジスタＴ３に流れる電流Ｉ３はトランジスタＴ２に流れる電流Ｉ１に比例し、トランジスタサイズで定まるその係数を１とすると、Ｉ３＝Ｉ１となる。トランジスタＴ４は、そのゲートに定電圧ＶＢ０が供給されて定電流源を構成しており、その定電流Ｉ４は、トランジスタＴ３に流れる電流Ｉ３とトランジスタＴ５に流れる電流Ｉ５との和に等しい。したがって、Ｉ５＝Ｉ４−Ｉ１が成立する。また、トランジスタＴ５とトランジスタＮ６とはカレントミラー回路を構成しており、トランジスタＮ６に流れる電流ＩＮは電流Ｉ５に比例し、その係数をｋとするとＩＮ＝ｋ・Ｉ５となる。したがって、次式が成立する。
【０００７】
ＩＮ＝ｋ・（Ｉ４−Ｉ１） ・・・（１）
トランジスタＰ５とトランジスタＮ６との接続ノードと、電源電位ＶＳＳの導体との間には、負荷３０及び直流電圧源３１が接続されている。
【０００８】
図１３は、電圧ＶＡに対する電流ＩＮと電流ＩＰとの関係を示す。電圧ＶＡと電圧ＶＢとの関係は制御回路２２により定まり、電流ＩＮは、電圧ＶＡに対応した電圧ＶＢがトランジスタＮ６のゲートに供給されているときの電流である。
【０００９】
図１３中のＶＡ＝ＶＳＧとなる点では、トランジスタＰ５に流れる電流ＩＰとトランジスタＮ６に流れる電流ＩＮとが等しく、負荷３０に流れる電流は０となる。
【００１０】
この出力電流ゼロの平衡状態から電圧ＶＡが上昇すると、一方では電流ＩＰが減少し、他方では電流Ｉ１が減少して、上式（１）から電流ＩＮが増加し、これにより負荷３０から増幅回路２０Ｘへ電流（ＩＮ−ＩＰ）が流入する。
【００１１】
出力電流ゼロの状態から電圧ＶＡが下降すると、一方では電流ＩＰが増加し、他方では電流Ｉ１が増加して、上式（１）から電流ＩＮが減少し、これにより増幅回路２０Ｘから負荷３０へ電流（ＩＰ−ＩＮ）が流出する。
【００１２】
トランジスタＰ５とトランジスタＮ６とを貫通する電流Ｉidlは、電流ＩＰと電流ＩＮとの小さい方の値Ｍｉｎ（ＩＰ，ＩＮ）である。この値は、出力電流ゼロの状態で最大値Ｉｍとなる。
【００１３】
貫通電流Ｉidlは、入力信号に対する出力信号の直線性を改善（クロスオーバ歪を低減）するためにある程度必要である。
【００１４】
しかし、貫通電流Ｉidlは消費電力が増大する原因となる。特にプッシュプル型増幅回路の出力段の貫通電流は、その値が大きいので、クロスオーバ歪低減を考慮した上でできるだけ貫通電流Ｉidlを小さくした方が好ましい。
【００１５】
電流Ｉ１の最小値及び最大値をそれぞれＩ１max及びＩ１minで表すと、電流ＩＮの最大値Ｉmax及び最小値Ｉminは、上式（１）からそれぞれ次式で表される。
【００１６】
Ｉmax＝ｋ・（Ｉ４−Ｉ１min） ・・・（２）
Ｉmin＝ｋ・（Ｉ４−Ｉ１max） ・・・（３）
Ｉmaxが大きいほど負荷駆動能力が高くなり、Ｉminが小さいほど貫通電流Ｉidlが少なくなる。
【００１７】
【発明が解決しようとする課題】
しかし、負荷駆動能力を向上するためにｋ又はＩ４の値を大きくすると、Ｉminも大きくなって、貫通電流Ｉidlが大きくなる。逆に、貫通電流Ｉidlを少なくするためにｋ又はＩ４の値を小さくすると、Ｉmaxも少なくなって負荷駆動能力が下降することになる。すなわち、負荷駆動能力の向上と貫通電流の低減とは相反した要求である。
【００１８】
本発明の目的は、このような問題点に鑑み、負荷駆動能力の向上と貫通電流の低減とを達成することが可能なプッシュプル型増幅回路を提供することにある。
【００１９】
【課題を解決するための手段及びその作用効果】
以下、単に「信号」とは、電圧信号又は電流信号である。
【００２０】
本発明の第１態様のプッシュプル型増幅回路では、例えば図３に示す如く、
第１電源電位と第２電源電位との間に直列接続された第１トランジスタ（Ｐ５）と導電形が該第１トランジスタと逆の第２トランジスタ（Ｎ６）とを備え、該第１トランジスタの制御入力端に入力信号（ＶＡ）が供給され、該第１トランジスタと該第２トランジスタの接続ノードが出力端であるプッシュプル型出力回路と、
該入力信号に応答して、該入力信号をα倍し−βシフトさせた制御信号（ＶＢ）を生成して該第２トランジスタの制御入力端に供給する制御回路とを有し、ここにαは正の略所定値であり、βは（（該入力信号）−（該制御信号））と同一符号の略所定値である。
【００２１】
第２トランジスタを流れる電流Ｉは近似的に次式で表される。
【００２２】
Ｉ＝ｇｍ（ＶＢ−Ｖｔｈ） （ＶＢ＞Ｖｔｈのとき）・・・（４）
Ｉ＝０ （ＶＢ＜Ｖｔｈのとき）・・・（５）
ここにｇｍは第２トランジスタの相互コンダクタンスであり、Ｖｔｈは第２トランジスタの閾値電圧である。
【００２３】
式（４）に、第１態様で述べた関係式、
ＶＢ＝α・ＶＡ−β ・・・（６）
を代入すると、次式が得られる。
【００２４】
Ｉ＝ｇｍ・α（ＶＡ−（β＋Ｖｔｈ）／α） ・・・（７）
この式（７）から、αの値を適当に大きくすることにより電流駆動能力を向上させることができる。また、このαの値に対し、式（６）からβの値を適当に定めることにより、式（４）においてＶＢ＝Ｖｔｈ、すなわち式（７）においてＶＡ＝（β＋Ｖｔｈ）／αとすることができる。このときＩ＝０となる。
【００２５】
したがって、第１態様のプッシュプル型増幅回路によれば、負荷駆動能力の向上と貫通電流の低減との両方を達成することが可能となる。
【００２６】
実際には、クロスオーバ歪を適当に低減するためにＩの最小値は０でない正の小さな値に設計される。
【００２７】
本発明の第２態様のプッシュプル型増幅回路では、第１態様において例えば図１に示す如く、
上記第２トランジスタ（Ｎ６）に並列接続された定電流源（２３）をさらに有し、
上記制御回路（２４１）は、上記出力端に負荷が接続された状態で上記第１トランジスタに最小値より大きい電流が流れるときに該第２トランジスタに流れる電流が略ゼロになるように上記所定値α及びβが定められている。
【００２８】
この場合、定電流源の電流をＩ０とすると、上式（４）及び（５）に対応した式は、次のようになる。
【００２９】
Ｉ＝ｇｍ（ＶＢ−Ｖｔｈ）＋Ｉ０ （ＶＢ＞Ｖｔｈのとき）・・・（８）
Ｉ＝Ｉ０ （ＶＢ＜Ｖｔｈのとき）・・・（９）
したがって、図２に示すようにＶＢ＜Ｖｔｈのとき負荷に流れずに第１トランジスタを流れる貫通電流Ｉ０を一定にすることができる。しかも、貫通電流Ｉ０をＩの最大値Ｉmaxと無関係に定めることができる。これにより、負荷駆動能力向上と貫通電流低減とをより効果的に達成がすることが可能となると共に、設計が容易になる。
【００３０】
本発明の第３態様のプッシュプル型増幅回路では、第１又は２態様において例えば図４に示す如く、
上記制御回路（２４）は、
上記入力信号（ＶＡ）に応答して、中間信号（ＶＣ）を出力する第１信号変換回路（２４１）と、
該中間信号に応答して、上記制御信号（ＶＢ）を出力する第２信号変換回路（２４２）とを有する。
【００３１】
このプッシュプル型増幅回路によれば、２段階で上記α及びβの値が定まるので、α及びβの値を定めるための設計が容易となる。
【００３２】
例えば、第１信号変換回路（２４１）は上記入力信号（ＶＡ）の上下動と動作が逆の中間信号（ＶＣ）を出力し、第２信号変換回路（２４２）は該中間信号の上下動と動作が逆の第２信号を出力する。
【００３３】
本発明の第４態様のプッシュプル型増幅回路では、第３態様において例えば図５に示す如く、
上記第１信号変換回路（２４１）は、
上記入力信号（ＶＡ）が制御入力端に供給される第３トランジスタ（Ｐ７）と、
該第３トランジスタに直列接続された第１定電流源（２５）とを有し、該第３トランジスタと該第１定電流源との接続ノードから上記中間信号（ＶＣ）が出力される。
【００３４】
第３トランジスタに第１定電流源が直列接続されているので、入力信号の変化により第３トランジスタの内部抵抗が変化すると、中間信号もこれに応じて変化する。
【００３５】
この第４態様には、以下のサブ態様（Ａ）〜（Ｄ）が含まれる。
【００３６】
（Ａ）例えば図５に示す如く、
上記第３トランジスタはＰチャンネルＦＥＴ（Ｐ７）であり、
上記第１定電流源（２５）は該ＰチャンネルＦＥＴと上記第２電源電位（ＶＳＳ）との間に接続されている。
【００３７】
（Ｂ）例えば図６に示す如く、
上記第３トランジスタはＮチャンネルＦＥＴ（Ｎ７）であり、
上記第１定電流源は該ＮチャンネルＦＥＴと上記第１電源電位（ＶＤＤ）との間に接続されている。
【００３８】
（Ｃ）例えば図１０に示す如く、
上記第３トランジスタはＰＮＰ型トランジスタ（Ｐ１７）であり、
上記第１定電流源は該ＰＮＰ型トランジスタと上記第２電源電位（ＶＳＳ）との間に接続されている。
【００３９】
（Ｄ）例えば図１１に示す如く、
上記第３トランジスタはＮＰＮ型トランジスタ（Ｎ１７）であり、
上記第１定電流源は該ＮＰＮ型トランジスタと上記第１電源電位（ＶＤＤ）との間に接続されている。
【００４０】
（Ｅ）例えば図５に示す如く、
上記制御信号変換回路（２４２）は、
上記中間信号（ＶＣ）が制御入力端に供給される第４トランジスタ（Ｐ８）と、
該第４トランジスタに直列接続された第２定電流源（２６）とを有し、該第４トランジスタと該第２定電流源との接続ノードから上記制御信号（ＶＢ）が出力される。
【００４１】
第４トランジスタに第２定電流源が直列接続されているので、入力信号の変化により第４トランジスタの内部抵抗が変化すると、第２信号もこれに応じて変化する。
【００４２】
（Ｆ）例えば図８に示す如く、
上記制御信号変換回路（２４２Ｂ）は、
上記中間信号が制御入力端に供給される第４トランジスタ（Ｐ８）と、
該第４トランジスタに直列接続された入力側トランジスタ（Ｎ９）と、
を有し、上記第２トランジスタ（Ｎ６）が該入力側トランジスタとカレントミラー回路を形成するように接続されている。
【００４３】
第４トランジスタに流れる電流の変化は、入力側トランジスタを介し、第２トランジスタに流れる電流の変化として伝達される。
【００４４】
上記構成（Ｅ）には、以下のサブ態様（Ｅ１）〜（Ｅ４）が含まれる。
【００４５】
（Ｅ１）例えば図５に示す如く、
上記第４トランジスタはＰチャンネルＦＥＴ（Ｐ８）であり、
上記第２定電流源は該ＰチャンネルＦＥＴと上記第２電源電位（ＶＳＳ）との間に接続されている。
【００４６】
（Ｅ２）例えば図７に示す如く、
上記第４トランジスタはＮチャンネルＦＥＴ（Ｎ８）であり、
上記第２定電流源は該ＮチャンネルＦＥＴと上記第１電源電位（ＶＤＤ）との間に接続されている。
【００４７】
（Ｅ３）例えば図１０に示す如く、
上記第４トランジスタはＰＮＰ型トランジスタ（Ｐ１８）であり、
上記第２定電流源は該ＰＮＰ型トランジスタと上記第２電源電位（ＶＳＳ）との間に接続されている。
【００４８】
（Ｅ４）例えば図１１に示す如く、
上記第４トランジスタはＮＰＮ型トランジスタ（Ｎ１８）であり、
上記第２定電流源は該ＮＰＮ型トランジスタと上記第１電源電位（ＶＳＳ）との間に接続されている。
【００４９】
（Ｅ５）例えば図９に示す如く、
上記第１信号変換回路（２４１Ｂ）は、
上記入力信号（ＶＡ）が制御入力端に供給される第３トランジスタ（Ｎ７）と、
該第３トランジスタに直列接続された第１入力側トランジスタ（Ｐ１０）と、
を有し、該第３トランジスタと該第１入力側トランジスタとの接続ノードから上記中間信号（ＶＣ）が出力され、
上記制御信号変換回路（２４２Ｂ）は、該第１入力側トランジスタと第１カレントミラー回路を形成するように接続された第１出力側トランジスタ（Ｐ８）を有する。
【００５０】
第３トランジスタに第１入力側トランジスタが直列接続されているので、入力信号の変化により第３トランジスタの内部抵抗が変化すると、第１入力側トランジスタに流れる電流が変化し、この変化が第１出力側トランジスタに流れるの電流の変化として伝達される。
【００５１】
（Ｅ６）上記（Ｅ５）において例えば図９に示す如く、
上記制御信号変換回路（２４２Ｂ）は、上記第１出力側トランジスタに直列接続された第２入力側トランジスタ（Ｎ９）をさらに有し、
該第２入力側トランジスタは、上記第２トランジスタ（Ｎ６）と第２カレントミラー回路を形成するように接続されている。
【００５２】
第１入力側トランジスタに流れる電流の変化は、第１出力側トランジスタ及び第２入力側トランジスタを介し、第２トランジスタに流れる電流の変化として伝達される。
【００５３】
上記いずれかの構成において、他の入力信号に応答して上記入力信号を出力する差動増幅回路をさらに有していてもよく、また、上記いずれかの構成は、半導体チップに形成されていてもよい。
【００５４】
本発明の第５態様のプッシュプル型増幅回路では、第１電源電位と第２電源電位との間に直列接続された第１トランジスタと電流制御回路とを備え、該第１トランジスタの制御入力端に入力電圧信号ＶＡが供給され、該第１トランジスタと該電流制御回路の接続ノードが出力端であるプッシュプル型出力回路と、
該入力電圧信号ＶＡに応答して、該入力電圧信号をα倍し−βシフトさせた制御電圧信号ＶＢを生成して該電流制御回路の制御入力端に供給する電圧制御回路と、
を有し、該電流制御回路は、該制御電圧信号ＶＢに応答して自己に流れる電流ＩＮを、ＶＢ＞ＶＴＨのときＩＮ＝ＧＭ（ＶＢ−ＶＴＨ）が略成立するように制御し、ここに、ＧＭは該電流制御回路の相互コンダクタンスであり、ＶＴＨは該電流制御回路の閾値電圧である。
【００５５】
このプッシュプル型増幅回路によっても、第１態様のそれと同様の効果が得られる。
【００５６】
【発明の実施の形態】
以下、図１〜４を参照して本発明の実施形態を説明する。図中、同一構成要素には、同一の符号を付している。
【００５７】
以下において、ＦＥＴはＭＩＳＦＥＴ又は接合型ＦＥＴ等である。
【００５８】
［第１実施形態］
図１は、本発明の第１実施形態の演算増幅回路の概略構成を示す。
【００５９】
この回路は例えば、集積回路内に備えられ、携帯電話などの移動電子機器に用いられる。
【００６０】
この回路は、差動増幅回路１０と、回路１０の電圧ＶＡの駆動能力を増幅するためのＡＢ級プッシュプル型増幅回路２０（以下、単に増幅回路と称す。）とからなる。
【００６１】
図１中のＰ３〜Ｐ５はいずれもＰチャンネルＦＥＴであり、Ｎ１、Ｎ２及びＮ６はいずれもＮチャンネルＦＥＴである。
【００６２】
差動増幅回路１０では、トランジスタＮ１及びＮ２のソースが定電流源１１を介して電源電位ＶＳＳの導体に接続され、トランジスタＮ１及びＮ２のドレインがそれぞれトランジスタＰ３及びＰ４を介して電源電位ＶＤＤ（ＶＤＤ＞ＶＳＳ）の導体に接続されている。トランジスタＰ３のゲートはそのドイレン及びトランジスタＰ４のゲートに接続され、トランジスタＰ３とＰ４とでカレントミラー回路が構成されている。
【００６３】
トランジスタＮ１及びＮ２のゲートにそれぞれ互いに相補的な入力電圧信号＊ＶＩ及びＶＩが供給され、トランジスタＮ２のドレインから電圧ＶＡが出力されて、増幅回路２０へ供給される。
【００６４】
入力電圧信号＊ＶＩが下降し入力電圧信号ＶＩが上昇すると、電圧ＶＡが下降し、逆の場合には電圧ＶＡが上昇する。
【００６５】
増幅回路２０の出力回路２１では、電源電位ＶＤＤとＶＳＳの導体間にトランジスタＰ５とトランジスタＮ６とが直列接続され、トランジスタＰ５とトランジスタＮ６の接続ノードが出力端ＯＵＴに接続されている。トランジスタＮ６には、定電流源２３が並列接続されている。トランジスタＰ５のゲートには電圧信号ＶＡが供給される。電圧制御回路２４は、電圧ＶＡに応答して、電圧ＶＡをα倍し−βシフトさせた電圧ＶＢ、すなわち上式（６）で表される電圧ＶＢを生成してこれをトランジスタＮ６のゲートに供給する。αは正の略所定値である。βは、略所定値であり、図１の場合には正である。
【００６６】
出力端ＯＵＴと電源電位ＶＳＳの導体との間には、負荷３０と直流電圧源３１とが直列接続されている。
【００６７】
図１中に示すように、トランジスタＰ５、Ｎ６及び定電流源２３に流れる電流をそれぞれ電流ＩＰ、電流ＩＮ及び電流Ｉ０と表記する。
【００６８】
図２は、電圧ＶＡに対する電流ＩＰ及び電流（ＩＮ＋Ｉ０）の関係を示す。
【００６９】
電圧ＶＢがトランジスタＮ６の閾値電圧Ｖｔｈのとき、ＩＰ＝Ｉ０となるように設計パラメータが定められている。このとき、ＩＮ＝０であり、負荷３０に流れる電流−（ＩＮ＋Ｉ０−ＩＰ）は０となる。
【００７０】
この平衡状態から電圧ＶＡが上昇すると、トランジスタＰ５の内部抵抗が増加して電流ＩＰが減少しようとする。α＞０であるので、電圧ＶＡの上昇により電圧ＶＢも上昇し、トランジスタＮ６の内部抵抗が減少して電流ＩＮが増加しようとする。したがって、負荷３０から出力端ＯＵＴへ電流（ＩＮ＋Ｉ０−ＩＰ）が流入する。
【００７１】
逆に上記平衡状態から電圧ＶＡが下降すると、トランジスタＰ５の内部抵抗が減少して電流ＩＰが増加しようとする。α＞０であるので、電圧ＶＡの下降により電圧ＶＢも下降し、トランジスタＮ６の内部抵抗が増加して電流ＩＮが減少しようとする。したがって、出力端ＯＵＴから負荷３０へ電流−（ＩＮ＋Ｉ０−ＩＰ）が流出する。
【００７２】
電流ＩＮ＝Ｉは近似的に上式（４）及び（５）で表される。従って、上式（７）が成立する。
【００７３】
この式（７）から、αの値を適当に大きくすることにより増幅回路２０の電流駆動能力を向上させることができる。また、このαの値に対し、式（６）からβの値を適当に定めることにより、ＶＢ＝Ｖｔｈ、すなわちＶＡ＝（β＋Ｖｔｈ）／αとすることができる。このときＩＮ＝０となる。
【００７４】
図２に示すように、ＶＢ＜ＶｔｈのときＩＮ＝０となり、電流ＩＰの貫通電流成分は定電流源２３に流れる電流Ｉ０に等しくなって、これを一定にすることができる。しかも、貫通電流Ｉ０を電流ＩＮの最大値と無関係に定めることができる。
【００７５】
これにより、負荷駆動能力向上と貫通電流低減とを効果的に達成がすることが可能となると共に、設計が容易になる。
【００７６】
［第２実施形態］
図３は、本発明の第２実施形態の演算増幅回路の概略構成を示す。
【００７７】
この回路は、図１の回路から定電流源２３を省略した構成になっている。
【００７８】
定電流源２３が無いので、クロスオーバー歪み低減のために、負荷３０が接続されているときにＩＰ＝ＩＮとなる平衡状態でＩＮ＝０とすることができない。このときの電圧ＶＢを、閾値電圧Ｖｔｈに近い値であるがＶＢ＞Ｖｔｈとなるようにする。
【００７９】
この平衡状態から電圧ＶＡが減少したとき、ＶＢ＜Ｖｔｈとなってもよく、トランジスタＰ５及びトランジスタＮ６を貫通する電流を小さくすることができる。
【００８０】
また、αの値を適当に大きくすることにより増幅回路２０Ａの電流駆動能力を向上させることができる。
【００８１】
したがって、負荷駆動能力向上と貫通電流低減とを達成することができる。
【００８２】
［第３実施形態］
図４は、本発明の第３実施形態の演算増幅回路の概略構成を示す。
【００８３】
この回路では、図１の電圧制御回路２４が電圧変換回路２４１と２４２とで構成されている。
【００８４】
電圧変換回路２４１は電圧ＶＡを電圧ＶＣに変換し、電圧変換回路２４２は電圧ＶＣを電圧ＶＢに変換する。
【００８５】
電圧ＶＡが２段階で電圧ＶＢに変換されるので、設計においてαとβとを定めるのが容易になる。すなわち、近似的に、
ＶＣ＝α１・ＶＡ−β１
ＶＢ＝α２・ＶＣ−β２
と表され、
ＶＢ＝（α１・α２）ＶＡ−（α２・β１＋β２）
となり、α＝α１・α２、β＝α２・β１＋β２となるように略一定のα１、α２、β１及びβ２を定めればよい。
【００８６】
α１＞０のときはα２＞０であり、α１＜０のときはα２＜０である。
【００８７】
他の点は、図１と同一である。
【００８８】
以下の実施例で説明する図５及び図６は図４の構成例であり、図８及び図９は図３の構成例である。
【００８９】
【実施例】
以下、図５〜１１を参照して本発明の実施例を説明する。図中、同一又は類似の構成要素には、同一又は類似の符号を付している。
【００９０】
［第１実施例］
図５は、本発明の第１実施例の演算増幅回路を示す。
【００９１】
図５中のＰ３〜Ｐ５、Ｐ７及びＰ８はいずれもＰチャンネルＦＥＴであり、Ｎ１、Ｎ２及びＮ６はいずれもＮチャンネルＦＥＴである。
【００９２】
増幅回路２０の電圧変換回路２４１では、電源電位ＶＤＤとＶＳＳの導体間にトランジスタＰ７と定電流源２５とが直列接続されている。トランジスタＰ７のゲートには電圧ＶＡが供給され、トランジスタＰ７と定電流源２５との接続ノードから電圧ＶＣが出力される。トランジスタＰ７に定電流源２５が直列接続されているので、電圧ＶＡが上昇してトランジスタＰ７の内部抵抗が増加すると電圧ＶＣが下降し、逆に電圧ＶＡが下降してトランジスタＰ７の内部抵抗が減少すると電圧ＶＣが上昇する。したがって、α１＜０である。
【００９３】
電圧変換回路２４２も電圧変換回路２４１と同様に、電源電位ＶＤＤとＶＳＳの導体間にトランジスタＰ８と定電流源２６とが直列接続されている。トランジスタＰ８のゲートには電圧ＶＣが供給され、トランジスタＰ８と定電流源２６との接続ノードから電圧ＶＢが出力される。トランジスタＰ８に定電流源２６が直列接続されているので、電圧ＶＣが上昇してトランジスタＰ８の内部抵抗が増加すると電圧ＶＢが下降し、逆に電圧ＶＣが下降してトランジスタＰ８の内部抵抗が減少すると電圧ＶＢが上昇する。したがって、α２＜０である。
【００９４】
以上のことから、電圧ＶＡが上昇すると、電圧ＶＢも上昇し、電圧ＶＡが下降すると電圧ＶＢも下降する。
【００９５】
他の点は、図４と同一である。
【００９６】
次に、上式（６）中のα及びβの式を導出する。
【００９７】
トランジスタＰ７、定電流源２５、トランジスタＰ８及び定電流源２６に流れる電流をそれぞれＩ７、Ｉ２５、Ｉ８及びＩ２６で表し、トランジスタＰ７の閾値電圧をＶｔｈ７で表し、トランジスタＰ７及びＰ８の相互コンダクタンスをそれぞれｇｍ７及びｇｍ８で表し、トランジスタＰ７及びＰ８のドレイン・ソース間抵抗をそれぞれＲ７及びＲ８で表し、定電流源２５及び２６の内部抵抗をそれぞれＲ２５及びＲ２６で表すと、次式が成立する。
【００９８】
【００９９】
α＝ｇｍ８・ｇｍ７・（Ｒ２５//Ｒ７）・（Ｒ８//Ｒ２６）
β＝ｇｍ８・（Ｒ８//Ｒ２６）・｛ＶＤＤ
＋ｇｍ７・Ｖｔｈ７（Ｒ７//Ｒ２５）＋Ｉ２５（Ｒ７//Ｒ２５）
−ｇｍ７・ＶＤＤ（Ｒ７//Ｒ２５）−ＶＤＤ・Ｒ２５／（Ｒ２５＋Ｒ７）
−Ｖｔｈ８｝−Ｉ２６・（Ｒ８//Ｒ２６）−ＶＤＤ・Ｒ２６／（Ｒ２６＋Ｒ８）
ここに記号//は並列接続を示しており、例えばＲ７//Ｒ２５＝Ｒ７・Ｒ２５／（Ｒ７＋Ｒ２５）である。
【０１００】
［第２実施例］
図６は、本発明の第２実施例の演算増幅回路を示す。
【０１０１】
図６中のＰ３〜Ｐ５及びＰ８はいずれもＰチャンネルＦＥＴであり、Ｎ１、Ｎ２、Ｎ６及びＮ７はいずれもＮチャンネルＦＥＴである。
【０１０２】
増幅回路２０Ｂの電圧変換回路２４１Ａでは、電源電位ＶＤＤとＶＳＳの導体間に定電流源２５ＡとトランジスタＮ７とが直列接続されている。トランジスタＮ７のゲートには電圧ＶＡが供給され、トランジスタＮ７と定電流源２５Ａとの接続ノードから電圧ＶＣが出力される。トランジスタＮ７に定電流源２５Ａが直列接続されているので、電圧ＶＡが上昇してトランジスタＮ７の内部抵抗が減少すると電圧ＶＣが下降し、逆に電圧ＶＡが下降してトランジスタＰ７の内部抵抗が増加すると電圧ＶＣが上昇する。
【０１０３】
他の点は、図５と同一である。
【０１０４】
［第３実施例］
図７は、本発明の第３実施例の演算増幅回路を示す。
【０１０５】
図７中のＰ１、Ｐ２、Ｐ５及びＰ７はいずれもＰチャンネルＦＥＴであり、Ｎ３〜Ｎ６及びＮ８はいずれもＮチャンネルＦＥＴである。
【０１０６】
差動増幅回路１０Ａ及び増幅回路２０Ａはそれぞれ図５の差動増幅回路１０及び２０において、電圧変換回路２４１以外につき、ＰチャンネルＦＥＴとＮチャンネルＦＥＴとを逆にし、かつ、電源電位ＶＤＤとＶＳＳとを逆にした構成となっている。電圧ＶＡはトランジスタＮ６のゲートに供給され、電圧変換回路２４２Ａの出力電圧ＶＢはトランジスタＰ５のゲートに供給される。
【０１０７】
電圧ＶＡが上昇すると、トランジスタＮ６の内部抵抗が減少して電流ＩＮが増加しようとする。
【０１０８】
他方、電圧ＶＡが上昇すると電圧変換回路２４１により電圧ＶＣが下降する。電圧変換回路２４２Ａでは、トランジスタＮ８に定電流源２６Ａが直列接続されているので、電圧ＶＣが下降してトランジスタＮ８の内部抵抗が増加すると電圧ＶＢが上昇する。これにより、トランジスタＰ５の内部抵抗が増加して電流ＩＰが減少しようとする。
【０１０９】
したがって、電圧ＶＡが上昇すると、電流ＩＮが増加し電流ＩＰが減少して、電流（ＩＮ−ＩＰ）が増加する。
【０１１０】
逆に、電圧ＶＡが下降すると、トランジスタＮ６の内部抵抗が増加して電流ＩＮが減少しようとする。
【０１１１】
他方、電圧ＶＡが下降すると電圧変換回路２４１により電圧ＶＣが上昇する。電圧変換回路２４２Ａでは、電圧ＶＣが上昇してトランジスタＮ８の内部抵抗が減少し、電圧ＶＢが下降する。これにより、トランジスタＰ５の内部抵抗が減少して電流ＩＰが増加しようとする。
【０１１２】
したがって、電圧ＶＡが下降すると、電流ＩＮが減少し電流ＩＰが増加して、電流（ＩＮ−ＩＰ）が減少する。
【０１１３】
本第３実施例では、図５の場合と逆に、トランジスタＰ５のゲートに電圧ＶＢが供給され、トランジスタＮ６のゲートに電圧ＶＡが供給されているので、ＶＢ＞ＶＡであり、上式（６）中のβはβ＜０である。
【０１１４】
［第４実施例］
図８は、本発明の第４実施例の演算増幅回路を示す。
【０１１５】
図８中のＰ３〜Ｐ５及びＰ８はいずれもＰチャンネルＦＥＴであり、Ｎ１、Ｎ２、Ｎ６、Ｎ７及びＮ９はいずれもＮチャンネルＦＥＴである。
【０１１６】
増幅回路２０Ｃの電圧変換回路２４２Ｂでは、図６の定電流源２６の替わりに、ドレイン・ゲート間が接続されたトランジスタＮ９を用いている。トランジスタＮ９のゲートはトランジスタＮ６のゲートに接続され、トランジスタＮ９とトランジスタＮ６とでカレントミラー回路が構成されている。トランジスタＮ９及びトランジスタＮ６はそれぞれこのカレントミラー回路の入力側及び出力側となっている。
【０１１７】
他の点は、図６の回路から定電流源２３を省略したものと同一になっている。
【０１１８】
電圧ＶＡの下降により電圧ＶＣが上昇すると、トランジスタＰ８の内部抵抗が増加してトランジスタＮ９に流れる電流が減少し、これにより電流ＩＮが減少する。換言すれば、電圧ＶＡの下降により電圧ＶＢが下降して電流ＩＮが減少する。
【０１１９】
逆に、電圧ＶＡの上昇により電圧ＶＣが下降すると、トランジスタＰ８の内部抵抗が減少してトランジスタＮ９に流れる電流が増加し、これにより電流ＩＮが増加する。換言すれば、電圧ＶＡの上昇により電圧ＶＢが上昇して電流ＩＮが増加する。
【０１２０】
［第５実施例］
図９は、本発明の第５実施例の演算増幅回路を示す。
【０１２１】
図９中のＰ３〜Ｐ５、Ｐ８及びＰ１０はいずれもＰチャンネルＦＥＴであり、Ｎ１、Ｎ２、Ｎ６、Ｎ７及びＮ９はいずれもＮチャンネルＦＥＴである。
【０１２２】
増幅回路２０Ｄの電圧変換回路２４１Ｂでは、図８の定電流源２５Ａの替わりに、ドレイン・ゲート間が接続されたトランジスタＰ１０を用いている。トランジスタＰ１０のゲートはトランジスタＰ８のゲートに接続され、トランジスタＰ１０とトランジスタＰ８とでカレントミラー回路が構成されている。トランジスタＰ１０及びトランジスタＰ８はそれぞれこのカレントミラー回路の入力側及び出力側となっている。
【０１２３】
他の点は、図８と同一構成である。
【０１２４】
電圧ＶＡが上昇すると、トランジスタＮ７の内部抵抗が減少しトランジスタＰ１０に流れる電流が増加し、これによりトランジスタＰ８に流れる電流も増加する。トランジスタＮ９とトランジスタＮ６もカレントミラー回路を構成しているので、電流ＩＮも増加する。換言すれば、トランジスタＮ７の内部抵抗減少により電圧ＶＣが下降してトランジスタＰ８の内部抵抗が減少し、これにより電圧ＶＢが上昇して電流ＩＮが増加する。
【０１２５】
逆に、電圧ＶＡが下降すると、トランジスタＮ７の内部抵抗が増加しトランジスタＰ１０に流れる電流が減少し、これによりトランジスタＰ８に流れる電流も減少し、電流ＩＮも減少する。換言すれば、トランジスタＮ７の内部抵抗増加により電圧ＶＣが上昇してトランジスタＰ８の内部抵抗が増加し、これにより電圧ＶＢが下降して電流ＩＮが減少する。
【０１２６】
［第６実施例］
図１０は、本発明の第６実施例の演算増幅回路を示す。
【０１２７】
図１０中のＰ１３〜Ｐ１５、Ｐ１７及びＰ１８はいずれもＰＮＰ型トランジスタであり、Ｎ１１、Ｎ１２及びＮ１６はいずれもＮＰＮ型トランジスタである。
【０１２８】
この回路は、図５のＰチャンネルＦＥＴ及びＮチャンネルＦＥＴをそれぞれＰＮＰ型トランジスタ及びＮＰＮ型トランジスタで置き換えた構成となっている。
【０１２９】
このような置換によっても同様の動作が行われるのは一般的であり、差動増幅回路１０Ｂ及び増幅回路２０Ｅの動作はそれぞれ図５の差動増幅回路１０及び２０の動作と同様であるので、その説明を省略する。
【０１３０】
［第７実施例］
図１１は、本発明の第６実施例の演算増幅回路を示す。
【０１３１】
図１１中のＰ１１、Ｐ１２及びＰ１６はいずれもＰＮＰ型トランジスタであり、Ｎ１３〜Ｎ１５、Ｎ１７及びＮ１８はいずれもＮＰＮ型トランジスタである。
【０１３２】
この回路では、図１０のＮＰＮ型トランジスタとＰＮＰ型トランジスタとを逆にし、かつ、電源電位ＶＤＤとＶＳＳとを逆にした構成となっている。
【０１３３】
このような逆によっても同様の動作が行われるは一般的であり、差動増幅回路１０Ｃ及び増幅回路２０Ｆの動作はそれぞれ図１０の差動増幅回路１０Ｂ及び増幅回路２０Ｅの動作と同様であるので、その説明を省略する。
【０１３４】
なお、本発明には外にも種々の変形例が含まれる。
【０１３５】
例えば、上記実施例間の回路ブロックを組み合わせた構成であってもよい。
【０１３６】
また、図３のトランジスタＮ６の替わりに一般に、電圧ＶＢに応答して自己の回路に流れる電流ＩＮを、
ＩＮ＝ＧＭ（ＶＢ−ＶＴＨ） （ＶＢ＞ＶＴＨのとき）
ＩＮ＝０ （ＶＢ＜ＶＴＨのとき）
が略成立するように制御する電流制御回路を用いても、図３の回路と同様の上記効果が得られる。ここに、ＧＭは該電流制御回路の相互コンダクタンスであり、ＶＴＨは該電流制御回路の閾値電圧である。さらに、該電流制御回路に並列に、図１と同様に定電流源を接続して、上述のように直線性を向上させてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態の演算増幅回路の概略構成図である。
【図２】図１中の出力回路の電圧−電流特性図である。
【図３】本発明の第２実施形態の演算増幅回路の概略構成図である。
【図４】本発明の第３実施形態の演算増幅回路の概略構成図である
【図５】本発明の第１実施例の演算増幅回路を示す図である。
【図６】本発明の第２実施例の演算増幅回路を示す図である。
【図７】本発明の第３実施形態の演算増幅回路を示す図である。
【図８】本発明の第４実施形態の演算増幅回路を示す図である。
【図９】本発明の第５実施形態の演算増幅回路を示す図である。
【図１０】本発明の第６実施形態の演算増幅回路を示す図である。
【図１１】本発明の第７実施形態の演算増幅回路を示す図である。
【図１２】従来の演算増幅回路を示す図である。
【図１３】図１２中の出力回路の電圧−電流特性図である。
【符号の説明】
１０、１０Ａ〜１０Ｃ 差動増幅回路
２０、２０Ａ〜２０Ｆ、２０Ｘ プッシュプル型増幅回路
２１ 出力回路
２２ 制御回路
２４ 電圧制御回路
２４１、２４１Ａ、２４１Ｂ、２４２、２４２Ａ、２４２Ｂ 電圧変換回路
３０ 負荷
３１ 直流電圧源
１１、２３、２３Ａ、２５、２５Ａ、２６、２６Ａ 定電流源
Ｎ１〜Ｎ８、Ｐ１〜Ｐ８、Ｎ１１〜Ｎ１８、Ｐ１１〜Ｐ１８、Ｔ１〜Ｔ５ トランジスタ
ＶＤＤ、ＶＳＳ 電源電位
ＯＵＴ 出力端
Ｉ０、ＩＰ、ＩＮ 電流
ＶＡ〜ＶＣ 電圧
ＩＮ、＊ＩＮ 入力電圧信号
Claims (4)
- 第１電源電位と第２電源電位との間に直列接続された第１トランジスタと導電形が該第１トランジスタと逆の第２トランジスタとを備え、該第１トランジスタの制御入力端に入力信号が供給され、該第１トランジスタと該第２トランジスタとの接続ノードが出力端であるプッシュプル型出力回路と、
該入力信号に応答して、該入力信号をα倍し−βシフトさせた制御信号を生成して該第２トランジスタの制御入力端に供給する制御回路と、
該第２トランジスタに並列接続された定電流源と、
を有し、ここにαは正の略所定値であり、βは（（該入力信号）−（該制御信号））と同一符号の略所定値であり、該制御回路は、該出力端に負荷が接続された状態で該第１トランジスタに最小値より大きい電流が流れるときに該第２トランジスタに流れる電流が略ゼロになるように該所定値α及びβが定められている、
ことを特徴とするプッシュプル型増幅回路。 - 上記制御回路は、
上記入力信号に応答して、中間信号を出力する第１信号変換回路と、
該中間信号に応答して、上記制御信号を出力する第２信号変換回路と、
を有することを特徴とする請求項１に記載のプッシュプル型増幅回路。 - 上記第１信号変換回路は、
上記入力信号が制御入力端に供給される第３トランジスタと、
該第３トランジスタに直列接続された第１定電流源と、
を有し、該第３トランジスタと該第１定電流源との接続ノードから上記中間信号が出力されることを特徴とする請求項２に記載のプッシュプル型増幅回路。 - 第１電源電位と第２電源電位との間に直列接続された第１トランジスタと電流制御回路とを備え、該第１トランジスタの制御入力端に入力電圧信号ＶＡが供給され、該第１トランジスタと該電流制御回路の接続ノードが出力端であるプッシュプル型出力回路と、
該入力電圧信号ＶＡに応答して、該入力電圧信号をα倍し−βシフトさせた制御電圧信号ＶＢを生成して該電流制御回路の制御入力端に供給する電圧制御回路と、
該電流制御回路に並列接続された定電流源と、
を有し、該電流制御回路は、該制御電圧信号ＶＢに応答して自己に流れる電流ＩＮを、ＶＢ＞ＶＴＨのときＩＮ＝ＧＭ（ＶＢ−ＶＴＨ）が略成立するように制御し、ＶＢ＜ＶＴＨのときＩＮ＝０が略成立するように制御し、ここに、ＧＭは該電流制御回路の相互コンダクタンスであり、ＶＴＨは該電流制御回路の閾値電圧であることを特徴とするプッシュプル型増幅回路。
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