JPH09219636A - 駆動回路 - Google Patents
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- JPH09219636A JPH09219636A JP8024507A JP2450796A JPH09219636A JP H09219636 A JPH09219636 A JP H09219636A JP 8024507 A JP8024507 A JP 8024507A JP 2450796 A JP2450796 A JP 2450796A JP H09219636 A JPH09219636 A JP H09219636A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
- H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Abstract
(57)【要約】
【課題】 入力される電圧に基づいて出力される電流を
制御することができる駆動回路を提供する。 【解決手段】 駆動回路５１における出力バッファ５４
で、出力端子５９と接地電圧ＧＮＤとの間に介挿される
ＮチャネルトランジスタＮ５は、カレントミラー回路と
して構成されるＰチャネルトランジスタＰ２，Ｐ３およ
びＮチャネルトランジスタＮ４，Ｎ５によって，Ｎチャ
ネルトランジスタＮ２に与えられる電流によって制御さ
れる。
制御することができる駆動回路を提供する。 【解決手段】 駆動回路５１における出力バッファ５４
で、出力端子５９と接地電圧ＧＮＤとの間に介挿される
ＮチャネルトランジスタＮ５は、カレントミラー回路と
して構成されるＰチャネルトランジスタＰ２，Ｐ３およ
びＮチャネルトランジスタＮ４，Ｎ５によって，Ｎチャ
ネルトランジスタＮ２に与えられる電流によって制御さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ（相補型
金属酸化物半導体）で構成される駆動回路に関し、特に
アクティブマトリクス方式の液晶表示パネルを駆動する
ドライバなどに好適に用いられる駆動回路に関する。
金属酸化物半導体）で構成される駆動回路に関し、特に
アクティブマトリクス方式の液晶表示パネルを駆動する
ドライバなどに好適に用いられる駆動回路に関する。
【０００２】
【従来の技術】図１７は、ＭＯＳ集積回路上に構成する
オペアンプ回路として用いられる第１の先行技術である
駆動回路１の回路図である。駆動回路１は、差動増幅回
路２と出力バッファ３とを含んで構成される。駆動回路
１には、反転入力端子４と、非反転入力端子５と、第１
バイアス入力端子６と、第２バイアス入力端子７と、出
力端子８とが設けられている。
オペアンプ回路として用いられる第１の先行技術である
駆動回路１の回路図である。駆動回路１は、差動増幅回
路２と出力バッファ３とを含んで構成される。駆動回路
１には、反転入力端子４と、非反転入力端子５と、第１
バイアス入力端子６と、第２バイアス入力端子７と、出
力端子８とが設けられている。
【０００３】差動増幅回路２は、ＮチャネルＭＯＳトラ
ンジスタを差動対とする差動増幅回路であり、Ｎチャネ
ルＭＯＳトランジスタＴｎ１，Ｔｎ２，Ｔｎ３と、Ｐチ
ャネルＭＯＳトランジスタＴｐ１，Ｔｐ２とを含んで構
成される。本明細書において、ＮチャネルＭＯＳトラン
ジスタおよびＰチャネルＭＯＳトランジスタを単に「ト
ランジスタ」と称することがある。
ンジスタを差動対とする差動増幅回路であり、Ｎチャネ
ルＭＯＳトランジスタＴｎ１，Ｔｎ２，Ｔｎ３と、Ｐチ
ャネルＭＯＳトランジスタＴｐ１，Ｔｐ２とを含んで構
成される。本明細書において、ＮチャネルＭＯＳトラン
ジスタおよびＰチャネルＭＯＳトランジスタを単に「ト
ランジスタ」と称することがある。
【０００４】トランジスタＴｎ１のゲートは非反転入力
端子５に接続され、非反転入力電圧ＶＩＮｂが供給され
る。トランジスタＴｎ２のゲートは反転入力端子４に接
続され、反転入力電圧ＶＩＮａが供給される。トランジ
スタＴｐ１，Ｔｐ２は、トランジスタＴｎ１，Ｔｎ２の
能動負荷であり、ソースには電源電圧として電圧ＶＤＤ
が与えられている。
端子５に接続され、非反転入力電圧ＶＩＮｂが供給され
る。トランジスタＴｎ２のゲートは反転入力端子４に接
続され、反転入力電圧ＶＩＮａが供給される。トランジ
スタＴｐ１，Ｔｐ２は、トランジスタＴｎ１，Ｔｎ２の
能動負荷であり、ソースには電源電圧として電圧ＶＤＤ
が与えられている。
【０００５】トランジスタＴｎ３のゲートは、第１バイ
アス入力端子６に接続され、予め定める電圧レベルのバ
イアス電圧ＶＢ１が与えられる。トランジスタＴｎ３の
ソースは接地され、ドレインはトランジスタＴｎ１，Ｔ
ｎ２の各ドレインに共通に接続される。トランジスタＴ
ｎ３は、トランジスタＴｎ１，Ｔｎ２に適当なバイアス
電流を与えるための定電流源である。
アス入力端子６に接続され、予め定める電圧レベルのバ
イアス電圧ＶＢ１が与えられる。トランジスタＴｎ３の
ソースは接地され、ドレインはトランジスタＴｎ１，Ｔ
ｎ２の各ドレインに共通に接続される。トランジスタＴ
ｎ３は、トランジスタＴｎ１，Ｔｎ２に適当なバイアス
電流を与えるための定電流源である。
【０００６】出力バッファ３においては、ＰチャネルＭ
ＯＳトランジスタＴｐ３のゲートに差動増幅回路２にお
けるトランジスタＴｎ１のドレインの電位が与えられ
る。トランジスタＴｐ３のソースには電圧ＶＤＤが与え
られており、前記ドレイン電圧に基づいて電流が流れ
る。この電流は、出力端子８を介して外部の負荷へと与
えられる。ＮチャネルＭＯＳトランジスタＴｎ４のゲー
トには、第２バイアス入力端子７から予め定める電圧レ
ベルのバイアス電圧ＶＢ２が与えられる。トランジスタ
Ｔｎ４のソースは接地され、ドレインはトランジスタＴ
ｐ３のドレインと同様に出力端子８に接続される。トラ
ンジスタＴｎ４は、定電流負荷として作用する。駆動回
路１は、たとえば図２に示すような液晶表示パネル６３
を駆動する際には、反転入力端子４と出力端子８とを接
続し、ボルテージフォロアとして動作させる。
ＯＳトランジスタＴｐ３のゲートに差動増幅回路２にお
けるトランジスタＴｎ１のドレインの電位が与えられ
る。トランジスタＴｐ３のソースには電圧ＶＤＤが与え
られており、前記ドレイン電圧に基づいて電流が流れ
る。この電流は、出力端子８を介して外部の負荷へと与
えられる。ＮチャネルＭＯＳトランジスタＴｎ４のゲー
トには、第２バイアス入力端子７から予め定める電圧レ
ベルのバイアス電圧ＶＢ２が与えられる。トランジスタ
Ｔｎ４のソースは接地され、ドレインはトランジスタＴ
ｐ３のドレインと同様に出力端子８に接続される。トラ
ンジスタＴｎ４は、定電流負荷として作用する。駆動回
路１は、たとえば図２に示すような液晶表示パネル６３
を駆動する際には、反転入力端子４と出力端子８とを接
続し、ボルテージフォロアとして動作させる。
【０００７】駆動回路１の動作について説明する。非反
転入力電圧ＶＩＮｂの電圧レベルに応じてトランジスタ
Ｔｎ１に流れる電流量が制御される。また、反転入力電
圧ＶＩＮａの電圧レベルによって、トランジスタＴｎ２
からトランジスタＴｐ１，Ｔｐ２で構成されるカレント
ミラー回路を介して流れる電流量を制御することで、出
力トランジスタＴｐ３に流れる電流量が変化する。たと
えば、反転入力電圧ＶＩＮａの電圧レベルに対して非反
転入力電圧ＶＩＮｂの電圧レベルが高い場合は、トラン
ジスタＴｐ３に流れる電流が増加する。また、反転入力
電圧ＶＩＮａの電圧レベルに対して非反転入力電圧ＶＩ
Ｎｂの電圧レベルが低い場合は、トランジスタＴｐ３に
流れる電流が減少する。
転入力電圧ＶＩＮｂの電圧レベルに応じてトランジスタ
Ｔｎ１に流れる電流量が制御される。また、反転入力電
圧ＶＩＮａの電圧レベルによって、トランジスタＴｎ２
からトランジスタＴｐ１，Ｔｐ２で構成されるカレント
ミラー回路を介して流れる電流量を制御することで、出
力トランジスタＴｐ３に流れる電流量が変化する。たと
えば、反転入力電圧ＶＩＮａの電圧レベルに対して非反
転入力電圧ＶＩＮｂの電圧レベルが高い場合は、トラン
ジスタＴｐ３に流れる電流が増加する。また、反転入力
電圧ＶＩＮａの電圧レベルに対して非反転入力電圧ＶＩ
Ｎｂの電圧レベルが低い場合は、トランジスタＴｐ３に
流れる電流が減少する。
【０００８】トランジスタＴｐ３に流れる電流は、第２
バイアス入力端子７からのバイアス電圧ＶＢ２によって
トランジスタＴｎ４に流れる負荷電流と比較される。こ
の比較の結果に基づいて、出力端子８から出力される電
圧が変化する。前述のボルテージフォロアでは、出力端
子８を反転入力端子４に接続することで、非反転入力端
子５の非反転入力電圧ＶＩＮｂに追随して、反転入力電
圧ＶＩＮａが非反転入力電圧ＶＩＮｂと同電圧となるよ
うに負帰還動作がなされる。
バイアス入力端子７からのバイアス電圧ＶＢ２によって
トランジスタＴｎ４に流れる負荷電流と比較される。こ
の比較の結果に基づいて、出力端子８から出力される電
圧が変化する。前述のボルテージフォロアでは、出力端
子８を反転入力端子４に接続することで、非反転入力端
子５の非反転入力電圧ＶＩＮｂに追随して、反転入力電
圧ＶＩＮａが非反転入力電圧ＶＩＮｂと同電圧となるよ
うに負帰還動作がなされる。
【０００９】負荷の状態によらず常に最適な双方向の出
力電流制御を可能とした駆動回路が、第２および第３の
先行技術として特開平６−２１４５２７号公報に開示さ
れている。
力電流制御を可能とした駆動回路が、第２および第３の
先行技術として特開平６−２１４５２７号公報に開示さ
れている。
【００１０】図１８は第２の先行技術である駆動回路１
１の回路図であり、図１９は第３の先行技術である駆動
回路１６の回路図である。駆動回路１１，１６におい
て、前述の駆動回路１と同一の構成要素および同一の機
能を行う構成要素については同一の参照符を付して説明
を省略する。
１の回路図であり、図１９は第３の先行技術である駆動
回路１６の回路図である。駆動回路１１，１６におい
て、前述の駆動回路１と同一の構成要素および同一の機
能を行う構成要素については同一の参照符を付して説明
を省略する。
【００１１】図１８に示される駆動回路１１は、差動増
幅回路１２と、レベル変換回路１３と、出力バッファ１
４とを含んで構成される。差動増幅回路１２は、入力ト
ランジスタＴｎ１１，Ｔｎ１２と、定電流トランジスタ
Ｔｎ１３と、カレントミラートランジスタＴｐ１１，Ｔ
ｐ１２とを含んで構成される。レベル変換回路１３は、
ＰチャネルトランジスタＴｐ１３，Ｔｐ１４と、トラン
ジスタＴｐ１３，Ｔｐ１４の各ドレインにそれぞれ接続
される負荷とを含んで構成される。トランジスタＴｐ１
３のゲートには差動増幅回路１２の出力としてトランジ
スタＴｐ１２のドレインの電位が与えられ、トランジス
タＴｐ１４のゲートにはトランジスタＴｐ１３のドレイ
ンの電位が与えられる。
幅回路１２と、レベル変換回路１３と、出力バッファ１
４とを含んで構成される。差動増幅回路１２は、入力ト
ランジスタＴｎ１１，Ｔｎ１２と、定電流トランジスタ
Ｔｎ１３と、カレントミラートランジスタＴｐ１１，Ｔ
ｐ１２とを含んで構成される。レベル変換回路１３は、
ＰチャネルトランジスタＴｐ１３，Ｔｐ１４と、トラン
ジスタＴｐ１３，Ｔｐ１４の各ドレインにそれぞれ接続
される負荷とを含んで構成される。トランジスタＴｐ１
３のゲートには差動増幅回路１２の出力としてトランジ
スタＴｐ１２のドレインの電位が与えられ、トランジス
タＴｐ１４のゲートにはトランジスタＴｐ１３のドレイ
ンの電位が与えられる。
【００１２】駆動回路１１では、トランジスタＴｐ１３
のドレインに接続される負荷として、一定の直流電圧Ｖ
Ｂ２がゲートに与えられたＮチャネルトランジスタＴｎ
１４を用いており、トランジスタＴｐ１４の負荷として
ゲートがドレインに接続されたＮチャネルトランジスタ
Ｔｎ１５を用いている。
のドレインに接続される負荷として、一定の直流電圧Ｖ
Ｂ２がゲートに与えられたＮチャネルトランジスタＴｎ
１４を用いており、トランジスタＴｐ１４の負荷として
ゲートがドレインに接続されたＮチャネルトランジスタ
Ｔｎ１５を用いている。
【００１３】出力バッファ１４は、Ｐチャネルトランジ
スタＴｐ１５およびＮチャネルトランジスタＴｎ１６を
含んで構成され、トランジスタＴｐ１５のゲートには差
動増幅回路１２の出力が与えられ、トランジスタＴｎ１
６のゲートにはレベル変換回路１３の出力が与えられ
る。トランジスタＴｐ１５およびトランジスタＴｎ１６
のドレインは互いに接続されている。
スタＴｐ１５およびＮチャネルトランジスタＴｎ１６を
含んで構成され、トランジスタＴｐ１５のゲートには差
動増幅回路１２の出力が与えられ、トランジスタＴｎ１
６のゲートにはレベル変換回路１３の出力が与えられ
る。トランジスタＴｐ１５およびトランジスタＴｎ１６
のドレインは互いに接続されている。
【００１４】駆動回路１１の動作について説明する。差
動増幅回路１２は、非反転入力電圧ＶＩＮｂと反転入力
電圧ＶＩＮａとの電圧差を増幅した出力が得られ、反転
入力電圧ＶＩＮａの電圧に対して非反転入力電圧ＶＩＮ
ｂの電圧が高くなると、差動増幅回路１２の出力である
トランジスタＴｎ１２のドレイン電圧が下降し、逆に非
反転入力電圧ＶＩＮｂの電圧が低くなると、トランジス
タＴｎ１２のドレイン電圧が上昇する。したがって、差
動増幅回路１２の出力がゲートに与えられる出力バッフ
ァ１４のトランジスタＴｐ１５は、非反転入力電圧ＶＩ
Ｎｂの電圧が高くなるとソース・ドレイン間の抵抗値が
低くなり、逆に非反転入力電圧ＶＩＮｂの電圧が低くな
るとソース・ドレイン間の抵抗値が高くなる。反転入力
電圧ＶＩＮａおよび非反転入力電圧ＶＩＮｂの電圧が等
しいときには、差動増幅回路１２の出力電圧がトランジ
スタＴｐ１５のしきい値電圧となるように差動増幅回路
１２は設定される。
動増幅回路１２は、非反転入力電圧ＶＩＮｂと反転入力
電圧ＶＩＮａとの電圧差を増幅した出力が得られ、反転
入力電圧ＶＩＮａの電圧に対して非反転入力電圧ＶＩＮ
ｂの電圧が高くなると、差動増幅回路１２の出力である
トランジスタＴｎ１２のドレイン電圧が下降し、逆に非
反転入力電圧ＶＩＮｂの電圧が低くなると、トランジス
タＴｎ１２のドレイン電圧が上昇する。したがって、差
動増幅回路１２の出力がゲートに与えられる出力バッフ
ァ１４のトランジスタＴｐ１５は、非反転入力電圧ＶＩ
Ｎｂの電圧が高くなるとソース・ドレイン間の抵抗値が
低くなり、逆に非反転入力電圧ＶＩＮｂの電圧が低くな
るとソース・ドレイン間の抵抗値が高くなる。反転入力
電圧ＶＩＮａおよび非反転入力電圧ＶＩＮｂの電圧が等
しいときには、差動増幅回路１２の出力電圧がトランジ
スタＴｐ１５のしきい値電圧となるように差動増幅回路
１２は設定される。
【００１５】一方、差動増幅回路１２の出力は、レベル
変換回路１３のトランジスタＴｐ１３で反転され、さら
にトランジスタＴｐ１４で反転され、出力バッファ１４
のトランジスタＴｎ１６のゲートに与えられる。したが
って、非反転入力電圧ＶＩＮｂの電圧が高くなるとトラ
ンジスタＴｎ１６のソース・ドレイン間の抵抗値が高く
なり、逆に非反転入力電圧ＶＩＮｂの電圧が低くなると
ソース・ドレイン間の抵抗値が低くなる。反転入力電圧
ＶＩＮａおよび非反転入力電圧ＶＩＮｂの電圧が等しい
ときには、トランジスタＴｐ１３のドレイン電圧がトラ
ンジスタＴｐ１４のしきい値電圧に、またトランジスタ
Ｔｐ１４のドレイン電圧がトランジスタＴｎ１６のしき
い値電圧になるようにトランジスタＴｐ１３，Ｔｐ１４
の負荷の値が設定される。したがって、反転入力電圧・
非反転入力電圧の電圧差に対応した出力電圧が得られ、
双方向の出力電流制御を実現している。
変換回路１３のトランジスタＴｐ１３で反転され、さら
にトランジスタＴｐ１４で反転され、出力バッファ１４
のトランジスタＴｎ１６のゲートに与えられる。したが
って、非反転入力電圧ＶＩＮｂの電圧が高くなるとトラ
ンジスタＴｎ１６のソース・ドレイン間の抵抗値が高く
なり、逆に非反転入力電圧ＶＩＮｂの電圧が低くなると
ソース・ドレイン間の抵抗値が低くなる。反転入力電圧
ＶＩＮａおよび非反転入力電圧ＶＩＮｂの電圧が等しい
ときには、トランジスタＴｐ１３のドレイン電圧がトラ
ンジスタＴｐ１４のしきい値電圧に、またトランジスタ
Ｔｐ１４のドレイン電圧がトランジスタＴｎ１６のしき
い値電圧になるようにトランジスタＴｐ１３，Ｔｐ１４
の負荷の値が設定される。したがって、反転入力電圧・
非反転入力電圧の電圧差に対応した出力電圧が得られ、
双方向の出力電流制御を実現している。
【００１６】図１９に示されている駆動回路１６は、差
動増幅回路１２と、レベル変換回路１７と、出力バッフ
ァ１８とを含んで構成される。差動増幅回路１２は、前
述の駆動回路１１における差動増幅回路１２と同一の回
路である。レベル変換回路１７は、Ｐチャネルトランジ
スタＴｐ２１，Ｔｐ２２と、トランジスタＴｐ２１，Ｔ
ｐ２２の各ドレインにそれぞれ接続される負荷とを含ん
で構成され、トランジスタＴｐ２１，Ｔｐ２２の各ゲー
トには差動増幅回路１２の出力がそれぞれ与えられる。
動増幅回路１２と、レベル変換回路１７と、出力バッフ
ァ１８とを含んで構成される。差動増幅回路１２は、前
述の駆動回路１１における差動増幅回路１２と同一の回
路である。レベル変換回路１７は、Ｐチャネルトランジ
スタＴｐ２１，Ｔｐ２２と、トランジスタＴｐ２１，Ｔ
ｐ２２の各ドレインにそれぞれ接続される負荷とを含ん
で構成され、トランジスタＴｐ２１，Ｔｐ２２の各ゲー
トには差動増幅回路１２の出力がそれぞれ与えられる。
【００１７】駆動回路１６では、トランジスタＴｐ２１
のドレインに接続される負荷として、一定の直流電圧Ｖ
Ｂ２がゲートに与えられたＮチャネルトランジスタＴｎ
２１を用いており、トランジスタＴｐ２２の負荷とし
て、ドレインがトランジスタＴｐ２２のドレインに接続
され、ゲートが前記ドレインに接続されたＮチャネルト
ランジスタＴｎ２２を用いている。
のドレインに接続される負荷として、一定の直流電圧Ｖ
Ｂ２がゲートに与えられたＮチャネルトランジスタＴｎ
２１を用いており、トランジスタＴｐ２２の負荷とし
て、ドレインがトランジスタＴｐ２２のドレインに接続
され、ゲートが前記ドレインに接続されたＮチャネルト
ランジスタＴｎ２２を用いている。
【００１８】出力バッファ１８は、Ｐチャネルトランジ
スタＴｐ２３およびＮチャネルトランジスタＴｎ２３を
含んで構成される。トランジスタＴｐ２３のゲートはト
ランジスタＴｐ２１のドレインに接続され、トランジス
タＴｎ２３のゲートはトランジスタＴｐ２２のドレイン
に接続され、トランジスタＴｐ２３，Ｔｎ２３の各ドレ
インは互いに接続されている。
スタＴｐ２３およびＮチャネルトランジスタＴｎ２３を
含んで構成される。トランジスタＴｐ２３のゲートはト
ランジスタＴｐ２１のドレインに接続され、トランジス
タＴｎ２３のゲートはトランジスタＴｐ２２のドレイン
に接続され、トランジスタＴｐ２３，Ｔｎ２３の各ドレ
インは互いに接続されている。
【００１９】駆動回路１１と同様に駆動回路１６におい
ても、反転入力電圧ＶＩＮａおよび非反転入力電圧ＶＩ
Ｎｂの電圧差に対応した出力電圧が得られ、双方向の出
力電流制御が実現されている。
ても、反転入力電圧ＶＩＮａおよび非反転入力電圧ＶＩ
Ｎｂの電圧差に対応した出力電圧が得られ、双方向の出
力電流制御が実現されている。
【００２０】図２０は、第４の先行技術である特開平２
−９２００８号公報に開示されているＣＭＯＳ演算増幅
回路である駆動回路２１の回路図である。駆動回路２１
には、反転入力端子２５、非反転入力端子２６、第１バ
イアス入力端子２７、第２バイアス入力端子２８、およ
び出力端子２９が設けられており、第１差動増幅回路２
２と、第２差動増幅回路２３と、出力増幅回路２４とを
含んで構成される。
−９２００８号公報に開示されているＣＭＯＳ演算増幅
回路である駆動回路２１の回路図である。駆動回路２１
には、反転入力端子２５、非反転入力端子２６、第１バ
イアス入力端子２７、第２バイアス入力端子２８、およ
び出力端子２９が設けられており、第１差動増幅回路２
２と、第２差動増幅回路２３と、出力増幅回路２４とを
含んで構成される。
【００２１】第１差動増幅回路２２は、Ｎチャネルトラ
ンジスタＭｎ１，Ｍｎ２，Ｍｎ３とＰチャネルトランジ
スタＭｐ１，Ｍｐ２とを含んで構成される。また、第２
差動増幅回路２３は、ＮチャネルトランジスタＭｎ４，
Ｍｎ５とＰチャネルトランジスタＭｐ４，Ｍｐ５，Ｍｐ
６とを含んで構成される。出力増幅回路２４は、第１差
動増幅回路２２の出力ａがゲートに与えられるトランジ
スタＭｐ３と、第２差動増幅回路２３の出力ｂがゲート
に与えられるトランジスタＭｎ６とを含んで構成され
る。
ンジスタＭｎ１，Ｍｎ２，Ｍｎ３とＰチャネルトランジ
スタＭｐ１，Ｍｐ２とを含んで構成される。また、第２
差動増幅回路２３は、ＮチャネルトランジスタＭｎ４，
Ｍｎ５とＰチャネルトランジスタＭｐ４，Ｍｐ５，Ｍｐ
６とを含んで構成される。出力増幅回路２４は、第１差
動増幅回路２２の出力ａがゲートに与えられるトランジ
スタＭｐ３と、第２差動増幅回路２３の出力ｂがゲート
に与えられるトランジスタＭｎ６とを含んで構成され
る。
【００２２】第１差動増幅回路２２において、差動対と
なっているトランジスタＭｎ２，Ｍｎ３はソースが共通
に接続されている。トランジスタＭｎ２のゲートは、反
転入力端子２５に接続されており電圧Ｖ１が供給され
る。トランジスタＭｎ３のゲートは、非反転入力端子２
６に接続されており電圧Ｖ２が供給される。
なっているトランジスタＭｎ２，Ｍｎ３はソースが共通
に接続されている。トランジスタＭｎ２のゲートは、反
転入力端子２５に接続されており電圧Ｖ１が供給され
る。トランジスタＭｎ３のゲートは、非反転入力端子２
６に接続されており電圧Ｖ２が供給される。
【００２３】トランジスタＭｐ１，Ｍｐ２は、トランジ
スタＭｎ２，Ｍｎ３の能動負荷であり、それぞれのソー
スに電圧ＶＤＤが与えられる。また、トランジスタＭｐ
１，Ｍｐ２のゲートには、トランジスタＭｎ２のドレイ
ン電位が与えられ、導通／遮断が制御される。トランジ
スタＭｐ２のドレインの電位が出力増幅回路２４への出
力ａを制御する信号となっている。
スタＭｎ２，Ｍｎ３の能動負荷であり、それぞれのソー
スに電圧ＶＤＤが与えられる。また、トランジスタＭｐ
１，Ｍｐ２のゲートには、トランジスタＭｎ２のドレイ
ン電位が与えられ、導通／遮断が制御される。トランジ
スタＭｐ２のドレインの電位が出力増幅回路２４への出
力ａを制御する信号となっている。
【００２４】トランジスタＭｎ１は、トランジスタＭｎ
２，Ｍｎ３に適当なバイアス電流を与えるための定電流
源であり、ソースには電圧ＶＳＳが与えられており、ド
レインはトランジスタＭｎ２，Ｍｎ３の各ソースに接続
される。また、ゲートに与えられる第１バイアス入力端
子２７からのバイアス電圧ＶＢ１によってトランジスタ
Ｍｎ２，Ｍｎ３に供給するバイアス電流が定められる。
第１差動増幅回路２２の出力ａによって、出力トランジ
スタＭｐ３が駆動される。
２，Ｍｎ３に適当なバイアス電流を与えるための定電流
源であり、ソースには電圧ＶＳＳが与えられており、ド
レインはトランジスタＭｎ２，Ｍｎ３の各ソースに接続
される。また、ゲートに与えられる第１バイアス入力端
子２７からのバイアス電圧ＶＢ１によってトランジスタ
Ｍｎ２，Ｍｎ３に供給するバイアス電流が定められる。
第１差動増幅回路２２の出力ａによって、出力トランジ
スタＭｐ３が駆動される。
【００２５】第２差動増幅回路２３は、第１差動増幅回
路２２に含まれる各トランジスタの導電型を入換えた構
造であるので、第１差動増幅回路２２と異なる点につい
て説明する。トランジスタＭｎ１，Ｍｎ２，Ｍｎ３，Ｍ
ｐ１，Ｍｐ２がこの順番で、トランジスタＭｐ４，Ｍｐ
５，Ｍｐ６，Ｍｎ４，Ｍｎ５にそれぞれ置換えられる。
路２２に含まれる各トランジスタの導電型を入換えた構
造であるので、第１差動増幅回路２２と異なる点につい
て説明する。トランジスタＭｎ１，Ｍｎ２，Ｍｎ３，Ｍ
ｐ１，Ｍｐ２がこの順番で、トランジスタＭｐ４，Ｍｐ
５，Ｍｐ６，Ｍｎ４，Ｍｎ５にそれぞれ置換えられる。
【００２６】トランジスタＭｐ５のゲートはトランジス
タＭｎ２と共通に反転入力端子２５に接続されており、
トランジスタＭｐ６のゲートはトランジスタＭｎ３と共
通に非反転入力端子２６に接続されている。トランジス
タＭｎ４，Ｍｎ５のソースには電圧ＶＳＳがそれぞれ供
給されている。トランジスタＭｐ５のドレインの電位が
出力ｂとしてトランジスタＭｎ６のゲートに与えられ
る。トランジスタＭｐ４のゲートは、第２バイアス入力
端子２８に接続され、バイアス電圧ＶＢ２が与えられ
る。トランジスタＭｐ４のソースには電圧ＶＤＤが供給
されており、ドレインはトランジスタＭｐ５，Ｍｐ６の
各ソースに接続されている。
タＭｎ２と共通に反転入力端子２５に接続されており、
トランジスタＭｐ６のゲートはトランジスタＭｎ３と共
通に非反転入力端子２６に接続されている。トランジス
タＭｎ４，Ｍｎ５のソースには電圧ＶＳＳがそれぞれ供
給されている。トランジスタＭｐ５のドレインの電位が
出力ｂとしてトランジスタＭｎ６のゲートに与えられ
る。トランジスタＭｐ４のゲートは、第２バイアス入力
端子２８に接続され、バイアス電圧ＶＢ２が与えられ
る。トランジスタＭｐ４のソースには電圧ＶＤＤが供給
されており、ドレインはトランジスタＭｐ５，Ｍｐ６の
各ソースに接続されている。
【００２７】出力増幅回路２４では、トランジスタＭｐ
３のソースには電圧ＶＤＤが与えられ、トランジスタＭ
ｎ６のソースには電圧ＶＳＳが与えられる。トランジス
タＭｐ３，Ｍｎ６の各ドレインが共通に出力端子２９に
接続される。
３のソースには電圧ＶＤＤが与えられ、トランジスタＭ
ｎ６のソースには電圧ＶＳＳが与えられる。トランジス
タＭｐ３，Ｍｎ６の各ドレインが共通に出力端子２９に
接続される。
【００２８】上述のように構成される駆動回路２１の動
作について説明する。図２１は、駆動回路２１の動作を
説明するための図である。横軸は非反転入力端子２６に
入力される非反転入力電圧である電圧Ｖ２を示し、縦軸
は反転入力端子２５に入力される反転入力電圧である電
圧Ｖ１を示す。
作について説明する。図２１は、駆動回路２１の動作を
説明するための図である。横軸は非反転入力端子２６に
入力される非反転入力電圧である電圧Ｖ２を示し、縦軸
は反転入力端子２５に入力される反転入力電圧である電
圧Ｖ１を示す。
【００２９】非反転入力端子２６に入力される電圧が反
転入力端子２５に入力される電圧より高くなると、第１
差動増幅回路２２のトランジスタＭｎ３を流れる電流が
増加し、トランジスタＭｐ２のドレイン電位を下げるの
で、トランジスタＭｐ３は導通され、出力端子２９の電
位を引上げる。また、第２差動増幅回路２３のトランジ
スタＭｐ６を流れる電流が減少し、トランジスタＭｎ５
のドレイン電位を下げるので、トランジスタＭｎ６が遮
断される。したがって、出力端子２９の電位は電圧ＶＤ
Ｄ側へと上昇する。
転入力端子２５に入力される電圧より高くなると、第１
差動増幅回路２２のトランジスタＭｎ３を流れる電流が
増加し、トランジスタＭｐ２のドレイン電位を下げるの
で、トランジスタＭｐ３は導通され、出力端子２９の電
位を引上げる。また、第２差動増幅回路２３のトランジ
スタＭｐ６を流れる電流が減少し、トランジスタＭｎ５
のドレイン電位を下げるので、トランジスタＭｎ６が遮
断される。したがって、出力端子２９の電位は電圧ＶＤ
Ｄ側へと上昇する。
【００３０】非反転入力端子２６に入力される電圧が反
転入力端子２５に入力される電圧より低くなると、第２
差動増幅回路２３のトランジスタＭｐ６を流れる電流が
増加し、トランジスタＭｎ５のドレイン電位が上昇して
トランジスタＭｎ６を導通させる。また、トランジスタ
Ｍｎ３を流れる電流が減少し、トランジスタＭｐ２のド
レイン電位が上昇してトランジスタＭｐ３を遮断させ
る。したがって、出力端子２９の電位は電圧ＶＳＳ側へ
下降する。
転入力端子２５に入力される電圧より低くなると、第２
差動増幅回路２３のトランジスタＭｐ６を流れる電流が
増加し、トランジスタＭｎ５のドレイン電位が上昇して
トランジスタＭｎ６を導通させる。また、トランジスタ
Ｍｎ３を流れる電流が減少し、トランジスタＭｐ２のド
レイン電位が上昇してトランジスタＭｐ３を遮断させ
る。したがって、出力端子２９の電位は電圧ＶＳＳ側へ
下降する。
【００３１】上述したように駆動回路２１の出力端子２
９からの出力は、トランジスタＭｐ３，Ｍｎ６によって
プッシュプル形式で出力される。トランジスタＭｐ３，
Ｍｎ６はいずれもソース接地されており、そのゲート信
号は充分な振幅を持つため、広い出力ダイナミックレン
ジと大きな負荷の駆動とを期待できる構成となってい
る。
９からの出力は、トランジスタＭｐ３，Ｍｎ６によって
プッシュプル形式で出力される。トランジスタＭｐ３，
Ｍｎ６はいずれもソース接地されており、そのゲート信
号は充分な振幅を持つため、広い出力ダイナミックレン
ジと大きな負荷の駆動とを期待できる構成となってい
る。
【００３２】なお、上述の駆動回路２１を構成する各ト
ランジスタは、一般的にエンハンスメント型のトランジ
スタが用いられる。エンハンスメント型のトランジスタ
は、製造時にチャネル領域を形成しないので、たとえば
Ｎチャネルのトランジスタの場合、ゲートに正電圧を印
加した場合のみドレイン電流が流れる。また、エンハン
スメント型のトランジスタに対してデュプリージョン型
のトランジスタは、製造時にソースとドレインとの間に
チャネル領域を形成するので、ゲートに正負いずれの電
圧を加えてもドレイン電流が流れる。
ランジスタは、一般的にエンハンスメント型のトランジ
スタが用いられる。エンハンスメント型のトランジスタ
は、製造時にチャネル領域を形成しないので、たとえば
Ｎチャネルのトランジスタの場合、ゲートに正電圧を印
加した場合のみドレイン電流が流れる。また、エンハン
スメント型のトランジスタに対してデュプリージョン型
のトランジスタは、製造時にソースとドレインとの間に
チャネル領域を形成するので、ゲートに正負いずれの電
圧を加えてもドレイン電流が流れる。
【００３３】トランジスタＭｎ２，Ｍｎ３がエンハンス
メント型のトランジスタであり、正のしきい値電圧Ｖｔ
ｎを持っているとすると、それぞれの入力端子２５，２
６から供給される電圧Ｖ１，Ｖ２が電圧ＶＳＳ＋Ｖｔｎ
以下になると、トランジスタＭｎ２，Ｍｎ３が遮断さ
れ、第１差動増幅回路２２には電流が流れなくなるの
で、トランジスタＭｐ３のゲート電位は電圧ＶＤＤまで
上がる。このとき、トランジスタＭｐ３がエンハンスメ
ント型のトランジスタであって負のしきい値電圧Ｖｔｐ
を持っているとすると、トランジスタＭｐ３は遮断され
ることとなり、出力電圧Ｖ０を電圧ＶＤＤ−│Ｖｔｐ│
を超える電圧とすることはできない。同様にして、トラ
ンジスタＭｐ５，Ｍｐ６がエンハンスメント型のトラン
ジスタであり、負のしきい値電圧Ｖｔｐを持つとする
と、入力される電圧が電圧ＶＤＤ−｜Ｖｔｐ｜より高い
場合には第２差動増幅回路２３に電流が流れなくなり、
トランジスタＭｎ６のゲート電位は電圧ＶＳＳまで下が
る。トランジスタＭｎ６がエンハンスメント型トランジ
スタであって正のしきい値電圧Ｖｔｎを持っているとす
ると遮断されることとなり、出力端子２９から出力され
る出力電圧Ｖ０を電圧ＶＤＤ＋Ｖｔｎ未満の電圧とする
ことができない。
メント型のトランジスタであり、正のしきい値電圧Ｖｔ
ｎを持っているとすると、それぞれの入力端子２５，２
６から供給される電圧Ｖ１，Ｖ２が電圧ＶＳＳ＋Ｖｔｎ
以下になると、トランジスタＭｎ２，Ｍｎ３が遮断さ
れ、第１差動増幅回路２２には電流が流れなくなるの
で、トランジスタＭｐ３のゲート電位は電圧ＶＤＤまで
上がる。このとき、トランジスタＭｐ３がエンハンスメ
ント型のトランジスタであって負のしきい値電圧Ｖｔｐ
を持っているとすると、トランジスタＭｐ３は遮断され
ることとなり、出力電圧Ｖ０を電圧ＶＤＤ−│Ｖｔｐ│
を超える電圧とすることはできない。同様にして、トラ
ンジスタＭｐ５，Ｍｐ６がエンハンスメント型のトラン
ジスタであり、負のしきい値電圧Ｖｔｐを持つとする
と、入力される電圧が電圧ＶＤＤ−｜Ｖｔｐ｜より高い
場合には第２差動増幅回路２３に電流が流れなくなり、
トランジスタＭｎ６のゲート電位は電圧ＶＳＳまで下が
る。トランジスタＭｎ６がエンハンスメント型トランジ
スタであって正のしきい値電圧Ｖｔｎを持っているとす
ると遮断されることとなり、出力端子２９から出力され
る出力電圧Ｖ０を電圧ＶＤＤ＋Ｖｔｎ未満の電圧とする
ことができない。
【００３４】上述のように構成された駆動回路２１が正
常に動作するのは、反転および非反転入力端子２５，２
６に入力される電圧が電圧ＶＳＳ＋Ｖｔｎから電圧ＶＤ
Ｄ−｜Ｖｔｐ｜までの間となり、駆動回路２１が動作す
ることができる電圧の範囲が制限されることとなる。
常に動作するのは、反転および非反転入力端子２５，２
６に入力される電圧が電圧ＶＳＳ＋Ｖｔｎから電圧ＶＤ
Ｄ−｜Ｖｔｐ｜までの間となり、駆動回路２１が動作す
ることができる電圧の範囲が制限されることとなる。
【００３５】駆動回路２１の各トランジスタを前述のデ
ュプリージョン型のトランジスタで形成することによっ
て、動作することができる電圧の範囲を電圧ＶＳＳ〜Ｖ
ＤＤとすることができるが、デュプリージョン型のトラ
ンジスタはエンハンスメント型のトランジスタに対して
特別な製造プロセスが必要となり、製造コストを上昇さ
せる要因となる。
ュプリージョン型のトランジスタで形成することによっ
て、動作することができる電圧の範囲を電圧ＶＳＳ〜Ｖ
ＤＤとすることができるが、デュプリージョン型のトラ
ンジスタはエンハンスメント型のトランジスタに対して
特別な製造プロセスが必要となり、製造コストを上昇さ
せる要因となる。
【００３６】第５の先行技術として、駆動回路３１が特
開平４−２９５６９９号公報に開示されている。図２２
は駆動回路３１の概略的な構成を示すブロック図であ
り、図２３は駆動回路３１に含まれる差動増幅回路３２
の回路図である。駆動回路３１は、たとえば後述する図
２に示す液晶表示パネル６３を駆動する回路として用い
られる。
開平４−２９５６９９号公報に開示されている。図２２
は駆動回路３１の概略的な構成を示すブロック図であ
り、図２３は駆動回路３１に含まれる差動増幅回路３２
の回路図である。駆動回路３１は、たとえば後述する図
２に示す液晶表示パネル６３を駆動する回路として用い
られる。
【００３７】駆動回路３１は、差動増幅回路３２と、出
力回路３３とを含んで構成される。差動増幅回路３２の
出力端子３２ｄは、出力回路３３の入力端子３３ａに接
続される。また、出力回路３３の出力端子３３ｂからの
出力は差動増幅回路３２の反転入力端子３２ｃに接続さ
れる。したがって、駆動回路３１はボルテージフォロア
となっている。
力回路３３とを含んで構成される。差動増幅回路３２の
出力端子３２ｄは、出力回路３３の入力端子３３ａに接
続される。また、出力回路３３の出力端子３３ｂからの
出力は差動増幅回路３２の反転入力端子３２ｃに接続さ
れる。したがって、駆動回路３１はボルテージフォロア
となっている。
【００３８】図２２において、サンプル・ホールドすべ
き、たとえば映像信号などのアナログ信号Ｙが、入力信
号線３９から入力される。コンデンサ３４，３５は、そ
れぞれアナログ信号Ｙの電圧を保持するためのものであ
り、各コンデンサ３４，３５の一方の端子はそれぞれア
ナログスイッチ３７，３８を介して入力信号線３９に接
続され、他方の端子は共に接地されている。
き、たとえば映像信号などのアナログ信号Ｙが、入力信
号線３９から入力される。コンデンサ３４，３５は、そ
れぞれアナログ信号Ｙの電圧を保持するためのものであ
り、各コンデンサ３４，３５の一方の端子はそれぞれア
ナログスイッチ３７，３８を介して入力信号線３９に接
続され、他方の端子は共に接地されている。
【００３９】駆動回路３１における差動増幅回路３２
は、２つの非反転入力端子３２ａ，３２ｂを備え、非反
転入力端子３２ａはコンデンサ３５の一方の端子に接続
され、非反転入力端子３２ｂはコンデンサ３４の一方の
端子に接続されている。差動増幅回路３２の制御端子３
２ｅ，３２ｆには、制御信号Ｓ３，Ｓ４がそれぞれ入力
される。出力回路３３の出力とグランドとの間に接続さ
れたＮチャネルＭＯＳトランジスタ３６は、アナログス
イッチとして機能し、そのゲートには信号線４０を介し
て制御信号Ｒが入力される。
は、２つの非反転入力端子３２ａ，３２ｂを備え、非反
転入力端子３２ａはコンデンサ３５の一方の端子に接続
され、非反転入力端子３２ｂはコンデンサ３４の一方の
端子に接続されている。差動増幅回路３２の制御端子３
２ｅ，３２ｆには、制御信号Ｓ３，Ｓ４がそれぞれ入力
される。出力回路３３の出力とグランドとの間に接続さ
れたＮチャネルＭＯＳトランジスタ３６は、アナログス
イッチとして機能し、そのゲートには信号線４０を介し
て制御信号Ｒが入力される。
【００４０】図２３を参照すると、差動増幅回路３２
は、ＮチャネルトランジスタＮ５１〜Ｎ５７と、Ｐチャ
ネルトランジスタＰ５１，Ｐ５２とを含んで構成され
る。トランジスタＮ５７のソースはグランドに接続さ
れ、ゲートには所定の電圧Ｖｂが印加されている。トラ
ンジスタＮ５７は、トランジスタＮ５３，Ｎ５４，Ｎ５
６に適当なバイアス電流を与えるための定電流源であ
る。
は、ＮチャネルトランジスタＮ５１〜Ｎ５７と、Ｐチャ
ネルトランジスタＰ５１，Ｐ５２とを含んで構成され
る。トランジスタＮ５７のソースはグランドに接続さ
れ、ゲートには所定の電圧Ｖｂが印加されている。トラ
ンジスタＮ５７は、トランジスタＮ５３，Ｎ５４，Ｎ５
６に適当なバイアス電流を与えるための定電流源であ
る。
【００４１】ＰチャネルＭＯＳトランジスタＰ５１，Ｐ
５２の各ソースは共に電源ＶＤＤに接続され、また各ゲ
ートはいずれもトランジスタＰ５１のドレインに接続さ
れている。ＮチャネルＭＯＳトランジスタＮ５６，Ｎ５
３の各ソースは共にトランジスタＮ５７のドレインに接
続され、トランジスタＮ５６，Ｎ５３の各ドレインはそ
れぞれ、トランジスタＮ５５，Ｎ５１を介してトランジ
スタＰ５１のドレインに接続されている。
５２の各ソースは共に電源ＶＤＤに接続され、また各ゲ
ートはいずれもトランジスタＰ５１のドレインに接続さ
れている。ＮチャネルＭＯＳトランジスタＮ５６，Ｎ５
３の各ソースは共にトランジスタＮ５７のドレインに接
続され、トランジスタＮ５６，Ｎ５３の各ドレインはそ
れぞれ、トランジスタＮ５５，Ｎ５１を介してトランジ
スタＰ５１のドレインに接続されている。
【００４２】トランジスタＮ５６，Ｎ５３の各ゲートは
それぞれ非反転入力端子３２ａ，３２ｂに接続され、ト
ランジスタＮ５５，Ｎ５１の各ゲートはそれぞれ制御端
子３２ｅ，３２ｆに接続されて制御信号Ｓ３，Ｓ４が入
力されている。
それぞれ非反転入力端子３２ａ，３２ｂに接続され、ト
ランジスタＮ５５，Ｎ５１の各ゲートはそれぞれ制御端
子３２ｅ，３２ｆに接続されて制御信号Ｓ３，Ｓ４が入
力されている。
【００４３】トランジスタＮ５４のドレインは、トラン
ジスタＮ５２を介してトランジスタＰ５２のドレインに
接続され、トランジスタＮ５４のソースはトランジスタ
Ｎ５７のドレインに接続される。トランジスタＮ５４の
ゲートは、反転入力端子３２ｃに接続される。トランジ
スタＮ５２，Ｐ５２の接続点が差動増幅回路３２の出力
端子３２ｄに接続されている。トランジスタＮ５２のゲ
ートは電源ＶＤＤに接続されていて、常に導通状態とな
っている。
ジスタＮ５２を介してトランジスタＰ５２のドレインに
接続され、トランジスタＮ５４のソースはトランジスタ
Ｎ５７のドレインに接続される。トランジスタＮ５４の
ゲートは、反転入力端子３２ｃに接続される。トランジ
スタＮ５２，Ｐ５２の接続点が差動増幅回路３２の出力
端子３２ｄに接続されている。トランジスタＮ５２のゲ
ートは電源ＶＤＤに接続されていて、常に導通状態とな
っている。
【００４４】図２４は、差動増幅回路３２の動作のタイ
ミングチャートである。時刻ｔ１で、制御信号Ｓ１がハ
イレベルとなると、アナログスイッチ３７がオンとなっ
て信号Ｙがコンデンサ３５に印加され、コンデンサ３５
は充電される。その後、信号Ｓ１がローレベルになって
アナログスイッチ３７がオフとなると、コンデンサ３５
はそのときの信号Ｙの電圧Ｄ１を保持する。
ミングチャートである。時刻ｔ１で、制御信号Ｓ１がハ
イレベルとなると、アナログスイッチ３７がオンとなっ
て信号Ｙがコンデンサ３５に印加され、コンデンサ３５
は充電される。その後、信号Ｓ１がローレベルになって
アナログスイッチ３７がオフとなると、コンデンサ３５
はそのときの信号Ｙの電圧Ｄ１を保持する。
【００４５】その後、制御信号Ｒがハイレベルとなる
と、トランジスタ３６は導通して出力回路３３の出力は
グランドレベルとなる。制御信号Ｓ３がハイレベルとな
ることによって、コンデンサ３５に保持されている電圧
Ｄ１が、差動増幅回路３２と出力回路３３とを介して出
力電圧Ｄ１ａとして出力される。
と、トランジスタ３６は導通して出力回路３３の出力は
グランドレベルとなる。制御信号Ｓ３がハイレベルとな
ることによって、コンデンサ３５に保持されている電圧
Ｄ１が、差動増幅回路３２と出力回路３３とを介して出
力電圧Ｄ１ａとして出力される。
【００４６】また、時刻ｔ２で制御信号Ｓ２がハイレベ
ルとなると、アナログスイッチ３８がオンとなって信号
Ｙがコンデンサ３４に印加され、コンデンサ３４は充電
される。その後、信号Ｓ２がローレベルになってアナロ
グスイッチ３８がオフとなると、コンデンサ３４はその
ときの信号Ｙの電圧Ｄ２を保持する。
ルとなると、アナログスイッチ３８がオンとなって信号
Ｙがコンデンサ３４に印加され、コンデンサ３４は充電
される。その後、信号Ｓ２がローレベルになってアナロ
グスイッチ３８がオフとなると、コンデンサ３４はその
ときの信号Ｙの電圧Ｄ２を保持する。
【００４７】その後、制御信号Ｒがハイレベルとなる
と、トランジスタ３６は導通して出力回路３３の出力は
グランドレベルとなる。制御信号Ｓ４がハイレベルとな
ることによって、コンデンサ３４に保持されている電圧
Ｄ２が、差動増幅回路３２と出力回路３３とを介して出
力電圧Ｄ２ａとして出力される。
と、トランジスタ３６は導通して出力回路３３の出力は
グランドレベルとなる。制御信号Ｓ４がハイレベルとな
ることによって、コンデンサ３４に保持されている電圧
Ｄ２が、差動増幅回路３２と出力回路３３とを介して出
力電圧Ｄ２ａとして出力される。
【００４８】以後、アナログスイッチ３７，３８が交互
にオンとなって信号Ｙの電圧Ｄ３，Ｄ４，…がサンプリ
ングされ出力される。
にオンとなって信号Ｙの電圧Ｄ３，Ｄ４，…がサンプリ
ングされ出力される。
【００４９】
【発明が解決しようとする課題】図１７に示すような駆
動回路１では、負荷を駆動する出力電流の制御が出力バ
ッファ３のトランジスタＴｐ３で行われるため、制御さ
れる出力電流は流出（または流入）の一方向であり、他
方向は出力バッファ３を構成する負荷である定電流トラ
ンジスタＴｎ４に流れる電流で定まる。この電流容量を
大きくすると、出力バッファ３の貫通電流が増加するた
め、出力回路としての消費電流が大きくなってしまい、
逆に消費電流を抑えようとすると、電流容量が小さくな
り出力回路の負荷駆動能力が低下してしまうと言う問題
点がある。
動回路１では、負荷を駆動する出力電流の制御が出力バ
ッファ３のトランジスタＴｐ３で行われるため、制御さ
れる出力電流は流出（または流入）の一方向であり、他
方向は出力バッファ３を構成する負荷である定電流トラ
ンジスタＴｎ４に流れる電流で定まる。この電流容量を
大きくすると、出力バッファ３の貫通電流が増加するた
め、出力回路としての消費電流が大きくなってしまい、
逆に消費電流を抑えようとすると、電流容量が小さくな
り出力回路の負荷駆動能力が低下してしまうと言う問題
点がある。
【００５０】また上述の各駆動回路１，２１，３１など
の単方向にしか駆動することができない駆動回路では、
仮に非反転入力電圧が下降して行くと、非反転入力電圧
がゲートに与えられるトランジスタのドレイン電圧が下
降し、定電流源として動作しなくなり差動対に供給され
る電流が減少する。そのため、前記各駆動回路は正常に
動作しなくなる。さらに、非反転入力電圧が下降すると
差動対のトランジスタが遮断されてしまい、駆動回路の
動作が停止する。したがって、これらの回路は、入力さ
れる電圧が、差動対を構成するトランジスタのしきい値
電圧以上もしくは以下でないと動作することができな
い。すなわち、たとえば差動対を構成するトランジスタ
が正のしきい値電圧Ｖｔｎをもつ場合、入力電圧が電圧
ＧＮＤ〜電圧Ｖｔｎである領域では動作しない。前記電
圧領域は、約１Ｖ以上もあるので、最近の傾向である駆
動電圧の低電圧化が進む中では特に重要な問題となる。
そのため、少ない素子数で、かつ電源電圧全領域にわた
って駆動可能なエンハンスメント型のプッシュプル差動
増幅回路が求められている。
の単方向にしか駆動することができない駆動回路では、
仮に非反転入力電圧が下降して行くと、非反転入力電圧
がゲートに与えられるトランジスタのドレイン電圧が下
降し、定電流源として動作しなくなり差動対に供給され
る電流が減少する。そのため、前記各駆動回路は正常に
動作しなくなる。さらに、非反転入力電圧が下降すると
差動対のトランジスタが遮断されてしまい、駆動回路の
動作が停止する。したがって、これらの回路は、入力さ
れる電圧が、差動対を構成するトランジスタのしきい値
電圧以上もしくは以下でないと動作することができな
い。すなわち、たとえば差動対を構成するトランジスタ
が正のしきい値電圧Ｖｔｎをもつ場合、入力電圧が電圧
ＧＮＤ〜電圧Ｖｔｎである領域では動作しない。前記電
圧領域は、約１Ｖ以上もあるので、最近の傾向である駆
動電圧の低電圧化が進む中では特に重要な問題となる。
そのため、少ない素子数で、かつ電源電圧全領域にわた
って駆動可能なエンハンスメント型のプッシュプル差動
増幅回路が求められている。
【００５１】また、駆動回路１１，１６では、双方向駆
動を実現しているが電源電圧全領域で駆動することがで
きない。
動を実現しているが電源電圧全領域で駆動することがで
きない。
【００５２】また、一般的な非反転入力端子が１つであ
る駆動回路においては、図２２に示す駆動回路３１のよ
うに２つのコンデンサにそれぞれ保持された電圧を読み
込み、制御信号に従っていずれか一方の電圧を交互に選
択し出力することができず、サンプル・ホールドの回路
構成が複雑化し、回路構成によってはサンプリングした
電圧を減衰させ、信号の伝達精度が低下する可能性があ
る。
る駆動回路においては、図２２に示す駆動回路３１のよ
うに２つのコンデンサにそれぞれ保持された電圧を読み
込み、制御信号に従っていずれか一方の電圧を交互に選
択し出力することができず、サンプル・ホールドの回路
構成が複雑化し、回路構成によってはサンプリングした
電圧を減衰させ、信号の伝達精度が低下する可能性があ
る。
【００５３】本発明の目的は、差動増幅手段の２つの入
力端子に入力される２つの入力信号に基づいて増幅を行
い、出力される電流を制御することができる駆動回路を
提供することである。
力端子に入力される２つの入力信号に基づいて増幅を行
い、出力される電流を制御することができる駆動回路を
提供することである。
【００５４】また本発明の他の目的は、差動増幅手段に
入力される２つの入力信号の一方の信号として異なる２
つの信号を交互に入力して異なる２つの組合わせでの増
幅を行い、かつ出力される電流を制御することができる
駆動回路を提供することである。
入力される２つの入力信号の一方の信号として異なる２
つの信号を交互に入力して異なる２つの組合わせでの増
幅を行い、かつ出力される電流を制御することができる
駆動回路を提供することである。
【００５５】
【課題を解決するための手段】本発明は、ゲートに第１
の入力信号が供給される一方チャネル型の第１の電界効
果トランジスタと、ゲートに第２の入力信号が供給され
る一方チャネル型の第２の電界効果トランジスタとを差
動対とし、各ソースには予め定める第１の電位がそれぞ
れ与えられ、各ドレインと予め定める第２の電位との間
には各トランジスタに電流を供給する能動負荷が介在さ
れる差動増幅手段と、前記第１電界効果トランジスタの
ドレインの電位がゲートに与えられ、前記第２電位がソ
ースに与えられる他方チャネル型の第３の電界効果トラ
ンジスタと、ソースに前記第１電位が与えられ、ドレイ
ンが前記第３電界効果トランジスタのドレインに接続さ
れる一方チャネル型の第４の電界効果トランジスタとを
含み、共通に接続されたドレインの電位を出力する出力
手段と、前記能動負荷が前記第２電界効果トランジスタ
に供給する電流量に基づいて、前記出力手段の第４電界
効果トランジスタを駆動する電流量制御手段とを含むこ
とを特徴とする駆動回路である。 本発明に従えば、出力手段の第３電界効果トランジスタ
は、差動増幅手段に供給される第１および第２入力信号
によって駆動される。出力手段は、第３の電界効果トラ
ンジスタのドレインと、第１の電位との間に流れる電流
を制御する第４電界効果トランジスタを含んで構成され
ている。この第４電界効果トランジスタは、能動負荷が
第２電界効果トランジスタに供給する電流量に基づいて
電流量制御手段によって駆動される。したがって、出力
手段を流れる電流は、第３電界効果トランジスタのみで
なく、第４電界効果トランジスタによっても制御される
こととなり、第１および第２入力信号の電圧レベルがほ
ぼ等しい平衡状態であるときには、出力手段を流れる電
流を低減することができる。また、第１および第２入力
信号の差が大きいときには、第４電界効果トランジスタ
に流れる電流量が多くなり、駆動回路に接続される負荷
に対する駆動能力を向上させることができる。
の入力信号が供給される一方チャネル型の第１の電界効
果トランジスタと、ゲートに第２の入力信号が供給され
る一方チャネル型の第２の電界効果トランジスタとを差
動対とし、各ソースには予め定める第１の電位がそれぞ
れ与えられ、各ドレインと予め定める第２の電位との間
には各トランジスタに電流を供給する能動負荷が介在さ
れる差動増幅手段と、前記第１電界効果トランジスタの
ドレインの電位がゲートに与えられ、前記第２電位がソ
ースに与えられる他方チャネル型の第３の電界効果トラ
ンジスタと、ソースに前記第１電位が与えられ、ドレイ
ンが前記第３電界効果トランジスタのドレインに接続さ
れる一方チャネル型の第４の電界効果トランジスタとを
含み、共通に接続されたドレインの電位を出力する出力
手段と、前記能動負荷が前記第２電界効果トランジスタ
に供給する電流量に基づいて、前記出力手段の第４電界
効果トランジスタを駆動する電流量制御手段とを含むこ
とを特徴とする駆動回路である。 本発明に従えば、出力手段の第３電界効果トランジスタ
は、差動増幅手段に供給される第１および第２入力信号
によって駆動される。出力手段は、第３の電界効果トラ
ンジスタのドレインと、第１の電位との間に流れる電流
を制御する第４電界効果トランジスタを含んで構成され
ている。この第４電界効果トランジスタは、能動負荷が
第２電界効果トランジスタに供給する電流量に基づいて
電流量制御手段によって駆動される。したがって、出力
手段を流れる電流は、第３電界効果トランジスタのみで
なく、第４電界効果トランジスタによっても制御される
こととなり、第１および第２入力信号の電圧レベルがほ
ぼ等しい平衡状態であるときには、出力手段を流れる電
流を低減することができる。また、第１および第２入力
信号の差が大きいときには、第４電界効果トランジスタ
に流れる電流量が多くなり、駆動回路に接続される負荷
に対する駆動能力を向上させることができる。
【００５６】また本発明の前記能動負荷は、各ゲートが
共通に接続され、各ソースには前記第２電位が与えられ
る他方チャネル型の第５および第６の電界効果トランジ
スタを含んで構成され、第５電界効果トランジスタのド
レインは前記第１電界効果トランジスタのドレインに接
続され、第６電界効果トランジスタのドレインは前記第
２電界効果トランジスタのドレインと前記共通に接続さ
れた各ゲートとに接続され、前記電流量制御手段は、前
記第６電界効果トランジスタのゲートとドレインとにゲ
ートが接続されることによってカレントミラー回路を構
成し、ソースに前記第２電位が与えられる他方チャネル
型の第７の電界効果トランジスタと、前記第４電界効果
トランジスタのゲートが、ゲートとドレインとに接続さ
れることによってカレントミラー回路を構成し、前記第
７電界効果トランジスタのドレインがドレインに接続さ
れ、ソースには前記第１電位が与えられる一方チャネル
型の第８の電界効果トランジスタとを含んで構成される
ことを特徴とする。本発明に従えば、第５および第６電
界効果トランジスタがカレントミラー回路であるので第
１および第２電界効果トランジスタには等しい電流が流
れ、第６および第７電界効果トランジスタがカレントミ
ラー回路を構成しているので第７電界効果トランジスタ
から第８電界効果トランジスタへは第２電界効果トラン
ジスタに流れる電流と同一の電流が流れ、さらに第８お
よび第４電界効果トランジスタがカレントミラー回路と
なっているので、第４電界効果トランジスタは第６電界
効果トランジスタから第２電界効果トランジスタへ供給
される電流と等しい電流がゲートに与えられて駆動され
る。したがって、出力手段を流れる電流を第３電界効果
トランジスタのみでなく第４電界効果トランジスタによ
っても制御することができ、平衡状態における出力手段
を流れる電流を低減することができる。また、第１およ
び第２入力信号の差が大きいときには、第４電界効果ト
ランジスタに流れる電流量が多くなり、駆動回路に接続
される負荷に対する駆動能力を向上させることができ
る。
共通に接続され、各ソースには前記第２電位が与えられ
る他方チャネル型の第５および第６の電界効果トランジ
スタを含んで構成され、第５電界効果トランジスタのド
レインは前記第１電界効果トランジスタのドレインに接
続され、第６電界効果トランジスタのドレインは前記第
２電界効果トランジスタのドレインと前記共通に接続さ
れた各ゲートとに接続され、前記電流量制御手段は、前
記第６電界効果トランジスタのゲートとドレインとにゲ
ートが接続されることによってカレントミラー回路を構
成し、ソースに前記第２電位が与えられる他方チャネル
型の第７の電界効果トランジスタと、前記第４電界効果
トランジスタのゲートが、ゲートとドレインとに接続さ
れることによってカレントミラー回路を構成し、前記第
７電界効果トランジスタのドレインがドレインに接続さ
れ、ソースには前記第１電位が与えられる一方チャネル
型の第８の電界効果トランジスタとを含んで構成される
ことを特徴とする。本発明に従えば、第５および第６電
界効果トランジスタがカレントミラー回路であるので第
１および第２電界効果トランジスタには等しい電流が流
れ、第６および第７電界効果トランジスタがカレントミ
ラー回路を構成しているので第７電界効果トランジスタ
から第８電界効果トランジスタへは第２電界効果トラン
ジスタに流れる電流と同一の電流が流れ、さらに第８お
よび第４電界効果トランジスタがカレントミラー回路と
なっているので、第４電界効果トランジスタは第６電界
効果トランジスタから第２電界効果トランジスタへ供給
される電流と等しい電流がゲートに与えられて駆動され
る。したがって、出力手段を流れる電流を第３電界効果
トランジスタのみでなく第４電界効果トランジスタによ
っても制御することができ、平衡状態における出力手段
を流れる電流を低減することができる。また、第１およ
び第２入力信号の差が大きいときには、第４電界効果ト
ランジスタに流れる電流量が多くなり、駆動回路に接続
される負荷に対する駆動能力を向上させることができ
る。
【００５７】また本発明の前記能動負荷は、第５および
第６電界効果トランジスタに対してそれぞれ並列に設け
られ、各ゲートに予め定める電位が与えられて導通状態
となっている他方チャネル型の第９および第１０の電界
効果トランジスタを含むことを特徴とする。 本発明に従えば、能動負荷の第９および第１０電界効果
トランジスタは、予め定める電位がゲートに与えられて
おり、第５および第６電界効果トランジスタとともに所
定の電流を第１および第２電界効果トランジスタに供給
する。出力手段の第４電界効果トランジスタを流れる電
流量は、第６電界効果トランジスタと第１０電界効果ト
ランジスタとから第２電界効果トランジスタに供給され
る電流量によって制御される。したがって、第９および
第１０電界効果トランジスタのゲートに印加する電位を
制御することによって、第４電界効果トランジスタのゲ
ートに与えられる電流量が制御され、出力手段を流れる
電流量を制御することができる。また、第１および第２
入力信号の差が大きいときには、第４電界効果トランジ
スタに流れる電流量が多くなり、駆動回路に接続される
負荷に対する駆動能力を向上させることができる。
第６電界効果トランジスタに対してそれぞれ並列に設け
られ、各ゲートに予め定める電位が与えられて導通状態
となっている他方チャネル型の第９および第１０の電界
効果トランジスタを含むことを特徴とする。 本発明に従えば、能動負荷の第９および第１０電界効果
トランジスタは、予め定める電位がゲートに与えられて
おり、第５および第６電界効果トランジスタとともに所
定の電流を第１および第２電界効果トランジスタに供給
する。出力手段の第４電界効果トランジスタを流れる電
流量は、第６電界効果トランジスタと第１０電界効果ト
ランジスタとから第２電界効果トランジスタに供給され
る電流量によって制御される。したがって、第９および
第１０電界効果トランジスタのゲートに印加する電位を
制御することによって、第４電界効果トランジスタのゲ
ートに与えられる電流量が制御され、出力手段を流れる
電流量を制御することができる。また、第１および第２
入力信号の差が大きいときには、第４電界効果トランジ
スタに流れる電流量が多くなり、駆動回路に接続される
負荷に対する駆動能力を向上させることができる。
【００５８】また本発明は、前記出力手段の出力を、前
記第２入力信号として第２電界効果トランジスタのゲー
トに与えてボルテージフォロア回路とすることを特徴と
する。 本発明に従えば、出力手段の出力を第２入力信号とし
て第２電界効果トランジスタのゲートに与えてボルテー
ジフォロア回路とする。したがって、第１および第２電
界効果トランジスタに与えられる信号の電圧レベルが同
電位となり、第１および第２電界効果トランジスタに与
えられる第１および第２入力信号が急激に変化すること
がない限り、駆動回路は平衡状態で動作することとな
り、出力手段を流れる電流、すなわち駆動回路で消費さ
れる電流を低減することができる。
記第２入力信号として第２電界効果トランジスタのゲー
トに与えてボルテージフォロア回路とすることを特徴と
する。 本発明に従えば、出力手段の出力を第２入力信号とし
て第２電界効果トランジスタのゲートに与えてボルテー
ジフォロア回路とする。したがって、第１および第２電
界効果トランジスタに与えられる信号の電圧レベルが同
電位となり、第１および第２電界効果トランジスタに与
えられる第１および第２入力信号が急激に変化すること
がない限り、駆動回路は平衡状態で動作することとな
り、出力手段を流れる電流、すなわち駆動回路で消費さ
れる電流を低減することができる。
【００５９】また本発明は、第１の駆動回路と第２の駆
動回路とを備える駆動回路であって、第１の駆動回路
は、ゲートに第１の入力信号が供給されるＮチャネル型
の第１の電界効果トランジスタと、ゲートに第２の入力
信号が供給されるＮチャネル型の第２の電界効果トラン
ジスタとを差動対とし、各ソースには接地電位がそれぞ
れ与えられ、各ドレインと予め定める電源電位との間に
は各トランジスタに電流を供給する第１能動負荷が介在
される第１差動増幅手段と、前記第１電界効果トランジ
スタのドレインの電位がゲートに与えられ、前記電源電
位がソースに与えられるＰチャネル型の第３の電界効果
トランジスタと、ソースに前記接地電位が与えられ、ド
レインが前記第３電界効果トランジスタのドレインに接
続されるＮチャネル型の第４の電界効果トランジスタと
を含む第１出力手段と、前記第１能動負荷が前記第２電
界効果トランジスタに供給する電流量に基づいて、前記
第１出力手段の第４電界効果トランジスタを駆動する第
１電流量制御手段とを含み、第２の駆動回路は、ゲート
に前記第１入力信号が供給されるＰチャネル型の第５の
電界効果トランジスタと、ゲートに前記第２入力信号が
供給されるＰチャネル型の第６の電界効果トランジスタ
とを差動対とし、各ソースには前記電源電位がそれぞれ
与えられ、各ドレインと前記接地電位との間には各トラ
ンジスタに電流を供給する第２能動負荷が介在される第
２差動増幅手段と、前記第５電界効果トランジスタのド
レインの電位がゲートに与えられ、前記接地電位がソー
スに与えられるＮチャネル型の第７の電界効果トランジ
スタと、ソースに前記電源電位が与えられ、ドレインが
前記第７電界効果トランジスタのドレインに接続される
Ｐチャネル型の第８の電界効果トランジスタとを含む第
２出力手段と、前記第２能動負荷が前記第６電界効果ト
ランジスタに供給する電流量に基づいて、前記第２出力
手段の第８電界効果トランジスタを駆動する第２電流量
制御手段とを含み、前記第１および第２出力手段の各電
界効果トランジスタのドレインを互いに接続し、接続点
の電位を出力することを特徴とする駆動回路である。 本発明に従えば、駆動回路はＮチャネル型の第１および
第２電界効果トランジスタを差動対とし、第１出力手段
を流れる電流量を制御するＮチャネル型の第４電界効果
トランジスタが設けられた第１駆動回路と、第２出力手
段を流れる電流量を制御するＰチャネル型の第８電界効
果トランジスタが設けられた第２駆動回路とによって構
成され、第１および第２入力信号を共通に与え、第１お
よび第２出力手段の各電界効果トランジスタのドレイン
を互いに接続し、接続点の電位を出力する。したがっ
て、第１および第２入力信号の電圧レベルが接地電位か
ら電源電位までの間の範囲内のどの様な電圧レベルとな
っても、電源電位から出力端子までと出力端子から接地
電位までとの電源電位から接地電位まで電流が流れる経
路が少なくとも１つ存在することとなり、第１および第
２入力信号が前記範囲内の電圧レベルであれば動作可能
な駆動回路とすることができる。
動回路とを備える駆動回路であって、第１の駆動回路
は、ゲートに第１の入力信号が供給されるＮチャネル型
の第１の電界効果トランジスタと、ゲートに第２の入力
信号が供給されるＮチャネル型の第２の電界効果トラン
ジスタとを差動対とし、各ソースには接地電位がそれぞ
れ与えられ、各ドレインと予め定める電源電位との間に
は各トランジスタに電流を供給する第１能動負荷が介在
される第１差動増幅手段と、前記第１電界効果トランジ
スタのドレインの電位がゲートに与えられ、前記電源電
位がソースに与えられるＰチャネル型の第３の電界効果
トランジスタと、ソースに前記接地電位が与えられ、ド
レインが前記第３電界効果トランジスタのドレインに接
続されるＮチャネル型の第４の電界効果トランジスタと
を含む第１出力手段と、前記第１能動負荷が前記第２電
界効果トランジスタに供給する電流量に基づいて、前記
第１出力手段の第４電界効果トランジスタを駆動する第
１電流量制御手段とを含み、第２の駆動回路は、ゲート
に前記第１入力信号が供給されるＰチャネル型の第５の
電界効果トランジスタと、ゲートに前記第２入力信号が
供給されるＰチャネル型の第６の電界効果トランジスタ
とを差動対とし、各ソースには前記電源電位がそれぞれ
与えられ、各ドレインと前記接地電位との間には各トラ
ンジスタに電流を供給する第２能動負荷が介在される第
２差動増幅手段と、前記第５電界効果トランジスタのド
レインの電位がゲートに与えられ、前記接地電位がソー
スに与えられるＮチャネル型の第７の電界効果トランジ
スタと、ソースに前記電源電位が与えられ、ドレインが
前記第７電界効果トランジスタのドレインに接続される
Ｐチャネル型の第８の電界効果トランジスタとを含む第
２出力手段と、前記第２能動負荷が前記第６電界効果ト
ランジスタに供給する電流量に基づいて、前記第２出力
手段の第８電界効果トランジスタを駆動する第２電流量
制御手段とを含み、前記第１および第２出力手段の各電
界効果トランジスタのドレインを互いに接続し、接続点
の電位を出力することを特徴とする駆動回路である。 本発明に従えば、駆動回路はＮチャネル型の第１および
第２電界効果トランジスタを差動対とし、第１出力手段
を流れる電流量を制御するＮチャネル型の第４電界効果
トランジスタが設けられた第１駆動回路と、第２出力手
段を流れる電流量を制御するＰチャネル型の第８電界効
果トランジスタが設けられた第２駆動回路とによって構
成され、第１および第２入力信号を共通に与え、第１お
よび第２出力手段の各電界効果トランジスタのドレイン
を互いに接続し、接続点の電位を出力する。したがっ
て、第１および第２入力信号の電圧レベルが接地電位か
ら電源電位までの間の範囲内のどの様な電圧レベルとな
っても、電源電位から出力端子までと出力端子から接地
電位までとの電源電位から接地電位まで電流が流れる経
路が少なくとも１つ存在することとなり、第１および第
２入力信号が前記範囲内の電圧レベルであれば動作可能
な駆動回路とすることができる。
【００６０】また本発明の前記第１能動負荷は、各ゲー
トが共通に接続され、各ソースには前記電源電位が与え
られるＰチャネル型の第９および第１０の電界効果トラ
ンジスタを含んで構成され、第９電界効果トランジスタ
のドレインは前記第１電界効果トランジスタのドレイン
に接続され、第１０電界効果トランジスタのドレインは
前記第２電界効果トランジスタのドレインと前記共通に
接続された各ゲートとに接続され、前記第１電流量制御
手段は、前記第１０電界効果トランジスタのゲートとド
レインとにゲートが接続されることによってカレントミ
ラー回路を構成し、ソースに前記電源電位が与えられる
Ｐチャネル型の第１１の電界効果トランジスタと、前記
第４電界効果トランジスタのゲートが、ゲートとドレイ
ンとに接続されることによってカレントミラー回路を構
成し、前記第１１電界効果トランジスタのドレインがド
レインに接続され、ソースには前記接地電位が与えられ
ているＮチャネル型の第１２の電界効果トランジスタと
を含んで構成され、前記第２能動負荷は、各ゲートが共
通に接続され、各ソースには前記接地電位が与えられる
Ｎチャネル型の第１３および第１４の電界効果トランジ
スタを含んで構成され、第１３電界効果トランジスタの
ドレインは前記第５電界効果トランジスタのドレインに
接続され、第１４電界効果トランジスタのドレインは前
記第６電界効果トランジスタのドレインと前記共通に接
続された各ゲートとに接続され、前記第２電流量制御手
段は、前記第１４電界効果トランジスタのゲートとドレ
インとにゲートが接続されることによってカレントミラ
ー回路を構成し、ソースに前記接地電位が与えられるＮ
チャネル型の第１５の電界効果トランジスタと、前記第
８電界効果トランジスタのゲートが、ゲートとドレイン
とに接続されることによってカレントミラー回路を構成
し、前記第１５電界効果トランジスタのドレインが、ド
レインとゲートとに接続され、ソースには前記電源電位
が与えられるＰチャネル型の第１６の電界効果トランジ
スタとを含んで構成されることを特徴とする。 本発明に従えば、第１差動増幅手段では、第９および第
１０電界効果トランジスタがカレントミラー回路である
ので第１および第２電界効果トランジスタには等しい電
流が流れ、第１０および第１１電界効果トランジスタが
カレントミラー回路を構成しているので、第１１電界効
果トランジスタから第１２電界効果トランジスタへは第
２電界効果トランジスタに流れる電流と同一の電流が流
れ、さらに第１２電界効果トランジスタと第４電界効果
トランジスタとがカレントミラー回路となっているの
で、第４電界効果トランジスタは第１０電界効果トラン
ジスタから第２電界効果トランジスタへと供給される電
流がゲートに与えられて駆動される。また、第２差動増
幅手段では、第１３および第１４電界効果トランジスタ
がカレントミラー回路であるので第５および第６電界効
果トランジスタには等しい電流が流れ、第１４および第
１５電界効果トランジスタがカレントミラー回路を構成
しているので、第１５電界効果トランジスタから第１６
電界効果トランジスタへは第６電界効果トランジスタに
流れる電流と同一の電流が流れ、さらに第１６電界効果
トランジスタと第８電界効果トランジスタとがカレント
ミラー回路となっているので、第８電界効果トランジス
タは第１４電界効果トランジスタから第６電界効果トラ
ンジスタへと供給される電流がゲートに与えられて駆動
される。したがって、第１出力手段を流れる電流は、第
３電界効果トランジスタのみでなく第４電界効果トラン
ジスタによっても制御されることとなり、また第２出力
手段を流れる電流は第７電界効果トランジスタのみでな
く第８電界効果トランジスタによっても制御されること
となり、第１および第２入力信号の電圧レベルがほぼ等
しい平衡状態であるときには第１および第２出力手段を
流れる電流をそれぞれ低減することができる。また、第
１および第２入力信号の差が大きいときには第４および
第８電界効果トランジスタに流れる電流量が多くなり、
駆動回路に接続される負荷に対する駆動能力を向上させ
ることができる。
トが共通に接続され、各ソースには前記電源電位が与え
られるＰチャネル型の第９および第１０の電界効果トラ
ンジスタを含んで構成され、第９電界効果トランジスタ
のドレインは前記第１電界効果トランジスタのドレイン
に接続され、第１０電界効果トランジスタのドレインは
前記第２電界効果トランジスタのドレインと前記共通に
接続された各ゲートとに接続され、前記第１電流量制御
手段は、前記第１０電界効果トランジスタのゲートとド
レインとにゲートが接続されることによってカレントミ
ラー回路を構成し、ソースに前記電源電位が与えられる
Ｐチャネル型の第１１の電界効果トランジスタと、前記
第４電界効果トランジスタのゲートが、ゲートとドレイ
ンとに接続されることによってカレントミラー回路を構
成し、前記第１１電界効果トランジスタのドレインがド
レインに接続され、ソースには前記接地電位が与えられ
ているＮチャネル型の第１２の電界効果トランジスタと
を含んで構成され、前記第２能動負荷は、各ゲートが共
通に接続され、各ソースには前記接地電位が与えられる
Ｎチャネル型の第１３および第１４の電界効果トランジ
スタを含んで構成され、第１３電界効果トランジスタの
ドレインは前記第５電界効果トランジスタのドレインに
接続され、第１４電界効果トランジスタのドレインは前
記第６電界効果トランジスタのドレインと前記共通に接
続された各ゲートとに接続され、前記第２電流量制御手
段は、前記第１４電界効果トランジスタのゲートとドレ
インとにゲートが接続されることによってカレントミラ
ー回路を構成し、ソースに前記接地電位が与えられるＮ
チャネル型の第１５の電界効果トランジスタと、前記第
８電界効果トランジスタのゲートが、ゲートとドレイン
とに接続されることによってカレントミラー回路を構成
し、前記第１５電界効果トランジスタのドレインが、ド
レインとゲートとに接続され、ソースには前記電源電位
が与えられるＰチャネル型の第１６の電界効果トランジ
スタとを含んで構成されることを特徴とする。 本発明に従えば、第１差動増幅手段では、第９および第
１０電界効果トランジスタがカレントミラー回路である
ので第１および第２電界効果トランジスタには等しい電
流が流れ、第１０および第１１電界効果トランジスタが
カレントミラー回路を構成しているので、第１１電界効
果トランジスタから第１２電界効果トランジスタへは第
２電界効果トランジスタに流れる電流と同一の電流が流
れ、さらに第１２電界効果トランジスタと第４電界効果
トランジスタとがカレントミラー回路となっているの
で、第４電界効果トランジスタは第１０電界効果トラン
ジスタから第２電界効果トランジスタへと供給される電
流がゲートに与えられて駆動される。また、第２差動増
幅手段では、第１３および第１４電界効果トランジスタ
がカレントミラー回路であるので第５および第６電界効
果トランジスタには等しい電流が流れ、第１４および第
１５電界効果トランジスタがカレントミラー回路を構成
しているので、第１５電界効果トランジスタから第１６
電界効果トランジスタへは第６電界効果トランジスタに
流れる電流と同一の電流が流れ、さらに第１６電界効果
トランジスタと第８電界効果トランジスタとがカレント
ミラー回路となっているので、第８電界効果トランジス
タは第１４電界効果トランジスタから第６電界効果トラ
ンジスタへと供給される電流がゲートに与えられて駆動
される。したがって、第１出力手段を流れる電流は、第
３電界効果トランジスタのみでなく第４電界効果トラン
ジスタによっても制御されることとなり、また第２出力
手段を流れる電流は第７電界効果トランジスタのみでな
く第８電界効果トランジスタによっても制御されること
となり、第１および第２入力信号の電圧レベルがほぼ等
しい平衡状態であるときには第１および第２出力手段を
流れる電流をそれぞれ低減することができる。また、第
１および第２入力信号の差が大きいときには第４および
第８電界効果トランジスタに流れる電流量が多くなり、
駆動回路に接続される負荷に対する駆動能力を向上させ
ることができる。
【００６１】また本発明の前記第１能動負荷は、第９お
よび第１０電界効果トランジスタに対してそれぞれ並列
に設けられ、各ゲートに予め定める電位が与えられて導
通状態となっているＰチャネル型の第１７および第１８
の電界効果トランジスタを含み、前記第２能動負荷は、
第１３および第１４電界効果トランジスタに対してそれ
ぞれ並列に設けられ、各ゲートに予め定める電位が与え
られて導通状態となっているＮチャネル型の第１９およ
び第２０の電界効果トランジスタを含むことを特徴とす
る。本発明に従えば、第１能動負荷の第１７および第１
８電界効果トランジスタは、予め定める電位がゲートに
与えられており、第９および第１０電界効果トランジス
タとともに所定の電流を第１および第２電界効果トラン
ジスタに供給する。第１出力手段の第４電界効果トラン
ジスタを流れる電流量は、第１０および第１８電界効果
トランジスタから第２電界効果トランジスタに供給され
る電流量によって制御される。第２能動負荷の第１９お
よび第２０電界効果トランジスタは、予め定める電位が
ゲートに与えられており、第１３および第１４電界効果
トランジスタとともに所定の電流を第５および第６電界
効果トランジスタに供給する。第２出力手段の第８電界
効果トランジスタを流れる電流量は、第１４および第２
０電界効果トランジスタから第６電界効果トランジスタ
に供給される電流量によって制御される。したがって、
第１７および第１８ならびに第１９および第２０電界効
果トランジスタのゲートに印加する電位を制御すること
によって、第４および第８電界効果トランジスタのゲー
トに与えられる電流量が制御され、第１および第２出力
手段を流れる電流量を制御することができる。
よび第１０電界効果トランジスタに対してそれぞれ並列
に設けられ、各ゲートに予め定める電位が与えられて導
通状態となっているＰチャネル型の第１７および第１８
の電界効果トランジスタを含み、前記第２能動負荷は、
第１３および第１４電界効果トランジスタに対してそれ
ぞれ並列に設けられ、各ゲートに予め定める電位が与え
られて導通状態となっているＮチャネル型の第１９およ
び第２０の電界効果トランジスタを含むことを特徴とす
る。本発明に従えば、第１能動負荷の第１７および第１
８電界効果トランジスタは、予め定める電位がゲートに
与えられており、第９および第１０電界効果トランジス
タとともに所定の電流を第１および第２電界効果トラン
ジスタに供給する。第１出力手段の第４電界効果トラン
ジスタを流れる電流量は、第１０および第１８電界効果
トランジスタから第２電界効果トランジスタに供給され
る電流量によって制御される。第２能動負荷の第１９お
よび第２０電界効果トランジスタは、予め定める電位が
ゲートに与えられており、第１３および第１４電界効果
トランジスタとともに所定の電流を第５および第６電界
効果トランジスタに供給する。第２出力手段の第８電界
効果トランジスタを流れる電流量は、第１４および第２
０電界効果トランジスタから第６電界効果トランジスタ
に供給される電流量によって制御される。したがって、
第１７および第１８ならびに第１９および第２０電界効
果トランジスタのゲートに印加する電位を制御すること
によって、第４および第８電界効果トランジスタのゲー
トに与えられる電流量が制御され、第１および第２出力
手段を流れる電流量を制御することができる。
【００６２】また本発明は、前記接続点の電位を、前記
第２入力信号として第２および第６電界効果トランジス
タのゲートに与えてボルテージフォロア回路とすること
を特徴とする。 本発明に従えば、駆動回路の出力をそれぞれ第２および
第６電界効果トランジスタのゲートに与えてボルテージ
フォロア回路とする。したがって、第１駆動回路の第１
および第２電界効果トランジスタに与えられる信号の電
圧レベルが同電位となり、かつ第２駆動回路の第５およ
び第６電界効果トランジスタに与えられる信号の電圧レ
ベルが同電位となり、第１および第２入力信号が急激に
変化することがない限り、各駆動回路は平衡状態で動作
することとなり、出力手段を流れる電流、すなわち駆動
回路で消費される電流を低減することができる。
第２入力信号として第２および第６電界効果トランジス
タのゲートに与えてボルテージフォロア回路とすること
を特徴とする。 本発明に従えば、駆動回路の出力をそれぞれ第２および
第６電界効果トランジスタのゲートに与えてボルテージ
フォロア回路とする。したがって、第１駆動回路の第１
および第２電界効果トランジスタに与えられる信号の電
圧レベルが同電位となり、かつ第２駆動回路の第５およ
び第６電界効果トランジスタに与えられる信号の電圧レ
ベルが同電位となり、第１および第２入力信号が急激に
変化することがない限り、各駆動回路は平衡状態で動作
することとなり、出力手段を流れる電流、すなわち駆動
回路で消費される電流を低減することができる。
【００６３】また本発明は、ゲートに第１の入力信号が
供給される一方チャネル型の第１の電界効果トランジス
タと、ゲートに第２の入力信号が供給される一方チャネ
ル型の第２の電界効果トランジスタと、ゲートに第３の
入力信号が供給される一方チャネル型の第３の電界効果
トランジスタとを含み、各ソースには予め定める第１の
電位がそれぞれ与えられ、各ドレインと予め定める第２
の電位との間には各トランジスタに電流を供給する能動
負荷が介在され、前記第１電界効果トランジスタと能動
負荷との間には第１のスイッチング素子が介挿され、前
記第３電界効果トランジスタと能動負荷との間には第２
のスイッチング素子が介挿され、第１および第２スイッ
チング素子のいずれか一方を導通することによって、第
１および第２トランジスタで差動対を構成するか、第２
および第３トランジスタで差動対を構成するかを切換え
る差動増幅手段と、前記第１および第３電界効果トラン
ジスタのうちのいずれか一方のドレインの電位がゲート
に与えられ、第２電位がソースに与えられる他方チャネ
ル型の第４の電界効果トランジスタと、ソースに第１電
位が与えられ、ドレインが前記第４電界効果トランジス
タのドレインに接続される一方チャネル型の第５の電界
効果トランジスタとを含み、共通に接続されたドレイン
の電位を出力する出力手段と、前記能動負荷が前記第２
電界効果トランジスタに供給する電流量に基づいて、前
記出力手段の第５電界効果トランジスタを駆動する電流
量制御手段とを含むことを特徴とする駆動回路である。 本発明に従えば、駆動回路の差動増幅手段は、第１およ
び第２スイッチング手段の導通／遮断が制御されること
によって、差動対を構成する電界効果トランジスタの組
合わせが変更される。第１および第２電界効果トランジ
スタに供給される第１および第２入力信号によって出力
手段の第４電界効果トランジスタが駆動されるか、第２
および第３電界効果トランジスタに供給される第２およ
び第３入力信号によって第４電界効果トランジスタが駆
動される。出力手段には第４電界効果トランジスタのド
レインがドレインに接続され、ソースに第１電位が供給
され、電流量制御手段によって駆動される第５電界効果
トランジスタが含まれており、第４電界効果トランジス
タのドレインと第１の電位との間に流れる電流を制御し
ている。したがって、第１および第２スイッチング素子
の導通／遮断を制御することで第１および第３の入力信
号をそれぞれ切換えて差動増幅動作を行うことができ
る。
供給される一方チャネル型の第１の電界効果トランジス
タと、ゲートに第２の入力信号が供給される一方チャネ
ル型の第２の電界効果トランジスタと、ゲートに第３の
入力信号が供給される一方チャネル型の第３の電界効果
トランジスタとを含み、各ソースには予め定める第１の
電位がそれぞれ与えられ、各ドレインと予め定める第２
の電位との間には各トランジスタに電流を供給する能動
負荷が介在され、前記第１電界効果トランジスタと能動
負荷との間には第１のスイッチング素子が介挿され、前
記第３電界効果トランジスタと能動負荷との間には第２
のスイッチング素子が介挿され、第１および第２スイッ
チング素子のいずれか一方を導通することによって、第
１および第２トランジスタで差動対を構成するか、第２
および第３トランジスタで差動対を構成するかを切換え
る差動増幅手段と、前記第１および第３電界効果トラン
ジスタのうちのいずれか一方のドレインの電位がゲート
に与えられ、第２電位がソースに与えられる他方チャネ
ル型の第４の電界効果トランジスタと、ソースに第１電
位が与えられ、ドレインが前記第４電界効果トランジス
タのドレインに接続される一方チャネル型の第５の電界
効果トランジスタとを含み、共通に接続されたドレイン
の電位を出力する出力手段と、前記能動負荷が前記第２
電界効果トランジスタに供給する電流量に基づいて、前
記出力手段の第５電界効果トランジスタを駆動する電流
量制御手段とを含むことを特徴とする駆動回路である。 本発明に従えば、駆動回路の差動増幅手段は、第１およ
び第２スイッチング手段の導通／遮断が制御されること
によって、差動対を構成する電界効果トランジスタの組
合わせが変更される。第１および第２電界効果トランジ
スタに供給される第１および第２入力信号によって出力
手段の第４電界効果トランジスタが駆動されるか、第２
および第３電界効果トランジスタに供給される第２およ
び第３入力信号によって第４電界効果トランジスタが駆
動される。出力手段には第４電界効果トランジスタのド
レインがドレインに接続され、ソースに第１電位が供給
され、電流量制御手段によって駆動される第５電界効果
トランジスタが含まれており、第４電界効果トランジス
タのドレインと第１の電位との間に流れる電流を制御し
ている。したがって、第１および第２スイッチング素子
の導通／遮断を制御することで第１および第３の入力信
号をそれぞれ切換えて差動増幅動作を行うことができ
る。
【００６４】また本発明の前記能動負荷は、各ゲートが
共通に接続され、各ソースには前記第２電位が与えられ
る他方チャネル型の第６および第７の電界効果トランジ
スタを含んで構成され、第６電界効果トランジスタのド
レインは前記第１および第２スイッチング素子に共通に
接続され、第７電界効果トランジスタのドレインは前記
第２電界効果トランジスタのドレインと前記共通に接続
された各ゲートとに接続され、前記電流量制御手段は、
前記第７電界効果トランジスタのゲートとドレインとに
ゲートが接続されることによってカレントミラー回路を
構成し、ソースに前記第２電位が与えられる他方チャネ
ル型の第８の電界効果トランジスタと、前記第５電界効
果トランジスタのゲートが、ゲートとドレインとに接続
されることによってカレントミラー回路を構成し、前記
第８電界効果トランジスタのドレインがドレインに接続
され、ソースには前記第１電位が与えられる一方チャネ
ル型の第９の電界効果トランジスタとを含んで構成され
ることを特徴とする。本発明に従えば、第６および第７
電界効果トランジスタがカレントミラー回路であるので
第１および第２もしくは第２および第３電界効果トラン
ジスタに等しい電流が流れ、第７および第８電界効果ト
ランジスタがカレントミラー回路を構成しているので第
８電界効果トランジスタから第９電界効果トランジスタ
へは第２電界効果トランジスタに流れる電流と同一の電
流が流れ、さらに第９および第５電界効果トランジスタ
がカレントミラー回路となっているので、第５電界効果
トランジスタは第２電界効果トランジスタへ供給される
電流がゲートに与えられて駆動される。したがって、出
力手段を流れる電流を第４電界効果トランジスタのみで
なく第５電界効果トランジスタによっても制御すること
ができ、平衡状態における出力手段を流れる電流を低減
することができる。また、第１または第３入力信号と第
２入力信号との差が大きいときには、第５電界効果トラ
ンジスタに流れる電流量が多くなり、駆動回路に接続さ
れる負荷に対する駆動能力を向上させることができる。
共通に接続され、各ソースには前記第２電位が与えられ
る他方チャネル型の第６および第７の電界効果トランジ
スタを含んで構成され、第６電界効果トランジスタのド
レインは前記第１および第２スイッチング素子に共通に
接続され、第７電界効果トランジスタのドレインは前記
第２電界効果トランジスタのドレインと前記共通に接続
された各ゲートとに接続され、前記電流量制御手段は、
前記第７電界効果トランジスタのゲートとドレインとに
ゲートが接続されることによってカレントミラー回路を
構成し、ソースに前記第２電位が与えられる他方チャネ
ル型の第８の電界効果トランジスタと、前記第５電界効
果トランジスタのゲートが、ゲートとドレインとに接続
されることによってカレントミラー回路を構成し、前記
第８電界効果トランジスタのドレインがドレインに接続
され、ソースには前記第１電位が与えられる一方チャネ
ル型の第９の電界効果トランジスタとを含んで構成され
ることを特徴とする。本発明に従えば、第６および第７
電界効果トランジスタがカレントミラー回路であるので
第１および第２もしくは第２および第３電界効果トラン
ジスタに等しい電流が流れ、第７および第８電界効果ト
ランジスタがカレントミラー回路を構成しているので第
８電界効果トランジスタから第９電界効果トランジスタ
へは第２電界効果トランジスタに流れる電流と同一の電
流が流れ、さらに第９および第５電界効果トランジスタ
がカレントミラー回路となっているので、第５電界効果
トランジスタは第２電界効果トランジスタへ供給される
電流がゲートに与えられて駆動される。したがって、出
力手段を流れる電流を第４電界効果トランジスタのみで
なく第５電界効果トランジスタによっても制御すること
ができ、平衡状態における出力手段を流れる電流を低減
することができる。また、第１または第３入力信号と第
２入力信号との差が大きいときには、第５電界効果トラ
ンジスタに流れる電流量が多くなり、駆動回路に接続さ
れる負荷に対する駆動能力を向上させることができる。
【００６５】また本発明の前記能動負荷は、第６および
第７電界効果トランジスタに対してそれぞれ並列に設け
られ、各ゲートに予め定める電位が与えられて導通状態
となっている他方チャネル型の第１０および第１１の電
界効果トランジスタを含むことを特徴とする。 本発明に従えば、能動負荷の第１０および第１１電界効
果トランジスタは、予め定める電位がゲートに与えられ
ており、第６および第７電界効果トランジスタとともに
所定の電流を第１または第３電界効果トランジスタと第
２電界効果トランジスタとに供給する。出力手段の第５
電界効果トランジスタを流れる電流量は、第７電界効果
トランジスタと第１１電界効果トランジスタとから第２
電界効果トランジスタに供給される電流量によって制御
される。したがって、平衡状態では第１０および第１１
電界効果トランジスタのゲートに印加する電位を制御す
ることによって、第５電界効果トランジスタのゲートに
与えられる電流量が制御され、出力手段を流れる電流量
を低減させることができる。また、第１または第３入力
信号と第２入力信号との差が大きいときには、第５電界
効果トランジスタに流れる電流量が多くなり、駆動回路
に接続される負荷に対する駆動能力を向上させることが
できる。
第７電界効果トランジスタに対してそれぞれ並列に設け
られ、各ゲートに予め定める電位が与えられて導通状態
となっている他方チャネル型の第１０および第１１の電
界効果トランジスタを含むことを特徴とする。 本発明に従えば、能動負荷の第１０および第１１電界効
果トランジスタは、予め定める電位がゲートに与えられ
ており、第６および第７電界効果トランジスタとともに
所定の電流を第１または第３電界効果トランジスタと第
２電界効果トランジスタとに供給する。出力手段の第５
電界効果トランジスタを流れる電流量は、第７電界効果
トランジスタと第１１電界効果トランジスタとから第２
電界効果トランジスタに供給される電流量によって制御
される。したがって、平衡状態では第１０および第１１
電界効果トランジスタのゲートに印加する電位を制御す
ることによって、第５電界効果トランジスタのゲートに
与えられる電流量が制御され、出力手段を流れる電流量
を低減させることができる。また、第１または第３入力
信号と第２入力信号との差が大きいときには、第５電界
効果トランジスタに流れる電流量が多くなり、駆動回路
に接続される負荷に対する駆動能力を向上させることが
できる。
【００６６】また本発明は、前記出力手段の出力を、前
記第２入力信号として第２電界効果トランジスタのゲー
トに与えてボルテージフォロア回路とすることを特徴と
する。本発明に従えば、出力手段の出力を第２入力信号
として第２電界効果トランジスタのゲートに与えてボル
テージフォロア回路とする。したがって、第２および第
１または第３電界効果トランジスタに与えられる信号の
電圧レベルが同電位となり、第１または第３ならびに第
２電界効果トランジスタに与えられる第１または第３入
力信号ならびに第２入力信号が急激に変化することがな
い限り駆動回路は平衡状態で動作することとなり、出力
手段を流れる電流、すなわち駆動回路で消費される電流
を低減することができる。
記第２入力信号として第２電界効果トランジスタのゲー
トに与えてボルテージフォロア回路とすることを特徴と
する。本発明に従えば、出力手段の出力を第２入力信号
として第２電界効果トランジスタのゲートに与えてボル
テージフォロア回路とする。したがって、第２および第
１または第３電界効果トランジスタに与えられる信号の
電圧レベルが同電位となり、第１または第３ならびに第
２電界効果トランジスタに与えられる第１または第３入
力信号ならびに第２入力信号が急激に変化することがな
い限り駆動回路は平衡状態で動作することとなり、出力
手段を流れる電流、すなわち駆動回路で消費される電流
を低減することができる。
【００６７】また本発明は、第１の駆動回路と第２の駆
動回路とを備える駆動回路であって、第１の駆動回路
は、ゲートに第１の入力信号が供給されるＮチャネル型
の第１の電界効果トランジスタと、ゲートに第２の入力
信号が供給されるＮチャネル型の第２の電界効果トラン
ジスタと、ゲートに第３の入力信号が供給されるＮチャ
ネル型の第３の電界効果トランジスタとを含み、各ソー
スには予め定める接地電位がそれぞれ与えられ、各ドレ
インと予め定める電源電位との間には各トランジスタに
電流を供給する第１能動負荷が介在され、前記第１電界
効果トランジスタと第１能動負荷との間には第１のスイ
ッチング素子が介挿され、前記第３電界効果トランジス
タと第１能動負荷との間には第２のスイッチング素子が
介挿され、第１および第２スイッチング素子のいずれか
一方を導通することによって、第１および第２トランジ
スタで差動対を構成するか、第２および第３トランジス
タで差動対を構成するかを切換える第１差動増幅手段
と、前記第１および第３電界効果トランジスタのうちの
いずれか一方のドレインの電位がゲートに与えられ、前
記電源電位がソースに与えられるＰチャネル型の第４の
電界効果トランジスタと、ソースに前記接地電位が与え
られ、ドレインが前記第４電界効果トランジスタのドレ
インに接続されるＮチャネル型の第５の電界効果トラン
ジスタとを含む第１出力手段と、前記第１能動負荷が前
記第２電界効果トランジスタに供給する電流量に基づい
て、前記第１出力手段の第５電界効果トランジスタを駆
動する第１電流量制御手段とを含み、第２の駆動回路
は、ゲートに前記第１入力信号が供給されるＰチャネル
型の第６の電界効果トランジスタと、ゲートに前記第２
入力信号が供給されるＰチャネル型の第７の電界効果ト
ランジスタと、ゲートに前記第３入力信号が供給される
Ｐチャネル型の第８の電界効果トランジスタとを含み、
各ソースには前記電源電位がそれぞれ与えられ、各ドレ
インと前記接地電位との間には各トランジスタに電流を
供給する第２能動負荷が介在され、前記第６電界効果ト
ランジスタと第２能動負荷との間には第３のスイッチン
グ素子が介挿され、前記第８電界効果トランジスタと第
２能動負荷との間には第４のスイッチング素子が介挿さ
れ、第３および第４スイッチング素子のいずれか一方を
導通することによって、第６および第７トランジスタで
差動対を構成するか、第７および第８トランジスタで差
動対を構成するかを切換える第２差動増幅手段と、前記
第６および第８電界効果トランジスタのうちのいずれか
一方のドレインの電位がゲートに与えられ、前記接地電
位がソースに与えられるＮチャネル型の第９の電界効果
トランジスタと、ソースに前記電源電位が与えられ、ド
レインが前記第９電界効果トランジスタのドレインに接
続されるＰチャネル型の第１０の電界効果トランジスタ
とを含む第２出力手段と、前記第２能動負荷が前記第７
電界効果トランジスタに供給する電流量に基づいて、前
記第２出力手段の第１０電界効果トランジスタを駆動す
る第２電流量制御手段とを含み、前記第１および第２出
力手段の各電界効果トランジスタのドレインを互いに接
続し、接続点の電位を出力することを特徴とする駆動回
路である。 本発明に従えば、第１駆動回路と第２駆動回路とに第
１、第２および第３入力信号を共通に与え、第１および
第２出力手段の各電界効果トランジスタのドレインを互
いに接続し、接続点の電位を出力する。したがって、第
２入力信号と、第１および第３入力信号のうちの対応す
るスイッチング素子が導通している信号との電圧レベル
が接地電位から電源電位までの間の範囲内のどの様な電
圧レベルとなっても、電源電位から出力端子までと出力
端子から接地電位までとの電源電位から接地電位まで電
流が流れる経路が少なくとも１つ存在することとなり、
第１、第２および第３入力信号が前記範囲内の電圧レベ
ルであれば動作可能な駆動回路とすることができる。
動回路とを備える駆動回路であって、第１の駆動回路
は、ゲートに第１の入力信号が供給されるＮチャネル型
の第１の電界効果トランジスタと、ゲートに第２の入力
信号が供給されるＮチャネル型の第２の電界効果トラン
ジスタと、ゲートに第３の入力信号が供給されるＮチャ
ネル型の第３の電界効果トランジスタとを含み、各ソー
スには予め定める接地電位がそれぞれ与えられ、各ドレ
インと予め定める電源電位との間には各トランジスタに
電流を供給する第１能動負荷が介在され、前記第１電界
効果トランジスタと第１能動負荷との間には第１のスイ
ッチング素子が介挿され、前記第３電界効果トランジス
タと第１能動負荷との間には第２のスイッチング素子が
介挿され、第１および第２スイッチング素子のいずれか
一方を導通することによって、第１および第２トランジ
スタで差動対を構成するか、第２および第３トランジス
タで差動対を構成するかを切換える第１差動増幅手段
と、前記第１および第３電界効果トランジスタのうちの
いずれか一方のドレインの電位がゲートに与えられ、前
記電源電位がソースに与えられるＰチャネル型の第４の
電界効果トランジスタと、ソースに前記接地電位が与え
られ、ドレインが前記第４電界効果トランジスタのドレ
インに接続されるＮチャネル型の第５の電界効果トラン
ジスタとを含む第１出力手段と、前記第１能動負荷が前
記第２電界効果トランジスタに供給する電流量に基づい
て、前記第１出力手段の第５電界効果トランジスタを駆
動する第１電流量制御手段とを含み、第２の駆動回路
は、ゲートに前記第１入力信号が供給されるＰチャネル
型の第６の電界効果トランジスタと、ゲートに前記第２
入力信号が供給されるＰチャネル型の第７の電界効果ト
ランジスタと、ゲートに前記第３入力信号が供給される
Ｐチャネル型の第８の電界効果トランジスタとを含み、
各ソースには前記電源電位がそれぞれ与えられ、各ドレ
インと前記接地電位との間には各トランジスタに電流を
供給する第２能動負荷が介在され、前記第６電界効果ト
ランジスタと第２能動負荷との間には第３のスイッチン
グ素子が介挿され、前記第８電界効果トランジスタと第
２能動負荷との間には第４のスイッチング素子が介挿さ
れ、第３および第４スイッチング素子のいずれか一方を
導通することによって、第６および第７トランジスタで
差動対を構成するか、第７および第８トランジスタで差
動対を構成するかを切換える第２差動増幅手段と、前記
第６および第８電界効果トランジスタのうちのいずれか
一方のドレインの電位がゲートに与えられ、前記接地電
位がソースに与えられるＮチャネル型の第９の電界効果
トランジスタと、ソースに前記電源電位が与えられ、ド
レインが前記第９電界効果トランジスタのドレインに接
続されるＰチャネル型の第１０の電界効果トランジスタ
とを含む第２出力手段と、前記第２能動負荷が前記第７
電界効果トランジスタに供給する電流量に基づいて、前
記第２出力手段の第１０電界効果トランジスタを駆動す
る第２電流量制御手段とを含み、前記第１および第２出
力手段の各電界効果トランジスタのドレインを互いに接
続し、接続点の電位を出力することを特徴とする駆動回
路である。 本発明に従えば、第１駆動回路と第２駆動回路とに第
１、第２および第３入力信号を共通に与え、第１および
第２出力手段の各電界効果トランジスタのドレインを互
いに接続し、接続点の電位を出力する。したがって、第
２入力信号と、第１および第３入力信号のうちの対応す
るスイッチング素子が導通している信号との電圧レベル
が接地電位から電源電位までの間の範囲内のどの様な電
圧レベルとなっても、電源電位から出力端子までと出力
端子から接地電位までとの電源電位から接地電位まで電
流が流れる経路が少なくとも１つ存在することとなり、
第１、第２および第３入力信号が前記範囲内の電圧レベ
ルであれば動作可能な駆動回路とすることができる。
【００６８】また本発明の前記第１能動負荷は、各ゲー
トが共通に接続され、各ソースには前記電源電位が与え
られるＰチャネル型の第１１および第１２の電界効果ト
ランジスタを含んで構成され、第１１電界効果トランジ
スタのドレインは前記第１および第２スイッチング素子
に共通に接続され、第１２電界効果トランジスタのドレ
インは前記第２電界効果トランジスタのドレインと前記
共通に接続された各ゲートとに接続され、前記第１電流
量制御手段は、前記第１２電界効果トランジスタのゲー
トとドレインとにゲートが接続されることによってカレ
ントミラー回路を構成し、ソースに前記電源電位が与え
られるＰチャネル型の第１３の電界効果トランジスタ
と、前記第５電界効果トランジスタのゲートが、ゲート
とドレインとに接続されることによってカレントミラー
回路を構成し、前記第１３電界効果トランジスタのドレ
インがドレインに接続され、ソースには前記接地電位が
与えられるＮチャネル型の第１４の電界効果トランジス
タとを含んで構成され、前記第２能動負荷は、各ゲート
が共通に接続され、各ソースには前記接地電位が与えら
れるＮチャネル型の第１５および第１６の電界効果トラ
ンジスタを含んで構成され、第１５電界効果トランジス
タのドレインは前記第３および第４スイッチング素子に
共通に接続され、第１６電界効果トランジスタのドレイ
ンは前記第７電界効果トランジスタのドレインに接続さ
れ、前記第２電流量制御手段は、前記第１６電界効果ト
ランジスタのゲートとドレインとにゲートが接続される
ことによってカレントミラー回路を構成し、ソースに前
記接地電位が与えられるＮチャネル型の第１７の電界効
果トランジスタと、前記第１０電界効果トランジスタの
ゲートが、ゲートとドレインとに接続されることによっ
てカレントミラー回路を構成し、前記第１７電界効果ト
ランジスタのドレインがドレインに接続され、ソースに
は前記電源電位が与えられるＰチャネル型の第１８の電
界効果トランジスタとを含んで構成されることを特徴と
する。 本発明に従えば、第１差動増幅手段では、第１１および
第１２電界効果トランジスタがカレントミラー回路であ
るので第１または第３および第２電界効果トランジスタ
には等しい電流が流れ、第１２および第１３電界効果ト
ランジスタがカレントミラー回路を構成しているので、
第１３電界効果トランジスタから第１４電界効果トラン
ジスタへは第２電界効果トランジスタに流れる電流と同
一の電流が流れ、さらに第１４電界効果トランジスタと
第５電界効果トランジスタとがカレントミラー回路とな
っているので、第５電界効果トランジスタは第１２電界
効果トランジスタから第２電界効果トランジスタへと供
給される電流がゲートに与えられて駆動される。また、
第２差動増幅手段では、第１５および第１６電界効果ト
ランジスタがカレントミラー回路であるので第６および
第７または第８および第７電界効果トランジスタには等
しい電流が流れ、第１６および第１７電界効果トランジ
スタがカレントミラー回路を構成しているので、第１７
電界効果トランジスタから第１８電界効果トランジスタ
へは第７電界効果トランジスタに流れる電流と同一の電
流が流れ、さらに第１８電界効果トランジスタと第１０
電界効果トランジスタとがカレントミラー回路となって
いるので、第１０電界効果トランジスタは第１６電界効
果トランジスタから第７電界効果トランジスタへと供給
される電流がゲートに与えられて駆動される。したがっ
て、第１出力手段を流れる電流は、第４電界効果トラン
ジスタのみでなく第５電界効果トランジスタによっても
制御されることとなり、また第２出力手段を流れる電流
は第９電界効果トランジスタのみでなく第１０電界効果
トランジスタによっても制御されることとなり、第２入
力信号と第１および第３入力信号のうちの対応するスイ
ッチング素子が導通している信号との電圧レベルがほぼ
等しい平衡状態であるときには、第１および第２出力手
段を流れる電流をそれぞれ低減することができる。ま
た、第２入力信号と第１および第３入力信号のうちの対
応するスイッチング素子が導通している信号との差が大
きいときには第５および第１０電界効果トランジスタに
流れる電流量が多くなり、駆動回路に接続される負荷に
対する駆動能力を向上させることができる。
トが共通に接続され、各ソースには前記電源電位が与え
られるＰチャネル型の第１１および第１２の電界効果ト
ランジスタを含んで構成され、第１１電界効果トランジ
スタのドレインは前記第１および第２スイッチング素子
に共通に接続され、第１２電界効果トランジスタのドレ
インは前記第２電界効果トランジスタのドレインと前記
共通に接続された各ゲートとに接続され、前記第１電流
量制御手段は、前記第１２電界効果トランジスタのゲー
トとドレインとにゲートが接続されることによってカレ
ントミラー回路を構成し、ソースに前記電源電位が与え
られるＰチャネル型の第１３の電界効果トランジスタ
と、前記第５電界効果トランジスタのゲートが、ゲート
とドレインとに接続されることによってカレントミラー
回路を構成し、前記第１３電界効果トランジスタのドレ
インがドレインに接続され、ソースには前記接地電位が
与えられるＮチャネル型の第１４の電界効果トランジス
タとを含んで構成され、前記第２能動負荷は、各ゲート
が共通に接続され、各ソースには前記接地電位が与えら
れるＮチャネル型の第１５および第１６の電界効果トラ
ンジスタを含んで構成され、第１５電界効果トランジス
タのドレインは前記第３および第４スイッチング素子に
共通に接続され、第１６電界効果トランジスタのドレイ
ンは前記第７電界効果トランジスタのドレインに接続さ
れ、前記第２電流量制御手段は、前記第１６電界効果ト
ランジスタのゲートとドレインとにゲートが接続される
ことによってカレントミラー回路を構成し、ソースに前
記接地電位が与えられるＮチャネル型の第１７の電界効
果トランジスタと、前記第１０電界効果トランジスタの
ゲートが、ゲートとドレインとに接続されることによっ
てカレントミラー回路を構成し、前記第１７電界効果ト
ランジスタのドレインがドレインに接続され、ソースに
は前記電源電位が与えられるＰチャネル型の第１８の電
界効果トランジスタとを含んで構成されることを特徴と
する。 本発明に従えば、第１差動増幅手段では、第１１および
第１２電界効果トランジスタがカレントミラー回路であ
るので第１または第３および第２電界効果トランジスタ
には等しい電流が流れ、第１２および第１３電界効果ト
ランジスタがカレントミラー回路を構成しているので、
第１３電界効果トランジスタから第１４電界効果トラン
ジスタへは第２電界効果トランジスタに流れる電流と同
一の電流が流れ、さらに第１４電界効果トランジスタと
第５電界効果トランジスタとがカレントミラー回路とな
っているので、第５電界効果トランジスタは第１２電界
効果トランジスタから第２電界効果トランジスタへと供
給される電流がゲートに与えられて駆動される。また、
第２差動増幅手段では、第１５および第１６電界効果ト
ランジスタがカレントミラー回路であるので第６および
第７または第８および第７電界効果トランジスタには等
しい電流が流れ、第１６および第１７電界効果トランジ
スタがカレントミラー回路を構成しているので、第１７
電界効果トランジスタから第１８電界効果トランジスタ
へは第７電界効果トランジスタに流れる電流と同一の電
流が流れ、さらに第１８電界効果トランジスタと第１０
電界効果トランジスタとがカレントミラー回路となって
いるので、第１０電界効果トランジスタは第１６電界効
果トランジスタから第７電界効果トランジスタへと供給
される電流がゲートに与えられて駆動される。したがっ
て、第１出力手段を流れる電流は、第４電界効果トラン
ジスタのみでなく第５電界効果トランジスタによっても
制御されることとなり、また第２出力手段を流れる電流
は第９電界効果トランジスタのみでなく第１０電界効果
トランジスタによっても制御されることとなり、第２入
力信号と第１および第３入力信号のうちの対応するスイ
ッチング素子が導通している信号との電圧レベルがほぼ
等しい平衡状態であるときには、第１および第２出力手
段を流れる電流をそれぞれ低減することができる。ま
た、第２入力信号と第１および第３入力信号のうちの対
応するスイッチング素子が導通している信号との差が大
きいときには第５および第１０電界効果トランジスタに
流れる電流量が多くなり、駆動回路に接続される負荷に
対する駆動能力を向上させることができる。
【００６９】また本発明の前記第１能動負荷は、第１１
および第１２電界効果トランジスタに対してそれぞれ並
列に設けられ、各ゲートに予め定める電位が与えられて
導通状態となっているＰチャネル型の第１９および第２
０の電界効果トランジスタを含み、前記第２能動負荷
は、第１５および第１６電界効果トランジスタに対して
それぞれ並列に設けられ、各ゲートに予め定める電位が
与えられて導通状態となっているＮチャネル型の第２１
および第２２の電界効果トランジスタを含むことを特徴
とする。 本発明に従えば、第１能動負荷の第１９および第２０電
界効果トランジスタは、予め定める電位がゲートに与え
られており、第１１および第１２電界効果トランジスタ
とともに所定の電流を第１および第２または第３および
第２電界効果トランジスタに供給する。第１出力手段の
第５電界効果トランジスタを流れる電流量は、第１２お
よび第２０電界効果トランジスタから第２電界効果トラ
ンジスタに供給される電流量によって制御される。第２
能動負荷の第２１および第２２電界効果トランジスタ
は、予め定める電位がゲートに与えられており、第１５
および第１６電界効果トランジスタとともに所定の電流
を第６および第７または第８および第７電界効果トラン
ジスタに供給する。第２出力手段の第１０電界効果トラ
ンジスタを流れる電流量は、第１６および第２２電界効
果トランジスタから第７電界効果トランジスタに供給さ
れる電流量によって制御される。したがって、第１９お
よび第２０ならびに第２１および第２２電界効果トラン
ジスタのゲートに印加する電位を制御することによっ
て、第９および第１０電界効果トランジスタのゲートに
与えられる電流量が制御され、第１および第２出力手段
を流れる電流量を低減させることができる。
および第１２電界効果トランジスタに対してそれぞれ並
列に設けられ、各ゲートに予め定める電位が与えられて
導通状態となっているＰチャネル型の第１９および第２
０の電界効果トランジスタを含み、前記第２能動負荷
は、第１５および第１６電界効果トランジスタに対して
それぞれ並列に設けられ、各ゲートに予め定める電位が
与えられて導通状態となっているＮチャネル型の第２１
および第２２の電界効果トランジスタを含むことを特徴
とする。 本発明に従えば、第１能動負荷の第１９および第２０電
界効果トランジスタは、予め定める電位がゲートに与え
られており、第１１および第１２電界効果トランジスタ
とともに所定の電流を第１および第２または第３および
第２電界効果トランジスタに供給する。第１出力手段の
第５電界効果トランジスタを流れる電流量は、第１２お
よび第２０電界効果トランジスタから第２電界効果トラ
ンジスタに供給される電流量によって制御される。第２
能動負荷の第２１および第２２電界効果トランジスタ
は、予め定める電位がゲートに与えられており、第１５
および第１６電界効果トランジスタとともに所定の電流
を第６および第７または第８および第７電界効果トラン
ジスタに供給する。第２出力手段の第１０電界効果トラ
ンジスタを流れる電流量は、第１６および第２２電界効
果トランジスタから第７電界効果トランジスタに供給さ
れる電流量によって制御される。したがって、第１９お
よび第２０ならびに第２１および第２２電界効果トラン
ジスタのゲートに印加する電位を制御することによっ
て、第９および第１０電界効果トランジスタのゲートに
与えられる電流量が制御され、第１および第２出力手段
を流れる電流量を低減させることができる。
【００７０】また本発明は、前記接続点の電位を、前記
第２入力信号として第２および第７電界効果トランジス
タの各ゲートに与えてボルテージフォロア回路とするこ
とを特徴とする。 本発明に従えば、駆動回路の出力を第２および第７電界
効果トランジスタの各ゲートにそれぞれ与えてボルテー
ジフォロア回路とする。したがって、第１駆動回路の第
１および第２または第３および第２電界効果トランジス
タに与えられる信号の電圧レベルが同電位となり、かつ
第２駆動回路の第６および第７または第８および第７電
界効果トランジスタに与えられる信号の電圧レベルが同
電位となり、第１、第２および第３入力信号が急激に変
化することがない限り各駆動回路は平衡状態で動作する
こととなり、出力手段を流れる電流、すなわち駆動回路
で消費される電流を低減することができる。
第２入力信号として第２および第７電界効果トランジス
タの各ゲートに与えてボルテージフォロア回路とするこ
とを特徴とする。 本発明に従えば、駆動回路の出力を第２および第７電界
効果トランジスタの各ゲートにそれぞれ与えてボルテー
ジフォロア回路とする。したがって、第１駆動回路の第
１および第２または第３および第２電界効果トランジス
タに与えられる信号の電圧レベルが同電位となり、かつ
第２駆動回路の第６および第７または第８および第７電
界効果トランジスタに与えられる信号の電圧レベルが同
電位となり、第１、第２および第３入力信号が急激に変
化することがない限り各駆動回路は平衡状態で動作する
こととなり、出力手段を流れる電流、すなわち駆動回路
で消費される電流を低減することができる。
【００７１】
【発明の実施の形態】図１は、本発明の実施の第１の形
態である駆動回路５１の回路図である。駆動回路５１
は、差動増幅回路５２と、レベル変換回路５３と、出力
バッファ５４とを含んで構成される。
態である駆動回路５１の回路図である。駆動回路５１
は、差動増幅回路５２と、レベル変換回路５３と、出力
バッファ５４とを含んで構成される。
【００７２】差動増幅回路５２は、ＮチャネルＭＯＳト
ランジスタ入力の差動増幅回路であり、ＮチャネルＭＯ
ＳトランジスタＮ１のゲートには非反転入力端子５７が
接続され、ＮチャネルＭＯＳトランジスタＮ２のゲート
には反転入力端子５６が接続される。ＰチャネルＭＯＳ
トランジスタＰ１，Ｐ２は、トランジスタＮ１，Ｎ２の
能動負荷となっている。トランジスタＮ１のドレインの
電位は、出力バッファ５４のトランジスタＰ４のゲート
に与えられる。また、トランジスタＮ２のドレインの電
位は、レベル変換回路５３のトランジスタＰ３のゲート
に与えられている。
ランジスタ入力の差動増幅回路であり、ＮチャネルＭＯ
ＳトランジスタＮ１のゲートには非反転入力端子５７が
接続され、ＮチャネルＭＯＳトランジスタＮ２のゲート
には反転入力端子５６が接続される。ＰチャネルＭＯＳ
トランジスタＰ１，Ｐ２は、トランジスタＮ１，Ｎ２の
能動負荷となっている。トランジスタＮ１のドレインの
電位は、出力バッファ５４のトランジスタＰ４のゲート
に与えられる。また、トランジスタＮ２のドレインの電
位は、レベル変換回路５３のトランジスタＰ３のゲート
に与えられている。
【００７３】定電流源であるＮチャネルＭＯＳトランジ
スタＮ３のゲートには第１バイアス入力端子５８が接続
され、予め定める第１バイアス電圧ＢＶ１が与えられて
おり、所定のバイアス電流を差動対であるトランジスタ
Ｎ１，Ｎ２に与える。
スタＮ３のゲートには第１バイアス入力端子５８が接続
され、予め定める第１バイアス電圧ＢＶ１が与えられて
おり、所定のバイアス電流を差動対であるトランジスタ
Ｎ１，Ｎ２に与える。
【００７４】電流量制御手段であるレベル変換回路５３
は、ＰチャネルＭＯＳトランジスタＰ３と、ゲートとド
レインとが接続されたＮチャネルＭＯＳトランジスタＮ
４とを含んで構成される。トランジスタＰ３のゲートに
は、前述のようにトランジスタＮ２のドレインの電位が
与えられる。トランジスタＰ３のドレインと、トランジ
スタＮ４のゲート・ドレインとは互いに接続される。
は、ＰチャネルＭＯＳトランジスタＰ３と、ゲートとド
レインとが接続されたＮチャネルＭＯＳトランジスタＮ
４とを含んで構成される。トランジスタＰ３のゲートに
は、前述のようにトランジスタＮ２のドレインの電位が
与えられる。トランジスタＰ３のドレインと、トランジ
スタＮ４のゲート・ドレインとは互いに接続される。
【００７５】出力手段である出力バッファ５４は、Ｐチ
ャネルＭＯＳトランジスタＰ４およびＮチャネルＭＯＳ
トランジスタＮ５を含んで構成される。トランジスタＰ
４のゲートには、トランジスタＮ１のドレインの電位が
与えられる。また、トランジスタＮ５のゲートには、ト
ランジスタＮ４のゲート・ドレインの電位が与えられ
る。トランジスタＰ４，Ｎ５の各ドレインは互いに接続
され、接続点の電位が出力端子５９から出力信号ＯＵＴ
として取り出される。
ャネルＭＯＳトランジスタＰ４およびＮチャネルＭＯＳ
トランジスタＮ５を含んで構成される。トランジスタＰ
４のゲートには、トランジスタＮ１のドレインの電位が
与えられる。また、トランジスタＮ５のゲートには、ト
ランジスタＮ４のゲート・ドレインの電位が与えられ
る。トランジスタＰ４，Ｎ５の各ドレインは互いに接続
され、接続点の電位が出力端子５９から出力信号ＯＵＴ
として取り出される。
【００７６】次に、駆動回路５１の動作について説明す
る。差動増幅回路５２では、非反転入力電圧ＶＩＡと反
転入力電圧ＶＩＢの電圧差を増幅した出力が得られる。
反転入力電圧ＶＩＢの電圧に対して、非反転入力電圧Ｖ
ＩＡの電圧が高くなると、差動増幅回路５２の反転側の
出力であるトランジスタＮ２のドレイン電圧は上昇し、
トランジスタＮ１のドレイン電圧は下降する。逆に非反
転入力電圧ＶＩＡの電圧が低くなると、トランジスタＮ
２のドレイン電圧は下降し、トランジスタＮ１のドレイ
ン電圧は上昇する。差動増幅回路５２のトランジスタＮ
２のドレイン電圧は、レベル変換回路５３のトランジス
タＰ３で反転され、出力バッファ５４のトランジスタＮ
５のゲートに与えられる。
る。差動増幅回路５２では、非反転入力電圧ＶＩＡと反
転入力電圧ＶＩＢの電圧差を増幅した出力が得られる。
反転入力電圧ＶＩＢの電圧に対して、非反転入力電圧Ｖ
ＩＡの電圧が高くなると、差動増幅回路５２の反転側の
出力であるトランジスタＮ２のドレイン電圧は上昇し、
トランジスタＮ１のドレイン電圧は下降する。逆に非反
転入力電圧ＶＩＡの電圧が低くなると、トランジスタＮ
２のドレイン電圧は下降し、トランジスタＮ１のドレイ
ン電圧は上昇する。差動増幅回路５２のトランジスタＮ
２のドレイン電圧は、レベル変換回路５３のトランジス
タＰ３で反転され、出力バッファ５４のトランジスタＮ
５のゲートに与えられる。
【００７７】差動増幅回路５２のトランジスタＰ１のド
レイン電圧は、出力バッファ５４のトランジスタＰ４の
ゲートに与えられる。そのため、非反転入力電圧ＶＩＡ
の電圧が高くなると、トランジスタＰ４のソース・ドレ
イン間の抵抗値が低くなる一方、トランジスタＮ５のソ
ース・ドレイン間の抵抗値は高くなる。逆に、非反転入
力電圧ＶＩＡの電圧が低くなると、トランジスタＰ４の
ソース・ドレイン間の抵抗値が高くなる一方、トランジ
スタＮ５のソース・ドレイン間の抵抗値は低くなる。上
述のようにして、反転入力電圧・非反転入力電圧の電圧
差に対応した出力電圧が得られ、出力電流制御を実現し
ている。
レイン電圧は、出力バッファ５４のトランジスタＰ４の
ゲートに与えられる。そのため、非反転入力電圧ＶＩＡ
の電圧が高くなると、トランジスタＰ４のソース・ドレ
イン間の抵抗値が低くなる一方、トランジスタＮ５のソ
ース・ドレイン間の抵抗値は高くなる。逆に、非反転入
力電圧ＶＩＡの電圧が低くなると、トランジスタＰ４の
ソース・ドレイン間の抵抗値が高くなる一方、トランジ
スタＮ５のソース・ドレイン間の抵抗値は低くなる。上
述のようにして、反転入力電圧・非反転入力電圧の電圧
差に対応した出力電圧が得られ、出力電流制御を実現し
ている。
【００７８】差動対であるトランジスタＮ１，Ｎ２と、
定電流源であるトランジスタＮ３との接続点ＶＳに、ト
ランジスタＮ１から流れる電流をＩ１とし、トランジス
タＮ２から流れる電流をＩ２とする。また、接続点ＶＳ
からトランジスタＮ３へと流れる電流をＩ３とする。ま
た、トランジスタＮ１とトランジスタＰ１との接続点Ｖ
１にトランジスタＰ１から流れる電流をＩ１ａとする。
トランジスタＮ２とトランジスタＰ２との接続点Ｖ２に
トランジスタＰ２から流れる電流をＩ２ａとする。レベ
ル変換回路５３のトランジスタＮ４に供給される電流を
Ｉ４とし、出力バッファ５４のトランジスタＮ５に供給
される電流をＩ５とする。
定電流源であるトランジスタＮ３との接続点ＶＳに、ト
ランジスタＮ１から流れる電流をＩ１とし、トランジス
タＮ２から流れる電流をＩ２とする。また、接続点ＶＳ
からトランジスタＮ３へと流れる電流をＩ３とする。ま
た、トランジスタＮ１とトランジスタＰ１との接続点Ｖ
１にトランジスタＰ１から流れる電流をＩ１ａとする。
トランジスタＮ２とトランジスタＰ２との接続点Ｖ２に
トランジスタＰ２から流れる電流をＩ２ａとする。レベ
ル変換回路５３のトランジスタＮ４に供給される電流を
Ｉ４とし、出力バッファ５４のトランジスタＮ５に供給
される電流をＩ５とする。
【００７９】非反転入力電圧ＶＩＡと反転入力電圧ＶＩ
Ｂとがほぼ等しい平衡状態である場合、トランジスタＮ
１とＮ２とに流れる電流は、トランジスタＰ１，Ｐ２が
カレントミラー回路を構成していることによって、 Ｉ１＝Ｉ１ａ＝Ｉ２ａ＝Ｉ２ …（１） Ｉ３／２＝Ｉ１＝Ｉ２ …（２） となる。さらに、トランジスタＰ２，Ｐ３がカレントミ
ラー回路を構成していることによって、 Ｉ４＝Ｉ２＝Ｉ３／２ …（３） となり、出力バッファ５４のトランジスタＮ５に流れる
電流は、トランジスタＮ４に与えられる電流Ｉ３／２で
制御されることとなる。
Ｂとがほぼ等しい平衡状態である場合、トランジスタＮ
１とＮ２とに流れる電流は、トランジスタＰ１，Ｐ２が
カレントミラー回路を構成していることによって、 Ｉ１＝Ｉ１ａ＝Ｉ２ａ＝Ｉ２ …（１） Ｉ３／２＝Ｉ１＝Ｉ２ …（２） となる。さらに、トランジスタＰ２，Ｐ３がカレントミ
ラー回路を構成していることによって、 Ｉ４＝Ｉ２＝Ｉ３／２ …（３） となり、出力バッファ５４のトランジスタＮ５に流れる
電流は、トランジスタＮ４に与えられる電流Ｉ３／２で
制御されることとなる。
【００８０】平衡状態が崩れ、非反転入力電圧ＶＩＡと
反転入力電圧ＶＩＢとに電圧差が生じると、その差が接
続点ＶＳの電位に影響を与え、電流Ｉ１とＩ２とのバラ
ンスが崩れる。電流Ｉ１の変化は接続点Ｖ１の電位を変
化させ、電流Ｉ２と接続点Ｖ１の電位との変化によって
接続点Ｖ２の電位が定まる。逆に、電流Ｉ２の変化は接
続点Ｖ２の電位を変化させ、電流Ｉ１と接続点Ｖ２の電
位との変化によって接続点Ｖ１の電位が定まることとな
る。
反転入力電圧ＶＩＢとに電圧差が生じると、その差が接
続点ＶＳの電位に影響を与え、電流Ｉ１とＩ２とのバラ
ンスが崩れる。電流Ｉ１の変化は接続点Ｖ１の電位を変
化させ、電流Ｉ２と接続点Ｖ１の電位との変化によって
接続点Ｖ２の電位が定まる。逆に、電流Ｉ２の変化は接
続点Ｖ２の電位を変化させ、電流Ｉ１と接続点Ｖ２の電
位との変化によって接続点Ｖ１の電位が定まることとな
る。
【００８１】駆動回路５１において、各トランジスタは
すべて飽和領域で動作しているので、ゲートに与えられ
る電流の微小な変化が、トランジスタＰ２のソース・ド
レイン間電圧、あるいはトランジスタＰ１のソース・ド
レイン間電圧の大幅な変化として取り出される。
すべて飽和領域で動作しているので、ゲートに与えられ
る電流の微小な変化が、トランジスタＰ２のソース・ド
レイン間電圧、あるいはトランジスタＰ１のソース・ド
レイン間電圧の大幅な変化として取り出される。
【００８２】反転入力電圧ＶＩＢが非反転入力電圧ＶＩ
Ａの電圧より高くなった場合（接続点Ｖ１の電位＞接続
点Ｖ２の電位）、電流Ｉ２の電流量は増大し、電流Ｉ３
として流れる電流と等しくなる。
Ａの電圧より高くなった場合（接続点Ｖ１の電位＞接続
点Ｖ２の電位）、電流Ｉ２の電流量は増大し、電流Ｉ３
として流れる電流と等しくなる。
【００８３】 Ｉ２＝Ｉ３ …（４） そのため、トランジスタＰ２とトランジスタＰ３とはレ
ントミラー回路を構成するので、電流Ｉ４として流れる
電流は、 Ｉ４＝Ｉ２＝Ｉ３ …（５） となる。また、トランジスタＮ４とトランジスタＮ５と
がカレントミラー回路を構成するので、トランジスタＮ
５に流れる電流は電流Ｉ３で制御されることとなる。し
たがって、トランジスタＮ５には平衡状態に対して最大
２倍の電流を流すことができる。
ントミラー回路を構成するので、電流Ｉ４として流れる
電流は、 Ｉ４＝Ｉ２＝Ｉ３ …（５） となる。また、トランジスタＮ４とトランジスタＮ５と
がカレントミラー回路を構成するので、トランジスタＮ
５に流れる電流は電流Ｉ３で制御されることとなる。し
たがって、トランジスタＮ５には平衡状態に対して最大
２倍の電流を流すことができる。
【００８４】以下に、駆動回路５１における低消費電流
化について説明を行う。差動増幅回路５２に流れる電流
Ｉ３を２．５μＡ、トランジスタＮ５に流すことができ
る最大の電流を３０μＡとする。
化について説明を行う。差動増幅回路５２に流れる電流
Ｉ３を２．５μＡ、トランジスタＮ５に流すことができ
る最大の電流を３０μＡとする。
【００８５】上述したように駆動回路５１において、ト
ランジスタＮ５に流すことができる最大の電流は、平衡
時にトランジスタＮ５に流れる電流の２倍であるので、
平衡状態であるときにはトランジスタＮ５には、 Ｉ５＝３０μＡ／２＝１５μＡ …（６） をバイアス電流として与えればよい。
ランジスタＮ５に流すことができる最大の電流は、平衡
時にトランジスタＮ５に流れる電流の２倍であるので、
平衡状態であるときにはトランジスタＮ５には、 Ｉ５＝３０μＡ／２＝１５μＡ …（６） をバイアス電流として与えればよい。
【００８６】差動増幅回路５２に流れる電流は、Ｉ３＝
２．５μＡとして与えられているので、平衡時にトラン
ジスタＰ１，Ｐ２からそれぞれ供給される電流は、 Ｉ１ａ＝Ｉ２ａ＝Ｉ３／２＝１．２５μＡ …（７） となる。
２．５μＡとして与えられているので、平衡時にトラン
ジスタＰ１，Ｐ２からそれぞれ供給される電流は、 Ｉ１ａ＝Ｉ２ａ＝Ｉ３／２＝１．２５μＡ …（７） となる。
【００８７】ここで、トランジスタＰ２の大きさ（Ｗ／
Ｌ（トランジスタのゲートの幅）／（トランジスタのゲ
ートの長さ））：トランジスタＰ３の大きさ＝１：２と
なるように各トランジスタＰ２，Ｐ３の大きさを設定す
ると、各トランジスタＰ２，Ｐ３の比によって駆動回路
５１における電流Ｉ４は、式（７）に基づいて、 Ｉ４＝Ｉ２ａ×２＝２．５μＡ …（８） となる。
Ｌ（トランジスタのゲートの幅）／（トランジスタのゲ
ートの長さ））：トランジスタＰ３の大きさ＝１：２と
なるように各トランジスタＰ２，Ｐ３の大きさを設定す
ると、各トランジスタＰ２，Ｐ３の比によって駆動回路
５１における電流Ｉ４は、式（７）に基づいて、 Ｉ４＝Ｉ２ａ×２＝２．５μＡ …（８） となる。
【００８８】さらに、トランジスタＮ４の大きさ：トラ
ンジスタＮ５の大きさ＝１：６となるように各トランジ
スタＮ４，Ｎ５の大きさを設定すると、各トランジスタ
Ｎ４，Ｎ５の比によって電流Ｉ５は、式（８）に基づい
て、 Ｉ５＝Ｉ４×６＝２．５μＡ×６＝１５μＡ …（９） となり、所望のバイアス電流として必要な電流を流すこ
とができる。駆動回路５１における全体の消費電流Ｉ
は、 Ｉ＝Ｉ３＋Ｉ４＋Ｉ５＝２０μＡ …（10） となる。
ンジスタＮ５の大きさ＝１：６となるように各トランジ
スタＮ４，Ｎ５の大きさを設定すると、各トランジスタ
Ｎ４，Ｎ５の比によって電流Ｉ５は、式（８）に基づい
て、 Ｉ５＝Ｉ４×６＝２．５μＡ×６＝１５μＡ …（９） となり、所望のバイアス電流として必要な電流を流すこ
とができる。駆動回路５１における全体の消費電流Ｉ
は、 Ｉ＝Ｉ３＋Ｉ４＋Ｉ５＝２０μＡ …（10） となる。
【００８９】前述の従来技術である駆動回路１におい
て、差動増幅回路２のトランジスタＴｎ３に流れる電流
Ｉｊ１を２．５μＡ、出力バッファ３のトランジスタＴ
ｎ４に流すことができる最大の電流Ｉｊ２を３０μＡと
すると、駆動回路１における全体の消費電流は３２．５
μＡとなる。前述の第１の先行技術における駆動回路１
よりも平衡状態における消費電流を低減することができ
る。
て、差動増幅回路２のトランジスタＴｎ３に流れる電流
Ｉｊ１を２．５μＡ、出力バッファ３のトランジスタＴ
ｎ４に流すことができる最大の電流Ｉｊ２を３０μＡと
すると、駆動回路１における全体の消費電流は３２．５
μＡとなる。前述の第１の先行技術における駆動回路１
よりも平衡状態における消費電流を低減することができ
る。
【００９０】図２は上述のように構成される駆動回路５
１が用いられるＴＦＴ（薄膜トランジスタ）型の液晶表
示装置６０の構成を示すブロック図であり、図３は液晶
表示装置６０におけるソースドライバ６１の構成を示す
ブロック図である。
１が用いられるＴＦＴ（薄膜トランジスタ）型の液晶表
示装置６０の構成を示すブロック図であり、図３は液晶
表示装置６０におけるソースドライバ６１の構成を示す
ブロック図である。
【００９１】液晶表示装置６０は、ソースドライバ６１
と、ゲートドライバ６２と、液晶表示パネル６３と、駆
動電源回路６４と、表示制御回路６５とを含んで構成さ
れる。
と、ゲートドライバ６２と、液晶表示パネル６３と、駆
動電源回路６４と、表示制御回路６５とを含んで構成さ
れる。
【００９２】液晶表示パネル６３には、ソース電極ｓ１
〜ｓｎ（総称するときは参照符ｓを用いる）と、ゲート
電極ｇ１〜ｇｍ（総称するときは参照符ｇを用いる）と
がそれぞれ直交するように設けられる。各電極が直交す
る地点の近傍には、それぞれ薄膜トランジスタＨｉｊ
（ｉは１以上ｎ以下、ｊは１以上ｍ以下）が設けられて
おり、同一水平ライン上の薄膜トランジスタＨｉｊのゲ
ートは同一のゲート電極ｇに接続され、ゲートドライバ
６２によって順次走査される。また、同一垂直ライン上
の薄膜トランジスタＨｉｊのソースは、同一のソース電
極ｓに接続され、ソースドライバ６１によって表示する
階調に応じた電圧が各薄膜トランジスタＨｉｊに供給さ
れる。
〜ｓｎ（総称するときは参照符ｓを用いる）と、ゲート
電極ｇ１〜ｇｍ（総称するときは参照符ｇを用いる）と
がそれぞれ直交するように設けられる。各電極が直交す
る地点の近傍には、それぞれ薄膜トランジスタＨｉｊ
（ｉは１以上ｎ以下、ｊは１以上ｍ以下）が設けられて
おり、同一水平ライン上の薄膜トランジスタＨｉｊのゲ
ートは同一のゲート電極ｇに接続され、ゲートドライバ
６２によって順次走査される。また、同一垂直ライン上
の薄膜トランジスタＨｉｊのソースは、同一のソース電
極ｓに接続され、ソースドライバ６１によって表示する
階調に応じた電圧が各薄膜トランジスタＨｉｊに供給さ
れる。
【００９３】薄膜トランジスタＨｉｊのドレインは、絵
素電極Ｋｉｊに接続される。各絵素電極Ｋｉｊは、液晶
層を挟んで絵素電極Ｋｉｊを覆うように形成される共通
電極Ｌと対向し、絵素電極と共通電極とに挟まれた液晶
層の領域で電圧が保持されて表示が行われる。なお、図
２では共通電極Ｌを各絵素電極Ｋｉｊに個別に対応させ
て示した。
素電極Ｋｉｊに接続される。各絵素電極Ｋｉｊは、液晶
層を挟んで絵素電極Ｋｉｊを覆うように形成される共通
電極Ｌと対向し、絵素電極と共通電極とに挟まれた液晶
層の領域で電圧が保持されて表示が行われる。なお、図
２では共通電極Ｌを各絵素電極Ｋｉｊに個別に対応させ
て示した。
【００９４】表示制御回路６５は、液晶表示パネル６３
に表示を行うための表示データやタイミングを規定する
クロック信号などをソースドライバ６１およびゲートド
ライバ６２に供給する。駆動電源回路６４は、液晶表示
パネル６３を駆動する電圧をソースドライバ６１、ゲー
トドライバ６２、および共通電極Ｌに供給する。
に表示を行うための表示データやタイミングを規定する
クロック信号などをソースドライバ６１およびゲートド
ライバ６２に供給する。駆動電源回路６４は、液晶表示
パネル６３を駆動する電圧をソースドライバ６１、ゲー
トドライバ６２、および共通電極Ｌに供給する。
【００９５】図３を参照して、ソースドライバ６１の詳
細な説明を行う。ソースドライバ６１は、双方向シフト
レジスタ６６と中耐圧回路６７とを含んで構成される。
中耐圧回路６７は、たとえば１４〜２０Ｖの電圧で動作
することができるように構成される。中耐圧回路６７
は、レベルシフタ６８と、アナログスイッチＡＳ１〜Ａ
Ｓｎ（総称するときは参照符ＡＳを用いる）と、アナロ
グスイッチＡＷ１〜ＡＷｎ（総称するときは参照符ＡＷ
を用いる）と、サンプリングコンデンサＣＳ１〜ＣＳｎ
（総称するときは参照符ＣＳを用いる）と、ホールドコ
ンデンサＣＨ１〜ＣＨｎ（総称するときは参照符ＣＨを
用いる）と、オペアンプＯＰ１〜ＯＰｎ（総称するとき
は参照符ＯＰを用いる）とを含んで構成される。
細な説明を行う。ソースドライバ６１は、双方向シフト
レジスタ６６と中耐圧回路６７とを含んで構成される。
中耐圧回路６７は、たとえば１４〜２０Ｖの電圧で動作
することができるように構成される。中耐圧回路６７
は、レベルシフタ６８と、アナログスイッチＡＳ１〜Ａ
Ｓｎ（総称するときは参照符ＡＳを用いる）と、アナロ
グスイッチＡＷ１〜ＡＷｎ（総称するときは参照符ＡＷ
を用いる）と、サンプリングコンデンサＣＳ１〜ＣＳｎ
（総称するときは参照符ＣＳを用いる）と、ホールドコ
ンデンサＣＨ１〜ＣＨｎ（総称するときは参照符ＣＨを
用いる）と、オペアンプＯＰ１〜ＯＰｎ（総称するとき
は参照符ＯＰを用いる）とを含んで構成される。
【００９６】双方向シフトレジスタ６６には、表示制御
回路６５からスタートパルス、シフトクロック、および
制御信号が供給される。双方向シフトレジスタ６６で
は、入力されたスタートパルスをシフトクロックに基づ
いて順次シフトして出力する。双方向シフトレジスタ６
６は、たとえば５Ｖの電源で動作する。レベルシフタ６
８は、双方向シフトレジスタ６６の出力信号レベルを変
換して１４〜２０Ｖの電圧にして出力する。
回路６５からスタートパルス、シフトクロック、および
制御信号が供給される。双方向シフトレジスタ６６で
は、入力されたスタートパルスをシフトクロックに基づ
いて順次シフトして出力する。双方向シフトレジスタ６
６は、たとえば５Ｖの電源で動作する。レベルシフタ６
８は、双方向シフトレジスタ６６の出力信号レベルを変
換して１４〜２０Ｖの電圧にして出力する。
【００９７】アナログスイッチＡＳは、レベルシフタ６
８の出力によってアナログスイッチＡＳの開閉が制御さ
れる。前記表示制御回路６５から供給されるビデオ信号
は、アナログスイッチＡＳが開かれるまでアナログスイ
ッチＡＳを介してサンプリングコンデンサＣＳに入力さ
れ、アナログスイッチＡＳが開かれた後はサンプリング
コンデンサＣＳで保持される。
８の出力によってアナログスイッチＡＳの開閉が制御さ
れる。前記表示制御回路６５から供給されるビデオ信号
は、アナログスイッチＡＳが開かれるまでアナログスイ
ッチＡＳを介してサンプリングコンデンサＣＳに入力さ
れ、アナログスイッチＡＳが開かれた後はサンプリング
コンデンサＣＳで保持される。
【００９８】サンプリングコンデンサＣＳの出力は、ア
ナログスイッチＡＷを介してホールドコンデンサＣＨに
与えられる。アナログスイッチＡＷは、出力エネーブル
信号によって導通／遮断が制御され、アナログスイッチ
ＡＷが導通している間はサンプリングコンデンサＣＳの
出力がホールドコンデンサＣＨに入力され、アナログス
イッチＡＷが遮断するとその時点での電圧が保持され
る。
ナログスイッチＡＷを介してホールドコンデンサＣＨに
与えられる。アナログスイッチＡＷは、出力エネーブル
信号によって導通／遮断が制御され、アナログスイッチ
ＡＷが導通している間はサンプリングコンデンサＣＳの
出力がホールドコンデンサＣＨに入力され、アナログス
イッチＡＷが遮断するとその時点での電圧が保持され
る。
【００９９】オペアンプＯＰは、前述の図１に回路図を
示す駆動回路５１であり、ホールドコンデンサＣＨに保
持された電圧が非反転入力端子５７に入力される。出力
端子５９は各ソース電極ｓに接続され、かつ駆動回路５
１の反転入力端子５６に接続される。出力が反転入力端
子５６に入力されていることによって、駆動回路５１は
ボルテージフォロアとして動作する。
示す駆動回路５１であり、ホールドコンデンサＣＨに保
持された電圧が非反転入力端子５７に入力される。出力
端子５９は各ソース電極ｓに接続され、かつ駆動回路５
１の反転入力端子５６に接続される。出力が反転入力端
子５６に入力されていることによって、駆動回路５１は
ボルテージフォロアとして動作する。
【０１００】なお、駆動回路５１として、Ｎチャネルト
ランジスタを差動対とした場合について説明したが、差
動対がＰチャネルトランジスタである差動増幅回路であ
っても同様に出力トランジスタの駆動能力を上げること
が可能であることは言うまでもない。
ランジスタを差動対とした場合について説明したが、差
動対がＰチャネルトランジスタである差動増幅回路であ
っても同様に出力トランジスタの駆動能力を上げること
が可能であることは言うまでもない。
【０１０１】図４は、本発明の実施の第１の形態の他の
構成例である駆動回路６８の回路図である。駆動回路６
８は、差動対がＰチャネルトランジスタで構成された駆
動回路である。駆動回路６８は、差動増幅回路６９と、
レベル変換回路７０と、出力バッファ７１とを含んで構
成される。駆動回路６８は、前記駆動回路５１の各トラ
ンジスタＮ１〜Ｎ５，Ｐ１〜Ｐ４を、この順番でトラン
ジスタＰ１１〜Ｐ１５，Ｎ１１〜Ｎ１４にそれぞれ置換
えた構成となっている。
構成例である駆動回路６８の回路図である。駆動回路６
８は、差動対がＰチャネルトランジスタで構成された駆
動回路である。駆動回路６８は、差動増幅回路６９と、
レベル変換回路７０と、出力バッファ７１とを含んで構
成される。駆動回路６８は、前記駆動回路５１の各トラ
ンジスタＮ１〜Ｎ５，Ｐ１〜Ｐ４を、この順番でトラン
ジスタＰ１１〜Ｐ１５，Ｎ１１〜Ｎ１４にそれぞれ置換
えた構成となっている。
【０１０２】駆動回路６８の差動増幅回路６９における
電流源であるトランジスタＰ１３のゲートには、第２バ
イアス入力端子７２を介して第２バイアス電圧ＢＶ２が
与えられる。
電流源であるトランジスタＰ１３のゲートには、第２バ
イアス入力端子７２を介して第２バイアス電圧ＢＶ２が
与えられる。
【０１０３】駆動回路６８は、動作としては駆動回路５
１と同様のため詳細な説明は省略するが、駆動回路６８
ではトランジスタＰ１５の駆動能力を差動増幅回路６９
の出力に基づいて定めているので、平衡状態でないとき
の駆動回路６８からの出力電流を低減させることなく、
平衡状態における出力バッファ７１に流れる貫通電流を
低減することができる。
１と同様のため詳細な説明は省略するが、駆動回路６８
ではトランジスタＰ１５の駆動能力を差動増幅回路６９
の出力に基づいて定めているので、平衡状態でないとき
の駆動回路６８からの出力電流を低減させることなく、
平衡状態における出力バッファ７１に流れる貫通電流を
低減することができる。
【０１０４】以上のように本発明の実施の第１の形態で
ある駆動回路５１，６８では、トランジスタＮ５に流れ
る電流Ｉ５は、トランジスタＮ２に与えられる電流Ｉ２
ａによって制御されるので、出力バッファ５４，７１に
流れる貫通電流を低減することができる。
ある駆動回路５１，６８では、トランジスタＮ５に流れ
る電流Ｉ５は、トランジスタＮ２に与えられる電流Ｉ２
ａによって制御されるので、出力バッファ５４，７１に
流れる貫通電流を低減することができる。
【０１０５】図５は、本発明の実施の第２の形態である
駆動回路７６の回路図である。駆動回路７６において、
前記駆動回路５１と同一の構成要素には同一の参照符を
付して説明を省略する。駆動回路７６は、差動増幅回路
７７と、レベル変換回路５３と、出力バッファ５４とを
含んで構成される。駆動回路７６の動作は、駆動回路５
１の動作と類似しており、駆動回路７６の特徴となる点
について説明を行う。
駆動回路７６の回路図である。駆動回路７６において、
前記駆動回路５１と同一の構成要素には同一の参照符を
付して説明を省略する。駆動回路７６は、差動増幅回路
７７と、レベル変換回路５３と、出力バッファ５４とを
含んで構成される。駆動回路７６の動作は、駆動回路５
１の動作と類似しており、駆動回路７６の特徴となる点
について説明を行う。
【０１０６】駆動回路７６の特徴は、差動増幅回路７７
のＰチャネルＭＯＳトランジスタＰ１，Ｐ２にＰチャネ
ルＭＯＳトランジスタＰ５，Ｐ６が並列にそれぞれ付加
されていることである。差動増幅回路７７では、トラン
ジスタＰ１，Ｐ２に加えてトランジスタＰ５，Ｐ６から
も差動対であるトランジスタＮ１，Ｎ２に電流が供給さ
れる。トランジスタＰ５は、ソースとドレインとがトラ
ンジスタＰ１と共通に接続され、ゲートには第２バイア
ス入力端子７８を介して第２バイアス電圧ＢＶ２が与え
られる。トランジスタＰ６は、ソースとドレインとがト
ランジスタＰ２と共通に接続され、ゲートには前記第２
バイアス電圧ＢＶ２が与えられる。したがって、第２バ
イアス電圧ＢＶ２の電圧レベルを制御することによっ
て、差動対Ｎ１，Ｎ２に供給する電流の量を定めること
ができる。
のＰチャネルＭＯＳトランジスタＰ１，Ｐ２にＰチャネ
ルＭＯＳトランジスタＰ５，Ｐ６が並列にそれぞれ付加
されていることである。差動増幅回路７７では、トラン
ジスタＰ１，Ｐ２に加えてトランジスタＰ５，Ｐ６から
も差動対であるトランジスタＮ１，Ｎ２に電流が供給さ
れる。トランジスタＰ５は、ソースとドレインとがトラ
ンジスタＰ１と共通に接続され、ゲートには第２バイア
ス入力端子７８を介して第２バイアス電圧ＢＶ２が与え
られる。トランジスタＰ６は、ソースとドレインとがト
ランジスタＰ２と共通に接続され、ゲートには前記第２
バイアス電圧ＢＶ２が与えられる。したがって、第２バ
イアス電圧ＢＶ２の電圧レベルを制御することによっ
て、差動対Ｎ１，Ｎ２に供給する電流の量を定めること
ができる。
【０１０７】トランジスタＰ５，Ｐ６から供給される電
流をそれぞれ電流Ｉ１ｂ，Ｉ２ｂとする。したがって、
差動増幅回路７７では、電流Ｉ１は電流Ｉ１ａ＋Ｉ１ｂ
となり、電流Ｉ２は電流Ｉ２ａ＋Ｉ２ｂとなる。駆動回
路７６の動作については、前記駆動回路５１の動作と、
前述の電流Ｉ１，Ｉ２が異なること以外は同一であるの
で説明を省略する。
流をそれぞれ電流Ｉ１ｂ，Ｉ２ｂとする。したがって、
差動増幅回路７７では、電流Ｉ１は電流Ｉ１ａ＋Ｉ１ｂ
となり、電流Ｉ２は電流Ｉ２ａ＋Ｉ２ｂとなる。駆動回
路７６の動作については、前記駆動回路５１の動作と、
前述の電流Ｉ１，Ｉ２が異なること以外は同一であるの
で説明を省略する。
【０１０８】駆動回路７６における各電流についての説
明を行う。非反転入力電圧ＶＩＡと反転入力電圧ＶＩＢ
がほぼ等しい平衡状態である場合、トランジスタＮ１と
Ｎ２に流れる電流は、ＰチャネルトランジスタＰ１，Ｐ
５とＰ２，Ｐ６との組合わせで１つのカレントミラー回
路を構成していることによって、 Ｉ１＝Ｉ１ａ＋Ｉ１ｂ＝Ｉ２ａ＋Ｉ２ｂ＝Ｉ２ …（11） Ｉ３／２＝Ｉ１＝Ｉ２ …（12） となり、式（１１），（１２）から、 Ｉ２ａ＝Ｉ３／２−Ｉ２ｂ …（13） が得られる。
明を行う。非反転入力電圧ＶＩＡと反転入力電圧ＶＩＢ
がほぼ等しい平衡状態である場合、トランジスタＮ１と
Ｎ２に流れる電流は、ＰチャネルトランジスタＰ１，Ｐ
５とＰ２，Ｐ６との組合わせで１つのカレントミラー回
路を構成していることによって、 Ｉ１＝Ｉ１ａ＋Ｉ１ｂ＝Ｉ２ａ＋Ｉ２ｂ＝Ｉ２ …（11） Ｉ３／２＝Ｉ１＝Ｉ２ …（12） となり、式（１１），（１２）から、 Ｉ２ａ＝Ｉ３／２−Ｉ２ｂ …（13） が得られる。
【０１０９】平衡状態が崩れ、非反転入力電圧ＶＩＡと
反転入力電圧ＶＩＢとに電圧差が生じると、その差が接
続点ＶＳの電位に影響を与え、電流Ｉ１とＩ２のバラン
スが崩れる。電流Ｉ１の変化は接続点Ｖ１の電位を変化
させ、電流Ｉ２と接続点Ｖ１の電位との変化によって接
続点Ｖ２の電位が定まる。逆に、電流Ｉ２の変化は接続
点Ｖ２の電位を変化させ、電流Ｉ１と接続点Ｖ２の電位
との変化によって接続点Ｖ１の電位が定まることとな
る。
反転入力電圧ＶＩＢとに電圧差が生じると、その差が接
続点ＶＳの電位に影響を与え、電流Ｉ１とＩ２のバラン
スが崩れる。電流Ｉ１の変化は接続点Ｖ１の電位を変化
させ、電流Ｉ２と接続点Ｖ１の電位との変化によって接
続点Ｖ２の電位が定まる。逆に、電流Ｉ２の変化は接続
点Ｖ２の電位を変化させ、電流Ｉ１と接続点Ｖ２の電位
との変化によって接続点Ｖ１の電位が定まることとな
る。
【０１１０】駆動回路７６において、各トランジスタは
すべて飽和領域で動作しているので、ゲートに与えられ
る電流の微小な変化が、トランジスタＰ２のソース・ド
レイン間電圧、あるいはトランジスタＰ１のソース・ド
レイン間電圧の大幅な変化として取り出される。
すべて飽和領域で動作しているので、ゲートに与えられ
る電流の微小な変化が、トランジスタＰ２のソース・ド
レイン間電圧、あるいはトランジスタＰ１のソース・ド
レイン間電圧の大幅な変化として取り出される。
【０１１１】反転入力電圧ＶＩＢが非反転入力電圧ＶＩ
Ａより高くなった場合（接続点Ｖ１の電位＞接続点Ｖ２
の電位）、電流Ｉ２の電流量は増大し、電流Ｉ１の電流
量が減少する。電流Ｉ１が減少して、差動増幅回路７７
が飽和状態となると電流Ｉ１はほぼ０となる。前記飽和
状態では、電流Ｉ３はトランジスタＮ２を流れる電流Ｉ
２となる。
Ａより高くなった場合（接続点Ｖ１の電位＞接続点Ｖ２
の電位）、電流Ｉ２の電流量は増大し、電流Ｉ１の電流
量が減少する。電流Ｉ１が減少して、差動増幅回路７７
が飽和状態となると電流Ｉ１はほぼ０となる。前記飽和
状態では、電流Ｉ３はトランジスタＮ２を流れる電流Ｉ
２となる。
【０１１２】 Ｉ３＝Ｉ２＝Ｉ２ａ＋Ｉ２ｂ …（14） 式（１４）から、 Ｉ２ａ＝Ｉ３−Ｉ２ｂ …（15） 式（１５）と、前述の平衡状態での式（１３）とからそ
の比を求めると （Ｉ３−Ｉ２ｂ）／（Ｉ３／２−Ｉ２ｂ） …（16） を得る。式（１６）は、差動増幅回路７７が平衡状態に
あるときと、接続点Ｖ１の電位＞接続点Ｖ２の電位であ
る飽和状態にあるときとの電流Ｉ２ａの大きさの比を示
している。
の比を求めると （Ｉ３−Ｉ２ｂ）／（Ｉ３／２−Ｉ２ｂ） …（16） を得る。式（１６）は、差動増幅回路７７が平衡状態に
あるときと、接続点Ｖ１の電位＞接続点Ｖ２の電位であ
る飽和状態にあるときとの電流Ｉ２ａの大きさの比を示
している。
【０１１３】一例として、Ｉ３：Ｉ２ｂ＝１２：５とな
るように動作点を設計すると、式（１６）における比
は、 （１２−５）／（１２／２−５）＝７ …（17） となり、前述のように動作点を定めた場合には、電流Ｉ
２ａは平衡時と飽和状態にあるときとで最大で７倍に変
化することが判る。
るように動作点を設計すると、式（１６）における比
は、 （１２−５）／（１２／２−５）＝７ …（17） となり、前述のように動作点を定めた場合には、電流Ｉ
２ａは平衡時と飽和状態にあるときとで最大で７倍に変
化することが判る。
【０１１４】一方、トランジスタＰ２とトランジスタＰ
３とによって構成されるカレントミラー回路によって、 Ｉ４＝Ｉ２ａ …（18） となる。さらに、トランジスタＮ４とトランジスタＮ５
とによって構成されるカレントミラー回路によって、ト
ランジスタＮ５に流れる電流Ｉ５は電流Ｉ４で制御され
ているので、電流Ｉ５は、電流Ｉ２ａによって定められ
ることとなる。
３とによって構成されるカレントミラー回路によって、 Ｉ４＝Ｉ２ａ …（18） となる。さらに、トランジスタＮ４とトランジスタＮ５
とによって構成されるカレントミラー回路によって、ト
ランジスタＮ５に流れる電流Ｉ５は電流Ｉ４で制御され
ているので、電流Ｉ５は、電流Ｉ２ａによって定められ
ることとなる。
【０１１５】以下に、駆動回路７６における低消費電流
化について説明を行う。上述のように、駆動回路７６で
はトランジスタＮ５に流すことができる最大の電流は、
トランジスタＰ１，Ｐ５およびＰ２，Ｐ６の大きさの比
で定めることができる。ここで、Ｐ１の大きさ：Ｐ５の
大きさ＝Ｐ２の大きさ：Ｐ６の大きさ＝１：４となるよ
うに設計すると、トランジスタＮ５に流れる最大の電流
は、平衡時のトランジスタＮ５に流れる電流の６倍とな
るので、平衡時のトランジスタＮ５には、 Ｉ５＝３０μＡ／６＝５μＡ …（19） をバイアス電流として与えればよい。
化について説明を行う。上述のように、駆動回路７６で
はトランジスタＮ５に流すことができる最大の電流は、
トランジスタＰ１，Ｐ５およびＰ２，Ｐ６の大きさの比
で定めることができる。ここで、Ｐ１の大きさ：Ｐ５の
大きさ＝Ｐ２の大きさ：Ｐ６の大きさ＝１：４となるよ
うに設計すると、トランジスタＮ５に流れる最大の電流
は、平衡時のトランジスタＮ５に流れる電流の６倍とな
るので、平衡時のトランジスタＮ５には、 Ｉ５＝３０μＡ／６＝５μＡ …（19） をバイアス電流として与えればよい。
【０１１６】差動増幅回路７７に流れる電流は、Ｉ３＝
２．５μＡと与えられており、トランジスタＰ１とＰ５
との比およびトランジスタＰ２とＰ６との比をそれぞれ
１：４とすることから、平衡時にトランジスタＰ５とＰ
６とから供給される電流は、 Ｉ１ｂ＝Ｉ２ｂ＝１μＡ …（20） となり、トランジスタＰ１とＰ２との電流は、 Ｉ１ａ＝Ｉ２ａ＝０．２５μＡ …（21） となる。ここで、トランジスタＰ２の大きさ：トランジ
スタＰ３の大きさ＝１：２に設計すると、式（２１）を
参照して電流Ｉ４は、 Ｉ４＝Ｉ２ａ×２＝０．５μＡ …（22） となる。さらに、トランジスタＮ４の大きさ：トランジ
スタＮ５の大きさ＝１：１０と設計することで、式（２
２）から、 Ｉ５＝Ｉ４×１０＝０．５μＡ×１０＝５μＡ …（23） となり、トランジスタＮ５にバイアス電流として必要な
電流を流すことができる。駆動回路７６における全体の
消費電流Ｉは、 Ｉ＝Ｉ３＋Ｉ４＋Ｉ５＝８μＡ …（24） となり、式（９）を参照すると、前述の駆動回路５１に
比べて平衡状態における消費電流を低減することができ
る。
２．５μＡと与えられており、トランジスタＰ１とＰ５
との比およびトランジスタＰ２とＰ６との比をそれぞれ
１：４とすることから、平衡時にトランジスタＰ５とＰ
６とから供給される電流は、 Ｉ１ｂ＝Ｉ２ｂ＝１μＡ …（20） となり、トランジスタＰ１とＰ２との電流は、 Ｉ１ａ＝Ｉ２ａ＝０．２５μＡ …（21） となる。ここで、トランジスタＰ２の大きさ：トランジ
スタＰ３の大きさ＝１：２に設計すると、式（２１）を
参照して電流Ｉ４は、 Ｉ４＝Ｉ２ａ×２＝０．５μＡ …（22） となる。さらに、トランジスタＮ４の大きさ：トランジ
スタＮ５の大きさ＝１：１０と設計することで、式（２
２）から、 Ｉ５＝Ｉ４×１０＝０．５μＡ×１０＝５μＡ …（23） となり、トランジスタＮ５にバイアス電流として必要な
電流を流すことができる。駆動回路７６における全体の
消費電流Ｉは、 Ｉ＝Ｉ３＋Ｉ４＋Ｉ５＝８μＡ …（24） となり、式（９）を参照すると、前述の駆動回路５１に
比べて平衡状態における消費電流を低減することができ
る。
【０１１７】なお、駆動回路７６として、Ｎチャネルト
ランジスタを差動対とした場合について説明したが、差
動対がＰチャネルトランジスタである差動増幅回路であ
っても同様に出力トランジスタの駆動能力を上げること
が可能であることは言うまでもない。
ランジスタを差動対とした場合について説明したが、差
動対がＰチャネルトランジスタである差動増幅回路であ
っても同様に出力トランジスタの駆動能力を上げること
が可能であることは言うまでもない。
【０１１８】図６は、前述の第２の実施の形態の他の構
成例である駆動回路８１の回路図である。駆動回路８１
は、差動対がＰチャネルトランジスタで構成された駆動
回路である。駆動回路８１において、前述の駆動回路６
８と同一の構成要素には同一の参照符を付して説明を省
略する。駆動回路８１は、差動増幅回路８２と、レベル
変換回路７０と、出力バッファ７１とを含んで構成され
る。駆動回路８１は、前記駆動回路７６の各トランジス
タＮ１〜Ｎ５，Ｐ１〜Ｐ６を、この順番でトランジスタ
Ｐ１１〜Ｐ１５，Ｎ１１〜Ｎ１６にそれぞれ置換えた構
成である。
成例である駆動回路８１の回路図である。駆動回路８１
は、差動対がＰチャネルトランジスタで構成された駆動
回路である。駆動回路８１において、前述の駆動回路６
８と同一の構成要素には同一の参照符を付して説明を省
略する。駆動回路８１は、差動増幅回路８２と、レベル
変換回路７０と、出力バッファ７１とを含んで構成され
る。駆動回路８１は、前記駆動回路７６の各トランジス
タＮ１〜Ｎ５，Ｐ１〜Ｐ６を、この順番でトランジスタ
Ｐ１１〜Ｐ１５，Ｎ１１〜Ｎ１６にそれぞれ置換えた構
成である。
【０１１９】駆動回路８１の差動増幅回路８２における
電流源であるトランジスタＰ１３のゲートには、第２バ
イアス入力端子７２を介して第２バイアス電圧ＢＶ２が
与えられる。
電流源であるトランジスタＰ１３のゲートには、第２バ
イアス入力端子７２を介して第２バイアス電圧ＢＶ２が
与えられる。
【０１２０】駆動回路８１は、動作としては駆動回路７
６と同様のため詳細な説明は省略するが、駆動回路８１
ではトランジスタＰ１５の駆動能力を差動増幅回路８２
の出力に基づいて定めているので、出力バッファ７１に
流れる貫通電流が低減され、かつ駆動能力を向上させる
ことができる。
６と同様のため詳細な説明は省略するが、駆動回路８１
ではトランジスタＰ１５の駆動能力を差動増幅回路８２
の出力に基づいて定めているので、出力バッファ７１に
流れる貫通電流が低減され、かつ駆動能力を向上させる
ことができる。
【０１２１】上述のように、電流Ｉ２ａを大きく変化さ
せることができるような回路設計が可能となる。その結
果、出力バッファ５４を流れる貫通電流を低下させ、か
つ駆動能力が向上した駆動回路を実現することができ
る。なお、電流Ｉ３とＩ２ｂとの大きさの比をかえるこ
とで、電流Ｉ２ａの変化の大きさを制御することが可能
である。
せることができるような回路設計が可能となる。その結
果、出力バッファ５４を流れる貫通電流を低下させ、か
つ駆動能力が向上した駆動回路を実現することができ
る。なお、電流Ｉ３とＩ２ｂとの大きさの比をかえるこ
とで、電流Ｉ２ａの変化の大きさを制御することが可能
である。
【０１２２】図７は、本発明の実施の第３の形態である
駆動回路９１の回路図である。駆動回路９１において前
述の駆動回路５１，６８と同一の構成要素には同一の参
照符を付して説明を省略する。駆動回路９１は、前述の
駆動回路５１と前述の駆動回路６８とを含んで構成され
る。各駆動回路５１，６８の出力が、それぞれ出力端子
９６に与えられ、トランジスタＰ４，Ｎ１４がプッシュ
プル動作を行うように構成されている。駆動回路９１に
おいて、反転入力端子９２はトランジスタＮ２，Ｐ１２
のゲートに反転入力電圧Ｖ１Ｂを与え、非反転入力端子
９３はトランジスタＮ１，Ｐ１１のゲートに非反転入力
電圧Ｖ１Ａを与える。第１バイアス入力端子９４は、ト
ランジスタＮ３のゲートに第１バイアス電圧ＢＶ１を与
え、第２バイアス入力端子９５はトランジスタＰ１３の
ゲートに第２バイアス電圧ＢＶ２を与える。
駆動回路９１の回路図である。駆動回路９１において前
述の駆動回路５１，６８と同一の構成要素には同一の参
照符を付して説明を省略する。駆動回路９１は、前述の
駆動回路５１と前述の駆動回路６８とを含んで構成され
る。各駆動回路５１，６８の出力が、それぞれ出力端子
９６に与えられ、トランジスタＰ４，Ｎ１４がプッシュ
プル動作を行うように構成されている。駆動回路９１に
おいて、反転入力端子９２はトランジスタＮ２，Ｐ１２
のゲートに反転入力電圧Ｖ１Ｂを与え、非反転入力端子
９３はトランジスタＮ１，Ｐ１１のゲートに非反転入力
電圧Ｖ１Ａを与える。第１バイアス入力端子９４は、ト
ランジスタＮ３のゲートに第１バイアス電圧ＢＶ１を与
え、第２バイアス入力端子９５はトランジスタＰ１３の
ゲートに第２バイアス電圧ＢＶ２を与える。
【０１２３】駆動回路９１の動作としては、反転入力電
圧ＶＩＢが非反転入力電圧ＶＩＡより高くなると、駆動
回路５１のトランジスタＮ１を流れる電流が増加し、負
荷トランジスタＰ１のドレイン電位が下がり、出力トラ
ンジスタＰ４が導通され、出力端子９６における電位を
引上げる。同時に、駆動回路６８のトランジスタＰ１１
を流れる電流が減少し、負荷トランジスタＮ１１のドレ
イン電位が下がり、出力トランジスタＮ１４を遮断す
る。したがって、出力端子９６における電位は電源電圧
ＶＤＤ側に上昇する。
圧ＶＩＢが非反転入力電圧ＶＩＡより高くなると、駆動
回路５１のトランジスタＮ１を流れる電流が増加し、負
荷トランジスタＰ１のドレイン電位が下がり、出力トラ
ンジスタＰ４が導通され、出力端子９６における電位を
引上げる。同時に、駆動回路６８のトランジスタＰ１１
を流れる電流が減少し、負荷トランジスタＮ１１のドレ
イン電位が下がり、出力トランジスタＮ１４を遮断す
る。したがって、出力端子９６における電位は電源電圧
ＶＤＤ側に上昇する。
【０１２４】一方、反転入力電圧ＶＩＢが非反転入力電
圧ＶＩＡより低くなると、駆動回路６８のトランジスタ
Ｐ１１を流れる電流が増加し、負荷トランジスタＮ１１
のドレイン電位が上昇し、出力トランジスタＮ１４が導
通され、出力端子９６における電位を引下げる。同時
に、駆動回路５１のトランジスタＮ１を流れる電流が減
少し、負荷トランジスタＰ１のドレイン電位が上昇して
出力トランジスタＰ４を遮断する。したがって、出力端
子９６における電位は接地電圧ＧＮＤ側に下降する。上
述のように、駆動回路９１はトランジスタＰ４，Ｎ１４
によってプッシュプル駆動される。
圧ＶＩＡより低くなると、駆動回路６８のトランジスタ
Ｐ１１を流れる電流が増加し、負荷トランジスタＮ１１
のドレイン電位が上昇し、出力トランジスタＮ１４が導
通され、出力端子９６における電位を引下げる。同時
に、駆動回路５１のトランジスタＮ１を流れる電流が減
少し、負荷トランジスタＰ１のドレイン電位が上昇して
出力トランジスタＰ４を遮断する。したがって、出力端
子９６における電位は接地電圧ＧＮＤ側に下降する。上
述のように、駆動回路９１はトランジスタＰ４，Ｎ１４
によってプッシュプル駆動される。
【０１２５】図８は、駆動回路９１の動作を説明するた
めの図である。図８において、横軸は各端子９２，９３
から入力される電圧を示す。まず、各入力電圧ＶＩＡ，
ＶＩＢが接地電圧ＧＮＤからトランジスタＮ１，Ｎ２の
しきい値電圧｜ＶｔｈＮ｜の間にある領域Ｅ１では、ト
ランジスタＮ１，Ｎ２は遮断されている。このとき、ト
ランジスタＰ４のゲートに与えられる点Ｃの電圧は電源
電圧ＶＤＤまで上がり、トランジスタＰ４は遮断され
る。このとき、トランジスタＰ１１，Ｐ１２は通常の差
動増幅動作を行っており、トランジスタＮ１４のゲート
に与えられる点Ｄの電圧は、充分に高く出力トランジス
タＮ１４は駆動されている。また、点Ｆの電圧も充分に
低くなり、トランジスタＰ１５を駆動する。したがっ
て、入力電圧が領域Ｅ１の範囲内であるときは、トラン
ジスタＮ１４，Ｐ１５によって出力電圧が定められる。
めの図である。図８において、横軸は各端子９２，９３
から入力される電圧を示す。まず、各入力電圧ＶＩＡ，
ＶＩＢが接地電圧ＧＮＤからトランジスタＮ１，Ｎ２の
しきい値電圧｜ＶｔｈＮ｜の間にある領域Ｅ１では、ト
ランジスタＮ１，Ｎ２は遮断されている。このとき、ト
ランジスタＰ４のゲートに与えられる点Ｃの電圧は電源
電圧ＶＤＤまで上がり、トランジスタＰ４は遮断され
る。このとき、トランジスタＰ１１，Ｐ１２は通常の差
動増幅動作を行っており、トランジスタＮ１４のゲート
に与えられる点Ｄの電圧は、充分に高く出力トランジス
タＮ１４は駆動されている。また、点Ｆの電圧も充分に
低くなり、トランジスタＰ１５を駆動する。したがっ
て、入力電圧が領域Ｅ１の範囲内であるときは、トラン
ジスタＮ１４，Ｐ１５によって出力電圧が定められる。
【０１２６】入力電圧ＶＩＡ，ＶＩＢが電圧｜ＶｔｈＮ
｜から電圧ＶＤＤ−│ＶｔｈＰ│までの間にある領域Ｅ
２の範囲内では、トランジスタＮ１，Ｎ２；Ｐ１１，Ｐ
１２がいずれも導通し、トランジスタＰ４，Ｎ１４によ
って出力電圧が定められる。しきい値電圧ＶｔｈＰは、
トランジスタＰ１１，Ｐ１２のしきい値電圧である。
｜から電圧ＶＤＤ−│ＶｔｈＰ│までの間にある領域Ｅ
２の範囲内では、トランジスタＮ１，Ｎ２；Ｐ１１，Ｐ
１２がいずれも導通し、トランジスタＰ４，Ｎ１４によ
って出力電圧が定められる。しきい値電圧ＶｔｈＰは、
トランジスタＰ１１，Ｐ１２のしきい値電圧である。
【０１２７】各入力電圧ＶＩＡ，ＶＩＢが電圧ＶＤＤ−
│ＶｔｈＰ│から電圧ＶＤＤの間にある領域Ｅ３では、
トランジスタＰ１１，Ｐ１２は遮断されている。このと
き、前記点Ｄの電圧は接地電圧ＧＮＤまで下がり、トラ
ンジスタＮ１４は遮断する。このとき、トランジスタＮ
１，Ｎ２は通常の差動増幅動作を行っており、点Ｃの電
圧は充分に低く出力トランジスタＰ４は導通している。
また、点Ｇも充分高い電位となりトランジスタＮ５を駆
動する。したがって、入力電圧が領域Ｅ３の範囲内であ
るときには、トランジスタＰ４，Ｎ５によって出力電圧
が定められる。
│ＶｔｈＰ│から電圧ＶＤＤの間にある領域Ｅ３では、
トランジスタＰ１１，Ｐ１２は遮断されている。このと
き、前記点Ｄの電圧は接地電圧ＧＮＤまで下がり、トラ
ンジスタＮ１４は遮断する。このとき、トランジスタＮ
１，Ｎ２は通常の差動増幅動作を行っており、点Ｃの電
圧は充分に低く出力トランジスタＰ４は導通している。
また、点Ｇも充分高い電位となりトランジスタＮ５を駆
動する。したがって、入力電圧が領域Ｅ３の範囲内であ
るときには、トランジスタＰ４，Ｎ５によって出力電圧
が定められる。
【０１２８】上述のように、入力電圧が電圧ＧＮＤ〜Ｖ
ＤＤの全領域において、常に少なくとも１つの出力端子
−ＧＮＤ間の電流経路と、少なくとも１つの出力端子−
ＶＤＤ間の電流経路が同時に存在することになり、入力
電圧が電圧ＧＮＤ〜ＶＤＤのいずれの電圧であっても動
作する構成とすることができ、入力ダイナミックレンジ
の拡大を図ることができる。
ＤＤの全領域において、常に少なくとも１つの出力端子
−ＧＮＤ間の電流経路と、少なくとも１つの出力端子−
ＶＤＤ間の電流経路が同時に存在することになり、入力
電圧が電圧ＧＮＤ〜ＶＤＤのいずれの電圧であっても動
作する構成とすることができ、入力ダイナミックレンジ
の拡大を図ることができる。
【０１２９】以上のように本発明の実施の第３の形態に
よれば、前述の第１の実施の形態の効果である低消費電
流化を実現しつつ、従来の駆動回路では動作しなかった
入力電圧においても正常に出力端子に接続される負荷を
駆動することができるエンハンスメント型の駆動回路を
構成することができる。したがって、駆動回路の構成と
して特別にデュプリージョン型のトランジスタを用いて
差動対を構成しなくても、広いダイナミックレンジを得
ることができる。また、駆動回路を製造する際に、通常
のロジック回路のＩＣ製造プロセスで製造しても広い入
力ダイナミックレンジを得ることができ、高性能・低コ
ストなデジタル／アナログ混在ＩＣを構成することがで
きる。
よれば、前述の第１の実施の形態の効果である低消費電
流化を実現しつつ、従来の駆動回路では動作しなかった
入力電圧においても正常に出力端子に接続される負荷を
駆動することができるエンハンスメント型の駆動回路を
構成することができる。したがって、駆動回路の構成と
して特別にデュプリージョン型のトランジスタを用いて
差動対を構成しなくても、広いダイナミックレンジを得
ることができる。また、駆動回路を製造する際に、通常
のロジック回路のＩＣ製造プロセスで製造しても広い入
力ダイナミックレンジを得ることができ、高性能・低コ
ストなデジタル／アナログ混在ＩＣを構成することがで
きる。
【０１３０】図９は、本発明の実施の第４の形態である
駆動回路１０１の回路図である。駆動回路１０１は、前
述の駆動回路７６と前述の駆動回路８１とを含んで構成
される。駆動回路１０１において、前述の駆動回路７
６，８１，９１と同一の構成要素には、同一の参照符を
付し説明を省略する。駆動回路１０１では、各駆動回路
７６，８１の出力が、それぞれ出力端子９６に与えら
れ、トランジスタＰ４，Ｎ１４がプッシュプル動作を行
うように構成されている。駆動回路１０１は、前述した
駆動回路９１に対して、追加の能動負荷としてトランジ
スタＰ５，Ｐ６；Ｎ１５，Ｎ１６を設けた構成となって
いる。
駆動回路１０１の回路図である。駆動回路１０１は、前
述の駆動回路７６と前述の駆動回路８１とを含んで構成
される。駆動回路１０１において、前述の駆動回路７
６，８１，９１と同一の構成要素には、同一の参照符を
付し説明を省略する。駆動回路１０１では、各駆動回路
７６，８１の出力が、それぞれ出力端子９６に与えら
れ、トランジスタＰ４，Ｎ１４がプッシュプル動作を行
うように構成されている。駆動回路１０１は、前述した
駆動回路９１に対して、追加の能動負荷としてトランジ
スタＰ５，Ｐ６；Ｎ１５，Ｎ１６を設けた構成となって
いる。
【０１３１】駆動回路１０１の動作としては、前述の駆
動回路９１と類似するので、説明を省略する。
動回路９１と類似するので、説明を省略する。
【０１３２】以下に駆動回路１０１における低消費電流
化について説明を行う。なお、駆動回路１０１におい
て、各トランジスタの大きさは前記駆動回路７６，８１
と同一の設計例を用いることとする。したがって、トラ
ンジスタＮ３を流れる電流Ｉ１３と、トランジスタＰ１
３を流れる電流Ｉ２３とはそれぞれ２．５μＡとなり、
トランジスタＮ４を流れる電流Ｉ１４と、トランジスタ
Ｐ１４を流れる電流Ｉ２４とはそれぞれ０．５μＡとな
る。トランジスタＰ１５からトランジスタＮ５に流れる
電流Ｉ１５は、５μＡとなるので、駆動回路１０１全体
の消費電流Ｉは、 Ｉ＝Ｉ１３＋Ｉ２３＋Ｉ１４＋Ｉ２４＋Ｉ１５＝１１μＡ …（25） となる。
化について説明を行う。なお、駆動回路１０１におい
て、各トランジスタの大きさは前記駆動回路７６，８１
と同一の設計例を用いることとする。したがって、トラ
ンジスタＮ３を流れる電流Ｉ１３と、トランジスタＰ１
３を流れる電流Ｉ２３とはそれぞれ２．５μＡとなり、
トランジスタＮ４を流れる電流Ｉ１４と、トランジスタ
Ｐ１４を流れる電流Ｉ２４とはそれぞれ０．５μＡとな
る。トランジスタＰ１５からトランジスタＮ５に流れる
電流Ｉ１５は、５μＡとなるので、駆動回路１０１全体
の消費電流Ｉは、 Ｉ＝Ｉ１３＋Ｉ２３＋Ｉ１４＋Ｉ２４＋Ｉ１５＝１１μＡ …（25） となる。
【０１３３】上述のように本発明の実施の第４の形態に
よれば、前述の第２の実施の形態の効果である低消費電
流化を実現しつつ、従来の駆動回路では動作しなかった
入力電圧においても正常に出力端子に接続される負荷を
駆動することができるエンハンスメント型の駆動回路を
構成することができる。また、能動負荷として設けられ
るトランジスタＰ５，Ｐ６；Ｎ１５，Ｎ１６によって、
外部から供給するバイアス電圧でバイアス電流を制御す
ることができ、トランジスタＰ４，Ｎ１４の駆動能力を
制御することができる。
よれば、前述の第２の実施の形態の効果である低消費電
流化を実現しつつ、従来の駆動回路では動作しなかった
入力電圧においても正常に出力端子に接続される負荷を
駆動することができるエンハンスメント型の駆動回路を
構成することができる。また、能動負荷として設けられ
るトランジスタＰ５，Ｐ６；Ｎ１５，Ｎ１６によって、
外部から供給するバイアス電圧でバイアス電流を制御す
ることができ、トランジスタＰ４，Ｎ１４の駆動能力を
制御することができる。
【０１３４】また、駆動回路の構成として特別にデュプ
リージョン型の入力トランジスタを用いなくても広いダ
イナミックレンジを得ることができ、駆動回路を製造す
る際に、通常のロジック回路のＩＣ製造プロセスで製造
しても広い入力ダイナミックレンジを得ることができ、
高性能・低コストなデジタル／アナログ混在ＩＣを構成
することができる。
リージョン型の入力トランジスタを用いなくても広いダ
イナミックレンジを得ることができ、駆動回路を製造す
る際に、通常のロジック回路のＩＣ製造プロセスで製造
しても広い入力ダイナミックレンジを得ることができ、
高性能・低コストなデジタル／アナログ混在ＩＣを構成
することができる。
【０１３５】図１０は、本発明の実施の第５の形態であ
る駆動回路１１１の回路図である。駆動回路１１１にお
いて、駆動回路５１と同一の構成要素には同一の参照符
を付して説明を省略する。駆動回路１１１は、差動増幅
回路１１２と、レベル変換回路５３と、出力バッファ５
４とを含んで構成される。レベル変換回路５３と出力バ
ッファ５４とは出力回路１１３を構成する。駆動回路１
１１の特徴は、非反転入力電圧ＶＩＡが与えられる入力
端子として２つの端子１１６，１１７が用意されている
ことである。
る駆動回路１１１の回路図である。駆動回路１１１にお
いて、駆動回路５１と同一の構成要素には同一の参照符
を付して説明を省略する。駆動回路１１１は、差動増幅
回路１１２と、レベル変換回路５３と、出力バッファ５
４とを含んで構成される。レベル変換回路５３と出力バ
ッファ５４とは出力回路１１３を構成する。駆動回路１
１１の特徴は、非反転入力電圧ＶＩＡが与えられる入力
端子として２つの端子１１６，１１７が用意されている
ことである。
【０１３６】差動増幅回路１１２は、差動増幅回路５２
と類似した構成であり、同一の構成要素には同一の参照
符を付して説明を省略する。差動増幅回路１１２では、
差動対の１つであるトランジスタＮ１と並列にトランジ
スタＮ６が設けられている。トランジスタＮ１のゲート
には、端子１１６を介して第１非反転入力電圧ＶＩＡ１
が与えられ、トランジスタＮ６のゲートには、端子１１
７を介して第２非反転入力電圧ＶＩＡ２が与えられる。
と類似した構成であり、同一の構成要素には同一の参照
符を付して説明を省略する。差動増幅回路１１２では、
差動対の１つであるトランジスタＮ１と並列にトランジ
スタＮ６が設けられている。トランジスタＮ１のゲート
には、端子１１６を介して第１非反転入力電圧ＶＩＡ１
が与えられ、トランジスタＮ６のゲートには、端子１１
７を介して第２非反転入力電圧ＶＩＡ２が与えられる。
【０１３７】トランジスタＮ６のドレインと能動負荷で
あるトランジスタＰ１のドレインとの間には、Ｎチャネ
ルトランジスタＮ７が介挿され、トランジスタＮ１のド
レインとトランジスタＰ１のドレインとの間にはＮチャ
ネルトランジスタＮ８が介挿される。第１スイッチング
素子であるトランジスタＮ８のゲートには、入力端子１
１８を介して第１切換信号が与えられ、第２スイッチン
グ素子であるトランジスタＮ７のゲートには、入力端子
１１９を介して第２切換信号が与えられる。第１および
第２切換信号によって、トランジスタＮ７，Ｎ８のいず
れか一方が導通する。トランジスタＮ８が導通した際に
はトランジスタＮ１，Ｎ２によって差動対が構成され、
トランジスタＮ７が導通した際にはトランジスタＮ６，
Ｎ２によって差動対が構成される。
あるトランジスタＰ１のドレインとの間には、Ｎチャネ
ルトランジスタＮ７が介挿され、トランジスタＮ１のド
レインとトランジスタＰ１のドレインとの間にはＮチャ
ネルトランジスタＮ８が介挿される。第１スイッチング
素子であるトランジスタＮ８のゲートには、入力端子１
１８を介して第１切換信号が与えられ、第２スイッチン
グ素子であるトランジスタＮ７のゲートには、入力端子
１１９を介して第２切換信号が与えられる。第１および
第２切換信号によって、トランジスタＮ７，Ｎ８のいず
れか一方が導通する。トランジスタＮ８が導通した際に
はトランジスタＮ１，Ｎ２によって差動対が構成され、
トランジスタＮ７が導通した際にはトランジスタＮ６，
Ｎ２によって差動対が構成される。
【０１３８】駆動回路１１１は、従来技術における駆動
回路３１と置換えて用いることができる。差動増幅回路
１１２は差動増幅回路３２に対応し、出力回路１１３は
出力回路３３に対応する。入力端子１１６には、コンデ
ンサ３５の一端が接続され、入力端子１１７にはコンデ
ンサ３４の一端が接続される。入力端子１１８には、第
１切換信号として制御信号Ｓ３が与えられ、入力端子１
１９には第２切換信号として制御信号Ｓ４が与えられ
る。駆動回路１１１は、前述の駆動回路３１と同様に前
記図２４に示すタイミングで出力を行う。
回路３１と置換えて用いることができる。差動増幅回路
１１２は差動増幅回路３２に対応し、出力回路１１３は
出力回路３３に対応する。入力端子１１６には、コンデ
ンサ３５の一端が接続され、入力端子１１７にはコンデ
ンサ３４の一端が接続される。入力端子１１８には、第
１切換信号として制御信号Ｓ３が与えられ、入力端子１
１９には第２切換信号として制御信号Ｓ４が与えられ
る。駆動回路１１１は、前述の駆動回路３１と同様に前
記図２４に示すタイミングで出力を行う。
【０１３９】図１１は、前述の第５の実施の形態の他の
構成例である駆動回路１２１の回路図である。駆動回路
１２１において、前述の駆動回路６８と同一の構成要素
には同一の参照符を付して説明を省略する。駆動回路１
２１は、差動増幅回路１２２とレベル変換回路７０と出
力バッファ７１とを含んで構成されている。また、レベ
ル変換回路７０と出力バッファ７１とは出力回路１２３
を構成する。
構成例である駆動回路１２１の回路図である。駆動回路
１２１において、前述の駆動回路６８と同一の構成要素
には同一の参照符を付して説明を省略する。駆動回路１
２１は、差動増幅回路１２２とレベル変換回路７０と出
力バッファ７１とを含んで構成されている。また、レベ
ル変換回路７０と出力バッファ７１とは出力回路１２３
を構成する。
【０１４０】差動増幅回路１２２は、前記差動増幅回路
１１２と同様に非反転入力電圧ＶＩＡが入力される端子
が２つ設けられている。前述の駆動回路５１と駆動回路
６８との関係と同様に駆動回路１１１と駆動回路１２１
とは、各トランジスタの導電型がＰ型とＮ型とで置換わ
り、かつ接地電位と電源電位とが置換わった構成となっ
ている。差動増幅回路１２２におけるＰチャネルトラン
ジスタＰ１６，Ｐ１７，Ｐ１８，Ｐ１９は、それぞれこ
の順番で差動増幅回路１１２におけるトランジスタＮ
６，Ｎ７，Ｎ８，Ｎ９に対応している。また、入力端子
１１６，１１７，１１８，１１９は、この順番でそれぞ
れ入力端子１２６，１２７，１２８，１２９に対応して
いる。
１１２と同様に非反転入力電圧ＶＩＡが入力される端子
が２つ設けられている。前述の駆動回路５１と駆動回路
６８との関係と同様に駆動回路１１１と駆動回路１２１
とは、各トランジスタの導電型がＰ型とＮ型とで置換わ
り、かつ接地電位と電源電位とが置換わった構成となっ
ている。差動増幅回路１２２におけるＰチャネルトラン
ジスタＰ１６，Ｐ１７，Ｐ１８，Ｐ１９は、それぞれこ
の順番で差動増幅回路１１２におけるトランジスタＮ
６，Ｎ７，Ｎ８，Ｎ９に対応している。また、入力端子
１１６，１１７，１１８，１１９は、この順番でそれぞ
れ入力端子１２６，１２７，１２８，１２９に対応して
いる。
【０１４１】以上のように本発明の実施の第５の形態で
ある駆動回路１１１，１２１では、前述の駆動回路５
１，６８と同様に平衡状態における駆動回路内で消費さ
れる電流の量を低減することができるとともに、トラン
ジスタＮ１，Ｎ６を交互に導通させることによって、た
とえば前述のコンデンサ３４，３５などでサンプリング
した電圧を減衰させることなく出力することができる。
また、駆動回路１１１，１２１は出力端子５９から出力
される電圧をトランジスタＮ２またはＰ１２のゲートに
与えるボルテージフォロア回路となっているので、動作
状態はほとんどの場合で平衡状態となっており、駆動回
路１１１，１２１の消費電流を効果的に低減することが
できる。
ある駆動回路１１１，１２１では、前述の駆動回路５
１，６８と同様に平衡状態における駆動回路内で消費さ
れる電流の量を低減することができるとともに、トラン
ジスタＮ１，Ｎ６を交互に導通させることによって、た
とえば前述のコンデンサ３４，３５などでサンプリング
した電圧を減衰させることなく出力することができる。
また、駆動回路１１１，１２１は出力端子５９から出力
される電圧をトランジスタＮ２またはＰ１２のゲートに
与えるボルテージフォロア回路となっているので、動作
状態はほとんどの場合で平衡状態となっており、駆動回
路１１１，１２１の消費電流を効果的に低減することが
できる。
【０１４２】図１２は、本発明の実施の第６の形態であ
る駆動回路１３１の回路図である。駆動回路１３１にお
いて、前述の駆動回路５１および駆動回路１１１と同一
の構成要素には同一の参照符を付して説明を省略する。
駆動回路１３１は、差動増幅回路１３２と、レベル変換
回路５３と、出力バッファ５４とを含んで構成される。
る駆動回路１３１の回路図である。駆動回路１３１にお
いて、前述の駆動回路５１および駆動回路１１１と同一
の構成要素には同一の参照符を付して説明を省略する。
駆動回路１３１は、差動増幅回路１３２と、レベル変換
回路５３と、出力バッファ５４とを含んで構成される。
【０１４３】駆動回路１３１の特徴は、差動増幅回路１
３２に、差動増幅回路１１２と同様に非反転入力端子１
１６，１１７が設けられていることと、差動増幅回路７
７と同様に電流量制御用の能動負荷としてトランジスタ
Ｐ５，Ｐ６がトランジスタＰ１，Ｐ２に並列に設けられ
ていることである。能動負荷としてトランジスタＰ５，
Ｐ６が設けられているので、トランジスタＮ７，Ｎ８の
各ドレインにはトランジスタＰ１とＰ５とによって供給
される電流が流れ込み、トランジスタＮ９のドレインに
はトランジスタＰ２とＰ６とによって供給される電流が
流れ込む。
３２に、差動増幅回路１１２と同様に非反転入力端子１
１６，１１７が設けられていることと、差動増幅回路７
７と同様に電流量制御用の能動負荷としてトランジスタ
Ｐ５，Ｐ６がトランジスタＰ１，Ｐ２に並列に設けられ
ていることである。能動負荷としてトランジスタＰ５，
Ｐ６が設けられているので、トランジスタＮ７，Ｎ８の
各ドレインにはトランジスタＰ１とＰ５とによって供給
される電流が流れ込み、トランジスタＮ９のドレインに
はトランジスタＰ２とＰ６とによって供給される電流が
流れ込む。
【０１４４】トランジスタＰ５，Ｐ６の各ゲートには、
第２バイアス入力端子１３３を介して予め定める一定の
電圧が印加される。駆動回路１３１は、前記駆動回路１
１１と同様に駆動回路３１と置換えて用いることができ
る。
第２バイアス入力端子１３３を介して予め定める一定の
電圧が印加される。駆動回路１３１は、前記駆動回路１
１１と同様に駆動回路３１と置換えて用いることができ
る。
【０１４５】図１３は、前述の第６の実施の形態の他の
構成例である駆動回路１４１の回路図である。駆動回路
１４１において、前述の駆動回路６８および駆動回路１
２１と同一の構成要素には同一の参照符を付して説明を
省略する。駆動回路１４１は、差動増幅回路１４２と、
レベル変換回路７０と、出力バッファ７１とを含んで構
成される。駆動回路１３１と駆動回路１４１とは、前述
の駆動回路５１と駆動回路６８との関係と同様に各トラ
ンジスタの導電型がＰ型とＮ型とで置換わり、かつ接地
電位と電源電位とが置換わった構成となっている。
構成例である駆動回路１４１の回路図である。駆動回路
１４１において、前述の駆動回路６８および駆動回路１
２１と同一の構成要素には同一の参照符を付して説明を
省略する。駆動回路１４１は、差動増幅回路１４２と、
レベル変換回路７０と、出力バッファ７１とを含んで構
成される。駆動回路１３１と駆動回路１４１とは、前述
の駆動回路５１と駆動回路６８との関係と同様に各トラ
ンジスタの導電型がＰ型とＮ型とで置換わり、かつ接地
電位と電源電位とが置換わった構成となっている。
【０１４６】能動負荷としてトランジスタＮ１５，Ｎ１
６がトランジスタＮ１１，Ｎ１２に並列に設けられてい
るので、トランジスタＰ１７，Ｐ１８の各ドレインに
は、トランジスタＮ１１，Ｎ１５によって供給される電
流が流れ込み、トランジスタＰ１９のドレインにはトラ
ンジスタＮ１２，Ｎ１６によって供給される電流が流れ
込む。トランジスタＮ１５，Ｎ１６のゲートには、第１
バイアス入力端子１４３を介して予め定める一定の電圧
が印加される。駆動回路１４１は、前記駆動回路１２１
と同様に駆動回路３１と置換えて用いることができる。
６がトランジスタＮ１１，Ｎ１２に並列に設けられてい
るので、トランジスタＰ１７，Ｐ１８の各ドレインに
は、トランジスタＮ１１，Ｎ１５によって供給される電
流が流れ込み、トランジスタＰ１９のドレインにはトラ
ンジスタＮ１２，Ｎ１６によって供給される電流が流れ
込む。トランジスタＮ１５，Ｎ１６のゲートには、第１
バイアス入力端子１４３を介して予め定める一定の電圧
が印加される。駆動回路１４１は、前記駆動回路１２１
と同様に駆動回路３１と置換えて用いることができる。
【０１４７】以上のように本発明の実施の第６の形態で
ある駆動回路１３１，１４１では、前述の駆動回路７
６，８１と同様に平衡状態における駆動回路内で消費さ
れる電流の量を低減することができるとともに、トラン
ジスタＮ１，Ｎ６を交互に導通させることによって、た
とえば前述のコンデンサ３４，３５などでサンプリング
した電圧を減衰させることなく出力することができる。
また、駆動回路１３１，１４１では、能動負荷に与える
バイアス電圧を制御することによって、出力バッファ５
４，７１のトランジスタＰ４，Ｎ１４の駆動能力を規定
することができ、駆動回路１３１，１４１に流れる電流
量を制御して消費される電流量をさらに低減させること
ができる。さらに、駆動回路１３１，１４１は、出力端
子５９から出力される電圧をトランジスタＮ２またはＰ
１２のゲートに与えるボルテージフォロア回路となって
いるので、動作状態はほとんどの場合で平衡状態となっ
ており、駆動回路１３１，１４１の消費電流を効果的に
低減することができる。
ある駆動回路１３１，１４１では、前述の駆動回路７
６，８１と同様に平衡状態における駆動回路内で消費さ
れる電流の量を低減することができるとともに、トラン
ジスタＮ１，Ｎ６を交互に導通させることによって、た
とえば前述のコンデンサ３４，３５などでサンプリング
した電圧を減衰させることなく出力することができる。
また、駆動回路１３１，１４１では、能動負荷に与える
バイアス電圧を制御することによって、出力バッファ５
４，７１のトランジスタＰ４，Ｎ１４の駆動能力を規定
することができ、駆動回路１３１，１４１に流れる電流
量を制御して消費される電流量をさらに低減させること
ができる。さらに、駆動回路１３１，１４１は、出力端
子５９から出力される電圧をトランジスタＮ２またはＰ
１２のゲートに与えるボルテージフォロア回路となって
いるので、動作状態はほとんどの場合で平衡状態となっ
ており、駆動回路１３１，１４１の消費電流を効果的に
低減することができる。
【０１４８】図１４は、本発明の実施の第７の形態であ
る駆動回路１５１およびその周辺の構成を示すブロック
図であり、図１５は駆動回路１５１の回路図である。駆
動回路１５１は、たとえばアクティブマトリクス方式の
液晶表示パネルを駆動する駆動回路として用いられる。
図１４に示す回路構成は、前述の図３に示すソースドラ
イバにおけるオペアンプＯｐおよびコンデンサＣＨに置
換えることができる。駆動回路１５１において、前述の
各駆動回路５１，６８，１１１，１２１と同一の構成要
素、および同一の機能を有する構成要素には同一の参照
符を付して説明を省略する。
る駆動回路１５１およびその周辺の構成を示すブロック
図であり、図１５は駆動回路１５１の回路図である。駆
動回路１５１は、たとえばアクティブマトリクス方式の
液晶表示パネルを駆動する駆動回路として用いられる。
図１４に示す回路構成は、前述の図３に示すソースドラ
イバにおけるオペアンプＯｐおよびコンデンサＣＨに置
換えることができる。駆動回路１５１において、前述の
各駆動回路５１，６８，１１１，１２１と同一の構成要
素、および同一の機能を有する構成要素には同一の参照
符を付して説明を省略する。
【０１４９】駆動回路１５１は、前述の駆動回路１１１
と駆動回路１２１とにおける各入力および出力端子を共
通に接続し、動作可能な入力電圧の範囲を広げたプッシ
ュプル動作を行うことができる構成となっている。駆動
回路１５１は、入力される電圧が接地電圧ＧＮＤから電
源電圧ＶＤＤまでの全電源領域にわたって動作すること
ができる。
と駆動回路１２１とにおける各入力および出力端子を共
通に接続し、動作可能な入力電圧の範囲を広げたプッシ
ュプル動作を行うことができる構成となっている。駆動
回路１５１は、入力される電圧が接地電圧ＧＮＤから電
源電圧ＶＤＤまでの全電源領域にわたって動作すること
ができる。
【０１５０】駆動回路１５１では、出力端子５９を共通
に接続し、第１非反転入力端子１１６，１２６、第２非
反転入力端子１１７，１２７、端子１１８，１２８、お
よび端子１１９，１２９をそれぞれ共通に接続してい
る。また、出力端子５９は、トランジスタＮ２，Ｐ１２
に接続される。出力が反転入力電圧として与えられるこ
とによって、駆動回路１５１はボルテージフォロア回路
として動作する。
に接続し、第１非反転入力端子１１６，１２６、第２非
反転入力端子１１７，１２７、端子１１８，１２８、お
よび端子１１９，１２９をそれぞれ共通に接続してい
る。また、出力端子５９は、トランジスタＮ２，Ｐ１２
に接続される。出力が反転入力電圧として与えられるこ
とによって、駆動回路１５１はボルテージフォロア回路
として動作する。
【０１５１】図１４において、コンデンサ１５３，１５
４は、それぞれアナログ信号Ｙの電圧を保持し、各コン
デンサ１５３，１５４の一方の端子はそれぞれアナログ
スイッチ１５５，１５６を介して入力信号線１５７に接
続され、他方の端子は共にグランドに接続されている。
４は、それぞれアナログ信号Ｙの電圧を保持し、各コン
デンサ１５３，１５４の一方の端子はそれぞれアナログ
スイッチ１５５，１５６を介して入力信号線１５７に接
続され、他方の端子は共にグランドに接続されている。
【０１５２】駆動回路１１１において、トランジスタＮ
７，Ｎ８は、入力端子１１６，１１７からトランジスタ
Ｎ１，Ｎ６のゲートに与えられる非反転入力電圧のう
ち、いずれを選択するかを制御するためのトランジスタ
である。トランジスタＮ７，Ｎ８は、制御信号Ｓ３とＳ
４とが各ゲートに入力され、制御信号Ｓ３，Ｓ４のそれ
ぞれの電圧レベルでトランジスタＮ７とＮ８とが交互に
導通することで、トランジスタＮ２と差動対を構成する
トランジスタがトランジスタＮ１とＮ６とで切換わる。
トランジスタＮ９は、カレントミラー回路の構成上、対
称の回路構成にする必要があるために挿入しているトラ
ンジスタで、ゲートに印加される電圧はハイレベルであ
る電源電圧ＶＤＤとなっており、常に導通状態になって
いる。
７，Ｎ８は、入力端子１１６，１１７からトランジスタ
Ｎ１，Ｎ６のゲートに与えられる非反転入力電圧のう
ち、いずれを選択するかを制御するためのトランジスタ
である。トランジスタＮ７，Ｎ８は、制御信号Ｓ３とＳ
４とが各ゲートに入力され、制御信号Ｓ３，Ｓ４のそれ
ぞれの電圧レベルでトランジスタＮ７とＮ８とが交互に
導通することで、トランジスタＮ２と差動対を構成する
トランジスタがトランジスタＮ１とＮ６とで切換わる。
トランジスタＮ９は、カレントミラー回路の構成上、対
称の回路構成にする必要があるために挿入しているトラ
ンジスタで、ゲートに印加される電圧はハイレベルであ
る電源電圧ＶＤＤとなっており、常に導通状態になって
いる。
【０１５３】また、駆動回路１２１におけるトランジス
タＰ１７，Ｐ１８，Ｐ１９は、前述のトランジスタＮ
７，Ｎ８，Ｎ９とそれぞれ対応する構成のトランジスタ
であり、制御信号Ｓ３，Ｓ４をそれぞれ反転した制御信
号Ｓ３ＢとＳ４Ｂとによって導通／遮断の態様が制御さ
れる。
タＰ１７，Ｐ１８，Ｐ１９は、前述のトランジスタＮ
７，Ｎ８，Ｎ９とそれぞれ対応する構成のトランジスタ
であり、制御信号Ｓ３，Ｓ４をそれぞれ反転した制御信
号Ｓ３ＢとＳ４Ｂとによって導通／遮断の態様が制御さ
れる。
【０１５４】駆動回路１５１は、従来技術における図２
４のタイミングチャートで示されるように、制御信号Ｓ
１とＳ２とに同期したタイミングで、コンデンサ１５３
と１５４とにデータサンプリングを行い、サンプリング
された電圧を制御信号Ｓ３とＳ４とによって交互に２つ
の駆動回路１１１，１２１から出力している。
４のタイミングチャートで示されるように、制御信号Ｓ
１とＳ２とに同期したタイミングで、コンデンサ１５３
と１５４とにデータサンプリングを行い、サンプリング
された電圧を制御信号Ｓ３とＳ４とによって交互に２つ
の駆動回路１１１，１２１から出力している。
【０１５５】制御信号Ｓ３によって、コンデンサ１５３
がホールドした電圧を出力している際には、コンデンサ
１５４に電圧がサンプル・ホールドされ、制御信号Ｓ４
によってコンデンサ１５４がホールドした電圧を出力し
ている際には、コンデンサ１５３の電圧がサンプル・ホ
ールドされるというように、交互にデータサンプリング
と出力との各動作を繰り返すように制御される。
がホールドした電圧を出力している際には、コンデンサ
１５４に電圧がサンプル・ホールドされ、制御信号Ｓ４
によってコンデンサ１５４がホールドした電圧を出力し
ている際には、コンデンサ１５３の電圧がサンプル・ホ
ールドされるというように、交互にデータサンプリング
と出力との各動作を繰り返すように制御される。
【０１５６】以上のように本発明の実施の第７の形態に
よれば、駆動回路１５１は前述の実施の第５の形態にお
ける駆動回路１１１，１２１の各入力端子および出力端
子を共通に接続し、トランジスタＰ４，Ｎ１４をプッシ
ュプル動作させているので、前述の駆動回路１１１，１
２１における効果を得ることができるとともに、動作可
能な入力電圧の範囲を接地電圧から電源電圧までの全電
源領域とすることができる。したがって、特別にデュプ
リージョン型のトランジスタを形成しなくても通常のロ
ジック回路のＩＣ製造プロセスにて広入力なダイナミッ
クレンジが得られ、アクティブマトリクス方式の液晶表
示パネルを駆動する高性能な駆動回路を実現することが
できる。
よれば、駆動回路１５１は前述の実施の第５の形態にお
ける駆動回路１１１，１２１の各入力端子および出力端
子を共通に接続し、トランジスタＰ４，Ｎ１４をプッシ
ュプル動作させているので、前述の駆動回路１１１，１
２１における効果を得ることができるとともに、動作可
能な入力電圧の範囲を接地電圧から電源電圧までの全電
源領域とすることができる。したがって、特別にデュプ
リージョン型のトランジスタを形成しなくても通常のロ
ジック回路のＩＣ製造プロセスにて広入力なダイナミッ
クレンジが得られ、アクティブマトリクス方式の液晶表
示パネルを駆動する高性能な駆動回路を実現することが
できる。
【０１５７】図１６は、本発明の実施の第８の形態であ
る駆動回路１７１の回路図である。駆動回路１７１は、
駆動回路１５１と同様に、たとえばアクティブマトリク
ス方式の液晶表示パネルを駆動する駆動回路として用い
られる。駆動回路１７１において、前述の各駆動回路７
６，８１，１３１，１４１，１５１と同一の構成要素、
および同一の機能を有する構成要素には同一の参照符を
付して説明を省略する。
る駆動回路１７１の回路図である。駆動回路１７１は、
駆動回路１５１と同様に、たとえばアクティブマトリク
ス方式の液晶表示パネルを駆動する駆動回路として用い
られる。駆動回路１７１において、前述の各駆動回路７
６，８１，１３１，１４１，１５１と同一の構成要素、
および同一の機能を有する構成要素には同一の参照符を
付して説明を省略する。
【０１５８】駆動回路１７１は、能動負荷としてトラン
ジスタＰ５，Ｐ６；Ｎ１５，Ｎ１６がそれぞれ設けられ
た駆動回路１３１と駆動回路１４１とにおける各入力お
よび出力端子を共通に接続し、動作可能な入力電圧の範
囲を広げたプッシュプル動作を行うことができる構成と
なっている。駆動回路１７１では、入力される電圧が接
地電圧ＧＮＤから電源電圧ＶＤＤまでの全電源領域にわ
たって動作することができる。
ジスタＰ５，Ｐ６；Ｎ１５，Ｎ１６がそれぞれ設けられ
た駆動回路１３１と駆動回路１４１とにおける各入力お
よび出力端子を共通に接続し、動作可能な入力電圧の範
囲を広げたプッシュプル動作を行うことができる構成と
なっている。駆動回路１７１では、入力される電圧が接
地電圧ＧＮＤから電源電圧ＶＤＤまでの全電源領域にわ
たって動作することができる。
【０１５９】駆動回路１７１では、出力端子５９を共通
に接続し、第１非反転入力端子１１６，１２６、第２非
反転入力端子１１７，１２７、端子１１８，１２８、お
よび端子１１９，１２９をそれぞれ共通に接続してい
る。また、第１バイアス入力端子１７２は、トランジス
タＮ３，Ｎ１５，Ｎ１６の各ゲートに接続され、第２バ
イアス入力端子１７３は、トランジスタＰ５，Ｐ６，Ｐ
１３の各ゲートに接続される。また、出力端子５９は、
トランジスタＮ２，Ｐ１２に接続される。出力が反転入
力電圧として与えられることによって、駆動回路１７１
はボルテージフォロア回路として動作する。
に接続し、第１非反転入力端子１１６，１２６、第２非
反転入力端子１１７，１２７、端子１１８，１２８、お
よび端子１１９，１２９をそれぞれ共通に接続してい
る。また、第１バイアス入力端子１７２は、トランジス
タＮ３，Ｎ１５，Ｎ１６の各ゲートに接続され、第２バ
イアス入力端子１７３は、トランジスタＰ５，Ｐ６，Ｐ
１３の各ゲートに接続される。また、出力端子５９は、
トランジスタＮ２，Ｐ１２に接続される。出力が反転入
力電圧として与えられることによって、駆動回路１７１
はボルテージフォロア回路として動作する。
【０１６０】以上のように本発明の実施の第８の形態に
よれば、駆動回路１７１は前述の実施の第６の形態にお
ける駆動回路１３１，１４１の各入力端子および出力端
子を共通に接続し、トランジスタＰ４，Ｎ１４をプッシ
ュプル動作させているので、従来回路では動作しなかっ
た入力電圧においても正常に出力を駆動することができ
るサンプル・ホールドを用いたアクティブマトリクス液
晶駆動回賂を実現することができる。したがって、特別
にデュプリージョン型のトランジスタを形成しなくても
通常のロジック回路のＩＣ製造プロセスにて広入力なダ
イナミックレンジが得られ、アクティブマトリクス方式
の液晶表示パネルを駆動する高性能な駆動回路を実現す
ることができる。
よれば、駆動回路１７１は前述の実施の第６の形態にお
ける駆動回路１３１，１４１の各入力端子および出力端
子を共通に接続し、トランジスタＰ４，Ｎ１４をプッシ
ュプル動作させているので、従来回路では動作しなかっ
た入力電圧においても正常に出力を駆動することができ
るサンプル・ホールドを用いたアクティブマトリクス液
晶駆動回賂を実現することができる。したがって、特別
にデュプリージョン型のトランジスタを形成しなくても
通常のロジック回路のＩＣ製造プロセスにて広入力なダ
イナミックレンジが得られ、アクティブマトリクス方式
の液晶表示パネルを駆動する高性能な駆動回路を実現す
ることができる。
【０１６１】
【発明の効果】本発明によれば、出力手段を流れる電流
は、差動増幅手段によって駆動される第３電界効果トラ
ンジスタのみでなく、電流量制御手段によって駆動され
る第４電界効果トランジスタによっても制御されるの
で、第１および第２入力信号の電圧レベルがほぼ等しい
平衡状態であるときには、出力手段を流れる電流を低減
することができる。また、第１および第２入力信号の差
が大きいときには、第４電界効果トランジスタに流れる
電流量が多くなり、駆動回路に接続される負荷に対する
駆動能力を向上させることができる。
は、差動増幅手段によって駆動される第３電界効果トラ
ンジスタのみでなく、電流量制御手段によって駆動され
る第４電界効果トランジスタによっても制御されるの
で、第１および第２入力信号の電圧レベルがほぼ等しい
平衡状態であるときには、出力手段を流れる電流を低減
することができる。また、第１および第２入力信号の差
が大きいときには、第４電界効果トランジスタに流れる
電流量が多くなり、駆動回路に接続される負荷に対する
駆動能力を向上させることができる。
【０１６２】また本発明によれば、第５および第６電界
効果トランジスタ、第６および第７電界効果トランジス
タ、ならびに第８および第４電界効果トランジスタがカ
レントミラー回路であるので、第４電界効果トランジス
タは第６電界効果トランジスタから第２電界効果トラン
ジスタへと供給される電流がゲートに与えられて駆動さ
れ、出力手段を流れる電流を第３電界効果トランジスタ
のみでなく第４電界効果トランジスタによっても制御す
ることができ、平衡状態における出力手段を流れる電流
を低減することができる。また、第１および第２入力信
号の差が大きいときには、第４電界効果トランジスタに
流れる電流量が多くなり、駆動回路に接続される負荷に
対する駆動能力を向上させることができる。
効果トランジスタ、第６および第７電界効果トランジス
タ、ならびに第８および第４電界効果トランジスタがカ
レントミラー回路であるので、第４電界効果トランジス
タは第６電界効果トランジスタから第２電界効果トラン
ジスタへと供給される電流がゲートに与えられて駆動さ
れ、出力手段を流れる電流を第３電界効果トランジスタ
のみでなく第４電界効果トランジスタによっても制御す
ることができ、平衡状態における出力手段を流れる電流
を低減することができる。また、第１および第２入力信
号の差が大きいときには、第４電界効果トランジスタに
流れる電流量が多くなり、駆動回路に接続される負荷に
対する駆動能力を向上させることができる。
【０１６３】さらに本発明によれば、第９および第１０
電界効果トランジスタのゲートに印加する電位を制御す
ることによって、第４電界効果トランジスタのゲートに
与えられる電流量が制御されるので、たとえば出力手段
を流れる電流量を低減させることができる。また、第１
および第２入力信号の差が大きいときには、第４電界効
果トランジスタに流れる電流量が多くなり、駆動回路に
接続される負荷に対する駆動能力を向上させることがで
きる。
電界効果トランジスタのゲートに印加する電位を制御す
ることによって、第４電界効果トランジスタのゲートに
与えられる電流量が制御されるので、たとえば出力手段
を流れる電流量を低減させることができる。また、第１
および第２入力信号の差が大きいときには、第４電界効
果トランジスタに流れる電流量が多くなり、駆動回路に
接続される負荷に対する駆動能力を向上させることがで
きる。
【０１６４】さらに本発明によれば、出力手段の出力を
第２入力信号として第２電界効果トランジスタのゲート
に与えてボルテージフォロア回路としているので、第１
と第２電界効果トランジスタとに与えられる信号の電圧
レベルが同電位となり、第１と第２電界効果トランジス
タとに与えられる第１および第２入力信号が急激に変化
することがない限り、駆動回路は平衡状態で動作するこ
ととなり、出力手段を流れる電流、すなわち駆動回路で
消費される電流を低減することができる。
第２入力信号として第２電界効果トランジスタのゲート
に与えてボルテージフォロア回路としているので、第１
と第２電界効果トランジスタとに与えられる信号の電圧
レベルが同電位となり、第１と第２電界効果トランジス
タとに与えられる第１および第２入力信号が急激に変化
することがない限り、駆動回路は平衡状態で動作するこ
ととなり、出力手段を流れる電流、すなわち駆動回路で
消費される電流を低減することができる。
【０１６５】本発明によれば、第１および第２入力信号
の電圧レベルが接地電位から電源電位までの間のどの様
な電圧レベルとなっても、電源電位から出力端子までと
出力端子から接地電位までとの電源電位から接地電位ま
で電流が流れる経路が少なくとも１つ存在することとな
り、第１および第２入力信号がどの様な電圧レベルとな
っても動作する駆動回路とすることができる。また、第
１および第２駆動回路は、差動増幅手段によって駆動さ
れる第３電界効果トランジスタのみでなく、電流量制御
手段によって駆動される第４電界効果トランジスタによ
っても出力手段を流れる電流量が制御されるので、第１
および第２入力信号の電圧レベルがほぼ等しい平衡状態
であるときには、出力手段を流れる電流を低減すること
ができる。また、第１および第２入力信号の差が大きい
ときには、第４電界効果トランジスタに流れる電流量が
多くなり、駆動回路に接続される負荷に対する駆動能力
を向上させることができる。
の電圧レベルが接地電位から電源電位までの間のどの様
な電圧レベルとなっても、電源電位から出力端子までと
出力端子から接地電位までとの電源電位から接地電位ま
で電流が流れる経路が少なくとも１つ存在することとな
り、第１および第２入力信号がどの様な電圧レベルとな
っても動作する駆動回路とすることができる。また、第
１および第２駆動回路は、差動増幅手段によって駆動さ
れる第３電界効果トランジスタのみでなく、電流量制御
手段によって駆動される第４電界効果トランジスタによ
っても出力手段を流れる電流量が制御されるので、第１
および第２入力信号の電圧レベルがほぼ等しい平衡状態
であるときには、出力手段を流れる電流を低減すること
ができる。また、第１および第２入力信号の差が大きい
ときには、第４電界効果トランジスタに流れる電流量が
多くなり、駆動回路に接続される負荷に対する駆動能力
を向上させることができる。
【０１６６】また本発明によれば、第１差動増幅手段の
第４電界効果トランジスタは、第１０電界効果トランジ
スタから第２電界効果トランジスタへと供給される電流
がゲートに与えられて駆動され、第２差動増幅手段の第
８電界効果トランジスタは、第１４電界効果トランジス
タから第２電界効果トランジスタへと供給される電流が
ゲートに与えられて駆動されるので、第１出力手段を流
れる電流は、第３電界効果トランジスタのみでなく第４
電界効果トランジスタによっても制御されることとな
り、また第２出力手段を流れる電流は第７電界効果トラ
ンジスタのみでなく第８電界効果トランジスタによって
も制御されることとなり、第１および第２入力信号の電
圧レベルがほぼ等しい平衡状態であるときには第１およ
び第２出力手段を流れる電流をそれぞれ低減することが
できる。また、第１および第２入力信号の差が大きいと
きには第４および第８電界効果トランジスタに流れる電
流量が多くなり、駆動回路に接続される負荷に対する駆
動能力を向上させることができる。
第４電界効果トランジスタは、第１０電界効果トランジ
スタから第２電界効果トランジスタへと供給される電流
がゲートに与えられて駆動され、第２差動増幅手段の第
８電界効果トランジスタは、第１４電界効果トランジス
タから第２電界効果トランジスタへと供給される電流が
ゲートに与えられて駆動されるので、第１出力手段を流
れる電流は、第３電界効果トランジスタのみでなく第４
電界効果トランジスタによっても制御されることとな
り、また第２出力手段を流れる電流は第７電界効果トラ
ンジスタのみでなく第８電界効果トランジスタによって
も制御されることとなり、第１および第２入力信号の電
圧レベルがほぼ等しい平衡状態であるときには第１およ
び第２出力手段を流れる電流をそれぞれ低減することが
できる。また、第１および第２入力信号の差が大きいと
きには第４および第８電界効果トランジスタに流れる電
流量が多くなり、駆動回路に接続される負荷に対する駆
動能力を向上させることができる。
【０１６７】さらに本発明によれば、第１出力手段の第
４電界効果トランジスタは、第１０および第１８電界効
果トランジスタから第２電界効果トランジスタに供給さ
れる電流量によって制御され、第２出力手段の第８電界
効果トランジスタは、第１４および第２０電界効果トラ
ンジスタから第６電界効果トランジスタに供給される電
流量によって制御されるので、第１７および第１８なら
びに第１９および第２０電界効果トランジスタのゲート
に印加する電位を制御することによって、第４および第
８電界効果トランジスタのゲートに与えられる電流量が
制御され、たとえば第１および第２出力手段を流れる電
流量を低減させることができる。
４電界効果トランジスタは、第１０および第１８電界効
果トランジスタから第２電界効果トランジスタに供給さ
れる電流量によって制御され、第２出力手段の第８電界
効果トランジスタは、第１４および第２０電界効果トラ
ンジスタから第６電界効果トランジスタに供給される電
流量によって制御されるので、第１７および第１８なら
びに第１９および第２０電界効果トランジスタのゲート
に印加する電位を制御することによって、第４および第
８電界効果トランジスタのゲートに与えられる電流量が
制御され、たとえば第１および第２出力手段を流れる電
流量を低減させることができる。
【０１６８】さらに本発明によれば、駆動回路の出力を
第２および第６電界効果トランジスタの各ゲートにそれ
ぞれ与えてボルテージフォロア回路としているので、第
１駆動回路の第１および第２電界効果トランジスタに与
えられる信号の電圧レベルが同電位となり、かつ第２駆
動回路の第５および第６電界効果トランジスタに与えら
れる信号の電圧レベルが同電位となり、第１および第２
入力信号が急激に変化することがない限り各駆動回路は
平衡状態で動作することとなり、出力手段を流れる電
流、すなわち駆動回路で消費される電流を低減すること
ができる。
第２および第６電界効果トランジスタの各ゲートにそれ
ぞれ与えてボルテージフォロア回路としているので、第
１駆動回路の第１および第２電界効果トランジスタに与
えられる信号の電圧レベルが同電位となり、かつ第２駆
動回路の第５および第６電界効果トランジスタに与えら
れる信号の電圧レベルが同電位となり、第１および第２
入力信号が急激に変化することがない限り各駆動回路は
平衡状態で動作することとなり、出力手段を流れる電
流、すなわち駆動回路で消費される電流を低減すること
ができる。
【０１６９】本発明によれば、駆動回路の差動増幅手段
は、第１および第２スイッチング手段の導通／遮断が制
御されることによって、差動対を構成する電界効果トラ
ンジスタの組合わせが変更され、第１および第２入力信
号または第２および第３入力信号によって第４電界効果
トランジスタが駆動される。出力手段には電流量制御手
段によって駆動される第５電界効果トランジスタが含ま
れ、第４電界効果トランジスタのドレインと第１電位と
の間に流れる電流を制御しているので、第１および第２
スイッチング素子の導通／遮断を制御することで第１お
よび第３の入力信号をそれぞれ切換えて差動増幅動作を
行い、かつ第１および第２入力信号または第２および第
３入力信号の電圧レベルがほぼ等しい平衡状態であると
きには、出力手段を流れる電流を低減することができ
る。また、第１および第２入力信号または第２および第
３入力信号の電圧レベルの差が大きいときには、第４電
界効果トランジスタに流れる電流量が多くなり、駆動回
路に接続される負荷に対する駆動能力を向上させること
ができる。
は、第１および第２スイッチング手段の導通／遮断が制
御されることによって、差動対を構成する電界効果トラ
ンジスタの組合わせが変更され、第１および第２入力信
号または第２および第３入力信号によって第４電界効果
トランジスタが駆動される。出力手段には電流量制御手
段によって駆動される第５電界効果トランジスタが含ま
れ、第４電界効果トランジスタのドレインと第１電位と
の間に流れる電流を制御しているので、第１および第２
スイッチング素子の導通／遮断を制御することで第１お
よび第３の入力信号をそれぞれ切換えて差動増幅動作を
行い、かつ第１および第２入力信号または第２および第
３入力信号の電圧レベルがほぼ等しい平衡状態であると
きには、出力手段を流れる電流を低減することができ
る。また、第１および第２入力信号または第２および第
３入力信号の電圧レベルの差が大きいときには、第４電
界効果トランジスタに流れる電流量が多くなり、駆動回
路に接続される負荷に対する駆動能力を向上させること
ができる。
【０１７０】また本発明によれば、第６および第７電界
効果トランジスタ、第７および第８電界効果トランジス
タ、ならびに第９および第５電界効果トランジスタがカ
レントミラー回路となっており、第５電界効果トランジ
スタは第２電界効果トランジスタへと供給される電流が
ゲートに与えられて駆動されるので、出力手段を流れる
電流を第４電界効果トランジスタのみでなく第５電界効
果トランジスタによっても制御することができ、平衡状
態における出力手段を流れる電流を低減することができ
る。また、第１および第２入力信号または第２および第
３入力信号の電圧レベルの差が大きいときには、第５電
界効果トランジスタに流れる電流量が多くなり駆動回路
に接続される負荷に対する駆動能力を向上させることが
できる。
効果トランジスタ、第７および第８電界効果トランジス
タ、ならびに第９および第５電界効果トランジスタがカ
レントミラー回路となっており、第５電界効果トランジ
スタは第２電界効果トランジスタへと供給される電流が
ゲートに与えられて駆動されるので、出力手段を流れる
電流を第４電界効果トランジスタのみでなく第５電界効
果トランジスタによっても制御することができ、平衡状
態における出力手段を流れる電流を低減することができ
る。また、第１および第２入力信号または第２および第
３入力信号の電圧レベルの差が大きいときには、第５電
界効果トランジスタに流れる電流量が多くなり駆動回路
に接続される負荷に対する駆動能力を向上させることが
できる。
【０１７１】さらに本発明によれば、第９および第１０
電界効果トランジスタのゲートに印加する電位を制御す
ることによって、第４電界効果トランジスタのゲートに
与えられる電流量が制御されるので、平衡状態における
出力手段を流れる電流量を低減させることができる。ま
た、第１および第２入力信号または第２および第３入力
信号の電圧レベルの差が大きいときには、第４電界効果
トランジスタに流れる電流量が多くなり、駆動回路に接
続される負荷に対する駆動能力を向上させることができ
る。
電界効果トランジスタのゲートに印加する電位を制御す
ることによって、第４電界効果トランジスタのゲートに
与えられる電流量が制御されるので、平衡状態における
出力手段を流れる電流量を低減させることができる。ま
た、第１および第２入力信号または第２および第３入力
信号の電圧レベルの差が大きいときには、第４電界効果
トランジスタに流れる電流量が多くなり、駆動回路に接
続される負荷に対する駆動能力を向上させることができ
る。
【０１７２】さらに本発明によれば、出力手段の出力を
第２入力信号として第２電界効果トランジスタのゲート
に与えてボルテージフォロア回路としているので、第１
および第２電界効果トランジスタに与えられる信号の電
圧レベルが同電位となり、第１および第２電界効果トラ
ンジスタに与えられる第１および第２入力信号または第
２および第３入力信号の電圧レベルが急激に変化するこ
とがない限り、駆動回路は平衡状態で動作することとな
り、出力手段を流れる電流、すなわち駆動回路で消費さ
れる電流を低減することができる。
第２入力信号として第２電界効果トランジスタのゲート
に与えてボルテージフォロア回路としているので、第１
および第２電界効果トランジスタに与えられる信号の電
圧レベルが同電位となり、第１および第２電界効果トラ
ンジスタに与えられる第１および第２入力信号または第
２および第３入力信号の電圧レベルが急激に変化するこ
とがない限り、駆動回路は平衡状態で動作することとな
り、出力手段を流れる電流、すなわち駆動回路で消費さ
れる電流を低減することができる。
【０１７３】本発明によれば、第１駆動回路と第２駆動
回路とに第１、第２および第３入力信号を共通に与え、
第１および第２出力手段の各電界効果トランジスタのド
レインを互いに接続し、接続点の電位を出力するので、
第１および第２入力信号または第２および第３入力信号
の電圧レベルが接地電位から電源電位までの間のどの様
な電圧レベルとなっても、電源電位から出力端子までと
出力端子から接地電位までとの電源電位から接地電位ま
で電流が流れる経路が少なくとも１つ存在することとな
り、第１および第２入力信号または第２および第３入力
信号の電圧レベルがどの様な電圧レベルとなっても動作
する駆動回路とすることができる。
回路とに第１、第２および第３入力信号を共通に与え、
第１および第２出力手段の各電界効果トランジスタのド
レインを互いに接続し、接続点の電位を出力するので、
第１および第２入力信号または第２および第３入力信号
の電圧レベルが接地電位から電源電位までの間のどの様
な電圧レベルとなっても、電源電位から出力端子までと
出力端子から接地電位までとの電源電位から接地電位ま
で電流が流れる経路が少なくとも１つ存在することとな
り、第１および第２入力信号または第２および第３入力
信号の電圧レベルがどの様な電圧レベルとなっても動作
する駆動回路とすることができる。
【０１７４】また本発明によれば、第１差動増幅手段で
は、第１１および第１２電界効果トランジスタ、第１２
および第１３電界効果トランジスタ、ならびに第１３お
よび第５電界効果トランジスタがカレントミラー回路と
なっているので、第５電界効果トランジスタは第１２電
界効果トランジスタから第２電界効果トランジスタへと
供給される電流がゲートに与えられて駆動され、第２差
動増幅手段では、第１５および第１６電界効果トランジ
スタ、第１６および第１７電界効果トランジスタ、なら
びに第１７および第１０電界効果トランジスタがカレン
トミラー回路となっているので、第１０電界効果トラン
ジスタは第１６電界効果トランジスタから第７電界効果
トランジスタへと供給される電流がゲートに与えられて
駆動されるので、第１出力手段を流れる電流は、第４電
界効果トランジスタのみでなく第５電界効果トランジス
タによっても制御されることとなり、また第２出力手段
を流れる電流は第９電界効果トランジスタのみでなく第
１０電界効果トランジスタによっても制御されることと
なり、第１および第２入力信号または第２および第３入
力信号の電圧レベルがほぼ等しい平衡状態であるときに
は第１および第２出力手段を流れる電流をそれぞれ低減
することができる。また、第１および第２入力信号また
は第２および第３入力信号の電圧レベルの差が大きいと
きには第５および第１０電界効果トランジスタに流れる
電流量が多くなり、駆動回路に接続される負荷に対する
駆動能力を向上させることができる。
は、第１１および第１２電界効果トランジスタ、第１２
および第１３電界効果トランジスタ、ならびに第１３お
よび第５電界効果トランジスタがカレントミラー回路と
なっているので、第５電界効果トランジスタは第１２電
界効果トランジスタから第２電界効果トランジスタへと
供給される電流がゲートに与えられて駆動され、第２差
動増幅手段では、第１５および第１６電界効果トランジ
スタ、第１６および第１７電界効果トランジスタ、なら
びに第１７および第１０電界効果トランジスタがカレン
トミラー回路となっているので、第１０電界効果トラン
ジスタは第１６電界効果トランジスタから第７電界効果
トランジスタへと供給される電流がゲートに与えられて
駆動されるので、第１出力手段を流れる電流は、第４電
界効果トランジスタのみでなく第５電界効果トランジス
タによっても制御されることとなり、また第２出力手段
を流れる電流は第９電界効果トランジスタのみでなく第
１０電界効果トランジスタによっても制御されることと
なり、第１および第２入力信号または第２および第３入
力信号の電圧レベルがほぼ等しい平衡状態であるときに
は第１および第２出力手段を流れる電流をそれぞれ低減
することができる。また、第１および第２入力信号また
は第２および第３入力信号の電圧レベルの差が大きいと
きには第５および第１０電界効果トランジスタに流れる
電流量が多くなり、駆動回路に接続される負荷に対する
駆動能力を向上させることができる。
【０１７５】さらに本発明によれば、第１出力手段の第
５電界効果トランジスタは、第１９および第２０電界効
果トランジスタから第２電界効果トランジスタに供給さ
れる電流量によって制御され、第２出力手段の第１０電
界効果トランジスタは、第２１および第２２電界効果ト
ランジスタから第７電界効果トランジスタに供給される
電流量によって制御されるので、第１９および第２０な
らびに第２１および第２２電界効果トランジスタのゲー
トに印加する電位を制御することによって、第５および
第１０電界効果トランジスタのゲートに与えられる電流
量が制御され、第１および第２出力手段を流れる電流量
を低減させることができる。
５電界効果トランジスタは、第１９および第２０電界効
果トランジスタから第２電界効果トランジスタに供給さ
れる電流量によって制御され、第２出力手段の第１０電
界効果トランジスタは、第２１および第２２電界効果ト
ランジスタから第７電界効果トランジスタに供給される
電流量によって制御されるので、第１９および第２０な
らびに第２１および第２２電界効果トランジスタのゲー
トに印加する電位を制御することによって、第５および
第１０電界効果トランジスタのゲートに与えられる電流
量が制御され、第１および第２出力手段を流れる電流量
を低減させることができる。
【０１７６】さらに本発明によれば、駆動回路の出力を
第２および第６電界効果トランジスタの各ゲートにそれ
ぞれ与えてボルテージフォロア回路としているので、第
１駆動回路の第１および第２電界効果トランジスタなら
びに第３および第２電界効果トランジスタのいずれか一
方のトランジスタの対に与えられる信号の電圧レベルが
同電位となり、かつ第２駆動回路の第６および第７電界
効果トランジスタならびに第８および第７電界効果トラ
ンジスタのいずれか一方のトランジスタの対に与えられ
る信号の電圧レベルが同電位となり、第１および第２入
力信号または第２および第３入力信号の電圧レベルが急
激に変化することがない限り各駆動回路は平衡状態で動
作することとなり、出力手段を流れる電流、すなわち駆
動回路で消費される電流を低減することができる。
第２および第６電界効果トランジスタの各ゲートにそれ
ぞれ与えてボルテージフォロア回路としているので、第
１駆動回路の第１および第２電界効果トランジスタなら
びに第３および第２電界効果トランジスタのいずれか一
方のトランジスタの対に与えられる信号の電圧レベルが
同電位となり、かつ第２駆動回路の第６および第７電界
効果トランジスタならびに第８および第７電界効果トラ
ンジスタのいずれか一方のトランジスタの対に与えられ
る信号の電圧レベルが同電位となり、第１および第２入
力信号または第２および第３入力信号の電圧レベルが急
激に変化することがない限り各駆動回路は平衡状態で動
作することとなり、出力手段を流れる電流、すなわち駆
動回路で消費される電流を低減することができる。
【図１】本発明の実施の第１の形態である駆動回路５１
の回路図である。
の回路図である。
【図２】液晶表示装置６０の構成を示すブロック図であ
る。
る。
【図３】ソースドライバ６１の構成を示すブロック図で
ある。
ある。
【図４】本発明の実施の第１の形態の他の構成例である
駆動回路６８の回路図である。
駆動回路６８の回路図である。
【図５】本発明の実施の第２の形態である駆動回路７６
の回路図である。
の回路図である。
【図６】本発明の実施の第２の形態の他の構成例である
駆動回路８１の回路図である。
駆動回路８１の回路図である。
【図７】本発明の実施の第３の形態である駆動回路９１
の回路図である。
の回路図である。
【図８】駆動回路９１の動作を説明するための図であ
る。
る。
【図９】本発明の実施の第４の形態である駆動回路１０
１の回路図である。
１の回路図である。
【図１０】本発明の実施の第５の形態である駆動回路１
１１の回路図である。
１１の回路図である。
【図１１】本発明の実施の第５の形態の他の構成例であ
る駆動回路１２１の回路図である。
る駆動回路１２１の回路図である。
【図１２】本発明の実施の第６の形態である駆動回路１
３１の回路図である。
３１の回路図である。
【図１３】本発明の実施の第６の形態の他の構成例であ
る駆動回路１４１の回路図である。
る駆動回路１４１の回路図である。
【図１４】本発明の実施の第７の形態である駆動回路１
５１およびその周辺の構成を示すブロック図である。
５１およびその周辺の構成を示すブロック図である。
【図１５】駆動回路１５１の回路図である。
【図１６】本発明の実施の第８の形態である駆動回路１
７１の回路図である。
７１の回路図である。
【図１７】第１の先行技術である駆動回路１の回路図で
ある。
ある。
【図１８】第２の先行技術である駆動回路１１の回路図
である。
である。
【図１９】第３の先行技術である駆動回路１６の回路図
である。
である。
【図２０】第４の先行技術である駆動回路２１の回路図
である。
である。
【図２１】駆動回路２１の動作を説明するための図であ
る。
る。
【図２２】第５の先行技術である駆動回路３１およびそ
の周辺の構成を示すブロック図である。
の周辺の構成を示すブロック図である。
【図２３】駆動回路３１に含まれる差動増幅回路３２の
回路図である。
回路図である。
【図２４】駆動回路３１の動作を示すタイミングチャー
トである。
トである。
５１，６８，７６，８１，９１，１０１，１１１，１２
１，１３１，１４１，１５１，１７１ 駆動回路 ５２，６９，７７，８２，１１２，１２２，１３２，１
４２ 差動増幅回路 ５３，７０ レベル変換回路 ５４，７１ 出力バッファ ５６，９２ 反転入力端子 ５７，９３ 非反転入力端子 ５８，９４，１４３ 第１バイアス入力端子 ５９，９６ 出力端子 ７２，７８，９５，１３３ 第２バイアス入力端子 １１６，１２６ 第１反転入力端子 １１７，１１９，１２７，１２９ 端子 １１８，１２８ 第２反転入力端子 Ｐ１，Ｐ２，Ｐ３，Ｐ４ Ｐチャネルトランジスタ Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５ Ｎチャネルトランジス
タ
１，１３１，１４１，１５１，１７１ 駆動回路 ５２，６９，７７，８２，１１２，１２２，１３２，１
４２ 差動増幅回路 ５３，７０ レベル変換回路 ５４，７１ 出力バッファ ５６，９２ 反転入力端子 ５７，９３ 非反転入力端子 ５８，９４，１４３ 第１バイアス入力端子 ５９，９６ 出力端子 ７２，７８，９５，１３３ 第２バイアス入力端子 １１６，１２６ 第１反転入力端子 １１７，１１９，１２７，１２９ 端子 １１８，１２８ 第２反転入力端子 Ｐ１，Ｐ２，Ｐ３，Ｐ４ Ｐチャネルトランジスタ Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５ Ｎチャネルトランジス
タ
Claims (16)
- 【請求項１】 ゲートに第１の入力信号が供給される一
方チャネル型の第１の電界効果トランジスタと、ゲート
に第２の入力信号が供給される一方チャネル型の第２の
電界効果トランジスタとを差動対とし、各ソースには予
め定める第１の電位がそれぞれ与えられ、各ドレインと
予め定める第２の電位との間には各トランジスタに電流
を供給する能動負荷が介在される差動増幅手段と、 前記第１電界効果トランジスタのドレインの電位がゲー
トに与えられ、前記第２電位がソースに与えられる他方
チャネル型の第３の電界効果トランジスタと、ソースに
前記第１電位が与えられ、ドレインが前記第３電界効果
トランジスタのドレインに接続される一方チャネル型の
第４の電界効果トランジスタとを含み、共通に接続され
たドレインの電位を出力する出力手段と、 前記能動負荷が前記第２電界効果トランジスタに供給す
る電流量に基づいて、前記出力手段の第４電界効果トラ
ンジスタを駆動する電流量制御手段とを含むことを特徴
とする駆動回路。 - 【請求項２】 前記能動負荷は、各ゲートが共通に接続
され、各ソースには前記第２電位が与えられる他方チャ
ネル型の第５および第６の電界効果トランジスタを含ん
で構成され、第５電界効果トランジスタのドレインは前
記第１電界効果トランジスタのドレインに接続され、第
６電界効果トランジスタのドレインは前記第２電界効果
トランジスタのドレインと前記共通に接続された各ゲー
トとに接続され、 前記電流量制御手段は、 前記第６電界効果トランジスタのゲートとドレインとに
ゲートが接続されることによってカレントミラー回路を
構成し、ソースに前記第２電位が与えられる他方チャネ
ル型の第７の電界効果トランジスタと、 前記第４電界効果トランジスタのゲートが、ゲートとド
レインとに接続されることによってカレントミラー回路
を構成し、前記第７電界効果トランジスタのドレインが
ドレインに接続され、ソースには前記第１電位が与えら
れる一方チャネル型の第８の電界効果トランジスタとを
含んで構成されることを特徴とする請求項１記載の駆動
回路。 - 【請求項３】 前記能動負荷は、 第５および第６電界効果トランジスタに対してそれぞれ
並列に設けられ、各ゲートに予め定める電位が与えられ
て導通状態となっている他方チャネル型の第９および第
１０の電界効果トランジスタを含むことを特徴とする請
求項２記載の駆動回路。 - 【請求項４】 前記出力手段の出力を、前記第２入力信
号として第２電界効果トランジスタのゲートに与えてボ
ルテージフォロア回路とすることを特徴とする請求項１
〜３のうちいずれか１つに記載の駆動回路。 - 【請求項５】 第１の駆動回路と第２の駆動回路とを備
える駆動回路であって、 第１の駆動回路は、 ゲートに第１の入力信号が供給されるＮチャネル型の第
１の電界効果トランジスタと、ゲートに第２の入力信号
が供給されるＮチャネル型の第２の電界効果トランジス
タとを差動対とし、各ソースには接地電位がそれぞれ与
えられ、各ドレインと予め定める電源電位との間には各
トランジスタに電流を供給する第１能動負荷が介在され
る第１差動増幅手段と、 前記第１電界効果トランジスタのドレインの電位がゲー
トに与えられ、前記電源電位がソースに与えられるＰチ
ャネル型の第３の電界効果トランジスタと、ソースに前
記接地電位が与えられ、ドレインが前記第３電界効果ト
ランジスタのドレインに接続されるＮチャネル型の第４
の電界効果トランジスタとを含む第１出力手段と、 前記第１能動負荷が前記第２電界効果トランジスタに供
給する電流量に基づいて、前記第１出力手段の第４電界
効果トランジスタを駆動する第１電流量制御手段とを含
み、 第２の駆動回路は、 ゲートに前記第１入力信号が供給されるＰチャネル型の
第５の電界効果トランジスタと、ゲートに前記第２入力
信号が供給されるＰチャネル型の第６の電界効果トラン
ジスタとを差動対とし、各ソースには前記電源電位がそ
れぞれ与えられ、各ドレインと前記接地電位との間には
各トランジスタに電流を供給する第２能動負荷が介在さ
れる第２差動増幅手段と、 前記第５電界効果トランジスタのドレインの電位がゲー
トに与えられ、前記接地電位がソースに与えられるＮチ
ャネル型の第７の電界効果トランジスタと、ソースに前
記電源電位が与えられ、ドレインが前記第７電界効果ト
ランジスタのドレインに接続されるＰチャネル型の第８
の電界効果トランジスタとを含む第２出力手段と、 前記第２能動負荷が前記第６電界効果トランジスタに供
給する電流量に基づいて、前記第２出力手段の第８電界
効果トランジスタを駆動する第２電流量制御手段とを含
み、 前記第１および第２出力手段の各電界効果トランジスタ
のドレインを互いに接続し、接続点の電位を出力するこ
とを特徴とする駆動回路。 - 【請求項６】 前記第１能動負荷は、 各ゲートが共通に接続され、各ソースには前記電源電位
が与えられるＰチャネル型の第９および第１０の電界効
果トランジスタを含んで構成され、 第９電界効果トランジスタのドレインは前記第１電界効
果トランジスタのドレインに接続され、第１０電界効果
トランジスタのドレインは前記第２電界効果トランジス
タのドレインと前記共通に接続された各ゲートとに接続
され、 前記第１電流量制御手段は、 前記第１０電界効果トランジスタのゲートとドレインと
にゲートが接続されることによってカレントミラー回路
を構成し、ソースに前記電源電位が与えられるＰチャネ
ル型の第１１の電界効果トランジスタと、 前記第４電界効果トランジスタのゲートが、ゲートとド
レインとに接続されることによってカレントミラー回路
を構成し、前記第１１電界効果トランジスタのドレイン
がドレインに接続され、ソースには前記接地電位が与え
られているＮチャネル型の第１２の電界効果トランジス
タとを含んで構成され、 前記第２能動負荷は、 各ゲートが共通に接続され、各ソースには前記接地電位
が与えられるＮチャネル型の第１３および第１４の電界
効果トランジスタを含んで構成され、 第１３電界効果トランジスタのドレインは前記第５電界
効果トランジスタのドレインに接続され、第１４電界効
果トランジスタのドレインは前記第６電界効果トランジ
スタのドレインと前記共通に接続された各ゲートとに接
続され、 前記第２電流量制御手段は、 前記第１４電界効果トランジスタのゲートとドレインと
にゲートが接続されることによってカレントミラー回路
を構成し、ソースに前記接地電位が与えられるＮチャネ
ル型の第１５の電界効果トランジスタと、 前記第８電界効果トランジスタのゲートが、ゲートとド
レインとに接続されることによってカレントミラー回路
を構成し、前記第１５電界効果トランジスタのドレイン
が、ドレインとゲートとに接続され、ソースには前記電
源電位が与えられるＰチャネル型の第１６の電界効果ト
ランジスタとを含んで構成されることを特徴とする請求
項５記載の駆動回路。 - 【請求項７】 前記第１能動負荷は、 第９および第１０電界効果トランジスタに対してそれぞ
れ並列に設けられ、各ゲートに予め定める電位が与えら
れて導通状態となっているＰチャネル型の第１７および
第１８の電界効果トランジスタを含み、 前記第２能動負荷は、 第１３および第１４電界効果トランジスタに対してそれ
ぞれ並列に設けられ、各ゲートに予め定める電位が与え
られて導通状態となっているＮチャネル型の第１９およ
び第２０の電界効果トランジスタを含むことを特徴とす
る請求項６記載の駆動回路。 - 【請求項８】 前記接続点の電位を、前記第２入力信号
として第２および第６電界効果トランジスタのゲートに
与えてボルテージフォロア回路とすることを特徴とする
請求項５〜７のうちいずれか１つに記載の駆動回路。 - 【請求項９】 ゲートに第１の入力信号が供給される一
方チャネル型の第１の電界効果トランジスタと、ゲート
に第２の入力信号が供給される一方チャネル型の第２の
電界効果トランジスタと、ゲートに第３の入力信号が供
給される一方チャネル型の第３の電界効果トランジスタ
とを含み、各ソースには予め定める第１の電位がそれぞ
れ与えられ、各ドレインと予め定める第２の電位との間
には各トランジスタに電流を供給する能動負荷が介在さ
れ、前記第１電界効果トランジスタと能動負荷との間に
は第１のスイッチング素子が介挿され、前記第３電界効
果トランジスタと能動負荷との間には第２のスイッチン
グ素子が介挿され、第１および第２スイッチング素子の
いずれか一方を導通することによって、第１および第２
トランジスタで差動対を構成するか、第２および第３ト
ランジスタで差動対を構成するかを切換える差動増幅手
段と、 前記第１および第３電界効果トランジスタのうちのいず
れか一方のドレインの電位がゲートに与えられ、第２電
位がソースに与えられる他方チャネル型の第４の電界効
果トランジスタと、ソースに第１電位が与えられ、ドレ
インが前記第４電界効果トランジスタのドレインに接続
される一方チャネル型の第５の電界効果トランジスタと
を含み、共通に接続されたドレインの電位を出力する出
力手段と、 前記能動負荷が前記第２電界効果トランジスタに供給す
る電流量に基づいて、前記出力手段の第５電界効果トラ
ンジスタを駆動する電流量制御手段とを含むことを特徴
とする駆動回路。 - 【請求項１０】 前記能動負荷は、各ゲートが共通に接
続され、各ソースには前記第２電位が与えられる他方チ
ャネル型の第６および第７の電界効果トランジスタを含
んで構成され、第６電界効果トランジスタのドレインは
前記第１および第２スイッチング素子に共通に接続さ
れ、第７電界効果トランジスタのドレインは前記第２電
界効果トランジスタのドレインと前記共通に接続された
各ゲートとに接続され、 前記電流量制御手段は、 前記第７電界効果トランジスタのゲートとドレインとに
ゲートが接続されることによってカレントミラー回路を
構成し、ソースに前記第２電位が与えられる他方チャネ
ル型の第８の電界効果トランジスタと、 前記第５電界効果トランジスタのゲートが、ゲートとド
レインとに接続されることによってカレントミラー回路
を構成し、前記第８電界効果トランジスタのドレインが
ドレインに接続され、ソースには前記第１電位が与えら
れる一方チャネル型の第９の電界効果トランジスタとを
含んで構成されることを特徴とする請求項９記載の駆動
回路。 - 【請求項１１】 前記能動負荷は、 第６および第７電界効果トランジスタに対してそれぞれ
並列に設けられ、各ゲートに予め定める電位が与えられ
て導通状態となっている他方チャネル型の第１０および
第１１の電界効果トランジスタを含むことを特徴とする
請求項１０記載の駆動回路。 - 【請求項１２】 前記出力手段の出力電位を、前記第２
入力信号として第２電界効果トランジスタのゲートに与
えてボルテージフォロア回路とすることを特徴とする請
求項９〜１１のうちいずれか１つに記載の駆動回路。 - 【請求項１３】 第１の駆動回路と第２の駆動回路とを
備える駆動回路であって、 第１の駆動回路は、 ゲートに第１の入力信号が供給されるＮチャネル型の第
１の電界効果トランジスタと、ゲートに第２の入力信号
が供給されるＮチャネル型の第２の電界効果トランジス
タと、ゲートに第３の入力信号が供給されるＮチャネル
型の第３の電界効果トランジスタとを含み、各ソースに
は予め定める接地電位がそれぞれ与えられ、各ドレイン
と予め定める電源電位との間には各トランジスタに電流
を供給する第１能動負荷が介在され、前記第１電界効果
トランジスタと第１能動負荷との間には第１のスイッチ
ング素子が介挿され、前記第３電界効果トランジスタと
第１能動負荷との間には第２のスイッチング素子が介挿
され、第１および第２スイッチング素子のいずれか一方
を導通することによって、第１および第２トランジスタ
で差動対を構成するか、第２および第３トランジスタで
差動対を構成するかを切換える第１差動増幅手段と、 前記第１および第３電界効果トランジスタのうちのいず
れか一方のドレインの電位がゲートに与えられ、前記電
源電位がソースに与えられるＰチャネル型の第４の電界
効果トランジスタと、ソースに前記接地電位が与えら
れ、ドレインが前記第４電界効果トランジスタのドレイ
ンに接続されるＮチャネル型の第５の電界効果トランジ
スタとを含む第１出力手段と、 前記第１能動負荷が前記第２電界効果トランジスタに供
給する電流量に基づいて、前記第１出力手段の第５電界
効果トランジスタを駆動する第１電流量制御手段とを含
み、 第２の駆動回路は、 ゲートに前記第１入力信号が供給されるＰチャネル型の
第６の電界効果トランジスタと、ゲートに前記第２入力
信号が供給されるＰチャネル型の第７の電界効果トラン
ジスタと、ゲートに前記第３入力信号が供給されるＰチ
ャネル型の第８の電界効果トランジスタとを含み、各ソ
ースには前記電源電位がそれぞれ与えられ、各ドレイン
と前記接地電位との間には各トランジスタに電流を供給
する第２能動負荷が介在され、前記第６電界効果トラン
ジスタと第２能動負荷との間には第３のスイッチング素
子が介挿され、前記第８電界効果トランジスタと第２能
動負荷との間には第４のスイッチング素子が介挿され、
第３および第４スイッチング素子のいずれか一方を導通
することによって、第６および第７トランジスタで差動
対を構成するか、第７および第８トランジスタで差動対
を構成するかを切換える第２差動増幅手段と、 前記第６および第８電界効果トランジスタのうちのいず
れか一方のドレインの電位がゲートに与えられ、前記接
地電位がソースに与えられるＮチャネル型の第９の電界
効果トランジスタと、ソースに前記電源電位が与えら
れ、ドレインが前記第９電界効果トランジスタのドレイ
ンに接続されるＰチャネル型の第１０の電界効果トラン
ジスタとを含む第２出力手段と、 前記第２能動負荷が前記第７電界効果トランジスタに供
給する電流量に基づいて、前記第２出力手段の第１０電
界効果トランジスタを駆動する第２電流量制御手段とを
含み、 前記第１および第２出力手段の各電界効果トランジスタ
のドレインを互いに接続し、接続点の電位を出力するこ
とを特徴とする駆動回路。 - 【請求項１４】 前記第１能動負荷は、 各ゲートが共通に接続され、各ソースには前記電源電位
が与えられるＰチャネル型の第１１および第１２の電界
効果トランジスタを含んで構成され、 第１１電界効果トランジスタのドレインは前記第１およ
び第２スイッチング素子に共通に接続され、第１２電界
効果トランジスタのドレインは前記第２電界効果トラン
ジスタのドレインと前記共通に接続された各ゲートとに
接続され、 前記第１電流量制御手段は、 前記第１２電界効果トランジスタのゲートとドレインと
にゲートが接続されることによってカレントミラー回路
を構成し、ソースに前記電源電位が与えられるＰチャネ
ル型の第１３の電界効果トランジスタと、 前記第５電界効果トランジスタのゲートが、ゲートとド
レインとに接続されることによってカレントミラー回路
を構成し、前記第１３電界効果トランジスタのドレイン
がドレインに接続され、ソースには前記接地電位が与え
られるＮチャネル型の第１４の電界効果トランジスタと
を含んで構成され、 前記第２能動負荷は、 各ゲートが共通に接続され、各ソースには前記接地電位
が与えられるＮチャネル型の第１５および第１６の電界
効果トランジスタを含んで構成され、 第１５電界効果トランジスタのドレインは前記第３およ
び第４スイッチング素子に共通に接続され、第１６電界
効果トランジスタのドレインは前記第７電界効果トラン
ジスタのドレインに接続され、 前記第２電流量制御手段は、 前記第１６電界効果トランジスタのゲートとドレインと
にゲートが接続されることによってカレントミラー回路
を構成し、ソースに前記接地電位が与えられるＮチャネ
ル型の第１７の電界効果トランジスタと、 前記第１０電界効果トランジスタのゲートが、ゲートと
ドレインとに接続されることによってカレントミラー回
路を構成し、前記第１７電界効果トランジスタのドレイ
ンがドレインに接続され、ソースには前記電源電位が与
えられるＰチャネル型の第１８の電界効果トランジスタ
とを含んで構成されることを特徴とする請求項１３記載
の駆動回路。 - 【請求項１５】 前記第１能動負荷は、 第１１および第１２電界効果トランジスタに対してそれ
ぞれ並列に設けられ、各ゲートに予め定める電位が与え
られて導通状態となっているＰチャネル型の第１９およ
び第２０の電界効果トランジスタを含み、 前記第２能動負荷は、 第１５および第１６電界効果トランジスタに対してそれ
ぞれ並列に設けられ、各ゲートに予め定める電位が与え
られて導通状態となっているＮチャネル型の第２１およ
び第２２の電界効果トランジスタを含むことを特徴とす
る請求項１４記載の駆動回路。 - 【請求項１６】 前記接続点の電位を、前記第２入力信
号として第２および第７電界効果トランジスタのゲート
に与えてボルテージフォロア回路とすることを特徴とす
る請求項１３〜１５のうちいずれか１つに記載の駆動回
路。
Priority Applications (3)
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ID=12140103
Family Applications (1)
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| JP8024507A Pending JPH09219636A (ja) | 1996-02-09 | 1996-02-09 | 駆動回路 |
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