JP4083909B2 - 固体撮像装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置に係り、特に１画素毎に画素信号の読出しが可能な読出し回路を備えたＣＭＯＳ型の固体イメージセンサ（ＣＭＯＳイメージセンサ）の信号保存ノードのリーク電流を抑制する回路および画素信号増幅用ソースホロワの電流消費を抑制する回路に関するもので、例えばビデオカメラ、電子スティールカメラなどに使用される。
【０００２】
【従来の技術】
図１６は、１画素毎に画素信号の読出しが可能な読出し回路を備えたＣＭＯＳ型の固体イメージセンサ（増幅型ＣＭＯＳイメージセンサ）の従来例１の等価回路を示している。
【０００３】
図１６において、セル領域（撮像領域）１には１ピクセル／１ユニット（１画素）の単位セル１３が二次元の行列状に配置されて形成されている。
【０００４】
各単位セル１３は、例えば４個のトランジスタと１個のフォトダイオードから構成される。即ち、アノード側に接地電位が与えられるフォトダイオード８と、フォトダイオード８のカソード側に一端側が接続されている読出しトランジスタ（シャッタゲートトランジスタ）１４と、読出しトランジスタ１４の他端側にゲートが接続されている増幅トランジスタ１５と、増幅トランジスタ１５の一端側に一端側が接続されている垂直選択トランジスタ１６と、増幅トランジスタ１５のゲートに一端側が接続されているリセットトランジスタ１７とを具備する。
【０００５】
そして、前記セル領域１には、同一行の単位セルの各読出しトランジスタ１４のゲートに共通に接続された読取り線４と、同一行の単位セルの各垂直選択トランジスタ１６のゲートに共通に接続された垂直選択線６と、同一行の単位セルの各リセットトランジスタ１７のゲートに共通に接続されたリセット線７と、同一列の単位セルの各増幅トランジスタ１５の他端側に共通に接続された垂直信号線１８-i（i=1 〜n ）と、同一列の単位セルの各リセットトランジスタ１７の他端側および各垂直選択トランジスタ１６の他端側に共通に接続された電源線９が形成されている。
【０００６】
さらに、セル領域１外には、前記垂直信号線１８-iの各一端側と接地ノードとの間にそれぞれ接続された複数の負荷トランジスタ１２と、前記垂直信号線１８-iの各他端側にそれぞれ対応してノイズキャンセラー回路２５-iを介して各一端側が接続された複数の水平選択トランジスタ２３-iと、この複数の水平選択トランジスタ２３-iの各他端側に共通に接続された水平信号線２６と、この水平信号線２６に接続された出力増幅回路２７と、上記水平信号線２６に接続された水平リセットトランジスタ２８と、前記セル領域１の各行の垂直選択線６に走査的に選択信号を供給して各行の垂直選択トランジスタ１６を走査的に駆動するための垂直シフトレジスタ２と、前記水平選択トランジスタ２３-iを走査的に駆動するための水平シフトレジスタ３と、各種のタイミング信号を発生するためのタイミング発生回路１０などが設けられている。
【０００７】
前記各ノイズキャンセラー回路２５-iは、例えば２個のトランジスタと２個のコンデンサから構成される。即ち、垂直信号線１８-iの他端側に一端側が接続されたサンプルホールド用のトランジスタ１９と、このサンプルホールド用のトランジスタ１９の他端側に一端側が接続された結合コンデンサ２０と、この結合コンデンサ２０の他端側と接地ノードとの間に接続された電荷蓄積用のコンデンサ２１と、前記コンデンサ２０・２１の接続ノードに接続された電位クランプ用のトランジスタ２２とにより構成されており、前記コンデンサ２０・２１の接続ノードに前記水平選択トランジスタ２３-iの一端側が接続されている。
【０００８】
なお、各水平選択トランジスタ２３-iは、半導体基板の表層部に選択的に形成されたＰウエルに形成された活性化領域（ＳＤＧ領域）を有するＮＭＯＳトランジスタからなる。なお、上記Ｐウエルは接地電位に接続される。
【０００９】
図１７は、図１６に示した固体イメージセンサの動作の一例を示すタイミング波形図である。
【００１０】
次に、図１７を参照しながら、図１６の固体イメージセンサの動作を説明する。
【００１１】
各フォトダイオード８の入射光が光電変換されて生じた信号電荷はフォトダイオード８内に蓄積される。
【００１２】
この信号電荷を読出す動作の前に、まず、増幅トランジスタ１５のゲート電位をリセットするために、リセット線７に“Ｈ”レベルのリセット信号が一定期間与えられてリセットトランジスタ１７が一定期間オン状態になり、増幅トランジスタ１５のゲート電位が所望の電位にリセットされる。
【００１３】
これと同時に、垂直シフトレジスタ２により走査的に選択される垂直選択線 （アドレス線）６に“Ｈ”レベルの選択信号が与えられると、この垂直選択線６から選択信号が与えられた垂直選択トランジスタ１６がオン状態に制御され、この垂直選択トランジスタ１６を介して増幅トランジスタ１５に電源線９の電圧が供給される。これにより、ソースホロワ接続されている増幅トランジスタ１５は、ゲート電位に応じた電位を対応する垂直信号線１８-iに出力する。
【００１４】
しかし、前記したようにリセットされた増幅トランジスタ１５のゲート電位にはばらつきが存在し、そのドレイン側の垂直信号線１８-iのリセット電位にもばらつきが現われる。
【００１５】
そこで、各垂直信号線１８-iのリセット電位のばらつきをリセットするために、前記リセットトランジスタ１７に続いてサンプルホールド用のトランジスタ１９がオン状態に制御され、垂直信号線１８-iのリセット電位がコンデンサ２０を介してコンデンサ２１に伝達される。この後、電位クランプ用のトランジスタ２２が一定期間オン状態に制御され、コンデンサ２０・２１の接続ノードの電圧が一様に固定される。
【００１６】
次に、所定行の読取り線４が選択されて（“Ｈ”レベルの読取り信号が与えられて）読出しトランジスタ１４がオンになると、フォトダイオード８の蓄積電荷が上記読出しトランジスタ１４を介して増幅トランジスタ１５のゲートに転送され、このゲート電位を変化させる。増幅トランジスタ１５は、ゲート電位の変化量に応じた電圧信号を対応する垂直信号線１８-iに出力する。
【００１７】
結果として、リセット後における読出し動作に伴う垂直信号線１８-iの電圧信号の変化分がコンデンサ２０を介してコンデンサ２１に伝達されたことになるので、セル領域１に起因する各垂直信号線１８-iのリセット電位のばらつきなどのノイズキャンセラー回路２５-iより前段側に混入したノイズは除去される。
【００１８】
上記したような一連のノイズ除去動作が終了した後、サンプルホールド用のトランジスタ１９がオフ状態に制御され、さらに垂直選択トランジスタ１６がオフ状態に制御されて単位セル１３が非選択状態にされることにより、セル領域１と各ノイズキャンセラー回路２５-iとが電気的に分離される。
【００１９】
そして、水平リセットトランジスタ２８がオン状態に制御されて水平信号線２６の電位がリセットされた後、水平選択トランジスタ２３-iが順次オン状態に制御され、コンデンサ２０・２１の接続ノード（信号保存ノードＳＮ）の電圧が順次読出され、出力増幅回路２７により増幅されて出力する。
【００２０】
なお、前記したような一連のノイズ除去動作は、１水平線毎の読出し動作に際して行われる。
【００２１】
ところで、従来は、前記したような一連のノイズ除去動作が終了した後、垂直選択線６を“Ｌ”レベルに戻して垂直選択トランジスタ１６をオフ状態に制御している。これにより、垂直信号線１８-iの電圧は負荷トランジスタ１２を通じて接地電位まで低下してしまう。
【００２２】
この時、ノイズキャンセラー回路２５-iにおいて、サンプルホールド用のトランジスタ１９は垂直信号線１８-i側の一端側が基板（例えばＰウエル）と同じ電圧にバイアスされるので、そのリーク電流が無視できない程度に発生し、このリーク電流により前記信号保存ノードＳＮの電圧が変化してしまう。
【００２３】
この場合、各サンプルホールド用のトランジスタ１９のリーク電流のばらつきがあり、このリーク電流に応じて前記信号保存ノードＳＮの電圧が変化する度合いにばらつきが発生する。
【００２４】
したがって、この後、水平選択トランジスタ２３-iが順次オン状態に制御されて各水平選択トランジスタ２３-iから信号が読出される時、各信号の直流電位がばらついているので、このばらつきに起因して、イメージセンサの出力信号を画像表示装置の画面に表示した場合に縦筋などの画像ノイズが発生する。
【００２５】
また、従来は、ノイズキャンセラー回路２５-iにおいて、信号保存ノードＳＮの電位をクランプする時にクランプ用トランジスタ２２により接地電位にクランプしており、信号保存ノードＳＮに連なるクランプ用トランジスタ２２や水平選択トランジスタ２３-iもそれぞれの一端側が基板（本例ではＰウエル）と同じ電圧にバイアスされるので、そのリーク電流が無視できない程度に発生する。
【００２６】
これにより、水平選択トランジスタ２３-iが順次オン状態に制御される過程で、早い時期に選択された水平選択トランジスタ２３-iから読出される信号の直流電位に対して遅い時期に選択された水平選択トランジスタ２３-iから読出される信号の直流電位が変化する（例えば次第に低くなる）現象が生じるようになり、前記したような縦筋などの画像ノイズが発生する原因になる。
【００２７】
図１８は、増幅型ＣＭＯＳイメージセンサの従来例２の等価回路を示している。
【００２８】
図１８において、セル領域（撮像領域）１には、図１６中に示した単位セル１３と同様に、垂直選択トランジスタ（行選択トランジスタ）Ｔａ、増幅トランジスタＴｂ、リセットトランジスタＴｃ、読出しトランジスタＴｄと、フォトダイオードＰＤから構成される１ピクセル／１ユニットの単位セル１３が二次元の行列状に配置されて形成されている。
【００２９】
前記セル領域１には、図１６中に示したと同様に、読取り線４と、垂直選択線６と、リセット線７と、垂直信号線VLINと、電源線９が形成されている。
【００３０】
セル領域１の一端側の外部には、図１６中に示したと同様に、前記垂直信号線VLINの各一端側と接地ノードとの間にそれぞれ接続された複数の負荷トランジスタＴＬが水平方向に配置されている。
【００３１】
また、セル領域１の他端側の外部には、図１６中に示したノイズキャンセラー回路２５-iと同様に、サンプルホールド用のトランジスタＴSHと、電位クランプ用のトランジスタTCLP、結合コンデンサＣｃ、電荷蓄積用のコンデンサＣｔからなるノイズキャンセラー回路２５が水平方向に配置されている。そして、上記コンデンサＣｃ、コンデンサＣｔの接続ノードに各一端が接続された水平選択トランジスタＴＨが水平方向に配置されている。
【００３２】
上記水平選択トランジスタＴＨの各他端に共通に水平信号線HLINが接続されており、この水平信号線HLINには水平リセットトランジスタ（図示せず）および出力増幅回路（図示せず）が接続されている。
【００３３】
さらに、セル領域１の外部には、各行の垂直選択トランジスタＴａを走査的に選択制御するための垂直シフトレジスタ２、前記水平選択トランジスタＴＨを走査的に駆動するための水平シフトレジスタ３、前記ノイズキャンセラー回路２５などに供給するための各種のタイミング信号を発生するタイミング発生回路１０と、前記ノイズキャンセラー回路２５の電位クランプ用のトランジスタTCLPの一端などに所定のバイアス電位を発生するためのバイアス発生回路１１と、上記垂直シフトレジスタ２の出力パルスにより制御されてセル領域１の各行を走査的に駆動するためのパルスセレクタ２ａとがそれぞれ配置されている。
【００３４】
図１８において、単位セル１３の増幅トランジスタＴｂと、これに垂直信号線VLINを介して接続されている負荷トランジスタＴＬとは、ソースホロワ回路を形成している。
【００３５】
図１８に示した固体イメージセンサの動作は、図１７を参照しながら説明した図１６の固体イメージセンサの動作と比べて、基本的にはほぼ同様であるが、動作タイミングが若干異なる。
【００３６】
図１９は、図１８に示した固体イメージセンサの動作の一例を示すタイミング波形図である。
【００３７】
即ち、各フォトダイオードＰＤの入射光が光電変換されて生じた信号電荷はフォトダイオードＰＤ内に蓄積される。
【００３８】
水平帰線期間において、ある一行分の単位セル１３からフォトダイオードＰＤの信号電荷を読出す際、まず、各垂直信号線VLINを選択するために、選択対象行の垂直選択線６の信号（φADRES パルス）をオンにすることにより一行分の行選択トランジスタＴａをオンにする。
【００３９】
これにより、前記一行分の単位セル１３において、行選択トランジスタＴａを介して電源電位ＶDDが供給される増幅トランジスタＴｂと負荷トランジスタＴＬからなるソースホロワ回路を動作させる。
【００４０】
次に、前記一行分の単位セルにおいて、リセット線７の信号（φRESET パルス）をオンにし、増幅トランジスタＴｂのゲート電圧を基準電圧にリセットすることにより、垂直信号線VLINに基準電圧を出力する。
【００４１】
この場合、予め（例えば前記φADRES パルスのオンと同時に）ノイズキャンセラー回路２５におけるサンプルホールド用トランジスタＴSHの駆動信号（φSHパルス）をオンにしておき、前記垂直信号線VLINに基準電圧が出力された後に電位クランプ用のトランジスタTCLPの駆動信号（φCLP パルス）を一定時間オンにすることにより、ノイズキャンセラー回路２５に基準電圧が設定される。
【００４２】
次に、前記φRESET パルスをオフした後、読取り線４の信号（φREADパルス）をオンすることにより、読出しトランジスタＴｄをオンにし、フォトダイオードＰＤの蓄積電荷を増幅トランジスタＴｂのゲートに読出し、信号電圧を垂直信号線VLINおよび出力ノイズキャンセラー回路２５に出力する。
【００４３】
この後、ノイズキャンセラー回路２５におけるφSHパルスをオフすることにより、前記したように読出された基準電圧と信号電圧の差分に相当する信号成分（ノイズが除去された信号電圧）を電荷蓄積用のコンデンサＣｔに有効水平走査期間中も蓄積することができる。
【００４４】
そして、前記したようにコンデンサＣｔに蓄積した信号電圧は、セル領域１と各ノイズキャンセラー回路２５とが電気的に分離された後の有効走査期間に、φADRES パルスをオフにすることにより垂直選択トランジスタＴａがオフ状態に制御されて単位セル１３を非選択状態にしたうえで、水平選択トランジスタＴＨの駆動信号（φH パルス）を順次オンにすることにより、水平選択トランジスタＴＨが順次オンになり、水平信号線HLINに出力する。
【００４５】
しかし、上記動作において、垂直信号線VLINの電圧VVLIN は、水平帰線期間にはソースホロワ回路の動作電圧Ｖｍ（約１．５Ｖ）になるが、有効水平走査期間には０Ｖになるので、有効水平走査期間にサンプルホールド用トランジスタＴSHにリーク電流が発生してノイズキャンセラー回路２５のコンデンサにリーク電流が注入する。このリーク電流は、垂直ライン毎で異なるので縦筋等の画像ノイズが発生する。
【００４６】
【発明が解決しようとする課題】
上記したように従来のＣＭＯＳイメージセンサは、１水平線毎の読出し動作に際してノイズキャンセラー回路による一連のノイズ除去動作が終了した後における電流リークによる信号保存ノードの電圧変化に起因して、イメージセンサの出力信号の表示画面に縦筋などの画像ノイズが発生する原因となるという問題があった。
【００４７】
本発明は上記の問題点を解決すべくなされたもので、１水平線毎の読出し動作に際してノイズキャンセラー回路による一連のノイズ除去動作が終了した後における電流リークを抑制でき、イメージセンサの出力信号の表示画面に発生する縦筋などの画像ノイズを抑制し得る固体撮像装置を提供することを目的とする。
【００４８】
【課題を解決するための手段】
第１の発明の固体撮像装置は、光電変換素子を含む単位セルの複数個が半導体基板上に二次元の行列状に配置されて形成された撮像領域と、前記撮像領域における同一行の単位セルを選択するための垂直選択線を選択駆動するための垂直駆動回路と、前記垂直駆動回路により選択された同一行の単位セルからそれぞれ信号が読出される複数の垂直信号線と、前記複数の垂直信号線の各一端側にそれぞれ接続された複数の負荷トランジスタと、前記複数の垂直信号線の各他端側にドレイン・ソースの一方が接続されたスイッチ用のトランジスタを有し、各垂直信号線に読出された信号をそれぞれ保存するノイズキャンセラー回路としての複数の信号保存領域と、前記複数の信号保存領域にそれぞれ保存された信号を順次選択して読出すための複数の水平選択トランジスタと、前記複数の水平選択トランジスタにより順次選択されて読出された信号が転送される水平信号線と、少なくとも前記信号保存領域から信号を順次読出す期間中は、前記スイッチ用のトランジスタのドレイン・ソースの一方が基板領域に対して逆バイアス状態になるように設定するバイアス制御手段とを具備することを特徴とする。
【００４９】
第２の発明の固体撮像装置は、第１の発明の固体撮像装置において、バイアス制御手段は、１水平線毎の読出し動作に際して選択される前記垂直選択線の駆動信号を、少なくとも前記複数の信号保存領域にそれぞれ保存された信号を複数の水平選択トランジスタにより順次選択して読出す期間は活性状態に制御することを特徴とする。
【００５０】
第３の発明の固体撮像装置は、光電変換した電荷を生成する光電変換手段、生成した電荷を読出す読出し手段、読出された電荷を増幅する増幅手段、前記読出された電荷をリセットするためのリセット手段および前記増幅手段の出力信号を垂直信号線に出力させるための行選択手段を有する単位セルが半導体基板上に二次元の行列状に配置された撮像領域と、前記垂直信号線の一端側に接続された負荷トランジスタと、前記複数の垂直信号線の各他端側にドレイン・ソースの一方が接続されたスイッチ用のトランジスタを有し、各垂直信号線に読出された信号をそれぞれ保存するノイズキャンセラー回路としての複数の信号保存領域と、前記負荷トランジスタをオン・オフ制御する負荷トランジスタオン・オフ制御手段とを具備し、前記負荷トランジスタオン・オフ制御手段により前記負荷トランジスタがカットオフした後には前記垂直信号線にバイアス電圧が印加されることを特徴とする固体撮像装置。
【００５１】
第４の発明の固体撮像装置は、第３の発明の固体撮像装置において、前記負荷トランジスタオン・オフ制御手段により前記負荷トランジスタをカットオフした時に前記垂直信号線に所定のバイアス電圧を印加するためのバイアス印加手段を具備することを特徴とする。
【００５２】
第５の発明の固体撮像装置は、光電変換した電荷を生成する光電変換手段、生成した電荷を読出す読出し手段、読出された電荷を増幅する増幅手段、前記読出された電荷をリセットするためのリセット手段および前記増幅手段の出力信号を垂直信号線に出力させるための行選択手段を有する単位セルが半導体基板上に二次元の行列状に配置された撮像領域と、前記垂直信号線の一端側に接続された負荷トランジスタと、前記複数の垂直信号線の各他端側にドレイン・ソースの一方が接続されたスイッチ用のトランジスタを有し、各垂直信号線に読出された信号をそれぞれ保存するノイズキャンセラー回路としての複数の信号保存領域と、前記行選択手段がオフ状態にある時に前記負荷トランジスタをカットオフさせる負荷トランジスタオン・オフ制御手段と、前記負荷トランジスタオン・オフ制御手段により前記負荷トランジスタをカットオフした後に前記垂直信号線が所定の電圧以下になると自動的に垂直信号線にバイアスを印加するバイアス印加手段とを具備することを特徴とする。
【００５３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００５４】
第１の発明に係る増幅型ＣＭＯＳイメージセンサは、従来例の増幅型ＣＭＯＳイメージセンサと比べて、大部分は同様であるが、１水平線毎の読出し動作に際してノイズキャンセラー回路２５-iによる一連のノイズ除去動作が終了した後における垂直信号線１８-iの電位が接地電位に低下しないような工夫がなされている。
【００５５】
＜第１実施例＞
図１は、第１実施例の増幅型ＣＭＯＳイメージセンサの等価回路を示している。
【００５６】
図１のＣＭＯＳイメージセンサは、図１６を参照して前述した従来例１のＣＭＯＳイメージセンサと比べて、水平帰線期間における１水平線毎の読出し動作に際してノイズキャンセラー回路２５-iによる一連のノイズ除去動作が終了した後における垂直選択トランジスタ１６の駆動方法が変更されており、その他は同じであるので図１６中と同一符号を付している。
【００５７】
即ち、図１において、セル領域（撮像領域）１には、フォトダイオード（光電変換素子）８、読出しトランジスタ（読出し手段）１４、増幅トランジスタ（増幅手段）１５、垂直選択トランジスタ（行選択手段）１６、リセットトランジスタ（リセット手段）１７から構成される単位セル１３が二次元の行列状に配置され、さらに、読取り線４、垂直選択線６、リセット線７、垂直信号線１８-i（i=1 〜n ）、電源線９が形成されている。
【００５８】
さらに、セル領域１外には、複数の負荷トランジスタ１２、ノイズキャンセラー回路（信号保存領域）２５-i、水平選択トランジスタ２３-i、水平信号線２６、出力増幅回路２７、水平リセットトランジスタ２８、垂直シフトレジスタ２、水平シフトレジスタ３、タイミング発生回路１０などが設けられている。
【００５９】
前記ノイズキャンセラー回路２５-iは、サンプルホールド用のトランジスタ１９、結合コンデンサ２０、電荷蓄積用のコンデンサ２１、電位クランプ用のトランジスタ２２により構成されており、前記コンデンサ２０・２１の接続ノードに前記水平選択トランジスタ２３-iの一端側が接続されている。
【００６０】
さらに、図示していないが、前記垂直シフトレジスタ２の出力と前記タイミング発生回路１０の出力とを用いて、例えば図２に示すように駆動パルスを生成し、前記読取り線４、垂直選択線６、リセット線７、負荷トランジスタ１２、サンプルホールド用のトランジスタ１９、電位クランプ用のトランジスタ２２に供給するための駆動回路が設けられている。
【００６１】
図２は、図１のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図である。
【００６２】
図１のＣＭＯＳイメージセンサの動作は、従来例１の図１６のＣＭＯＳイメージセンサの動作（図１７参照）と比べて、水平帰線期間における１水平線毎の読出し動作に際して選択される垂直選択線６の駆動信号が、一連のノイズ除去動作の前後を通じて、少なくとも各ノイズキャンセラー回路２５-iの信号保存ノードＳＮにそれぞれ保存された信号を複数の水平選択トランジスタにより順次選択して読出す期間（有効水平走査期間）にも活性状態（本例では“Ｈ”レベル）に制御されている点が異なり、その他は同じである。
【００６３】
即ち、１水平線毎の読出し動作に際して、一連のノイズ除去動作が終了した後、サンプルホールド用のトランジスタ１９がオフ状態に制御されることにより、セル領域１と各ノイズキャンセラー回路２５-iとが電気的に分離される。
【００６４】
そして、水平リセットトランジスタ２９がオン状態に制御されて水平信号線２６の電位がリセットされた後、水平選択トランジスタ２３-iが順次オン状態に制御され、コンデンサ２０・２１の接続ノード（信号保存ノードＳＮ）の電圧が順次読出され、出力増幅回路２７により増幅されて出力する。
【００６５】
この場合、前記したような一連のノイズ除去動作が終了した後も、選択行の “Ｈ”レベルの垂直選択線６により垂直選択トランジスタ１６がオン状態に制御されている。したがって、垂直信号線１８-iの電圧が負荷トランジスタ１２を通じて接地電位まで低下してしまうことが防止される。この場合、単位セル１３の増幅トランジスタ１５およびこれに垂直信号線１８-iを介して接続されている負荷トランジスタ１２は、ソースホロワ回路を形成しており、垂直信号線１８-iの電圧はソースホロワ回路の動作電圧Ｖｍ（約１Ｖ〜１．５Ｖ）になる。
【００６６】
これにより、垂直信号線１８-iと水平信号線との間の信号経路に接続されているノイズキャンセラー回路２５-iのサンプルホールド用のトランジスタ１９において、垂直信号線１８-i側の一端部・基板領域（本例ではＰウエル＝０Ｖ）が逆バイアス状態になる。
【００６７】
したがって、サンプルホールド用のトランジスタ１９のリーク電流が抑制され、このリーク電流による信号保存ノードＳＮの電圧低下が抑制され、各サンプルホールド用のトランジスタ１９のリーク電流のばらつきに応じた信号保存ノードＳＮの電圧低下度合のばらつきが抑制される。
【００６８】
結果として、この後、水平選択トランジスタ２３-iが順次オン状態に制御されて各水平選択トランジスタ２３-iから信号が読出される時、各信号の直流電位のばらつきに起因してイメージセンサの出力信号を画像表示装置の画面に表示した場合に発生する縦筋などの画像ノイズが抑制される。
【００６９】
＜第１実施例の変形例１＞
図２中に示した動作タイミングにおいて、従来例２の説明で図１９に示した動作タイミングと同様に、垂直トランジスタ１６をオンにし、サンプルホールド用のトランジスタ１９をオンにした後にリセットトランジスタ１７を一時的にオンにするように変更してもよい。
【００７０】
この変更は、従来例２で説明した図１８のＣＭＯＳイメージセンサにおいて、垂直選択トランジスタＴａの駆動回路（垂直シフトレジスタ２の出力を選択して垂直選択線６の駆動信号を生成するパルスセレクタ２ａ）を変更し、図２０に示すように、選択行のφADRES パルスを“Ｈ”レベルに立ち上げてから有効水平走査期間が終了するまでの間は垂直選択トランジスタＴａをオン状態に制御するように変更することに対応する。
【００７１】
＜第１実施例の変形例２＞
第１実施例の変形例２に係るＣＭＯＳイメージセンサは、前述した第１実施例のＣＭＯＳイメージセンサと比べて、さらに、ノイズキャンセラー回路２５-iの信号保存ノードＳＮに連なる電位クランプ用トランジスタ２２のクランプ電位および水平信号線２６に連なる水平リセット用トランジスタ２８のリセット電位が、少なくとも各ノイズキャンセラー回路２５-iの信号保存ノードＳＮにそれぞれ保存された信号を複数の水平選択トランジスタ２３-iにより順次選択して読出す期間はそれぞれ例えば１Ｖ程度に設定されている点が変更されており、その他は同じである。
【００７２】
このような構成によれば、一連のノイズ除去動作の終了後において、電位クランプ用トランジスタ２２のクランプ電位側一端部・基板領域（本例ではＰウエル＝０Ｖ）は逆バイアス状態になっており、そのリーク電流が抑制され、このリーク電流による信号保存ノードＳＮの電圧低下が抑制される。
【００７３】
また、水平リセット用トランジスタ２８のリセット動作の終了後において、水平信号線２６は１Ｖ程度になっているので、水平選択トランジスタ２３-iの水平信号線側一端部・基板領域（本例ではＰウエル＝０Ｖ）は逆バイアス状態になっており、そのリーク電流が抑制され、このリーク電流による信号保存ノードＳＮの電圧低下が抑制される。
【００７４】
また、水平リセット用トランジスタ２８のリセット動作の終了後において、水平リセット用トランジスタ２８のリセット電位側一端部・基板領域（本例ではＰウエル＝０Ｖ）は逆バイアス状態になっており、そのリーク電流が抑制され、このリーク電流による水平信号線２６の電圧低下が抑制される。
【００７５】
結果として、イメージセンサの出力信号を画像表示装置の画面に表示した場合に発生する縦筋などの画像ノイズが第１実施例よりもさらに抑制される。
【００７６】
ところで、上記第１実施例では、前記ソースホロワ回路が常に動作状態になるので消費電力が増加するという問題があり、この点を解決した実施例を以下に説明する。
【００７７】
＜第２実施例＞
図３は、第２実施例のＣＭＯＳイメージセンサの等価回路を示している。
【００７８】
図３のＣＭＯＳイメージセンサは、図１６を参照して前述した従来例１のＣＭＯＳイメージセンサと比べて、１水平線毎の読出し動作に際してノイズキャンセラー回路２５-iによる一連のノイズ除去動作が終了した後における垂直信号線１８-iの電圧を所要のバイアス電位（例えば１Ｖ程度）に設定するために、各垂直信号線１８-iとバイアス電圧ノードとの間にそれぞれ接続されたバイアス印加用トランジスタ３１と、一連のノイズ除去動作終了後に垂直信号線１８-iの負荷トランジスタ１２をオフ状態に制御するとともに前記バイアス印加用トランジスタ３１をオン状態に制御するオン・オフ制御回路３２が付加されており、その他は同じであるので、図１６中と同一符号を付してその説明を省略する。
【００７９】
図４は、図３のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図である。
【００８０】
図３のＣＭＯＳイメージセンサの動作は、従来例１の図１６のＣＭＯＳイメージセンサの動作（図１７参照）と比べて、１水平線毎の読出し動作に際して少なくとも各ノイズキャンセラー回路２５-iの信号保存ノードＳＮに保存された信号を複数の水平選択トランジスタ２３-iにより順次選択して読出す期間は、負荷トランジスタ１２がオフ状態に制御されるとともにバイアス印加用トランジスタ３１がオン状態に制御される点が異なり、その他は同じである。
【００８１】
上記第２実施例のＣＭＯＳイメージセンサによれば、前記第１実施例のＣＭＯＳイメージセンサと同様に、１水平線毎の読出し動作に際して、一連のノイズ除去動作が終了した後、垂直信号線１８-iの電圧が負荷トランジスタ１２を通じて接地電位まで低下してしまうことが防止され、垂直信号線１８-iの電圧はバイアス印加用トランジスタ３１により例えば１Ｖ程度に設定される。
【００８２】
したがって、サンプルホールド用のトランジスタ１９の垂直信号線１８-i側の一端部・基板領域（本例ではＰウエル＝０Ｖ）が逆バイアス状態になり、そのリーク電流が抑制され、画像ノイズを抑制することができる。
【００８３】
＜第３実施例＞
図５は、第３実施例に係るＣＭＯＳイメージセンサの等価回路を示している。図５のＣＭＯＳイメージセンサは、図１８を参照して前述した従来例２のＣＭＯＳイメージセンサと比べて、一連のノイズ除去動作終了後に垂直信号線VLINの負荷トランジスタＴＬをオフ状態に制御するとともに垂直信号線VLINを所定のバイアス電圧（例えば電源電圧ＶDD＝３．３Ｖ程度）に制御するための負荷トランジスタオン・オフ制御回路５０（ソースホロワ制御スイッチ回路）が付加されている点、パルスセレクタ（駆動回路）２ａの構成、タイミング発生回路１０ａの構成、バイアス発生回路１１ａの構成が異なり、その他は同じである。
【００８４】
即ち、図５において、セル領域（撮像領域）１には、垂直選択トランジスタ （行選択トランジスタ、行選択手段）Ｔａ、増幅トランジスタ（増幅手段）Ｔｂ、リセットトランジスタ（リセット手段）Ｔｃ、読出しトランジスタ（読出し手段）Ｔｄ、フォトダイオード（光電変換手段）ＰＤから構成される単位セル１３が二次元の行列状に配置されて形成され、さらに、読取り線４、垂直選択線６、リセット線７、垂直信号線VLIN、電源線９が形成されている。
【００８５】
セル領域１の一端側の外部には、複数の負荷トランジスタＴＬ、ノイズキャンセラー回路（信号保存領域）２５、水平選択トランジスタＴＨ、水平信号線HLIN、水平リセットトランジスタ（図示せず）、出力増幅回路（図示せず）、垂直シフトレジスタ２、パルスセレクタ（駆動回路）２ａ、水平シフトレジスタ３、タイミング発生回路１０ａ、バイアス発生回路（バイアス印加手段）１１ａなどが設けられている。
【００８６】
前記ノイズキャンセラー回路２５は、サンプルホールド用のトランジスタＴSH、電位クランプ用のトランジスタTCLP、結合コンデンサＣｃ、電荷蓄積用のコンデンサＣｔにより構成されており、前記コンデンサＣｃ、コンデンサＣｔの接続ノードに水平選択トランジスタＴＨの一端が接続されている。
【００８７】
前記パルスセレクタ（駆動回路）２ａは、前記垂直シフトレジスタ２の出力パルスにより制御されてセル領域１の各行を走査的に駆動する。
【００８８】
前記バイアス発生回路１１ａは、ノイズキャンセラー回路２５の電位クランプ用のトランジスタTCLPの一端に供給するためのバイアス電位VVC および前記オン・オフ制御回路５０に供給するためのバイアス電位VVL を発生する。
【００８９】
前記オン・オフ制御回路５０は、（１）各ソースホロワ回路の負荷トランジスタＴＬのゲートと接地ノードとの間に接続された負荷カット用のトランジスタＴCUT と、（２）各ソースホロワ回路の負荷トランジスタＴＬのゲートとバイアス発生回路１１ａのバイアス電圧（VVL ）出力ノードとの間に接続されたバイアス印加用トランジスタＴCUTNと、（３）前記タイミング発生回路１０ａから所定のタイミングで出力するソースホロワ制御信号（φCUT パルス）を前記負荷カット用のトランジスタＴCUT のゲートに印加し、前記φCUT パルスをインバータ回路５１で反転したパルス信号を前記バイアス印加用トランジスタＴCUTNのゲートに印加することによって前記バイアス印加用トランジスタＴCUTNの動作を前記負荷カット用のトランジスタＴCUT に対して相補的に制御するための回路を有する。
【００９０】
図６は、図５のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図である。
【００９１】
図５のＣＭＯＳイメージセンサの動作は、前述した従来例２の図１８のＣＭＯＳイメージセンサの動作（図１９参照）と比べて、基本的には同じであるが、ソースホロワ制御スイッチ回路５０による制御動作が加わっている。
【００９２】
即ち、ソースホロワ制御スイッチ回路５０は、ＣＭＯＳイメージセンサで光電変換した信号をソースホロワ回路により増幅して次段のサンプルホールド用トランジスタＴSHへ出力する期間（φADRES パルスがオンの期間）は、φCUT パルスを “Ｌ”にして負荷カット用のトランジスタＴCUT をオフ状態（バイアス印加用トランジスタＴCUTNをオン状態）に制御することによって、負荷トランジスタＴＬを動作状態に制御し、ソースホロワ回路を動作させる。この時、垂直信号線VLINの電圧VVLIN はソースホロワ回路の動作電圧Ｖｍ（約１Ｖ〜１．５Ｖ）になる。
【００９３】
そして、上記φADRES パルスがオフの期間は、φCUT パルスを“Ｈ”にして負荷カット用のトランジスタＴCUT をオン状態（バイアス印加用トランジスタＴCUTNをオフ状態）に制御することによって、負荷トランジスタＴＬをオフ状態に制御し、ソースホロワ回路を動作させない。
【００９４】
このようにソースホロワ回路を必要な期間だけ動作させ、その他の期間は動作させないので、ソースホロワ回路の消費電力を低減（従来例の約１／２から１／４に低減）することが可能になる。
【００９５】
しかも、φCUT パルスを、φADRES パルスの立ち下がりよりも早く立ち上げ、φADRES パルスの立ち上がりよりも遅れて立ち下げている。これにより、φCUT パルスをオンにした時（負荷トランジスタＴＬをカットオフした時）でも、φADRES パルスがオンの期間にはそれによりオン状態に制御されている垂直選択トランジスタＴａおよび増幅トランジスタＴｂを通じて垂直信号線VLINに所定のバイアス電圧（本例では電源電圧ＶDD＝３．３Ｖ）が印加されるようになる。
【００９６】
この場合、φADRES パルスの立ち下がり時には、既に負荷トランジスタＴＬがカットオフされているので、垂直信号線VLINの電圧VVLIN がソースホロワ回路の動作電圧ＶｍからＶDDまで上昇するタイミングを早めることができる。
【００９７】
このようにソースホロワ回路を動作させない期間（有効水平走査期間を含む）は、垂直信号線VLINの電圧VVLIN に所定のバイアス電圧が印加されるので、次段のサンプルホールド用トランジスタＴSHの一端部（ドレイン）・基板領域（本例ではＰウエル＝０Ｖ）が逆バイアス状態になり、そのリーク電流が抑制され、縦筋等の画像ノイズを抑制し、縦筋やむらのない信号を得ることができる。
【００９８】
なお、図６中には、水平帰線期間に同一行の垂直選択線６の信号（φADRES パルス）が断続的に２回オンになるように駆動する例を示しているが、これに限らず、図１９に示した従来例２におけるφADRES パルスと同様に１回オンになるように駆動する場合でも上記したような効果が得られる。
【００９９】
ところで、図５のＣＭＯＳイメージセンサの動作において、図７に示すように、φADRES パルスとφCUT パルスを反転関係で同時に切換えるように制御すれば、φADRES パルスがオフ（φCUT パルスがオン）の時に垂直信号線VLINがフローティング状態になり、その電圧VVLIN としてφADRES パルスがオンの時の垂直信号線VLINの電圧VVLIN （＝Ｖｍ）を保持するようになる。
【０１００】
しかし、垂直信号線VLINの電圧VVLIN が比較的長い有効水平走査期間内にリーク電流によって０Ｖになるおそれがあり、この点を解決した実施例を以下に説明する。
【０１０１】
＜第４実施例＞
図８は、第４実施例の増幅型ＣＭＯＳイメージセンサの等価回路を示している。
【０１０２】
図８のＣＭＯＳイメージセンサは、図５を参照して前述した第３実施例のＣＭＯＳイメージセンサと比べて、（１）φADRES パルスとφCUT パルスを反転関係で同時に切換えるように制御する点、（２）ソースホロワ回路を動作させない期間（有効水平走査期間を含む）は、垂直信号線VLINに所定のバイアス電圧VV1 としてソースホロワ回路の動作電圧Ｖｍと同じか近い電圧を印加するために、垂直信号線VLINとバイアス発生回路１１ａのバイアス電圧（VV1 ）出力ノードとの間にバイアス印加用トランジスタ（スイッチトランジスタ）ＴVVが接続され、そのゲートに前記φCUT パルスが印加される点が異なる。
【０１０３】
図９は、図８のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図である。
【０１０４】
図９に示すＣＭＯＳイメージセンサの動作は、前述した第３実施例に係るＣＭＯＳイメージセンサの動作（図６参照）と比べて、基本的には同じであるが、φADRES パルスがオフ（φCUT パルスがオン）の時にバイアス印加用トランジスタ（スイッチトランジスタ）ＴVVがオン状態になる動作が加わる。
【０１０５】
このような制御によれば、φADRES パルスとφCUT パルスを反転関係で同時に動作させた場合でも、φADRES パルスがオフ（φCUT パルスがオン）の時に、負荷トランジスタＴＬをオフにすると同時に、垂直信号線VLINにソースホロワ回路の動作電圧Ｖｍ（約1.5V）と同じか近い所定のバイアス電圧VV1 （＝0.5 〜２V ）を印加することが可能になる。
【０１０６】
なお、φCUT パルスに同期してバイアス印加用トランジスタ（スイッチトランジスタ）ＴVVを切換えるので、φADRES パルスのオン期間を短くすることができ、ソースホロワ回路の消費電力を低減することができる。
【０１０７】
また、ソースホロワ回路の動作電圧Ｖｍとバイアス電圧VV1 との電圧差を小さくすることにより、垂直信号線VLINの応答が早く、垂直信号線VLINの電圧VVLIN の立ち上がり時間t1,t3 および立ち下がり時間t2,t4 を短くすることができ、ソースホロワ回路の動作速度を早くすることができる。
【０１０８】
また、垂直信号線VLINの電位切換の変化量が小さいので、電位切換時のソースホロワ回路の動作電流が小さくなり、また、スパイクノイズも小さくなる。
【０１０９】
図１０（ａ）、（ｂ）、（ｃ）は、図８のＣＭＯＳイメージセンサにおけるノイズキャンセラー回路２５のサンプルホールド用トランジスタＴSHのリーク電流抑制動作を説明するために、トランジスタＴSHの断面図およびトランジスタＴSHの基板内の電位ポテンシャルを示している。
【０１１０】
図１０（ａ）において、垂直信号線VLINの電圧VVLIN が３．３Ｖと高い時は、基板へのリーク電流ＩＬ1 が発生し、このリーク電流ＩＬ1 がサンプルホールド用トランジスタＴSHの結合コンデンサＣｃ側のｎ型ソース領域に流れ込み、縦筋等の画像ノイズが発生するおそれがある。
【０１１１】
また、図１０（ｂ）に示すように、サンプルホールド用トランジスタＴSHのチャネル領域のポテンシャルが拡散層との容量結合により上昇し、飽和レベルの信号電荷が垂直信号線VLINにリークすることにより、飽和の縦筋等の画像ノイズが発生するおそれがある。
【０１１２】
これに対して、図１０（ｃ）に示すように、垂直信号線VLINに所定のバイアス電圧VV1 （＝0.5 〜２V ）を印加することにより、φSHパルスが０Ｖの時のサンプルホールド用トランジスタＴSHのチャネル領域の電位ポテンシャルが例えば−０．５Ｖ程度になるように設定しておけば、基板へのリーク電流ＩＬ1 と飽和レベルの信号電荷のリークを抑制することが可能になる。
【０１１３】
＜第５実施例＞
図１１は、第５実施例の増幅型ＣＭＯＳイメージセンサの等価回路を示している。
【０１１４】
図１１のＣＭＯＳイメージセンサは、図８を参照して前述した第４実施例のＣＭＯＳイメージセンサと比べて、ソースホロワ回路を動作させない期間（有効水平走査期間を含む）は、垂直信号線VLINに所定の第１のバイアス電圧VV1 と第２のバイアス電圧VV2 とを切り換えて印加するために、垂直信号線VLINとバイアス発生回路１１ｂの第１のバイアス電圧（VV1 ）出力ノードとの間に第１のバイアス印加用トランジスタ（スイッチトランジスタ）ＴV1が接続され、そのゲートにタイミング発生回路１０ｂから第１の制御信号（φVV1 パルス）が印加され、垂直信号線VLINとバイアス発生回路１１ｂの第２のバイアス電圧（VV2 ）出力ノードとの間に第２のバイアス印加用トランジスタ（スイッチトランジスタ）ＴV2が接続され、そのゲートにタイミング発生回路１０ｂから第２の制御信号（φVV2 パルス）が印加される点が異なる。
【０１１５】
図１２は、図１１のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図である。
【０１１６】
図１２に示すＣＭＯＳイメージセンサの動作は、前述した第４実施例のＣＭＯＳイメージセンサの動作（図９参照）と比べて、基本的には同じであるが、φVV1 パルス、φVV2 パルスとも、φADRES パルスの立ち下がりで立ち上がり、φADRES パルスの立ち上がりで立ち下がっており、φVV1 パルス、φVV2 パルスのいずれも、φADRES パルスの立ち下がりからφCUT パルスの立ち上がりまで活性状態となっている。但し、φVV1 パルスは、水平帰線期間の信号の読出し期間内に活性状態となり、φVV2 パルスはその他の期間内に活性状態となる。
【０１１７】
これにより、水平帰線期間において、第１回目のφADRES パルスをオフした後に垂直信号線VLINの電圧VVLIN を第１のバイアス電圧VV1 に設定し、第２回目のφADRES パルスをオフした後から有効水平走査期間中には垂直信号線VLINの電圧VVLIN を第２のバイアス電圧VV2 に設定するように制御することが可能になる。なお、φRESET パルスとφREADパルスの間は短くしたいので、水平帰線期間に垂直信号線VLINに印加される第１のバイアス電圧VV1 をリーク電流が問題にならない電圧に設定し、応答性を良くすることができる。
【０１１８】
即ち、第１のバイアス電圧VV1 として、例えば前述した第４実施例のＣＭＯＳイメージセンサと同様に、ソースホロワ回路の動作電圧Ｖｍ（約１．５Ｖ）に近い電圧１．０Ｖ〜１．５Ｖに設定している。
【０１１９】
また、水平帰線期間におけるφADRES パルスのオフ時間よりも有効水平走査期間におけるφADRES パルスのオフ時間が約１０倍長いので、有効水平走査期間におけるリーク電流が水平帰線期間におけるリーク電流の約１／１０となる必要がある。そのためには、有効水平走査期間に垂直信号線VLINに印加される第２のバイアス電圧VV2 を、水平帰線期間に垂直信号線VLINに印加される第１のバイアス電圧VV1 よりも低く設定して、図１０に示したようなリーク電流を低減する。
【０１２０】
即ち、第２のバイアス電圧VV2 として、有効水平走査期間におけるリーク電流を低減するために、第１のバイアス電圧VV1 よりも低い０．５Ｖ〜１．４Ｖに設定している。この場合、第２のバイアス電圧VV2 を０．５Ｖより低くすると、サンプルホールド用トランジスタＴSHの閾値電圧Ｖｔｈ（＝０．５Ｖ）との関係からそのカットオフが不十分になってリーク電流が発生するおそれがある。
【０１２１】
なお、前記第１、第２、第４及び第５実施例において、垂直信号線（１８-iあるいはVLIN）に信号を出力する期間以外におけるフォトダイオード（８あるいはＰＤ）の信号電荷蓄積期間中に垂直信号線の電位が０Ｖまで低下しないようにバイアスを印加することにより、垂直信号線に信号を出力した後に垂直信号線の電位がフローティング状態に放置されなくなる。したがって、リークにより垂直信号線の電位が０Ｖに近付くことが防止されるので、出力信号の表示画面上にスミアと呼ばれる偽信号が発生する現象を防止することが可能になる。
【０１２２】
即ち、垂直信号線に信号を出力した後、垂直信号線の電位がフローティング状態に放置されたままであると、セル領域１のある画素部分にだけ強い光が入射した場合に、この画素部分のフォトダイオードが飽和し、それより溢れ出た信号電荷が近傍の垂直信号線に流れ込み、この垂直信号線の電位が０Ｖに近付く。一方、光が入射していない画素部分ではフォトダイオードの電位が０Ｖより高い電位（例えば１Ｖ）に設定されているので、前記したように垂直信号線の電位が０Ｖに近付くと、この垂直信号線から光が入射していない画素部分のフォトダイオードに電子がリークする。
【０１２３】
このような現象が起きた場合、撮像装置出力信号の表示画面上には、強い光が入射した画素部分から上下方向の画素部分に対応する位置に白い線（スミアと呼ばれる偽信号）が発生する。
【０１２４】
ところで、前記第２実施例、第４実施例および第５実施例においては、垂直信号線（１８-iあるいはVLIN）にバイアスを印加するために、垂直信号線にバイアス印加用トランジスタ（３１あるいはTVV ）の一端を接続し、その他端にバイアス電圧を接続し、このバイアス印加用トランジスタのゲートにオン・オフ制御信号を印加する構成によってバイアス印加のタイミングを設定制御しているが、上記バイアス印加を垂直信号線の電圧低下に応じて自動的に行う自動バイアス印加手段を設けるように変更することも可能である。
【０１２５】
また、前記第２実施例、第４実施例および第５実施例においては、各垂直信号線（１８-iあるいはVLIN）にバイアス印加専用のトランジスタ（３１あるいはTVV ）を接続しているが、読出し用の画素行と実質的に同じ構成のダミー画素行を利用してバイアス印加を行うように変更することも可能である。
【０１２６】
これらの変更例について、以下、第６実施例および第７実施例を参照して説明する。
【０１２７】
＜第６実施例＞
第６実施例のＣＭＯＳイメージセンサの構成は、図３を参照しながら前述した第２実施例のＣＭＯＳイメージセンサと比べて、各垂直信号線１８-iと所定の電源ノードとの間にそれぞれ接続されたバイアス印加用トランジスタ３１のゲートに例えば１．２Ｖの電圧を印加するようにした点が異なり、その他は同じである。上記バイアス印加用トランジスタ３１は、後述するように垂直信号線１８-iの余剰電荷を吸収（排出）する作用を有するので、以下では余剰電荷吸収用トランジスタと呼ぶ。
【０１２８】
図１３は、第６実施例の固体イメージセンサの動作例を示すタイミング波形図である。
【０１２９】
図３中の余剰電荷吸収用トランジスタ３１の閾値電圧が例えば０．７Ｖであると、それに接続されている垂直信号線１８-iの電位が前記したようにフォトダイオード８の信号電荷蓄積期間中に０．５Ｖ以下になった時に、余剰電荷吸収用トランジスタ３１のドレインに電子を吸収し、垂直信号線１８-iの電位が例えば０．５Ｖになり、０Ｖまで下がらなくなる。
【０１３０】
したがって、前記したようなスミアと呼ばれる偽信号が発生し難くなる。即ち、垂直信号線１８-iから光が入射していない画素部分のフォトダイオード８に電子がリークしようとしても、垂直信号線１８-iの電位は、０Ｖではなく、例えば０．５Ｖになっているので、基板バイアス効果により、フォトダイオード８への電子のリークが少なくなる。
【０１３１】
即ち、上記第６実施例のＣＭＯＳイメージセンサによれば、垂直信号線１８-iに信号を出力する期間以外に垂直信号線１８-iの電位がある一定以下の電位になったら自動的にオン状態になるスイッチ素子３１を各垂直信号線１８-iに接続することにより、垂直信号線１８-iにバイアスを印加するタイミングを垂直信号線１８-iの電圧低下に応じて自動的に行うことを特徴とするものである。
【０１３２】
これにより、垂直信号線１８-iの信号出力期間以外に垂直信号線１８-iの電位が０Ｖまで低下しないようにし、リークが生じたとしても、垂直信号線１８-iからフォトダイオード８へのリークを抑制することができる。
【０１３３】
さらには、図３中のサンプルホールド用トランジスタ１９を介してのリークが少なくなり、垂直信号線１８-iに水平選択トランジスタ２３-iが直接に接続される場合には水平選択トランジスタ２３-iを介しての水平信号線２６へのリークが少なくなるという効果もある。
【０１３４】
＜第７実施例＞
図１４は、第７実施例のＣＭＯＳイメージセンサの等価回路の一部を示しており、図１５は第７実施例のＣＭＯＳイメージセンサの動作例を示すタイミング波形図である。
【０１３５】
図１５に示すＣＭＯＳイメージセンサは、図３を参照しながら前述した第２実施例のＣＭＯＳイメージセンサと比べて、セル領域１に本来の読出し対象となる読出し用の画素行とは別に、読出し用の画素行内の単位セル１３とそれぞれ同じ構成のダミーセル１３′を行方向に配置して形成したダミー画素行１ａを追加しておき、このダミー画素行１ａに対応して垂直シフトレジスタ２のシフト段数を増やし、ダミー画素行１ａのダミーセル１３′に対応する垂直選択線（アドレス線）６およびリセット線７を所定のタイミングで活性化制御するようにした点が異なり、その他は同じであるので図３中と同一符号を付している。なお、図１５には、垂直シフトレジスタ２の出力側の垂直駆動回路２´を図示している。
【０１３６】
第７実施例のＣＭＯＳイメージセンサにおいては、信号電荷蓄積期間中にダミー画素行１ａのダミーセル１３′の垂直選択トランジスタ１６およびリセットトランジスタ１７を余剰電荷吸収用トランジスタとして動作させることにより、垂直信号線１８-iの電位がある一定以下の電位になった時にダミー画素行１ａの垂直選択トランジスタ１６および増幅トランジスタ１５がオン状態になり、垂直信号線１８-iの余剰電荷が垂直選択トランジスタ１６のドレインに吸収され、垂直信号線１８-iの電位が０Ｖまで下がらなくなる。
【０１３７】
したがって、前記したようなスミアと呼ばれる偽信号が発生し難くなる。即ち、垂直信号線１８-iから光が入射していない画素部分のフォトダイオード８に電子がリークしようとしても、垂直信号線１８-iの電位は、０Ｖではなく、例えば０．５Ｖになっているので、基板バイアス効果により、フォトダイオード８への電子のリークが少なくなる。
【０１３８】
なお、図１４中のバイアス印加用トランジスタ３１は、上記動作に関係ないので、省略してもよい。
【０１３９】
即ち、上記第７実施例のＣＭＯＳイメージセンサによれば、垂直信号線１８-iに信号を出力する期間以外に垂直信号線１８-iの電位がある一定以下の電位になったらダミー画素行１ａの垂直選択トランジスタ１６および増幅トランジスタ１５がオン状態になるように構成することにより、垂直信号線１８-iにバイアスを印加するタイミングを垂直信号線１８-iの電圧低下に応じて自動的に行うことを特徴とするものである。
【０１４０】
これにより、垂直信号線１８-iの信号出力期間以外に垂直信号線１８-iの電位が０Ｖまで低下しないようにし、リークが生じたとしても、垂直信号線１８-iからフォトダイオード８へのリークを抑制することができる。
【０１４１】
また、図１４中のサンプルホールド用トランジスタ１９を介してのリークが少なくなり、垂直信号線１８-iに水平選択トランジスタ２３-iが直接に接続される場合には水平選択トランジスタ２３-iを介しての水平信号線２６へのリークが少なくなるという効果もある。
【０１４２】
さらに上記第７実施例において、前記垂直シフトレジスタ２は、あるフレーム（フィールド）の選択を始めて初段から終段までのシフト動作を終了した後（複数の読出し用の画素行の単位セル１３からの信号読出しを制御した後）、再び初段に戻って次のフレームの選択を始める。この場合、再び初段に戻るまでの期間（垂直帰線期間）には終段から出力を発生したままになっており、この期間に垂直駆動回路２´により前記ダミー画素行１ａの垂直選択トランジスタ１６およびリセットトランジスタ１７を駆動するようにすれば、この垂直駆動回路２´の負荷が垂直走査期間、垂直帰線期間で変動しないので、電源線９の電圧変動をまねかず、固体撮像装置の出力信号を画像表示装置の画面に表示した場合に横筋が発生することはない。
【０１４３】
なお、上記第６実施例および第７実施例で説明したように、垂直信号線１８-iの電位を０Ｖまで低下させない制御は、信号電荷蓄積期間だけでなく、水平帰線期間中でも信号電荷読出し期間以外の全てにおいて適用すると、さらに大きな効果が得られ、偽信号の発生をさらに抑えることができる。
【０１４４】
また、上記第７実施例では、垂直信号線１８-iへのバイアス印加が垂直信号線１８-iの電圧低下に応じて自動的に行なわれる構成としたが、信号電荷蓄積期間中にダミー画素行１ａの垂直選択トランジスタ１６およびリセットトランジスタ１７をオン状態に制御して、上記第２実施例、第４実施例および第５実施例と同様に、垂直信号線１８-iを直接所定のバイアス電位、例えばソースホロワ回路の動作電圧と同じか、近い電圧に設定してもよい。
【０１４５】
さらに、前記各実施例は、１個のフォトダイオードＰＤ，４個のトランジスタからなる１画素の単位セル１３のアレイを有するＣＭＯＳイメージセンサを示したが、これに限らず、垂直信号線に対して負荷トランジスタを一端部に接続して出力する構成のイメージセンサ（例えば２個のフォトダイオードＰＤ、５個のトランジスタからなる２画素の単位セルのアレイを有するＣＭＯＳイメージセンサ）や、光電変換部を積層した積層型のイメージセンサにも本発明を適用可能である。
【０１４６】
また、スイッチ素子としてＮ型ＭＯＳトランジスタを使用した例を示したが、Ｎ型ＭＯＳトランジスタ、Ｐ型ＭＯＳトランジスタのペアからなるＣＭＯＳスイッチを使用してもよい。また、上記各実施例とは電圧関係が逆になるが、Ｐ型のソースホロワ回路を使用してもよい。
【０１４７】
【発明の効果】
上述したように本発明の固体撮像装置によれば、１水平線毎の読出し動作に際してノイズキャンセラー回路による一連のノイズ除去動作が終了した後における電流リークを抑制でき、イメージセンサの出力信号の表示画面に発生する縦筋などの画像ノイズを抑制することができ、Ｓ／Ｎの高い鮮明な画像を得ることができる。
【０１４８】
また、本発明の固体撮像装置によれば、ＣＭＯＳ型イメージセンサの消費電力の低減と縦筋等の画像ノイズ対策が可能になる。
【図面の簡単な説明】
【図１】本発明の第１実施例のＣＭＯＳイメージセンサの等価回路を示す図。
【図２】図１中のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図。
【図３】本発明の第２実施例のＣＭＯＳイメージセンサの等価回路を示す図。
【図４】図３中のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図。
【図５】本発明の第３実施例のＣＭＯＳイメージセンサの等価回路を示す図。
【図６】図５中のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図。
【図７】図５中のＣＭＯＳイメージセンサの動作のタイミングを変更した場合の動作を説明するために示すタイミング波形図。
【図８】本発明の第４実施例のＣＭＯＳイメージセンサの等価回路を示す図。
【図９】図８中のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図。
【図１０】図８中のＣＭＯＳイメージセンサにおけるノイズキャンセラー回路部のサンプルホールドトランジスタのリーク電流抑制動作を説明するためにトランジスタの断面図およびトランジスタの基板内の電位ポテンシャルを示す図。
【図１１】本発明の第５実施例のＣＭＯＳイメージセンサの等価回路を示す図。
【図１２】図１１中のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図。
【図１３】本発明の第６実施例のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図。
【図１４】本発明の第７実施例のＣＭＯＳイメージセンサの等価回路を示す図。
【図１５】図１４中のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図。
【図１６】１画素毎に画素信号の読出しが可能な読出し回路を備えた増幅型ＣＭＯＳイメージセンサの従来例１を示す等価回路図。
【図１７】図１６の固体イメージセンサの動作の一例を示すタイミング波形図。
【図１８】増幅型ＣＭＯＳイメージセンサの従来例２を示す等価回路図。
【図１９】図１８の固体イメージセンサの動作の一例を示すタイミング波形図。
【図２０】本発明の変形例として、図１８の固体イメージセンサの構成を一部変更した場合の動作の一例を示すタイミング波形図。
【符号の説明】
１…セル領域（撮像領域）、
２…垂直シフトレジスタ、
３…水平シフトレジスタ、
４…読取り線、
６…垂直選択線、
７…リセット線、
８…フォトダイオード
９…電源線、
１０…タイミング発生回路、
１２…負荷トランジスタ、
１３…１画素の単位セル、
１４…読出しトランジスタ、
１５…増幅トランジスタ、
１６…垂直選択トランジスタ（行選択トランジスタ）、
１７…リセットトランジスタ、
１８-i…垂直信号線、
１９…サンプルホールド用のトランジスタ、
２０…結合コンデンサ、
２１…電荷蓄積用のコンデンサ、
ＳＮ…信号保存ノード、
２２…電位クランプ用のトランジスタ、
２３-i…水平選択トランジスタ、
２５-i…ノイズキャンセラー回路、
２６…水平信号線、
２７…出力増幅回路、
２８…水平リセットトランジスタ。
【発明の属する技術分野】
本発明は、固体撮像装置に係り、特に１画素毎に画素信号の読出しが可能な読出し回路を備えたＣＭＯＳ型の固体イメージセンサ（ＣＭＯＳイメージセンサ）の信号保存ノードのリーク電流を抑制する回路および画素信号増幅用ソースホロワの電流消費を抑制する回路に関するもので、例えばビデオカメラ、電子スティールカメラなどに使用される。
【０００２】
【従来の技術】
図１６は、１画素毎に画素信号の読出しが可能な読出し回路を備えたＣＭＯＳ型の固体イメージセンサ（増幅型ＣＭＯＳイメージセンサ）の従来例１の等価回路を示している。
【０００３】
図１６において、セル領域（撮像領域）１には１ピクセル／１ユニット（１画素）の単位セル１３が二次元の行列状に配置されて形成されている。
【０００４】
各単位セル１３は、例えば４個のトランジスタと１個のフォトダイオードから構成される。即ち、アノード側に接地電位が与えられるフォトダイオード８と、フォトダイオード８のカソード側に一端側が接続されている読出しトランジスタ（シャッタゲートトランジスタ）１４と、読出しトランジスタ１４の他端側にゲートが接続されている増幅トランジスタ１５と、増幅トランジスタ１５の一端側に一端側が接続されている垂直選択トランジスタ１６と、増幅トランジスタ１５のゲートに一端側が接続されているリセットトランジスタ１７とを具備する。
【０００５】
そして、前記セル領域１には、同一行の単位セルの各読出しトランジスタ１４のゲートに共通に接続された読取り線４と、同一行の単位セルの各垂直選択トランジスタ１６のゲートに共通に接続された垂直選択線６と、同一行の単位セルの各リセットトランジスタ１７のゲートに共通に接続されたリセット線７と、同一列の単位セルの各増幅トランジスタ１５の他端側に共通に接続された垂直信号線１８-i（i=1 〜n ）と、同一列の単位セルの各リセットトランジスタ１７の他端側および各垂直選択トランジスタ１６の他端側に共通に接続された電源線９が形成されている。
【０００６】
さらに、セル領域１外には、前記垂直信号線１８-iの各一端側と接地ノードとの間にそれぞれ接続された複数の負荷トランジスタ１２と、前記垂直信号線１８-iの各他端側にそれぞれ対応してノイズキャンセラー回路２５-iを介して各一端側が接続された複数の水平選択トランジスタ２３-iと、この複数の水平選択トランジスタ２３-iの各他端側に共通に接続された水平信号線２６と、この水平信号線２６に接続された出力増幅回路２７と、上記水平信号線２６に接続された水平リセットトランジスタ２８と、前記セル領域１の各行の垂直選択線６に走査的に選択信号を供給して各行の垂直選択トランジスタ１６を走査的に駆動するための垂直シフトレジスタ２と、前記水平選択トランジスタ２３-iを走査的に駆動するための水平シフトレジスタ３と、各種のタイミング信号を発生するためのタイミング発生回路１０などが設けられている。
【０００７】
前記各ノイズキャンセラー回路２５-iは、例えば２個のトランジスタと２個のコンデンサから構成される。即ち、垂直信号線１８-iの他端側に一端側が接続されたサンプルホールド用のトランジスタ１９と、このサンプルホールド用のトランジスタ１９の他端側に一端側が接続された結合コンデンサ２０と、この結合コンデンサ２０の他端側と接地ノードとの間に接続された電荷蓄積用のコンデンサ２１と、前記コンデンサ２０・２１の接続ノードに接続された電位クランプ用のトランジスタ２２とにより構成されており、前記コンデンサ２０・２１の接続ノードに前記水平選択トランジスタ２３-iの一端側が接続されている。
【０００８】
なお、各水平選択トランジスタ２３-iは、半導体基板の表層部に選択的に形成されたＰウエルに形成された活性化領域（ＳＤＧ領域）を有するＮＭＯＳトランジスタからなる。なお、上記Ｐウエルは接地電位に接続される。
【０００９】
図１７は、図１６に示した固体イメージセンサの動作の一例を示すタイミング波形図である。
【００１０】
次に、図１７を参照しながら、図１６の固体イメージセンサの動作を説明する。
【００１１】
各フォトダイオード８の入射光が光電変換されて生じた信号電荷はフォトダイオード８内に蓄積される。
【００１２】
この信号電荷を読出す動作の前に、まず、増幅トランジスタ１５のゲート電位をリセットするために、リセット線７に“Ｈ”レベルのリセット信号が一定期間与えられてリセットトランジスタ１７が一定期間オン状態になり、増幅トランジスタ１５のゲート電位が所望の電位にリセットされる。
【００１３】
これと同時に、垂直シフトレジスタ２により走査的に選択される垂直選択線 （アドレス線）６に“Ｈ”レベルの選択信号が与えられると、この垂直選択線６から選択信号が与えられた垂直選択トランジスタ１６がオン状態に制御され、この垂直選択トランジスタ１６を介して増幅トランジスタ１５に電源線９の電圧が供給される。これにより、ソースホロワ接続されている増幅トランジスタ１５は、ゲート電位に応じた電位を対応する垂直信号線１８-iに出力する。
【００１４】
しかし、前記したようにリセットされた増幅トランジスタ１５のゲート電位にはばらつきが存在し、そのドレイン側の垂直信号線１８-iのリセット電位にもばらつきが現われる。
【００１５】
そこで、各垂直信号線１８-iのリセット電位のばらつきをリセットするために、前記リセットトランジスタ１７に続いてサンプルホールド用のトランジスタ１９がオン状態に制御され、垂直信号線１８-iのリセット電位がコンデンサ２０を介してコンデンサ２１に伝達される。この後、電位クランプ用のトランジスタ２２が一定期間オン状態に制御され、コンデンサ２０・２１の接続ノードの電圧が一様に固定される。
【００１６】
次に、所定行の読取り線４が選択されて（“Ｈ”レベルの読取り信号が与えられて）読出しトランジスタ１４がオンになると、フォトダイオード８の蓄積電荷が上記読出しトランジスタ１４を介して増幅トランジスタ１５のゲートに転送され、このゲート電位を変化させる。増幅トランジスタ１５は、ゲート電位の変化量に応じた電圧信号を対応する垂直信号線１８-iに出力する。
【００１７】
結果として、リセット後における読出し動作に伴う垂直信号線１８-iの電圧信号の変化分がコンデンサ２０を介してコンデンサ２１に伝達されたことになるので、セル領域１に起因する各垂直信号線１８-iのリセット電位のばらつきなどのノイズキャンセラー回路２５-iより前段側に混入したノイズは除去される。
【００１８】
上記したような一連のノイズ除去動作が終了した後、サンプルホールド用のトランジスタ１９がオフ状態に制御され、さらに垂直選択トランジスタ１６がオフ状態に制御されて単位セル１３が非選択状態にされることにより、セル領域１と各ノイズキャンセラー回路２５-iとが電気的に分離される。
【００１９】
そして、水平リセットトランジスタ２８がオン状態に制御されて水平信号線２６の電位がリセットされた後、水平選択トランジスタ２３-iが順次オン状態に制御され、コンデンサ２０・２１の接続ノード（信号保存ノードＳＮ）の電圧が順次読出され、出力増幅回路２７により増幅されて出力する。
【００２０】
なお、前記したような一連のノイズ除去動作は、１水平線毎の読出し動作に際して行われる。
【００２１】
ところで、従来は、前記したような一連のノイズ除去動作が終了した後、垂直選択線６を“Ｌ”レベルに戻して垂直選択トランジスタ１６をオフ状態に制御している。これにより、垂直信号線１８-iの電圧は負荷トランジスタ１２を通じて接地電位まで低下してしまう。
【００２２】
この時、ノイズキャンセラー回路２５-iにおいて、サンプルホールド用のトランジスタ１９は垂直信号線１８-i側の一端側が基板（例えばＰウエル）と同じ電圧にバイアスされるので、そのリーク電流が無視できない程度に発生し、このリーク電流により前記信号保存ノードＳＮの電圧が変化してしまう。
【００２３】
この場合、各サンプルホールド用のトランジスタ１９のリーク電流のばらつきがあり、このリーク電流に応じて前記信号保存ノードＳＮの電圧が変化する度合いにばらつきが発生する。
【００２４】
したがって、この後、水平選択トランジスタ２３-iが順次オン状態に制御されて各水平選択トランジスタ２３-iから信号が読出される時、各信号の直流電位がばらついているので、このばらつきに起因して、イメージセンサの出力信号を画像表示装置の画面に表示した場合に縦筋などの画像ノイズが発生する。
【００２５】
また、従来は、ノイズキャンセラー回路２５-iにおいて、信号保存ノードＳＮの電位をクランプする時にクランプ用トランジスタ２２により接地電位にクランプしており、信号保存ノードＳＮに連なるクランプ用トランジスタ２２や水平選択トランジスタ２３-iもそれぞれの一端側が基板（本例ではＰウエル）と同じ電圧にバイアスされるので、そのリーク電流が無視できない程度に発生する。
【００２６】
これにより、水平選択トランジスタ２３-iが順次オン状態に制御される過程で、早い時期に選択された水平選択トランジスタ２３-iから読出される信号の直流電位に対して遅い時期に選択された水平選択トランジスタ２３-iから読出される信号の直流電位が変化する（例えば次第に低くなる）現象が生じるようになり、前記したような縦筋などの画像ノイズが発生する原因になる。
【００２７】
図１８は、増幅型ＣＭＯＳイメージセンサの従来例２の等価回路を示している。
【００２８】
図１８において、セル領域（撮像領域）１には、図１６中に示した単位セル１３と同様に、垂直選択トランジスタ（行選択トランジスタ）Ｔａ、増幅トランジスタＴｂ、リセットトランジスタＴｃ、読出しトランジスタＴｄと、フォトダイオードＰＤから構成される１ピクセル／１ユニットの単位セル１３が二次元の行列状に配置されて形成されている。
【００２９】
前記セル領域１には、図１６中に示したと同様に、読取り線４と、垂直選択線６と、リセット線７と、垂直信号線VLINと、電源線９が形成されている。
【００３０】
セル領域１の一端側の外部には、図１６中に示したと同様に、前記垂直信号線VLINの各一端側と接地ノードとの間にそれぞれ接続された複数の負荷トランジスタＴＬが水平方向に配置されている。
【００３１】
また、セル領域１の他端側の外部には、図１６中に示したノイズキャンセラー回路２５-iと同様に、サンプルホールド用のトランジスタＴSHと、電位クランプ用のトランジスタTCLP、結合コンデンサＣｃ、電荷蓄積用のコンデンサＣｔからなるノイズキャンセラー回路２５が水平方向に配置されている。そして、上記コンデンサＣｃ、コンデンサＣｔの接続ノードに各一端が接続された水平選択トランジスタＴＨが水平方向に配置されている。
【００３２】
上記水平選択トランジスタＴＨの各他端に共通に水平信号線HLINが接続されており、この水平信号線HLINには水平リセットトランジスタ（図示せず）および出力増幅回路（図示せず）が接続されている。
【００３３】
さらに、セル領域１の外部には、各行の垂直選択トランジスタＴａを走査的に選択制御するための垂直シフトレジスタ２、前記水平選択トランジスタＴＨを走査的に駆動するための水平シフトレジスタ３、前記ノイズキャンセラー回路２５などに供給するための各種のタイミング信号を発生するタイミング発生回路１０と、前記ノイズキャンセラー回路２５の電位クランプ用のトランジスタTCLPの一端などに所定のバイアス電位を発生するためのバイアス発生回路１１と、上記垂直シフトレジスタ２の出力パルスにより制御されてセル領域１の各行を走査的に駆動するためのパルスセレクタ２ａとがそれぞれ配置されている。
【００３４】
図１８において、単位セル１３の増幅トランジスタＴｂと、これに垂直信号線VLINを介して接続されている負荷トランジスタＴＬとは、ソースホロワ回路を形成している。
【００３５】
図１８に示した固体イメージセンサの動作は、図１７を参照しながら説明した図１６の固体イメージセンサの動作と比べて、基本的にはほぼ同様であるが、動作タイミングが若干異なる。
【００３６】
図１９は、図１８に示した固体イメージセンサの動作の一例を示すタイミング波形図である。
【００３７】
即ち、各フォトダイオードＰＤの入射光が光電変換されて生じた信号電荷はフォトダイオードＰＤ内に蓄積される。
【００３８】
水平帰線期間において、ある一行分の単位セル１３からフォトダイオードＰＤの信号電荷を読出す際、まず、各垂直信号線VLINを選択するために、選択対象行の垂直選択線６の信号（φADRES パルス）をオンにすることにより一行分の行選択トランジスタＴａをオンにする。
【００３９】
これにより、前記一行分の単位セル１３において、行選択トランジスタＴａを介して電源電位ＶDDが供給される増幅トランジスタＴｂと負荷トランジスタＴＬからなるソースホロワ回路を動作させる。
【００４０】
次に、前記一行分の単位セルにおいて、リセット線７の信号（φRESET パルス）をオンにし、増幅トランジスタＴｂのゲート電圧を基準電圧にリセットすることにより、垂直信号線VLINに基準電圧を出力する。
【００４１】
この場合、予め（例えば前記φADRES パルスのオンと同時に）ノイズキャンセラー回路２５におけるサンプルホールド用トランジスタＴSHの駆動信号（φSHパルス）をオンにしておき、前記垂直信号線VLINに基準電圧が出力された後に電位クランプ用のトランジスタTCLPの駆動信号（φCLP パルス）を一定時間オンにすることにより、ノイズキャンセラー回路２５に基準電圧が設定される。
【００４２】
次に、前記φRESET パルスをオフした後、読取り線４の信号（φREADパルス）をオンすることにより、読出しトランジスタＴｄをオンにし、フォトダイオードＰＤの蓄積電荷を増幅トランジスタＴｂのゲートに読出し、信号電圧を垂直信号線VLINおよび出力ノイズキャンセラー回路２５に出力する。
【００４３】
この後、ノイズキャンセラー回路２５におけるφSHパルスをオフすることにより、前記したように読出された基準電圧と信号電圧の差分に相当する信号成分（ノイズが除去された信号電圧）を電荷蓄積用のコンデンサＣｔに有効水平走査期間中も蓄積することができる。
【００４４】
そして、前記したようにコンデンサＣｔに蓄積した信号電圧は、セル領域１と各ノイズキャンセラー回路２５とが電気的に分離された後の有効走査期間に、φADRES パルスをオフにすることにより垂直選択トランジスタＴａがオフ状態に制御されて単位セル１３を非選択状態にしたうえで、水平選択トランジスタＴＨの駆動信号（φH パルス）を順次オンにすることにより、水平選択トランジスタＴＨが順次オンになり、水平信号線HLINに出力する。
【００４５】
しかし、上記動作において、垂直信号線VLINの電圧VVLIN は、水平帰線期間にはソースホロワ回路の動作電圧Ｖｍ（約１．５Ｖ）になるが、有効水平走査期間には０Ｖになるので、有効水平走査期間にサンプルホールド用トランジスタＴSHにリーク電流が発生してノイズキャンセラー回路２５のコンデンサにリーク電流が注入する。このリーク電流は、垂直ライン毎で異なるので縦筋等の画像ノイズが発生する。
【００４６】
【発明が解決しようとする課題】
上記したように従来のＣＭＯＳイメージセンサは、１水平線毎の読出し動作に際してノイズキャンセラー回路による一連のノイズ除去動作が終了した後における電流リークによる信号保存ノードの電圧変化に起因して、イメージセンサの出力信号の表示画面に縦筋などの画像ノイズが発生する原因となるという問題があった。
【００４７】
本発明は上記の問題点を解決すべくなされたもので、１水平線毎の読出し動作に際してノイズキャンセラー回路による一連のノイズ除去動作が終了した後における電流リークを抑制でき、イメージセンサの出力信号の表示画面に発生する縦筋などの画像ノイズを抑制し得る固体撮像装置を提供することを目的とする。
【００４８】
【課題を解決するための手段】
第１の発明の固体撮像装置は、光電変換素子を含む単位セルの複数個が半導体基板上に二次元の行列状に配置されて形成された撮像領域と、前記撮像領域における同一行の単位セルを選択するための垂直選択線を選択駆動するための垂直駆動回路と、前記垂直駆動回路により選択された同一行の単位セルからそれぞれ信号が読出される複数の垂直信号線と、前記複数の垂直信号線の各一端側にそれぞれ接続された複数の負荷トランジスタと、前記複数の垂直信号線の各他端側にドレイン・ソースの一方が接続されたスイッチ用のトランジスタを有し、各垂直信号線に読出された信号をそれぞれ保存するノイズキャンセラー回路としての複数の信号保存領域と、前記複数の信号保存領域にそれぞれ保存された信号を順次選択して読出すための複数の水平選択トランジスタと、前記複数の水平選択トランジスタにより順次選択されて読出された信号が転送される水平信号線と、少なくとも前記信号保存領域から信号を順次読出す期間中は、前記スイッチ用のトランジスタのドレイン・ソースの一方が基板領域に対して逆バイアス状態になるように設定するバイアス制御手段とを具備することを特徴とする。
【００４９】
第２の発明の固体撮像装置は、第１の発明の固体撮像装置において、バイアス制御手段は、１水平線毎の読出し動作に際して選択される前記垂直選択線の駆動信号を、少なくとも前記複数の信号保存領域にそれぞれ保存された信号を複数の水平選択トランジスタにより順次選択して読出す期間は活性状態に制御することを特徴とする。
【００５０】
第３の発明の固体撮像装置は、光電変換した電荷を生成する光電変換手段、生成した電荷を読出す読出し手段、読出された電荷を増幅する増幅手段、前記読出された電荷をリセットするためのリセット手段および前記増幅手段の出力信号を垂直信号線に出力させるための行選択手段を有する単位セルが半導体基板上に二次元の行列状に配置された撮像領域と、前記垂直信号線の一端側に接続された負荷トランジスタと、前記複数の垂直信号線の各他端側にドレイン・ソースの一方が接続されたスイッチ用のトランジスタを有し、各垂直信号線に読出された信号をそれぞれ保存するノイズキャンセラー回路としての複数の信号保存領域と、前記負荷トランジスタをオン・オフ制御する負荷トランジスタオン・オフ制御手段とを具備し、前記負荷トランジスタオン・オフ制御手段により前記負荷トランジスタがカットオフした後には前記垂直信号線にバイアス電圧が印加されることを特徴とする固体撮像装置。
【００５１】
第４の発明の固体撮像装置は、第３の発明の固体撮像装置において、前記負荷トランジスタオン・オフ制御手段により前記負荷トランジスタをカットオフした時に前記垂直信号線に所定のバイアス電圧を印加するためのバイアス印加手段を具備することを特徴とする。
【００５２】
第５の発明の固体撮像装置は、光電変換した電荷を生成する光電変換手段、生成した電荷を読出す読出し手段、読出された電荷を増幅する増幅手段、前記読出された電荷をリセットするためのリセット手段および前記増幅手段の出力信号を垂直信号線に出力させるための行選択手段を有する単位セルが半導体基板上に二次元の行列状に配置された撮像領域と、前記垂直信号線の一端側に接続された負荷トランジスタと、前記複数の垂直信号線の各他端側にドレイン・ソースの一方が接続されたスイッチ用のトランジスタを有し、各垂直信号線に読出された信号をそれぞれ保存するノイズキャンセラー回路としての複数の信号保存領域と、前記行選択手段がオフ状態にある時に前記負荷トランジスタをカットオフさせる負荷トランジスタオン・オフ制御手段と、前記負荷トランジスタオン・オフ制御手段により前記負荷トランジスタをカットオフした後に前記垂直信号線が所定の電圧以下になると自動的に垂直信号線にバイアスを印加するバイアス印加手段とを具備することを特徴とする。
【００５３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００５４】
第１の発明に係る増幅型ＣＭＯＳイメージセンサは、従来例の増幅型ＣＭＯＳイメージセンサと比べて、大部分は同様であるが、１水平線毎の読出し動作に際してノイズキャンセラー回路２５-iによる一連のノイズ除去動作が終了した後における垂直信号線１８-iの電位が接地電位に低下しないような工夫がなされている。
【００５５】
＜第１実施例＞
図１は、第１実施例の増幅型ＣＭＯＳイメージセンサの等価回路を示している。
【００５６】
図１のＣＭＯＳイメージセンサは、図１６を参照して前述した従来例１のＣＭＯＳイメージセンサと比べて、水平帰線期間における１水平線毎の読出し動作に際してノイズキャンセラー回路２５-iによる一連のノイズ除去動作が終了した後における垂直選択トランジスタ１６の駆動方法が変更されており、その他は同じであるので図１６中と同一符号を付している。
【００５７】
即ち、図１において、セル領域（撮像領域）１には、フォトダイオード（光電変換素子）８、読出しトランジスタ（読出し手段）１４、増幅トランジスタ（増幅手段）１５、垂直選択トランジスタ（行選択手段）１６、リセットトランジスタ（リセット手段）１７から構成される単位セル１３が二次元の行列状に配置され、さらに、読取り線４、垂直選択線６、リセット線７、垂直信号線１８-i（i=1 〜n ）、電源線９が形成されている。
【００５８】
さらに、セル領域１外には、複数の負荷トランジスタ１２、ノイズキャンセラー回路（信号保存領域）２５-i、水平選択トランジスタ２３-i、水平信号線２６、出力増幅回路２７、水平リセットトランジスタ２８、垂直シフトレジスタ２、水平シフトレジスタ３、タイミング発生回路１０などが設けられている。
【００５９】
前記ノイズキャンセラー回路２５-iは、サンプルホールド用のトランジスタ１９、結合コンデンサ２０、電荷蓄積用のコンデンサ２１、電位クランプ用のトランジスタ２２により構成されており、前記コンデンサ２０・２１の接続ノードに前記水平選択トランジスタ２３-iの一端側が接続されている。
【００６０】
さらに、図示していないが、前記垂直シフトレジスタ２の出力と前記タイミング発生回路１０の出力とを用いて、例えば図２に示すように駆動パルスを生成し、前記読取り線４、垂直選択線６、リセット線７、負荷トランジスタ１２、サンプルホールド用のトランジスタ１９、電位クランプ用のトランジスタ２２に供給するための駆動回路が設けられている。
【００６１】
図２は、図１のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図である。
【００６２】
図１のＣＭＯＳイメージセンサの動作は、従来例１の図１６のＣＭＯＳイメージセンサの動作（図１７参照）と比べて、水平帰線期間における１水平線毎の読出し動作に際して選択される垂直選択線６の駆動信号が、一連のノイズ除去動作の前後を通じて、少なくとも各ノイズキャンセラー回路２５-iの信号保存ノードＳＮにそれぞれ保存された信号を複数の水平選択トランジスタにより順次選択して読出す期間（有効水平走査期間）にも活性状態（本例では“Ｈ”レベル）に制御されている点が異なり、その他は同じである。
【００６３】
即ち、１水平線毎の読出し動作に際して、一連のノイズ除去動作が終了した後、サンプルホールド用のトランジスタ１９がオフ状態に制御されることにより、セル領域１と各ノイズキャンセラー回路２５-iとが電気的に分離される。
【００６４】
そして、水平リセットトランジスタ２９がオン状態に制御されて水平信号線２６の電位がリセットされた後、水平選択トランジスタ２３-iが順次オン状態に制御され、コンデンサ２０・２１の接続ノード（信号保存ノードＳＮ）の電圧が順次読出され、出力増幅回路２７により増幅されて出力する。
【００６５】
この場合、前記したような一連のノイズ除去動作が終了した後も、選択行の “Ｈ”レベルの垂直選択線６により垂直選択トランジスタ１６がオン状態に制御されている。したがって、垂直信号線１８-iの電圧が負荷トランジスタ１２を通じて接地電位まで低下してしまうことが防止される。この場合、単位セル１３の増幅トランジスタ１５およびこれに垂直信号線１８-iを介して接続されている負荷トランジスタ１２は、ソースホロワ回路を形成しており、垂直信号線１８-iの電圧はソースホロワ回路の動作電圧Ｖｍ（約１Ｖ〜１．５Ｖ）になる。
【００６６】
これにより、垂直信号線１８-iと水平信号線との間の信号経路に接続されているノイズキャンセラー回路２５-iのサンプルホールド用のトランジスタ１９において、垂直信号線１８-i側の一端部・基板領域（本例ではＰウエル＝０Ｖ）が逆バイアス状態になる。
【００６７】
したがって、サンプルホールド用のトランジスタ１９のリーク電流が抑制され、このリーク電流による信号保存ノードＳＮの電圧低下が抑制され、各サンプルホールド用のトランジスタ１９のリーク電流のばらつきに応じた信号保存ノードＳＮの電圧低下度合のばらつきが抑制される。
【００６８】
結果として、この後、水平選択トランジスタ２３-iが順次オン状態に制御されて各水平選択トランジスタ２３-iから信号が読出される時、各信号の直流電位のばらつきに起因してイメージセンサの出力信号を画像表示装置の画面に表示した場合に発生する縦筋などの画像ノイズが抑制される。
【００６９】
＜第１実施例の変形例１＞
図２中に示した動作タイミングにおいて、従来例２の説明で図１９に示した動作タイミングと同様に、垂直トランジスタ１６をオンにし、サンプルホールド用のトランジスタ１９をオンにした後にリセットトランジスタ１７を一時的にオンにするように変更してもよい。
【００７０】
この変更は、従来例２で説明した図１８のＣＭＯＳイメージセンサにおいて、垂直選択トランジスタＴａの駆動回路（垂直シフトレジスタ２の出力を選択して垂直選択線６の駆動信号を生成するパルスセレクタ２ａ）を変更し、図２０に示すように、選択行のφADRES パルスを“Ｈ”レベルに立ち上げてから有効水平走査期間が終了するまでの間は垂直選択トランジスタＴａをオン状態に制御するように変更することに対応する。
【００７１】
＜第１実施例の変形例２＞
第１実施例の変形例２に係るＣＭＯＳイメージセンサは、前述した第１実施例のＣＭＯＳイメージセンサと比べて、さらに、ノイズキャンセラー回路２５-iの信号保存ノードＳＮに連なる電位クランプ用トランジスタ２２のクランプ電位および水平信号線２６に連なる水平リセット用トランジスタ２８のリセット電位が、少なくとも各ノイズキャンセラー回路２５-iの信号保存ノードＳＮにそれぞれ保存された信号を複数の水平選択トランジスタ２３-iにより順次選択して読出す期間はそれぞれ例えば１Ｖ程度に設定されている点が変更されており、その他は同じである。
【００７２】
このような構成によれば、一連のノイズ除去動作の終了後において、電位クランプ用トランジスタ２２のクランプ電位側一端部・基板領域（本例ではＰウエル＝０Ｖ）は逆バイアス状態になっており、そのリーク電流が抑制され、このリーク電流による信号保存ノードＳＮの電圧低下が抑制される。
【００７３】
また、水平リセット用トランジスタ２８のリセット動作の終了後において、水平信号線２６は１Ｖ程度になっているので、水平選択トランジスタ２３-iの水平信号線側一端部・基板領域（本例ではＰウエル＝０Ｖ）は逆バイアス状態になっており、そのリーク電流が抑制され、このリーク電流による信号保存ノードＳＮの電圧低下が抑制される。
【００７４】
また、水平リセット用トランジスタ２８のリセット動作の終了後において、水平リセット用トランジスタ２８のリセット電位側一端部・基板領域（本例ではＰウエル＝０Ｖ）は逆バイアス状態になっており、そのリーク電流が抑制され、このリーク電流による水平信号線２６の電圧低下が抑制される。
【００７５】
結果として、イメージセンサの出力信号を画像表示装置の画面に表示した場合に発生する縦筋などの画像ノイズが第１実施例よりもさらに抑制される。
【００７６】
ところで、上記第１実施例では、前記ソースホロワ回路が常に動作状態になるので消費電力が増加するという問題があり、この点を解決した実施例を以下に説明する。
【００７７】
＜第２実施例＞
図３は、第２実施例のＣＭＯＳイメージセンサの等価回路を示している。
【００７８】
図３のＣＭＯＳイメージセンサは、図１６を参照して前述した従来例１のＣＭＯＳイメージセンサと比べて、１水平線毎の読出し動作に際してノイズキャンセラー回路２５-iによる一連のノイズ除去動作が終了した後における垂直信号線１８-iの電圧を所要のバイアス電位（例えば１Ｖ程度）に設定するために、各垂直信号線１８-iとバイアス電圧ノードとの間にそれぞれ接続されたバイアス印加用トランジスタ３１と、一連のノイズ除去動作終了後に垂直信号線１８-iの負荷トランジスタ１２をオフ状態に制御するとともに前記バイアス印加用トランジスタ３１をオン状態に制御するオン・オフ制御回路３２が付加されており、その他は同じであるので、図１６中と同一符号を付してその説明を省略する。
【００７９】
図４は、図３のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図である。
【００８０】
図３のＣＭＯＳイメージセンサの動作は、従来例１の図１６のＣＭＯＳイメージセンサの動作（図１７参照）と比べて、１水平線毎の読出し動作に際して少なくとも各ノイズキャンセラー回路２５-iの信号保存ノードＳＮに保存された信号を複数の水平選択トランジスタ２３-iにより順次選択して読出す期間は、負荷トランジスタ１２がオフ状態に制御されるとともにバイアス印加用トランジスタ３１がオン状態に制御される点が異なり、その他は同じである。
【００８１】
上記第２実施例のＣＭＯＳイメージセンサによれば、前記第１実施例のＣＭＯＳイメージセンサと同様に、１水平線毎の読出し動作に際して、一連のノイズ除去動作が終了した後、垂直信号線１８-iの電圧が負荷トランジスタ１２を通じて接地電位まで低下してしまうことが防止され、垂直信号線１８-iの電圧はバイアス印加用トランジスタ３１により例えば１Ｖ程度に設定される。
【００８２】
したがって、サンプルホールド用のトランジスタ１９の垂直信号線１８-i側の一端部・基板領域（本例ではＰウエル＝０Ｖ）が逆バイアス状態になり、そのリーク電流が抑制され、画像ノイズを抑制することができる。
【００８３】
＜第３実施例＞
図５は、第３実施例に係るＣＭＯＳイメージセンサの等価回路を示している。図５のＣＭＯＳイメージセンサは、図１８を参照して前述した従来例２のＣＭＯＳイメージセンサと比べて、一連のノイズ除去動作終了後に垂直信号線VLINの負荷トランジスタＴＬをオフ状態に制御するとともに垂直信号線VLINを所定のバイアス電圧（例えば電源電圧ＶDD＝３．３Ｖ程度）に制御するための負荷トランジスタオン・オフ制御回路５０（ソースホロワ制御スイッチ回路）が付加されている点、パルスセレクタ（駆動回路）２ａの構成、タイミング発生回路１０ａの構成、バイアス発生回路１１ａの構成が異なり、その他は同じである。
【００８４】
即ち、図５において、セル領域（撮像領域）１には、垂直選択トランジスタ （行選択トランジスタ、行選択手段）Ｔａ、増幅トランジスタ（増幅手段）Ｔｂ、リセットトランジスタ（リセット手段）Ｔｃ、読出しトランジスタ（読出し手段）Ｔｄ、フォトダイオード（光電変換手段）ＰＤから構成される単位セル１３が二次元の行列状に配置されて形成され、さらに、読取り線４、垂直選択線６、リセット線７、垂直信号線VLIN、電源線９が形成されている。
【００８５】
セル領域１の一端側の外部には、複数の負荷トランジスタＴＬ、ノイズキャンセラー回路（信号保存領域）２５、水平選択トランジスタＴＨ、水平信号線HLIN、水平リセットトランジスタ（図示せず）、出力増幅回路（図示せず）、垂直シフトレジスタ２、パルスセレクタ（駆動回路）２ａ、水平シフトレジスタ３、タイミング発生回路１０ａ、バイアス発生回路（バイアス印加手段）１１ａなどが設けられている。
【００８６】
前記ノイズキャンセラー回路２５は、サンプルホールド用のトランジスタＴSH、電位クランプ用のトランジスタTCLP、結合コンデンサＣｃ、電荷蓄積用のコンデンサＣｔにより構成されており、前記コンデンサＣｃ、コンデンサＣｔの接続ノードに水平選択トランジスタＴＨの一端が接続されている。
【００８７】
前記パルスセレクタ（駆動回路）２ａは、前記垂直シフトレジスタ２の出力パルスにより制御されてセル領域１の各行を走査的に駆動する。
【００８８】
前記バイアス発生回路１１ａは、ノイズキャンセラー回路２５の電位クランプ用のトランジスタTCLPの一端に供給するためのバイアス電位VVC および前記オン・オフ制御回路５０に供給するためのバイアス電位VVL を発生する。
【００８９】
前記オン・オフ制御回路５０は、（１）各ソースホロワ回路の負荷トランジスタＴＬのゲートと接地ノードとの間に接続された負荷カット用のトランジスタＴCUT と、（２）各ソースホロワ回路の負荷トランジスタＴＬのゲートとバイアス発生回路１１ａのバイアス電圧（VVL ）出力ノードとの間に接続されたバイアス印加用トランジスタＴCUTNと、（３）前記タイミング発生回路１０ａから所定のタイミングで出力するソースホロワ制御信号（φCUT パルス）を前記負荷カット用のトランジスタＴCUT のゲートに印加し、前記φCUT パルスをインバータ回路５１で反転したパルス信号を前記バイアス印加用トランジスタＴCUTNのゲートに印加することによって前記バイアス印加用トランジスタＴCUTNの動作を前記負荷カット用のトランジスタＴCUT に対して相補的に制御するための回路を有する。
【００９０】
図６は、図５のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図である。
【００９１】
図５のＣＭＯＳイメージセンサの動作は、前述した従来例２の図１８のＣＭＯＳイメージセンサの動作（図１９参照）と比べて、基本的には同じであるが、ソースホロワ制御スイッチ回路５０による制御動作が加わっている。
【００９２】
即ち、ソースホロワ制御スイッチ回路５０は、ＣＭＯＳイメージセンサで光電変換した信号をソースホロワ回路により増幅して次段のサンプルホールド用トランジスタＴSHへ出力する期間（φADRES パルスがオンの期間）は、φCUT パルスを “Ｌ”にして負荷カット用のトランジスタＴCUT をオフ状態（バイアス印加用トランジスタＴCUTNをオン状態）に制御することによって、負荷トランジスタＴＬを動作状態に制御し、ソースホロワ回路を動作させる。この時、垂直信号線VLINの電圧VVLIN はソースホロワ回路の動作電圧Ｖｍ（約１Ｖ〜１．５Ｖ）になる。
【００９３】
そして、上記φADRES パルスがオフの期間は、φCUT パルスを“Ｈ”にして負荷カット用のトランジスタＴCUT をオン状態（バイアス印加用トランジスタＴCUTNをオフ状態）に制御することによって、負荷トランジスタＴＬをオフ状態に制御し、ソースホロワ回路を動作させない。
【００９４】
このようにソースホロワ回路を必要な期間だけ動作させ、その他の期間は動作させないので、ソースホロワ回路の消費電力を低減（従来例の約１／２から１／４に低減）することが可能になる。
【００９５】
しかも、φCUT パルスを、φADRES パルスの立ち下がりよりも早く立ち上げ、φADRES パルスの立ち上がりよりも遅れて立ち下げている。これにより、φCUT パルスをオンにした時（負荷トランジスタＴＬをカットオフした時）でも、φADRES パルスがオンの期間にはそれによりオン状態に制御されている垂直選択トランジスタＴａおよび増幅トランジスタＴｂを通じて垂直信号線VLINに所定のバイアス電圧（本例では電源電圧ＶDD＝３．３Ｖ）が印加されるようになる。
【００９６】
この場合、φADRES パルスの立ち下がり時には、既に負荷トランジスタＴＬがカットオフされているので、垂直信号線VLINの電圧VVLIN がソースホロワ回路の動作電圧ＶｍからＶDDまで上昇するタイミングを早めることができる。
【００９７】
このようにソースホロワ回路を動作させない期間（有効水平走査期間を含む）は、垂直信号線VLINの電圧VVLIN に所定のバイアス電圧が印加されるので、次段のサンプルホールド用トランジスタＴSHの一端部（ドレイン）・基板領域（本例ではＰウエル＝０Ｖ）が逆バイアス状態になり、そのリーク電流が抑制され、縦筋等の画像ノイズを抑制し、縦筋やむらのない信号を得ることができる。
【００９８】
なお、図６中には、水平帰線期間に同一行の垂直選択線６の信号（φADRES パルス）が断続的に２回オンになるように駆動する例を示しているが、これに限らず、図１９に示した従来例２におけるφADRES パルスと同様に１回オンになるように駆動する場合でも上記したような効果が得られる。
【００９９】
ところで、図５のＣＭＯＳイメージセンサの動作において、図７に示すように、φADRES パルスとφCUT パルスを反転関係で同時に切換えるように制御すれば、φADRES パルスがオフ（φCUT パルスがオン）の時に垂直信号線VLINがフローティング状態になり、その電圧VVLIN としてφADRES パルスがオンの時の垂直信号線VLINの電圧VVLIN （＝Ｖｍ）を保持するようになる。
【０１００】
しかし、垂直信号線VLINの電圧VVLIN が比較的長い有効水平走査期間内にリーク電流によって０Ｖになるおそれがあり、この点を解決した実施例を以下に説明する。
【０１０１】
＜第４実施例＞
図８は、第４実施例の増幅型ＣＭＯＳイメージセンサの等価回路を示している。
【０１０２】
図８のＣＭＯＳイメージセンサは、図５を参照して前述した第３実施例のＣＭＯＳイメージセンサと比べて、（１）φADRES パルスとφCUT パルスを反転関係で同時に切換えるように制御する点、（２）ソースホロワ回路を動作させない期間（有効水平走査期間を含む）は、垂直信号線VLINに所定のバイアス電圧VV1 としてソースホロワ回路の動作電圧Ｖｍと同じか近い電圧を印加するために、垂直信号線VLINとバイアス発生回路１１ａのバイアス電圧（VV1 ）出力ノードとの間にバイアス印加用トランジスタ（スイッチトランジスタ）ＴVVが接続され、そのゲートに前記φCUT パルスが印加される点が異なる。
【０１０３】
図９は、図８のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図である。
【０１０４】
図９に示すＣＭＯＳイメージセンサの動作は、前述した第３実施例に係るＣＭＯＳイメージセンサの動作（図６参照）と比べて、基本的には同じであるが、φADRES パルスがオフ（φCUT パルスがオン）の時にバイアス印加用トランジスタ（スイッチトランジスタ）ＴVVがオン状態になる動作が加わる。
【０１０５】
このような制御によれば、φADRES パルスとφCUT パルスを反転関係で同時に動作させた場合でも、φADRES パルスがオフ（φCUT パルスがオン）の時に、負荷トランジスタＴＬをオフにすると同時に、垂直信号線VLINにソースホロワ回路の動作電圧Ｖｍ（約1.5V）と同じか近い所定のバイアス電圧VV1 （＝0.5 〜２V ）を印加することが可能になる。
【０１０６】
なお、φCUT パルスに同期してバイアス印加用トランジスタ（スイッチトランジスタ）ＴVVを切換えるので、φADRES パルスのオン期間を短くすることができ、ソースホロワ回路の消費電力を低減することができる。
【０１０７】
また、ソースホロワ回路の動作電圧Ｖｍとバイアス電圧VV1 との電圧差を小さくすることにより、垂直信号線VLINの応答が早く、垂直信号線VLINの電圧VVLIN の立ち上がり時間t1,t3 および立ち下がり時間t2,t4 を短くすることができ、ソースホロワ回路の動作速度を早くすることができる。
【０１０８】
また、垂直信号線VLINの電位切換の変化量が小さいので、電位切換時のソースホロワ回路の動作電流が小さくなり、また、スパイクノイズも小さくなる。
【０１０９】
図１０（ａ）、（ｂ）、（ｃ）は、図８のＣＭＯＳイメージセンサにおけるノイズキャンセラー回路２５のサンプルホールド用トランジスタＴSHのリーク電流抑制動作を説明するために、トランジスタＴSHの断面図およびトランジスタＴSHの基板内の電位ポテンシャルを示している。
【０１１０】
図１０（ａ）において、垂直信号線VLINの電圧VVLIN が３．３Ｖと高い時は、基板へのリーク電流ＩＬ1 が発生し、このリーク電流ＩＬ1 がサンプルホールド用トランジスタＴSHの結合コンデンサＣｃ側のｎ型ソース領域に流れ込み、縦筋等の画像ノイズが発生するおそれがある。
【０１１１】
また、図１０（ｂ）に示すように、サンプルホールド用トランジスタＴSHのチャネル領域のポテンシャルが拡散層との容量結合により上昇し、飽和レベルの信号電荷が垂直信号線VLINにリークすることにより、飽和の縦筋等の画像ノイズが発生するおそれがある。
【０１１２】
これに対して、図１０（ｃ）に示すように、垂直信号線VLINに所定のバイアス電圧VV1 （＝0.5 〜２V ）を印加することにより、φSHパルスが０Ｖの時のサンプルホールド用トランジスタＴSHのチャネル領域の電位ポテンシャルが例えば−０．５Ｖ程度になるように設定しておけば、基板へのリーク電流ＩＬ1 と飽和レベルの信号電荷のリークを抑制することが可能になる。
【０１１３】
＜第５実施例＞
図１１は、第５実施例の増幅型ＣＭＯＳイメージセンサの等価回路を示している。
【０１１４】
図１１のＣＭＯＳイメージセンサは、図８を参照して前述した第４実施例のＣＭＯＳイメージセンサと比べて、ソースホロワ回路を動作させない期間（有効水平走査期間を含む）は、垂直信号線VLINに所定の第１のバイアス電圧VV1 と第２のバイアス電圧VV2 とを切り換えて印加するために、垂直信号線VLINとバイアス発生回路１１ｂの第１のバイアス電圧（VV1 ）出力ノードとの間に第１のバイアス印加用トランジスタ（スイッチトランジスタ）ＴV1が接続され、そのゲートにタイミング発生回路１０ｂから第１の制御信号（φVV1 パルス）が印加され、垂直信号線VLINとバイアス発生回路１１ｂの第２のバイアス電圧（VV2 ）出力ノードとの間に第２のバイアス印加用トランジスタ（スイッチトランジスタ）ＴV2が接続され、そのゲートにタイミング発生回路１０ｂから第２の制御信号（φVV2 パルス）が印加される点が異なる。
【０１１５】
図１２は、図１１のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図である。
【０１１６】
図１２に示すＣＭＯＳイメージセンサの動作は、前述した第４実施例のＣＭＯＳイメージセンサの動作（図９参照）と比べて、基本的には同じであるが、φVV1 パルス、φVV2 パルスとも、φADRES パルスの立ち下がりで立ち上がり、φADRES パルスの立ち上がりで立ち下がっており、φVV1 パルス、φVV2 パルスのいずれも、φADRES パルスの立ち下がりからφCUT パルスの立ち上がりまで活性状態となっている。但し、φVV1 パルスは、水平帰線期間の信号の読出し期間内に活性状態となり、φVV2 パルスはその他の期間内に活性状態となる。
【０１１７】
これにより、水平帰線期間において、第１回目のφADRES パルスをオフした後に垂直信号線VLINの電圧VVLIN を第１のバイアス電圧VV1 に設定し、第２回目のφADRES パルスをオフした後から有効水平走査期間中には垂直信号線VLINの電圧VVLIN を第２のバイアス電圧VV2 に設定するように制御することが可能になる。なお、φRESET パルスとφREADパルスの間は短くしたいので、水平帰線期間に垂直信号線VLINに印加される第１のバイアス電圧VV1 をリーク電流が問題にならない電圧に設定し、応答性を良くすることができる。
【０１１８】
即ち、第１のバイアス電圧VV1 として、例えば前述した第４実施例のＣＭＯＳイメージセンサと同様に、ソースホロワ回路の動作電圧Ｖｍ（約１．５Ｖ）に近い電圧１．０Ｖ〜１．５Ｖに設定している。
【０１１９】
また、水平帰線期間におけるφADRES パルスのオフ時間よりも有効水平走査期間におけるφADRES パルスのオフ時間が約１０倍長いので、有効水平走査期間におけるリーク電流が水平帰線期間におけるリーク電流の約１／１０となる必要がある。そのためには、有効水平走査期間に垂直信号線VLINに印加される第２のバイアス電圧VV2 を、水平帰線期間に垂直信号線VLINに印加される第１のバイアス電圧VV1 よりも低く設定して、図１０に示したようなリーク電流を低減する。
【０１２０】
即ち、第２のバイアス電圧VV2 として、有効水平走査期間におけるリーク電流を低減するために、第１のバイアス電圧VV1 よりも低い０．５Ｖ〜１．４Ｖに設定している。この場合、第２のバイアス電圧VV2 を０．５Ｖより低くすると、サンプルホールド用トランジスタＴSHの閾値電圧Ｖｔｈ（＝０．５Ｖ）との関係からそのカットオフが不十分になってリーク電流が発生するおそれがある。
【０１２１】
なお、前記第１、第２、第４及び第５実施例において、垂直信号線（１８-iあるいはVLIN）に信号を出力する期間以外におけるフォトダイオード（８あるいはＰＤ）の信号電荷蓄積期間中に垂直信号線の電位が０Ｖまで低下しないようにバイアスを印加することにより、垂直信号線に信号を出力した後に垂直信号線の電位がフローティング状態に放置されなくなる。したがって、リークにより垂直信号線の電位が０Ｖに近付くことが防止されるので、出力信号の表示画面上にスミアと呼ばれる偽信号が発生する現象を防止することが可能になる。
【０１２２】
即ち、垂直信号線に信号を出力した後、垂直信号線の電位がフローティング状態に放置されたままであると、セル領域１のある画素部分にだけ強い光が入射した場合に、この画素部分のフォトダイオードが飽和し、それより溢れ出た信号電荷が近傍の垂直信号線に流れ込み、この垂直信号線の電位が０Ｖに近付く。一方、光が入射していない画素部分ではフォトダイオードの電位が０Ｖより高い電位（例えば１Ｖ）に設定されているので、前記したように垂直信号線の電位が０Ｖに近付くと、この垂直信号線から光が入射していない画素部分のフォトダイオードに電子がリークする。
【０１２３】
このような現象が起きた場合、撮像装置出力信号の表示画面上には、強い光が入射した画素部分から上下方向の画素部分に対応する位置に白い線（スミアと呼ばれる偽信号）が発生する。
【０１２４】
ところで、前記第２実施例、第４実施例および第５実施例においては、垂直信号線（１８-iあるいはVLIN）にバイアスを印加するために、垂直信号線にバイアス印加用トランジスタ（３１あるいはTVV ）の一端を接続し、その他端にバイアス電圧を接続し、このバイアス印加用トランジスタのゲートにオン・オフ制御信号を印加する構成によってバイアス印加のタイミングを設定制御しているが、上記バイアス印加を垂直信号線の電圧低下に応じて自動的に行う自動バイアス印加手段を設けるように変更することも可能である。
【０１２５】
また、前記第２実施例、第４実施例および第５実施例においては、各垂直信号線（１８-iあるいはVLIN）にバイアス印加専用のトランジスタ（３１あるいはTVV ）を接続しているが、読出し用の画素行と実質的に同じ構成のダミー画素行を利用してバイアス印加を行うように変更することも可能である。
【０１２６】
これらの変更例について、以下、第６実施例および第７実施例を参照して説明する。
【０１２７】
＜第６実施例＞
第６実施例のＣＭＯＳイメージセンサの構成は、図３を参照しながら前述した第２実施例のＣＭＯＳイメージセンサと比べて、各垂直信号線１８-iと所定の電源ノードとの間にそれぞれ接続されたバイアス印加用トランジスタ３１のゲートに例えば１．２Ｖの電圧を印加するようにした点が異なり、その他は同じである。上記バイアス印加用トランジスタ３１は、後述するように垂直信号線１８-iの余剰電荷を吸収（排出）する作用を有するので、以下では余剰電荷吸収用トランジスタと呼ぶ。
【０１２８】
図１３は、第６実施例の固体イメージセンサの動作例を示すタイミング波形図である。
【０１２９】
図３中の余剰電荷吸収用トランジスタ３１の閾値電圧が例えば０．７Ｖであると、それに接続されている垂直信号線１８-iの電位が前記したようにフォトダイオード８の信号電荷蓄積期間中に０．５Ｖ以下になった時に、余剰電荷吸収用トランジスタ３１のドレインに電子を吸収し、垂直信号線１８-iの電位が例えば０．５Ｖになり、０Ｖまで下がらなくなる。
【０１３０】
したがって、前記したようなスミアと呼ばれる偽信号が発生し難くなる。即ち、垂直信号線１８-iから光が入射していない画素部分のフォトダイオード８に電子がリークしようとしても、垂直信号線１８-iの電位は、０Ｖではなく、例えば０．５Ｖになっているので、基板バイアス効果により、フォトダイオード８への電子のリークが少なくなる。
【０１３１】
即ち、上記第６実施例のＣＭＯＳイメージセンサによれば、垂直信号線１８-iに信号を出力する期間以外に垂直信号線１８-iの電位がある一定以下の電位になったら自動的にオン状態になるスイッチ素子３１を各垂直信号線１８-iに接続することにより、垂直信号線１８-iにバイアスを印加するタイミングを垂直信号線１８-iの電圧低下に応じて自動的に行うことを特徴とするものである。
【０１３２】
これにより、垂直信号線１８-iの信号出力期間以外に垂直信号線１８-iの電位が０Ｖまで低下しないようにし、リークが生じたとしても、垂直信号線１８-iからフォトダイオード８へのリークを抑制することができる。
【０１３３】
さらには、図３中のサンプルホールド用トランジスタ１９を介してのリークが少なくなり、垂直信号線１８-iに水平選択トランジスタ２３-iが直接に接続される場合には水平選択トランジスタ２３-iを介しての水平信号線２６へのリークが少なくなるという効果もある。
【０１３４】
＜第７実施例＞
図１４は、第７実施例のＣＭＯＳイメージセンサの等価回路の一部を示しており、図１５は第７実施例のＣＭＯＳイメージセンサの動作例を示すタイミング波形図である。
【０１３５】
図１５に示すＣＭＯＳイメージセンサは、図３を参照しながら前述した第２実施例のＣＭＯＳイメージセンサと比べて、セル領域１に本来の読出し対象となる読出し用の画素行とは別に、読出し用の画素行内の単位セル１３とそれぞれ同じ構成のダミーセル１３′を行方向に配置して形成したダミー画素行１ａを追加しておき、このダミー画素行１ａに対応して垂直シフトレジスタ２のシフト段数を増やし、ダミー画素行１ａのダミーセル１３′に対応する垂直選択線（アドレス線）６およびリセット線７を所定のタイミングで活性化制御するようにした点が異なり、その他は同じであるので図３中と同一符号を付している。なお、図１５には、垂直シフトレジスタ２の出力側の垂直駆動回路２´を図示している。
【０１３６】
第７実施例のＣＭＯＳイメージセンサにおいては、信号電荷蓄積期間中にダミー画素行１ａのダミーセル１３′の垂直選択トランジスタ１６およびリセットトランジスタ１７を余剰電荷吸収用トランジスタとして動作させることにより、垂直信号線１８-iの電位がある一定以下の電位になった時にダミー画素行１ａの垂直選択トランジスタ１６および増幅トランジスタ１５がオン状態になり、垂直信号線１８-iの余剰電荷が垂直選択トランジスタ１６のドレインに吸収され、垂直信号線１８-iの電位が０Ｖまで下がらなくなる。
【０１３７】
したがって、前記したようなスミアと呼ばれる偽信号が発生し難くなる。即ち、垂直信号線１８-iから光が入射していない画素部分のフォトダイオード８に電子がリークしようとしても、垂直信号線１８-iの電位は、０Ｖではなく、例えば０．５Ｖになっているので、基板バイアス効果により、フォトダイオード８への電子のリークが少なくなる。
【０１３８】
なお、図１４中のバイアス印加用トランジスタ３１は、上記動作に関係ないので、省略してもよい。
【０１３９】
即ち、上記第７実施例のＣＭＯＳイメージセンサによれば、垂直信号線１８-iに信号を出力する期間以外に垂直信号線１８-iの電位がある一定以下の電位になったらダミー画素行１ａの垂直選択トランジスタ１６および増幅トランジスタ１５がオン状態になるように構成することにより、垂直信号線１８-iにバイアスを印加するタイミングを垂直信号線１８-iの電圧低下に応じて自動的に行うことを特徴とするものである。
【０１４０】
これにより、垂直信号線１８-iの信号出力期間以外に垂直信号線１８-iの電位が０Ｖまで低下しないようにし、リークが生じたとしても、垂直信号線１８-iからフォトダイオード８へのリークを抑制することができる。
【０１４１】
また、図１４中のサンプルホールド用トランジスタ１９を介してのリークが少なくなり、垂直信号線１８-iに水平選択トランジスタ２３-iが直接に接続される場合には水平選択トランジスタ２３-iを介しての水平信号線２６へのリークが少なくなるという効果もある。
【０１４２】
さらに上記第７実施例において、前記垂直シフトレジスタ２は、あるフレーム（フィールド）の選択を始めて初段から終段までのシフト動作を終了した後（複数の読出し用の画素行の単位セル１３からの信号読出しを制御した後）、再び初段に戻って次のフレームの選択を始める。この場合、再び初段に戻るまでの期間（垂直帰線期間）には終段から出力を発生したままになっており、この期間に垂直駆動回路２´により前記ダミー画素行１ａの垂直選択トランジスタ１６およびリセットトランジスタ１７を駆動するようにすれば、この垂直駆動回路２´の負荷が垂直走査期間、垂直帰線期間で変動しないので、電源線９の電圧変動をまねかず、固体撮像装置の出力信号を画像表示装置の画面に表示した場合に横筋が発生することはない。
【０１４３】
なお、上記第６実施例および第７実施例で説明したように、垂直信号線１８-iの電位を０Ｖまで低下させない制御は、信号電荷蓄積期間だけでなく、水平帰線期間中でも信号電荷読出し期間以外の全てにおいて適用すると、さらに大きな効果が得られ、偽信号の発生をさらに抑えることができる。
【０１４４】
また、上記第７実施例では、垂直信号線１８-iへのバイアス印加が垂直信号線１８-iの電圧低下に応じて自動的に行なわれる構成としたが、信号電荷蓄積期間中にダミー画素行１ａの垂直選択トランジスタ１６およびリセットトランジスタ１７をオン状態に制御して、上記第２実施例、第４実施例および第５実施例と同様に、垂直信号線１８-iを直接所定のバイアス電位、例えばソースホロワ回路の動作電圧と同じか、近い電圧に設定してもよい。
【０１４５】
さらに、前記各実施例は、１個のフォトダイオードＰＤ，４個のトランジスタからなる１画素の単位セル１３のアレイを有するＣＭＯＳイメージセンサを示したが、これに限らず、垂直信号線に対して負荷トランジスタを一端部に接続して出力する構成のイメージセンサ（例えば２個のフォトダイオードＰＤ、５個のトランジスタからなる２画素の単位セルのアレイを有するＣＭＯＳイメージセンサ）や、光電変換部を積層した積層型のイメージセンサにも本発明を適用可能である。
【０１４６】
また、スイッチ素子としてＮ型ＭＯＳトランジスタを使用した例を示したが、Ｎ型ＭＯＳトランジスタ、Ｐ型ＭＯＳトランジスタのペアからなるＣＭＯＳスイッチを使用してもよい。また、上記各実施例とは電圧関係が逆になるが、Ｐ型のソースホロワ回路を使用してもよい。
【０１４７】
【発明の効果】
上述したように本発明の固体撮像装置によれば、１水平線毎の読出し動作に際してノイズキャンセラー回路による一連のノイズ除去動作が終了した後における電流リークを抑制でき、イメージセンサの出力信号の表示画面に発生する縦筋などの画像ノイズを抑制することができ、Ｓ／Ｎの高い鮮明な画像を得ることができる。
【０１４８】
また、本発明の固体撮像装置によれば、ＣＭＯＳ型イメージセンサの消費電力の低減と縦筋等の画像ノイズ対策が可能になる。
【図面の簡単な説明】
【図１】本発明の第１実施例のＣＭＯＳイメージセンサの等価回路を示す図。
【図２】図１中のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図。
【図３】本発明の第２実施例のＣＭＯＳイメージセンサの等価回路を示す図。
【図４】図３中のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図。
【図５】本発明の第３実施例のＣＭＯＳイメージセンサの等価回路を示す図。
【図６】図５中のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図。
【図７】図５中のＣＭＯＳイメージセンサの動作のタイミングを変更した場合の動作を説明するために示すタイミング波形図。
【図８】本発明の第４実施例のＣＭＯＳイメージセンサの等価回路を示す図。
【図９】図８中のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図。
【図１０】図８中のＣＭＯＳイメージセンサにおけるノイズキャンセラー回路部のサンプルホールドトランジスタのリーク電流抑制動作を説明するためにトランジスタの断面図およびトランジスタの基板内の電位ポテンシャルを示す図。
【図１１】本発明の第５実施例のＣＭＯＳイメージセンサの等価回路を示す図。
【図１２】図１１中のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図。
【図１３】本発明の第６実施例のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図。
【図１４】本発明の第７実施例のＣＭＯＳイメージセンサの等価回路を示す図。
【図１５】図１４中のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図。
【図１６】１画素毎に画素信号の読出しが可能な読出し回路を備えた増幅型ＣＭＯＳイメージセンサの従来例１を示す等価回路図。
【図１７】図１６の固体イメージセンサの動作の一例を示すタイミング波形図。
【図１８】増幅型ＣＭＯＳイメージセンサの従来例２を示す等価回路図。
【図１９】図１８の固体イメージセンサの動作の一例を示すタイミング波形図。
【図２０】本発明の変形例として、図１８の固体イメージセンサの構成を一部変更した場合の動作の一例を示すタイミング波形図。
【符号の説明】
１…セル領域（撮像領域）、
２…垂直シフトレジスタ、
３…水平シフトレジスタ、
４…読取り線、
６…垂直選択線、
７…リセット線、
８…フォトダイオード
９…電源線、
１０…タイミング発生回路、
１２…負荷トランジスタ、
１３…１画素の単位セル、
１４…読出しトランジスタ、
１５…増幅トランジスタ、
１６…垂直選択トランジスタ（行選択トランジスタ）、
１７…リセットトランジスタ、
１８-i…垂直信号線、
１９…サンプルホールド用のトランジスタ、
２０…結合コンデンサ、
２１…電荷蓄積用のコンデンサ、
ＳＮ…信号保存ノード、
２２…電位クランプ用のトランジスタ、
２３-i…水平選択トランジスタ、
２５-i…ノイズキャンセラー回路、
２６…水平信号線、
２７…出力増幅回路、
２８…水平リセットトランジスタ。
Claims (16)
- 光電変換素子を含む単位セルの複数個が半導体基板上に二次元の行列状に配置されて形成された撮像領域と、
前記撮像領域における同一行の単位セルを選択するための垂直選択線を選択駆動するための垂直駆動回路と、
前記垂直駆動回路により選択された同一行の単位セルからそれぞれ信号が読出される複数の垂直信号線と、
前記複数の垂直信号線の各一端側にそれぞれ接続された複数の負荷トランジスタと、
前記複数の垂直信号線の各他端側にドレイン・ソースの一方が接続されたスイッチ用のトランジスタを有し、各垂直信号線に読出された信号をそれぞれ保存するノイズキャンセラー回路としての複数の信号保存領域と、
前記複数の信号保存領域にそれぞれ保存された信号を順次選択して読出すための複数の水平選択トランジスタと、
前記複数の水平選択トランジスタにより順次選択されて読出された信号が転送される水平信号線と、
少なくとも前記信号保存領域から信号を順次読出す期間中は、前記スイッチ用のトランジスタのドレイン・ソースの一方が基板領域に対して逆バイアス状態になるように設定するバイアス制御手段
とを具備することを特徴とする固体撮像装置。 - 請求項１記載の固体撮像装置において、
前記スイッチ用のトランジスタは、前記垂直信号線に読出された信号を前記信号保存領域に設けられた電荷蓄積用のコンデンサに伝達するサンプルホールド用のトランジスタであることを特徴とする固体撮像装置。 - 請求項２記載の固体撮像装置において、さらに、
前記水平信号線に接続された水平リセットトランジスタと、
前記水平信号線に接続された出力増幅回路
とを具備することを特徴とする固体撮像装置。 - 請求項３記載の固体撮像装置において、
前記サンプルホールド用のトランジスタ、水平選択トランジスタおよび水平リセットトランジスタのそれぞれは、半導体基板の表層部に選択的に形成されたＰウエルに活性化領域が形成されたＮＭＯＳトランジスタからなることを特徴とする固体撮像装置。 - 請求項１乃至４のいずれか１項に記載の固体撮像装置において、
前記バイアス制御手段は、１水平線毎の読出し動作に際して選択される前記垂直選択線の駆動信号を、少なくとも前記複数の信号保存領域にそれぞれ保存された信号を複数の水平選択トランジスタにより順次選択して読出す期間は活性状態に制御することを特徴とする固体撮像装置。 - 請求項２乃至４のいずれか１項に記載の固体撮像装置において、
前記バイアス制御手段は、少なくとも前記複数の信号保存領域にそれぞれ保存された信号を複数の水平選択トランジスタにより順次選択して読出す期間は、前記負荷トランジスタをオフ状態に制御するとともに、前記サンプルホールド用のトランジスタのドレイン・ソースの一方が基板領域に対して逆バイアス状態になるように、前記垂直信号線の電位を設定することを特徴とする固体撮像装置。 - 光電変換した電荷を生成する光電変換手段、生成した電荷を読出す読出し手段、読出された電荷を増幅する増幅手段、前記読出された電荷をリセットするためのリセット手段および前記増幅手段の出力信号を垂直信号線に出力させるための行選択手段を有する単位セルが半導体基板上に二次元の行列状に配置された撮像領域と、
前記垂直信号線の一端側に接続された負荷トランジスタと、
前記複数の垂直信号線の各他端側にドレイン・ソースの一方が接続されたスイッチ用のトランジスタを有し、各垂直信号線に読出された信号をそれぞれ保存するノイズキャンセラー回路としての複数の信号保存領域と、
前記負荷トランジスタをオン・オフ制御する負荷トランジスタオン・オフ制御手段
とを具備し、前記負荷トランジスタオン・オフ制御手段により前記負荷トランジスタがカットオフした後には前記垂直信号線にバイアス電圧が印加されることを特徴とする固体撮像装置。 - 請求項７記載の固体撮像装置において、
前記スイッチ用のトランジスタは、前記垂直信号線に読出された信号を前記信号保存領域に設けられた電荷蓄積用のコンデンサに伝達するサンプルホールド用のトランジスタであることを特徴とする固体撮像装置。 - 請求項７または８記載の固体撮像装置において、
前記負荷トランジスタオン・オフ制御手段により前記負荷トランジスタをカットオフした時に、前記行選択手段はオン状態であり、前記行選択手段および前記増幅手段を通じて前記垂直信号線に前記所定のバイアス電圧が印加され、その後、前記行選択手段がオフ状態にされることを特徴とする固体撮像装置。 - 請求項７乃至９のいずれか１つに記載の固体撮像装置において、
前記負荷トランジスタオン・オフ制御手段により前記負荷トランジスタをカットオフした時に前記垂直信号線に所定のバイアス電圧を印加するためのバイアス印加手段を具備することを特徴とする固体撮像装置。 - 請求項１０記載の固体撮像装置において、
前記行選択手段は、水平帰線期間に２回に分けて行選択動作を行い、
前記負荷トランジスタオン・オフ制御手段は、前記２回の行選択動作に対応して前記負荷トランジスタを２回に分けて動作させ、
前記バイアス印加手段は、第１回目の行選択動作の後に前記負荷トランジスタオン・オフ制御手段により前記負荷トランジスタをカットオフした時は、前記垂直信号線に第１のバイアス電圧を印加し、第２回目の行選択動作の後から有効水平走査期間に亘って前記負荷トランジスタオン・オフ制御手段により前記負荷トランジスタをカットオフしている時は、前記垂直信号線に前記第１のバイアス電圧より低い第２のバイアス電圧を印加することを特徴とする固体撮像装置。 - 光電変換した電荷を生成する光電変換手段、生成した電荷を読出す読出し手段、読出された電荷を増幅する増幅手段、前記読出された電荷をリセットするためのリセット手段および前記増幅手段の出力信号を垂直信号線に出力させるための行選択手段を有する単位セルが半導体基板上に二次元の行列状に配置された撮像領域と、
前記垂直信号線の一端側に接続された負荷トランジスタと、
前記複数の垂直信号線の各他端側にドレイン・ソースの一方が接続されたスイッチ用のトランジスタを有し、各垂直信号線に読出された信号をそれぞれ保存するノイズキャンセラー回路としての複数の信号保存領域と、
前記行選択手段がオフ状態にある時に前記負荷トランジスタをカットオフさせる負荷トランジスタオン・オフ制御手段と、
前記負荷トランジスタオン・オフ制御手段により前記負荷トランジスタをカットオフした後に前記垂直信号線が所定の電圧以下になると自動的に垂直信号線にバイアスを印加するバイアス印加手段
とを具備することを特徴とする固体撮像装置。 - 請求項１２記載の固体撮像装置において、
前記スイッチ用のトランジスタは、前記垂直信号線に読出された信号を前記信号保存領域に設けられた電荷蓄積用のコンデンサに伝達するサンプルホールド用のトランジスタであることを特徴とする固体撮像装置。 - 請求項１２または１３記載の固体撮像装置において、
前記バイアス印加手段は、その一端が前記垂直信号線に接続され、そのゲート電位が閾値電圧以上の電圧に設定された余剰電荷吸収用のトランジスタにより構成されることを特徴とする固体撮像装置。 - 請求項１０または１２記載の固体撮像装置において、
前記バイアス印加手段は、前記単位セルと実質的に同一構造を有するダミーセルの複数個が行方向に配置されて形成されたダミー画素行を具備し、前記ダミー画素行の各ダミーセルの前記行選択手段を制御することで、前記ダミーセルの行選択手段および増幅手段を通じて前記垂直信号線にバイアスを印加することを特徴とする固体撮像装置。 - 請求項１乃至１５のいずれか１項に記載の固体撮像装置において、
前記単位セルは、
アノード側に接地電位が与えられるフォトダイオードと、
前記フォトダイオードのカソード側に一端側が接続され、ゲートに読取り線が接続された読出しトランジスタと、
前記読出しトランジスタの他端側にゲートが接続され、一端側に垂直信号線が接続された増幅トランジスタと、
前記増幅トランジスタの他端側に一端側が接続され、ゲートには前記垂直選択線が接続され、他端側に電源線が接続された垂直選択トランジスタと、
前記増幅トランジスタのゲートと前記電源線との間に接続され、ゲートにはリセット線が接続されたリセットトランジスタ
とを具備することを特徴とする固体撮像装置。
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