JP4082696B2 - 積層型電子部品及びその製造方法 - Google Patents
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Description
本発明は、積層型チップバリスタなどの積層型電子部品及びその製造方法に関する。
近年、電子機器の小型化及び高性能化に伴い、ＥＳＤ（静電気放電）部品としての積層型チップバリスタなどの積層型電子部品が必要不可欠となってきている。最近の高速インターフェイスは、高速化を実現するために、ＩＣ自体の構造がＥＳＤに対して脆弱になってきている。このため、近年、特に高速伝送系ＩＣへのＥＳＤ対策の要求が高まっている。
高速伝送系用のＥＳＤ部品に要求される特性として、静電容量値の低減は必須である。その理由は、発現する静電容量値が大きいと、信号品位に問題を生じ、最悪の場合は通信不可になるおそれがあるからである。
そこで、積層型チップバリスタの静電容量を低減させる技術が提案されている。
たとえば、特許文献１では、積層型チップバリスタの内部電極の重なり部分の面積を少なくし、これにより静電容量を形成できる領域を減少させ、その結果、発現する静電容量を低減させる技術が開示されている。
しかしながら、内部電極の重なり部分の面積を少なくし過ぎると、ＥＳＤ耐量が低下する。その理由は、ＥＳＤのようなサージ電圧を印加した場合の内部電極の重なり部分の電界分布は、該重なり部分の”端部”に集中する傾向にあるからである。重なり部分の電界分布が端部に集中すると、内部電極の重なり部分の面積が少なくなればなるほど、ＥＳＤ耐量は急激に低下していく傾向にある。
以上のことから、近年、静電容量の低減と、十分なＥＳＤ耐量を同時に確保できる積層型チップバリスタの開発が望まれている。
特開平６−１３２６０号公報
本発明の目的は、十分なＥＳＤ耐量を維持しながら、小さい静電容量を発現する積層型チップバリスタなどの積層型電子部品及びその製造方法を提供することである。
一般に、所定サイズのバリスタについては、設計された内部電極の重なり部分の面積から、得られるであろう静電容量の値を予測することは可能である。しかしながら、実際に得られる静電容量の値は、通常、予測される静電容量の値よりも大きくなり、あたかも、設計上の重なり部分の面積よりも大きい重なり部分の面積であったかのごとき値となる。その理由は、たとえば図４に示すように、バリスタ機能を発現する内部電極の重なり領域（本発明で”Ａ”と表現する領域）での静電容量をＣＡとし、それ以外の積層領域Ｂでの静電容量をＣＢとしたとき、ＣＡ＋ＣＢが実際に得られる静電容量であることを考慮する必要がある。すなわち、バリスタ材料の比誘電率は、通常、数１００のオーダーであるため、低静電容量化が進むに連れ、ＣＢが無視できなくなることによる。
本発明者らは、上記ＣＡの特性を保持したままＣＢの値を小さくし、かつＥＳＤのようなサージ電圧が印加される異常時にも、特性劣化の少ない構造を目標として、鋭意研究を重ねた。その結果、積層型電子部品における素子本体中の比誘電率を制御することが有効であるとの知見を得た。この知見に基づいて本発明を完成させた。
すなわち、本発明の第１の観点によれば、
酸化亜鉛系材料層と、少なくとも一対の内部電極層とを含む素子本体を有する積層型電子部品であって、
前記素子本体は、前記酸化亜鉛系材料層を介して積層方向に隣り合う２つの内部電極層の間であって、かつ平面視したときに内部電極層の重なり部分の端部より内側に形成される領域Ａと、該領域Ａ以外の領域Ｂとで構成されており、
前記各領域の比誘電率を、領域Ａ：εＡ及び領域Ｂ：εＢとしたときに、（εＡ／εＢ）＞１．４の関係を満足することを特徴とする積層型電子部品が提供される。
酸化亜鉛系材料層と、少なくとも一対の内部電極層とを含む素子本体を有する積層型電子部品であって、
前記素子本体は、前記酸化亜鉛系材料層を介して積層方向に隣り合う２つの内部電極層の間であって、かつ平面視したときに内部電極層の重なり部分の端部より内側に形成される領域Ａと、該領域Ａ以外の領域Ｂとで構成されており、
前記各領域の比誘電率を、領域Ａ：εＡ及び領域Ｂ：εＢとしたときに、（εＡ／εＢ）＞１．４の関係を満足することを特徴とする積層型電子部品が提供される。
第１の観点では、積層型電子部品中の比誘電率を各部位毎に適正範囲に制御する。具体的には、前記素子本体内部の領域のうち、バリスタ特性を示す領域Ａと、そうでない領域Ｂとの、それぞれの比誘電率を、所定の関係を満足するように制御する。このため、素子全体としての低静電容量化を実現しつつ、かつＥＳＤのようなサージ電圧が印加される異常時にも、特性劣化の少ない構造を実現することができる。
積層型電子部品中の各部位の比誘電率を制御する方法は、特に限定されない。たとえば、前記素子本体の、表面から、前記重なり部分の端部近傍にまで、アルカリ金属を拡散させる方法により実現することができる。
アルカリ金属を拡散させた部位は、酸化亜鉛バリスタの静電容量特性に大きな影響を及ぼす粒界のダブルショットキーバリアの形状が変化する。具体的には、アルカリ金属は、ｎ型半導体である酸化亜鉛に対して、電気伝導率を低下させる効果を持つため、これを拡散させた部位は、粒界のショットキーバリアの幅が広くなり、結果的に静電容量の低下（比誘電率の低下）が実現される。
本発明の第２の観点によれば、
酸化亜鉛系材料層と、少なくとも一対の内部電極層とを含み、表面から内部に向けてアルカリ金属が拡散された素子本体を有する積層型電子部品であって、
前記素子本体は、前記酸化亜鉛系材料層を介して積層方向に隣り合う２つの内部電極層の間であって、かつ平面視したときに内部電極層の重なり部分の端部より内側に形成される領域Ａと、該領域Ａ以外の領域Ｂとで構成されており、
前記各領域のアルカリ金属と亜鉛とのイオン強度比（アルカリ金属／Ｚｎ）を、領域Ａ：ｄＡ及び領域Ｂ：ｄＢとしたときに、（ｄＡ／ｄＢ）＜０．０４の関係を満足することを特徴とする積層型電子部品が提供される。
酸化亜鉛系材料層と、少なくとも一対の内部電極層とを含み、表面から内部に向けてアルカリ金属が拡散された素子本体を有する積層型電子部品であって、
前記素子本体は、前記酸化亜鉛系材料層を介して積層方向に隣り合う２つの内部電極層の間であって、かつ平面視したときに内部電極層の重なり部分の端部より内側に形成される領域Ａと、該領域Ａ以外の領域Ｂとで構成されており、
前記各領域のアルカリ金属と亜鉛とのイオン強度比（アルカリ金属／Ｚｎ）を、領域Ａ：ｄＡ及び領域Ｂ：ｄＢとしたときに、（ｄＡ／ｄＢ）＜０．０４の関係を満足することを特徴とする積層型電子部品が提供される。
第２の観点では、積層型電子部品中のアルカリ金属と亜鉛とのイオン強度比（アルカリ金属／Ｚｎ）を各部位毎に適正範囲に制御する。具体的には、前記素子本体内部の領域のうち、バリスタ特性を示す領域Ａと、そうでない領域Ｂとの、それぞれのアルカリ金属と亜鉛とのイオン強度比（アルカリ金属／Ｚｎ）を、所定の関係を満足するように制御する。
アルカリ金属を拡散させた部位は、酸化亜鉛バリスタの静電容量特性に大きな影響を及ぼす粒界のダブルショットキーバリアの幅を広くし、結果的に静電容量の低下、すなわち比誘電率が低下する。その結果、第１の観点と同様に作用効果を奏することとなる。
アルカリ金属と亜鉛とのイオン強度比（アルカリ金属／Ｚｎ）が制御された積層型電子部品を製造する方法は、特に限定されず、たとえば、素子本体の表面から、前記重なり部分の端部近傍にまで、アルカリ金属を拡散させた後に、素子本体の外面に内部電極層に接続する外部端子電極を形成してもよい。また、形成された素子本体の外面に内部電極層に接続する外部端子電極を形成した後、素子本体の表面から、前記重なり部分の端部近傍にまで、アルカリ金属を拡散させてもよい。
好ましくは、アルカリ金属を拡散させる際に、前記素子本体の表面に、アルカリ金属の化合物の粉体を付着させた状態で、前記素子本体を、７００〜１０００℃の温度で熱処理し、前記素子本体の表面に対する前記粉体の付着量と、熱処理温度と、熱処理時間との内の少なくとも１つを制御する。
好ましくは、前記アルカリ金属が、Ｌｉ，Ｎａ，Ｋ，Ｒｂ，Ｃｓのうちの少なくとも１つである。ｎ型半導体のＺｎＯバリスタは、Ｌｉなどの１価の金属（アルカリ金属）により、ドナーが減ぜられ、抵抗値が大きくなる。すなわちＬｉなどのアルカリ金属により、静電容量を司る粒界のバンド幅を増大させることになるので、静電容量を低減させることができる。
本発明において、積層型電子部品としては、特に限定されないが、好ましくは、前記素子本体が、酸化亜鉛系電圧非直線性抵抗体層と内部電極層とが交互に積層された構造を有し、前記積層型電子部品が、積層型チップバリスタである。
本発明の積層型電子部品は、通常２００ＭＨｚ以上、好ましくは７００ＭＨｚ以上、より好ましくは１ＧＨｚ以上の高周波に対応した高速伝送系ＩＣのＥＳＤ対策部品に、好適に用いることができる。
一般に、積層型チップバリスタは、その素子本体中の積層方向に隣り合う２つの内部電極層の間でバリスタ特性を発現させる。本発明では、バリスタ特性を発現させる内部電極層間の近傍までを、たとえばアルカリ金属を拡散させることにより比誘電率を低下させる。すなわち、内部電極層の積層方向最外側よりも内側のチップ内部（バリスタ特性を発現する内部電極層間）の近傍にまで、あえて、アルカリ金属を拡散させる。このように、バリスタ特性を発現する内部電極層間の近傍までを低い比誘電率とすることで、図４のＣＢを小さくできる。このため、バリスタ特性を発現させる内部電極の重なり面積を減少させなくても、チップ全体としての静電容量を小さくすることが可能となる。
結果として、この構造を持ってすれば、ＥＳＤ耐量を低下させずに、低容量化が可能となる。具体的には、たとえば８ｋＶ以上の十分なＥＳＤ耐量を維持しながら、たとえば２．０ｐＦ以下程度の小さい静電容量を発現することができる。
以下、本発明を、図面に示す実施形態に基づき説明する。
図１は本発明の一実施形態に係る積層型チップバリスタの概略断面図、図２は図１の積層型チップバリスタを各領域に区分けした概略断面図、図３は本発明の一実施形態に係る積層型チップバリスタの製造工程を示すフローチャート図、図４は積層型チップバリスタにおける全静電容量の構成を説明する図である。
図１は本発明の一実施形態に係る積層型チップバリスタの概略断面図、図２は図１の積層型チップバリスタを各領域に区分けした概略断面図、図３は本発明の一実施形態に係る積層型チップバリスタの製造工程を示すフローチャート図、図４は積層型チップバリスタにおける全静電容量の構成を説明する図である。
積層型チップバリスタ
図１に示すように、積層型電子部品の一例としての積層型チップバリスタ１０は、素子本体１２を有する。素子本体１２の内部には、層間電圧非直線性抵抗体層１を介して互いに対向して積層されるとともに、かつ平面視したときに重なり部分２ａを持つ一対の内部電極層２が配置されている。内部電極層２は、その各一端が、一層おきに、素子本体１２の対向する各側端面に引き出されている。その引き出された内部電極層２の各一端は、それぞれの外部端子電極３に接続してあり、バリスタ回路を形成している。
図１に示すように、積層型電子部品の一例としての積層型チップバリスタ１０は、素子本体１２を有する。素子本体１２の内部には、層間電圧非直線性抵抗体層１を介して互いに対向して積層されるとともに、かつ平面視したときに重なり部分２ａを持つ一対の内部電極層２が配置されている。内部電極層２は、その各一端が、一層おきに、素子本体１２の対向する各側端面に引き出されている。その引き出された内部電極層２の各一端は、それぞれの外部端子電極３に接続してあり、バリスタ回路を形成している。
素子本体の形状は、特に制限はないが、通常、直方体状とされる。また、その寸法にも特に制限はないが、特に、１００５形状（縦１．０ｍｍ×横０．５ｍｍ×厚み０．５ｍｍ）サイズ以上、たとえば１６０８形状（縦１．６ｍｍ×横０．８ｍｍ×厚み０．８ｍｍ）サイズなどとされている。
この積層型チップバリスタ１０は、素子本体１２中の積層方向に隣り合う一対の内部電極層２の間で、かつ平面視したときに内部電極層２の重なり部分２ａの端部より内側の領域で、バリスタ特性を有する静電容量領域が形成される。平面視したときの内部電極層２の重なり部分２ａの面積は、低静電容量品の場合、通常０．００７〜０．５ｍｍ２ 、好ましくは０．０１〜０．１ｍｍ２ 程度である。
本実施形態では、内部電極層２の積層方向両外側には、一対の外側電圧非直線性抵抗体層１ａが積層され、内部電極層２を保護している。外側電圧非直線性抵抗体層１ａは、通常、層間電圧非直線性抵抗体層１と同じ材質で構成される。
層間電圧非直線性抵抗体層１及び外側電圧非直線性抵抗体層１ａは、酸化亜鉛系バリスタ材料層で構成される。この酸化亜鉛系バリスタ材料層は、例えばＺｎＯを主成分とし、副成分として希土類元素、Ｃｏ、ＩＩＩｂ族元素（Ｂ、Ａｌ、Ｇａ及びＩｎ）、Ｓｉ、Ｃｒ、アルカリ金属元素（Ｋ、Ｒｂ及びＣｓ）及びアルカリ土類金属元素（Ｍｇ、Ｃａ、Ｓｒ及びＢａ）等を含む材料で構成される。または、ＺｎＯを主成分とし、副成分としてＢｉ、Ｃｏ、Ｍｎ、Ｓｂ、Ａｌ等を含む材料で構成されていても良い。
ＺｎＯを含む主成分は、電圧−電流特性における優れた電圧非直線性と、大きなサージ耐量とを発現する物質として作用する。なお、電圧非直線性とは、外部端子電極３の間に徐々に増大する電圧を印加する際に、素子に流れる電流が非直線的に増大する現象を言う。
抵抗体層１中でのＺｎＯの含有量は、特に限定されないが、抵抗体層１を構成する全体の材料を１００質量％とした場合に、通常、９９.８〜６９.０質量％である。
内部電極層２は、導電材を含んで構成される。内部電極層２に含まれる導電材としては、特に限定されないが、ＰｄまたはＡｇ−Ｐｄ合金からなることが好ましい。内部電極層２の厚さは、用途に応じて適宜決定すればよいが、通常０．５〜５μｍ程度である。
外部端子電極３も導電材を含んで構成される。外部端子電極３に含まれる導電材としては、特に限定されないが、通常、ＡｇやＡｇ−Ｐｄ合金などを用いる。さらに、必要に応じ、ＡｇやＡｇ−Ｐｄ合金などの下地層の表面に、電気メッキ等により、Ｎｉ及びＳｎ／Ｐｂ膜を形成する。外部端子電極３の厚さは、用途に応じて適宜決定すればよいが、通常１０〜５０μｍ程度である。
図２に示すように、素子本体１２は、層間酸化亜鉛系材料層１を介して積層方向に隣り合う一対の内部電極層２の間であって、かつ平面視したときに内部電極層２の重なり部分２ａの端部より内側に形成される領域Ａ（バリスタ特性を有する静電容量領域）と、該領域Ａ以外の領域Ｂとで構成されている。
本実施形態では、これらの各領域Ａ，Ｂの比誘電率が適正範囲に制御されている。具体的には、領域Ａの比誘電率をεＡとし、領域Ｂの比誘電率をεＢとしたとする。このとき、（εＡ／εＢ）＞１．４、好ましくは（εＡ／εＢ）≧１．５、より好ましくは（εＡ／εＢ）≧２．０、さらに好ましくは（εＡ／εＢ）≧５．０の関係を満足するように制御してある。
各領域Ａ，Ｂの比誘電率を制御するには、たとえば、各領域Ａ，Ｂのアルカリ金属と亜鉛とのイオン強度比（アルカリ金属／Ｚｎ）を適正範囲に制御することにより行うことができる。このイオン強度比が増加するに連れて、その領域の粒界のショットキーバリアの幅が広くなり、比誘電率が低減する。
具体的には、次に示すように、各領域Ａ，Ｂの前記イオン強度比を制御することが好ましい。すなわち、本実施形態の別の観点では、領域Ａのアルカリ金属と亜鉛とのイオン強度比（アルカリ金属／Ｚｎ）をｄＡとし、領域Ｂのアルカリ金属と亜鉛とのイオン強度比（アルカリ金属／Ｚｎ）をｄＢとしたとき、（ｄＡ／ｄＢ）＜０．０４、好ましくは（ｄＡ／ｄＢ）≦０．０２、より好ましくは（ｄＡ／ｄＢ）≦０．００５の関係を満足するように制御する。
アルカリ金属と亜鉛とのイオン強度比（アルカリ金属／Ｚｎ）ｄＡ，ｄＢは、二次イオン質量分析法（ＳＩＭＳ）により求めることができる。
ＳＩＭＳは、表面層からミクロンオーダで、深さ方向のイオン濃度分布を高感度で測定できる方法である。高エネルギー（数ｋｅＶ〜２０ｋｅＶ）のイオンビームを固体表面に照射すると、スパッタ現象により試料構成原子が中性子またはイオンとして放出される。このようにして、二次的に放出されるイオンを質量分析計で、質量・電荷の比に分けて、試料表面の元素分析及び化合物分析を行う方法がＳＩＭＳである。
ＳＩＭＳは、表面層からミクロンオーダで、深さ方向のイオン濃度分布を高感度で測定できる方法である。高エネルギー（数ｋｅＶ〜２０ｋｅＶ）のイオンビームを固体表面に照射すると、スパッタ現象により試料構成原子が中性子またはイオンとして放出される。このようにして、二次的に放出されるイオンを質量分析計で、質量・電荷の比に分けて、試料表面の元素分析及び化合物分析を行う方法がＳＩＭＳである。
アルカリ金属としては、特に限定されないが、好ましくはＬｉ，Ｎａ，Ｋ，Ｒｂ，Ｃｓのうちの少なくとも１つ、さらに好ましくはＬｉである。
各領域Ａ，Ｂのアルカリ金属と亜鉛とのイオン強度比（アルカリ金属／Ｚｎ）が制御された積層型チップバリスタ１０を製造する方法は、特に限定されず、たとえば、素子本体１２の表面から、前記重なり部分２ａの端部近傍にまで、アルカリ金属を拡散させた後に、素子本体１２の外面に内部電極層２に接続する外部端子電極３を形成してもよい。また、形成された素子本体１２の外面に内部電極層２に接続する外部端子電極３を形成した後、素子本体１２の表面から、前記重なり部分２ａの端部近傍にまで、アルカリ金属を拡散させてもよい。
積層型チップバリスタ１０の製造方法
次に、図３に基づいて、本発明に係る積層型チップバリスタ１０の製造工程の一例を説明する。
次に、図３に基づいて、本発明に係る積層型チップバリスタ１０の製造工程の一例を説明する。
まず、印刷工法またはシート工法等により、内部電極層２が１層おきに互い違いに両端部に露出するように、層間電圧非直線性抵抗体層１（バリスタ層）と内部電極層２を交互に積層し、その積層方向の両端に外側電圧非直線性抵抗体層１ａを積層し、積層体を形成する（図３の工程ａ）。
次に、この積層体を切断し、グリーンチップを得る（工程ｂ）。
次に、必要に応じて脱バインダー処理を行い、グリーンチップを焼成し、チップ本体１２となるチップ素体を得る（工程ｃ）。
得られたチップ素体を密閉回転ポットにより、チップ素体の表面にアルカリ金属化合物を付着させる（工程ｄ）。アルカリ金属化合物としては、特に限定されないが、熱処理することにより、アルカリ金属が素子本体１２の表面から、内部電極層２の重なり部分２ａの端部近傍にまで拡散できる化合物であり、アルカリ金属の酸化物、水酸化物、塩化物、硝酸塩、硼酸塩、炭酸塩及び蓚酸塩等が用いられる。アルカリ金属化合物の付着量を適正に制御することにより、各領域Ａ，Ｂの前記のイオン強度比を制御することができ、ひいては各領域Ａ，Ｂの比誘電率が適正範囲に制御される。
次に、このアルカリ金属化合物が付着しているチップ素体を電気炉で、所定の温度及び時間で熱処理する（工程ｅ）。その結果、アルカリ金属化合物からアルカリ金属がチップ素体の表面から、内部電極層２の重なり部分２ａの端部近傍にまで拡散し、素子本体１２が得られる。熱処理温度及び熱処理時間を適正に制御することにより、各領域Ａ，Ｂの前記のイオン強度比を制御することができ、ひいては各領域Ａ，Ｂの比誘電率が適正範囲に制御される。好ましい熱処理温度は、７００〜１０００℃であり、熱処理雰囲気は大気中である。また、熱処理時間（保持時間）は、好ましくは１０分〜４時間である。
次に、熱処理後の素体の両端部に外部端子電極を塗布、焼き付けしてＡｇ下地電極を形成する（工程ｆ）。ここでは、下地電極材として、Ａｇを選択しているが、素子本体１２に対する焼き付きが良く、内部電極層２を構成する材質との接続性が良く、また、後続のメッキ工程でメッキが付き易い材料であれば、いずれの材料も使用できる。
最後に、下地電極の表面に電気メッキにより、Ｎｉメッキ膜及び／またはＳｎ／Ｐｂメッキ膜を形成し（工程ｇ）、積層型チップバリスタ１０を得る。
なお、アルカリ金属を素子本体１２の表面から拡散させるための手段としては、上記の手段に限らず、たとえば以下の手段を採用することができる。すなわち、外部端子電極３を形成する前の素子本体１２をアルカリ供給源中に埋めて熱処理する方法、スプレーなどで溶液化したアルカリ供給源を素子本体１２の外周に均一に振りかけた後に熱処理する方法、アルカリ金属供給源粉が混じるエアを素子本体１２の外周に均一に振りかけた後に熱処理する方法などが例示される。
これらの方法では、素子本体１２の両端部に露出している内部電極層２の露出端面に対してもアルカリ金属が多少拡散することになるが、内部電極層２の導電性に影響を与えることはない。
なお、図３の工程ｄ及びｅを、外部端子電極形成（工程ｆ）の後に行っても良い。この場合、内部電極層２の露出端面に対するアルカリ金属の拡散を確実に防止することができる。このように、外部端子電極を塗布乾燥後、アルカリ金属を表面に付着させ、焼付を行うと、焼付とともに、アルカリ金属の素体への拡散も同時に行え、工程の簡略化ができる。
以上、本発明の実施形態について説明してきたが、本発明はこうした実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々なる態様で実施し得ることは勿論である。
たとえば、上述した実施形態では、本発明に係る積層型電子部品として積層型チップバリスタを例示したが、特にこれに限定されるものではない。
また、図１に示すように、内部電極層が一対積層された積層チップバリスタに限定されない。図１では、内部電極層が一対積層されているが、内部電極層がそれ以上の多数積層された積層型チップバリスタであってもよい。
以下、本発明を、さらに詳細な実施例に基づき説明するが、本発明は、これら実施例に限定されない。
実施例１
まず、図３に示す工程ａ〜ｃ及び通常方法に従い、１６０８形状（外形寸法、縦１．６ｍｍ×横０．８ｍｍ×厚み０．８ｍｍ）サイズの素子本体１２となるチップ素体を形成した。チップ素体の非直線性抵抗体層１及び最外層１ａは、酸化亜鉛系材料で構成してあり、具体的には、純度９９．９％のＺｎＯ（９９．７２５モル％）に、Ｐｒを０．５モル％、Ｃｏを１．５モル％、Ａｌを０．００５モル％、Ｋを０．０５モル％、Ｃｒを０．１モル％、Ｃａを０．１モル％、Ｓｉを０．０２モル％、の割合で添加したもので構成した。内部電極層２はＰｄで構成し、表１に示す重なり部分２ａの面積を持つように構成した。
まず、図３に示す工程ａ〜ｃ及び通常方法に従い、１６０８形状（外形寸法、縦１．６ｍｍ×横０．８ｍｍ×厚み０．８ｍｍ）サイズの素子本体１２となるチップ素体を形成した。チップ素体の非直線性抵抗体層１及び最外層１ａは、酸化亜鉛系材料で構成してあり、具体的には、純度９９．９％のＺｎＯ（９９．７２５モル％）に、Ｐｒを０．５モル％、Ｃｏを１．５モル％、Ａｌを０．００５モル％、Ｋを０．０５モル％、Ｃｒを０．１モル％、Ｃａを０．１モル％、Ｓｉを０．０２モル％、の割合で添加したもので構成した。内部電極層２はＰｄで構成し、表１に示す重なり部分２ａの面積を持つように構成した。
次に、得られたチップ素体（焼結体）を、アルカリ金属化合物としてのＬｉ２ ＣＯ３ 粉末（平均粒径：３μｍ）とともに、密閉回転ポットに入れて混合し、チップ素体表面に表１に示す量のＬｉ２ ＣＯ３ の粉末を付着させた。なお、密閉回転ポットへのＬｉ２ ＣＯ３ 粉末の投入量は、チップ素体１個当り、０．０１μｇ〜１０ｍｇの範囲とした。
次に、Ｌｉ２ ＣＯ３ 粉末を所定量付着させたチップ素体を、表１に示す温度及び時間で、空気中で熱処理した。
その後は、通常の方法で、Ａｇ下地電極を形成し、下地電極の表面に電気メッキにより、Ｎｉメッキ膜及びＳｎ／Ｐｂメッキ膜を形成して外部端子電極３を形成し、積層型チップバリスタ１０を得た。
得られた複数の積層型チップバリスタ試料を用いて、各領域Ａ，Ｂ（図２参照）の比誘電率εＡ，εＢと、ＬｉとＺｎとのイオン強度比（Ｌｉ／Ｚｎ）ｄＡ，ｄＢと、非直線係数αと、静電容量Ｃと、ＥＳＤ耐量を測定した。（εＡ／εＢ）と、（ｄＡ／ｄＢ）とを算出し、これらの結果をまとめて表１に示す。
イオン強度比（Ｌｉ／Ｚｎ）ｄＡ，ｄＢは、二次イオン質量分析法（ＳＩＭＳ）により、各領域での値を平均して求めた。
非直線係数（α）は、積層型チップバリスタ試料に流れる電流が１ｍＡから１０ｍＡまで変化した場合の積層型チップバリスタ試料の電極間にかかる電圧と電流の関係を示しており、次式から求めた。α＝ｌｏｇ（Ｉ１０／Ｉ１ ）／ｌｏｇ（Ｖ１０／Ｖ１）＝１／ｌｏｇ（Ｖ１０／Ｖ１）。なお、Ｖ１０は、積層型チップバリスタ試料にＩ１０＝１０ｍＡの電流を流した場合のバリスタ電圧を意味し、Ｖ１は、積層型チップバリスタ試料にＩ１ ＝１ｍＡの電流を流した場合のバリスタ電圧を意味する。この非直線係数αが大きいほど、バリスタ特性に優れている。
静電容量Ｃは、１ＭＨｚで測定した。その結果、２．０ｐＦ以下を静電容量が十分に低下したと判断した。
ＥＳＤ耐量は、ＩＥＣ６１０００−４−２規格に則った人体モデルに基づいて静電気の測定を行った。その結果、８ｋＶ以上をＥＳＤ耐量が十分であると判断した。
表１に示すように、試料１，２では、Ｌｉ２ ＣＯ３ 粉末を付着させて熱処理する工程を行わなかった。このような場合、内部電極層２の重なり部分２ａの面積が大きいと、ＥＳＤ耐量は十分であるが静電容量Ｃの低下が図れない。逆に重なり部分２ａの面積が小さくなると、静電容量Ｃの低下は望めるが、ＥＳＤ耐量が低下する。
試料３では、Ｌｉ２ ＣＯ３ 粉末を付着させて熱処理する工程を含むが、熱処理時間が短かった。表面近傍εが主に低下し、本発明の効果が得られず、ＥＳＤ耐量は十分であるが静電容量Ｃの低下が図れない。
試料６では、Ｌｉ２ ＣＯ３ 粉末の付着量を増やし、熱処理条件を変化させた。この場合、領域Ａの全部にＬｉが拡散し、その結果、領域Ａの全体が絶縁体化してしまい、バリスタ特性を示さなかった。
これに対し、試料４，５では、Ｌｉ２ ＣＯ３ 粉末の付着量と熱処理条件が適正に制御されている。このため、チップ素体の表面から、該チップ素体内部の内部電極層２の重なり部分２ａの端部近傍にまでＬｉが拡散しており、その結果、十分なＥＳＤ耐量を維持しながら、小さい静電容量を発現することができることが確認された。
実施例２
Ｌｉ２ ＣＯ３ の代わりに、Ｎａ２ ＣＯ３ 、Ｋ２ ＣＯ３ 、Ｒｂ２ ＣＯ３ 、Ｃｓ２ ＣＯ３ を用い、実施例１と同様の条件で、素子を作製し、同様の評価を行った。その結果、実施例１と同様の結果が得られた。
Ｌｉ２ ＣＯ３ の代わりに、Ｎａ２ ＣＯ３ 、Ｋ２ ＣＯ３ 、Ｒｂ２ ＣＯ３ 、Ｃｓ２ ＣＯ３ を用い、実施例１と同様の条件で、素子を作製し、同様の評価を行った。その結果、実施例１と同様の結果が得られた。
１… 層間電圧非直線性抵抗体層
１ａ… 外側電圧非直線性抵抗体層
２… 内部電極層
２ａ… 重なり部分
３… 外部端子電極
１０… 積層型チップバリスタ
１２… 素子本体
１ａ… 外側電圧非直線性抵抗体層
２… 内部電極層
２ａ… 重なり部分
３… 外部端子電極
１０… 積層型チップバリスタ
１２… 素子本体
Claims (5)
- 酸化亜鉛系材料層と、少なくとも一対の内部電極層とを含む素子本体を有すると共に、前記一対の内部電極層の内のいずれかにそれぞれ接続するように前記素子本体の外面に形成してある一対の端子電極を有する積層型電子部品であって、
前記素子本体は、前記酸化亜鉛系材料層を介して積層方向に隣り合う２つの内部電極層の間であって、かつ平面視したときに内部電極層の重なり部分の端部より内側に形成される領域Ａと、該領域Ａ以外の領域Ｂとで構成されており、
前記領域Ａと領域Ｂとは同じ酸化亜鉛系材料層で構成してあり、
前記領域Ｂでは、アルカリ金属が前記内部電極層の重なり部分の端部近傍にまで拡散しており、
前記各領域のアルカリ金属と亜鉛とのイオン強度比（アルカリ金属／Ｚｎ）を、領域Ａ：ｄＡ及び領域Ｂ：ｄＢとしたときに、（ｄＡ／ｄＢ）＜０．０４の関係を満足し、
前記各領域の比誘電率を、領域Ａ：εＡ及び領域Ｂ：εＢとしたときに、（εＡ／εＢ）＞１．４の関係を満足することを特徴とする積層型電子部品。 - 前記アルカリ金属が、Ｌｉ，Ｎａ，Ｋ，Ｒｂ，Ｃｓのうちの少なくとも１つである請求項１に記載の積層型電子部品。
- 前記酸化亜鉛系材料層が、酸化亜鉛系電圧非直線性抵抗体層であり、前記積層型電子部品が、積層型チップバリスタである請求項１または２に記載の積層型電子部品。
- 酸化亜鉛系材料層と、少なくとも一対の内部電極層とを含む素子本体を有する積層型電子部品を製造する方法であって、
前記酸化亜鉛系材料層を介して積層方向に隣り合う２つの内部電極層の間であって、かつ平面視したときに内部電極層の重なり部分の端部より内側に形成される領域Ａと、該領域Ａ以外の領域Ｂとで構成されている前記素子本体の表面に、アルカリ金属の化合物の粉体を付着させた状態で熱処理し、
前記素子本体の表面から、前記重なり部分の端部近傍にまで、アルカリ金属を拡散させ、
前記各領域の比誘電率を、領域Ａ：εＡ及び領域Ｂ：εＢとしたときに、（εＡ／εＢ）＞１．４の関係を満足させ、
前記各領域のアルカリ金属と亜鉛とのイオン強度比（アルカリ金属／Ｚｎ）を、領域Ａ：ｄＡ及び領域Ｂ：ｄＢとしたときに、（ｄＡ／ｄＢ）＜０．０４の関係を満足させることを特徴とする積層型電子部品の製造方法。 - 前記素子本体の表面から、前記重なり部分の端部近傍にまで、アルカリ金属を拡散させた後に、前記素子本体の外面に前記内部電極層に接続する外部端子電極を形成する請求項４に記載の積層型電子部品の製造方法。
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