JP2004111643A - 半導体記憶装置、及び、その制御方法 - Google Patents
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Abstract
【解決手段】データを書き込むメモリセルMCである選択セルに書き込むべきデータを、ラッチ回路L1にラッチするとともに、この選択セルとビット線BLを共有し、且つ、隣接する位置にあるメモリセルMCである隣接セルのデータをラッチ回路L2にラッチしておく。ラッチ回路L1にラッチした選択セルに書き込むべきデータが“0”データであり、且つ、ラッチ回路L2にラッチした隣接セルのデータも“0”データである場合には、選択セルと隣接セルの双方に同時に“0”データを書き込む。これ以外の場合には、選択セルにのみラッチ回路L1にラッチされているデータを書き込む。これにより、“0”ディスターブが発生しないようにすることができ、隣接セルのデータ破壊を回避できる。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、半導体記憶装置及びその制御方法に関し、特に、FBC(FloatingBody Cell)で構成された半導体記憶装置及びその制御方法に関する。
【0002】
【従来の技術】
FBCメモリは、SOI基板上に形成できる揮発性メモリであり、DRAMに代わる半導体記憶装置として期待されている。FBCメモリはセル面積が小さく、高集積化に向いているという長所を有している。このFBCメモリの基本的な説明は、例えば非特許文献1に開示されている。
【0003】
図30は、FBCメモリのメモリセルアレイ部分の平面レイアウト図であり、図31は、図30のメモリセルアレイのA−A’断面図であり、図32は、図30のメモリセルアレイのB−B’断面図であり、図33は、図30のメモリセルアレイのC−C’断面図である。図34は、このメモリセルアレイの等価回路を示す図である。
【0004】
これらの図から分かるように、FBCメモリは、SOI基板上にマトリックス状に配置されたMISトランジスタ(Metal−Insulator−Semiconductor transistor)をメモリセルMCとして使用する。この図の例では、SOI基板は、P型の半導体基板10上に形成されたN+型の拡散層12と、拡散層12上に形成された絶縁膜(例えばシリコン酸化膜)14とを備えて構成されている。また、このメモリセルアレイは、第1方向に延びる複数のワード線WLと、同じく第1方向に延びる複数のソース線SLと、この第1方向と交差する方向である第2方向に延びる複数のビット線BLとを備えている。
【0005】
メモリセルMCのドレイン20はビット線コンタクト21を介してビット線BLに接続されており、ソース22はソース線SLに接続されており、ゲート電極24はワード線WLを構成している。また、ドレイン20とソース22との間は、電気的にフローティング状態になっており、チャネルボディ28を構成している。このチャネルボディ28上には、ゲート絶縁膜26を介して、上述したゲート電極24が位置している。ソース線SLは固定的に0Vに保たれている。
【0006】
メモリセルMCのドレイン20とソース22は、N型の半導体層で構成されており、チャネルボディ28はP型の半導体層で構成されている。メモリセルMCは、このチャネルボディ28に、多数キャリアであるホールが蓄積されているか否かで、データを記憶する。以下では、チャネルボディ28にホールが蓄積されている状態を“1”とし、ホールが蓄積されていない状態を“0”とする。
【0007】
図32及び図33に示すN+型のポリシリコンピラー30は、ホールの蓄積状態を持続させるために形成されている電極である。すなわち、ポリシリコンピラー30とチャネルボディ28とは容量を形成しており、ポリシリコンピラー30に負電圧を印加することにより、ホールの蓄積状態がより長い時間保持される。しかし、ドレイン20とソース22とに存在するPN接合部分のリークにより、十分長い時間が経過すると、チャネルボディ28に蓄積されたホールが抜けてしまう。このため、FBCメモリにおいても、DRAMと同様に、リフレッシュ動作をする必要がある。
【0008】
次に、FBC構造のメモリセルMCの動作原理について説明する。FBC構造のメモリセルMCに、データ“1”を書き込む場合には、図35に示すように、例えば、ワード線WLに1.5Vを印加し、ビット線BLに1.5Vを印加する。メモリセルMCを構成しているトランジスタは飽和領域で動作するため、インパクトイオン化によりホールが生成される。生成されたホールはチャネルボディ28の下側に移動し、容量に蓄積される。
【0009】
データ“0”を書き込む場合には、図36に示すように、例えば、ワード線WLに1.5Vを印加し、ビット線BLに−1Vを印加する。これにより、ドレイン20のPN接合がフォワードバイアスとなり、ホールがビット線BLに抜ける。
【0010】
データを読み出す場合には、図37に示すように、例えば、ワード線WLに1.5Vを印加し、ビット線BLに0.2Vを印加し、メモリセルMCを構成するトランジスタをオンにする。チャネルボディ28にホールが蓄積されている場合と、ホールが蓄積されていない場合とでは、バックバイアス効果によりトランジスタのしきい値が異なる。したがって、トランジスタの電流特性は、図38に示すように、データに応じて異なったものとなる。この電流の差を検出すれば、データの読み出しができる。データ読み出し時は、ビット線BLの電圧が低いので、メモリセルMCのトランジスタは線形領域で動作する。このため、インパクトイオン化は起こらない。したがって、ホールが生成されず、メモリセルMCのデータは破壊されない。つまり、FBC構造のメモリセルMCは、データの非破壊読み出しが可能である。
【0011】
なお、メモリセルアレイにおける非選択のメモリセルMCでは、ワード線WLに−1.5Vが印加され、ビット線BLに0Vが印加される。
【0012】
次に、FBCメモリのメモリセルアレイを用いた半導体記憶装置の全体構成を説明する。図39は、そのような半導体記憶装置の構成を説明するレイアウト図である。FBCメモリは、DRAMの代替を目的としているので、DRAMと同様に、/RAS信号、/CAS信号によるアドレス信号多重化を行う。このアドレス信号多重化に関する技術は、例えば非特許文献2に開示されている。
【0013】
図39に示すように、メモリセルアレイ100は、上述した構成のメモリセルMCにより構成されており、そのワード線WL方向一端側には、ロウデコーダ102が設けられており、ビット線BL方向一端側には、ビット線セレクタ104が設けられている。
【0014】
ADDRESS端子から入力されたアドレス信号は、ロウアドレスバッファ110とカラムアドレスバッファ112とに入力される。ロウアドレスバッファ110は、/RAS信号に基づいて、入力されたアドレス信号(これがロウアドレス信号である)を、プレデコーダ120に送出し、このプレデコーダ120を介して、ロウアドレス信号はロウデコーダ102に入力される。ロウデコーダ102はロウアドレス信号に基づいて、ワード線WLを選択する。
【0015】
一方、カラムアドレスバッファ112は、/CAS信号に基づいて、入力されたアドレス信号(これがカラムアドレス信号である)を、ビット線セレクタ104に送出する。ビット線セレクタ104はカラムアドレス信号に基づいて、ビット線BLを選択し、選択したビット線BLをセンスユニット130に接続する。
【0016】
書き込みデータは、DINパッドからこの半導体記憶装置に入力され、データ入力バッファ140を介して、センスユニット130に送出される。一方、センスユニット130でセンスされた読み出しデータは、データ出力バッファ150とオフチップドライバ152とを介して、DOUTパッドからこの半導体記憶装置の外部へ出力される。この半導体記憶装置の内部には、この他、種々の制御信号を生成するコントローラ160と、種々の内部電圧を生成する電圧生成回路162とが、設けられている。
【0017】
ビット線セレクタ104には、複数のセンスユニット130が接続されている。図40は、1つのセンスユニット130の回路構成とそれに関連する回路の回路構成を示す図である。この図40に示すように、1つのセンスユニット130は、センスアンプ200と、ラッチ回路202と、MISトランジスタTr200とを備えて、構成されている。
【0018】
センスアンプ200は、ビット線BLに流れる電流をモニタすることにより、メモリセルMCから読み出されたセル電流を検出し、そのセル電流の値に応じて、“1”又は“0”のデータを出力する。このセンスアンプ200は、制御信号SAENがハイレベルのとき、活性化されてイネーブル状態となる。
【0019】
ラッチ回路202は、2つのインバータIN200、IN202とを備えて構成されている。正方形の反転シンボルが付けられているロジック記号は、ハイレベルが1.5Vであり、ローレベルが−1Vであるものとする。これは、以下の説明でも同様である。
【0020】
センスユニット130は、ビット線セレクタ104を介して、一本のビット線BLに接続される。各ビット線BLには、リセット用のMISトランジスタTr202が設けられている。読み出し、書き込み、及び、リフレッシュ動作中以外は、BLRST信号がハイレベルになり、ビット線BLは、MISトランジスタTr202を介して、0Vに接地される。
【0021】
データ入力バッファ140に接続するデータ入力線Dは、MISトランジスタTr210とMISトランジスタTr200とを介して、ラッチ回路202に接続されている。このため、WCSL信号とSAON信号とがハイレベルになることにより、これらMISトランジスタTr210とMISトランジスタTr200とがオンになり、データ入力線Dのデータを、ラッチ回路202が取り込めるようになる。
【0022】
また、データ出力バッファ150に接続するデータ出力線Qは、MISトランジスタTr220とMISトランジスタTr222とを介して、ラッチ回路202におけるインバータIN202の出力端子に接続されており、同じくデータ出力バッファ150に接続するデータ出力線/Qは、MISトランジスタTr230とMISトランジスタTr232とを介して、ラッチ回路202におけるインバータIN200の出力端子に接続されている。このため、RCS信号がハイレベルになることにより、ラッチ回路202がラッチしているデータを、データ出力線Q、/Qに送出することが可能になる。
【0023】
次に、上述した半導体記憶装置における、読み出し動作、書き込み動作、及び、リフレッシュ動作時の動作波形を簡単に説明する。図41は、読み出し動作時の動作波形を示す図であり、図42は、書き込み動作時の動作波形を示す図であり、図43は、リフレッシュ動作時の動作波形を示す図である。
【0024】
図41に示すように、読み出し動作時には、センスアンプ200でセンスされたデータが、ラッチ回路202に入力された後、RCS信号がハイレベルになり、読み出されたデータが、データ出力線Q、/Qを介して、データ出力バッファ150に転送される。なお、ラッチ回路202に入力されているLTC信号がハイレベルの場合には、このラッチ回路202がデータ取り込み状態となり、LTC信号がローレベルの場合には、このラッチ回路202がホールド状態となる。
【0025】
図42に示すように、書き込み動作時には、書き込みデータがラッチ回路202に入力され、次いで、その書き込みデータがビット線BLに送出され、メモリセルMCに対する書き込みが行われる。
【0026】
図43に示すように、リフレッシュ動作時には、メモリセルMCのデータがセンスアンプ200で読み出され、ラッチ回路202にラッチされる。次いで、ラッチされたデータが、メモリセルMCに再び書き込まれる。リフレッシュするメモリセルMCは、コントローラ160が生成するリフレッシュアドレス信号に基づいて選択される。このリフレッシュアドレス信号は、ロウアドレス信号と、カラムアドレス信号とを含んでいる。すなわち、コントローラ160は、まず、1つのロウアドレス信号に基づいて1つのワード線WLを選択し、カラムアドレスをインクリメントさせつつ、このワード線WLに接続されているすべてのメモリセルMCをリフレッシュする。次いで、ロウアドレス信号をインクリメントさせ、次のワード線WLに接続されたすべてのメモリセルMCをリフレッシュする。コントローラ160は、このようにして、すべてのメモリセルが一定の時間間隔以内にリフレッシュされるように制御する。
【0027】
【非特許文献1】
T. Ohsawa et al., ”Memory Design Using One−Transistor Gain Cell on SOI”, ISSCC Digest of Technical Papers, pp152−153, 2002
【非特許文献2】
伊藤清男著、「超LSIメモリ」、培風館、1995年、97頁
【0028】
【発明が解決しようとする課題】
しかしながら、上述したFBC構造のメモリセルMCには、次のような問題がある。すなわち、図44に示すように、“1”データを保持しているメモリセルMCと、データ“0”を保持しているメモリセルMCとが、ドレイン20を共有している場合に、“1”データを保持しているメモリセルMCを選択(以下、選択セルという)して、“0”データを書き込む状況を考える。このような状況では、選択セルに蓄積されているホールが、ドレイン20を介して、ビット線BLに抜けることとなるが、本来ビット線BLに抜けるべきホールの一部が、ドレイン20を貫通して、隣接するメモリセルMC(以下、隣接セルという)のチャネルボディ28に入り込んでしまう。これは、ビット線BLに接続されているN型のドレイン20と、その両側に位置するP型のチャネルボディ28とが、PNPバイポーラトランジスタを構成するために、生じる現象である。このような現象を、以下では、“0”ディスターブと呼ぶこととする。
【0029】
選択セルから抜けるホールのほとんどは、ビット線BLに抜けるか、又は、N型のドレイン20内で電子と再結合するので、隣接セルのチャネルボディ28に入り込むホールの割合は少ないと言える。したがって、1回の“0”ディスターブで隣接セルのデータが、“0”から“1”に書き変わってしまうことはほとんどない。しかし、選択セルに“1”データと“0”データとが交互に繰り返し書き込まれ、この“0”ディスターブが繰り返し生じると、隣接セルのデータが、“0”から“1”に書き変わってしまう。
【0030】
FBC構造のメモリセルMCには、もう1つのディスターブがある。これは、図45に示すように、選択セルに“1”データを書き込む場合を考える。選択セルとソース22を共有する隣接セルは、“0”データを保持しているとする。選択セルに“1”データを書き込む期間中、インパクトイオン化によりホールは生成され続けるが、チャネルボディ28に蓄積されるホールの量は限られている。このため、選択セルに“1”データを書き込む状態が長く続くと、余ったホールがソース22に洩れ出す。そして、ソース22に流れ込んだホールの一部は、そのまま、隣接セルのチャネルボディ28に流れ込んでしまう。このような現象を、以下では、“1”ディスターブと呼ぶこととする。
【0031】
この“1”ディスターブが繰り返されると、隣接セルのデータが破壊される。この“1”ディスターブは、書き込み前の選択セルが“1”データを保持している場合でも、“0”データを保持している場合でも、生じてしまう。
【0032】
そこで本発明は、前記課題に鑑みてなされたものであり、上述した“0”ディスターブ、又は、“1”ディスターブにより、FBC構造のメモリセルのデータを破壊してしまうことを回避することを目的とする。
【0033】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体記憶装置は、複数のメモリセルをマトリックス状に配置して構成され、各メモリセルは、ソースと、ドレインと、これらソースとドレインとの間に位置するチャネルボディとを有し、前記チャネルボディに多数キャリアが蓄積されているか否かによりデータを記憶するトランジスタにより構成されている、メモリセルアレイと、第1方向に並ぶメモリセルのゲート電極に接続された、複数のワード線と、前記第1方向と交差する方向である第2方向に並ぶメモリセルに接続され、各メモリセルが記憶するデータを読み出すための、複数のビット線と、アドレス信号と第1制御信号とが入力され、前記第1制御信号に基づいて、前記アドレス信号により特定されるワード線である選択ワード線、又は、前記選択ワード線に隣接するワード線である隣接ワード線を駆動する、デコード回路と、前記ビット線に接続され、前記デコード回路により駆動されたワード線に接続されているメモリセルに格納されているデータを読み出す、センスユニットと、を備えることを特徴とする。
【0034】
また、本発明に係る半導体記憶装置の制御方法は、複数のメモリセルをマトリックス状に配置して構成され、各メモリセルは、ソースと、ドレインと、これらソースとドレインとの間に位置するチャネルボディとを有し、前記チャネルボディに多数キャリアが蓄積されているか否かによりデータを記憶するトランジスタにより構成されている、メモリセルアレイと、第1方向に並ぶメモリセルのゲート電極に接続された、複数のワード線と、前記第1方向と交差する方向である第2方向に並ぶメモリセルに接続され、各メモリセルが記憶するデータを読み出すための、複数のビット線と、を備える半導体記憶装置の制御方法であって、アドレス信号を取得するステップと、第1制御信号を取得するステップと、前記第1制御信号に基づいて、前記アドレス信号により特定されるワード線である選択ワード線、又は、前記選択ワード線に隣接するワード線である隣接ワード線を駆動するステップと、前記駆動されたワード線に接続されているメモリセルに格納されているデータを、前記ビット線を介して、読み出すステップと、を備えることを特徴とする。
【0035】
【発明の実施の形態】
〔第1実施形態〕
本発明の第1実施形態においては、選択セルにデータを書き込む際に、この選択セルとビット線を共有し且つ隣接する位置にあるメモリセルMCである隣接セルのデータを先に読み出し、この読み出したデータと書き込みデータとがともに“0”である場合には、選択セルと隣接セルの双方に“0”データの書き込みを行い、これ以外の場合には、選択セルにのみデータの書き込みを行うようにしたものである。そして、これにより“0”ディスターブによる悪影響がメモリセルMCに生じないようにしたものである。なお、本実施形態においては、“1”ディスターブの影響は小さいか、又は、何らかの方法で回避できているものとする。
【0036】
図1は、本実施形態に係る半導体記憶装置の書き込み動作の処理内容を説明するフローチャートを示す図であり、図2は、本実施形態に係るセンスユニット300の回路構成と、その周辺の回路構成を示す図である。
【0037】
図2に示す本実施形態に係るセンスユニット300は、図39におけるセンスユニット130に相当する回路である。すなわち、本実施形態における半導体記憶装置の基本的なレイアウトは、図39と同様である。図2に示すように、センスユニット300は、2つのラッチ回路L1、L2と、センスアンプ302と、制御回路304とを備えて構成されている。
【0038】
ラッチ回路L1は、インバータIN300、IN302を備えて構成されており、ラッチ回路L2は、インバータIN304、IN306を備えて構成されている。書き込み動作においては、ラッチ回路L1には、選択セルに書き込むべき書き込みデータが格納され、ラッチ回路L2には、隣接セルから読み出されたデータが格納される。
【0039】
センスアンプ302は、ビット線セレクタ104により選択的に接続されたビット線BLから、メモリセルMCのデータを読み出す。すなわち、センスアンプ302は、ビット線BLに流れるセル電流をモニタし、そのセル電流の値に基づいて、そのメモリセルMCが“0”データを保持している状態であるか、“1”データを保持している状態であるかを検出する。そして、センスアンプ302は、この検出したデータが“0”データである場合には、ローレベルの信号を制御回路304に出力し、検出したデータが“1”データである場合には、ハイレベルの信号を制御回路304に出力する。
【0040】
制御回路304は、これらラッチ回路L1、L2とセンスアンプ302の動作を制御するとともに、ビット線BLに供給する電圧を制御するための回路である。この制御回路304は、インバータIN310と、NOR回路NR300、NR302と、トランスファーゲートT1と、N型のMISトランジスタN1〜N4とを備えて構成されている。
【0041】
具体的には、ラッチ回路L1のインバータIN302の出力端子は、NOR回路NR300の第1入力端子と、MISトランジスタN1の第1端子とに接続されている。ラッチ回路L1のインバータIN306の出力端子は、NOR回路NR300の第2入力端子と、MISトランジスタN2の第1端子とに接続されている。そして、NOR回路NR300の出力端子からは、BZ信号が出力される。
【0042】
MISトランジスタN1のゲート端子には、L1ON信号が入力され、MISトランジスタN2のゲート端子には、L2ON信号が入力される。MISトランジスタN1の第2端子とMISトランジスタN2の第2端子とは、センスアンプ302と、トランスファーゲートT1の第1端子とに接続されている。NOR回路302の第1入力端子には、上述したBZ信号が入力され、第2入力端子には、BZEN1信号が入力される。このNOR回路NR302の出力信号は、トランスファーゲートT1のN型のMISトランジスタのゲート端子に入力されるとともに、インバータIN310により反転されて、トランスファーゲートT1のP型のMISトランジスタのゲート端子に入力される。
【0043】
トランスファーゲートT1の第2端子は、ビット線セレクタ104と、MISトランジスタN3の第1端子とに接続される。このMISトランジスタN3のゲート端子にはBZ信号が入力されるとともに、その第2端子は、MISトランジスタN4の第1端子に接続されている。MISトランジスタN4のゲート端子にはBZEN2信号が入力されるとともに、その第2端子は、−1Vを供給する電圧源に接続されている。
【0044】
本実施形態においては、この半導体記憶装置を制御する上で必要な制御信号は、コントローラ160(図39参照)で生成される。すなわち、図2において、SAEN信号、L1ON信号、L2ON信号、BZEN1信号、BZEN2信号、BLRST信号、WCSL信号、RCS信号や、その他の制御信号は、コントローラ160で必要に応じて生成される。
【0045】
図1に示すように、本実施形態においては、書き込み動作において、選択セルに書き込むデータをラッチ回路L1に格納するとともに、隣接セルに格納されているデータを読み出して、ラッチ回路L2に格納する(ステップS10)。次に、ラッチ回路L1のデータと、ラッチ回路L2のデータとがともに“0”データであるかどうかを判断する(ステップS20)。
【0046】
ともに“0”データである場合(ステップS20:Yes)には、選択セル及び隣接セルのワード線WLをともに1.5Vにし、選択セルと隣接セルの双方に“0”データを書き込む(ステップS30)。一方、ラッチ回路L1に格納されているデータとラッチ回路L2に格納されているデータとのうちの少なくとも一方が“0”データでない場合(ステップS20:No)には、選択セルのワード線WLのみを1.5Vにして、ラッチ回路L1に格納されているデータを、選択セルに書き込む(ステップS40)。
【0047】
これにより、“0”ディスターブが生じて、隣接セルのデータが破壊されてしまうことを回避することができる。すなわち、このようにすることにより、図44に示したように、隣接セルが“0”データを保持している状態で、選択セルに“0”データを書き込む場合には、選択セルと隣接セルの双方に“0”データの書き込みが行われるので、隣接セルへのホール注入を防ぐことができる。一方、これ以外のケースでは、“0”ディスターブが生じないので、選択セルにのみ、書き込むべきデータを書き込めばよいこととなる。なお、本実施形態において、「選択セル」とは、データを書き込むべきメモリセルMCを意味している。「隣接セル」とは、選択セルとビット線BLを共有しており、且つ、選択セルと隣接する位置にあるメモリセルMCを意味している。換言すれば、「隣接セル」とは、選択セルとビット線コンタクト21を共有しているメモリセルMCを意味している。
【0048】
以上が本実施形態の概要であるが、以下に、これを実現するための具体的な構成と動作をより詳細に説明する。
【0049】
図3は、本実施形態に係るロウデコーダ320とプレデコーダ322の構成を示すブロック図である。このロウデコーダ320は図39のロウデコーダ102に相当する回路であり、プレデコーダ322は図39のプレデコーダ120に相当する回路である。
【0050】
図3に示すように、本実施形態に係るプレデコーダ322は、メインプレデコーダ330と、偶奇セレクタ332とを備えている。ADDRESS端子から入力されたロウアドレス信号は、ロウアドレスバッファ110を介して、このプレデコーダ322に入力される。
【0051】
nビットで構成されたロウアドレス信号の各ビットをA1、A2、…、Anとすると、ロウアドレス信号のうち、ワード線WLの偶数/奇数を決定するのは、最下位ビットAnである。このため、最下位ビットAnは、偶奇セレクタ332に入力される。これ以外のビットであるA1、A2、…、An−1は、メインプレデコーダ330に入力される。
【0052】
メインプレデコーダ330は、ロウアドレス信号のビットA1、A2、…、An−1に基づいて、PREDECs信号を出力する。偶奇セレクタ332には、ADJ信号と、PAIR信号も入力され、これらADJ信号とPAIR信号とロウアドレス信号のビットAnとに基づいて、ESEL信号と、OSEL信号とを出力する。
【0053】
ロウデコーダ320には、一対のワード線WL、WLに対して、1つの割合で、ロウデコーダユニット340が設けられている。すなわち、1本の偶数番目のワード線WLと、1本の奇数番目のワード線WLとに、1個のロウデコーダユニット340が設けられている。メインプレデコーダ330から出力されたPREDECs信号と、偶奇セレクタ332から出力されたESEL信号とOSEL信号信号とが、これらロウデコーダユニット340のそれぞれに入力されている。
【0054】
このように構成されたロウデコーダ320とプレデコーダ322とは、次のように動作する。ADJ信号とPAIR信号とがともにローレベルの場合には、ロウアドレス信号A1、A2、…、Anで指定されたワード線WLが選択される。すなわち、選択セルのワード線(選択ワード線)WLが選択される。
【0055】
ADJ信号がハイレベルであり、PAIR信号がローレベルである場合には、選択セルとビット線コンタクト21を共有する隣接セルのワード線(隣接ワード線)WLが選択される。PAIR信号がハイレベルである場合には、選択セルの接続された選択ワード線WLと隣接セルの接続された隣接ワード線WLとがともに選択される。
【0056】
図4は、本実施形態に係る偶奇セレクタ332の回路構成を示す図であり、図5は、本実施形態に係るロウデコーダユニット340の構成を示す図である。
【0057】
図4に示すように、偶奇セレクタ332は、反転回路350と、同時選択回路360とを備えて構成されている。反転回路350は、インバータIN320、IN322、IN324を備えて構成されており、同時選択回路360は、インバータIN326、IN328、IN330と、NOR回路NR320、NR322とを備えて構成されている。
【0058】
最下位ビットAnは、インバータIN320とインバータIN324とに入力される。インバータIN322に入力される/ADJ信号がハイレベルの場合には、最下位ビットAnは、そのまま、反転回路350から出力され、NOR回路NR320とインバータIN326とに入力される。一方、インバータIN324に入力されるADJ信号がハイレベルの場合には、最下位ビットAnは、反転して、反転回路350から出力され、NOR回路NR320とインバータIN326とに入力される。
【0059】
インバータIN326に入力された信号は、NOR回路NR322に入力される。NOR回路NR320、NR322には、PAIR信号も入力されている。したがって、PAIR信号がローレベルである場合、反転回路350の出力がハイレベルであれば、インバータIN328からハイレベルのESEL信号が出力され、インバータIN330からローレベルのOSEL信号が出力される。一方、反転回路350の出力がローレベルであれば、インバータIN328からローレベルのESEL信号が出力され、インバータIN330からハイレベルのOSEL信号が出力される。
【0060】
これに対して、PAIR信号がハイレベルである場合、反転回路350の出力にかかわらず、インバータIN328からハイレベルのESEL信号が出力され、インバータIN330からハイレベルのOSEL信号が出力される。
【0061】
図5に示すように、ロウデコーダユニット340は、デコーダ350と、AND回路AN350、AN352と、ワード線ドライバ360、362とを備えて構成されている。デコーダ350には、メインプレデコーダ330からのPREDECs信号が入力される。このPREDECs信号により、複数あるロウデコーダユニット340の中から、1つのロウデコーダユニット340のデコーダ350が選択され、選択されたデコーダ350からハイレベルの信号が出力される。換言すれば、PREDECs信号に基づいて、一対のワード線WL、WLが特定されることとなる。
【0062】
このデコーダ350から出力された信号は、AND回路AN350、AN352に入力される。また、AND回路AN350には、OSEL信号も入力され、AND回路352には、ESEL信号も入力される。したがって、選択されたロウデコーダユニット340においては、OSEL信号がハイレベルであれば、AND回路AN350がハイレベルの信号を出力し、ワード線ドライバ360がワード線WLjを駆動する。一方、ESEL信号がハイレベルであれば、AND回路352がハイレベルの信号を出力し、ワード線ドライバ362がワード線WLj+1を駆動する。
【0063】
このようにロウデコーダ320とプレデコーダ322とを構成することにより、上述したような選択セル及び隣接セルの接続された選択ワード線WL及び隣接ワード線WLの選択が可能となる。すなわち、ADJ信号とPAIR信号とがともにローレベルの場合には、最下位ビットAnが“0”のときはOSEL信号がハイレベルとなり、選択されたロウデコーダユニット340のワード線ドライバ360が駆動する。最下位ビットAnが“1”のときはESEL信号がハイレベルとなり、選択されたロウデコーダユニット340のワード線ドライバ362が駆動する。これにより、ロウアドレス信号A1、A2、…、Anで指定されたワード線WLが選択されることとなる。
【0064】
ADJ信号がハイレベルであり、PAIR信号がローレベルである場合、最下位ビットAnが“0”のときはESEL信号がハイレベルとなり、選択されたロウデコーダユニット340のワード線ドライバ360が駆動する。最下位ビットAnが“1”のときはOSEL信号がハイレベルとなり、選択されたロウデコーダユニット340のワード線ドライバ362が駆動する。すなわち、ロウアドレス信号A1、A2、…、Anで指定されたワード線WLと対になっている他方のワード線WLが選択されることとなる。
【0065】
PAIR信号がハイレベルである場合には、最下位ビットAnが“0”であるか“1”であるかにかかわらず、ESEL信号とOSEL信号はともにハイレベルになる。このため、ロウアドレス信号A1、A2、…、An−1で選択されたロウデコーダユニット340に設けられているワード線ドライバ360、362の双方が駆動する。これにより、ロウアドレス信号A1、A2、…、An−1で指定される一対のワード線WL、WLが双方とも選択されることとなる。
【0066】
次に、読み出し動作時の動作波形、書き込み動作時の動作波形、及び、リフレッシュ動作時の動作波形について説明する。
【0067】
図6は、読み出し動作時の動作波形を説明する図である。読み出し動作の際には、ラッチ回路L2は使用せずに、基本的に従来と同じ動作波形で、選択セルのデータをラッチ回路L1に読み出す。このため、ここでは詳しい説明は省略する。
【0068】
図7は、書き込み動作時の動作波形を説明する図であり、図8は、この書き込み動作におけるステップ2及びステップ3のビット線電圧と、ラッチデータとの関係を表にして示す図である。
【0069】
これらの図から分かるように、書き込み動作は、ステップ1〜ステップ3の3つのステップから構成されている。ステップ1では、隣接セルの読み出しを行い、ラッチ回路L2に格納するとともに、書き込みデータをラッチ回路L1に格納する。ステップ2では、ラッチ回路L1、L2のデータがともに“0”である場合の選択セル及び隣接セルの“0”データ書き込みを行う。ステップ3では、それ以外の場合の選択セルのデータ書き込みを行う。つまり、ラッチ回路L1とラッチ回路L2の少なくとも一方が“1”データをラッチしている場合には、選択セル及び隣接セルの双方に“0”データを書き込むタイミングと異なるタイミングで、選択セルのデータ書き込みを行う。
【0070】
書き込み動作においては、これらの動作は、この半導体記憶装置に設けられているセンスユニット300のそれぞれで並列に行われる。このため、1回の書き込み動作で複数のメモリセルMC(センスユニット300と同じ数のメモリセルMC)に対して、データの書き込みをすることができる。
【0071】
より詳しく説明すると、ステップ1では、WCSL信号とLTC1信号がハイレベルになり、書き込みデータがラッチ回路L1に格納される。また、ADJ信号がハイレベルであり、PAIR信号がローレベルであるので、ロウアドレス信号A1、A2、…Anで選択される選択ワード線WLの対になっているワード線WLである隣接ワード線WLが選択され、1.5Vになる。
【0072】
また、BZEN1信号がハイレベルであるので、トランスファーゲートT1がオフになる。BZEN2信号がローレベルであるので、MISトランジスタN4がオフになる。L2ON信号がハイレベルであるので、MISトランジスタN2がオンになる。そして、SAEN信号によりセンスアンプ302が活性化されるので、隣接セルから読み出された電流は、センスアンプ302でセンスされて、読み出しデータとして、ラッチ回路L2に格納される。
【0073】
ステップ2では、PAIR信号がハイレベルになり、ロウアドレス信号で選択される選択ワード線WLと、この選択ワード線WLと対になっている隣接ワード線WLの双方が、1.5Vになる。また、ラッチ回路L1とラッチ回路L2の出力は、NOR回路300に入力されているので、ラッチ回路L1に格納されているデータと、ラッチ回路L2に格納されているデータとがともに“0”データである場合にのみ、NOR回路300の出力であるBZ信号はハイレベルになる。
【0074】
BZ信号がハイレベルである場合には、トランスファーゲートT1はオフになるとともに、MISトトランジスタN3がオンになる。また、BZEN2信号がハイレベルであるので、MISトランジスタN4がオンになる。このため、ラッチ回路L1、L2に“0”データが保持されている場合には、MISトランジスタN3、N4を介して、−1Vがビット線BLに供給される。
【0075】
この際、選択セルが接続されている選択ワード線WLと隣接セルが接続されている隣接ワード線WLとがともに1.5Vになっているので、選択セルに“0”データが書き込まれるとともに、隣接セルにも“0”データが書き込まれる。
【0076】
複数あるセンスユニット300の中には、ラッチ回路L1、L2の少なくとも一方が“1”データであるものも存在するかもしれないが、そのようなセンスユニット300では、このステップ2の書き込みは行われない。すなわち、BZ信号がローレベルであるので、MISトランジスタN3がオフになる。また、BZEN1信号がハイレベルであるので、トランスファーゲートT1もオフになる。このため、ビット線BLはフローティング状態になり、選択セル及び隣接セルへの書き込みは、行われない。
【0077】
なお、各センスユニット300に中に、ラッチ回路L1、L2の双方が“0”データを保持しているセンスユニット300が1つも存在しないこともあり得る。このような場合には、全センスユニット300で書き込みが行われないことになるが、メモリセルMCへの書き込みに要する時間は短いので、書き込み時の時間全体に対するオーバーヘッドは小さいと考えられる。
【0078】
ステップ3では、ADJ信号がローレベルになり、PAIR信号もローレベルになるので、ロウアドレス信号A1、A2、…、Anで特定されるワード線WLのみが選択され、1.5Vになる。BZEN1信号がローレベルになるので、BZ信号がローレベルの場合(ラッチ回路L1、L2の少なくとも一方が“1”データを保持している場合)には、トランスファーゲートT1がオンになる。また、BZ信号がローレベルの場合には、MISトランジスタN3がオフになる。L1ON信号がハイレベルであるので、MISトランジスタN1がオンになる。このため、ラッチ回路L1に格納されているデータが、ビット線BLに供給される。つまり、ラッチ回路L1が“0”データを保持している場合には、−1Vの電圧がビット線BLに供給され、ラッチ回路L1が“1”データを保持している場合には、1.5Vの電圧がビット線BLに供給される。
【0079】
一方、ラッチ回路L1、L2がともに“0”データを保持する場合には、BZ信号がハイレベルになるので、トランスファーゲートT1がオフになる。このため、ラッチ回路L1、L2に格納されているデータは、ビット線BLに供給されない。また、BZEN2信号がローレベルになるので、MISトランジスタN4がオフになる。このため、ビット線BLは、フローティング状態になり、書き込みは行われない。
【0080】
図9は、リフレッシュ動作時の動作波形を説明する図であり、図10は、このリフレッシュ動作におけるステップ3、ステップ4及びステップ5のビット線電圧と、ラッチデータとの関係を表にして示す図である。本実施形態においては、このリフレッシュ動作は、ビット線コンタクト21を挟んだ2本のワード線WL単位で行う。すなわち、リフレッシュ動作は、ロウデコーダユニット340の単位で行う。
【0081】
これらの図から分かるように、リフレッシュ動作は、ステップ1〜ステップ5の5つのステップから構成されている。ステップ1では、一対のワード線WL、WLの一方を用いて、第2のメモリセルMCのデータ読み出しを行い、ラッチ回路L2に格納する。ステップ2では、一対のワード線WL、WLのもう一方を用いて、第1のメモリセルMCのデータ読み出しを行い、ラッチ回路L1に格納する。ステップ3では、ラッチ回路L1、L2の少なくとも一方に“1”データが格納されている場合に、ラッチ回路L1のデータを、第1のメモリセルMCに書き込む。ステップ4では、ラッチ回路L1、L2の双方に“0”データが格納されている場合に、“0”データを第1のメモリセルMCと第2のメモリセルMCとに書き込む。ステップ5では、ラッチ回路L1、L2の少なくとも一方に“1”データが格納されている場合に、ラッチ回路L2のデータを、第2のメモリセルMCに書き込む。
【0082】
すなわち、ラッチ回路L1、L2の双方に“0”データが格納されている場合には、ステップ4でまとめて第1のメモリセルMCと第2のメモリセルMCにライトバックを行い、そうでない場合には、ステップ3とステップ5で、つまり、異なるタイミングで、それぞれ第1のメモリセルMCと第2のメモリセルMCにライトバックを行う。ここで、第1のメモリセルMCとは、コントローラ160が生成するリフレッシュアドレス信号により特定されるメモリセルMCであり、第2のメモリセルMCとは、第1のメモリセルMCとビット線BLを共有し、且つ、第1のメモリセルMCと隣接する位置にあるメモリセルMCである。
【0083】
また、ステップ3とステップ4との間のリセット期間と、ステップ4とステップ5との間のリセット期間は、ビット線BLの電圧を0Vにリセットするために、設けられている。リセット期間、及び、ステップ4の期間は、他のステップの期間より短い時間でよい。このため、本実施形態に係るリフレッシュ動作は、従来のリフレッシュ動作と比べて、オーバーヘッド時間は、短くなる。
【0084】
また、書き込み動作と同様に、リフレッシュ動作においても、これらの動作は、この半導体記憶装置に設けられているセンスユニット300のそれぞれで並列に行われる。このため、1回のリフレッシュ動作で複数のメモリセルMCに対して、リフレッシュをすることができる。具体的には、図9に示した1回のリフレッシュ動作で、センスユニット300の数の2倍の数のメモリセルMCを、リフレッシュすることができる。
【0085】
より詳しく説明すると、ステップ1では、ADJ信号がハイレベルであり、PAIR信号がローレベルであるので、リフレッシュアドレス信号のうちのロウアドレス信号A1、A2、…An−1で特定されるロウデコーダユニット340により選択される一対のワード線WL、WLのうちの他方のワード線(第2ワード線)WLが選択され、1.5Vになる。
【0086】
また、BZEN1信号がハイレベルであるので、トランスファーゲートT1がオフになる。BZEN2信号がローレベルであるので、MISトランジスタN4がオフになる。L2ON信号がハイレベルであるので、MISトランジスタN2がオンになる。そして、LTC2信号がハイレベルであるので、ラッチ回路L2がデータ取り込み状態になり、SAEN信号によりセンスアンプ302が活性化されるので、第2のメモリセルMCから読み出された電流は、センスアンプ302でセンスされて、読み出しデータとして、ラッチ回路L2に格納される。
【0087】
これとは逆に、ステップ2では、ADJ信号がローレベルであり、PAIR信号もローレベルであるので、ロウアドレス信号A1、A2、…An−1で特定されるロウデコーダユニット340により選択される一対のワード線WL、WLのうちの一方のワード線(第1ワード線)WLが選択され、1.5Vになる。換言すれば、リフレッシュアドレス信号のうちのロウアドレス信号A1、A2、…、Anで特定されるワード線WLが、選択されて、1.5Vになる。
【0088】
また、BZEN1信号がハイレベルであるので、トランスファーゲートT1がオフになる。BZEN2信号がローレベルであるので、MISトランジスタN4がオフになる。L1ON信号がハイレベルであるので、MISトランジスタN1がオンになる。そして、LTC1信号がハイレベルであるので、ラッチ回路L1がデータ取り込み状態になり、SAEN信号によりセンスアンプ302が活性化されるので、第1のメモリセルMCから読み出された電流は、センスアンプ302でセンスされて、読み出しデータとして、ラッチ回路L1に格納される。
【0089】
ステップ3では、BZEN1信号がローレベルになるので、ラッチ回路L1とラッチ回路L2との少なくとも一方に“1”データが格納されている場合には、トランスファーゲートT1がオンになる。すなわち、ラッチ回路L1、L2の双方に“0”データが格納されている場合以外は、BZ信号がローレベルになり、NOR回路NR302はハイレベルの信号を出力し、トランスファーゲートT1がオンになる。また、MISトランジスタN3がオフになる。そして、L1ON信号がハイレベルであるので、ラッチ回路L1のデータが、ビット線BLに供給される。つまり、ラッチ回路L1が“0”データを保持している場合には、−1Vの電圧がビット線BLに供給され、ラッチ回路L1が“1”データを保持している場合には、1.5Vの電圧がビット線BLに供給される。
【0090】
ADJ信号がローレベルであり、PAIR信号もローレベルであるので、リフレッシュアドレス信号のうちのロウアドレス信号A1、A2、…、Anにより選択される第1ワード線WLが1.5Vになる。このため、ラッチ回路L1のデータが、第1のメモリセルMCにライトバックされる。
【0091】
一方、ラッチ回路L1、L2の双方に“0”データが格納されている場合には、BZ信号がハイレベルになるので、トランスファーゲートT1はオフになる。また、BZEN2信号がローレベルであるので、MISトランジスタN4はオフである。したがって、ビット線BLはフローティング状態になり、第1のメモリセルMCへの書き込みは行われない。
【0092】
ステップ3に続くリセット期間では、BLRST信号がハイレベルになり、MISトランジスタTr202がオンになる。このため、すべてのビット線BLの電圧が0Vにリセットされる。
【0093】
ステップ4では、ラッチ回路L1、L2の双方が“0”データを保持している場合に、トランスファーゲートT1がオフになる。すなわち、ラッチ回路L1、L2の双方が“0”データを保持している場合には、BZ信号がハイレベルになる。このため、MISトランジスタN3がオンになる。また、BZEN2信号がハイレベルであるので、MISトランジスタN4もオンになる。一方、BZEN1信号がハイレベルであるので、トランスファーゲートT1はオフになる。このため、−1Vがビット線BLに供給される。
【0094】
また、PAIR信号がハイレベルであるので、ESEL信号とESEL信号がともにハイレベルになり、ロウアドレス信号A1、A2、…An−1で特定される一対のワード線WL、WLがともに選択され、ともに1.5Vとなる。このため、“0”データが、第1のメモリセルMCと第2のメモリセルMCの双方に書き込まれる。
【0095】
一方、ラッチ回路L1とラッチ回路L2に格納されているデータの少なくとも一方が“1”データである場合には、NOR回路NR300の出力であるBZ信号はローレベルになる。このため、MISトランジスタN3がオフになる。また、BZEN1がハイレベルであるので、トランスファーゲートT1もオフになる。このため、ビット線BLはフローティング状態になる。したがって、第1のメモリセルMCと第2のメモリセルMCには、書き込みが行われない。
【0096】
ステップ4に続くリセット期間では、BLRST信号がハイレベルになり、MISトランジスタTr202がオンになる。このため、すべてのビット線BLの電圧が0Vにリセットされる。
【0097】
ステップ5では、BZEN1信号がローレベルになるので、ラッチ回路L1とラッチ回路L2との少なくとも一方に“1”データが格納されている場合には、トランスファーゲートT1がオンになる。すなわち、ラッチ回路L1、L2の双方に“0”データが格納されている場合以外は、BZ信号がローレベルになり、NOR回路NR302はハイレベルの信号を出力し、トランスファーゲートT1がオンになる。また、MISトランジスタN3がオフになる。そして、L2ON信号がハイレベルであるので、ラッチ回路L2のデータが、ビット線BLに供給される。つまり、ラッチ回路L2が“0”データを保持している場合には、−1Vの電圧がビット線BLに供給され、ラッチ回路L2が“1”データを保持している場合には、1.5Vの電圧がビット線BLに供給される。
【0098】
ADJ信号がハイレベルであり、PAIR信号がローレベルであるので、リフレッシュアドレス信号のうちのロウアドレス信号A1、A2、…、Anにより選択される第1ワード線WLと対になる第2ワード線WLが1.5Vになる。このため、ラッチ回路L2のデータが、第2のメモリセルMCにライトバックされる。
【0099】
一方、ラッチ回路L1、L2の双方に“0”データが格納されている場合には、BZ信号がハイレベルになるので、トランスファーゲートT1はオフになる。また、BZEN2信号がローレベルであるので、MISトランジスタN4はオフである。したがって、ビット線BLはフローティング状態になり、第2のメモリセルMCへの書き込みは行われない。
【0100】
なお、本実施形態においては、このリフレッシュ動作において、第1のメモリセルMCと第2のメモリセルMCの双方に“0”データを書き込むステップ(ステップ4)を、第1のメモリセルMCにライトバックするステップ(ステップ3)と、第2のメモリセルMCにライトバックするステップ(ステップ5)の間に設けたが、必ずしもこの順番に限るものではない。すなわち、ワード線WLの電圧の上げ下げの回数が増加しても構わないのであれば、第1のメモリセルMCと第2のメモリセルMCの双方に“0”データを書き込むステップを、第1のメモリセルMCにライトバックするステップと、第2のメモリセルMCにライトバックするステップとの前で行ってもよいし、後に行ってもよい。
【0101】
以上のように、本実施形態に係る半導体記憶装置によれば、“0”ディスターブによりメモリセルMCのデータが破壊されてしまうのを回避することができる。すなわち、図44に示すように、選択セルに“0”データを書き込む際に、この選択セルとビット線コンタクト21を共有する隣接セルが“0”データを保持している場合には、選択セルと隣接セルの双方に“0”データを書き込むこととした。このため、“0”ディスターブが発生するのを防ぐことができ、隣接セルが“0”ディスターブにより、“0”データから“1”データに書き変わってしまうのを、回避することができる。
【0102】
同様に、リフレッシュ動作の際にも、選択セルに相当する第1のメモリセルMCと、隣接セルに相当する第2のメモリセルMCの双方が、“0”データを保持している場合には、これら第1のメモリセルMCと第2のメモリセルMCに同時に“0”データのライトバックをすることとした。このため、リフレッシュ動作においても、“0”ディスターブが発生するのを防ぐことができる。例えば、先にライトバックした第1のメモリセルMCの“0”データが、後からライトバックする第2のメモリセルMCの“0”データ書き込みにより、“1”データに書き変わってしまう恐れを、回避することができる。
【0103】
〔第2実施形態〕
上述した第1実施形態においては、選択セルと隣接セルの双方に“0”データを書き込むステップ(図7のステップ2)と、選択セルにのみデータを書き込むステップ(図7のステップ3)とを、異なるタイミングで実行していたが、本実施形態においては、この2つのステップを同時に行うようにしたものである。なお、本実施形態においても、上述した第1実施形態と同様に、“1”ディスターブの影響は小さいか、又は、何らかの方法で回避できているものとする。
【0104】
図11は、本実施形態に係る半導体記憶装置のチップレイアウトを示すブロック図であり、図12は、図11におけるセンスユニット400の回路構成と、その周辺の回路構成を示す図である。
【0105】
図39に示したチップレイアウトと異なる部分のみを説明すると、本実施形態に係る半導体記憶装置では、図11に示すように、メモリセルアレイ100は、複数のセルアレイブロック410に分割されている。そして、このセルアレイブロック410毎に、1つのビット線セレクタ420と1つのセンスユニット400とが設けられている。カラム方向に延びるビット線BLは、このビット線セレクタ420に接続されている。
【0106】
本実施形態におけるメモリセルアレイ100においては、ロウ方向に延びるワード線は、メインワード線MWLと、サブワード線SWLとの2段階構成されている。すなわち、メインワード線MWLは、複数のセルアレイブロック410にまたがって、ロウ方向に沿って設けられている。そして、これらの各メインワード線MWLは、メモリセルアレイ100の左側に設けられたロウデコーダ430に接続されているとともに、各セルアレイブロック410毎に設けられているサブデコーダ440に接続されている。このサブデコーダ440には、各セルサブアレイ410内でロウ方向に延びるサブワード線SWLが接続されており、このサブワード線SWLに各メモリセルMCのゲート電極24が接続されている。また、本実施形態においては、各セルサブアレイ410において、1本のメインワード線MWLに対して、一対のサブワード線SWL、SWLが設けられている。
【0107】
また、このサブデコーダ440は、メモリセルアレイ100の下側に設けられたプレデコーダ450に接続されている。したがって、サブデコーダ440は、プレデコーダ450からの信号と、メインワード線MWLからの信号とに基づいて、サブワード線SWLを選択して、駆動する。
【0108】
図12に示すように、センスユニット400は、センスアンプ302と、ラッチ回路L1、L2と、制御回路450とを備えて構成されている。本実施形態に係るセンスユニット400では、制御回路450の構成が、上述した第1実施形態と異なる。
【0109】
すなわち、制御回路450は、NOR回路NR300と、N型のMISトランジスタN1、N2、T2とを備えて構成されている。MISトランジスタN1のゲート端子には、L1ON信号が入力され、MISトランジスタN2のゲート端子にはL2ON信号が入力され、MISトランジスタT2のゲート端子には、T2EN信号が入力される。これらL1ON信号、L2ON信号、T2EN信号や、これ以外の制御信号は、上述したようにコントローラ160(図11参照)で生成される。ラッチ回路L1、L2からの出力が入力されるNOR回路NR300の出力であるBZ信号は、次に説明するように、プレデコーダ450に入力される。
【0110】
図13は、プレデコーダ450と、ロウデコーダ430と、サブデコーダ440との構成を説明するブロック図であり、図14は、偶奇セレクタ460の構成を説明する回路図であり、図15は、サブデコードユニット470の構成を説明するブロック図である。
【0111】
図13に示すように、本実施形態に係るプレデコーダ450は、1つのメインプレデコーダ330と、各サブデコーダ440毎に設けられた偶奇セレクタ460とを備えて構成されている。メインプレデコーダ330には、上述した第1実施形態と同様に、ロウアドレス信号のうち最下位ビットAnを除いた、A1、A2、…、An−1が入力されており、このロウアドレス信号に基づいて、PREDECs信号を出力する。
【0112】
このPREDECs信号は、ロウデコーダ430における各ロウデコーダユニット340に入力されている。このロウデコーダユニット340は、各メインワード線MWL毎に設けられており、その構成は上述した第1実施形態における図5と同様である。すなわち、PREDECs信号に基づいて、1本のメインワード線MWLが選択される。
【0113】
偶奇セレクタ460には、BZ信号とADJ信号が入力される。図14に示すように、本実施形態に係る偶奇セレクタ460は、PAIR信号の代わりにBZ信号がNOR回路NR320、NR322に入力されること以外は、上述した第1実施形態の偶奇セレクタ332と同様の構成である。この偶奇セレクタ460からの出力であるESEL信号とOSEL信号とは、サブデコーダ440における各サブデコードユニット470に入力される。
【0114】
図15に示すように、サブデコードユニット470は、AND回路AN400、AN402と、ワード線ドライバ480、482とを備えて構成されている。AND回路AN400には、OSEL信号とメインワード線MWLからの信号とが入力され、AND回路AN402には、ESEL信号とメインワード線MWLからの信号とが入力される。AND回路AN400の出力は、ワード線ドライバ480に入力され、このワード線ドライバ480が偶数番目のサブワード線SWLjを駆動する。一方、AND回路AN402の出力は、ワード線ドライバ482に入力され、このワード線ドライバ482が奇数番目のサブワード線SWLj+1を駆動する。
【0115】
すなわち、メインワード線MWLがハイレベルであり、且つ、OSEL信号がハイレベルである場合には、偶数番目のSWLjがハイレベルになる。メインワード線MWLがハイレベルであり、且つ、ESEL信号がハイレベルである場合には、奇数番目のSWLj+1がハイレベルになる。メインワード線MWLがハイレベルであり、且つ、OSEL信号とESEL信号が共にハイレベルである場合には、双方のサブワード線SWLj、SWLj+1がハイレベルになる。
【0116】
次に、書き込み動作時の動作波形、及び、リフレッシュ動作時の動作波形について説明する。なお、読み出し動作時の動作波形は、上述した第1実施形態と同様であるので、ここでは詳しい説明は省略する。
【0117】
図16は、書き込み動作時の動作波形を説明する図であり、図17は、この書き込み動作におけるステップ2のラッチデータとBZ信号とビット線電圧との関係を表にして示す図である。
【0118】
これらの図から分かるように、書き込み動作は、ステップ1及びステップ2の2つのステップから構成されている。ステップ1では、上述した第1実施形態と同様に、隣接セルの読み出しを行い、ラッチ回路L2に格納するとともに、書き込みデータをラッチ回路L1に格納する。ステップ2では、ラッチ回路L1、L2のデータがともに“0”である場合には、選択セルと隣接セルの双方のサブワード線SWLが選択されて、選択セルと隣接セルの双方に“0”データが書き込まれ、それ以外の場合には、選択セルのサブワード線SWLが選択されて、選択セルにラッチ回路L1のデータが書き込まれる。
【0119】
書き込み動作においては、これらの動作は、この半導体記憶装置に設けられているセンスユニット300のそれぞれで並列に行われる。このため、1回の書き込み動作で複数のメモリセルMC(センスユニット400と同じ数のメモリセルMC)に対して、データの書き込みをすることができる。
【0120】
ステップ1の動作波形は上述した第1実施形態と同様であるので、ステップ2について詳しく説明する。ステップ2では、L1ON信号がハイレベルであるので、MISトランジスタN1がオンになり、T2EN信号がハイレベルであるので、MISトランジスタT2がオンになる。このため、ラッチ回路L1のデータが、ビット線BLに供給される。すなわち、ラッチ回路L1が“0”データをラッチしている場合には、−1Vがビット線BLに供給され、ラッチ回路L1が“1”データをラッチしいる場合には、1.5Vがビット線BLに供給される。
【0121】
ラッチ回路1が“0”データをラッチしており、且つ、ラッチ回路L2が“0”データをラッチしている場合には、BZ信号がハイレベルになる。このため、偶奇セレクタ460からのESEL信号とOSEL信号とがともにハイレベルになり、選択セルが接続されている選択ワード線WLと隣接セルが接続されている隣接ワード線WLとがともに、1.5Vになる。このため、ラッチ回路L1がラッチしている“0”データが、選択セルと隣接セルの双方に書き込まれる。
【0122】
一方、ラッチ回路L1とラッチ回路L2の少なくとも一方が“1”データを保持している場合には、BZ信号がローレベルになる。また、ADJ信号もローレベルである。このため、ロウアドレス信号のAnの値に基づいて、ESEL信号又はOSEL信号がハイレベルになり、選択セルが接続されている選択ワード線WLが1.5Vになる。一方、隣接セルが接続されている隣接ワード線WLは、ローレベルのままである。このため、選択セルにのみ、ラッチ回路L1がラッチしているデータが書き込まれる。
【0123】
図18は、リフレッシュ動作時の動作波形を説明する図であり、図19は、このリフレッシュ動作におけるステップ3及びステップ4のビット線電圧と、ラッチデータとの関係を表にして示す図である。本実施形態においては、このリフレッシュ動作は、ビット線コンタクト21を挟んだ2本のワード線WL単位で行う。すなわち、リフレッシュ動作は、ロウデコーダユニット340の単位で行う。
【0124】
これらの図から分かるように、リフレッシュ動作は、ステップ1〜ステップ4の4つのステップから構成されている。ステップ1では、一対のワード線WL、WLの一方のワード線WLである第2ワード線WLを駆動して、第2のメモリセルMCのデータ読み出しを行い、ラッチ回路L2に格納する。ステップ2では、一対のワード線WL、WLのもう一方のワード線WLである第1ワード線WLを駆動して、第1のメモリセルMCのデータ読み出しを行い、ラッチ回路L1に格納する。ステップ3では、ラッチ回路L1、L2の双方に“0”データが格納されている場合には、第1のメモリセルMCと第2のメモリセルMCの双方に“0”データを書き込み、ラッチ回路L1、L2の少なくとも一方に“1”データが格納されている場合には、ラッチ回路L1のデータを、第1のメモリセルMCに書き込む。ステップ4では、ラッチ回路L1、L2の双方に“0”データが格納されている場合には、第1のメモリセルMCと第2のメモリセルMCの双方にもう一度“0”データを書き込み、ラッチ回路L1、L2の少なくとも一方に“1”データが格納されている場合には、ラッチ回路L2のデータを、第2のメモリセルMCに書き込む。
【0125】
すなわち、ラッチ回路L1、L2の少なくとも一方に“1”データが格納されている場合には、ステップS3で第1のメモリセルMCにライトバックし、ステップS4で第2のメモリセルMCにライトバックする。一方、ラッチ回路L1、L2の双方に“0”データが格納されている場合には、ステップ3とステップ4の双方で、“0”データを第1のメモリセルMCと第2のメモリセルMCとにライトバックしてしまう。ここで、第1のメモリセルMCとは、コントローラ160が生成するリフレッシュアドレス信号により特定されるメモリセルMCであり、第2のメモリセルMCとは、第1のメモリセルMCとビット線BLを共有し、且つ、第1のメモリセルMCと隣接する位置にあるメモリセルMCである。
【0126】
また、書き込み動作と同様に、リフレッシュ動作においても、これらの動作は、この半導体記憶装置に設けられているセンスユニット400のそれぞれで並列に行われる。このため、1回のリフレッシュ動作で複数のメモリセルMCに対して、リフレッシュをすることができる。具体的には、図18に示した1回のリフレッシュ動作で、センスユニット400の数の2倍の数のメモリセルMCを、リフレッシュすることができる。
【0127】
より詳しく説明すると、ステップ1では、ADJ信号がハイレベルであるので、ロウアドレス信号A1、A2、…An−1で特定されるロウデコーダユニット340により選択される一対のワード線WL、WLのうちの他方のワード線(第2ワード線)WLが選択され、1.5Vになる。
【0128】
また、L2ON信号がハイレベルであるので、MISトランジスタN2がオンになる。そして、LTC2信号がハイレベルであるので、ラッチ回路L2がデータ取り込み状態になり、SAEN信号によりセンスアンプ302が活性化されるので、第2のメモリセルMCから読み出された電流は、センスアンプ302でセンスされて、読み出しデータとして、ラッチ回路L2に格納される。
【0129】
これとは逆に、ステップ2では、ADJ信号がローレベルであるので、ロウアドレス信号A1、A2、…An−1で特定されるロウデコーダユニット340により選択される一対のワード線WL、WLのうちの一方のワード線(第1ワード線)WLが選択され、1.5Vになる。
【0130】
また、L1ON信号がハイレベルであるので、MISトランジスタN1がオンになる。そして、LTC1信号がハイレベルであるので、ラッチ回路L1がデータ取り込み状態になり、SAEN信号によりセンスアンプ302が活性化されるので、第1のメモリセルMCから読み出された電流は、センスアンプ302でセンスされて、読み出しデータとして、ラッチ回路L1に格納される。
【0131】
ステップ3では、T2EN信号がハイレベルになるので、MISトランジスタT2がオンになり、L1ON信号もハイレベルであるので、MISトランジスタN1もオンである。このため、ラッチ回路L1のデータが、ビット線BLに供給される。つまり、ラッチ回路L1が“0”データをラッチしている場合には、−1Vがビット線BLに供給され、ラッチ回路L1が“1”データをラッチしている場合には、1.5Vがビット線BLに供給される。
【0132】
そして、ラッチ回路L1、L2の少なくとも一方に“1”データが格納されている場合には、BZ信号はローレベルになり、ADJ信号がローレベルであるので、OSEL信号がハイレベルになる。このため、リフレッシュアドレス信号のうちのロウアドレス信号A1、A2、…、Anにより選択されるワード線(第1ワード線)WLが1.5Vになる。このため、ラッチ回路L1のデータが、第1のメモリセルMCにライトバックされる。
【0133】
一方、ラッチ回路L1、L2の双方に“0”データが格納されている場合には、BZ信号がハイレベルになるので、ESEL信号とOSEL信号がハイレベルになる。このため、リフレッシュアドレス信号のうちのロウアドレス信号A1、A2、…An−1で特定される一対のワード線WL、WLがともに1.5Vになる。したがって、ラッチ回路L1のデータ(つまり、“0”データ)が、第1のメモリセルMCと第2のメモリセルMCの双方に、書き込まれる。
【0134】
ステップ3では、T2EN信号がハイレベルであるので、MISトランジスタT2がオンになり、L2ON信号がハイレベルになるので、MISトランジスタN2もオンである。このため、ラッチ回路L2のデータが、ビット線BLに供給される。
【0135】
そして、ラッチ回路L1、L2の少なくとも一方に“1”データが格納されている場合には、BZ信号はローレベルになり、ADJ信号がハイレベルであるので、ESEL信号がハイレベルになる。このため、リフレッシュアドレス信号のうちのロウアドレス信号A1、A2、…、An−1で特定されるロウデコーダユニット340の他方のワード線(第2ワード線)WLが1.5Vになる。このため、ラッチ回路L2のデータが、第2のメモリセルMCにライトバックされる。
【0136】
一方、ラッチ回路L1、L2の双方に“0”データが格納されている場合には、BZ信号がハイレベルになるので、ESEL信号とOSEL信号がハイレベルになる。このため、リフレッシュアドレス信号のうちのロウアドレス信号A1、A2、…An−1で特定される一対のワード線WL、WLがともに1.5Vになる。したがって、ラッチ回路L1のデータ(つまり、“0”データ)が、第1のメモリセルMCと第2のメモリセルMCの双方に、再び書き込まれる。このように、本実施形態においては、選択セルと隣接セルに“0”データが2回書き込まれるが、特に問題は生じない。
【0137】
以上のように、本実施形態に係る半導体記憶装置によれば、上述した第1実施形態と同様に、“0”ディスターブが発生しないようにすることができ、このため、メモリセルMCのデータが破壊されてしまうのを回避することができる。すなわち、図44に示すように、選択セルに“0”データを書き込む際に、この選択セルとビット線コンタクト21を共有する隣接セルが“0”データを保持している場合には、選択セルと隣接セルの双方に“0”データを書き込むこととした。このため、隣接セルが“0”ディスターブにより、“0”データから“1”データに書き変わってしまうのを、回避することができる。
【0138】
同様に、リフレッシュ動作の際にも、選択セルに相当する第1のメモリセルMCと、隣接セルに相当する第2のメモリセルMCの双方が、“0”データを保持している場合には、ステップS3及びステップS4で、これら第1のメモリセルMCと第2のメモリセルMCに同時に“0”データのライトバックをすることとした。このため、リフレッシュ動作においても、“0”ディスターブが発生しないようにすることができる。例えば、先にライトバックした第1のメモリセルMCの“0”データが、後からライトバックする第2のメモリセルMCの“0”データ書き込みにより、“1”データに書き変わってしまう恐れを、回避することができる。
【0139】
さらに、本実施形態によれば、セルアレイブロック410毎にサブデコーダ440を設ける必要があるが、センスユニット400の構成を、第1実施形態より簡単にすることができる。また、図16乃至図19からわかるように、本実施形態に係る書き込み動作及びリフレッシュ動作は、第1実施形態の書き込み動作及びリフレッシュ動作よりステップ数が少なくなるので、書き込み動作に要する時間及びリフレッシュ動作に要する時間を、短くすることができる。
【0140】
〔第3実施形態〕
本発明の第3実施形態では、“0”ディスターブの発生回数が2回以内であれば、隣接セルのデータ破壊は生じないことを前提とする。1回の“0”ディスターブによる選択セルから隣接セルへのホールの注入量は、それほど多くないと考えられるので、この前提を満たすことは可能である。そして、読み出し動作とリフレッシュ動作は、従来技術と同様に行う。書き込み動作においては、選択セルに書き込み動作をするとともに、隣接セルにはリフレッシュ動作をする。これにより、隣接セルのデータが“0”ディスターブにより、破壊されてしまうのを回避したものである。なお、本実施形態にいても、上述した第1実施形態と同様に、“1”ディスターブの影響は小さいか、又は、何らかの方法で回避できているものとする。
【0141】
本実施形態に係る半導体記憶装置のチップレイアウトは、従来技術と同じ図39の構成である。センスユニット130の構成は、図40と同様である。ロウデコーダ320とプレデコーダ322の構成は、第1実施形態における図3と同様である。ロウデコーダ320内に設けられている各ロウデコーダユニット340の構成は、第1実施形態における図5と同様である。但し、偶奇セレクタ322の構成は、上述した第1実施形態と異なり、図20に示す偶奇セレクタ500のようになる。
【0142】
すなわち、図20に示すように、本実施形態に係る偶奇セレクタ500は、第1反転回路510と、第2反転回路520とを備えて構成されている。第1反転回路510は、インバータIN500、IN502、IN504を備えて構成されており、第2反転回路は、インバータIN510を備えて構成されている。この図20から分かるように、第1反転回路510の構成は、第1実施形態における反転回路350の構成と同様である。
【0143】
第2反転回路520は、第1反転回路510の出力をそのままESEL信号として出力するとともに、第1反転回路510の出力を反転して、OSEL信号として出力する。
【0144】
具体的には、ADJ信号がローレベルであれば、アドレス信号の最下位ビットAnが“0”の場合、OSEL信号がハイレベルになり、図5のワード線ドライバ360が駆動する。最下位ビットAnが“1”の場合、ESEL信号がハイレベルになり、図5のワード線ドライバ362が駆動する。つまり、選択セルが接続しているワード線(選択ワード線)WLが駆動される。
【0145】
一方、ADJ信号がハイレベルであれば、アドレス信号の最下位ビットAnが“0”の場合、ESEL信号がハイレベルになり、図5のワード線ドライバ362が駆動する。最下位ビットAnが“1”の場合、OSEL信号がハイレベルになり、図5のワード線ドライバ360が駆動する。つまり、ADJ信号をハイレベルにすることにより、隣接セルが接続されているワード線(隣接ワード線)WLを駆動することができる。ここで、隣接セルとは、第1実施形態及び第2実施形態と同様に、選択セルとビット線BLを共有し且つ選択セルと隣接する位置にあるメモリセルMCを意味している。換言すれば、選択セルとビット線コンタクト21を共有しているメモリセルMCを意味している。
【0146】
上述したように、本実施形態においては、読み出し動作と、リフレッシュ動作は、従来技術と同様に行う。すなわち、読み出し動作は、図41に示した動作波形に基づいて行い、リフレッシュ動作は図43に示した動作波形に基づいて行う。リフレッシュ動作においては、“0”データをライトバックする際に、“0”ディスターブが生じる可能性がある。しかし、リフレッシュ動作で隣接セルが“0”ディスターブを受ける回数は、1回であり、データ破壊には至らないと考える。
【0147】
図21は、本実施形態に係る書き込み動作時の動作波形を説明する図である。この図21から分かるように、書き込み動作は、ステップ1〜ステップ4の4つのステップから構成されている。ステップ1では、書き込むべきデータを、図40におけるラッチ回路202に格納する。ステップ2では、ラッチ回路202に格納されているデータを、選択セルに書き込む。ステップ3では、隣接セルのデータを、ラッチ回路202に格納する。ステップ4では、ラッチ回路202に格納されているデータを、隣接セルにライトバックする。これらのことから分かるように、本実施形態においては、書き込むべきデータの内容にかかわらず、また、隣接セルが保持しているデータの内容に拘わらず、ステップS3及びステップS4において、隣接セルのリフレッシュを行う。
【0148】
より詳しく説明すると、ステップ1では、WCSL信号がハイレベルになるので、図40のMISトランジスタTr210がオンになり、SAON信号がハイレベルになるので、MISトランジスタTr200がオンになる。また、LTC信号がハイレベルになるので、書き込むべきデータが、ラッチ回路202に取り込まれる。
【0149】
ステップ2では、SAON信号がハイレベルであるので、ラッチ回路202に格納されているデータが、ビット線BLに供給される。すなわち、ラッチ回路202が“0”データをラッチしている場合には、−1Vがビット線BLに供給され、ラッチ回路202が“1”データをラッチしている場合には、1.5Vがビット線BLに供給される。
【0150】
また、ADJ信号がローレベルであるので、アドレス信号A1、A2、…Anで特定されるワード線(選択ワード線)WLが1.5Vになる。このため、ラッチ回路202に格納されているデータが、選択セルに書き込まれる。
【0151】
ステップ3では、ADJ信号がハイレベルであるので、アドレス信号A1、A2、…、An−1で特定されるロウデコーダユニット340に接続されている一対のワード線WL、WLのうち、ステップ2で選択されなかった方のワード線(隣接ワード線)WLが選択され、1.5Vになる。また、SAEN信号がハイレベルであるので、センスアンプ200が活性化され、隣接セルから読み出された電流は、センスアンプ200でセンスされて、読み出しデータとして、ラッチ回路202に格納される。
【0152】
ステップ4では、SAEN信号がハイレベルになるので、MISトランジスタTr200がオンになり、ラッチ回路202に格納されているデータが、ビット線BLに供給される。すなわち、ラッチ回路202が“0”データをラッチしている場合には、−1Vがビット線BLに供給され、ラッチ回路202が“1”データをラッチしている場合には、1.5Vがビット線BLに供給される。また、ADJ信号がハイレベルのままであるので、隣接ワード線WLが1.5Vを維持しており、このため、ビット線BLのデータが、隣接セルにライトバックされる。
【0153】
以上のように、本実施形態に係る半導体記憶装置によれば、“0”ディスターブにより隣接セルのデータが破壊されてしまうのを回避することができるとともに、センスユニット130の構成を従来と同様にすることができる。すなわち、センスユニット130のラッチ回路202を1つにすることができる。
【0154】
より具体的には、本実施形態においては、隣接セルが“0”データを保持しており、選択セルに“0”データを書き込む場合には、この書き込み動作のステップS4で、選択セルは“0”ディスターブの影響を受ける。しかし、書き込み動作における“0”ディスターブは1回であるので、選択セルに書き込んだ“0”データが、破壊されることはないと考えられる。
【0155】
累積の“0”ディスターブの回数が最も多くなる状況は、書き込み動作において1回の“0”ディスターブを受け、さらにリフレッシュ動作により“0”ディスターブを受ける場合である。しかし、この場合でも、“0”ディスターブは全部で2回であるので、メモリセルMCのデータが破壊されるには至らないと考えられる。
【0156】
なお、本実施形態では、“0”ディスターブは発生するが、“1”ディスターブは発生しないような半導体記憶装置を想定したが、これとは逆の半導体記憶装置にも本実施形態を適用できる。すなわち、“1”ディスターブは発生するが、“0”ディスターブは発生しない半導体記憶装置にも、本実施形態を適用することができる。この場合、図5に示したロウデコーダユニット340を、図22に示すロウデコーダユニット540に置き換えればよい。すなわち、データを書き込むべきメモリセルMCである「選択セル」と、この選択セルとソース線SLを共有し且つ選択セルと隣接する位置にあるメモリセルである「隣接セル」とを、1つのロウデコーダユニット540に接続するようにすればよい。
【0157】
〔第4実施形態〕
上述した第1乃至第3実施形態では、“0”ディスターブによりメモリセルMCのデータが破壊されるのを回避することを目的としたが、本発明の第4実施形態は、“1”ディスターブによりメモリセルMCのデータが破壊されるのを回避することを目的とする。“0”ディスターブの影響は、小さいか、又は、何らかの方法で回避できているものとする。
【0158】
図45で述べたように、“1”ディスターブは、「選択セル」と、この選択セルとソース線SLを共有し且つ選択セルと隣接する位置にあるメモリセルMCである「隣接セル」との間で発生する。また、先に述べたように、“1”ディスターブは、隣接セルが“0”データを保持している場合に発生する。そこで、本実施形態においては、書き込み動作において、まず、隣接セルのデータを読み出してから、選択セルにデータの書き込みを行う。次に、隣接セルが“0”データを保持していた場合にのみ、隣接セルに“0”データの書き込みを行う。このようにすることにより、“1”ディスターブが発生しないようにし、隣接セルのデータが、“1”ディスターブにより破壊されてしまうのを回避するものである。
【0159】
本実施形態に係る半導体記憶装置のチップレイアウトは、従来技術と同じ図39の構成である。但し、図39におけるセンスユニット130の代わりに、図23に示すセンスユニット600が設けられている。
【0160】
この図23に示すように、本実施形態に係るセンスユニット600は、2つのラッチ回路L1、L2と、センスアンプ302と、制御回路610とを備えて構成されている。この図23から分かるように、このセンスユニット600においては、制御回路610の回路構成が、上述した第1実施形態で示した図2のセンスユニット300の回路構成と異なる。
【0161】
すなわち、制御回路610は、N型のMISトランジスタN1〜N6を備えて構成されている。MISトランジスタN1のゲート電極には、L1ON信号が入力されており、MISトランジスタN2のゲート電極には、L2ON信号が入力されており、MISトランジスタN3のゲート電極には、S1信号が入力されており、MISトランジスタN4のゲート電極には、S2信号が入力されており、MISトランジスタN5のゲート電極には、ラッチ回路L2におけるインバータIN304の出力信号が入力されており、MISトランジスタN6のゲート電極には、S3信号が入力されている。上述したように、L1ON信号、L2ON信号、S1信号、S2信号、S3信号、及び、その他の制御信号は、コントローラ160(図39参照)が生成する。
【0162】
図24は、本実施形態に係るロウデコーダ320とプレデコーダ322の構成を示すブロック図である。この図24に示すように、本実施形態においては、ロウデコーダ320の構成が、上述した第1実施形態における図3と若干異なる。すなわち、本実施形態に係るロウデコーダ320は、複数のロウデコーダユニット620を備えている。各ロウデコーダユニット620は、一対のワード線WL、WLが接続されている。但し、本実施形態においては、一対のワード線WL、WLには、ソース線SLを共有する一対のメモリセルMC、MCのゲート電極が接続されている。例えば、ワード線WL0に接続されているメモリセルMCと、ワード線WL1に接続されているメモリセルMCとは、ソース線SLを共有しており、且つ、互いに隣接する位置にある。
【0163】
図25は、本実施形態に係るロウデコーダユニット620の構成を示すブロック図である。この図25に示すように、基本的構成は、上述した第1実施形態における図5のロウデコーダユニット340と同じであるが、ワード線ドライバ360、362に接続されているワード線WLの組み合わせが第1実施形態と異なる。
【0164】
すなわち、ワード線ドライバ360には、ソース線SLを共有する一対のメモリセルMC、MCのうちの一方のメモリセルMCのゲート電極に接続するワード線WLjが接続されている。ワード線ドライバ362には、ソース線SLを共有する一対のメモリセルMC、MCのうちの他方のメモリセルMCのゲート電極に接続するワード線WLj+1が接続されている。無論、これらのワード線WLj、WLj+1には、複数のメモリセルMCのゲート電極に接続している。
【0165】
次に、本実施形態に係る半導体記憶装置の書き込み動作時の動作波形、及び、リフレッシュ動作時の動作波形について説明する。なお、読み出し動作時の動作波形は、従来技術と同様であるので、詳しい説明は省略する。
【0166】
図26は、本実施形態に係る半導体記憶装置の書き込み動作時の動作波形を説明する図であり、図27は、この書き込み動作におけるステップS2及びステップS3のビット線電圧とラッチデータとの関係を表にして示す図である。
【0167】
これらの図から分かるように、書き込み動作は、ステップ1〜ステップ3の3つのステップから構成されている。ステップ1では、隣接セルの読み出しを行い、ラッチ回路L2に格納するとともに、書き込みデータをラッチ回路L1に格納する。ステップ2では、ラッチ回路L1のデータを、選択セルに書き込む。ステップ3では、ラッチ回路L2に格納されている隣接セルのデータが“0”データである場合にのみ、この“0”データを隣接セルに書き込む。また、ステップ2とステップ3との間には、リセット期間があり、全ビット線BLが0Vにリセットされる。
【0168】
書き込み動作においては、これらの動作は、この半導体記憶装置に設けられているセンスユニット600のそれぞれで並列に行われる。このため、1回の書き込み動作で複数のメモリセルMC(センスユニット600と同じ数のメモリセルMC)に対して、データの書き込みをすることができる。
【0169】
より詳しく説明すると、ステップ1では、WCSL信号とLTC1信号がハイレベルになり、書き込みデータがラッチ回路L1に格納される。また、ADJ信号がハイレベルであり、PAIR信号がステップ1からステップ3を通じてローレベルであるので、ロウアドレス信号A1、A2、…、Anで選択されるワード線(選択ワード線)WLに接続された選択セルとソース線SLを共有する隣接セルのワード線(隣接ワード線)WLが選択され、1.5Vになる。
【0170】
また、L2ON信号がハイレベルであるので、MISトランジスタN2がオンになる。そして、SAEN信号によりセンスアンプ302が活性化されるので、隣接セルから読み出された電流は、センスアンプ302でセンスされて、読み出しデータとして、ラッチ回路L2に格納される。
【0171】
ステップ2では、ADJ信号がローレベルになり、PAIR信号もローレベルであるので、ロウアドレス信号A1、A2、…Anで特定されるワード線WLのみが選択され、1.5Vになる。また、L1ON信号がハイレベルであるので、MISトランジスタN1がオンになり、S2信号がハイレベルであるのでMISトランジスタN4がオンになる。このため、ラッチ回路L1に格納されているデータが、ビット線BLに供給される。すなわち、ラッチ回路L1が“0”データをラッチしている場合には、−1Vがビット線BLに供給され、ラッチ回路L1が“1”データをラッチしている場合には、1.5Vがビット線BLに供給される。このため、選択セルにラッチ回路L1に格納されているデータが書き込まれる。
【0172】
ステップS2に続くリセット期間では、BLRST信号がハイレベルになる。このため、MISトランジスタTr202がオンになり、各ビット線BLが0Vにリセットされる。
【0173】
ステップS3では、ADJ信号がハイレベルになり、PAIR信号もローレベルであるので、隣接セルの接続されたワード線(隣接ワード線)WLのみが選択され、1.5Vになる。また、S3信号がハイレベルになるので、MISトランジスタN6がオンになる。そして、ラッチ回路L2が“1”データをラッチしてる場合には、ラッチ回路L2のインバータIN304の出力信号がローレベルになり、MISトランジスタN5がオフになる。このため、ビット線BLがフローティング状態になり、隣接セルに書き込みは行われない。
【0174】
これに対して、ラッチ回路L2が“0”データをラッチしている場合には、ラッチ回路L2のインバータIN304の出力信号がハイレベルになり、MISトランジスタN5がオンになる。このため、ビット線BLが−1Vになり、隣接セルに“0”データが書き込まれる。
【0175】
このように隣接セルが“0”データを保持していた場合にのみリフレッシュ動作をするのは、次のような理由によるものである。すなわち、(1)隣接セルが“1”データを保持している場合には、ステップ2で選択セルに書き込みを行ったとしても“1”ディスターブの影響は受けない。(2)ステップ3で隣接セルに“1”データをリライトしてしまうと、ステップS2で選択セルに“0”データを書き込んでいた場合に、“1”ディスターブの影響を受けてしまう。このような2つの理由により、隣接セルが“0”データを保持していた場合にのみ隣接セルのリフレッシュ動作をすることとしているのである。
【0176】
図28は、リフレッシュ動作時の動作波形を説明する図であり、図29は、このリフレッシュ動作におけるステップ3、ステップ4及びステップ5のビット線電圧と、ラッチデータとの関係を表にして示す図である。本実施形態においては、このリフレッシュ動作は、ソース線SLを挟んだ2本のワード線WL単位で行う。すなわち、リフレッシュ動作は、ロウデコーダユニット620の単位で行う。
【0177】
これらの図から分かるように、リフレッシュ動作は、ステップ1〜ステップ5の5つのステップから構成されている。ステップ1では、一対のワード線WL、WLの一方のワード線(第1ワード線)WLを駆動することにより、第1のメモリセルMCのデータ読み出しを行い、ラッチ回路L1に格納する。ステップ2では、一対のワード線WL、WLのもう一方のワード線(第2ワード線)WLを駆動して、第2のメモリセルMCのデータ読み出しを行い、ラッチ回路L2に格納する。ステップ3では、第1のメモリセルMCと第2のメモリセルMCの双方に、“1”データを書き込む。ステップ4では、ラッチ回路L1に格納されているデータを、第1のメモリセルMCにライトバックする。ステップ5では、ラッチ回路L2が“0”データをラッチしている場合のみ、“0”データを隣接セルに書き込む。
【0178】
すなわち、“1”ディスターブは、“0”データを保持しているメモリセルMCの隣接セルに、“1”データを書き込む場合に発生する。このため、本実施形態においては、ステップ3で第1のメモリセルMCと第2のメモリセルMCの双方に“1”データを書き込んでしまった後に、“1”ディスターブが発生しないような条件で、必要に応じて、ステップS4及びステップS5で、第1のメモリセルMCと第2のメモリセルMCに“0”データをライトバックするようにしたのである。ここで、第1のメモリセルMCとは、コントローラ160が生成するリフレッシュアドレス信号により特定されるメモリセルMCであり、第2のメモリセルMCとは、第1のメモリセルMCとソース線SLを共有し、且つ、第1のメモリセルMCと隣接する位置にあるメモリセルMCである。
【0179】
なお、ステップ4とステップ5の間のリセット期間は、ビット線BLの電圧を0Vにリセットするために、設けられている。
【0180】
また、書き込み動作と同様に、リフレッシュ動作においても、これらの動作は、この半導体記憶装置に設けられているセンスユニット600のそれぞれで並列に行われる。このため、1回のリフレッシュ動作で複数のメモリセルMCに対して、リフレッシュをすることができる。具体的には、図28に示した1回のリフレッシュ動作で、センスユニット600の数の2倍の数のメモリセルMCを、リフレッシュすることができる。
【0181】
より詳しく説明すると、ステップ1では、ADJ信号がローレベルであり、PAIR信号がローレベルであるので、リフレッシュアドレス信号のうちのロウアドレス信号A1、A2、…An−1で特定されるロウデコーダユニット620により選択される一対のワード線WL、WLのうちの一方のワード線(第1ワード線)WLが選択され、1.5Vになる。
【0182】
また、L1ON信号がハイであるので、MISトランジスタN1がオンになる。そして、LTC1信号がハイレベルであるので、ラッチ回路L1がデータ取り込み状態になり、SAEN信号によりセンスアンプ302が活性化されるので、第1のメモリセルMCから読み出された電流は、センスアンプ302でセンスされて、読み出しデータとして、ラッチ回路L1に格納される。
【0183】
これとは逆に、ステップ2では、ADJ信号がハイレベルであり、PAIR信号はローレベルであるので、リフレッシュアドレス信号のうちのロウアドレス信号A1、A2、…An−1で特定されるロウデコーダユニット620により選択される一対のワード線WL、WLのうちの他方のワード線(第2ワード線)WLが選択され、1.5Vになる。
【0184】
また、L2ON信号がハイであるので、MISトランジスタN2がオンになる。そして、LTC2信号がハイレベルであるので、ラッチ回路L2がデータ取り込み状態になり、SAEN信号によりセンスアンプ302が活性化されるので、第2のメモリセルMCから読み出された電流は、センスアンプ302でセンスされて、読み出しデータとして、ラッチ回路L2に格納される。
【0185】
ステップ3では、S1信号がハイレベルになるので、MISトランジスタTrN3がオンになる。このため、ビット線BLに1.5Vが供給される。また、PAIR信号がハイレベルであるので、ロウアドレス信号A1、A2、…An−1で特定されるロウデコーダユニット620により選択される一対のワード線WL、WLの双方が、1.5Vになる。このため、第1のメモリセルMCと第2のメモリセルMCの双方に、“1”データが書き込まれる。
【0186】
ステップ4では、L1ON信号とS2信号がハイレベルになる。このため、ラッチ回路L1にラッチされているデータが、ビット線BLに供給される。すなわち、ラッチ回路L1が“0”データをラッチしている場合には、−1Vがビット線BLに供給され、ラッチ回路L1が“1”データをラッチしている場合には、1.5Vがビット線BLに供給される。また、ADJ信号がローレベルであり、PAIR信号もローレベルであるので、ロウアドレス信号A1、A2、…An−1で特定されるロウデコーダユニット620により選択される一対のワード線WL、WLのうちの一方のワード線(第1ワード線)WLが選択され、1.5Vになる。このため、第1のメモリセルMCに、ラッチ回路L1がラッチしているデータが書き込まれる。
【0187】
ステップ4に続くリセット期間では、BLRST信号がハイレベルになり、MISトランジスタTr202がオンになる。このため、すべてのビット線BLの電圧が0Vにリセットされる。
【0188】
ステップ5では、ADJ信号がハイレベルになり、PAIR信号がローレベルであるので、ロウアドレス信号A1、A2、…An−1で特定されるロウデコーダユニット620により選択される一対のワード線WL、WLのうちの他方のワード線(第2ワード線)WLが選択され、1.5Vになる。また、S3信号がハイレベルになるので、MISトランジスタN6がオンになる。
【0189】
ラッチ回路L2が“0”データをラッチしている場合には、ラッチ回路L2のインバータIN304の出力信号がハイレベルであるので、MISトランジスタN5はオンになる。このため、ビット線BLに−1V(つまり、“0”データ)が供給される。したがって、第2のメモリセルMCに“0”データが書き込まれる。
【0190】
一方、ラッチ回路L2が“1”データをラッチしている場合には、ラッチ回路L2のインバータIN304の出力信号がローレベルであるので、MISトランジスタN5はオフになる。このため、ビット線BLはフローティング状態になる。したがって、第2のメモリセルMCに書き込みは行われない。すなわち、ステップ3で書き込まれた“1”データを、第2のメモリセルMCは維持することとなる。
【0191】
なお、本実施形態においては、ステップS4でラッチ回路L1が“1”データをラッチしている場合でも、第1のメモリセルMCに“1”データを積極的に書き込みに行くようにしたが、必ずしも“1”データを書き込む必要はなく、ステップ5のようにビット線BLをフローティング状態にして、第1のメモリセルMCに既に書き込まれている“1”データを維持するようにしてもよい。
【0192】
以上のように、本実施形態に係る半導体記憶装置によれば、“1”ディスターブによりメモリセルMCのデータが破壊されてしまうのを回避することができる。すなわち、選択セルにデータを書き込んだ後に、この選択セルとソース線SLを共有する隣接セルが“0”データを保持している場合にのみ、この隣接セルのリフレッシュを行うこととした。このため、選択セルにデータを書き込んだ際に、隣接セルのデータが“1”ディスターブの影響で“1”データに書き変わってしまっていても、“0”データを再び書き込むことにより“0”データに戻すことができる。このため、隣接セルが“1”ディスターブにより、“0”データから“1”データに書き変わったままになってしまうのを、回避することができる。
【0193】
同様に、リフレッシュ動作の際にも、選択セルに相当する第1のメモリセルMCと、隣接セルに相当する第2のメモリセルMCの双方に、一旦、“1”データを書き込んだ後に、第1のメモリセルMCが“0”データを保持しているメモリセルMCである場合には、第1のメモリセルMCに“0”データを書き込む動作を行い(ステップ4)、また、第2のメモリセルMCが“0”データを保持している場合には、第2のメモリセルMCに“0”データを書き込む動作を行うこととした(ステップ5)。このため、このため、リフレッシュ動作においても、“1”ディスターブにより、例えば、先にライトバックした第1のメモリセルMCの“0”データが、後からライトバックする第2のメモリセルMCの“1”データ書き込みにより、“1”データに書き変わってしまう恐れを、回避することができる。
【0194】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、各実施形態におけるMISトランジスタは、スイッチの一例であり、他の種類のスイッチを用いるようにしてもよい。また、読み出し動作時のステップ順序、書き込み動作時のステップ順序、及び、リフレッシュ動作時のステップ順序は、その動作に支障のない範囲内で任意に入れ替えることが可能である。さらに、上述した各実施形態で用いた各電圧の値は、単なる例示であり、これらの電圧の値に限られるものではない。
【0195】
また、上述した各実施形態においては、ADJ信号及び/ADJ信号とに基づいて、アドレス信号A1、A2、…Anで特定される選択ワード線WL、又は、この選択ワード線WLに隣接する位置にある隣接ワード線WLを駆動することとしたので、必要に応じて、アドレス信号A1、A2、…、Anが入力された場合に、このアドレス信号A1、A2、…、Anで特定される選択ワード線WLに隣接する隣接ワード線に接続されているメモリセルMCをアクセス(読み出し、書き込み、リフレッシュ)することができる。このため、上述した“0”ディスターブ、又は、“1”ディスターブによりメモリセルMCのデータ破壊を回避すること以外の目的でも、本発明に係るロウデコーダ320やプレデコーダ322等を用いることができる。
【0196】
また、上述したロウデコーダ320やプレデコーダ322等によれば、PAIR信号に基づいて、アドレス信号A1、A2、…Anで特定される選択ワード線WL、及び、この選択ワード線WLに隣接する位置にある隣接ワード線WLの双方を駆動することができるので、上述した“0”ディスターブ、又は、“1”ディスターブによりメモリセルMCのデータ破壊を回避すること以外の目的でも、本発明に係るロウデコーダ320やプレデコーダ322等を用いることができる。
【0197】
【発明の効果】
以上説明したように、本発明に係る半導体記憶装置によれば、第1制御信号に基づいて、アドレス信号により特定されるワード線である選択ワード線、又は、前記選択ワード線に隣接するワード線である隣接ワード線を駆動することとしたので、必要に応じて、隣接ワード線に接続されているメモリセルにアクセスすることができる。
【図面の簡単な説明】
【図1】図1は、第1実施形態に係る半導体記憶装置の書き込み動作の処理内容を説明するためのフローチャートを示す図である。
【図2】図2は、第1実施形態に係るセンスユニットの回路構成と、その周辺の回路構成を示す図である。
【図3】図3は、第1実施形態に係るロウデコーダとプレデコーダの構成を示すブロック図である。
【図4】図4は、第1実施形態に係る偶奇セレクタの構成を説明する論理回路図である。
【図5】図5は、第1実施形態に係るロウデコーダユニットの構成を説明するブロック図である。
【図6】図6は、第1実施形態に係る半導体記憶装置における読み出し動作時の動作波形を示す図である。
【図7】図7は、第1実施形態に係る半導体記憶装置における書き込み動作時の動作波形を示す図である。
【図8】図8は、第1実施形態に係る半導体記憶装置の書き込み動作時における、ラッチ回路がラッチしているデータ内容と、ステップ2及びステップ3のビット線電圧とを表にまとめて示す図である。
【図9】図9は、第1実施形態に係る半導体記憶装置におけるリフレッシュ動作時の動作波形を示す図である。
【図10】図10は、第1実施形態に係る半導体記憶装置のリフレッシュ動作時における、ラッチ回路がラッチしているデータ内容と、ステップ3、ステップ4及びステップ5のビット線電圧とを表にまとめて示す図である。
【図11】図11は、第2実施形態に係る半導体記憶装置のチップレイアウトを示す図である。
【図12】図12は、第2実施形態に係るセンスユニットの回路構成と、その周辺の回路構成を示す図である。
【図13】図13は、第2実施形態に係るプレデコーダとロウデコーダとサブデコーダとの構成を説明するブロック図である。
【図14】図14は、第2実施形態に係る偶奇セレクタの構成を説明する論理回路図である。
【図15】図15は、第2実施形態に係るロウデコーダユニットの構成を説明するブロック図である。
【図16】図16は、第2実施形態に係る半導体記憶装置における書き込み動作時の動作波形を示す図である。
【図17】図17は、第2実施形態に係る半導体記憶装置の書き込み動作時における、ラッチ回路がラッチしているデータ内容と、BZ信号の内容と、ステップ2のビット線電圧とを表にまとめて示す図である。
【図18】図18は、第2実施形態に係る半導体記憶装置におけるリフレッシュ動作時の動作波形を示す図である。
【図19】図19は、第2実施形態に係る半導体記憶装置のリフレッシュ動作時における、ラッチ回路がラッチしているデータ内容と、BZ信号の内容と、ステップ3、及び、ステップ4のビット線電圧とを表にまとめて示す図である。
【図20】図20は、第3実施形態に係る偶奇セレクタの構成を説明する論理回路図である。
【図21】図21は、第3実施形態に係る半導体記憶装置における書き込み動作時の動作波形を示す図である。
【図22】図22は、第3実施形態に係る半導体記憶装置を変形した場合における、ロウデコーダユニットの構成を説明するブロック図である。
【図23】図23は、第4実施形態に係るセンスユニットの回路構成と、その周辺の回路構成を示す図である。
【図24】図24は、第4実施形態に係るプレデコーダとロウデコーダの構成を説明するブロック図である。
【図25】図25は、第4実施形態に係るロウデコーダユニットの構成を説明するブロック図である。
【図26】図26は、第4実施形態に係る半導体記憶装置における書き込み動作時の動作波形を示す図である。
【図27】図27は、第4実施形態に係る半導体記憶装置の書き込み動作時における、ラッチ回路がラッチしているデータ内容と、ステップ2及びステップ3のビット線電圧とを表にまとめて示す図である。
【図28】図28は、第4実施形態に係る半導体記憶装置におけるリフレッシュ動作時の動作波形を示す図である。
【図29】図29は、第4実施形態に係る半導体記憶装置のリフレッシュ動作時における、ラッチ回路がラッチしているデータ内容と、ステップ3、ステップ4及びステップ5のビット線電圧とを表にまとめて示す図である。
【図30】図30は、一般的なFBC構造のメモリセルアレイの平面図である。
【図31】図31は、図30のメモリセルアレイにおけるA−A’線断面図である。
【図32】図31は、図30のメモリセルアレイにおけるB−B’線断面図である。
【図33】図31は、図30のメモリセルアレイにおけるC−C’線断面図である。
【図34】図30のメモリセルアレイの等価回路を示す図である。
【図35】FBC構造のメモリセルに“1”データを書き込む場合の原理を説明する図である。
【図36】FBC構造のメモリセルに“0”データを書き込む場合の原理を説明する図である。
【図37】FBC構造のメモリセルのデータを読み出す場合の原理を説明する図である。
【図38】メモリセルが“0”データを保持している場合と、メモリセルが“1”データを保持している場合に、メモリセルのドレインとソースの間に流れるセル電流と、ゲートとソースの間の電圧との関係を示すグラフである。
【図39】図30のメモリセルアレイを備えた半導体記憶装置のチップレイアウトを示す図である。
【図40】図30におけるセンスユニットの回路構成と、その周辺の回路構成を示す図である。
【図41】図30の半導体記憶装置における読み出し動作時の動作波形を示す図である。
【図42】図30の半導体記憶装置における書き込み動作時の動作波形を示す図である。
【図43】図30の半導体記憶装置におけるリフレッシュ動作時の動作波形を示す図である。
【図44】データ書き込みを行うメモリセルである「選択セル」と、この選択セルとビット線を共有し且つ選択セルと隣接する位置にあるメモリセルである「隣接セル」との間で発生する“0”ディスターブの原理を説明する図。
【図45】データ書き込みを行うメモリセルである「選択セル」と、この選択セルとソース線を共有し且つ選択セルと隣接する位置にあるメモリセルである「隣接セル」との間で発生する“1”ディスターブの原理を説明する図。
【符号の説明】
WL ワード線
BL ビット線
SL ソース線
MC メモリセル
100 メモリセルアレイ
300 センスユニット
302 センスアンプ
304 制御回路
L1、L2 ラッチ回路
320 ロウデコーダ
322 プレデコーダ
330 メインプレデコーダ
332 偶奇セレクタ
340 ロウデコーダユニット
A1、A2、…、An ロウアドレス信号の各ビット
350 デコーダ
360 ワード線ドライバ
362 ワード線ドライバ
Claims (35)
- 複数のメモリセルをマトリックス状に配置して構成され、各メモリセルは、ソースと、ドレインと、これらソースとドレインとの間に位置するチャネルボディとを有し、前記チャネルボディに多数キャリアが蓄積されているか否かによりデータを記憶するトランジスタにより構成されている、メモリセルアレイと、
第1方向に並ぶメモリセルのゲート電極に接続された、複数のワード線と、
前記第1方向と交差する方向である第2方向に並ぶメモリセルに接続され、各メモリセルが記憶するデータを読み出すための、複数のビット線と、
アドレス信号と第1制御信号とが入力され、前記第1制御信号に基づいて、前記アドレス信号により特定されるワード線である選択ワード線、又は、前記選択ワード線に隣接するワード線である隣接ワード線を駆動する、デコード回路と、
前記ビット線に接続され、前記デコード回路により駆動されたワード線に接続されているメモリセルに格納されているデータを読み出す、センスユニットと、
を備えることを特徴とする半導体記憶装置。 - 前記デコード回路には、第2制御信号が入力され、この第2制御信号に基づいて、前記選択ワード線及び前記隣接ワード線の双方を駆動する、ことを特徴とする請求項1に記載の半導体記憶装置。
- 前記隣接ワード線は、前記選択ワード線に接続されているメモリセルとビット線を共有し、且つ、隣接する位置にあるメモリセルが接続されているワード線である、ことを特徴とする請求項2に記載の半導体記憶装置。
- 前記センスユニットは、データをラッチするための第1ラッチ回路と第2ラッチ回路とを有している、ことを特徴とする請求項3に記載の半導体記憶装置。
- 書き込み動作時においては、データを書き込むメモリセルである選択セルに書き込むべきデータを前記第1ラッチ回路にラッチし、前記選択セルとビット線を共有し、且つ、前記選択セルと隣接する位置にあるメモリセルである隣接セルから読み出したデータを前記第2ラッチ回路にラッチするとともに、
前記第1ラッチ回路と前記第2ラッチ回路とにラッチされているデータに基づいて、書き込み方法を変更する、ことを特徴とする請求項4に記載の半導体記憶装置。 - 書き込み動作時においては、データを書き込むメモリセルである選択セルに書き込むべきデータを前記第1ラッチ回路にラッチし、前記選択セルとビット線を共有し、且つ、前記選択セルと隣接する位置にあるメモリセルである隣接セルから読み出したデータを前記第2ラッチ回路にラッチするとともに、
メモリセルのチャネルボディに多数キャリアが蓄積されている状態を第1データ状態とし、チャネルボディに多数キャリアが蓄積されていない状態を第2データ状態とした場合に、
前記第1ラッチ回路と前記第2ラッチ回路の双方が第2データ状態をラッチしている場合には、選択セルと隣接セルの双方に同一タイミングで第2データ状態を書き込み、それ以外の場合には、選択セルに前記第1ラッチ回路にラッチされているデータ状態を書き込む、
ことを特徴とする請求項4に記載の半導体記憶装置。 - 前記選択セルと前記隣接セルの双方に同一タイミングで第2データ状態を書き込む場合の動作と、それ以外の場合の動作とは、異なるタイミングで実行される、ことを特徴とする請求項6に記載の半導体記憶装置。
- リフレッシュ動作時においては、入力されたリフレッシュアドレス信号により選択される第1メモリセルから読み出したデータを前記第1ラッチ回路にラッチし、前記第1メモリセルとビット線を共有し、且つ、前記第1メモリセルと隣接する位置にある第2メモリセルから読み出したデータを、前記第2ラッチ回路にラッチするとともに、
前記第1ラッチ回路と前記第2ラッチ回路の双方が第2データ状態をラッチしている場合には、第1メモリセルと第2メモリセルの双方に第2データ状態を同一タイミングで書き込み、それ以外の場合には、第1メモリセルに前記第1ラッチ回路にラッチされているデータ状態を書き込むとともに、この第1メモリセルに書き込むタイミングと異なるタイミングで、第2メモリセルに前記第2ラッチ回路にラッチされているデータ状態を書き込む、
ことを特徴とする請求項7に記載の半導体記憶装置。 - 前記メモリセルアレイは、複数のセルアレイブロックに分割されており、
前記ワード線は、前記複数のセルアレイブロックにまたがって、前記第1方向に沿って設けられている複数のメインワード線と、各セルアレイブロック内において、前記第1方向に並ぶメモリセルのゲート電極に接続する、複数のサブワード線とを備えており、
各セルサブアレイ内において、ビット線を共有し且つ互いに隣接する位置にある一対のメモリセルのゲート電極を接続する一対の前記サブワード線が、1本のメインワード線に対応して、設けられており、
前記センスユニットは、各セルサブアレイ毎に設けられており、
前記デコード回路は、各セルサブアレイ毎に、前記第1制御信号に基づいて、前記アドレス信号により特定されるサブワード線である選択サブワード線、又は、前記選択サブワード線と対になっている他方のサブワード線である隣接サブワード線を駆動する、
ことを特徴とする請求項1に記載の半導体記憶装置。 - 前記デコード回路には、第2制御信号が入力され、この第2制御信号に基づいて、各セルサブアレイ毎に、前記選択サブワード線及び前記隣接サブワード線の双方を駆動する、ことを特徴とする請求項9に記載の半導体記憶装置。
- 前記各センスユニットは、データをラッチするための第1ラッチ回路と第2ラッチ回路とを有しているとともに、
前記第2制御信号を、前記デコード回路に供給する、ことを特徴とする請求項10に記載の半導体記憶装置。 - 書き込み動作時においては、前記各センスユニットは、データを書き込むメモリセルである選択セルに書き込むべきデータを前記第1ラッチ回路にラッチし、前記選択セルとビット線を共有し、且つ、隣接する位置にあるメモリセルである隣接セルから読み出したデータを前記第2ラッチ回路にラッチするとともに、
メモリセルのチャネルボディに多数キャリアが蓄積されている状態を第1データ状態とし、チャネルボディに多数キャリアが蓄積されていない状態を第2データ状態とした場合に、
前記第1ラッチ回路と前記第2ラッチ回路の双方が第2データ状態をラッチしているセンスユニットに対応するセルサブアレイでは、選択セルと隣接セルの双方に同一タイミングで第2データ状態を書き込み、それ以外のセンスユニットに対応するセルサブアレイでは、選択セルに前記第1ラッチ回路にラッチされているデータ状態を書き込む、
ことを特徴とする請求項11に記載の半導体記憶装置。 - リフレッシュ動作時においては、前記各センスユニットは、入力されたリフレッシュアドレス信号により選択される第1メモリセルから読み出したデータを前記第1ラッチ回路にラッチし、前記第1メモリセルとビット線を共有し、且つ、前記第1メモリセルと隣接する位置にある第2メモリセルから読み出したデータを、前記第2ラッチ回路にラッチするとともに、
前記第1ラッチ回路と前記第2ラッチ回路の双方が第2データ状態をラッチしているセンスユニットに対応するセルサブアレイでは、第1メモリセルと第2メモリセルの双方に第2データ状態を同一タイミングで書き込み、それ以外のセンスユニットに対応するサブアレイでは、第1メモリセルに前記第1ラッチ回路にラッチされているデータ状態を書き込むとともに、この第1メモリセルに書き込むタイミングと異なるタイミングで、第2メモリセルに前記第2ラッチ回路にラッチされているデータ状態を書き込む、
ことを特徴とする請求項12に記載の半導体記憶装置。 - 前記隣接ワード線は、前記選択ワード線に接続されているメモリセルとビット線を共有し、且つ、隣接する位置にあるメモリセルが接続されているワード線である、ことを特徴とする請求項1に記載の半導体記憶装置。
- 書き込み動作時においては、前記センスユニットは、データを書き込むべきメモリセルである選択セルにデータを書き込んだ後に、前記選択セルとビット線を共有し、且つ、前記選択セルと隣接する位置にあるメモリセルである隣接セルのリフレッシュを行う、ことを特徴とする請求項14に記載の半導体記憶装置。
- 前記隣接ワード線は、前記選択ワード線に接続されているメモリセルとソース線を共有し、且つ、隣接する位置にあるメモリセルが接続されているワード線である、ことを特徴とする請求項2に記載の半導体記憶装置。
- 前記センスユニットは、データをラッチするための第1ラッチ回路と第2ラッチ回路とを有している、ことを特徴とする請求項16に記載の半導体記憶装置。
- 書き込み動作時においては、データを書き込むメモリセルである選択セルに書き込むべきデータを前記第1ラッチ回路にラッチし、前記選択セルとソース線を共有し、且つ、前記選択セルと隣接する位置にあるメモリセルである隣接セルから読み出したデータを前記第2ラッチ回路にラッチするとともに、
メモリセルのチャネルボディに多数キャリアが蓄積されている状態を第1データ状態とし、チャネルボディに多数キャリアが蓄積されていない状態を第2データ状態とした場合に、
前記選択セルに前記第1ラッチ回路がラッチしているデータ状態を書き込んだ後に、
前記第2ラッチ回路が第2データ状態をラッチしている場合には、隣接セルに第2データ状態を書き込む、
ことを特徴とする請求項17に記載の半導体記憶装置。 - リフレッシュ動作時においては、入力されたリフレッシュアドレス信号により選択される第1メモリセルから読み出したデータを前記第1ラッチ回路にラッチし、前記第1メモリセルとソース線を共有し、且つ、前記第1メモリセルと隣接する位置にあるメモリセルである第2メモリセルから読み出したデータを、前記第2ラッチ回路にラッチするとともに、
前記第1メモリセルと前記第2メモリセルの双方に第1データ状態を書き込んだ後に、
前記第1ラッチ回路にラッチされているデータが第2データ状態である場合には、第1メモリセルに第2データ状態を書き込み、前記第2ラッチ回路にラッチされているデータが第2データ状態である場合には、第2メモリセルに第2データ状態を書き込む、
ことを特徴とする請求項18に記載の半導体記憶装置。 - 複数のメモリセルをマトリックス状に配置して構成され、各メモリセルは、ソースと、ドレインと、これらソースとドレインとの間に位置するチャネルボディとを有し、前記チャネルボディに多数キャリアが蓄積されているか否かによりデータを記憶するトランジスタにより構成されている、メモリセルアレイと、
第1方向に並ぶメモリセルのゲート電極に接続された、複数のワード線と、
前記第1方向と交差する方向である第2方向に並ぶメモリセルに接続され、各メモリセルが記憶するデータを読み出すための、複数のビット線と、
を備える半導体記憶装置の制御方法であって、
アドレス信号を取得するステップと、
第1制御信号を取得するステップと、
前記第1制御信号に基づいて、前記アドレス信号により特定されるワード線である選択ワード線、又は、前記選択ワード線に隣接するワード線である隣接ワード線を駆動するステップと、
前記駆動されたワード線に接続されているメモリセルに格納されているデータを、前記ビット線を介して、読み出すステップと、
を備えることを特徴とする半導体記憶装置の制御方法。 - 第2制御信号を取得するステップと、
前記第2制御信号に基づいて、前記選択ワード線及び前記隣接ワード線の双方を駆動するステップと、
をさらに備えることを特徴とする請求項20に記載の半導体記憶装置の制御方法。 - 前記隣接ワード線は、前記選択ワード線に接続されているメモリセルとビット線を共有し、且つ、隣接する位置にあるメモリセルが接続されているワード線である、ことを特徴とする請求項21に記載の半導体記憶装置の制御方法。
- データを書き込むメモリセルである選択セルに書き込むべきデータを第1ラッチ回路にラッチするステップと、
前記選択セルとビット線を共有し、且つ、前記選択セルと隣接する位置にあるメモリセルである隣接セルから読み出したデータを第2ラッチ回路にラッチするステップと、
前記第1ラッチ回路にラッチされているデータを前記選択セルに書き込むステップであって、前記第1ラッチ回路と前記第2ラッチ回路とにラッチされているデータに基づいて、その書き込み方法を変更するステップと、
を備えることを特徴とする請求項22に記載の半導体記憶装置の制御方法。 - データを書き込むメモリセルである選択セルに書き込むべきデータを第1ラッチ回路にラッチするステップと、
前記選択セルとビット線を共有し、且つ、前記選択セルと隣接する位置にあるメモリセルである隣接セルから読み出したデータを第2ラッチ回路にラッチするステップと、
メモリセルのチャネルボディに多数キャリアが蓄積されている状態を第1データ状態とし、チャネルボディに多数キャリアが蓄積されていない状態を第2データ状態とした場合に、前記第1ラッチ回路と前記第2ラッチ回路の双方が第2データ状態をラッチしている場合には、選択セルと隣接セルの双方に同一タイミングで第2データ状態を書き込むステップと、
前記第1ラッチ回路と前記第2ラッチ回路の少なくとも一方が第1データ状態をラッチしている場合に、選択セルに前記第1ラッチ回路にラッチされているデータ状態を書き込むステップと、
を備えることを特徴とする請求項22に記載の半導体記憶装置の制御方法。 - 前記選択セルと前記隣接セルの双方に第2データ状態を書き込むステップと、前記選択セルに前記第1ラッチ回路にラッチされているデータ状態を書き込むステップとは、異なるタイミングで実行される、ことを特徴とする請求項24に記載の半導体記憶装置の制御方法。
- 入力されたリフレッシュアドレス信号により選択される第1メモリセルから読み出したデータを前記第1ラッチ回路にラッチするステップと、
前記第1メモリセルとビット線を共有し、且つ、前記第1メモリセルと隣接する位置にある第2メモリセルから読み出したデータを、前記第2ラッチ回路にラッチするステップと、
前記第1ラッチ回路と前記第2ラッチ回路の双方が第2データ状態をラッチしている場合に、第1メモリセルと第2メモリセルの双方に第2データ状態を同一タイミングで書き込むステップと、
前記第1ラッチ回路と前記第2ラッチ回路の少なくとも一方が第1データ状態をラッチしている場合に、第1メモリセルに前記第1ラッチ回路にラッチされているデータ状態を書き込むステップと、
前記第1ラッチ回路と前記第2ラッチ回路の少なくとも一方が第1データ状態をラッチしている場合に、第2メモリセルに前記第2ラッチ回路にラッチされているデータ状態を書き込むステップであって、前記第1メモリセルに前記第1ラッチ回路にラッチされているデータ状態を書き込むステップと異なるタイミングで実行されるステップと、
を備えることを特徴とする請求項25に記載の半導体記憶装置の制御方法。 - 前記メモリセルアレイは、複数のセルアレイブロックに分割されており、
前記ワード線は、前記複数のセルアレイブロックにまたがって、前記第1方向に沿って設けられている複数のメインワード線と、各セルアレイブロック内において、前記第1方向に並ぶメモリセルのゲート電極に接続する、複数のサブワード線とを備えており、
各セルサブアレイ内において、ビット線を共有し且つ互いに隣接する位置にある一対のメモリセルのゲート電極を接続する一対の前記サブワード線が、1本のメインワード線に対応して、設けられており、
各セルサブアレイ毎に、前記第1制御信号を取得するステップと、
前記各セルサブアレイ毎に、前記アドレス信号により特定されるサブワード線である選択サブワード線、又は、前記選択サブワード線と対になっている他方のサブワード線である隣接サブワード線を駆動するステップと、
各セルサブアレイ毎に、駆動されたワード線に接続するメモリセルのデータを読み出すステップと、
を備えることを特徴とする請求項20に記載の半導体記憶装置の制御方法。 - 第2制御信号を取得するステップと、
前記第2制御信号に基づいて、各セルサブアレイ毎に、前記選択サブワード線及び前記隣接サブワード線の双方を駆動するステップと、
を備えることを特徴とする請求項27に記載の半導体記憶装置の制御方法。 - データを書き込むメモリセルである選択セルに書き込むべきデータを前記第1ラッチ回路にラッチするステップと、
前記選択セルとビット線を共有し、且つ、隣接する位置にあるメモリセルである隣接セルから読み出したデータを前記第2ラッチ回路にラッチするステップと、
メモリセルのチャネルボディに多数キャリアが蓄積されている状態を第1データ状態とし、チャネルボディに多数キャリアが蓄積されていない状態を第2データ状態とした場合に、前記第1ラッチ回路と前記第2ラッチ回路の双方が第2データ状態をラッチしているセンスユニットに対応するセルサブアレイで、選択セルと隣接セルの双方に第2データ状態を書き込むステップと、
前記第1ラッチ回路と前記第2ラッチ回路の少なくとも一方が第1データ状態をラッチしているセルサブアレイで、選択セルに前記第1ラッチ回路にラッチされているデータ状態を書き込むステップと、
を備えることを特徴とする請求項28に記載の半導体記憶装置の制御方法。 - 前記各センスユニットは、入力されたリフレッシュアドレス信号により選択される第1メモリセルから読み出したデータを前記第1ラッチ回路にラッチするステップと、
前記第1メモリセルとビット線を共有し、且つ、前記第1メモリセルと隣接する位置にある第2メモリセルから読み出したデータを、前記第2ラッチ回路にラッチするステップと、
前記第1ラッチ回路と前記第2ラッチ回路の双方が第2データ状態をラッチしているセルサブアレイで、第1メモリセルと第2メモリセルの双方に第2データ状態を同一タイミングで書き込むステップと、
前記第1ラッチ回路と前記第2ラッチ回路の少なくとも一方が第1データ状態をラッチしているサブアレイで、第1メモリセルに前記第1ラッチ回路にラッチされているデータ状態を書き込むステップと、
前記第1ラッチ回路と前記第2ラッチ回路の少なくとも一方が第1データ状態をラッチしているサブアレイで、第2メモリセルに前記第2ラッチ回路にラッチされているデータ状態を書き込むステップであって、前記第1メモリセルに前記第1ラッチ回路にラッチされているデータ状態を書き込むステップと異なるタイミングで実行されるステップと、
を備えることを特徴とする請求項29に記載の半導体記憶装置の制御方法。 - 前記隣接ワード線は、前記選択ワード線に接続されているメモリセルとビット線を共有し、且つ、隣接する位置にあるメモリセルが接続されているワード線である、ことを特徴とする請求項20に記載の半導体記憶装置の制御方法。
- データを書き込むメモリセルである選択セルにデータを書き込むステップと、前記選択セルとビット線を共有し、且つ、前記選択セルと隣接する位置にあるメモリセルである隣接セルのリフレッシュを行うステップと、
を備えることを特徴とする請求項31に記載の半導体記憶装置の制御方法。 - 前記隣接ワード線は、前記選択ワード線に接続されているメモリセルとソース線を共有し、且つ、隣接する位置にあるメモリセルが接続されているワード線である、ことを特徴とする請求項21に記載の半導体記憶装置の制御方法。
- データを書き込むメモリセルである選択セルに書き込むべきデータを前記第1ラッチ回路にラッチするステップと、
前記選択セルとソース線を共有し、且つ、前記選択セルと隣接する位置にあるメモリセルである隣接セルから読み出したデータを前記第2ラッチ回路にラッチするステップと、
メモリセルのチャネルボディに多数キャリアが蓄積されている状態を第1データ状態とし、チャネルボディに多数キャリアが蓄積されていない状態を第2データ状態とした場合に、前記選択セルに前記第1ラッチ回路がラッチしているデータ状態を書き込むステップと、
前記第2ラッチ回路が第2データ状態をラッチしている場合に、隣接セルに第2データ状態を書き込むステップと、
を備えることを特徴とする請求項33に記載の半導体記憶装置の制御方法。 - 入力されたリフレッシュアドレス信号により選択される第1メモリセルから読み出したデータを前記第1ラッチ回路にラッチするステップと、
前記第1メモリセルとソース線を共有し、且つ、前記第1メモリセルと隣接する位置にあるメモリセルである第2メモリセルから読み出したデータを、前記第2ラッチ回路にラッチするステップと、
前記第1メモリセルと前記第2メモリセルの双方に第1データ状態を書き込むステップと、
前記第1ラッチ回路にラッチされているデータが第2データ状態である場合に、第1メモリセルに第2データ状態を書き込むステップと、
前記第2ラッチ回路にラッチされているデータが第2データ状態である場合に、第2メモリセルに第2データ状態を書き込むステップと、
を備えることを特徴とする請求項34に記載の半導体記憶装置の制御方法。
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