JP2000269458A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2000269458A JP2000269458A JP11071700A JP7170099A JP2000269458A JP 2000269458 A JP2000269458 A JP 2000269458A JP 11071700 A JP11071700 A JP 11071700A JP 7170099 A JP7170099 A JP 7170099A JP 2000269458 A JP2000269458 A JP 2000269458A
- Authority
- JP
- Japan
- Prior art keywords
- mis transistor
- gate electrode
- silicide layer
- film
- mis
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 74
- 238000004519 manufacturing process Methods 0.000 title claims description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 124
- 229920005591 polysilicon Polymers 0.000 claims abstract description 124
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 38
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims abstract description 14
- 229910021332 silicide Inorganic materials 0.000 claims description 84
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 84
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 24
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- 238000000137 annealing Methods 0.000 claims description 14
- 238000000059 patterning Methods 0.000 claims description 9
- 230000001590 oxidative effect Effects 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 abstract description 13
- 238000007254 oxidation reaction Methods 0.000 abstract description 13
- 230000000694 effects Effects 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 72
- 239000012535 impurity Substances 0.000 description 25
- 229910052751 metal Inorganic materials 0.000 description 19
- 239000002184 metal Substances 0.000 description 19
- 238000009792 diffusion process Methods 0.000 description 14
- 238000010438 heat treatment Methods 0.000 description 14
- 238000002513 implantation Methods 0.000 description 13
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 13
- 229910021342 tungsten silicide Inorganic materials 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 11
- 239000010941 cobalt Substances 0.000 description 11
- 229910017052 cobalt Inorganic materials 0.000 description 11
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 11
- 238000005530 etching Methods 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 7
- 239000013078 crystal Substances 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 229910021341 titanium silicide Inorganic materials 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 230000000740 bleeding effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 101000634707 Homo sapiens Nucleolar complex protein 3 homolog Proteins 0.000 description 1
- 102100029099 Nucleolar complex protein 3 homolog Human genes 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 101000621511 Potato virus M (strain German) RNA silencing suppressor Proteins 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000035755 proliferation Effects 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 DRAMロジック混載メモリにおいてメモリセル
部とロジック部でゲート電極構造を変えると、ポリシリ
コン残が発生して、電気的ショートの原因となってい
た。 【解決手段】 一方のゲート電極のパターン形成後に、
他方のゲート電極のパターン形成したのち、ポリシリコ
ン残を酸化する工程を入れる。
部とロジック部でゲート電極構造を変えると、ポリシリ
コン残が発生して、電気的ショートの原因となってい
た。 【解決手段】 一方のゲート電極のパターン形成後に、
他方のゲート電極のパターン形成したのち、ポリシリコ
ン残を酸化する工程を入れる。
Description
【0001】
【発明の属する技術分野】この発明は、電気的特性の異
なる複数のMIS(Metal-insulator-Semiconductor)トラ
ンジスタを有する半導体装置およびその製造方法に関す
るものである。
なる複数のMIS(Metal-insulator-Semiconductor)トラ
ンジスタを有する半導体装置およびその製造方法に関す
るものである。
【0002】
【従来の技術】近年システムの性能を向上させる手法と
して、システムオンチップ技術の開発が盛んであり、そ
の中でも大容量メモリと高速ロジックを1チップに搭載
するDRAMロジック混載メモリが注目されている。このデ
バイスにおいてMISトランジスタは重要な技術課題の1
つであり、具体的にはDRAMメモリセル部では、メモリセ
ルサイズを縮小する目的から微細なトランジスタである
ことと、ワード線の電圧が電源電圧より高くなることか
らゲート絶縁膜に高い耐圧が要求される。これに対しロ
ジック部では高速性を目的として、ゲート電極配線とソ
ースドレイン活性領域が低抵抗であることと、電流駆動
能力の高いことが要求される。以上の異なった要求をDR
AMロジック混載メモリで満たすことは容易ではなく、ロ
ジック部のMISトランジスタの性能を落としてDRAMのMIS
トランジスタに合わせるのが一般的である。図11に
は、従来の別チップでのDRAMチップのメモリセル部とロ
ジックチップのN型MISトランジスタの断面構造を示し
た。
して、システムオンチップ技術の開発が盛んであり、そ
の中でも大容量メモリと高速ロジックを1チップに搭載
するDRAMロジック混載メモリが注目されている。このデ
バイスにおいてMISトランジスタは重要な技術課題の1
つであり、具体的にはDRAMメモリセル部では、メモリセ
ルサイズを縮小する目的から微細なトランジスタである
ことと、ワード線の電圧が電源電圧より高くなることか
らゲート絶縁膜に高い耐圧が要求される。これに対しロ
ジック部では高速性を目的として、ゲート電極配線とソ
ースドレイン活性領域が低抵抗であることと、電流駆動
能力の高いことが要求される。以上の異なった要求をDR
AMロジック混載メモリで満たすことは容易ではなく、ロ
ジック部のMISトランジスタの性能を落としてDRAMのMIS
トランジスタに合わせるのが一般的である。図11に
は、従来の別チップでのDRAMチップのメモリセル部とロ
ジックチップのN型MISトランジスタの断面構造を示し
た。
【0003】図において、1aと1bは半導体基板、2a
と2bはP型ウエル領域、3aと3bはトレンチ分離領
域、4aと4bはゲート絶縁膜でシリコン酸化膜、5aは
ポリシリコン膜でポリシリコン堆積時にリンがドープさ
れたN型ドープトポリシリコン膜(以下ドープトポリシ
リコン膜と記す)、5bはポリシリコン膜形成後イオン
注入により不純物がドープされたN型ポリシリコン膜、
6aと6bはポリシリコン膜上のシリサイド層で、主に
6aがタングステンシリサイド(WxSiy)層、6bがチタン
シリサイド(TixSiy)層やコバルトシリサイド(CoxSiy)層
(以後コバルトシリサイド層で説明)、7aと7bはN-
ソースドレイン活性領域もしくはエクステンション領
域、8aはN+ソースドレイン活性領域、9aと9cは絶縁
膜で主にはシリコン窒化膜やシリコン窒化酸化膜(以後
シリコン窒化酸化膜で説明)が用いられ、9bも絶縁膜
で主にシリコン窒化酸化膜やシリコン酸化膜(以後シリ
コン酸化膜で説明)が用いられ、10は活性領域上のシ
リサイド層でチタンシリサイド(TixSiy)層やコバルトシ
リサイド(CoxSiy)層(以後コバルトシリサイド層で説
明)である。
と2bはP型ウエル領域、3aと3bはトレンチ分離領
域、4aと4bはゲート絶縁膜でシリコン酸化膜、5aは
ポリシリコン膜でポリシリコン堆積時にリンがドープさ
れたN型ドープトポリシリコン膜(以下ドープトポリシ
リコン膜と記す)、5bはポリシリコン膜形成後イオン
注入により不純物がドープされたN型ポリシリコン膜、
6aと6bはポリシリコン膜上のシリサイド層で、主に
6aがタングステンシリサイド(WxSiy)層、6bがチタン
シリサイド(TixSiy)層やコバルトシリサイド(CoxSiy)層
(以後コバルトシリサイド層で説明)、7aと7bはN-
ソースドレイン活性領域もしくはエクステンション領
域、8aはN+ソースドレイン活性領域、9aと9cは絶縁
膜で主にはシリコン窒化膜やシリコン窒化酸化膜(以後
シリコン窒化酸化膜で説明)が用いられ、9bも絶縁膜
で主にシリコン窒化酸化膜やシリコン酸化膜(以後シリ
コン酸化膜で説明)が用いられ、10は活性領域上のシ
リサイド層でチタンシリサイド(TixSiy)層やコバルトシ
リサイド(CoxSiy)層(以後コバルトシリサイド層で説
明)である。
【0004】5aおよび6aで前記メモリセル部のMISト
ランジスタのゲート電極を構成し、5bおよび6bで前記
ロジックチップのMISトランジスタのゲート電極を構成
する。また、絶縁膜9cは前記メモリセル部のMISトラン
ジスタのゲート電極を覆う膜であり、絶縁膜9bはサイ
ドウォールである。また、一般にゲート絶縁膜が薄い方
がMISトランジスタの性能が上がる一方、信頼性上の問
題からゲートにかけられる電圧が下がるため、高電圧の
かかるメモリセル部ではゲート絶縁膜4aが厚く、高電
圧がかからず性能が要求されるロジックチップではゲー
ト絶縁膜4bを薄くしている。さらに、ロジックチップ
は高速性がメモリセル部よりも要求されるため、ゲート
電極のシリサイドの材質を比べると、メモリセル部より
ロジックチップの方がゲート電極配線のシート抵抗が低
いものを採用し、さらに活性領域もシリサイド化して寄
生抵抗によるトランジスタの動作遅延を抑制している。
ランジスタのゲート電極を構成し、5bおよび6bで前記
ロジックチップのMISトランジスタのゲート電極を構成
する。また、絶縁膜9cは前記メモリセル部のMISトラン
ジスタのゲート電極を覆う膜であり、絶縁膜9bはサイ
ドウォールである。また、一般にゲート絶縁膜が薄い方
がMISトランジスタの性能が上がる一方、信頼性上の問
題からゲートにかけられる電圧が下がるため、高電圧の
かかるメモリセル部ではゲート絶縁膜4aが厚く、高電
圧がかからず性能が要求されるロジックチップではゲー
ト絶縁膜4bを薄くしている。さらに、ロジックチップ
は高速性がメモリセル部よりも要求されるため、ゲート
電極のシリサイドの材質を比べると、メモリセル部より
ロジックチップの方がゲート電極配線のシート抵抗が低
いものを採用し、さらに活性領域もシリサイド化して寄
生抵抗によるトランジスタの動作遅延を抑制している。
【0005】図12には、従来の別チップでのDRAMチッ
プのメモリセル部とロジックチップの断面構造を示し
た。なお、本図では簡略化して第1の金属配線までしか
示してないが、一般には、3〜6層程度の金属配線が用
いられている。図12のメモリセル部において、21が
ポリシリコンやポリサイド等で形成されるビット線、2
2がポリシリコン等で形成される記憶ノード、23がシ
リコン酸化膜やシリコン窒化酸化膜等で形成されるキャ
パシター誘電膜、24がポリシリコン等で形成されるセ
ルプレートである。28a、29、30が層間絶縁膜で
ある。
プのメモリセル部とロジックチップの断面構造を示し
た。なお、本図では簡略化して第1の金属配線までしか
示してないが、一般には、3〜6層程度の金属配線が用
いられている。図12のメモリセル部において、21が
ポリシリコンやポリサイド等で形成されるビット線、2
2がポリシリコン等で形成される記憶ノード、23がシ
リコン酸化膜やシリコン窒化酸化膜等で形成されるキャ
パシター誘電膜、24がポリシリコン等で形成されるセ
ルプレートである。28a、29、30が層間絶縁膜で
ある。
【0006】図12のロジックチップにおいて、25n
がN型MISトランジスタ領域、25pがP型MISトランジス
タ領域、5cがポリシリコン膜形成後イオン注入により
不純物がドープされたP型ポリシリコン膜、6cがポリシ
リコン膜上のシリサイド層、26が第1金属配線、27
が第1金属配線と活性領域および第1金属配線とトラン
ジスタのゲート電極(図示せず)を接続する金属プラグ
である。なお、前記第1金属配線や金属プラグはメモリ
セル部にも用いられることがある。28bが層間絶縁膜
である。
がN型MISトランジスタ領域、25pがP型MISトランジス
タ領域、5cがポリシリコン膜形成後イオン注入により
不純物がドープされたP型ポリシリコン膜、6cがポリシ
リコン膜上のシリサイド層、26が第1金属配線、27
が第1金属配線と活性領域および第1金属配線とトラン
ジスタのゲート電極(図示せず)を接続する金属プラグ
である。なお、前記第1金属配線や金属プラグはメモリ
セル部にも用いられることがある。28bが層間絶縁膜
である。
【0007】次に前記DRAMチップのメモリセル部と前記
ロジックチップを一体化してDRAMロジック混載メモリを
仮定した場合の従来のMISトランジスタの製造方法を述
べる。なお、ここでは、層間絶縁膜28a前までの製造
方法を説明し、層間膜絶縁膜28a形成後の説明は省略
する。また、P型MISトランジスタの図も省略する。始め
に図13を参照して、トレンチ分離領域3a、P型ウエル
領域2a、N型ウエル領域2c(図12参照)を形成後、ロ
ジック部のゲート絶縁膜4bとしてシリコン酸化膜を2
〜4nm程度形成し、つづいて不純物がドープされていな
いポリシリコン5bとシリコン酸化膜31を形成し、こ
の後写真製版を行い、前記シリコン酸化膜を異方性エッ
チングして、次に前記シリコン酸化膜をマスクとしポリ
シリコン膜5bを異方性エッチングしてロジック部のゲ
ート電極パターンを形成する。次に、ロジック部のN型M
ISトランジスタとP型MISトランジスタのエクステンショ
ン注入をそれぞれ行い、エクステンション領域7bと7c
(図12参照)を形成する。図13には、メモリセル部を
レジスト32で覆い、N型のエクステンション注入の工
程を示す。
ロジックチップを一体化してDRAMロジック混載メモリを
仮定した場合の従来のMISトランジスタの製造方法を述
べる。なお、ここでは、層間絶縁膜28a前までの製造
方法を説明し、層間膜絶縁膜28a形成後の説明は省略
する。また、P型MISトランジスタの図も省略する。始め
に図13を参照して、トレンチ分離領域3a、P型ウエル
領域2a、N型ウエル領域2c(図12参照)を形成後、ロ
ジック部のゲート絶縁膜4bとしてシリコン酸化膜を2
〜4nm程度形成し、つづいて不純物がドープされていな
いポリシリコン5bとシリコン酸化膜31を形成し、こ
の後写真製版を行い、前記シリコン酸化膜を異方性エッ
チングして、次に前記シリコン酸化膜をマスクとしポリ
シリコン膜5bを異方性エッチングしてロジック部のゲ
ート電極パターンを形成する。次に、ロジック部のN型M
ISトランジスタとP型MISトランジスタのエクステンショ
ン注入をそれぞれ行い、エクステンション領域7bと7c
(図12参照)を形成する。図13には、メモリセル部を
レジスト32で覆い、N型のエクステンション注入の工
程を示す。
【0008】つづいて図14を参照して、シリコン酸化
膜等の絶縁膜を形成し、エッチバックによりロジック部
のMISトランジスタのサイドウォール9bを形成する。こ
の際ウエットエッチング等により、ゲート電極上のシリ
コン酸化膜31を除去しておく。次に、ロジック部のN
型MISトランジスタのN+ソースドレイン注入によりN+ソ
ースドレイン活性領域8aを、P型MISトランジスタのP+
ソースドレイン注入によりP+ソースドレイン活性領域8
b(図12参照)をそれぞれ形成する。このとき、ロジッ
ク部のN型MISトランジスタのゲート電極のポリシリコン
層5bに活性領域と同様のN型不純物が注入される。P型M
ISトランジスタも同様にP型不純物が注入される。次
に、メモリセル部のゲート絶縁膜4aを形成する。一例
として7〜10nm程度のシリコン酸化膜を形成する。こ
のゲート絶縁膜形成後の図を図14に示す。
膜等の絶縁膜を形成し、エッチバックによりロジック部
のMISトランジスタのサイドウォール9bを形成する。こ
の際ウエットエッチング等により、ゲート電極上のシリ
コン酸化膜31を除去しておく。次に、ロジック部のN
型MISトランジスタのN+ソースドレイン注入によりN+ソ
ースドレイン活性領域8aを、P型MISトランジスタのP+
ソースドレイン注入によりP+ソースドレイン活性領域8
b(図12参照)をそれぞれ形成する。このとき、ロジッ
ク部のN型MISトランジスタのゲート電極のポリシリコン
層5bに活性領域と同様のN型不純物が注入される。P型M
ISトランジスタも同様にP型不純物が注入される。次
に、メモリセル部のゲート絶縁膜4aを形成する。一例
として7〜10nm程度のシリコン酸化膜を形成する。こ
のゲート絶縁膜形成後の図を図14に示す。
【0009】つづいて図15を参照して、ドープトポリ
シリコン膜5aとタングステンシリサイド層6aを形成
し、さらにシリコン窒化酸化膜9aを形成する。この後
写真製版を行い、図15に示すようにメモリセル部のゲ
ート電極となる部分にレジスト33を形成する。次に図
16を参照して、前記シリコン窒化酸化膜9aを異方性
エッチングして、さらに前記シリコン窒化酸化膜をマス
クにしてタングステンシリサイド層6aおよびドープト
ポリシリコン膜5aを異方性エッチングによりメモリセ
ル部のゲート電極パターンを形成する。次にメモリセル
部のN-ソースドレイン注入を行う。図16がN-ソースド
レイン注入後の各部を示している。
シリコン膜5aとタングステンシリサイド層6aを形成
し、さらにシリコン窒化酸化膜9aを形成する。この後
写真製版を行い、図15に示すようにメモリセル部のゲ
ート電極となる部分にレジスト33を形成する。次に図
16を参照して、前記シリコン窒化酸化膜9aを異方性
エッチングして、さらに前記シリコン窒化酸化膜をマス
クにしてタングステンシリサイド層6aおよびドープト
ポリシリコン膜5aを異方性エッチングによりメモリセ
ル部のゲート電極パターンを形成する。次にメモリセル
部のN-ソースドレイン注入を行う。図16がN-ソースド
レイン注入後の各部を示している。
【0010】つづいて図17を参照して、シリコン窒化
酸化膜等の絶縁膜9cを形成し、写真製版とエッチング
によりメモリセル部のみ前記絶縁膜を残す。次にコバル
ト(Co)をスパッタし、ロジック部のトランジスタのソー
スドレイン活性領域およびゲート電極のポリシリコン膜
の一部をシリサイド化すると図17に示すようにシリサ
イド層6bと10が形成される。こののち、層間絶縁
膜、金属配線等を形成する。
酸化膜等の絶縁膜9cを形成し、写真製版とエッチング
によりメモリセル部のみ前記絶縁膜を残す。次にコバル
ト(Co)をスパッタし、ロジック部のトランジスタのソー
スドレイン活性領域およびゲート電極のポリシリコン膜
の一部をシリサイド化すると図17に示すようにシリサ
イド層6bと10が形成される。こののち、層間絶縁
膜、金属配線等を形成する。
【0011】
【発明が解決しようとする課題】上記のようなDRAMロジ
ック混載メモリでは、以下の4点の問題があった。第1
の問題点は、ロジック部のMISトランジスタ形成後、メ
モリセル部のMISトランジスタを形成するので、ロジッ
ク部にメモリセル部のMISトランジスタのゲート電極を
形成時に生じたポリシリコン残が発生し、電気的ショー
ト等を生じていた。具体的には、図16に示すようにロ
ジック部のMISトランジスタのサイドウォール9bの横等
にポリシリコン残34aを生じていた。
ック混載メモリでは、以下の4点の問題があった。第1
の問題点は、ロジック部のMISトランジスタ形成後、メ
モリセル部のMISトランジスタを形成するので、ロジッ
ク部にメモリセル部のMISトランジスタのゲート電極を
形成時に生じたポリシリコン残が発生し、電気的ショー
ト等を生じていた。具体的には、図16に示すようにロ
ジック部のMISトランジスタのサイドウォール9bの横等
にポリシリコン残34aを生じていた。
【0012】第2の問題点は、メモリセル部とロジック
部で異なるゲート電極構造をとるためには、ロジック部
のゲート電極およびソースドレイン活性領域形成後メモ
リセル部のゲート電極を形成するので、ロジック部のMI
Sトランジスタにもメモリセル部のMISトランジスタ形成
における熱処理がかかり、不純物拡散が促進され、実質
的なソースドレイン活性領域の間隔が短くなる。このた
め、ロジックを単独で形成するチップに比べ、ロジック
部のゲート長を短くすることを困難としていた。
部で異なるゲート電極構造をとるためには、ロジック部
のゲート電極およびソースドレイン活性領域形成後メモ
リセル部のゲート電極を形成するので、ロジック部のMI
Sトランジスタにもメモリセル部のMISトランジスタ形成
における熱処理がかかり、不純物拡散が促進され、実質
的なソースドレイン活性領域の間隔が短くなる。このた
め、ロジックを単独で形成するチップに比べ、ロジック
部のゲート長を短くすることを困難としていた。
【0013】第3の問題点は、前記第2の問題で示した
ように、DRAMもしくはロジックを単独で形成する場合に
比べ余分な熱処理がかかることから、微細なトランジス
タを要求されるDRAM部はロジック部のゲート電極形成後
でないと形成できなかった。このため、ロジック部のMI
Sトランジスタのゲート電極形成におけるエッチング
で、メモリセル部の半導体基板表面がエッチングダメー
ジ等の影響を受ける。これにより、各メモリセルの記憶
ノード領域のリーク電流の増加につながるおそれがある
と考えられていた。リーク電流に関してはDRAMのメモリ
セルの構造上抑えることが必須要件であり、このリーク
電流抑制の条件はロジック部より厳しい。
ように、DRAMもしくはロジックを単独で形成する場合に
比べ余分な熱処理がかかることから、微細なトランジス
タを要求されるDRAM部はロジック部のゲート電極形成後
でないと形成できなかった。このため、ロジック部のMI
Sトランジスタのゲート電極形成におけるエッチング
で、メモリセル部の半導体基板表面がエッチングダメー
ジ等の影響を受ける。これにより、各メモリセルの記憶
ノード領域のリーク電流の増加につながるおそれがある
と考えられていた。リーク電流に関してはDRAMのメモリ
セルの構造上抑えることが必須要件であり、このリーク
電流抑制の条件はロジック部より厳しい。
【0014】第4の問題点は、前記問題点1〜3があり
実際にはDRAMロジック混載メモリに上記MISトランジス
タを用いることができなかった。このため、ゲート絶縁
膜の膜厚のみメモリセル部とロジック部で変え、ロジッ
ク部のゲート電極はメモリセル部に合わせて同じ構造で
あるドープトポリシリコンとタングステンシリサイドと
していた。このことより、ロジック部ではロジックを単
独でつくるチップに比べ、ゲート電極配線や活性領域の
シート抵抗が高かった。さらにP型MISトランジスタがP
型ポリシリコンのゲート電極に比べ性能の劣るN型ポリ
シリコンのゲート電極を用いているため、言い換えれば
表面チャネル型に比べ性能の劣る埋めこみチャネル型と
なるため、トランジスタ動作の高速性に欠けることとな
っていた。
実際にはDRAMロジック混載メモリに上記MISトランジス
タを用いることができなかった。このため、ゲート絶縁
膜の膜厚のみメモリセル部とロジック部で変え、ロジッ
ク部のゲート電極はメモリセル部に合わせて同じ構造で
あるドープトポリシリコンとタングステンシリサイドと
していた。このことより、ロジック部ではロジックを単
独でつくるチップに比べ、ゲート電極配線や活性領域の
シート抵抗が高かった。さらにP型MISトランジスタがP
型ポリシリコンのゲート電極に比べ性能の劣るN型ポリ
シリコンのゲート電極を用いているため、言い換えれば
表面チャネル型に比べ性能の劣る埋めこみチャネル型と
なるため、トランジスタ動作の高速性に欠けることとな
っていた。
【0015】この発明の目的は、上述のような課題を解
決するためになされたもので、第1の目的は、ポリシリ
コン残をなくしショートをおこさないことである。さら
に第2の目的は不純物拡散を抑制してロジック部でもゲ
ート長の短いMISトランジスタを用いることで微細なMIS
トランジスタを用いることである。さらに第3の目的
は、メモリセル部でのロジック部のMISトランジスタ形
成における半導体基板のエッチングダメージを抑制する
ことである。さらに第4の目的は、ロジック部に高性能
なMISトランジスタを用いることである。
決するためになされたもので、第1の目的は、ポリシリ
コン残をなくしショートをおこさないことである。さら
に第2の目的は不純物拡散を抑制してロジック部でもゲ
ート長の短いMISトランジスタを用いることで微細なMIS
トランジスタを用いることである。さらに第3の目的
は、メモリセル部でのロジック部のMISトランジスタ形
成における半導体基板のエッチングダメージを抑制する
ことである。さらに第4の目的は、ロジック部に高性能
なMISトランジスタを用いることである。
【0016】
【課題を解決するための手段】第1の発明に係る半導体
装置は、半導体基板上にメモリセル部とロジック部とを
備えるとともに、前記メモリセル部に形成される第1の
MISトランジスタと、前記ロジック部に形成される第1
導電型の第2のMISトランジスタと第2導電型の第3のM
ISトランジスタとを備えるとともに、前記第1のMISト
ランジスタのゲート電極は第1のポリシリコン膜と第1
のシリサイド層を有し、前記第2のMISトランジスタの
ゲート電極は第1導電型の第2のポリシリコン膜と第2
のシリサイド層を有し、前記第3のMISトランジスタの
ゲート電極は第2導電型の第3のポリシリコン膜と第2
のシリサイド層を有し、前記第2と第3のMISトランジ
スタのゲート絶縁膜に比べ前記第1のMISトランジスタ
のゲート絶縁膜が厚い半導体装置において、前記第2と
第3のMISトランジスタのソースドレイン活性領域は第
3のシリサイド層を有し、前記第1のシリサイド層のシ
ート抵抗に比べ第2と第3のシリサイド層のシート抵抗
が低いとともに、前記第1のMISトランジスタのゲート
絶縁膜の膜厚がゲート電極の中央部よりゲート電極周辺
部で厚いものである。
装置は、半導体基板上にメモリセル部とロジック部とを
備えるとともに、前記メモリセル部に形成される第1の
MISトランジスタと、前記ロジック部に形成される第1
導電型の第2のMISトランジスタと第2導電型の第3のM
ISトランジスタとを備えるとともに、前記第1のMISト
ランジスタのゲート電極は第1のポリシリコン膜と第1
のシリサイド層を有し、前記第2のMISトランジスタの
ゲート電極は第1導電型の第2のポリシリコン膜と第2
のシリサイド層を有し、前記第3のMISトランジスタの
ゲート電極は第2導電型の第3のポリシリコン膜と第2
のシリサイド層を有し、前記第2と第3のMISトランジ
スタのゲート絶縁膜に比べ前記第1のMISトランジスタ
のゲート絶縁膜が厚い半導体装置において、前記第2と
第3のMISトランジスタのソースドレイン活性領域は第
3のシリサイド層を有し、前記第1のシリサイド層のシ
ート抵抗に比べ第2と第3のシリサイド層のシート抵抗
が低いとともに、前記第1のMISトランジスタのゲート
絶縁膜の膜厚がゲート電極の中央部よりゲート電極周辺
部で厚いものである。
【0017】また、第2の発明に係る半導体装置は、半
導体基板上にメモリセル部とロジック部とを備えるとと
もに、前記メモリセル部に形成される第1のMISトラン
ジスタと、前記ロジック部に形成される第1導電型の第
2のMISトランジスタと第2導電型の第3のMISトランジ
スタとを備えるとともに、前記第1のMISトランジスタ
のゲート電極は第1のポリシリコン膜と第1のシリサイ
ド層を有し、前記第2のMISトランジスタのゲート電極
は第1導電型の第2のポリシリコン膜と第2のシリサイ
ド層を有し、前記第3のMISトランジスタのゲート電極
は第2導電型の第3のポリシリコン膜と第2のシリサイ
ド層を有し、前記第2と第3のMISトランジスタのゲー
ト絶縁膜に比べ前記第1のMISトランジスタのゲート絶
縁膜が厚い半導体装置において、前記第2と第3のMIS
トランジスタのソースドレイン活性領域は第3のシリサ
イド層を有し、前記第1のシリサイド層のシート抵抗に
比べ第2と第3のシリサイド層のシート抵抗が低いとと
もに、前記第2と第3のMISトランジスタのゲート絶縁
膜の膜厚がゲート電極の中央部よりゲート電極周辺部で
厚いものである。
導体基板上にメモリセル部とロジック部とを備えるとと
もに、前記メモリセル部に形成される第1のMISトラン
ジスタと、前記ロジック部に形成される第1導電型の第
2のMISトランジスタと第2導電型の第3のMISトランジ
スタとを備えるとともに、前記第1のMISトランジスタ
のゲート電極は第1のポリシリコン膜と第1のシリサイ
ド層を有し、前記第2のMISトランジスタのゲート電極
は第1導電型の第2のポリシリコン膜と第2のシリサイ
ド層を有し、前記第3のMISトランジスタのゲート電極
は第2導電型の第3のポリシリコン膜と第2のシリサイ
ド層を有し、前記第2と第3のMISトランジスタのゲー
ト絶縁膜に比べ前記第1のMISトランジスタのゲート絶
縁膜が厚い半導体装置において、前記第2と第3のMIS
トランジスタのソースドレイン活性領域は第3のシリサ
イド層を有し、前記第1のシリサイド層のシート抵抗に
比べ第2と第3のシリサイド層のシート抵抗が低いとと
もに、前記第2と第3のMISトランジスタのゲート絶縁
膜の膜厚がゲート電極の中央部よりゲート電極周辺部で
厚いものである。
【0018】また、第3の発明に係る半導体装置は、第
1のMISトランジスタのゲート電極の第1のシリサイド
層の直上にはシリコン酸化膜と、シリコン窒化酸化膜も
しくはシリコン窒化膜が形成されているものである。
1のMISトランジスタのゲート電極の第1のシリサイド
層の直上にはシリコン酸化膜と、シリコン窒化酸化膜も
しくはシリコン窒化膜が形成されているものである。
【0019】また、第4の発明に係る半導体装置は、第
3のMISトランジスタのゲート絶縁膜がシリコン窒化酸
化膜のものである。
3のMISトランジスタのゲート絶縁膜がシリコン窒化酸
化膜のものである。
【0020】また、第5の発明に係る半導体装置の製造
方法は、半導体基板上にメモリセル部とロジック部とを
備えるとともに、前記メモリセル部に形成される第1の
MISトランジスタと、前記ロジック部に形成される第1
導電型の第2のMISトランジスタと第2導電型の第3のM
ISトランジスタとを備えるとともに、前記第1のMISト
ランジスタのゲート電極は第1のポリシリコン膜と第1
のシリサイド層を有し、前記第2のMISトランジスタの
ゲート電極は第2のポリシリコン膜と第2のシリサイド
層を有し、前記第3のMISトランジスタのゲート電極は
第3のポリシリコン膜と第2のシリサイド層を有し、前
記第2と第3のMISトランジスタのソースドレイン活性
領域は第3のシリサイド層を有し、前記第1のシリサイ
ド層のシート抵抗に比べ第2と第3のシリサイド層のシ
ート抵抗が低いとともに、前記第2と第3のMISトラン
ジスタのゲート絶縁膜に比べ前記第1のMISトランジス
タのゲート絶縁膜が厚い半導体装置の製造方法であっ
て、前記第2と第3のMISトランジスタのゲート絶縁膜
と、前記第2と第3のポリシリコン膜形成し、前記第2
と第3のMISトランジスタのゲート電極をパターン形成
する工程と、つづいて前記第2と第3のMISトランジス
タのサイドウォールを形成する工程と、つづいて前記第
1のMISトランジスタのゲート絶縁膜と前記第1のポリ
シリコン膜および第1のシリサイド膜を形成し、前記第
1のMISトランジスタのゲート電極をパターン形成する
工程と、つづいて前記第1のMISトランジスタのゲート
電極をパターン形成する工程で生じたポリシリコン残お
よび前記半導体基板上を酸化する工程と、つづいて前記
第1のMISトランジスタのゲート電極を覆う絶縁膜を形
成する工程と、つづいて前記第2と第3のMISトランジ
スタのゲート電極およびソースドレイン活性領域をシリ
サイド化する工程とを有するものである。
方法は、半導体基板上にメモリセル部とロジック部とを
備えるとともに、前記メモリセル部に形成される第1の
MISトランジスタと、前記ロジック部に形成される第1
導電型の第2のMISトランジスタと第2導電型の第3のM
ISトランジスタとを備えるとともに、前記第1のMISト
ランジスタのゲート電極は第1のポリシリコン膜と第1
のシリサイド層を有し、前記第2のMISトランジスタの
ゲート電極は第2のポリシリコン膜と第2のシリサイド
層を有し、前記第3のMISトランジスタのゲート電極は
第3のポリシリコン膜と第2のシリサイド層を有し、前
記第2と第3のMISトランジスタのソースドレイン活性
領域は第3のシリサイド層を有し、前記第1のシリサイ
ド層のシート抵抗に比べ第2と第3のシリサイド層のシ
ート抵抗が低いとともに、前記第2と第3のMISトラン
ジスタのゲート絶縁膜に比べ前記第1のMISトランジス
タのゲート絶縁膜が厚い半導体装置の製造方法であっ
て、前記第2と第3のMISトランジスタのゲート絶縁膜
と、前記第2と第3のポリシリコン膜形成し、前記第2
と第3のMISトランジスタのゲート電極をパターン形成
する工程と、つづいて前記第2と第3のMISトランジス
タのサイドウォールを形成する工程と、つづいて前記第
1のMISトランジスタのゲート絶縁膜と前記第1のポリ
シリコン膜および第1のシリサイド膜を形成し、前記第
1のMISトランジスタのゲート電極をパターン形成する
工程と、つづいて前記第1のMISトランジスタのゲート
電極をパターン形成する工程で生じたポリシリコン残お
よび前記半導体基板上を酸化する工程と、つづいて前記
第1のMISトランジスタのゲート電極を覆う絶縁膜を形
成する工程と、つづいて前記第2と第3のMISトランジ
スタのゲート電極およびソースドレイン活性領域をシリ
サイド化する工程とを有するものである。
【0021】また、第6の発明に係る半導体装置の製造
方法は、半導体基板上にメモリセル部とロジック部とを
備えるとともに、前記メモリセル部に形成される第1の
MISトランジスタと、前記ロジック部に形成される第1
導電型の第2のMISトランジスタと第2導電型の第3のM
ISトランジスタとを備えるとともに、前記第1のMISト
ランジスタのゲート電極は第1のポリシリコン膜と第1
のシリサイド層を有し、前記第2のMISトランジスタの
ゲート電極は第2のポリシリコン膜と第2のシリサイド
層を有し、前記第3のMISトランジスタのゲート電極は
第3のポリシリコン膜と第2のシリサイド層を有し、前
記第2と第3のMISトランジスタのソースドレイン活性
領域は第3のシリサイド層を有し、前記第1のシリサイ
ド層のシート抵抗に比べ第2と第3のシリサイド層のシ
ート抵抗が低いとともに、前記第2と第3のMISトラン
ジスタのゲート絶縁膜に比べ前記第1のMISトランジス
タのゲート絶縁膜が厚い半導体装置の製造方法であっ
て、前記第1のMISトランジスタのゲート絶縁膜と前記
第1のポリシリコン膜および第1のシリサイド膜を形成
し、前記第1のMISトランジスタのゲート電極をパター
ン形成する工程と、つづいて前記第1のMISトランジス
タのゲート電極を覆う絶縁膜を形成する工程と、つづい
て前記第2と第3のMISトランジスタのゲート絶縁膜
と、第2と第3のポリシリコン膜を形成し、前記2と第
3のMISトランジスタのゲート電極をパターン形成する
工程と、つづいて前記第2と第3のMISトランジスタの
ゲート電極をパターン形成する工程で生じたポリシリコ
ン残および前記半導体基板上を酸化する工程と、つづい
て前記第2と第3のMISトランジスタのサイドウォール
を形成する工程と、つづいて前記第2と第3のMISトラ
ンジスタのゲート電極とソースドレイン活性領域をシリ
サイド化する工程を有するものである。
方法は、半導体基板上にメモリセル部とロジック部とを
備えるとともに、前記メモリセル部に形成される第1の
MISトランジスタと、前記ロジック部に形成される第1
導電型の第2のMISトランジスタと第2導電型の第3のM
ISトランジスタとを備えるとともに、前記第1のMISト
ランジスタのゲート電極は第1のポリシリコン膜と第1
のシリサイド層を有し、前記第2のMISトランジスタの
ゲート電極は第2のポリシリコン膜と第2のシリサイド
層を有し、前記第3のMISトランジスタのゲート電極は
第3のポリシリコン膜と第2のシリサイド層を有し、前
記第2と第3のMISトランジスタのソースドレイン活性
領域は第3のシリサイド層を有し、前記第1のシリサイ
ド層のシート抵抗に比べ第2と第3のシリサイド層のシ
ート抵抗が低いとともに、前記第2と第3のMISトラン
ジスタのゲート絶縁膜に比べ前記第1のMISトランジス
タのゲート絶縁膜が厚い半導体装置の製造方法であっ
て、前記第1のMISトランジスタのゲート絶縁膜と前記
第1のポリシリコン膜および第1のシリサイド膜を形成
し、前記第1のMISトランジスタのゲート電極をパター
ン形成する工程と、つづいて前記第1のMISトランジス
タのゲート電極を覆う絶縁膜を形成する工程と、つづい
て前記第2と第3のMISトランジスタのゲート絶縁膜
と、第2と第3のポリシリコン膜を形成し、前記2と第
3のMISトランジスタのゲート電極をパターン形成する
工程と、つづいて前記第2と第3のMISトランジスタの
ゲート電極をパターン形成する工程で生じたポリシリコ
ン残および前記半導体基板上を酸化する工程と、つづい
て前記第2と第3のMISトランジスタのサイドウォール
を形成する工程と、つづいて前記第2と第3のMISトラ
ンジスタのゲート電極とソースドレイン活性領域をシリ
サイド化する工程を有するものである。
【0022】さらに、第7の発明に係る半導体装置の製
造方法は、ポリシリコン残および前記半導体基板上を酸
化する工程において、ランプアニールを用いるものであ
る。
造方法は、ポリシリコン残および前記半導体基板上を酸
化する工程において、ランプアニールを用いるものであ
る。
【0023】さらに、第8の発明に係る半導体装置の製
造方法は、ランプアニールの温度が1000℃以上のも
のである。
造方法は、ランプアニールの温度が1000℃以上のも
のである。
【0024】
【発明の実施の形態】実施の形態1.図1にこの発明の
実施の形態1のDRAMロジック混載メモリのメモリセル部
の第1のMISトランジスタとロジック部の第2のMISトラ
ンジスタの断面構造を示す。なお、いずれもN型MISトラ
ンジスタである。図において、1aは半導体基板、2aは
P型ウエル領域、3aはトレンチ分離領域、4aと4bは
ゲート絶縁膜でシリコン酸化膜、5aは第1のポリシリ
コン膜であるN型ドープトポリシリコン膜、5bはポリシ
リコン膜形成後イオン注入により不純物がドープされた
第2のポリシリコン膜であるN型ポリシリコン膜、6aは
第1のシリサイド層であるタングステンシリサイド(WxS
iy)層で、6bは第2のシリサイド層であるチタンシリ
サイド(TixSiy)層やコバルトシリサイド(CoxSiy)層(以
後コバルトシリサイド層で説明)で、それぞれポリシリ
コン上のシリサイド層、7aと7bはN-ソースドレイン
活性領域もしくはエクステンション領域、8aはN+ソー
スドレイン活性領域、9aと9cは絶縁膜で主にはシリコ
ン窒化膜やシリコン窒化酸化膜(以後シリコン窒化酸化
膜で説明)が用いられ、9bも絶縁膜で主にシリコン窒
化酸化膜やシリコン酸化膜(以後シリコン酸化膜で説
明)が用いられ、10は第3のシリサイド層であり、活
性領域上のシリサイド層でチタンシリサイド(TixSiy)層
やコバルトシリサイド(CoxSiy)層(以後コバルトシリサ
イド層で説明)である。
実施の形態1のDRAMロジック混載メモリのメモリセル部
の第1のMISトランジスタとロジック部の第2のMISトラ
ンジスタの断面構造を示す。なお、いずれもN型MISトラ
ンジスタである。図において、1aは半導体基板、2aは
P型ウエル領域、3aはトレンチ分離領域、4aと4bは
ゲート絶縁膜でシリコン酸化膜、5aは第1のポリシリ
コン膜であるN型ドープトポリシリコン膜、5bはポリシ
リコン膜形成後イオン注入により不純物がドープされた
第2のポリシリコン膜であるN型ポリシリコン膜、6aは
第1のシリサイド層であるタングステンシリサイド(WxS
iy)層で、6bは第2のシリサイド層であるチタンシリ
サイド(TixSiy)層やコバルトシリサイド(CoxSiy)層(以
後コバルトシリサイド層で説明)で、それぞれポリシリ
コン上のシリサイド層、7aと7bはN-ソースドレイン
活性領域もしくはエクステンション領域、8aはN+ソー
スドレイン活性領域、9aと9cは絶縁膜で主にはシリコ
ン窒化膜やシリコン窒化酸化膜(以後シリコン窒化酸化
膜で説明)が用いられ、9bも絶縁膜で主にシリコン窒
化酸化膜やシリコン酸化膜(以後シリコン酸化膜で説
明)が用いられ、10は第3のシリサイド層であり、活
性領域上のシリサイド層でチタンシリサイド(TixSiy)層
やコバルトシリサイド(CoxSiy)層(以後コバルトシリサ
イド層で説明)である。
【0025】5aおよび6aで前記メモリセル部のMISト
ランジスタのゲート電極を構成し、5bおよび6bで前記
ロジック部のトランジスタのゲート電極を構成する。ま
た、絶縁膜9cは前記メモリセル部のMISトランジスタの
ゲート電極を覆う膜であり、絶縁膜9bはサイドウォー
ルである。
ランジスタのゲート電極を構成し、5bおよび6bで前記
ロジック部のトランジスタのゲート電極を構成する。ま
た、絶縁膜9cは前記メモリセル部のMISトランジスタの
ゲート電極を覆う膜であり、絶縁膜9bはサイドウォー
ルである。
【0026】図2には、この発明の実施の形態1のDRAM
ロジック混載メモリの断面構造を示す。なお、本図では
簡略化して第1の金属配線までしか示してないが、一般
には、3〜6層程度の金属配線が用いられている。図2
のメモリセル部において、21がポリシリコンやポリサ
イド等で形成されるビット線、22がポリシリコン等で
形成される記憶ノード、23がシリコン酸化膜やシリコ
ン窒化酸化膜等で形成されるキャパシター誘電膜、24
がポリシリコン等で形成されるセルプレートである。
ロジック混載メモリの断面構造を示す。なお、本図では
簡略化して第1の金属配線までしか示してないが、一般
には、3〜6層程度の金属配線が用いられている。図2
のメモリセル部において、21がポリシリコンやポリサ
イド等で形成されるビット線、22がポリシリコン等で
形成される記憶ノード、23がシリコン酸化膜やシリコ
ン窒化酸化膜等で形成されるキャパシター誘電膜、24
がポリシリコン等で形成されるセルプレートである。
【0027】図2のロジック部において、25nがN型MI
Sトランジスタ領域、25pがP型MISトランジスタ領域で
第3のMISトランジスタが配置され、5cがポリシリコン
膜形成後イオン注入により不純物がドープされた第3の
ポリシリコン膜であるP型ポリシリコン膜、6cが第2の
シリサイド層であるポリシリコン膜上のシリサイド層、
26が第1金属配線、27が第1金属配線と活性領域お
よび第1金属配線とトランジスタのゲート電極(図示せ
ず)を接続する金属プラグである。なお、前記第1金属
配線や金属プラグはメモリセル部にも用いられることが
ある。また、28a,29,30がメモリセル部とロジッ
ク部に共通した層間絶縁膜である。
Sトランジスタ領域、25pがP型MISトランジスタ領域で
第3のMISトランジスタが配置され、5cがポリシリコン
膜形成後イオン注入により不純物がドープされた第3の
ポリシリコン膜であるP型ポリシリコン膜、6cが第2の
シリサイド層であるポリシリコン膜上のシリサイド層、
26が第1金属配線、27が第1金属配線と活性領域お
よび第1金属配線とトランジスタのゲート電極(図示せ
ず)を接続する金属プラグである。なお、前記第1金属
配線や金属プラグはメモリセル部にも用いられることが
ある。また、28a,29,30がメモリセル部とロジッ
ク部に共通した層間絶縁膜である。
【0028】次にこの発明の実施の形態1のDRAMロジッ
ク混載メモリのメモリセル部とロジック部のMISトラン
ジスタの製造方法を述べる。なお、ここでは、層間絶縁
膜28a前までの製造方法を説明し、層間膜絶縁膜28a
形成後の説明は省略する。また、P型MISトランジスタの
図も省略する。始めに図13を参照して、トレンチ分離
領域3a、P型ウエル領域2a、N型ウエル領域2c(図2参
照)を形成後、ロジック部のゲート絶縁膜4bとしてシリ
コン酸化膜を2〜4nm程度形成し、つづいて不純物がド
ープされていないポリシリコン5bとシリコン酸化膜3
1を形成し、この後写真製版を行い、前記シリコン酸化
膜を異方性エッチングして、次に前記シリコン酸化膜を
マスクとしポリシリコン膜5bを異方性エッチングして
ロジック部のゲート電極パターンを形成する。次に、ロ
ジック部のN型MISトランジスタとP型MISトランジスタの
エクステンション注入をそれぞれ行い、エクステンショ
ン領域7bと7c(図2参照)を形成する。図13には、メ
モリセル部をレジスト32で覆い、N型のエクステンシ
ョン注入の工程を示す。
ク混載メモリのメモリセル部とロジック部のMISトラン
ジスタの製造方法を述べる。なお、ここでは、層間絶縁
膜28a前までの製造方法を説明し、層間膜絶縁膜28a
形成後の説明は省略する。また、P型MISトランジスタの
図も省略する。始めに図13を参照して、トレンチ分離
領域3a、P型ウエル領域2a、N型ウエル領域2c(図2参
照)を形成後、ロジック部のゲート絶縁膜4bとしてシリ
コン酸化膜を2〜4nm程度形成し、つづいて不純物がド
ープされていないポリシリコン5bとシリコン酸化膜3
1を形成し、この後写真製版を行い、前記シリコン酸化
膜を異方性エッチングして、次に前記シリコン酸化膜を
マスクとしポリシリコン膜5bを異方性エッチングして
ロジック部のゲート電極パターンを形成する。次に、ロ
ジック部のN型MISトランジスタとP型MISトランジスタの
エクステンション注入をそれぞれ行い、エクステンショ
ン領域7bと7c(図2参照)を形成する。図13には、メ
モリセル部をレジスト32で覆い、N型のエクステンシ
ョン注入の工程を示す。
【0029】つづいて図14を参照して、シリコン酸化
膜等の絶縁膜を形成し、エッチバックによりロジック部
のMISトランジスタのサイドウォール9bを形成する。こ
の際ウエットエッチング等により、ゲート電極上のシリ
コン酸化膜31を除去しておく。次に、ロジック部のN
型MISトランジスタのN+ソースドレイン注入によりN+ソ
ースドレイン活性領域8aを、P型MISトランジスタのP+
ソースドレイン注入によりP+ソースドレイン活性領域8
b(図2参照)をそれぞれ形成する。このとき、ロジック
部のN型MISトランジスタのゲート電極のポリシリコン層
5bに活性領域と同様のN型不純物が注入される。P型MIS
トランジスタも同様にP型不純物が注入される。次に、
メモリセル部のゲート絶縁膜4aを形成する。一例とし
て7〜10nm程度のシリコン酸化膜を形成する。このゲ
ート絶縁膜形成後の図を図14に示す。
膜等の絶縁膜を形成し、エッチバックによりロジック部
のMISトランジスタのサイドウォール9bを形成する。こ
の際ウエットエッチング等により、ゲート電極上のシリ
コン酸化膜31を除去しておく。次に、ロジック部のN
型MISトランジスタのN+ソースドレイン注入によりN+ソ
ースドレイン活性領域8aを、P型MISトランジスタのP+
ソースドレイン注入によりP+ソースドレイン活性領域8
b(図2参照)をそれぞれ形成する。このとき、ロジック
部のN型MISトランジスタのゲート電極のポリシリコン層
5bに活性領域と同様のN型不純物が注入される。P型MIS
トランジスタも同様にP型不純物が注入される。次に、
メモリセル部のゲート絶縁膜4aを形成する。一例とし
て7〜10nm程度のシリコン酸化膜を形成する。このゲ
ート絶縁膜形成後の図を図14に示す。
【0030】つづいて図15を参照して、ドープトポリ
シリコン膜5aとタングステンシリサイド層6aを形成
し、さらにシリコン窒化酸化膜9aを形成する。この後
写真製版を行い、図15に示すようにメモリセル部のゲ
ート電極となる部分にレジスト33を形成する。次に図
16を参照して、前記シリコン窒化酸化膜9aを異方性
エッチングし、さらに前記シリコン窒化酸化膜をマスク
にしてタングステンシリサイド層6aおよびドープトポ
リシリコン膜5aを異方性エッチングによりメモリセル
部のゲート電極パターンを形成する。図16に示すよう
にメモリセル部のゲート電極に用いられたドープトポリ
シリコン膜5aの残であるポリシリコン残34aが発生す
る。このため、ここで半導体基板および前記ポリシリコ
ン残34aを酸化しシリコン酸化膜34bにする。次にメ
モリセル部のN-ソースドレイン注入を行い、N-ソースド
レイン活性領域7aを形成する。図3にはN-ソースドレ
イン注入後の各部を示す。
シリコン膜5aとタングステンシリサイド層6aを形成
し、さらにシリコン窒化酸化膜9aを形成する。この後
写真製版を行い、図15に示すようにメモリセル部のゲ
ート電極となる部分にレジスト33を形成する。次に図
16を参照して、前記シリコン窒化酸化膜9aを異方性
エッチングし、さらに前記シリコン窒化酸化膜をマスク
にしてタングステンシリサイド層6aおよびドープトポ
リシリコン膜5aを異方性エッチングによりメモリセル
部のゲート電極パターンを形成する。図16に示すよう
にメモリセル部のゲート電極に用いられたドープトポリ
シリコン膜5aの残であるポリシリコン残34aが発生す
る。このため、ここで半導体基板および前記ポリシリコ
ン残34aを酸化しシリコン酸化膜34bにする。次にメ
モリセル部のN-ソースドレイン注入を行い、N-ソースド
レイン活性領域7aを形成する。図3にはN-ソースドレ
イン注入後の各部を示す。
【0031】つづいて図4を参照して、シリコン窒化酸
化膜等の絶縁膜9cを形成し、写真製版とエッチングに
よりメモリセル部のみ前記絶縁膜を残す。次にコバルト
(Co)をスパッタし、ロジック部のトランジスタのソース
ドレイン活性領域およびゲート電極のポリシリコン膜の
一部をシリサイド化すると、図4に示すようにシリサイ
ド層6bと10が形成される。こののち、層間絶縁膜、
金属配線等を形成する。
化膜等の絶縁膜9cを形成し、写真製版とエッチングに
よりメモリセル部のみ前記絶縁膜を残す。次にコバルト
(Co)をスパッタし、ロジック部のトランジスタのソース
ドレイン活性領域およびゲート電極のポリシリコン膜の
一部をシリサイド化すると、図4に示すようにシリサイ
ド層6bと10が形成される。こののち、層間絶縁膜、
金属配線等を形成する。
【0032】次に従来例と実施の形態1の製造方法にお
ける差異を見ると、メモリセル部のゲート電極パターン
形成後に差異がある。メモリセル部のゲート電極パター
ン形成後に酸化工程が入ることで半導体基板およびポリ
シリコン残34aが酸化されシリコン酸化膜34bとな
る。よってポリシリコン残がなくなることで、従来の第
1の問題であったポリシリコン残によるショートの問題
が解決できる。また、半導体基板およびメモリセル部の
ゲート電極自身の周囲部分のポリシリコンも酸化され
る。これにより、ゲート電極中央部はゲート絶縁膜が薄
いが周辺で厚い構造となり、従来と構造上にも差異が生
じる。なお、半導体基板の酸化と前記ゲート絶縁膜形状
の影響等でホットキャリア耐性が良くなる傾向があり、
信頼性の高いMISトランジスタが得られる。また、ロジ
ック部においてP型MISトランジスタのゲート電極にP型
ポリシリコンを用いるので、表面チャネル型の高性能な
MISトランジスタとなり、従来の第4の問題点であった
高速性に欠ける点を解決できる。
ける差異を見ると、メモリセル部のゲート電極パターン
形成後に差異がある。メモリセル部のゲート電極パター
ン形成後に酸化工程が入ることで半導体基板およびポリ
シリコン残34aが酸化されシリコン酸化膜34bとな
る。よってポリシリコン残がなくなることで、従来の第
1の問題であったポリシリコン残によるショートの問題
が解決できる。また、半導体基板およびメモリセル部の
ゲート電極自身の周囲部分のポリシリコンも酸化され
る。これにより、ゲート電極中央部はゲート絶縁膜が薄
いが周辺で厚い構造となり、従来と構造上にも差異が生
じる。なお、半導体基板の酸化と前記ゲート絶縁膜形状
の影響等でホットキャリア耐性が良くなる傾向があり、
信頼性の高いMISトランジスタが得られる。また、ロジ
ック部においてP型MISトランジスタのゲート電極にP型
ポリシリコンを用いるので、表面チャネル型の高性能な
MISトランジスタとなり、従来の第4の問題点であった
高速性に欠ける点を解決できる。
【0033】実施の形態2.つづいて、実施の形態2
は、実施の形態1における半導体基板およびポリシリコ
ン残の酸化においてランプアニールを用いることであ
る。従来は酸化工程は炉で処理されていたが、炉の出し
入れだけで数十分の時間がかかるため、ポリシリコン残
のように短時間で酸化されるものには炉での酸化は適さ
ない。よって短時間で酸化可能なランプアニールを用い
て30秒〜60秒程度の熱処理をするのが適している。
さらに、ゲート電極を構成するドープトポリシリコン5
aも酸化し過ぎるとゲート電極形状が異常となるため前
記ランプアニールを用いるのが良い。
は、実施の形態1における半導体基板およびポリシリコ
ン残の酸化においてランプアニールを用いることであ
る。従来は酸化工程は炉で処理されていたが、炉の出し
入れだけで数十分の時間がかかるため、ポリシリコン残
のように短時間で酸化されるものには炉での酸化は適さ
ない。よって短時間で酸化可能なランプアニールを用い
て30秒〜60秒程度の熱処理をするのが適している。
さらに、ゲート電極を構成するドープトポリシリコン5
aも酸化し過ぎるとゲート電極形状が異常となるため前
記ランプアニールを用いるのが良い。
【0034】さらに、ランプアニールの温度を1000
℃以上にすることで、その後の熱処理による不純物拡散
が抑えられている。これは以下の理由からである。近
年、高濃度のイオン注入後、最初の熱処理で結晶欠陥に
よる増殖拡散がおきることが報告されており、一般にTE
D(Transient Enhanced Diffusion)と呼ばれている。こ
の不純物拡散を抑制するには、短時間に高温の熱処理を
して、急速に結晶欠陥を回復させれば良い。もし低温の
熱処理であると、十分には結晶欠陥が回復していないの
で、その後の熱処理でも不純物拡散しやすいことにな
り、これが従来の製造方法での不純物拡散が大きい理由
であった。
℃以上にすることで、その後の熱処理による不純物拡散
が抑えられている。これは以下の理由からである。近
年、高濃度のイオン注入後、最初の熱処理で結晶欠陥に
よる増殖拡散がおきることが報告されており、一般にTE
D(Transient Enhanced Diffusion)と呼ばれている。こ
の不純物拡散を抑制するには、短時間に高温の熱処理を
して、急速に結晶欠陥を回復させれば良い。もし低温の
熱処理であると、十分には結晶欠陥が回復していないの
で、その後の熱処理でも不純物拡散しやすいことにな
り、これが従来の製造方法での不純物拡散が大きい理由
であった。
【0035】本実施の形態では、高濃度イオン注入であ
るN+およびP+ソースドレイン注入後には高温のランプア
ニールが入るので不純物拡散が抑制される。以上によ
り、第2の問題点であった不純物拡散によりゲート長が
短くできない問題も、ランプアニールの採用で熱処理時
間が抑えられ拡散が抑制されるため、問題を解決でき
る。さらに、熱処理温度が高いと結晶欠陥の回復がある
ため、より不純物拡散を抑制することができる。さらに
は、第3の問題であったエッチングダメージも結晶欠陥
であることから、高温のランプアニールで回復可能と考
えられるため、リーク電流が抑制される。また、P型ポ
リシリコンをゲート電極に用いると、P型ポリシリコン
内のボロンがゲート絶縁膜である酸化膜を通り半導体基
板上に染み出して、しきい値電圧等に影響を及ぼす場合
がある。特に高温のランプアニールを用いた場合、染み
出しが発生しやすいと考えられることから、ロジック部
のゲート絶縁膜4bをボロンの染み出しを抑制する効果
のあるシリコン窒化酸化膜にするのが良い。この場合製
造方法の容易性から、ロジック部のN型MISトランジスタ
のゲート絶縁膜4aもシリコン窒化酸化膜にしてもよ
い。
るN+およびP+ソースドレイン注入後には高温のランプア
ニールが入るので不純物拡散が抑制される。以上によ
り、第2の問題点であった不純物拡散によりゲート長が
短くできない問題も、ランプアニールの採用で熱処理時
間が抑えられ拡散が抑制されるため、問題を解決でき
る。さらに、熱処理温度が高いと結晶欠陥の回復がある
ため、より不純物拡散を抑制することができる。さらに
は、第3の問題であったエッチングダメージも結晶欠陥
であることから、高温のランプアニールで回復可能と考
えられるため、リーク電流が抑制される。また、P型ポ
リシリコンをゲート電極に用いると、P型ポリシリコン
内のボロンがゲート絶縁膜である酸化膜を通り半導体基
板上に染み出して、しきい値電圧等に影響を及ぼす場合
がある。特に高温のランプアニールを用いた場合、染み
出しが発生しやすいと考えられることから、ロジック部
のゲート絶縁膜4bをボロンの染み出しを抑制する効果
のあるシリコン窒化酸化膜にするのが良い。この場合製
造方法の容易性から、ロジック部のN型MISトランジスタ
のゲート絶縁膜4aもシリコン窒化酸化膜にしてもよ
い。
【0036】さらに、一般にイオン注入により形成され
る不純物を含むポリシリコン膜は不純物の活性化率が悪
い。しかし、上記高温のRTAにより、活性化率が上がる
ため、ポリシリコンのシート抵抗が下がり、さらにゲー
トの空乏化(活性化率が低いと電荷として影響する不純
物が実質的に減るため、通常半導体基板側に伸びる空乏
層がゲート電極側のポリシリコンにも伸びやすくなり、
実質的にゲート絶縁膜が厚くなったような効果を生じ、
トランジスタ性能が落ちること)が抑えられる。また、
高温のランプアニールにより、ゲート電極上のタングス
テンシリサイド層のシート抵抗が下がる傾向もある。
る不純物を含むポリシリコン膜は不純物の活性化率が悪
い。しかし、上記高温のRTAにより、活性化率が上がる
ため、ポリシリコンのシート抵抗が下がり、さらにゲー
トの空乏化(活性化率が低いと電荷として影響する不純
物が実質的に減るため、通常半導体基板側に伸びる空乏
層がゲート電極側のポリシリコンにも伸びやすくなり、
実質的にゲート絶縁膜が厚くなったような効果を生じ、
トランジスタ性能が落ちること)が抑えられる。また、
高温のランプアニールにより、ゲート電極上のタングス
テンシリサイド層のシート抵抗が下がる傾向もある。
【0037】実施の形態3.図5はこの発明の実施の形
態3のDRAMロジック混載メモリのN型MISトランジスタの
断面構造を示す。実施の形態1との差異は、ゲート電極
中央部でゲート絶縁膜が薄く周辺で厚くなっているのが
メモリセル部のみでなく、ロジック部にも見られること
である。これにより、ロジック部のMISトランジスタに
おいても高い信頼性が得られる。
態3のDRAMロジック混載メモリのN型MISトランジスタの
断面構造を示す。実施の形態1との差異は、ゲート電極
中央部でゲート絶縁膜が薄く周辺で厚くなっているのが
メモリセル部のみでなく、ロジック部にも見られること
である。これにより、ロジック部のMISトランジスタに
おいても高い信頼性が得られる。
【0038】次にこの発明の実施の形態3のDRAMロジッ
ク混載メモリのメモリセル部とロジック部のMISトラン
ジスタの製造方法を述べる。なお、ここでは、層間絶縁
膜28a前までの製造方法を説明し、層間膜絶縁膜28a
形成後の説明は省略する。始めに図6を参照して、トレ
ンチ分離領域3a、P型ウエル領域2a、N型ウエル領域2
c(図示せず)を形成後、メモリセル部のゲート絶縁膜
4aを形成する。
ク混載メモリのメモリセル部とロジック部のMISトラン
ジスタの製造方法を述べる。なお、ここでは、層間絶縁
膜28a前までの製造方法を説明し、層間膜絶縁膜28a
形成後の説明は省略する。始めに図6を参照して、トレ
ンチ分離領域3a、P型ウエル領域2a、N型ウエル領域2
c(図示せず)を形成後、メモリセル部のゲート絶縁膜
4aを形成する。
【0039】つづいて、ドープトポリシリコン膜5aと
タングステンシリサイド層6aを形成し、さらにシリコ
ン窒化酸化膜等の絶縁膜9aを形成する。この後写真製
版を行い、前記シリコン窒化酸化膜を異方性エッチング
して、次に前記シリコン窒化膜をマスクにしてタングス
テンシリサイド層6aおよびドープトポリシリコン膜5a
を異方性エッチングしてメモリセル部のゲート電極パタ
ーンを形成する。図6には、ゲート電極パターン形成後
の各部を示す。
タングステンシリサイド層6aを形成し、さらにシリコ
ン窒化酸化膜等の絶縁膜9aを形成する。この後写真製
版を行い、前記シリコン窒化酸化膜を異方性エッチング
して、次に前記シリコン窒化膜をマスクにしてタングス
テンシリサイド層6aおよびドープトポリシリコン膜5a
を異方性エッチングしてメモリセル部のゲート電極パタ
ーンを形成する。図6には、ゲート電極パターン形成後
の各部を示す。
【0040】つづいて図7を参照して、半導体基板を酸
化する。次にメモリセル部のN-ソースドレイン注入を行
う。つづいて、シリコン窒化酸化膜等の絶縁膜9cを形
成し、写真製版とエッチングによりメモリセル部のみ前
記絶縁膜を残す。図7には、前記エッチング後の各部を
示す。つぎに図8を参照して、ロジック部のゲート絶縁
膜4bとしてシリコン酸化膜を2〜4nm程度形成し、つ
づいて不純物がドープされていないポリシリコン5bと
シリコン酸化膜31を形成し、この後写真製版を行い、
前記シリコン酸化膜を異方性エッチングして、次に前記
シリコン酸化膜をマスクとしポリシリコン膜5bを異方
性エッチングしてロジック部のゲート電極パターンを形
成する。ここで、図8に示すようにロジック部のゲート
電極に用いられたポリシリコン膜5bの残であるポリシ
リコン残34aが発生する。
化する。次にメモリセル部のN-ソースドレイン注入を行
う。つづいて、シリコン窒化酸化膜等の絶縁膜9cを形
成し、写真製版とエッチングによりメモリセル部のみ前
記絶縁膜を残す。図7には、前記エッチング後の各部を
示す。つぎに図8を参照して、ロジック部のゲート絶縁
膜4bとしてシリコン酸化膜を2〜4nm程度形成し、つ
づいて不純物がドープされていないポリシリコン5bと
シリコン酸化膜31を形成し、この後写真製版を行い、
前記シリコン酸化膜を異方性エッチングして、次に前記
シリコン酸化膜をマスクとしポリシリコン膜5bを異方
性エッチングしてロジック部のゲート電極パターンを形
成する。ここで、図8に示すようにロジック部のゲート
電極に用いられたポリシリコン膜5bの残であるポリシ
リコン残34aが発生する。
【0041】つづいて図9を参照して、半導体基板およ
び前記ポリシリコン残34aを酸化してシリコン酸化膜
34bにする。次に、ロジック部のN型MISトランジスタ
とP型MISトランジスタのエクステンション注入をそれぞ
れ行い、エクステンション領域7aと7b(図示せず)
を形成する。つづいて、シリコン酸化膜等の絶縁膜を形
成し、エッチバックによりロジック部のMISトランジス
タのサイドウォール9bを形成する。この際ウエットエ
ッチング等により、ゲート電極上のシリコン酸化膜31
を除去しておく。次に、ロジック部のN型MISトランジス
タのN+ソースドレイン注入によりN+ソースドレイン活性
領域8aを、P型MISトランジスタのP+ソースドレイン注
入によりP+ソースドレイン活性領域8b(図示せず)を
それぞれ形成する。次にコバルト(Co)をスパッタし、ロ
ジック部のトランジスタのソースドレイン活性領域およ
びゲート電極のポリシリコン膜の一部をシリサイド化す
ると図9に示すようにシリサイド層6bと10が形成さ
れる。こののち、層間絶縁膜、金属配線等を形成する。
び前記ポリシリコン残34aを酸化してシリコン酸化膜
34bにする。次に、ロジック部のN型MISトランジスタ
とP型MISトランジスタのエクステンション注入をそれぞ
れ行い、エクステンション領域7aと7b(図示せず)
を形成する。つづいて、シリコン酸化膜等の絶縁膜を形
成し、エッチバックによりロジック部のMISトランジス
タのサイドウォール9bを形成する。この際ウエットエ
ッチング等により、ゲート電極上のシリコン酸化膜31
を除去しておく。次に、ロジック部のN型MISトランジス
タのN+ソースドレイン注入によりN+ソースドレイン活性
領域8aを、P型MISトランジスタのP+ソースドレイン注
入によりP+ソースドレイン活性領域8b(図示せず)を
それぞれ形成する。次にコバルト(Co)をスパッタし、ロ
ジック部のトランジスタのソースドレイン活性領域およ
びゲート電極のポリシリコン膜の一部をシリサイド化す
ると図9に示すようにシリサイド層6bと10が形成さ
れる。こののち、層間絶縁膜、金属配線等を形成する。
【0042】次に実施の形態1と実施の形態3の製造方
法における差異を見ると、実施の形態1ではロジック部
のゲート電極パターン形成後、メモリセル部のゲート電
極パターン形成しているものが、実施の形態3では逆に
なっている。これにより、図8に示すようにロジック部
のゲート電極形成時にはメモリセル部の半導体基板表面
は絶縁膜9cで覆われているため、前記ゲート電極形成
のエッチングにより、メモリセル部に半導体基板のダメ
ージが生じることはない。ゆえに第3の問題点であった
リーク電流の増加は起こらない。また、ロジック部のゲ
ート電極形成後に酸化工程を入れているため、第1の問
題であるポリシリコン残によるショートも発生しない。
さらに、ロジック部の活性領域表面がシリコン窒化膜9
cのエッチング後に表面荒れを生じるが、前記酸化工程
が入ることで表面荒れが除去でき、その後に安定したシ
リサイド層10が形成できる。
法における差異を見ると、実施の形態1ではロジック部
のゲート電極パターン形成後、メモリセル部のゲート電
極パターン形成しているものが、実施の形態3では逆に
なっている。これにより、図8に示すようにロジック部
のゲート電極形成時にはメモリセル部の半導体基板表面
は絶縁膜9cで覆われているため、前記ゲート電極形成
のエッチングにより、メモリセル部に半導体基板のダメ
ージが生じることはない。ゆえに第3の問題点であった
リーク電流の増加は起こらない。また、ロジック部のゲ
ート電極形成後に酸化工程を入れているため、第1の問
題であるポリシリコン残によるショートも発生しない。
さらに、ロジック部の活性領域表面がシリコン窒化膜9
cのエッチング後に表面荒れを生じるが、前記酸化工程
が入ることで表面荒れが除去でき、その後に安定したシ
リサイド層10が形成できる。
【0043】次に、形成順序が替わることで、メモリセ
ル部に余分な熱処理がかかり、ゲート長の微細化に影響
することが考えられるが、実施の形態2と同様に100
0℃以上のRTAを行うことで不純物拡散が抑制されるた
め、問題は生じない。また、順序が替わることで、メモ
リセル部のゲート電極を覆う絶縁膜9cが高温の酸化で
焼き締められるため、その後のウエットエッチング等に
よる膜減り等が抑制され、安定した形状が得られる。さ
らに順序が替わることで、図4に示すように実施の形態
1では、ポリシリコン残34aが酸化されてシリサイド
層10の幅が狭くなったり、シリサイド層のできに均一
性を欠く可能性があるが、本実施の形態である図9で
は、ポリシリコン残の酸化膜34bがロジック部に生じ
ないため、幅も一定で、均一なシリサイド層が形成でき
る。
ル部に余分な熱処理がかかり、ゲート長の微細化に影響
することが考えられるが、実施の形態2と同様に100
0℃以上のRTAを行うことで不純物拡散が抑制されるた
め、問題は生じない。また、順序が替わることで、メモ
リセル部のゲート電極を覆う絶縁膜9cが高温の酸化で
焼き締められるため、その後のウエットエッチング等に
よる膜減り等が抑制され、安定した形状が得られる。さ
らに順序が替わることで、図4に示すように実施の形態
1では、ポリシリコン残34aが酸化されてシリサイド
層10の幅が狭くなったり、シリサイド層のできに均一
性を欠く可能性があるが、本実施の形態である図9で
は、ポリシリコン残の酸化膜34bがロジック部に生じ
ないため、幅も一定で、均一なシリサイド層が形成でき
る。
【0044】また、ロジック部においてP型MISトランジ
スタのゲート電極にP型ポリシリコンを用いるので、表
面チャネル型の高性能なMISトランジスタとなり、従来
の第4の問題点であった高速性に欠ける点を解決でき
る。さらに高温のRTAを用いる場合には、ロジック部の
ゲート絶縁膜4aをシリコン窒化酸化膜にすることで、
ゲート電極のP型ポリシリコン膜5cからのボロンの染み
出しを抑制することができる。また製造方法の容易性か
ら、ロジック部のN型MISトランジスタのゲート絶縁膜4
aもシリコン窒化酸化膜にしてもよい。また、本実施の
形態では、メモリセル部のゲート電極形成直後に酸化工
程を入れているが、メモリセル部のMISトランジスタに
信頼性の問題を生じない場合は、特に必要はない。この
場合、図5においてゲート絶縁膜の厚みは一定となる。
スタのゲート電極にP型ポリシリコンを用いるので、表
面チャネル型の高性能なMISトランジスタとなり、従来
の第4の問題点であった高速性に欠ける点を解決でき
る。さらに高温のRTAを用いる場合には、ロジック部の
ゲート絶縁膜4aをシリコン窒化酸化膜にすることで、
ゲート電極のP型ポリシリコン膜5cからのボロンの染み
出しを抑制することができる。また製造方法の容易性か
ら、ロジック部のN型MISトランジスタのゲート絶縁膜4
aもシリコン窒化酸化膜にしてもよい。また、本実施の
形態では、メモリセル部のゲート電極形成直後に酸化工
程を入れているが、メモリセル部のMISトランジスタに
信頼性の問題を生じない場合は、特に必要はない。この
場合、図5においてゲート絶縁膜の厚みは一定となる。
【0045】実施の形態4.次に、第4の実施の形態を
図10に示す。本実施の形態では、第1および第3の実
施の形態とメモリセル部のトランジスタのゲート電極上
の膜構成が異なる。例えば第1の実施の形態である図1
において、メモリセル部のゲート電極を構成するタング
ステンシリサイド6a上には直接シリコン窒化酸化膜9a
があるが、シリコン窒化酸化膜は熱処理による収縮が大
きいため、高温のRTA処理ではタングステンシリサイド
膜との密着性が悪くなる。このため図10に示すよう
に、タングステンシリサイド6aとシリコン窒化酸化膜
9aの間にシリコン酸化膜35を挟み、緩和層として用
いれば密着性の問題を抑えることができる。さらに、9
aをシリコン窒化膜にした場合は、より熱処理収縮が大
きいため、シリコン酸化膜35を挟むことは密着性に優
れる。
図10に示す。本実施の形態では、第1および第3の実
施の形態とメモリセル部のトランジスタのゲート電極上
の膜構成が異なる。例えば第1の実施の形態である図1
において、メモリセル部のゲート電極を構成するタング
ステンシリサイド6a上には直接シリコン窒化酸化膜9a
があるが、シリコン窒化酸化膜は熱処理による収縮が大
きいため、高温のRTA処理ではタングステンシリサイド
膜との密着性が悪くなる。このため図10に示すよう
に、タングステンシリサイド6aとシリコン窒化酸化膜
9aの間にシリコン酸化膜35を挟み、緩和層として用
いれば密着性の問題を抑えることができる。さらに、9
aをシリコン窒化膜にした場合は、より熱処理収縮が大
きいため、シリコン酸化膜35を挟むことは密着性に優
れる。
【0046】以上の実施の形態では、膜および層の材料
を1つを用いて説明したが、実施の形態1の図1の説明
で述べているように、他の材料を選択しても同様な効果
が得られる。
を1つを用いて説明したが、実施の形態1の図1の説明
で述べているように、他の材料を選択しても同様な効果
が得られる。
【0047】
【発明の効果】この発明は、以上説明したような構成と
したので、以下に示すような効果を奏する。第1および
2の発明によれば、酸化によりゲート電極部の形状が変
わることで信頼性の高いMISトランジスタが得られる。
さらに、第1、第2、第5および第6の発明によればP
型MISトランジスタのゲート電極にP型ポリシリコンを用
いるので、高性能なMISトランジスタが得られる。
したので、以下に示すような効果を奏する。第1および
2の発明によれば、酸化によりゲート電極部の形状が変
わることで信頼性の高いMISトランジスタが得られる。
さらに、第1、第2、第5および第6の発明によればP
型MISトランジスタのゲート電極にP型ポリシリコンを用
いるので、高性能なMISトランジスタが得られる。
【0048】また、第3の発明によれば、シリコン酸化
膜を挟むことで、シリコン窒化酸化膜やシリコン窒化膜
とゲート電極を構成するシリサイド層との間の密着性の
不具合が生じない。さらに、第4の発明によれば、ロジ
ック部のP型MISトランジスタのゲート絶縁膜をシリコン
窒化酸化膜にすることでボロンの染み出しが抑制され
る。
膜を挟むことで、シリコン窒化酸化膜やシリコン窒化膜
とゲート電極を構成するシリサイド層との間の密着性の
不具合が生じない。さらに、第4の発明によれば、ロジ
ック部のP型MISトランジスタのゲート絶縁膜をシリコン
窒化酸化膜にすることでボロンの染み出しが抑制され
る。
【0049】また、第5および第6の発明によれば、酸
化工程が入ったことでポリシリコン残がなくなり、ショ
ートの問題が発生しない。さらに、第6の発明によれ
ば、ゲート電極の形成をメモリセル部の後にロジック部
を行うことでメモリセル部でのリーク電流が抑制され
る。
化工程が入ったことでポリシリコン残がなくなり、ショ
ートの問題が発生しない。さらに、第6の発明によれ
ば、ゲート電極の形成をメモリセル部の後にロジック部
を行うことでメモリセル部でのリーク電流が抑制され
る。
【0050】また、第7の発明によれば、ランプアニー
ルを用いることで不純物拡散が抑制される。さらに、第
8の発明によれば、高温の熱処理によりさらに不純物拡
散が抑制される。
ルを用いることで不純物拡散が抑制される。さらに、第
8の発明によれば、高温の熱処理によりさらに不純物拡
散が抑制される。
【図1】この発明の実施の形態1の半導体装置における
N型MISトランジスタの断面図である。
N型MISトランジスタの断面図である。
【図2】この発明の実施の形態1の半導体装置の断面図
である。
である。
【図3】この発明の実施の形態1の半導体装置の製造方
法におけるN-ソースドレイン注入後の断面図である。
法におけるN-ソースドレイン注入後の断面図である。
【図4】この発明の実施の形態1の半導体装置の製造方
法におけるロジック部のシリサイド層形成後の断面図で
ある。
法におけるロジック部のシリサイド層形成後の断面図で
ある。
【図5】この発明の実施の形態3の半導体装置における
N型MISトランジスタの断面図である。
N型MISトランジスタの断面図である。
【図6】この発明の実施の形態3の半導体装置の製造方
法におけるメモリセル部のゲート電極形成後の断面図で
ある。
法におけるメモリセル部のゲート電極形成後の断面図で
ある。
【図7】この発明の実施の形態3の半導体装置の製造方
法における絶縁膜エッチング後の断面図である。
法における絶縁膜エッチング後の断面図である。
【図8】この発明の実施の形態3の半導体装置の製造方
法におけるロジック部のゲート電極形成後の断面図であ
る。
法におけるロジック部のゲート電極形成後の断面図であ
る。
【図9】この発明の実施の形態3の半導体装置の製造方
法におけるロジック部のシリサイド層形成後の断面図で
ある。
法におけるロジック部のシリサイド層形成後の断面図で
ある。
【図10】この発明の実施の形態4の半導体装置におけ
るN型MISトランジスタの断面図である。
るN型MISトランジスタの断面図である。
【図11】従来の半導体装置におけるN型MISトランジス
タの断面図である。
タの断面図である。
【図12】従来の半導体装置の断面図である。
【図13】従来及び実施の形態1の半導体装置の製造方
法におけるN型エクステンション注入時の断面図であ
る。
法におけるN型エクステンション注入時の断面図であ
る。
【図14】従来及び実施の形態1の半導体装置の製造方
法におけるメモリセル部のゲート絶縁膜形成後の断面図
である。
法におけるメモリセル部のゲート絶縁膜形成後の断面図
である。
【図15】従来及び実施の形態1の半導体装置の製造方
法におけるメモリセル部のゲート電極用レジスト形成後
の断面図である。
法におけるメモリセル部のゲート電極用レジスト形成後
の断面図である。
【図16】従来の半導体装置の製造方法におけるメモリ
セル部のゲート電極形成後の断面図である。
セル部のゲート電極形成後の断面図である。
【図17】従来の半導体装置の製造方法におけるロジッ
ク部のシリサイド層形成後の断面図である。
ク部のシリサイド層形成後の断面図である。
1a 半導体基板 4a,4b ゲート絶縁膜 5a,5b N型ポリシリコン膜 5c P型ポリシリコン膜 6a,6b,10 シリサイド層 9a シリコン窒化酸化膜もしくはシリコ
ン窒化膜 34a ポリシリコン残 34b シリコン酸化膜
ン窒化膜 34a ポリシリコン残 34b シリコン酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/78 (72)発明者 太田 和伸 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内 Fターム(参考) 5F040 DA00 DA01 DA17 DB03 DB09 EA08 EC01 EC07 EC13 ED03 EF02 EF03 EH02 EK05 FA04 FA05 FB02 FB04 5F048 AA07 AA09 AB01 AB03 AC03 AC10 BA01 BB06 BB08 BB11 BB12 BB16 BC06 BE03 BF06 BG14 DA24 DA25 5F064 AA07 BB02 BB10 BB14 CC10 CC12 CC23 EE33 EE35 EE36 EE56 5F083 AD24 AD48 GA02 GA27 GA30 JA02 JA05 JA32 JA35 JA53 MA06 MA19 NA01 PR05 PR12 PR34 PR36 ZA06 ZA07 ZA12
Claims (8)
- 【請求項1】 半導体基板上にメモリセル部とロジック
部とを備えるとともに、 前記メモリセル部に形成される第1のMISトランジスタ
と、 前記ロジック部に形成される第1導電型の第2のMISト
ランジスタと第2導電型の第3のMISトランジスタとを
備えるとともに、 前記第1のMISトランジスタのゲート電極は第1のポリ
シリコン膜と第1のシリサイド層を有し、 前記第2のMISトランジスタのゲート電極は第1導電型
の第2のポリシリコン膜と第2のシリサイド層を有し、 前記第3のMISトランジスタのゲート電極は第2導電型
の第3のポリシリコン膜と第2のシリサイド層を有し、 前記第2と第3のMISトランジスタのゲート絶縁膜に比
べ前記第1のMISトランジスタのゲート絶縁膜が厚い半
導体装置において、 前記第2と第3のMISトランジスタのソースドレイン活
性領域は第3のシリサイド層を有し、 前記第1のシリサイド層のシート抵抗に比べ第2と第3
のシリサイド層のシート抵抗が低いとともに、 前記第1のMISトランジスタのゲート絶縁膜の膜厚がゲ
ート電極の中央部よりゲート電極周辺部で厚いことを特
徴とする半導体装置。 - 【請求項2】 半導体基板上にメモリセル部とロジック
部とを備えるとともに、 前記メモリセル部に形成される第1のMISトランジスタ
と、 前記ロジック部に形成される第1導電型の第2のMISト
ランジスタと第2導電型の第3のMISトランジスタとを
備えるとともに、 前記第1のMISトランジスタのゲート電極は第1のポリ
シリコン膜と第1のシリサイド層を有し、 前記第2のMISトランジスタのゲート電極は第1導電型
の第2のポリシリコン膜と第2のシリサイド層を有し、 前記第3のMISトランジスタのゲート電極は第2導電型
の第3のポリシリコン膜と第2のシリサイド層を有し、 前記第2と第3のMISトランジスタのゲート絶縁膜に比
べ前記第1のMISトランジスタのゲート絶縁膜が厚い半
導体装置において、 前記第2と第3のMISトランジスタのソースドレイン活
性領域は第3のシリサイド層を有し、 前記第1のシリサイド層のシート抵抗に比べ第2と第3
のシリサイド層のシート抵抗が低いとともに、 前記第2と第3のMISトランジスタのゲート絶縁膜の膜
厚がゲート電極の中央部よりゲート電極周辺部で厚いこ
とを特徴とする半導体装置。 - 【請求項3】 第1のMISトランジスタのゲート電極の
第1のシリサイド層の直上にはシリコン酸化膜と、シリ
コン窒化酸化膜もしくはシリコン窒化膜が形成されてい
ることを特徴とする請求項1項もしくは2項記載の半導
体装置。 - 【請求項4】 第3のMISトランジスタのゲート絶縁膜
がシリコン窒化酸化膜であることを特徴とする請求項1
項もしくは2項記載の半導体装置。 - 【請求項5】 半導体基板上にメモリセル部とロジック
部とを備えるとともに、 前記メモリセル部に形成される第1のMISトランジスタ
と、 前記ロジック部に形成される第1導電型の第2のMISト
ランジスタと第2導電型の第3のMISトランジスタとを
備えるとともに、 前記第1のMISトランジスタのゲート電極は第1のポリ
シリコン膜と第1のシリサイド層を有し、 前記第2のMISトランジスタのゲート電極は第2のポリ
シリコン膜と第2のシリサイド層を有し、 前記第3のMISトランジスタのゲート電極は第3のポリ
シリコン膜と第2のシリサイド層を有し、 前記第2と第3のMISトランジスタのソースドレイン活
性領域は第3のシリサイド層を有し、 前記第1のシリサイド層のシート抵抗に比べ第2と第3
のシリサイド層のシート抵抗が低いとともに、 前記第2と第3のMISトランジスタのゲート絶縁膜に比
べ前記第1のMISトランジスタのゲート絶縁膜が厚い半
導体装置の製造方法であって、 前記第2と第3のMISトランジスタのゲート絶縁膜と、
前記第2と第3のポリシリコン膜形成し、前記第2と第
3のMISトランジスタのゲート電極をパターン形成する
工程と、 つづいて前記第2と第3のMISトランジスタのサイドウ
ォールを形成する工程と、 つづいて前記第1のMISトランジスタのゲート絶縁膜と
前記第1のポリシリコン膜および第1のシリサイド膜を
形成し、前記第1のMISトランジスタのゲート電極をパ
ターン形成する工程と、 つづいて前記第1のMISトランジスタのゲート電極をパ
ターン形成する工程で生じたポリシリコン残および前記
半導体基板上を酸化する工程と、 つづいて前記第1のMISトランジスタのゲート電極を覆
う絶縁膜を形成する工程と、 つづいて前記第2と第3のMISトランジスタのゲート電
極およびソースドレイン活性領域をシリサイド化する工
程とを有する半導体装置の製造方法。 - 【請求項6】 半導体基板上にメモリセル部とロジック
部とを備えるとともに、 前記メモリセル部に形成される第1のMISトランジスタ
と、 前記ロジック部に形成される第1導電型の第2のMISト
ランジスタと第2導電型の第3のMISトランジスタとを
備えるとともに、 前記第1のMISトランジスタのゲート電極は第1のポリ
シリコン膜と第1のシリサイド層を有し、 前記第2のMISトランジスタのゲート電極は第2のポリ
シリコン膜と第2のシリサイド層を有し、 前記第3のMISトランジスタのゲート電極は第3のポリ
シリコン膜と第2のシリサイド層を有し、 前記第2と第3のMISトランジスタのソースドレイン活
性領域は第3のシリサイド層を有し、 前記第1のシリサイド層のシート抵抗に比べ第2と第3
のシリサイド層のシート抵抗が低いとともに、 前記第2と第3のMISトランジスタのゲート絶縁膜に比
べ前記第1のMISトランジスタのゲート絶縁膜が厚い半
導体装置の製造方法であって、 前記第1のMISトランジスタのゲート絶縁膜と前記第1
のポリシリコン膜および第1のシリサイド膜を形成し、
前記第1のMISトランジスタのゲート電極をパターン形
成する工程と、 つづいて前記第1のMISトランジスタのゲート電極を覆
う絶縁膜を形成する工程と、 つづいて前記第2と第3のMISトランジスタのゲート絶
縁膜と、第2と第3のポリシリコン膜を形成し、前記2
と第3のMISトランジスタのゲート電極をパターン形成
する工程と、 つづいて前記第2と第3のMISトランジスタのゲート電
極をパターン形成する工程で生じたポリシリコン残およ
び前記半導体基板上を酸化する工程と、 つづいて前記第2と第3のMISトランジスタのサイドウ
ォールを形成する工程と、 つづいて前記第2と第3のMISトランジスタのゲート電
極とソースドレイン活性領域をシリサイド化する工程を
有する半導体装置の製造方法。 - 【請求項7】 ポリシリコン残および前記半導体基板上
を酸化する工程において、ランプアニールを用いること
を特徴とする請求項5項もしくは6項記載の半導体装置
の製造方法。 - 【請求項8】 ランプアニールの温度が1000℃以上
であることを特徴とする請求項7項記載の半導体装置の
製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11071700A JP2000269458A (ja) | 1999-03-17 | 1999-03-17 | 半導体装置およびその製造方法 |
US09/399,369 US6333222B1 (en) | 1999-03-17 | 1999-09-20 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11071700A JP2000269458A (ja) | 1999-03-17 | 1999-03-17 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000269458A true JP2000269458A (ja) | 2000-09-29 |
Family
ID=13468090
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11071700A Pending JP2000269458A (ja) | 1999-03-17 | 1999-03-17 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6333222B1 (ja) |
JP (1) | JP2000269458A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030001827A (ko) * | 2001-06-28 | 2003-01-08 | 삼성전자 주식회사 | 이중 게이트 산화막을 갖는 반도체 소자의 제조방법 |
JP2003017439A (ja) * | 2001-07-04 | 2003-01-17 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2007103837A (ja) * | 2005-10-07 | 2007-04-19 | Elpida Memory Inc | 非対称構造を有する電界効果型トランジスタを含む半導体装置およびその製造方法 |
JP2007201370A (ja) * | 2006-01-30 | 2007-08-09 | Nec Electronics Corp | 半導体装置およびその製造方法 |
US8247851B2 (en) | 2008-03-24 | 2012-08-21 | Renesas Electronics Corporation | Method of manufacturing semiconductor device for providing improved isolation between contact and cell gate electrode |
WO2016121564A1 (ja) * | 2015-01-26 | 2016-08-04 | 株式会社フローディア | 半導体集積回路装置の製造方法 |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6344416B1 (en) * | 2000-03-10 | 2002-02-05 | International Business Machines Corporation | Deliberate semiconductor film variation to compensate for radial processing differences, determine optimal device characteristics, or produce small productions |
JP2002170825A (ja) * | 2000-11-30 | 2002-06-14 | Nec Corp | 半導体装置及びmis型半導体装置並びにその製造方法 |
JP2002280459A (ja) * | 2001-03-21 | 2002-09-27 | Kawasaki Microelectronics Kk | 集積回路の製造方法 |
KR100382741B1 (ko) * | 2001-08-10 | 2003-05-09 | 삼성전자주식회사 | 두께가 다른 게이트 산화막을 갖는 반도체 소자의 제조방법 |
JP2003168740A (ja) * | 2001-09-18 | 2003-06-13 | Sanyo Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
US6551883B1 (en) * | 2001-12-27 | 2003-04-22 | Silicon Integrated Systems Corp. | MOS device with dual gate insulators and method of forming the same |
US6770521B2 (en) * | 2001-11-30 | 2004-08-03 | Texas Instruments Incorporated | Method of making multiple work function gates by implanting metals with metallic alloying additives |
JP2003347511A (ja) * | 2002-05-30 | 2003-12-05 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
US6822301B2 (en) * | 2002-07-31 | 2004-11-23 | Infineon Technologies Ag | Maskless middle-of-line liner deposition |
US7335934B2 (en) * | 2003-07-22 | 2008-02-26 | Innovative Silicon S.A. | Integrated circuit device, and method of fabricating same |
US20050212015A1 (en) * | 2004-03-25 | 2005-09-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal gate semiconductor device and manufacturing method |
JP4081071B2 (ja) * | 2004-11-26 | 2008-04-23 | 株式会社東芝 | 半導体記憶装置とその製造方法 |
JP5114881B2 (ja) * | 2005-07-26 | 2013-01-09 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
US7622348B2 (en) * | 2006-12-28 | 2009-11-24 | Advanced Micro Devices, Inc. | Methods for fabricating an integrated circuit |
US8294216B2 (en) | 2008-08-14 | 2012-10-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrating the formation of I/O and core MOS devices with MOS capacitors and resistors |
TWI555206B (zh) * | 2012-03-06 | 2016-10-21 | 聯華電子股份有限公司 | 積體電路及其製造方法 |
JP6026914B2 (ja) * | 2013-02-12 | 2016-11-16 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02240934A (ja) | 1989-03-14 | 1990-09-25 | Matsushita Electron Corp | Mos型半導体装置の製造方法 |
JPH10270568A (ja) | 1997-03-25 | 1998-10-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US6136677A (en) * | 1997-09-25 | 2000-10-24 | Siemens Aktiengesellschaft | Method of fabricating semiconductor chips with silicide and implanted junctions |
TW364207B (en) * | 1997-12-20 | 1999-07-11 | United Microelectronics Corp | Method for producing DRAM |
TW428311B (en) * | 1998-08-25 | 2001-04-01 | United Microelectronics Corp | Manufacturing method for embedded DRAM |
US6918151B2 (en) * | 2002-12-20 | 2005-07-19 | Spx Dock Products Inc. | Support leg system and method for supporting a dock leveler |
-
1999
- 1999-03-17 JP JP11071700A patent/JP2000269458A/ja active Pending
- 1999-09-20 US US09/399,369 patent/US6333222B1/en not_active Expired - Fee Related
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030001827A (ko) * | 2001-06-28 | 2003-01-08 | 삼성전자 주식회사 | 이중 게이트 산화막을 갖는 반도체 소자의 제조방법 |
JP2003017439A (ja) * | 2001-07-04 | 2003-01-17 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2007103837A (ja) * | 2005-10-07 | 2007-04-19 | Elpida Memory Inc | 非対称構造を有する電界効果型トランジスタを含む半導体装置およびその製造方法 |
JP2007201370A (ja) * | 2006-01-30 | 2007-08-09 | Nec Electronics Corp | 半導体装置およびその製造方法 |
US8247851B2 (en) | 2008-03-24 | 2012-08-21 | Renesas Electronics Corporation | Method of manufacturing semiconductor device for providing improved isolation between contact and cell gate electrode |
WO2016121564A1 (ja) * | 2015-01-26 | 2016-08-04 | 株式会社フローディア | 半導体集積回路装置の製造方法 |
JP2016139674A (ja) * | 2015-01-26 | 2016-08-04 | 株式会社フローディア | 半導体集積回路装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US6333222B1 (en) | 2001-12-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2000269458A (ja) | 半導体装置およびその製造方法 | |
US6750503B2 (en) | Stacked gate electrode for a MOS transistor of a semiconductor device | |
JP2001127270A (ja) | 半導体装置及びその製造方法 | |
JP2003347420A (ja) | 半導体装置及びその製造方法 | |
CN115547936A (zh) | 半导体结构的制作方法 | |
JP3623869B2 (ja) | 半導体メモリ装置の製造方法 | |
JP2004095745A (ja) | 半導体装置およびその製造方法 | |
JP2002134630A (ja) | 半導体装置およびその製造方法 | |
JP3127908B2 (ja) | 半導体装置の製造方法 | |
JP2003060069A (ja) | 二重ゲート酸化膜を有する半導体素子の製造方法 | |
JP4342075B2 (ja) | 半導体装置およびその製造方法 | |
JP2008021935A (ja) | 電子デバイス及びその製造方法 | |
JP2004140208A (ja) | 半導体記憶装置及びその製造方法 | |
JP2003124338A (ja) | 半導体装置及びその製造方法 | |
JP4470297B2 (ja) | 半導体装置の製造方法 | |
JP2002231819A (ja) | 半導体装置とその製造方法 | |
KR100336784B1 (ko) | 반도체소자의 제조방법 | |
JP5096055B2 (ja) | Cmos型半導体集積回路の製造方法 | |
JP5672055B2 (ja) | 半導体装置の製造方法 | |
KR100232228B1 (ko) | 반도체 소자의 제조 방법 | |
JP2000340644A (ja) | 半導体装置の製造方法 | |
KR100995329B1 (ko) | 반도체 소자의 제조 방법 | |
KR100351912B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
JP2004327702A (ja) | 半導体集積回路及びその製造方法 | |
KR100245814B1 (ko) | 정전기 보호 트랜지스터와 이를 가진 반도체장치의 제조방법 |