JP4080396B2 - Ｄｃ／ｄｃコンバータ、半導体装置、電子機器、及びバッテリパック - Google Patents

Ｄｃ／ｄｃコンバータ、半導体装置、電子機器、及びバッテリパック Download PDF

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Description

本発明は、各種電子機器の内蔵電源であるバッテリを充電するために用いられる同期整流型のＤＣ／ＤＣコンバータ、ＤＣ／ＤＣコンバータを構成する半導体装置、ＤＣ／ＤＣコンバータを備えた電子機器及びバッテリパックに関するものである。
一般にノート型パソコン，ＰＤＡ（Personal Digital Assistants ），携帯電話端末等の携帯型電子機器には、電源としてバッテリが搭載されるとともに、該機器に接続されたＡＣアダプタ等の外部電源から供給される電源によりバッテリを充電する充電回路としてＤＣ／ＤＣコンバータが内蔵されている。ＤＣ／ＤＣコンバータは、直列に接続されたメイン側トランジスタと同期側トランジスタを交互にオン／オフ駆動することで、一定電圧を負荷に供給する。ところで、近年の電子機器は、高性能化，小型化がますます進展しており、それに伴い各機器に内蔵されるＤＣ／ＤＣコンバータも小型化が望まれている。
従来のＤＣ／ＤＣコンバータの一例を図１４に示す。このＤＣ／ＤＣコンバータ１は同期整流方式のＤＣ／ＤＣコンバータであり、１チップの半導体集積回路装置上に形成された制御回路２と、該制御回路２により制御されるＮ型ＭＯＳ−ＦＥＴからなるメイン側トランジスタＴ１及び同期側トランジスタＴ２を含む。
制御回路２の第１駆動信号ＳＧ１は、メイン側トランジスタＴ１に供給される。このトランジスタＴ１は、負荷を駆動するためのメインスイッチとして動作する。第１駆動信号ＳＧ１は、トランジスタＴ１のゲートに印加される。トランジスタＴ１のドレインには図示しないＡＣアダプタから入力される電圧Ｖｉが供給され、トランジスタＴ１のソースは同期側トランジスタＴ２に接続されている。
同期側トランジスタＴ２は、ドレインがメイン側トランジスタＴ１のソースに接続されている。同期側トランジスタＴ２のゲートには制御回路２の第２駆動信号ＳＧ２が入力され、ソースはグランドＧＮＤに接続されている。
メイン側トランジスタＴ１のソースは平滑回路を構成するチョークコイルＬ１及び抵抗Ｒ１を介して出力端子３に接続されている。また、メイン側トランジスタＴ１のソースはフライバックダイオードＤ１のカソードに接続され、そのダイオードＤ１のアノードはグランドＧＮＤに接続されている。
チョークコイルＬ１と抵抗Ｒ１との間の接続点は、平滑回路を構成する平滑用コンデンサＣ１を介してグランドＧＮＤに接続されている。出力端子３には、電子機器に搭載されたバッテリＢＴが接続されている。また、出力端子３は、電子機器に搭載されＣＰＵ等により構成された負荷としての内部回路（図示略）に接続されている。そして、この出力端子３からは出力電圧Ｖｏが出力される。この出力電圧Ｖｏを抵抗Ｒ２，Ｒ３により分圧した分圧電圧Ｖ２が、制御回路２に帰還される。
制御回路２は、誤差増幅回路１１、ＰＷＭ比較回路１２、三角波発振回路(OSC )１３、休止期間設定回路１４、第１出力回路(Drv-1 )１５、第２出力回路(Drv-2 )１６、レギュレータ(Reg.)１７を含む。制御回路２は、分圧電圧Ｖ２と基準電圧Ｖｒとの差電圧に応じてパルス幅を設定した第１及び第２駆動信号ＳＧ１，ＳＧ２を第１及び第２出力回路１５，１６から出力し、メイン側トランジスタＴ１と同期側トランジスタＴ２を所定周波数で交互にオン制御する。従って、ＤＣ／ＤＣコンバータ１は、直列に接続されたメイン側トランジスタＴ１と同期側トランジスタＴ２を交互にオン／オフ駆動することで、出力電圧Ｖｏをほぼ一定電圧に制御する。
また、このＤＣ／ＤＣコンバータ１は、ブートストラップによりＮ型ＭＯＳ−ＦＥＴよりなるメイン側トランジスタＴ１のオン抵抗を小さくして変換効率を高めている。即ち、メイン側トランジスタＴ１と同期側トランジスタＴ２との間の接続点Ｎ１にはブート用コンデンサＣ２の一端が接続され、コンデンサＣ２の他端はダイオードＤ２のカソードに接続され、ダイオードＤ２のアノードは制御回路２に備えられたレギュレータ１７の出力端子に接続されている。また、ダイオードＤ２のアノードはコンデンサＣ３を介してグランドに接続され、ダイオードＤ２のカソードは第１出力回路１５の電源端子に接続されている。レギュレータ１７は入力電圧Ｖｉにより生成したレギュレータ出力電圧Ｖｂを第２出力回路１６に供給する。
メイン側トランジスタＴ１がオフ、同期側トランジスタＴ２がオンであるとき、メイン側トランジスタＴ１のソース電位はグランド電位となる。このとき、ダイオードＤ２を介してコンデンサＣ２に電流が流れ、コンデンサＣ２は、その電圧がレギュレータ出力電圧Ｖｂと等しくなるまで充電される。次いで、コンデンサＣ２の充電電圧を利用して、第１出力回路１５から駆動信号ＳＧ１が出力されることでメイン側トランジスタＴ１がオンする。
メイン側トランジスタＴ１がオンすると、該トランジスタＴ１のソース電位が入力電圧Ｖｉまで上昇する。このとき、コンデンサＣ２はトランジスタＴ１のソースに接続されているので、該コンデンサＣ２から第１出力回路１５に供給される電圧も上昇して入力電圧Ｖｉよりも高くなる。
従って、メイン側トランジスタＴ１は、ドレインに入力電圧Ｖｉが供給され、必要な時（オンされる時）にブートストラップによりその入力電圧Ｖｉを昇圧した電圧（Ｖｉ＋Ｖｂ）を駆動電源とする第１出力回路１５からの駆動信号ＳＧ１により駆動され、オン抵抗が小さくなる。
このように、ブートストラップを使用したＤＣ／ＤＣコンバータ１は、メイン側トランジスタＴ１のオフ期間にブート用コンデンサＣ２を充電することで、そのメイン側トランジスタＴ１のゲート電圧を生成している。このため、メイン側トランジスタＴ１のオン・デューティー比（トランジスタＴ１のオン・オフの周期に対するオン期間の割合。第１駆動信号ＳＧ１の周期に対するオン・パルスのパルス幅の割合）た高くなる（「１」に近づく）と、ブート用コンデンサＣ２を十分に充電することができなくなり、電圧Ｖｓが低くなって効率が低下する。
そこで、ブート用コンデンサの充電に必要な時間ｔoffminを設定し、オン・ディーティ比が高くなり、時間ｔoffminを確保できなくなった時には動作周波数を下げる（発振器から出力される三角波信号の周波数を低くする）方式がある（例えば、特許文献１，特許文献２参照）。
米国特開第５７０５９１９号明細書 米国特許第５８１４９７９号明細書
しかし、上記特許文献１，特許文献２に開示された従来のＤＣ／ＤＣコンバータは、外付け素子の電気的特性が動作周波数により決定される。例えば、平滑回路を構成するチョークコイルの電気的特性は、低い動作周波数に適するように設定しなければならない。すると、高周波側での電気的特性が最適値からずれるため、効率が低下する。従って、このような方式では、高周波化することが難しいという問題があった。
本発明は上記問題点を解決するためになされたものであって、その目的は、効率の低下を抑え、高周波化が可能なＤＣ／ＤＣコンバータ、半導体装置、電子機器、及びバッテリパックを提供することにある。
上記目的を達成するため、請求項１に記載の発明によれば、制御回路には、メイン側トランジスタのスイッチングサイクルの複数回に１回の割合で、該メイン側トランジスタのデューティ比を変更する充電時間設定回路を備えた。従って、コンデンサの充電時間が確保され、周波数を低くすることなくメイン側トランジスタにおける効率低下が抑えられる。
請求項２に記載の発明によれば、充電時間設定回路は、基準パルス信号のＮパルス数毎にパルスを発生させるパルス発生回路と、パルス発生回路にて発生されたパルスの幅を充電時間に応じて設定するパルス幅設定回路と、パルス信号とパルス幅設定回路にてパルス幅が設定された信号とを合成した合成信号を生成する信号合成回路と、を備えている。そして、第１及び第２出力回路により合成信号に基づいて第１及び第２駆動信号が生成される。
請求項３に記載の発明によれば、充電時間設定回路は、所定時間毎にパルスを発生させるパルス発生回路と、パルス発生回路にて発生されたパルスの幅を充電時間に応じて設定するパルス幅設定回路と、パルス信号とパルス幅設定回路にてパルス幅が設定された信号とを合成した合成信号を生成する信号合成回路と、を備えている。そして、第１及び第２出力回路により合成信号に基づいて第１及び第２駆動信号が生成される。
請求項４に記載の発明によれば、パルス発生回路は、制御信号に応答してパルスの発生を停止する。従って、必要なときにメイン側トランジスタを駆動する第１駆動信号のパルス幅が調整され、効率の低下が抑えられる。
請求項５に記載の発明によれば、コンデンサに充電が必要か否かを判定し、その判定結果に基づいて制御信号を生成する充電判定回路が備えられる。従って、必要な時にメイン側トランジスタを駆動する第１駆動信号のパルス幅が調整される。
請求項６に記載の発明によれば、制御回路は、出力電圧の分圧電圧と基準電圧とを比較して誤差信号を生成する誤差増幅回路と、三角波信号と基準パルス信号とを生成する発振回路と、誤差信号と三角波信号とを比較して誤差信号の電圧に比例したパルス幅を持つパルス信号を生成する比較回路と、パルス信号に基づいてメイン側トランジスタ及び同期側トランジスタが同時にオンしないように第１及び第２制御信号を生成する休止期間設定回路と、第１制御信号に基づいてメイン側トランジスタのゲートに供給する第１駆動信号を生成する第１出力回路と、第２制御信号に基づいて同期側トランジスタのゲートに供給する第２駆動信号を生成する第２出力回路と、第１制御信号と基準パルス信号とを合成した合成信号を生成する信号合成回路と、合成信号に基づいて、第１制御信号がメイン側トランジスタをオン駆動するときのみコンデンサをポンピングする信号を出力する第３出力回路と、が備えられる。
請求項７に記載の発明によれば、ＤＣ／ＤＣコンバータを構成する半導体装置には、メイン側トランジスタのスイッチングサイクルの複数回に１回の割合で、該メイン側トランジスタのデューティ比を変更する充電時間設定回路が備えられる。従って、コンデンサの充電時間が確保され、周波数を低くすることなくメイン側トランジスタにおける効率低下が抑えられる。
請求項８に記載の発明によれば、出力電圧の分圧電圧と基準電圧とを比較して誤差信号を生成する誤差増幅回路と、三角波信号と基準パルス信号とを生成する発振回路と、誤差信号と三角波信号とを比較して誤差信号の電圧に比例したパルス幅を持つパルス信号を生成する比較回路と、パルス信号に基づいてメイン側トランジスタ及び同期側トランジスタが同時にオンしないように第１及び第２制御信号を生成する休止期間設定回路と、第１制御信号に基づいてメイン側トランジスタのゲートに供給する第１駆動信号を生成する第１出力回路と、第２制御信号に基づいて同期側トランジスタのゲートに供給する第２駆動信号を生成する第２出力回路と、第１制御信号と基準パルス信号とを合成した合成信号を生成する信号合成回路と、合成信号に基づいて、第１制御信号が前記メイン側トランジスタをオン駆動するときのみコンデンサをポンピングする信号を出力する第３出力回路と、が備えられる。
請求項９に記載の発明によれば、請求項１〜６のうちの何れか一項に記載のＤＣ／ＤＣコンバータを備えた電子機器である。従って、周波数を低くすることなく効率の低下が抑えられる。
請求項１０に記載の発明によれば、請求項１〜６のうちの何れか一項に記載のＤＣ／ＤＣコンバータと、該ＤＣ／ＤＣコンバータにより充電されるバッテリとを備えたバッテリパックである。従って、周波数を低くすることなく効率低下が抑えられる。
以上記述したように、本発明によれば、効率の低下を抑え、高周波化が可能なＤＣ／ＤＣコンバータ、半導体装置、電子機器、及びバッテリパックを提供することができる。
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図４に従って説明する。
図４は、電子機器の概略ブロック図である。
電子機器２１はＡＣアダプタ２２を接続する接続端子２３を有し、該ＡＣアダプタ２２から直流電圧Ｖｉが動作電源電圧として供給される。
電子機器２１には、負荷としての内部回路３１、バッテリＢＴ、充電回路としてのＤＣ／ＤＣコンバータ３２が備えている。内部回路３１は、電子機器２１の使用者に各種機能を提供するために設けられ、ＡＣアダプタ２２からの直流電圧Ｖｉが動作電源電圧として供給されている。バッテリＢＴは、ＡＣアダプタ２２の未接続時に内部回路３１へ動作電源電圧を供給するために設けられ、ＤＣ／ＤＣコンバータ３２は、そのバッテリＢＴを充電するために設けられている。
接続端子２３はダイオードＤ１１のアノードに接続され、該ダイオードＤ１１のカソードは内部回路３１に接続されている。その内部回路３１の接続端子はダイオードＤ１２のカソードに接続され、該ダイオードＤ１２のアノードはバッテリＢＴに接続されている。２つのダイオードＤ１１，Ｄ１２は、それぞれ逆流防止回路として機能する。そして、内部回路３１には、ＡＣアダプタ２２からの直流電圧Ｖｉ、又はバッテリＢＴの出力電圧が動作電源電圧として供給される。
ＤＣ／ＤＣコンバータ３２には、ＡＣアダプタ２２からの直流電圧Ｖｉが入力されている。ＤＣ／ＤＣコンバータ３２は、直流電圧Ｖｉを昇圧（又は降圧）した出力電圧Ｖｏを生成する電圧変換回路であり、該出力電圧ＶｏによりバッテリＢＴが充電される。
図１は、ＤＣ／ＤＣコンバータ３２の概略ブロック回路図である。尚、図１４に示す従来例と同様の構成については同じ符号を付して説明する。
ＤＣ／ＤＣコンバータ３２は、１チップの半導体集積回路装置上に形成された制御回路４０と、メイン側トランジスタＴ１と同期側トランジスタＴ２とを含む。
トランジスタＴ１はＮ型ＭＯＳ−ＦＥＴで構成され、負荷を駆動するためのメインスイッチとして動作する。メイン側トランジスタＴ１のゲートには、制御回路４０から第１駆動信号ＳＧ１１が供給される。トランジスタＴ１のドレインには入力電圧Ｖｉが供給され、トランジスタＴ１のソースは同期側トランジスタＴ２に接続されている。
同期側トランジスタＴ２はＮ型ＭＯＳ−ＦＥＴで構成され、そのドレインがメイン側トランジスタＴ１のソースに接続されている。同期側トランジスタＴ２のゲートには制御回路４０から第２駆動信号ＳＧ１２が供給され、ソースはグランドＧＮＤに接続されている。
メイン側トランジスタＴ１のソースは平滑回路を構成するチョークコイルＬ１と抵抗Ｒ１とを介して出力端子３に接続されている。また、メイン側トランジスタＴ１のソースはフライバックダイオードＤ１のカソードに接続され、そのダイオードＤ１のアノードはグランドＧＮＤに接続されている。
チョークコイルＬ１と抵抗Ｒ１との間の接続点は、平滑回路を構成する平滑用コンデンサＣ１を介してグランドＧＮＤに接続されている。出力端子３３は、図４に示すようにダイオードＤ１２を介して負荷としての内部回路３１に接続されている。そして、この出力端子３３からは出力電圧Ｖｏが出力される。この出力電圧Ｖｏを抵抗Ｒ２，Ｒ３により分圧した分圧電圧Ｖ２が、制御回路４０に帰還される。
制御回路４０は、誤差増幅回路４１、ＰＷＭ比較回路４２、発振回路(OSC )４３、充電時間設定回路４４、休止期間設定回路４５、第１及び第２出力回路(Drv-1，Drv-2)４６，４７、レギュレータ(Reg.)４８を含む。
誤差増幅回路４１は、反転入力端子に分圧電圧Ｖ２が入力され、非反転入力端子に基準電源Ｅ１から基準電圧Ｖｒが入力される。
誤差増幅回路４１は、分圧電圧Ｖ２と設定電圧としての基準電圧Ｖｒとを比較し、両電圧の差電圧を増幅した誤差信号Ｓ１を次段のＰＷＭ比較回路４２に出力する。
発振回路４３は、三角波信号Ｓ２と、所定のデューティ比（例えば５０パーセント）の基準パルス信号Ｓ１１とを生成する。
ＰＷＭ比較回路４２は、非反転入力端子に誤差信号Ｓ１が入力され、反転入力端子に発振回路４３からの三角波信号Ｓ２が入力される。
ＰＷＭ比較回路４２は、誤差信号Ｓ１と三角波信号Ｓ２のレベルを比較する。そして、ＰＷＭ比較回路４２は、その比較において、三角波信号Ｓ２のレベルの方が大きくなる期間ではＬレベル、三角波信号Ｓ２のレベルの方が小さくなる期間ではＨレベルとなるパルス信号Ｓ３を充電時間設定回路４４に出力する。
充電時間設定回路４４は、後述するブート用コンデンサＣ２の充電時間を確保するようにパルス信号Ｓ３のパルス幅を調整した調整パルス信号Ｓ４を生成する。そして、充電時間設定回路４４は、その生成した調整パルス信号Ｓ４を休止期間設定回路４５に出力する。
休止期間設定回路４５は、調整パルス信号Ｓ４に基づいて、メイン側トランジスタＴ１と同期側トランジスタＴ２とがほぼ相補的にオンオフするとともに、両トランジスタＴ１，Ｔ２が同時にオンしない（この期間が同期整流休止期間（以下、単に休止期間））ように生成した第１及び第２制御信号Ｓ５，Ｓ６を生成する。休止期間は、システムの破壊を防ぐために設定される。同期整流方式のＤＣ／ＤＣコンバータ３２では、メイン側トランジスタＴ１と同期側トランジスタＴ２が同時にオンすると過大な貫通電流が流れてシステムを破壊する恐れがあるからである。
第１出力回路４６は、休止期間設定回路４５から出力された第１制御信号Ｓ５を増幅した第１駆動信号ＳＧ１１をメイン側トランジスタＴ１に供給する。第２出力回路４７は、休止期間設定回路４５から出力された第２制御信号Ｓ６を増幅した第２駆動信号ＳＧ１２を同期側トランジスタＴ２に供給する。
このように構成された制御回路２は、分圧電圧Ｖ２と基準電圧Ｖｒとの差電圧に応じてパルス幅を設定した第１及び第２駆動信号ＳＧ１１，ＳＧ１２を第１及び第２出力回路１５，１６から出力し、メイン側トランジスタＴ１と同期側トランジスタＴ２を所定周波数で交互にオン制御する。従って、ＤＣ／ＤＣコンバータ３２は、制御回路４０により直列に接続されたメイン側トランジスタＴ１と同期側トランジスタＴ２を交互にオン／オフ駆動することで、出力電圧Ｖｏをほぼ一定電圧に制御する。更に、ＤＣ／ＤＣコンバータ３２は、制御回路４０により同期側トランジスタＴ２をフライバック動作時に動作させ、フライバックダイオードＤ１での損失を改善する。
メイン側トランジスタＴ１と同期側トランジスタＴ２との間の接続点Ｎ１にはブート用コンデンサＣ２の一端が接続され、コンデンサＣ２の他端はダイオードＤ２のカソードに接続されている。ダイオードＤ２のアノードは制御回路２に備えられたレギュレータ４８の出力端子に接続されている。また、ダイオードＤ２のアノードはコンデンサＣ３を介してグランドに接続され、ダイオードＤ２のカソードは第１出力回路４６の高電位側電源端子４６ａに接続され、第１出力回路４６の低電位側電源端子４６ｂはノードＮ１に接続されている。第２出力回路４７は、高電位側電源端子４７ａにレギュレータ４８からレギュレータ出力電圧Ｖｂが供給され、低電位側電源端子４７ｂはグランドＧＮＤに接続されている。を第１及び第２出力回路４６，４７に供給する。
メイン側トランジスタＴ１がオフ、同期側トランジスタＴ２がオンであるとき、メイン側トランジスタＴ１のソース電位はグランド電位となる。このとき、ダイオードＤ２を介してコンデンサＣ２に電流が流れ、コンデンサＣ２は、第１出力回路４６側の端子Ｃ２ａにおける電圧Ｖｓがレギュレータ出力電圧Ｖｂと等しくなるまで充電される。
次いで、第１出力回路１５から駆動信号ＳＧ１１が出力されてメイン側トランジスタＴ１がオンする。トランジスタＴ１がオンすると、該トランジスタＴ１のソース電位がレギュレータ出力電圧Ｖｂまで上昇する。このとき、コンデンサＣ３はトランジスタＴ１のソースに接続されているので、ノードＮ１の電圧がグランド電圧からレギュレータ出力電圧Ｖｂまで上昇し、それに伴って端子Ｃ２ａの電圧Ｖｓはレギュレータ出力電圧Ｖｂよりも高く（＝Ｖｂ＋Ｖｉ）なり、この電圧Ｖｓが第１出力回路４６の高電位側電源端子４６ａに印加される。また、第１出力回路４６の低電位側電源端子４６ｂはノードＮ１に接続されている。従って、第１出力回路４６は電圧ＶｓノードＮ１のレギュレータ出力電圧Ｖｂとを電源電圧として動作し、電圧Ｖｓレベルの第１駆動信号ＳＧ１１を出力する。従って、メイン側トランジスタＴ１は、ドレインに入力電圧Ｖｉが供給され、必要な時（オンされる時）にブートストラップによりその入力電圧Ｖｉを昇圧した電圧Ｖｓを駆動電源とする第１出力回路１５からの駆動信号ＳＧ１１により駆動され、オン抵抗が小さくなる。
尚、ダイオードＤ２は、レギュレータ出力電圧Ｖｂよりも高くなったコンデンサＣ２の電荷がレギュレータ出力電圧Ｖｂ側（レギュレータ４８）に逆流するのを防止する逆流防止回路として機能する。
次に、充電時間設定回路４４の詳細を説明する。
充電時間設定回路４４は、上記ブート用コンデンサＣ２の充電時間を確保するために設けられている。この充電時間の確保は、第１出力回路４６に供給される電圧Ｖｓを入力電圧Ｖｉよりも高くする、即ちメイン側トランジスタＴ１をオンさせる際にそのゲート電圧をドレイン電圧よりも高くし、メイン側トランジスタＴ１のオン抵抗を小さくするためである。第１駆動信号ＳＧ１１のディーティ比が高くなると、ブート用コンデンサＣ２を充電する時間が短くなり、昇圧電圧Ｖｓが所定電圧以上にブートできなくなる。このように、充電時間が確保できない場合、メイン側トランジスタＴ１のゲートに供給される第１駆動信号ＳＧ１１の電圧が低くなってメイン側トランジスタＴ１のオン抵抗が大きくなり、効率が悪くなるからである。
充電時間設定回路４４は、ブート用コンデンサＣ２を必要な電圧まで充電できなくなった時に、メイン側トランジスタＴ１をオン駆動する第１駆動信号ＳＧ１１のパルス幅（オンデューティ幅）を小さくする。メイン側トランジスタＴ１と同期側トランジスタＴ２は第１及び第２駆動信号ＳＧ１１，ＳＧ１２によりほぼ相補的にオン・オフ制御される。即ち、充電時間設定回路４４は、ブート用コンデンサＣ２を必要な電圧まで充電できなくなった時に、同期側トランジスタＴ２をオフ制御する第２駆動信号ＳＧ１２のパルス幅（オフデューティ幅）を大きくする。これにより、発振回路４３の発振周波数を変更せず、該ブート用コンデンサＣ２を必要な電圧まで充電する。
充電時間設定回路４４は、パルス発生回路５１と、パルス幅設定回路５２と、信号合成回路５３から構成されている。
パルス発生回路５１は、発振回路４３から出力される基準パルス信号Ｓ１１の所定パルス数毎に１つのパルスを有するパルス信号Ｓ３１を生成する。パルス幅設定回路５２は、パルス発生回路５１にて生成したパルス信号Ｓ３１のパルス幅を所定パルス幅に変換したパルス信号Ｓ３２を生成する。信号合成回路５３は、パルス幅設定回路５２にて生成したパルス信号Ｓ３２と、入力されたパルス信号Ｓ３とを論理合成して調整パルス信号Ｓ４を生成する。上記所定パルス数と所定パルス幅は、メイン側トランジスタＴ１のオン抵抗を小さくするために、該トランジスタＴ１のソース−ゲート間電圧（即ち、ブート用コンデンサＣ２の充電電圧）に基づいて設定される。
パルス発生回路５１は、本実施形態ではカウンタにより構成され、基準パルス信号Ｓ１１のパルス数をカウントし、そのカウント値が設定値と等しくなったときに１つのパルスを発生する。基準パルス信号Ｓ１１は、パルスのカウントを確実に行うために用いられる。尚、パルス信号Ｓ３をカウントするように構成しても良い。
図２に示すように、カウンタであるパルス発生回路５１は、アンド回路６１、複数段（図２において４段）のＤ型フリップフロップ回路（以下、ＦＦ回路）６２ａ〜６２ｄ、アンド回路６３、インバータ回路６４、ＦＦ回路６５を備えている。アンド回路６１は２入力素子であり、基準パルス信号Ｓ１１と制御信号ＳＣとが入力される。アンド回路６１の出力端子はＦＦ回路６２ａのクロック入力端子とインバータ回路６４の入力端子に接続されている。各ＦＦ回路６２ａ〜６２ｄの反転出力端子はそれぞれのデータ入力端子に接続されている。また、各ＦＦ回路６２ａ〜６２ｃは反転出力端子が次段のＦＦ回路６２ｂ〜６２ｄのクロック入力端子に接続されている。各ＦＦ回路６２ａ〜６２ｄの非反転出力端子は４入力素子であるアンド回路６３の入力端子に接続されている。アンド回路６３の出力端子はＦＦ回路６５のデータ入力端子に接続され、該ＦＦ回路６５のクロック入力端子はインバータ回路６４の出力端子に接続されている。各ＦＦ回路６２ａ〜６２ｄ，６５のリセット端子にはリセット信号ｒｓｔが入力されている。制御信号ＳＣは例えば電子機器２１の内部回路３１の動作準備が行われていないときにパルス発生回路５１のカウント動作を停止させるために供給されている。リセット信号ｒｓｔは例えば電子機器２１のシステムリセット信号であり、各ＦＦ回路６２ａ〜６２ｄ，６５の出力レベルを設定するために供給されている。
上記のように構成されたパルス発生回路５１は、Ｈレベルの制御信号ＳＣ及びリセット信号ｒｓｔに応答してカウント動作する。そして、パルス発生回路５１は、４段のＦＦ回路６２ａ〜６２ｄにより基準パルス信号Ｓ１１のパルス数をカウントするとともにそのカウント値が該段数により設定される設定値と一致する毎に、基準パルス信号Ｓ１１のパルス周期と同じパルス幅を有するパルス信号Ｓ３１をＦＦ回路６５の非反転出力端子から出力する。
パルス幅設定回路５２は、本実施形態ではワンショット回路にて構成され、パルス信号Ｓ３１のパルス幅を所定パルス幅に調整したパルス信号Ｓ３２を生成する。
パルス幅設定回路５２は、奇数個（図２において３個）のインバータ回路６６ａ〜６６ｃ、ナンド回路６７、抵抗Ｒ１１、コンデンサＣ１１を備えている。インバータ回路６６ａ〜６６ｃは直列に接続され、１段目のインバータ回路６６ａにはパルス信号Ｓ３１が入力され、３段目のインバータ回路６６ｃの出力端子はナンド回路６７の入力端子に接続されている。そのナンド回路６７にはパルス信号Ｓ３１が入力される。２段目のインバータ回路６６ｂの出力端子には抵抗Ｒ１１の一端が接続され、抵抗Ｒ１１の他端はコンデンサＣ１１の一端に接続され、コンデンサＣ１１の他端はグランドＧＮＤに接続されている。
上記のように構成されたパルス幅設定回路５２は、図３に示すように、入力されるパルス信号Ｓ３１のパルス幅を、抵抗Ｒ１１及びコンデンサＣ１１の値により設定されるパルス幅に変換したパルス信号Ｓ３２をナンド回路６７から出力する。
信号合成回路５３は、本実施形態ではアンド回路からなり、ＰＷＭ比較回路４２からパルス信号Ｓ３が入力されるとともに、パルス幅設定回路５２からパルス信号Ｓ３２が入力される。信号合成回路５３は、両パルス信号Ｓ３，Ｓ３１を論理合成した調整パルス信号Ｓ４を出力する。この調整パルス信号Ｓ４は、図３に示すように、所定パルス数毎に幅が調整されたパルスＰ１と、幅が調整されていないパルスＰ２とを有している。これらパルスＰ１，Ｐ２によりメイン側トランジスタＴ１がオフしている期間（同期側トランジスタＴ２がオンしている期間）によりブート用コンデンサＣ２の充電電圧を確保する。
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）制御回路４０には、コンデンサＣ２の充電時間を確保するためにメイン側トランジスタＴ１と同期側トランジスタＴ２のオン・オフ時間を変更する充電時間設定回路４４が備えられている。従って、周波数を低くすることなくメイン側トランジスタＴ１にゲート電圧を供給してオン抵抗値を小さくし、効率低下を抑えることができる。
（２）充電時間設定回路４４は、基準パルス信号Ｓ１１の所定パルス数毎にパルスを発生させるパルス発生回路５１と、パルス発生回路５１にて発生されたパルスの幅を充電時間に応じて設定するパルス幅設定回路５２と、パルス信号Ｓ３とパルス幅設定回路５２にてパルス幅が設定された信号Ｓ３２とを合成した調整パルス信号Ｓ４を生成する信号合成回路５３と、を備えている。そして、第１及び第２出力回路４６，４７により合成信号に基づいて第１及び第２駆動信号ＳＧ１１，ＳＧ１２が生成される。従って、一定の間隔でパルス幅を調整し、コンデンサＣ２の充電時間を確実に確保することができる。
（第二実施形態）
以下、本発明を具体化した第二実施形態を図５に従って説明する。
尚、第一実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
図５は、本実施形態のＤＣ／ＤＣコンバータ７０のブロック回路図である。
ＤＣ／ＤＣコンバータ７０は、１チップの半導体集積回路装置上に形成された制御回路７１と、メイン側トランジスタＴ１と同期側トランジスタＴ２とを含む。また、ＤＣ／ＤＣコンバータ７０は、ブート用コンデンサＣ２を備えている。
制御回路７１は、誤差増幅回路４１、ＰＷＭ比較回路４２、発振回路４３、充電時間設定回路７２、休止期間設定回路４５、第１及び第２出力回路４６，４７、レギュレータ４８を含む。
充電時間設定回路７２は、パルス発生回路５１ａと、パルス幅設定回路５２ａと、信号合成回路５３から構成されている。
パルス発生回路５１ａは、本実施形態ではタイマ回路により構成され、所定時間経過毎に所定レベル（例えばＨレベル）のタイムアップ信号ＳＴを生成する。パルス幅設定回路５２ａは、本実施形態ではワンショットパルス回路により構成され、パルス発生回路５１ａにて生成したタイムアップ信号ＳＴに応答して所定パルス幅を有するパルス信号Ｓ３２を生成する。信号合成回路５３は、パルス幅設定回路５２ａにて生成したパルス信号Ｓ３２と、入力されたパルス信号Ｓ３とを論理合成して調整パルス信号Ｓ４を生成する。
上記所定時間と所定パルス幅は、メイン側トランジスタＴ１のオン抵抗を小さくするために、該トランジスタＴ１のソース−ゲート間電圧（即ち、ブート用コンデンサＣ２の充電電圧）に基づいて設定される。
パルス信号Ｓ３２はパルス発生回路５１ａに帰還され、該パルス発生回路５１ａはパルス信号Ｓ３２に応答してタイムアップ信号ＳＴをリセットし（例えばＬレベルにする）、タイムカウントを再開する。
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）タイマ回路によりパルス発生回路５１ａを構成した。従って、発振回路４３の発振周波数に関わらずに所定の時間毎にコンデンサＣ２の充電時間を確保することができる。
（第三実施形態）
以下、本発明を具体化した第三実施形態を図６に従って説明する。
尚、上記各実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
ＤＣ／ＤＣコンバータ８０は、１チップの半導体集積回路装置上に形成された制御回路８１と、メイン側トランジスタＴ１と同期側トランジスタＴ２とを含む。また、ＤＣ／ＤＣコンバータ８０は、ブート用コンデンサＣ２を備えている。
制御回路８１は、誤差増幅回路４１、ＰＷＭ比較回路４２、発振回路４３、充電時間設定回路８２、休止期間設定回路４５、第１及び第２出力回路４６，４７、レギュレータ４８を含む。
充電時間設定回路８２は、パルス発生回路５１と、パルス幅設定回路５２と、信号合成回路５３と、充電判定回路８３とから構成されている。
充電判定回路８３は、ブート用コンデンサＣ２の端子Ｃ２ａにおける電圧Ｖｓを検出し、該電圧Ｖｓが所定電圧以上か否かを判定する。そして、充電判定回路８３は、電圧Ｖｓが所定電圧に達していない場合に所定レベル（例えばＨレベル）の制御信号ＳＣをパルス発生回路５１に出力する。パルス発生回路５１は、その所定レベル（Ｈレベル）の制御信号ＳＣに応答してカウント動作し、Ｌレベルの制御信号ＳＣに応答してカウント動作を停止する。即ち、充電時間設定回路８２は、電圧Ｖｓを検出し、必要なときにパルス発生回路５１を動作させ、パルス信号Ｓ３に基づいて調整パルス信号Ｓ４を生成する。
充電判定回路８３は、基準電源Ｅ２とコンパレータ８４とから構成されている。コンパレータ８４の反転入力端子はブート用コンデンサＣ２の端子Ｃ２ａに接続され、被反転入力端子には基準電源Ｅ２から所定電圧として基準電圧Ｖｒ２が入力される。コンパレータ８４は、ブート用コンデンサＣ２の端子Ｃ２ａにおける電圧Ｖｓと基準電圧Ｖｒ２とを比較し、電圧Ｖｓが基準電圧Ｖｒ２よりも低い場合には所定レベル（本実施形態ではＨレベル）の制御信号ＳＣを生成する。
パルス発生回路５１は、第一実施形態と同様に図２に示すように構成され、Ｈレベルの制御信号ＳＣに応答してカウント動作を行う。従って、充電時間設定回路８２は、電圧Ｖｓが基準電圧Ｖｒ２より低い場合にパルス信号Ｓ３に基づいてパルス幅を調整した調整パルス信号Ｓ４を生成し、電圧Ｖｓが基準電圧Ｖｒ２より高い場合にパルス信号Ｓ３のパルス幅と実質的に等しいパルス幅を有する調整パルス信号Ｓ４を生成する。
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）充電判定回路８３を備え、該充電判定回路８３はコンデンサＣ２の端子Ｃ２ａにおける電圧に基づいて制御信号ＳＣを生成するようにした。従って、充電が必要となるときに制御信号ＳＣを生成することができる。また、充電が不要なときには第１駆動信号ＳＧ１１のパルス幅を調整しないので、効率の低下を抑えることができる。
（第四実施形態）
以下、本発明を具体化した第四実施形態を図７に従って説明する。
尚、上記各実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
ＤＣ／ＤＣコンバータ９０は、１チップの半導体集積回路装置上に形成された制御回路９１と、メイン側トランジスタＴ１と同期側トランジスタＴ２とを含む。また、ＤＣ／ＤＣコンバータ９０は、ブート用コンデンサＣ２を備えている。
制御回路９１は、誤差増幅回路４１、ＰＷＭ比較回路４２、発振回路４３、充電時間設定回路９２、休止期間設定回路４５、第１及び第２出力回路４６，４７、レギュレータ４８を含む。
充電時間設定回路９２は、パルス発生回路５１と、パルス幅設定回路５２と、信号合成回路５３と、充電判定回路９３とから構成されている。
充電判定回路９３は、パルス信号Ｓ３のパルス幅を監視し、該パルス幅が所定値以上か否かを判定する。そして、充電判定回路９３は、パルス信号Ｓ３のパルス幅が所定値より小さい場合に所定レベル（例えばＨレベル）の制御信号ＳＣをパルス発生回路５１に出力する。パルス発生回路５１は、その所定レベル（Ｈレベル）の制御信号ＳＣに応答してカウント動作し、Ｌレベルの制御信号ＳＣに応答してカウント動作を停止する。即ち、充電時間設定回路９２は、パルス信号Ｓ３のパルス幅を監視し、必要なときにパルス発生回路５１を動作させ、パルス信号Ｓ３に基づいて調整パルス信号Ｓ４を生成する。
充電判定回路９３は、遅延回路９４と、ＥＯＲ（排他的論理和）回路９５とから構成され、遅延回路９４は本実施形態では複数のバッファ回路９６を直列接続して構成されている。遅延回路９４は入力されるパルス信号Ｓ３を遅延して生成した遅延パルス信号Ｓ３ｄを出力する。ＥＯＲ回路９５は２入力素子であり、パルス信号Ｓ３と遅延パルス信号Ｓ３ｄとが入力される。ＥＯＲ回路９５は、パルス信号Ｓ３と遅延パルス信号Ｓ３ｄとを排他的論理和演算して生成した制御信号ＳＣを出力する。
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）充電判定回路９３を備え、該充電判定回路９３はパルス信号Ｓ３のパルス幅に基づいて制御信号ＳＣを生成するようにした。従って、充電が必要となるときに制御信号ＳＣを生成することができる。また、充電が不要なときには第１駆動信号ＳＧ１１のパルス幅を調整しないので、効率の低下を抑えることができる。
（第五実施形態）
以下、本発明を具体化した第五実施形態を図８に従って説明する。
尚、上記各実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
ＤＣ／ＤＣコンバータ１００は、１チップの半導体集積回路装置上に形成された制御回路１０１と、メイン側トランジスタＴ１と同期側トランジスタＴ２とを含む。また、ＤＣ／ＤＣコンバータ１００は、ブート用コンデンサＣ２を備えている。
制御回路１０１は、誤差増幅回路４１、ＰＷＭ比較回路４２、発振回路４３、充電時間設定回路１０２、休止期間設定回路４５、第１及び第２出力回路４６，４７、レギュレータ４８を含む。
充電時間設定回路１０２は、パルス発生回路５１と、パルス幅設定回路５２と、信号合成回路５３と、充電判定回路１０３とから構成されている。
充電判定回路１０３は、入力電圧Ｖｉと出力電圧Ｖｏとを監視し、パルス幅の調整が必要な否かを判断し、その判断結果に基づいて制御信号ＳＣを生成する。充電判定回路１０３は、抵抗Ｒ２１，Ｒ２２とコンパレータ１０４とを備えている。抵抗Ｒ２１，Ｒ２２は直列接続されて分圧抵抗を構成し、入力電圧Ｖｉを分圧した分圧電圧Ｖ３を生成する。コンパレータ１０４は、反転入力端子に入力される分圧電圧Ｖ３と、被反転入力端子に入力される出力電圧Ｖｏとを比較し、その比較結果に基づいて、必要な時（入力電圧Ｖｉを分圧した分圧電圧Ｖ３より出力電圧Ｖｏが低い時）にパルス幅を調整するべく制御信号ＳＣを生成する。
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）充電判定回路１０３を備え、該充電判定回路１０３は入力電圧Ｖｉと出力電圧Ｖｏとに基づいて制御信号ＳＣを生成するようにした。従って、充電が必要となるときに制御信号ＳＣを生成することができる。また、充電が不要なときには第１駆動信号ＳＧ１１のパルス幅を調整しないので、効率の低下を抑えることができる。
（第六実施形態）
以下、本発明を具体化した第六実施形態を図９，図１０に従って説明する。
尚、上記各実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
ＤＣ／ＤＣコンバータ１１０は、１チップの半導体集積回路装置上に形成された制御回路１１１と、メイン側トランジスタＴ１と同期側トランジスタＴ２とを含む。また、ＤＣ／ＤＣコンバータ１１０は、チャージ用コンデンサＣ２１を備えている。
制御回路１１１は、誤差増幅回路４１、ＰＷＭ比較回路４２、発振回路４３、休止期間設定回路４５、第１及び第２出力回路４６，４７、レギュレータ４８、アンド回路１１３、第３出力回路(Drv-CP)１１４を含む。
アンド回路１１３は２入力素子であり、発振回路４３にて生成された基準パルス信号Ｓ１１と、メイン側トランジスタＴ１を駆動するべく休止期間設定回路４５から出力される第１制御信号Ｓ５とが入力され、両信号Ｓ１１，Ｓ５を論理積演算してパルス信号Ｓ１２を生成する。
第３出力回路１１４は、入力電圧Ｖｉが駆動電圧として供給され、アンド回路１１３にて生成されたパルス信号Ｓ１２を増幅して出力する。その第３出力回路１１４の出力端子にはチャージ用コンデンサＣ２１の一端が接続され、コンデンサＣ２１の他端はダイオードＤ２のカソードに接続され、そのダイオードＤ２のアノードはレギュレータ４８に接続されている。
ダイオードＤ２のカソードはダイオードＤ３のアノードに接続され、そのダイオードＤ３のカソードは第１出力回路４６の電源端子４６ａに接続されている。また、ダイオードＤ３のカソードはコンデンサＣ２２の第１端子Ｃ２２ａに接続され、コンデンサＣ２２の第２端子Ｃ２２ｂはノードＮ１に接続されている。
次に、上記のように構成されたＤＣ／ＤＣコンバータ１１０の作用を説明する。
図１０（ａ）に示すように、第１制御信号Ｓ５のオンデューティが基準パルス信号Ｓ１１のそれよりも大きい（例えばデューティが５０パーセント以上）場合、アンド回路１１３は基準パルス信号Ｓ１１と実質的に同じ波形を持つパルス信号Ｓ１２を生成する。第３出力回路１１４は、このパルス信号Ｓ１２に基づいてポンピング動作し、チャージ用コンデンサＣ２１に蓄積した電荷を、ダイオードＤ３を介してコンデンサＣ２２に蓄積する。
第３出力回路１１４に入力されるパルス信号Ｓ１２がＬレベルの時、コンデンサＣ２２にはダイオードＤ２，Ｄ３を介してレギュレータ４８から電荷が蓄積され、その第１端子Ｃ２２ａはレギュレータ出力電圧Ｖｂレベルとなっている。そして、第３出力回路１１４によるポンピング動作によってチャージ用コンデンサＣ２１の第２端子Ｃ２１ｂが入力電圧Ｖｉレベルとなるため、コンデンサＣ２１の第１端子Ｃ２１ａは（Ｖｂ＋Ｖｉ）レベルとなる。このとき、コンデンサＣ２２の第２端子Ｃ２２ｂはノードＮ１に接続されているため、その第２端子Ｃ２２ｂはメイン側トランジスタＴ１をオン駆動した時には入力電圧Ｖｉレベルとなる。従って、第１出力回路４６は、高電位側電源端子４６ａに電圧（Ｖｂ＋Ｖｉ）が供給され、低電位側電源端子４６ｂに電圧Ｖｉが供給されている。即ち、第１出力回路４６の電源端子４６ａ，４６ｂの電位差はＶｂとなる。そして、第１出力回路４６は電源端子４６ａ，４６ｂに供給される電圧に基づいて動作し、メイン側トランジスタＴ１をオン駆動する。これにより、メイン側トランジスタＴ１のオン駆動時におけるオン抵抗値を小さくし、変換効率の低下を抑えることができる。
また、第３出力回路１１４を設けて必要な時（メイン側トランジスタＴ１をオン駆動する時）に第１出力回路４６に昇圧して入力電圧Ｖｉよりも高い電圧Ｖｓを供給するようにしたので、発振回路４３の発振周波数を変更する必要がない。このため、高周波に対応したチョークコイルＬ１を用いれば良く、高周波化に対応可能であると共に、外付け部品の専有面積を小さくすることができる。
図１０（ｂ）に示すように、第１制御信号Ｓ５のオンデューティが基準パルス信号Ｓ１１のそれよりも小さい（例えばデューティが５０パーセントより小さい）場合、アンド回路１１３は第１制御信号Ｓ５と実質的に同じ波形を持つパルス信号Ｓ１２を生成する。第３出力回路１１４は、このパルス信号Ｓ１２に基づいてポンピング動作し、チャージ用コンデンサＣ２１に蓄積した電荷を、ダイオードＤ３を介してコンデンサＣ２２に蓄積する。そして、第１出力回路４６は、上記と同様にして供給される電源電圧に基づいて動作し、メイン側トランジスタＴ１をオン駆動する。
ここで、アンド回路１１３が無い場合について考慮する。この場合、第３出力回路１１４は基準パルス信号Ｓ１１によりポンピング動作する。そして、第１及び第２制御信号Ｓ５，Ｓ６のオンデューティにより、第２制御信号Ｓ６と基準パルス信号Ｓ１１とが同時にＨレベルとなる期間Ｈ１が存在する。この期間において、同期側トランジスタＴ２がオンしていることからノードＮ１、即ち第１出力回路４６の低電位側電源端子４６ｂの電位はグランドＧＮＤレベルになる。一方、基準パルス信号Ｓ１１により動作する第３出力回路１１４によってコンデンサＣ２１の第１端子Ｃ２１ａの電位は（Ｖｂ＋Ｖｉ）レベルとなる。従って、第１出力回路４６の電源端子４６ａ，４６ｂ間の電位差は（Ｖｂ＋Ｖｉ）となる。上記したように、期間Ｈ１以外では第１出力回路４６の電源端子４６ａ，４６ｂ間における電位差はＶｂである。また、第２出力回路４７の電源端子４７ａ，４７ｂ間における電位差はＶｂである。即ち、第１出力回路４６は、（Ｖｂ＋Ｖｉ）の電位差に耐える電気的特性を有していなければならず、このような第１出力回路４６は耐圧が低いものに比べて専有面積が大きくなる。
それに対し、本実施形態では、第１制御信号Ｓ５と基準パルス信号Ｓ１１とを論理積演算して生成したパルス信号Ｓ１２により第３出力回路１１４を動作させるため、第１出力回路４６の耐圧を電位差Ｖｂに対応させれば良い。そして、電位差Ｖｂに対応した第１出力回路４６の破損を防止することができる。
（第七実施形態）
以下、本発明を具体化した第七実施形態を図１１，図１２に従って説明する。
尚、上記第六実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
ＤＣ／ＤＣコンバータ１２０は、１チップの半導体集積回路装置上に形成された制御回路１２１と、メイン側トランジスタＴ１と同期側トランジスタＴ２とを含む。また、ＤＣ／ＤＣコンバータ１２０は、チャージ用コンデンサＣ２１を備えている。
制御回路１２１は、誤差増幅回路４１、ＰＷＭ比較回路４２、発振回路４３、休止期間設定回路４５、第１及び第２出力回路４６，４７、レギュレータ４８、アンド回路１１３、オア回路１２２、第３出力回路(Drv-CP)１１４を含む。
アンド回路１１３は２入力素子であり、発振回路４３にて生成されたパルス信号Ｓ１１と、メイン側トランジスタＴ１を駆動するべく休止期間設定回路４５から出力される第１制御信号Ｓ５とが入力され、両信号Ｓ１１，Ｓ５を論理積演算してパルス信号Ｓ１２を生成する。
オア回路１２２は２入力素子であり、パルス信号Ｓ１２と制御信号ＳＣとが入力される。この制御信号ＳＣは、例えば第三実施形態の充電判定回路８３にて生成された制御信号が供給される。尚、第四実施形態の充電判定回路９３、第五実施形態の充電判定回路１０３により生成された制御信号ＳＣ、又は外部から供給される制御信号としても良い。オア回路１２２は、パルス信号Ｓ１２と制御信号ＳＣとを論理和演算して信号Ｓ１３を生成する。
従って、図１２に示すように、Ｌレベルの制御信号ＳＣが入力されている時には第六実施形態と同様に動作し、オア回路１２２から出力されるパルス波形の信号Ｓ１３によりチャージ用コンデンサＣ２１に対してポンピング動作し、該コンデンサＣ２２の端子Ｃ２２ａにおける電圧Ｖｓにより第１出力回路４６を動作させてメイン側トランジスタＴ１のオン抵抗値を低下させる。そして、Ｈレベルの制御信号ＳＣが入力されると、オア回路１２２から一定レベル（Ｈレベル）の信号Ｓ１３が出力され、ポンピング動作が停止される。
尚、上記各実施形態は、以下の態様で実施してもよい。
・第一実施形態において、ＤＣ／ＤＣコンバータ３２を備えた電子機器２１に具体化したが、構成を適宜変更した電子機器に具体化しても良い。例えば、図１３に示すように、電子機器１３０は内部回路３１を備え、バッテリパック１３１が装着可能に構成されている。このバッテリパック１３１は、バッテリＢＴと、ＤＣ／ＤＣコンバータ１３２とを備えている。このＤＣ／ＤＣコンバータ１３２は、上記各実施形態におけるＤＣ／ＤＣコンバータ３２，７０，８０，９０，１００，１１０，１２０の何れかである。このように構成することで、入力電圧Ｖｉを出力電圧Ｖｏに変換するその変換効率の低下を抑えたバッテリパック１３１，電子機器１３０を提供することができる。
・第一実施形態においてカウント値を変更可能に構成してもよい。また、第二実施形態においてタイマの値を変更可能に構成してもよい。
上記各実施の形態から把握できる技術的思想を以下に記載する。
（付記１） Ｎ型ＦＥＴよりなるメイン側トランジスタ及び同期側トランジスタと、出力電圧と基準電圧との比較結果に基づいてオン・オフ時間にて前記メイン側トランジスタ及び同期側トランジスを制御する制御回路と、前記メイン側トランジスタのゲート電圧を生成するためのコンデンサとを備え、前記同期側トランジスタのオン時に前記コンデンサを充電し、前記コンデンサをブートさせて前記メイン側トランジスタのゲート電圧を生成する同期整流方式のＤＣ／ＤＣコンバータにおいて、
前記制御回路には、前記メイン側トランジスタと同期側トランジスタのオン・オフ時間を変更する充電時間設定回路を備えたことを特徴とするＤＣ／ＤＣコンバータ。
（付記２） 三角波信号と基準パルス信号とを生成する発振回路を備えたことを特徴とする付記１記載のＤＣ／ＤＣコンバータ。
（付記３） 前記制御回路は、
出力電圧の分圧電圧と基準電圧とを比較して誤差信号を生成する誤差増幅回路と、
前記誤差信号と三角波信号とを比較して前記誤差信号の電圧に比例したパルス幅を持つパルス信号を生成する比較回路と、
前記メイン側トランジスタのゲートに供給する第１駆動信号を生成する第１出力回路と、
前記同期側トランジスタのゲートに供給する第２駆動信号を生成する第２出力回路と、を備え、
前記充電時間設定回路は、
前記基準パルス信号の所定パルス数毎にパルスを発生させるパルス発生回路と、
前記パルス発生回路にて発生されたパルスの幅を前記充電時間に応じて設定するパルス幅設定回路と、
前記パルス信号と前記パルス幅設定回路にてパルス幅が設定された信号とを合成した合成信号を生成する信号合成回路と、を備え、
前記第１及び第２出力回路は、前記合成信号に基づいて前記第１及び第２駆動信号を生成すること
を特徴とする付記２記載のＤＣ／ＤＣコンバータ。
（付記４） 前記制御回路は、
出力電圧の分圧電圧と基準電圧とを比較して誤差信号を生成する誤差増幅回路と、
前記誤差信号と三角波信号とを比較して前記誤差信号の電圧に比例したパルス幅を持つパルス信号を生成する比較回路と、
前記メイン側トランジスタのゲートに供給する第１駆動信号を生成する第１出力回路と、
前記同期側トランジスタのゲートに供給する第２駆動信号を生成する第２出力回路と、を備え、
前記充電時間設定回路は、
所定時間毎にパルスを発生させるパルス発生回路と、
前記パルス発生回路にて発生されたパルスの幅を前記充電時間に応じて設定するパルス幅設定回路と、
前記パルス信号と前記パルス幅設定回路にてパルス幅が設定された信号とを合成した合成信号を生成する信号合成回路と、を備え、
前記第１及び第２出力回路は、前記合成信号に基づいて前記第１及び第２駆動信号を生成すること
を特徴とする付記１記載のＤＣ／ＤＣコンバータ。
（付記５） 前記パルス発生回路は、制御信号に応答して前記パルスの発生を停止することを特徴とする付記１〜４のうちの何れか一項に記載のＤＣ／ＤＣコンバータ。
（付記６） 前記コンデンサに充電が必要か否かを判定し、その判定結果に基づいて前記制御信号を生成する充電判定回路を備えたことを特徴とする付記１〜５のうちの何れか一項に記載のＤＣ／ＤＣコンバータ。
（付記７） 前記充電判定回路は、前記コンデンサによりブートされた電圧と基準電圧とを比較して前記コンデンサに充電が必要か否かを判定することを特徴とする付記６記載のＤＣ／ＤＣコンバータ。
（付記８） 前記充電判定回路は、前記比較回路から出力されるパルス信号に基づいて前記コンデンサに充電が必要か否かを判定することを特徴とする付記６記載のＤＣ／ＤＣコンバータ。
（付記９） 前記充電判定回路は、入力電圧と出力電圧とを比較して前記コンデンサに充電が必要か否かを判定することを特徴とする付記６記載のＤＣ／ＤＣコンバータ。
（付記１０） Ｎ型ＦＥＴよりなるメイン側トランジスタ及び同期側トランジスタと、出力電圧と基準電圧との比較結果に基づいてオン・オフ時間にて前記メイン側トランジスタ及び同期側トランジスを制御する制御回路と、前記メイン側トランジスタのゲート電圧を生成するためのコンデンサとを備え、前記同期側トランジスタのオン時に前記コンデンサを充電し、前記コンデンサをポンピングして前記メイン側トランジスタのゲート電圧を生成する同期整流方式のＤＣ／ＤＣコンバータにおいて、
前記制御回路は、
出力電圧の分圧電圧と基準電圧とを比較して誤差信号を生成する誤差増幅回路と、
三角波信号と基準パルス信号とを生成する発振回路と、
前記誤差信号と前記三角波信号とを比較して前記誤差信号の電圧に比例したパルス幅を持つパルス信号を生成する比較回路と、
前記パルス信号に基づいて前記メイン側トランジスタ及び同期側トランジスタが同時にオンしないように第１及び第２制御信号を生成する休止期間設定回路と、
前記第１制御信号に基づいて前記メイン側トランジスタのゲートに供給する第１駆動信号を生成する第１出力回路と、
前記第２制御信号に基づいて前記同期側トランジスタのゲートに供給する第２駆動信号を生成する第２出力回路と、
前記第１制御信号と前記基準パルス信号とを合成した合成信号を生成する信号合成回路と、
前記合成信号に基づいて前記コンデンサをポンピングする第３出力回路と、
を備えたことを特徴とするＤＣ／ＤＣコンバータ。
（付記１１） Ｎ型ＦＥＴよりなるメイン側トランジスタ及び同期側トランジスタと接続されるとともに、前記メイン側トランジスタのゲート電圧を生成するためのコンデンサと接続され、前記同期側トランジスタのオン時に前記コンデンサを充電し、前記コンデンサをブートさせて前記メイン側トランジスタのゲート電圧を生成する同期整流方式のＤＣ／ＤＣコンバータを構成する半導体装置において、
前記メイン側トランジスタと同期側トランジスタのオン・オフ時間を変更する充電時間設定回路を備えたことを特徴とする半導体装置。
（付記１２） Ｎ型ＦＥＴよりなるメイン側トランジスタ及び同期側トランジスタと接続されるとともに、前記メイン側トランジスタのゲート電圧を生成するためのコンデンサと接続され、前記同期側トランジスタのオン時に前記コンデンサを充電し、前記コンデンサをブートさせて前記メイン側トランジスタのゲート電圧を生成する同期整流方式のＤＣ／ＤＣコンバータを構成する半導体装置において、
出力電圧の分圧電圧と基準電圧とを比較して誤差信号を生成する誤差増幅回路と、
三角波信号と基準パルス信号とを生成する発振回路と、
前記誤差信号と前記三角波信号とを比較して前記誤差信号の電圧に比例したパルス幅を持つパルス信号を生成する比較回路と、
前記パルス信号に基づいて前記メイン側トランジスタ及び同期側トランジスタが同時にオンしないように第１及び第２制御信号を生成する休止期間設定回路と、
前記第１制御信号に基づいて前記メイン側トランジスタのゲートに供給する第１駆動信号を生成する第１出力回路と、
前記第２制御信号に基づいて前記同期側トランジスタのゲートに供給する第２駆動信号を生成する第２出力回路と、
前記第１制御信号と前記基準パルス信号とを合成した合成信号を生成する信号合成回路と、
前記合成信号に基づいて前記コンデンサをポンピングする第３出力回路と、
を備えたことを特徴とする半導体装置。
（付記１３） 付記１〜１０のうちの何れか一項に記載のＤＣ／ＤＣコンバータを備えたことを特徴とする電子機器。
（付記１４） 付記１〜１０のうちの何れか一項に記載のＤＣ／ＤＣコンバータと、該ＤＣ／ＤＣコンバータにより充電されるバッテリとを備えたことを特徴とするバッテリパック。
第一実施形態のＤＣ／ＤＣコンバータのブロック回路図である。 充電時間設定回路の回路図である。 充電時間設定回路の動作波形図である。 電子機器のブロック図である。 第二実施形態のＤＣ／ＤＣコンバータのブロック回路図である。 第三実施形態のＤＣ／ＤＣコンバータのブロック回路図である。 第四実施形態のＤＣ／ＤＣコンバータのブロック回路図である。 第五実施形態のＤＣ／ＤＣコンバータのブロック回路図である。 第六実施形態のＤＣ／ＤＣコンバータのブロック回路図である。 （ａ）（ｂ）はＤＣ／ＤＣコンバータの動作波形図である。 第七実施形態のＤＣ／ＤＣコンバータのブロック回路図である。 第七実施形態のＤＣ／ＤＣコンバータの動作波形図である。 別の電子機器のブロック図である。 従来のＤＣ／ＤＣコンバータのブロック回路図である。
符号の説明
２１ 電子機器
３２ ＤＣ／ＤＣコンバータ
４０ 制御回路
ＢＴ バッテリ
Ｃ２，Ｃ２１ コンデンサ
ＳＣ 制御信号
ＳＧ１１ 第１駆動信号
ＳＧ１２ 第２駆動信号
Ｔ１ メイン側トランジスタ
Ｔ２ 同期側トランジスタ
Ｖｓ 電圧
Ｖｂ レギュレータ出力電圧
Ｖｉ 入力電圧
Ｖｏ 出力電圧

Claims (10)

  1. Ｎ型ＦＥＴよりなるメイン側トランジスタ及び同期側トランジスタと、出力電圧と基準電圧との比較結果に基づいてオン・オフ時間にて前記メイン側トランジスタ及び同期側トランジスを制御する制御回路と、前記メイン側トランジスタのゲート電圧を生成するためのコンデンサとを備え、前記同期側トランジスタのオン時に前記コンデンサを充電し、前記コンデンサをブートさせて前記メイン側トランジスタのゲート電圧を生成する同期整流方式のＤＣ／ＤＣコンバータにおいて、
    前記制御回路には、前記メイン側トランジスタのスイッチングサイクルの複数回に１回の割合で、該メイン側トランジスタのデューティ比を変更する充電時間設定回路を備えたことを特徴とするＤＣ／ＤＣコンバータ。
  2. Ｎ型ＦＥＴよりなるメイン側トランジスタ及び同期側トランジスタと、出力電圧と基準電圧との比較結果に基づいてオン・オフ時間にて前記メイン側トランジスタ及び同期側トランジスを制御する制御回路と、前記メイン側トランジスタのゲート電圧を生成するためのコンデンサとを備え、前記同期側トランジスタのオン時に前記コンデンサを充電し、前記コンデンサをブートさせて前記メイン側トランジスタのゲート電圧を生成する同期整流方式のＤＣ／ＤＣコンバータにおいて、
    前記制御回路には、前記メイン側トランジスタのスイッチングサイクルのＮ回に１回の割合で、該メイン側トランジスタのデューティ比を変更する充電時間設定回路を備え、
    前記制御回路は、
    出力電圧の分圧電圧と基準電圧とを比較して誤差信号を生成する誤差増幅回路と、
    前記誤差信号と三角波信号とを比較して前記誤差信号の電圧に比例したパルス幅を持つパルス信号を生成する比較回路と、
    前記メイン側トランジスタのゲートに供給する第１駆動信号を生成する第１出力回路と、
    前記同期側トランジスタのゲートに供給する第２駆動信号を生成する第２出力回路と、を備え、
    前記充電時間設定回路は、
    基準パルス信号のＮパルス数毎にパルスを発生させるパルス発生回路と、
    前記パルス発生回路にて発生されたパルスの幅を前記充電時間に応じて設定するパルス幅設定回路と、
    前記パルス信号と前記パルス幅設定回路にてパルス幅が設定された信号とを合成した合成信号を生成する信号合成回路と、を備え、
    前記第１及び第２出力回路は、前記合成信号に基づいて前記第１及び第２駆動信号を生成すること
    を特徴とするＤＣ／ＤＣコンバータ。
  3. Ｎ型ＦＥＴよりなるメイン側トランジスタ及び同期側トランジスタと、出力電圧と基準電圧との比較結果に基づいてオン・オフ時間にて前記メイン側トランジスタ及び同期側トランジスを制御する制御回路と、前記メイン側トランジスタのゲート電圧を生成するためのコンデンサとを備え、前記同期側トランジスタのオン時に前記コンデンサを充電し、前記コンデンサをブートさせて前記メイン側トランジスタのゲート電圧を生成する同期整流方式のＤＣ／ＤＣコンバータにおいて、
    前記制御回路には、前記メイン側トランジスタのスイッチングサイクルのＮ回に１回の割合で、該メイン側トランジスタのデューティ比を変更する充電時間設定回路を備え、
    前記制御回路は、
    出力電圧の分圧電圧と基準電圧とを比較して誤差信号を生成する誤差増幅回路と、
    前記誤差信号と三角波信号とを比較して前記誤差信号の電圧に比例したパルス幅を持つパルス信号を生成する比較回路と、
    前記メイン側トランジスタのゲートに供給する第１駆動信号を生成する第１出力回路と、
    前記同期側トランジスタのゲートに供給する第２駆動信号を生成する第２出力回路と、を備え、
    前記充電時間設定回路は、
    所定時間毎にパルスを発生させるパルス発生回路と、
    前記パルス発生回路にて発生されたパルスの幅を前記充電時間に応じて設定するパルス幅設定回路と、
    前記パルス信号と前記パルス幅設定回路にてパルス幅が設定された信号とを合成した合成信号を生成する信号合成回路と、を備え、
    前記第１及び第２出力回路は、前記合成信号に基づいて前記第１及び第２駆動信号を生成すること
    を特徴とするＤＣ／ＤＣコンバータ。
  4. 前記パルス発生回路は、制御信号に応答して前記パルスの発生を停止することを特徴とする請求項２又は３に記載のＤＣ／ＤＣコンバータ。
  5. 前記コンデンサに充電が必要か否かを判定し、その判定結果に基づいて制御信号を生成する充電判定回路を備えたことを特徴とする請求項１〜４のうちの何れか一項に記載のＤＣ／ＤＣコンバータ。
  6. Ｎ型ＦＥＴよりなるメイン側トランジスタ及び同期側トランジスタと、出力電圧と基準電圧との比較結果に基づいてオン・オフ時間にて前記メイン側トランジスタ及び同期側トランジスを制御する制御回路と、前記メイン側トランジスタのゲート電圧を生成するためのコンデンサとを備え、前記同期側トランジスタのオン時に前記コンデンサを充電し、前記コンデンサをポンピングして前記メイン側トランジスタのゲート電圧を生成する同期整流方式のＤＣ／ＤＣコンバータにおいて、
    前記制御回路は、
    出力電圧の分圧電圧と基準電圧とを比較して誤差信号を生成する誤差増幅回路と、
    三角波信号と基準パルス信号とを生成する発振回路と、
    前記誤差信号と前記三角波信号とを比較して前記誤差信号の電圧に比例したパルス幅を持つパルス信号を生成する比較回路と、
    前記パルス信号に基づいて前記メイン側トランジスタ及び同期側トランジスタが同時にオンしないように第１及び第２制御信号を生成する休止期間設定回路と、
    前記第１制御信号に基づいて前記メイン側トランジスタのゲートに供給する第１駆動信号を生成する第１出力回路と、
    前記第２制御信号に基づいて前記同期側トランジスタのゲートに供給する第２駆動信号を生成する第２出力回路と、
    前記第１制御信号と前記基準パルス信号とを合成した合成信号を生成する信号合成回路と、
    前記合成信号に基づいて、前記第１制御信号が前記メイン側トランジスタをオン駆動するときのみ前記コンデンサをポンピングする信号を出力する第３出力回路と、
    を備えたことを特徴とするＤＣ／ＤＣコンバータ。
  7. Ｎ型ＦＥＴよりなるメイン側トランジスタ及び同期側トランジスタと接続されるとともに、前記メイン側トランジスタのゲート電圧を生成するためのコンデンサと接続され、前記同期側トランジスタのオン時に前記コンデンサを充電し、前記コンデンサをブートさせて前記メイン側トランジスタのゲート電圧を生成する同期整流方式のＤＣ／ＤＣコンバータを構成する半導体装置において、
    前記メイン側トランジスタのスイッチングサイクルの複数回に１回の割合で、該メイン側トランジスタのデューティ比を変更する充電時間設定回路を備えたことを特徴とする半導体装置。
  8. Ｎ型ＦＥＴよりなるメイン側トランジスタ及び同期側トランジスタと接続されるとともに、前記メイン側トランジスタのゲート電圧を生成するためのコンデンサと接続され、前記同期側トランジスタのオン時に前記コンデンサを充電し、前記コンデンサをブートさせて前記メイン側トランジスタのゲート電圧を生成する同期整流方式のＤＣ／ＤＣコンバータを構成する半導体装置において、
    出力電圧の分圧電圧と基準電圧とを比較して誤差信号を生成する誤差増幅回路と、
    三角波信号と基準パルス信号とを生成する発振回路と、
    前記誤差信号と前記三角波信号とを比較して前記誤差信号の電圧に比例したパルス幅を持つパルス信号を生成する比較回路と、
    前記パルス信号に基づいて前記メイン側トランジスタ及び同期側トランジスタが同時にオンしないように第１及び第２制御信号を生成する休止期間設定回路と、
    前記第１制御信号に基づいて前記メイン側トランジスタのゲートに供給する第１駆動信号を生成する第１出力回路と、
    前記第２制御信号に基づいて前記同期側トランジスタのゲートに供給する第２駆動信号を生成する第２出力回路と、
    前記第１制御信号と前記基準パルス信号とを合成した合成信号を生成する信号合成回路と、
    前記合成信号に基づいて、前記第１制御信号が前記メイン側トランジスタをオン駆動するときのみ前記コンデンサをポンピングする信号を出力する第３出力回路と、
    を備えたことを特徴とする半導体装置。
  9. 請求項１〜６のうちの何れか一項に記載のＤＣ／ＤＣコンバータを備えたことを特徴とする電子機器。
  10. 請求項１〜６のうちの何れか一項に記載のＤＣ／ＤＣコンバータと、該ＤＣ／ＤＣコンバータにより充電されるバッテリとを備えたことを特徴とするバッテリパック。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4328290B2 (ja) * 2004-12-28 2009-09-09 富士通マイクロエレクトロニクス株式会社 電源回路、半導体集積回路装置、電子機器及び電源回路の制御方法
JP4915162B2 (ja) * 2006-07-25 2012-04-11 富士電機株式会社 Ｄｃ−ｄｃコンバータ
US7737773B2 (en) * 2006-08-31 2010-06-15 Sharp Kabushiki Kaisha Semiconductor device, step-down chopper regulator, and electronic equipment
JP5029156B2 (ja) * 2007-06-11 2012-09-19 富士通セミコンダクター株式会社 Ｄｃ−ｄｃコンバータおよびその制御方法
US20090091422A1 (en) * 2007-10-03 2009-04-09 Apple Inc. Device identification via serial communication link
US20090216584A1 (en) * 2008-02-27 2009-08-27 Fountain Gregory J Repair diagnostics based on replacement parts inventory
US8207720B2 (en) * 2008-07-18 2012-06-26 Infineon Technologies Austria Ag Methods and apparatus for power supply load dump compensation
US8076913B2 (en) * 2008-12-22 2011-12-13 Mediatek Inc. Voltage converters and voltage generating methods for generating output voltage signals according to a pulse width modulation signal
JP2010200554A (ja) * 2009-02-26 2010-09-09 Fuji Electric Systems Co Ltd Ｄｃ−ｄｃコンバータ
JP5201007B2 (ja) * 2009-03-04 2013-06-05 富士電機株式会社 スイッチング制御回路および該スイッチング制御回路を用いるａｃ／ｄｃコンバータ
JP5330962B2 (ja) * 2009-11-04 2013-10-30 パナソニック株式会社 Ｄｃ−ｄｃコンバータ
JP5432744B2 (ja) * 2010-01-26 2014-03-05 パナソニック株式会社 電源装置及び照明器具
JP5786629B2 (ja) * 2011-10-12 2015-09-30 トヨタ自動車株式会社 電力変換装置
JP5942652B2 (ja) * 2012-07-11 2016-06-29 株式会社デンソー スイッチング電源回路
US9088220B2 (en) * 2012-08-03 2015-07-21 Cooper Technologies Company Combined low power isolated power supply with isolated data transfer
JP2014050299A (ja) * 2012-09-04 2014-03-17 Toshiba Corp Ｄｃ−ｄｃコンバータ、および、半導体装置
TWI463776B (zh) * 2012-12-06 2014-12-01 Anpec Electronics Corp 靴帶式直流至直流轉換器
JP2014171316A (ja) 2013-03-04 2014-09-18 Mitsubishi Electric Corp 半導体モジュール及び昇圧整流回路
WO2014147670A1 (ja) 2013-03-22 2014-09-25 富士通株式会社 ダブルエンドフォワードコンバータ及び電源装置
US9318956B1 (en) * 2014-11-20 2016-04-19 Sanken Electric Co., Ltd. Switching power-supply device
JP6883762B2 (ja) * 2017-08-24 2021-06-09 パナソニックＩｐマネジメント株式会社 電源装置及び照明装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5481178A (en) * 1993-03-23 1996-01-02 Linear Technology Corporation Control circuit and method for maintaining high efficiency over broad current ranges in a switching regulator circuit
US5814979A (en) * 1995-06-01 1998-09-29 Maxim Integrated Products, Inc. Low drop out switching regulator
US5705919A (en) * 1996-09-30 1998-01-06 Linear Technology Corporation Low drop-out switching regulator architecture
US6069471A (en) * 1998-05-14 2000-05-30 Intel Corporation Dynamic set point switching regulator
JP4463369B2 (ja) * 2000-02-24 2010-05-19 富士通マイクロエレクトロニクス株式会社 Ｄｃ−ｄｃコンバータの制御回路及びｄｃ−ｄｃコンバータ
US6430070B1 (en) * 2001-05-23 2002-08-06 Winbond Electronics Corp. Synchronous PWM switching regulator system
JP3968228B2 (ja) * 2001-10-05 2007-08-29 富士通株式会社 レギュレータ回路
JP4265894B2 (ja) * 2002-08-22 2009-05-20 富士通マイクロエレクトロニクス株式会社 Ｄｃ／ｄｃコンバータの制御回路及びｄｃ／ｄｃコンバータ

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