JP2004163472A - フォトマスクの設計方法、フォトマスク、及び半導体装置 - Google Patents

Abstract

【課題】ＯＰＣの精度を維持しながら、ＯＰＣを容易に実施でき、設計に要する時間を短縮できるフォトマスク設計方法、その方法を用いて作成されたフォトマスク、及びそのフォトマスクを用いて製造された半導体装置を提供する。
【解決手段】モデルベースＯＰＣにおいて、テストパターンの線幅の実測結果とモデルによる計算結果を比較し、まず、フィッティング残差が誤差許容範囲（−ａ、＋ａ）以内であるか否かを判断する。この誤差許容範囲以外の場合は、フィッティング残差がパターンの上下層との接続関係や接続などの特性に与える影響を分析し、実際に必要な誤差許容範囲（−ｂ、＋ｃ）を決定する。フィッティング残差が（−ａ、＋ａ）を越えている測定箇所で、そのフィッティング残差が（−ｂ、＋ｃ）に入っていれば、フィッティング精度が十分高いとし、モデルの検証が完成する（ａ、ｂ、ｃは定数である）。
【選択図】図２０

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置などの製造に用いられるフォトマスクの設計方法、その設計方法を用いて形成したフォトマスク、およびそのフォトマスクを用いて製造された半導体装置に関する。
【０００２】
【従来の技術】
電子デバイスの微細化と集積回路の高集積化が進み、半導体設計パターンの寸法は露光波長よりも短くなってきた。例えば、ＭＯＳトランジスタのゲート電極のゲート長はいわゆるディープサブミクロンの微細幅となっており、また、電子デバイスにおいてコンタクトホール及びビアホールパターンの幅とピッチの更なる縮小が要求されている。
【０００３】
集積度の向上とともに、高速で大容量のデータを処理できるようにするために、半導体装置では、例えばＤＲＡＭなどのメモリ素子とロジック素子を同一チップ上に同時に形成する、いわゆるメモリセルとロジック素子を混載することが近年行われている。このような半導体装置では、密なパターンと疎なパターンとを同一チップ上に形成する必要がある。具体的に、メモリ素子のパターンが密集して規則正しく配置されているのに対して、ロジック素子のパターンが比較的疎にランダムに配置されている。
【０００４】
半導体装置のパターンが微細化され、かつ複雑化されると、回路パターンの加工精度が低下する。例えば、ゲートパターンを同一の設計間隔と設計幅でフォトマスクに形成し、当該フォトマスクを用いて露光とエッチングによってウェハ上に転写すると、ウェハ上に形成されるゲートパターンのサイズと間隔が異なるものになってしまう。これにより、半導体装置の特性の変動を生じ、集積回路としての性能や歩留まりが低下する。
【０００５】
加工精度低下の要因としては、例えば、プロセスの不安定性による線幅の変動や、フォトマスク上の線幅の変動や、パターン疎密への依存性によりフォトマスク上及び半導体基板上の線幅の変動などが挙げられる。これらは、半導体装置の製造プロセスにおいて、主に用いられる製造技術、例えば、フォトリソグラフィや、エッチングなどに起因する。
【０００６】
フォトリソグラフィ技術は、半導体装置の製造工程において、半導体基板上に半導体素子用のパターンを形成するために主に用いられている技術である。フォトリソグラフィでは、縮小投影露光装置によりフォトマスク（透明領域と遮光領域からなるパターンが形成された露光用原板であり、縮小率が１：１でない場合は特にレチクルとも呼ばれるが、ここではいずれもフォトマスクと呼称する）のパターンすなわちマスクパターンを感光性樹脂の塗布された半導体基板上に転写し、現像により感光性樹脂の所定のパターンすなわち感光性樹脂パターンを得ることができる。
【０００７】
これまでのフォトリソグラフィ技術においては、主に露光装置の開発、とりわけ短波長化、及び投影レンズ系の高ＮＡ化により解像力を向上させ、半導体素子の微細化へ対応してきた。ここでＮＡは開口数と呼ばれ、この値が大きいほど高い解像度が得られる。
一般にレーリー（Ｒａｙｌｅｉｇｈ）の式としてよく知られているように、フォトリソグラフィの光の波長をλとすれば、露光装置の限界解像度Ｒ（解像できる限界の微細パターンの寸法）とＮＡには、Ｒ＝ｋ１・λ／ＮＡの関係があり、ＮＡを大きくするほど限界解像度はより微細になる。ここで、係数ｋ１はレジストの性能などに依存する定数である。
【０００８】
ところが、半導体基板上にパターンを形成する際に、露光対象となる表面に段差のある場合が多くある。このような段差のある面に対して微細パターンを形成するに、解像度だけではなく、焦点深度の確保も重要である。
焦点深度ＤＯＦ（Ｄｅｐｔｈ ｏｆ Ｆｏｃｕｓ）は、許容される焦点位置のずれの範囲であり、ｋ_２・λ／（ＮＡ）^２で決定される。係数ｋ_１と同じように、係数ｋ_２がレジスト等の特性に依存する定数である。
解像度Ｒと焦点深度ＤＯＦの定義から分かるように、短波長化、高ＮＡ化により解像度が向上するが、同時に、焦点深度ＤＯＦが（ＮＡ）の２乗に比例して急激に減少する。すなわち、ＮＡを大きくする程焦点深度は狭くなり、わずかな焦点位置のずれも許容できなくなる。したがって、焦点深度の点で更なる微細化が困難となる。
【０００９】
そこで、パターン微細化に対応し、解像度と焦点深度両方を確保するために、様々な超解像手法が検討されるようになってきた。一般に、超解像手法とは、照明光学系，フォトマスク，および投影レンズ系瞳面における透過率および位相を制御することにより結像面での光強度分布を改善する手法である。
また各種超解像手法の中でも、照明光学系の最適化による解像特性の向上、いわゆる変形照明法は実現性が高く近年特に注目を集めている。
一般に、露光装置の照明光学系では円形の光源（有効光源）にてフォトマスクを照明している。この有効光源の形状を制御し解像特性を改善する手法が一般に変形照明法、或は、斜入射照明法、或は、２光束照明法と呼ばれる超解像手法である。変形照明では、フォトマスクを照明する光の入射角度を制限することから、微細パターンに対する焦点深度を確保することができる。
【００１０】
フォトリソグラフィにおいて、垂直にフォトマスクに照射する光について、フォトマスク面で微細のパターンによる０次、±１次、±２次などの回折光がリソグラフィの投影光学系の瞳に照射する。一般に、２次以降の回折光が瞳によりカットされるように設定すれば、ウェハ上に０次、±１次回折光の干渉によって像が形成され、いわゆる３光束干渉である。
斜めにフォトマスクを照明する光の場合は、＋１次、−１次のいずれかが瞳によってカットされて、２光束干渉によって像が形成され、いわゆる２光束干渉である。２光束干渉の解像度は３光束干渉の方より高く、ウェハ面上への波面の収束角度が小さいため、得られる焦点深度ＤＯＦも大きい。
【００１１】
有効光源の形状を変化させ、変形照明法を用いる手段として、通常、フライアイレンズの直後に様々な形状の絞りあるいはフィルターを配置している。なお、この手法は有効光源の形状（絞りの形状）により区別され、例えば、絞りの中央部を遮光してリング型の照明光源を用いる照明法は輪帯照明法と呼ばれている。
また周辺の４隅のみ開口した絞りを用いる照明法は４極照明法と呼ばれている。
光源の中央部を遮蔽すると、フォトマスクへの入射角度が制限されるので、３光束干渉による像成分が減少し、軸外照明による２光束干渉成分を多くする。これによって、微細パターンに対する焦点深度を確保しながら、解像度を改善する。
【００１２】
また、変形照明法のほかにも、フォトマスク側の改善による超解像手法である、位相シフトマスクの検討も盛んに行われている。特にハーフトーン方式位相シフトマスクは製造方法が他の位相シフトマスクに比べ容易であり、かつマスクデータの設計も容易であるという利点があり、特に注目されている。
ここで、ハーフトーン方式とは、通常マスクの遮光膜の代わりに半透明膜を用い、半透明膜を透過する光とその周辺の透明領域を透過する光に１８０度の位相差が生じるように設定した位相シフトマスクである。半透明膜の材料としては、酸化窒化クロム、酸化窒化モリブデンシリサイド、あるいはフッ化クロム等が用いられ、その透過率は４％〜１０％の範囲が一般的である。
【００１３】
ハーフトーン方式位相シフトマスクにおいては、透明領域と半透明領域の境界部では位相の１８０度異なった光同士の干渉により光強度が低下し、光強度分布がより急峻になるため、焦点深度は深くなり、フォトリソグラフィの解像度も向上する。ただし、この干渉による光強度低下（透明領域−半透明領域の境界付近における）のため、所望の感光性樹脂パターンの寸法を得るためには、透明領域の寸法を大きくする補正（マスクバイアス）が必要になる。
【００１４】
これら超解像技術に加えて解像限界近くのパターン形成においては、光近接効果（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｅｆｆｅｃｔ）の影響が顕著になり、フォトマスクのマスクパターンを正確にウェハに転写することができなくなる。
具体的には、フォトリソグラフィの際、露光装置の限界解像力付近まで微細化されたレイアウトパターンをフォトレジスト膜等に露光転写すると、フォトマスク上の微細なパターンを通過した近接する光束同士が光干渉し、露光像が歪み、フォトマスクのマスクパターンを正確に転写することができず、ウェハ上のパターンの形状および寸法が変化する。また、光近接効果は、周辺のパターンの配置に影響され、パターンが密な程顕著に現れる。
【００１５】
光近接効果によって観測される現象は、直角パターンの角が丸くなる（ｃｏｒｎｅｒｒｏｕｎｄｉｎｇ）、線パターンの端部が短くなる（ｌｉｎｅ ｓｈｏｒｔｅｎｉｎｇ）、パターン細り、パターン太り、及びパターン疎密依存性がある。
【００１６】
これら光近接効果の影響を抑制するために、光近接効果を補償する補正をあらかじめフォトマスクに施す、いわゆる、光近接効果補正（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｅｆｆｅｃｔ Ｃｏｒｒｅｃｔｉｏｎ、以下ＯＰＣと呼ぶ）手法が盛んに検討されるようになってきている。この手法は、光近接効果を見込んで設計データにあらかじめ補正を加え（ＯＰＣパターンと言う）、レイアウトデータを変形させておくことにより所望の感光性樹脂パターンを得る方法である。
このようなＯＰＣ手法には、単純にマスクパターンのサイズを変える方法（マスクバイアスという。なお、パターンの一部のサイズを変える方法は特にジョグと言い区別される）や、パターンの角に解像限界以下の微細パターンを配置するハットおよびセルフ等の方法がある。
【００１７】
ＯＰＣは、補正のバイアス量（以降、補正量と呼ぶ）の決定方法から、一般にルールベースＯＰＣとモデルベースＯＰＣに大別されている。
ルールベースＯＰＣでは、マスクパターンの大きさや形状、隣接するマスクパターンとの近接状況等のマスクパターンの属性やその他のプロセス条件などから、パターンの露光工程毎に、マスクパターン各エッジに対する補正量を決定する。
ルールベースＯＰＣでは、予め用意した補正ルール作成用フォトマスクを用いてウェハ上にパターンを形成し、そして、形成されたパターンの線幅を測定し、測定結果に基づいて補正テーブルを作成する。次に、この補正テーブルを用いてレイアウトパターンデータを修正して新たな設計フォトマスクを製造する。
【００１８】
それに対し、モデルベースＯＰＣでは、演算装置を用いて補正量を算出する関数を抽出する。
まずは、予め用意した「テストパターン」を用いてウェハ上にパターンを形成し、そして、形成されたパターンの線幅などを測定し、演算装置に前記測定結果を入力し、半導体装置（半導体デバイス）の製造プロセスのシミュレーションを行なう数式モデルを作成する、即ち、モデル抽出を行なう。なお、実際の半導体装置の回路では、様々な形状、大きさのパターンが存在するが、モデルベースＯＰＣでは、設計上許可されているあらゆるレイアウトパターンを代表しうる単純化されたパターンの集合体をテストパターンとして用いる。
次に、抽出されたモデルを用いて、演算装置で目標となるパターンに対応するレイアウトデータを用いてウェハ上に形成されるパターンをシミュレーションし、シミュレーションしたパターンの変形や寸法変動を抽出し、その結果から、レイアウトデータに対して、目標パターンを形成できる補正マスクパターン各辺の補正量を決定する。
【００１９】
半導体装置（半導体デバイス）の製造プロセスのシミュレーション、すなわちプロセスシミュレーションとは、半導体装置を実際に製造することなく、フォトリソグラフィプロセス、イオン注入プロセス、拡散プロセスなどの半導体装置の製造過程における各プロセスを演算装置を用いてシミュレーションし、各部分の形状や不純物の濃度分布などを予測するものである。本発明におけるプロセスシミュレーション（以下シミュレーション）の結果は、プロセスモデルと呼ばれる数式モデルにより、パターンが形成された後の寸法、必要な補正量が算出される。即ち、シミュレーションによって、フォトマスクの理想的な補正及び確認を事前に実行することが可能となる。
【００２０】
ルールベースＯＰＣでは、ＯＰＣの計算処理時間が高速であり、パターンデータのデータ量がそれほど増加しないが、ウェハ上に形成されたパターンの精度を確保できない場合がある。また、マスクパターンの属性及び周辺のマスクパターンとの位置関係などの事項を細かく規定する必要があり、複雑である。
モデルベースＯＰＣでは、マスクパターンの各辺を細分化してパターンエッジ分割を行ない、シミュレーションを行ない、その結果に基づいて補正量を決定し、補正ＯＰＣパターンを生成するので、マスクパターンの属性及び周辺のマスクパターンとの位置関係について規定せず、マスクパターンの形状を高い精度でフォトマスクに再現させることができる。
【００２１】
しかしながら、実際の半導体デバイスの製造においてマスクパターンのデータは非常に複雑かつ膨大であり、数十万〜数百万もの図形で構成されているのが通常である。このような膨大なデータ量を持つパターンに対して微細加工精度を最適化するために、全てのマスクパターン、かつ、各マスクパターンの全体についてシミュレーションを行ないＯＰＣを実施することは、時間及びコストの点から当然不可能であり、通常、前述のように、テストパターンを用いて、ある範囲内に汎用のモデルを抽出し、それを用いて形成するパターンをシミュレーションし、ＯＰＣ補正マスクを求める。
【００２２】
たとえば特許文献１に示されている方法では、特定のパターンデータに対してシミュレーションを行なうとともに、この特定のパターンデータを用いて露光を行った場合に形成されるパターン分布をシミュレーションし、これらを比較することにより、これらの差が許容値以下となるようにこのパターンデータを補正するようにしたものである。
【００２３】
【特許文献１】
特開平１１−１８４０６４号公報
【００２４】
【発明が解決しようとする課題】
しかしながら、半導体装置の高集積・高速動作が求められる為、パターン線幅の微細化が進んでおり、またパターンの密度が異なるメモリ部とロジック部を同時に作成する等、回路も複雑となっている。したがって、ＯＰＣを実施するためのモデルを確立するのに必要なマスクパターンの形状が多く、処理が煩雑であり、ＯＰＣの実施に膨大な時間を要する状況は改善されていない。
【００２５】
本発明は、以上の実情に鑑みてなされ、その目的は、ＯＰＣの精度を維持しながら、ＯＰＣを容易に実施でき、要する時間を短縮できるフォトマスク設計方法、その方法を用いて作成されたフォトマスク、及びそのフォトマスクを用いて製造された半導体装置を提供することにある。
【００２６】
【課題を解決するための手段】
本発明によるフォトマスク設計方法は、形成する目標パターンを構成しうる複数のテストパターンを形成し、当該テストパターンの寸法を測定する工程と、前記テストパターン寸法の測定結果を用い、前記テストパターンの寸法を計算するモデルを抽出する工程と、前記モデルによるテストパターン寸法の計算結果と前記テストパターン寸法の測定結果との差は、所定の誤差範囲内になるまで、前記モデルにおけるパラメータを調整する工程と、前記調整されたモデルによって、前記目標パターンを形成するためのフォトマスクに対する補正を求める工程とを有し、前記誤差範囲を、前記目標パターンの半導体装置における特性によって決める。
好ましくは、前記誤差範囲は、所定の最小値から最大値までとなり、前記最小値と最大値を、前記目標パターンの半導体装置における特性によって独立に決める。
【００２７】
好ましくは、前記目標パターンは、半導体装置における配線パターンとなるライン状パターンを含み、前記誤差範囲の最小値と最大値を、前記配線パターンと該配線パターンに接続するコンタクトホールとの接続状態に応じて決める。
或は、前記目標パターンは、半導体装置における配線パターン間溝となる溝状ラインパターンを含み、前記誤差範囲の最小値と最大値を、前記溝状ラインパターン両側の前記配線パターンと該配線パターンに接続するコンタクトホールとの接続状態に応じて決める。
【００２８】
好ましくは、前記モデルによって、目標パターンを形成するためのフォトマスクに対する光接近効果補正（ＯＰＣ）を求める。
【００２９】
本発明によるフォトマスクは、目標パターンを形成するために補正が施されたフォトマスクであって、前記補正の量は、予め形成された複数のテストパターンの寸法の測定結果とモデルによる当該テストパターンの寸法の計算結果の差が、前記目標パターンの半導体装置における特性によって決められた誤差範囲内となるように求められる。
前記誤差範囲は、所定の最小値から最大値までとなり、前記最小値と最大値は、前記目標パターンの半導体装置における特性によって独立に決められる。
【００３０】
本発明による半導体装置は、補正が施されたフォトマスクを用いて形成された目標パターンを含む半導体装置であって、前記補正の量は、予め形成された複数のテストパターンの寸法の測定結果とモデルによる当該テストパターンの寸法の計算結果の差が、前記目標パターンの半導体装置における特性によって決められた誤差範囲内となるように求められる。
好ましくは、前記誤差範囲は、所定の最小値から最大値までとなり、前記最小値と最大値は、前記目標パターンの半導体装置における特性によって独立に決められる。
【００３１】
以上の本発明によれば、テストパターンを形成し、その寸法を測定し、その測定結果を用い、プロセスモデルを抽出してフォトマスクに対する補正を求める時は、計算で得られたテストパターンの寸法と測定したテストパターンの寸法との差を、関わる目標パターンの誤差が半導体装置の特性に与える影響を考慮して決める。目標パターンの該半導体装置における特性より、パターンのモデル計算の誤差の許容範囲を合理に定めていれば、合理なモデル抽出が容易に達成でき、フォトマスクパターンの設計に要する時間が短くなる。
【００３２】
【発明の実施の形態】
次に、本発明の実施形態について、添付の図面を参照して詳細に説明する。
以下の実施形態において、ＯＰＣを施すためのＯＰＣ補正フォトマスクを例として用いて述べる。
第１の実施形態
光近接効果補正（ＯＰＣ）を施すために、フォトマスクの各辺に対する補正の量を決定する。本実施形態では、モデルによってその補正量を求める、いわゆるモデルベースＯＰＣである。
【００３３】
図１は、本実施形態に係るモデルベースＯＰＣにおいて処理の概略を示すフローチャートである。
ステップＳ１：
半導体装置の製造プロセスのシミュレーションを行なうモデルを抽出し、検証する。
モデルの抽出と検証は、実際に半導体基板上に形成されたテストパターンの線幅の測定結果に基づいて行なう。そのテストパターンのパターン線幅の測定結果と抽出されたモデルによるシミュレーション結果の差は、規定された誤差範囲以内となるように、モデルに用いられている各種のパラメータデータを修正する。
これによって、シミュレーションに用いるモデルを確立する。この処理はモデルフィッティングという。
【００３４】
図２は、上記のプロセスモデル抽出する工程を概念的に示す図である。
図２において、一例として、転写・加工後のプロセスモデルの抽出方法を示している。
まず、テストパターン１０４の設計値であるレイアウトデータ１０１を用いて、テストパターンのフォトマスク１０２（以下、テストマスクと呼ぶ）を用意する。テストパターンとして、設計上許可されているあらゆるレイアウトパターンを代表するパターンを用いる。
続いて、例えば、ウェハ１０３上に感光性樹脂を塗布し、テストマスク１０２を感光性樹脂に転写して感光性樹脂パターンを形成する。次に、この感光性樹脂パターンをマスクにして、ウェハ１０３にエッチング処理を施し、テストパターン１０４を形成する。
【００３５】
そして、テストパターン１０４のパターン幅や、パターン間のスペース距離を実際に測定する。その後、この測定結果をテストマスクの設計値１０１から導くようなプロセスモデル１０５を抽出する。
プロセスモデル１０５は、測定結果と、テストマスクの設計値１０１及び露光条件とを演算処理して求める。これにより、モデル抽出を終了する。
このようにして求められたプロセスモデル１０５に、半導体装置の設計値を当てはめることによって、形成されるレイアウトパターンの線幅をシミュレーションすることができる。このシミュレーション結果に基づくフォトマスクの光近接効果補正を実行できる。
【００３６】
ステップＳ２：
プロセスモデル１０５を用いて、実際の半導体装置における回路パターン（目標パターンと呼ぶ）をウェハ上に形成する際に、形成されるパターンの形状をシミュレーションし、予測する。
図３は、このシミュレーション処理を概念的に示す図である。
図３に示すように、プロセスモデル１０５に目標パターンのレイアウトデータ１０６を入力してシミュレーションを行ない、ウェハ上にシミュレーションパターン１０７のようなパターンが形成されると予測される。
このシミュレーションに、レイアウトデータ１０６と共に、テストパターン１０４の寸法の測定結果と、リソグラフィにおける光学条件は入力データとしてモデル１０５に入力し、シミュレーションパターン１０７が出力される。
シミュレーションには、精度と計算量に応じて、シミュレーションの対象領域となるパターンの各辺を細分化する。
【００３７】
ステップＳ３：
シミュレーションパターン１０７とレイアウトデータ１０６より生成されたフォトマスクとの形状を比較し、ウェハ１０３上に目標パターンを形成する際に、レイアウトデータ１０６より生成されたフォトマスクに施すべきＯＰＣ補正を計算し、その結果からマスクパターン各辺の補正量を決定し、目標パターンを形成するためのＯＰＣ補正マスクを得る。そして、このＯＰＣ補正マスクを用いて、ＯＰＣ補正を行ない、ウェハ上に実回路における目標パターンを形成する。
図４は、このＯＰＣ処理を例示している。図４において、ＯＰＣを施したＯＰＣ補正マスク１０８が示されており、補正マスク１０８をウェハ１０３上に転写すると、目標パターン１０９が得られる。
【００３８】
図５は、モデルベースＯＰＣにおけるモデル抽出処理（モデルフィッティング）を詳細に示すフローチャートである。
ステップＳ１１：
最初に、モデルを抽出するためのテストパターンを形成する。
前述のように、薄膜付きのウェハ上に、例えば、ゲート層となる被エッチング材料の層を形成後、更に感光性樹脂を塗布し、上述のテストマスクを感光性樹脂に転写して感光性樹脂パターンを形成する。次に、この感光性樹脂パターンをマスクにして、エッチング処理を施し、テストパターンの形状をしたゲート層を形成する。
【００３９】
ステップＳ１２：
形成された各テストパターンのパターン幅や、パターン間のスペース距離を走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）等を用いて実際に測定し、測定結果とする。
その際、エッチング以降のプロセス処理等により実行寸法が異なる可能性がある場合は、測定結果を更に演算処理を加える事もある。プロセス処理の１例としてはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学機械研磨）等が挙げられる。
【００４０】
ステップＳ１３：
半導体装置の製造プロセスのシミュレーションを行なうモデルを抽出する為に必要なファイルを作成する。
本発明では、市販のモデル作成ツールを用いるが、その際に以下の情報が必要となる。前記テストパターンのレイアウトデータ（ＧＤＳＩＩフォーマット）、座標、重み付け、測長結果の他、レンズやマスクに関する露光、光学条件、シミュレーション時の計算方法を指定する各種設定項目等を記述したファイルを作成する。
【００４１】
ステップＳ１４：
以上のファイルを該モデル作成ツールに入力することにより、入力したテストパターンとテストパターンの測定結果の関係から、製造プロセスを用いた場合に形成後のパターン寸法予測を算出する数式を作成する（モデルの抽出、或は、モデルモデルフィティング）。
作成されたモデルにより、テストパターンのレイアウトデータを用い、以上の製造プロセスでウェハ上にテストパターンを形成する際に、形成されるパターンの形状や線幅を予測し、露光、現像後のフォトレジストの形状がどうなるかを計算する。
【００４２】
ステップＳ１５：
測定結果とシミュレーション結果を比較し、測定結果とシミュレーション結果と測定結果の差（シミュレーション残差、フィッティング残差、又は、単に残差と呼ぶ。以降、主にフィッティング残差を使う）が規定された誤差範囲以内になっているかどうかを判断する。
フィッティング残差が誤差範囲以内であれば、ステップＳ１６に進み、モデルの精度についての検討を終了し、モデルを確立する。
フィッティング残差が誤差範囲より大きい場合は、ステップＳ１３に戻り、シミュレーションを実施する際の各種設定項目を修正し、再びテストパターンのシミュレーションを行なう。フィッティング残差が誤差範囲以内になるまで、ステップＳ１３、Ｓ１４、Ｓ１５を繰り返す。
ステップＳ１６：
このようにして、シミュレーションに用いるモデルの精度を検討し、モデルを確立する。
【００４３】
なお、実際の半導体装置での回路パターンは、様々なレイアウトが存在するが、シミュレーション用のモデルを抽出する際には、実際に形成されるあらゆるレイアウトパターンを代表しうる単純化された特定のパターン、即ち、ここでいうテストパターンの測定結果を元にモデル抽出を行なう。
【００４４】
以上のように、モデルベースＯＰＣでは、実際の半導体装置を製造するプロセスにしたがってテストパターンを形成し、そのテストパターンの測定結果を元にシミュレーションのプロセスモデルを抽出し、このモデルを用いてマスク補正量を求める。そのため、モデル抽出の際に、テストパターンの実験結果とモデルのシミュレーション結果をいかに精度良く一致させるかが重要である。
フィッティング残差を評価する指標として、ここでは前述のように、シミュレーション結果と測定結果の誤差を用いる。
【００４５】
次に、テストパターンを用いてモデル抽出及び精度の検討の一具体例を説明する。例えばトランジスタ等においてゲート層を形成する時に、ＯＰＣ補正マスクパターンを求める場合を考える。
トランジスタにおけるゲート層は、様々なゲート寸法・密度・形状を含むが、ゲート層のこれらのパターンを代表しうるテストパターンの一部として図６〜図８のようなパターンを用いる。これらのテストパターンの寸法と測定結果より、シミュレーションを行なうためのモデルを抽出する。
【００４６】
図６は、本実施形態に用いられた第１のテストパターンのレイアウトデータ（設計値）を示している。
図６に示す第１のテストパターン１は、ゲート層を形成するための基本的なライン−スペースパターン（Ｌ／Ｓパターン）であり、デザインルールに従い、線幅、あるいは、スペースを振った図６に示すような５本の棒状パターン（斜線部分）からなる。棒状パターンは、加工後はパターンが形成され、その間はスペースとなる。
例えば、各棒状パターンの線幅は１５０ｎｍに固定し、各棒状パターン間のスペース距離が１５０ｎｍ、２００ｎｍ、５００ｎｍ、１０００ｎｍの４つのパターンを考える。
図６において、例えば、示された測定箇所（以下、測長ポイント、或は、単にポイントと呼ぶ）１ｂで第１のテストパターン１における棒状パターン１ａの線幅を測定する。
【００４７】
図７は、本実施形態に用いられた第２のテストパターンのレイアウトデータ（設計値）を示している。
図７に示す第２のテストパターン２が形成後、１つの開口部２ａが層状パターン２ｂ（斜線部分）に形成されてなる。斜線部分２ｂは、加工後形成されてパターンとなり、開口部２ａはパターン間のスペースとなる。例えば、開口部２ａの線幅、即ち、スペース線幅が１５０ｎｍ、２００ｎｍ、５００ｎｍ、１０００ｎｍの４つのパターンを考える。図７において、示された測長ポイント２ｃで第２のテストパターン２におけるスペースの線幅を測定する。
【００４８】
図８は、本実施形態に用いられた第３のテストパターンのレイアウトデータ（設計値）を示している。
図８に示す第３のテストパターン３は、ライン状パターン３ａと３ｂの端部を突き合わせるライン端補正用パターンである。第３のテストパターン３を用いて作成されたモデルが、例えば、ライン状パターン３ａと３ｂの端間距離３ｃは１５０ｎｍ、２００ｎｍ、５００ｎｍ、１０００ｎｍの４種で、ライン線幅３ｄは１５０ｎｍ固定である。
【００４９】
半導体装置の製造プロセスに従って、薄膜付きのウェハ上に、ゲート層となる被エッチング材料の層を形成後、更に感光性樹脂を塗布し、上述のテストパターン１、２、３を感光性樹脂に転写して感光性樹脂パターンを形成する。次に、この感光性樹脂パターンをマスクにして、エッチング処理を施し、テストパターンの形状をしたゲート層を形成する。
形成された各テストパターンにおいて、それぞれ、４つの測長ポイントでゲートパターン、スペース、パターン端のスペースを測定する。
ここで、実際にはレイアウトパターン通りにフォトマスクを作製する事は困難であるが、便宜上、フォトマスク上のテストパターン１、２、３のパターン寸法はレイアウトデータと同じとする。即ち、テストパターン１、２、３は設計通りに形成されている。
【００５０】
シミュレーションは、市販のフォトリソグラフィシミュレーションツールを用いて行なう。まずは、モデル作成について説明する。
前記シミュレーションツールに、テストパターンのレイアウトデータ、測定結果、プロセス条件（露光装置の条件等）、シミュレーション時の設定条件等を入力する事により、加工後のパターン寸法を算出するための数式で表されるモデルを出力する。
プロセス条件とは、実際に露光により半導体基板上にマスクパターンを転写する時に使用される条件、例えば照明条件（光源波長λ、開口数ＮＡ、コヒーレンスファクタσ、輪帯遮蔽率又は輪帯比ε、デフォーカスなど）であり、シミュレーション時の設定条件とは、データ表示上必要となるグリッドなどが挙げられる。
【００５１】
次に、以上のテストパターンの測定結果と計算結果を比較し、モデルの判定を行なう。測定結果とシミュレーション結果の誤差は、フィッティング残差、フィッティング精度、モデル精度とも言われるが、以下フィッティング残差と呼び、指標として用いる。フィッティング残差が微小であれば、レイアウトパターンの加工後の形状を正確に計算できる。
まずは、パターンの最小ルールに基づいて、フィッティング残差の許容値を決める。例えばゲート長１５０ｎｍの時の残差を、ライン状パターンでは±５ｎｍ、ライン端パターンでは±２０ｎｍとする。
【００５２】
図６に示す第１のテストパターン１はライン状パターン、図８に示す第３のテストパターン３はライン端パターンとそれぞれ分類する。図７に示す第２のテストパターン２はライン状の開口部２ａを有しており、第１のテストパターン１のようなライン状パターンではないが、スペースを計るための反転ライン状パターンとみなし、ライン状パターンと分類する。
したがって、第１のテストパターン１と第２のテストパターン２については、フィッティング残差の許容値は±５ｎｍとなり、第３のテストパターン３について、フィッティング残差の許容値は±２０ｎｍとなる。
【００５３】
次に、フィッティング残差を確認する。
まず、図９、図１０を用いて、フィッティング残差の評価に使われる量の定義を説明する。
図９は、図６に示された５本の棒状パターンからなる第１のテストパターン１のレイアウトデータ（設計値）を示し、棒状パターン１ａの中心部１ｂは、線幅を測定する測長ポイントである。また、示された第１のテストパターン１のレイアウトデータに基づいて実際に形成されたパターンは１ｃ、第１のテストパターン１のレイアウトデータよりシミュレーションを行ない、得られたシミュレーションパターンは１ｄでそれぞれ示されている。
【００５４】
図１０は、測長ポイント１ｂの部分を拡大した図である。
図１０（ａ）は、シミュレーションパターン１ｄの線幅Ｒ、実際に形成されたパターン１ｃの線幅の測定値Ｓ、及び棒状パターン１ａの線幅の設計値Ｔを示している。
図１０（ｂ）は、図１０（ａ）の一部をさらに拡大した図であり、シミュレーション値Ｒと設計値Ｔの差の半分となるＥＰＥ１、測定値Ｓと設計値Ｔの差の半分となるＥＰＥ２、及びＥＰＥ１とＥＰＥ２の差ＥＰＥを示している。ＥＰＥはフィッティング残差として定義される。
このような定義を用いて、フィッティング残差を確認する。
【００５５】
図１１は、テストパターンにおける線幅の測定結果とシミュレーション結果を比較する図である。
図１１において、縦軸は測定結果と設計値の差の半分ＥＰＥ２とシミュレーション結果と設計値の差の半分ＥＰＥ１を示し、横軸は測長ポイントを示しており、白抜き菱形シンボルは測定結果、黒塗り四角シンボルは、シミュレーション結果を表わしている。上記のように、ＥＰＥ１とＥＰＥ２の差は、フィッティング残差となる。
また、測長ポイント１〜４は、第１のテストパターン１における設計線幅が異なる４つのパターンの測定箇所であり、測長ポイント５〜８は、第２のテストパターン２における設計スペース幅が異なる４つのパターンの測定箇所であり、測長ポイント９〜１２は、第３のテストパターン３における設計ライン端間が異なる４つのパターンの測定箇所である。
【００５６】
図１１に示すように、多くの場合は、フィッティング残差はゼロではなく、即ち、シミュレーションは測定結果を正確に再現することができない。また、シミュレーション結果と測定結果の差は対象パターン（寸法、面積の疎密）によって変化する。
しかし、フィッティング残差が規定値より小さければ、加工後のパターン形状を所望のフィッティング精度で忠実に計算できる。
【００５７】
図１２は、図１１に示された３つのテストパターンにおける線幅のシミュレーション結果と測定結果との差分であるフィッティング残差を示す図である。
図１２において、縦軸はフィッティング残差（単位：ｎｍ）、横軸は測長ポイントをそれぞれ表わし、黒塗り菱形シンボルは、シミュレーション結果−測定結果となるフィッティング残差を表わしている。
図１１と同じように、測長ポイント１〜４は、第１のテストパターン１に、測長ポイント５〜８は、第２のテストパターン２に、測長ポイント９〜１２は、第３のテストパターン３における測定箇所である。
【００５８】
図１２に示すように、第１のテストパターン１における測長ポイント１〜４でのフィッティング残差は０〜２ｎｍの範囲に分布している。すでに述べたように、第１のテストパターン１におけるパターンはライン状パターンであるので、それについてフィッティング残差の許容値は±５ｎｍである。したがって、第１のテストパターン１について、フィッティング精度が十分高く、加工後のパターン形状を忠実に計算できる。
第２のテストパターン２における測長ポイント５〜８での残差は−４〜１ｎｍの範囲に分布している。第２のテストパターン２におけるパターンは反転のライン状パターンであるので、それについてフィッティング残差の許容値も±５ｎｍとなる。したがって、第２のテストパターン２についても、フィッティング精度が十分高い。
また、第３のテストパターン３における測長ポイント９〜１２での残差は−１２〜−８ｎｍの範囲に分布している。第３のテストパターン３におけるパターンはライン端パターンであるので、それについてフィッティング残差の許容値は±２０ｎｍである。したがって、第３のテストパターン３に対しても、フィッティング精度が十分高い。
【００５９】
したがって、図１２に示すように、全てのテストパターン及び測長ポイントについて、フィッティング残差は規定の許容値より十分小さく、製造プロセスの精度に十分に満たしている。そのため、抽出されたモデルは、充分な精度を得られ、加工後のパターン形状を忠実に計算でき、精度の良いモデルである。
以上のモデルを用いて、半導体装置における回路パターンのレイアウトデータを用い、半導体基板上にこの回路パターンを形成する際に、形成されるパターンについてシミュレーションを行ない、形成されるパターンの形状、寸法、分布を計算する。シミュレーションで得られたパターンと目標のパターンの差よりマスク補正量を算出し、ＯＰＣ補正マスクパターンを得る。
【００６０】
以上に説明した、テストパターンを用いて、ゲート層を形成するためのＯＰＣ補正マスクパターンを求めるモデル抽出する処理を図１３のフローチャートでまとめる。なお、図１３において、図５と同じ内容の説明を適宜に省く。
図１３は、第１の実施形態において、モデルベースＯＰＣにおけるモデル抽出及び検証において処理の一例を示すフローチャートである。
ステップＳ２１：
第１のテストパターン１、第２のテストパターン２、第３のテストパターン３を形成する。
ステップＳ２２：
各テストパターンにおけるパターン幅や、パターン間のスペース距離を測定する。
ステップＳ２３：
モデルを抽出する為に、モデルに用いられる各種ファイルを作成する。
ステップＳ２４：
製造プロセスを用いて形成後のパターン寸法予測を算出するモデルの抽出が完了し、そのモデルを用い、第１、第２、第３のテストパターンをテストパターンを形成する際の線幅を計算する。
【００６１】
ステップＳ２５：
フィッティング残差が誤差許容範囲以内になっているかどうかを判断する。
具体的に、ライン状パターンとライン端パターンに分け、そのそれぞれについて誤差許容範囲を−ａ≦Ｓ≦＋ａとした。ここで、Ｓはフィッティング残差を表わし、ａは定数である。
残差が誤差許容範囲以内になっている場合は、モデルの検証が終了し、モデルが完成する。
残差が誤差許容範囲以内になっていない場合は、ステップＳ２３に戻り、シミュレーションを実施する際の各種設定項目を修正し、再びシミュレーションを行なう。残差が誤差許容範囲以内になるまで、ステップＳ２３、Ｓ２４、Ｓ２５を繰り返す。
以上のモデルを用いて、半導体基板上にこのゲート層のシミュレーションを行ない、マスクパターン各辺に必要な補正量を算出するモデルを求めることから、ＯＰＣ補正マスクパターンが得られる。
【００６２】
以上に説明した例において、目標となるパターンはゲート層における各パターンである。電気特性と直結するため、フィッティング精度によるＯＰＣのばらつき、さらに、形成された目標パターン線幅の誤差は、極力押さえなければならない。したがって、前述したように、モデル抽出及び検証の際には絶対値が問題となるため、フィッティング残差の許容範囲を−ａ〜＋ａ、即ち、正方向と負方向を対称に指定した。
【００６３】
以上の本実施の形態によれば、以上に説明したゲート層の特性により、モデル抽出及び検証の際に、フィッティング残差の許容範囲を正と負が対称に指定されるが、このようなパターンにとっては適切な処理である。
【００６４】
第２の実施形態
次に、ＯＰＣ補正の対象となる層の上下に存在する層との合わせを考慮する事により、フィッティング残差の許容値を広げる手法について、モデル抽出及び検証の他の例を述べる。
第１の実施形態に説明したように、モデルベースＯＰＣでは、モデル抽出及び検証の際に、テストパターンの実験結果とモデルのシミュレーション結果をいかに精度良く一致させるかが重要である。
【００６５】
しかし、前述したように、半導体装置の高集積・高速化に伴い、パターン線幅の微細化が進んでおり、またパターンの密度が異なるメモリ部とロジック部を混載することから、半導体装置におけるパターンは複雑になっている。モデル作成及び検証の時には、プロセス毎に、このようなパターンが線幅及パターンの疎密性に依存しないように実験結果とシミュレーション結果を合わせ込まなければならない。この場合は、以上の手法によりモデル精度を上げることに限界がある。
【００６６】
第１の実施形態では、ゲート層を想定していた為、高精度なゲート線幅制御性が望まれる。それゆえ、時間や労力を問わず、出来得る限りフィッティング精度を規定値以内に収めなければならない。具体的に、残差の許容範囲を−ａ〜＋ａ（ａは定数である）と正負対称で設定していた。
しかし、他層に関しては、周辺のパターンとの相互関係によってフィッティング残差の許容範囲を正負対称で指定する必要が無くなる場合がある。その場合に、フィッティング残差の許容範囲を正負対称で指定すれば、モデルの許容範囲は実情に合わず、合理な評価が得られにくく、モデル抽出に必要以上に時間が必要となる恐れがある。
本実施形態では、それぞれのパターンが半導体装置における特性を考慮しながら、フィッティング残差の許容範囲を定め、これによって、合理なモデル評価が容易になり、要する時間を短縮する事が可能となる。
【００６７】
次に、テストパターンを用いてモデル抽出及び検証の一具体例を説明する。例えば半導体装置等において配線層を形成する時に、コンタクトとの合わせに着目してＯＰＣ補正マスクパターンを求める場合を考える。
半導体装置等における配線層は、通常上下の層にコンタクトホールが形成されており、配線パターンがこれらコンタクトホールとの接続を確保しなければならない。
配線層をシミュレーションするためのモデルを抽出するために、第１の実施形態と同じように、図６〜図８に示されたパターンをテストパターンとして用いる。ただし、図６〜図８における各パターン（斜線部分）は配線パターンであると解する。
【００６８】
第１の実施形態と同じように、半導体装置の製造プロセスに従ってテストパターン１、２、３を形成し、各測長ポイントの寸法を測定する。
なお、第１の実施形態と同じように、便宜上、フォトマスク上のレイアウトパターン１、２、３は設計値通りに形成されるとする。
次に、前記リソグラフィシミュレーションツールに、テストパターン１、２、３のレイアウトデータ、測定結果、各種条件ファイルを入力し、モデルを作成する。
【００６９】
次にモデルのフィッティング結果より、モデルの判定を行なう。指標として、フィッティング残差を用いる。
まず、実際の半導体装置の回路パターンのデザインルールより、フィッティング残差の規定値を定める。
例えば本実施形態では、配線パターンの最小ルールを２００ｎｍとし、第１の実施形態と同じように、残差の許容値を、ライン状パターンでは±５ｎｍ、ライン端パターンでは±２０ｎｍとする。したがって、テストパターン１とテストパターン２について、フィッティング残差の許容値は±５ｎｍとなり、テストパターン３について、フィッティング残差の許容値は±２０ｎｍとなる。
【００７０】
次に、フィッティング残差を確認する。
図１４は、テストパターンにおける線幅の測定結果とシミュレーション結果を比較する図である。
図１４において、縦軸は測定結果と設計値の差の半分ＥＰＥ２とシミュレーション結果と設計値の差の半分ＥＰＥ１を示し、横軸は測長ポイントを示している。シンボルの定義は図１１と同様である。
図１５は、フィッティング残差を示す図であり、縦軸はフィッティング残差（単位：ｎｍ）、横軸は測長ポイントをそれぞれ表わし、シンボルの定義は図１２と同様である。
【００７１】
図１４と図１５に示すように、シミュレーション結果は測定結果より小さくなっており、即ち、シミュレーションパターンは実際に形成されたパターンより細くなる。
具体的に、測長ポイント１〜４は、テストパターン１において５本の棒状パターンの中心パターンの中央部を測長している。ライン状パターンのため、残差の許容値は±５ｎｍであるが、例えば、測長ポイント１は−６ｎｍ、測長ポイント４では−７．８ｎｍの残差が発生している。
テストパターン２については、測長ポイント５〜８の４箇所全て−５ｎｍ〜−１６ｎｍと許容値を越えている。
測長ポイント９〜１２は、ライン端パターンのため、許容値が±２０ｎｍであるから問題がない。
【００７２】
通常は、フィッティング残差が許容範囲を超えた場合は、フィッティング精度が不十分とされ、モデルにおける各種設定項目を修正し、再びテストパターンのシミュレーションを行なう。従来、フィッティング残差が許容範囲に入るまで、この修正と再度のシミュレーションを繰り返すとしていたが、本実施形態では、実際にＯＰＣを施した時に、残差が許容値を超えた各パターンは他の層との相互関係から、フィッティング残差を再評価し、マスクパターンデータの修正と再度のシミュレーションの繰り返し回数を減らす、または、省くことを図る。
【００７３】
次に、以上に確認したフィッティング残差が許容値を超えた各ポイントについて、それらのフィッティング残差を、実際にＯＰＣを施した時に、かかるパターンは他の層との相互関係から判定する。
テストパターン１について、ポイント１とポイント４共に測定結果よりもシミュレーション結果の線幅が細る方向にフィッティング残差が発生している。
テストパターン１における各棒状パターンは配線層における配線パターンである。配線パターンは、上下の層でのコンタクトホールと必ず接続している。配線層のシミュレーションを行なう場合、この点を考慮しなければならない。
【００７４】
図１６は、配線層のシミュレーションにおいて、配線パターンとコンタクトの関係及び影響を示す。
ここで、テストパターンの測定結果は設計値と同じであると仮定する。即ち、実験結果は希望通りである。
図１６（ａ）は、線幅が測定結果（＝設計値）となる配線パターン４を示し、両側の２本の破線は配線パターン４の幅（測定結果＝設計値）を示している。
図１６（ｂ）は、線幅がシミュレーション値となる配線パターン５を示し、図示のように、配線パターン５は、配線パターン４より細い。
図１６（ｃ）は、補正後のパターン６を示す。具体的に、配線パターン５について更なるモデル調整をせず、配線パターン５を出力したモデルで目標の配線パターンを補正する。
図１６（ｄ）は、ＯＰＣ補正フォトマスク６を用いて、半導体基板上に形成された配線パターン１４、及び配線パターン１４の上層に形成されたコンタクトホール１６並びに、配線パターン１４の下層に形成されたコンタクトホール１２を示している。
【００７５】
図１７は、図１６（ｄ）で示された配線層１４とその上下層を含めた半導体装置の部分断面図である。
図１７に示された半導体装置は、絶縁層１１と、絶縁層１１に形成されたコンタクトホール１２と、絶縁層１１上に形成された第２の絶縁層１３と、第２の絶縁層１３に形成された配線パターン１４と、第２の絶縁層１３と配線パターンを覆って形成された第３の絶縁層１５と、第３の絶縁層１５に形成されたコンタクトホール１４とを有する。
第２の絶縁層１３と配線パターン１４とが本実施形態の配線層となる、
【００７６】
図１６（ｄ）に示すように、線幅のシミュレーション値（配線パターン５の幅）が測定結果（配線パターン４の幅）より小さいので、マスク補正量を必要以上にとることになる。即ち、ＯＰＣ補正フォトマスク６の幅が目標となる幅より広く、その結果、実際に形成された配線パターン１４も設計値より太くなり、太い配線ができる事になる。
しかし、配線の線幅が増大すると、上下のコンタクトホールが必ず配線に落ちる事になるので、配線パターンと上下のコンタクトホールとの接続を確保でき、望ましいことである。
【００７７】
ただし、配線抵抗が増大することに注意しなければならない。
次に、ポイント１とポイント４の目標となる線幅（設計値）とシミュレーション線幅の差から、配線抵抗の変化を確認する。
ポイント１とポイント４の目標となる線幅は、それぞれ４００ｎｍと６００ｎｍとし、図１５に示すように、ポイント１とポイント４のフィッティング残差はそれぞれ−６ｎｍと−７．８ｎｍとする。
例えば、配線パターン１４の長手方向（図１７における紙面に直行する方向）は１μｍとする。１μｍ^２当たりの配線抵抗をＲｍ（Ω／μｍ^２）とした時、ポイント１とポイント４の配線抵抗は０．４−０．００６＊２＝０．３８８Ｒｍ（Ω／μｍ^２）と０．６−０．００８＊２＝０．５８４Ｒｍ（Ω／μｍ^２）となる。
【００７８】
一方、線幅が４００ｎｍと６００ｎｍになる配線パターンの規定配線抵抗は、０．４Ｒｍ（Ω／μｍ^２）と０．６Ｒｍ（Ω／μｍ^２）であるので、ポイント１とポイント４の配線抵抗と規定配線抵抗の比は、０．３８８／０．４＝０．９７、０．５８４／０．６＝０．９７となる。
即ち、配線パターン１４が太くなることから、その配線抵抗が３％減少する。配線抵抗のこの程度の減少は、デザインルール的に許容値であるため、問題はない。
したがって、モデル抽出及び検証の際に、フィッティング残差は許容範囲の負の方向になる場合、実際の配線が太くなるが、上下層のコンタクトホールと接続を確保できるので、問題は生じない。そのため、この残差を減らすためにパターンの修正とシミュレーションを繰り返すことは必要がなく、フィッティング精度が十分に高いと判断する。
【００７９】
次に、テストパターン２において、フィッティング残差が許容値を超えた各ポイントについて、実際にＯＰＣを施した時に、かかるパターンは他の層との相互関係を考える。
図１４と図１５に示すように、テストパターン２において、ポイント５、ポイント６、ポイント７、ポイント８は共に測定結果よりもシミュレーション結果の線幅が細くなる方向にフィッティング残差が発生している。
具体的に、ライン上パターンのフィッティング残差の許容値は±５ｎｍ以内であるのに対し、ポイント５のフィッティング残差は−５．３ｎｍ、ポイント６は−９．５ｎｍ、ポイント７は−１６．２ｎｍ、ポイント８は−１２．５ｎｍである。
テストパターン２における開口部２ａは、配線層では配線間のスペースとなるので、配線間のスペースが変動すると、そのスペース両側の配線パターンの幅も変動する。前述したように、配線パターンは、上下の層でのコンタクトホールと必ず接続しているので、配線間スペースのシミュレーションを行なう場合、この点を考慮しなければならない。例えば、配線間スペースが太くなると、配線の幅が減少するため、配線とコンタクトホールとの接続の観点からとすれば好ましくない。
【００８０】
配線間スペースが太くなることによって、配線の幅が設計値よりも減少する際に、コンタクトとの合わせ精度から、配線間スペース及び配線パターン線幅変動の許容範囲を判定する。
図１８は、配線層のシミュレーションにおいて、配線間スペース変動のコンタクトに対する影響を示す。
図１８（ａ）は、配線パターン２１ａと２１ｂの間に、線幅が測定結果（設計値）となる配線間スペース２１ｃが形成された配線構造を示し、２本の破線は配線間スペース２１ｃの幅を示している。
図１８（ｂ）は、幅がシミュレーション値となっている配線間スペース２２ｃを示し、図示のように、スペース２２ｃは、スペース２１ｃより幅が小さい。そのため、配線パターン２２ａと２２ｂの幅は太く計算される。
図１８（ｃ）は、ＯＰＣ補正フォトマスク２３を示す。具体的に、配線間スペース２２ｃを出力したモデルで目標の配線スペースをシミュレーションする。上記フィッティングモデルにしたがって、配線パターン２１ａと２１ｂの幅に付加して、ＯＰＣ補正フォトマスク２３が得られる。ＯＰＣ補正フォトマスク２３において、スペース２３ｃは設計幅（スペース２１ｃの幅）より大きく、スペース２３ｃ両側の配線パターン２３ａと２３ｂの幅は、負のマスク補正量を付加されたので、図１８（ａ）に示す配線パターン２１ａと２１ｂより細い。
図１８（ｄ）は、ＯＰＣ補正フォトマスク２３を用いて、半導体基板上に形成された配線パターン２４ａ、２４ｂ、配線間スペース２４ｃ、及び配線パターン２４ａ、２４ｂの上層に形成されたコンタクトホール１６ａ、１６ｂ、並びに、配線パターン２４ａ、２４ｂの下層に形成されたコンタクトホール１２ａ、１２ｂを示している。
【００８１】
図１８（ａ）〜（ｄ）に示すように、配線間スペースの線幅のシミュレーション値（スペース２２ｃの幅）が測定結果又は設計値（スペース２１ｃの幅）より小さいので、配線パターンは測定結果よりも太く計算される（配線パターン２２ａと２２ｂ）。したがって、マスク補正量を必要な補正量より小さい値を採っている。即ち、配線パターン２３ａは目標値より細く、その結果、実際に形成された配線パターン２４ａ、２４ｂは設計値より細くなる。
しかし、配線パターン２４ａ、２４ｂは上下層でのコンタクトホール１６ａと１２ａ、及び１６ｂと１２ｂと接続すれば良いので、配線パターン２４ａ、２４ｂとこれらコンタクトホールとの合わせずれを確認する。
【００８２】
以上の配線パターンとコンタクトホールの合わせずれについて、設計値に対してＯＰＣを施したシミュレーション後の配線幅（図１８（ｄ）、２４ａと２４ｂ）とコンタクトホール１６ａ、１６ｂ（又は１２ａ、１２ｂ）の間隔がデザインルール上のオーバーレイを満たしていれば問題は無いので、下記式１及び式２を満たすことを配線パターンとコンタクトホールの接続が良好であることの条件とする。
【００８３】
図１９は、図１８（ｄ）に示された配線パターン２４ａ、または、配線パターン２４ｂの部分を拡大した図である。図面を簡潔にするため、図１９において、コンタクトホール１２ａまたは１２ｂを図示しておらず、斜線を省略しており、また、配線パターンとコンタクトホールの符号を２４と１６とした。
図１９に示すように、コンタクトホール１６の直径をＤで示し、その最大値をＤｍａｘ、最小値をＤｍｉｎで示す。また、配線パターン２４の線幅をＬとし、その最大値をＬｍａｘ、最小値をＬｍｉｎとする。
コンタクトホール１６から配線パターン２４のエッジまでの距離をＳ１とＳ２で示し、Ｓ１とＳ２の小さい値をＳｍｉｎとする。デザインルールで定めた配線層２４とコンタクトホール１６のオーバーレイをδＬとする。
【００８４】
配線層とコンタクトホールの接続を確保するために、次の式を満たすことを条件とする。
δＬ＜Ｓｍｉｎ ・・・（１）
Ｄ＋２・δＬ＜Ｌ ・・・（２）
【００８５】
式１によれば、コンタクトホール１６から配線パターン２４のエッジまでの距離の近い方（Ｓ１またはＳ２）も、オーバーレイを確保しなければならない。
式２によれば、コンタクトホール１６の直径と、オーバーレイの２倍との和は、配線パターン２４の幅を超えてはならない。
【００８６】
次に、具体的な数値例を挙げる。
テストパターン２で、残差が許容値を超過しているポイント５〜８の配線間スペースの幅は、それぞれ１５０ｎｍ，２００ｎｍ，５００ｎｍ，１０００ｎｍとし、それぞれのフィッティング残差は、図１５に示すように、−５．３ｎｍ、−９．５ｎｍ、−１６．２ｎｍ、−１２．５ｎｍであり、ＯＰＣ後の補正量はそれぞれ３ｎｍ，５ｎｍ，１０ｎｍ，１０ｎｍであった。
コンタクトホール１６の直径を２００ｎｍに固定し、即ち、Ｄｍａｘ＝Ｄｍｉｎ＝Ｄ＝２００ｎｍとする。また、配線層とコンタクトホールのオーバーレイδＬは配線パターンの幅と関係なく、２０ｎｍである。
又、テストパターン２ｂは１０μｍ角の正方形であり、ここでいう配線幅は、（１０μｍ−ＯＰＣ後の２ａの線幅）／２であらわされる。
このような条件で、式１と式２を満たしているかどうかを確認する。
【００８７】
パターン２の配線部分（斜線領域）は５ｕｍ程度ある為、ポイント５〜８のＳ１、Ｓ２は全て式１を満たした。
コンタクトホール１６の直径は全て２００ｎｍである為、ポイント５〜８について、式２の左側を計算すると、Ｄ＋２・δＬ＝２００＋２×２０＝２４０ｎｍとなる。
次に、ポイント５の配線パターンの幅をＬ５とすれば、

同様にして、Ｌ６＝４８９５ｎｍ，Ｌ７＝４７４０ｎｍ，Ｌ８＝４４９０ｎｍとなる。
即ち、ポイント５〜８のいずれも、式２を満たしている。そのため、配線パターン２４とコンタクトホール１６の合わせずれは問題が無いことを判明した。
【００８８】
このように、モデル抽出及び検証の際に、配線間スペースのフィッティング残差は許容範囲を超えたとしても、デバイス特性に影響を与えない範囲であれば、許容できる。実際に、上記のように、ＯＰＣを施した後の配線パターンとコンタクトホールの合わせずれを確認すると、配線パターンとコンタクトホールとの接続を十分確保でき、問題は生じないことが分かる。そのため、フィッティング精度が十分に高いと言える。
したがって、全てのテストパターン及び測長ポイントについて、モデルとして十分な精度が得られ、精度の良いモデルである。
その結果、測定された残差を減らすためにパターンの修正とシミュレーションを繰り返すことは必要がない。これによって、モデル抽出及び検証に要する時間を短縮できる。
【００８９】
以上のモデルを用いて、テストパターン１、２、３によって構成される配線層を形成するためのマスクパターンデータを用い、光強度シミュレーションを行ない、配線層における各パターンの形状、寸法、分布を計算する。シミュレーションで得られたパターンと設計パターンとの差より補正量が算出され、ＯＰＣ補正マスクパターンが得られる。
【００９０】
以上に説明した、テストパターンを用いて、配線層を形成するためのＯＰＣ補正マスクパターンを求めるモデルを抽出する処理を図２０のフローチャートでまとめる。なお、図２０において、図１３と同じ内容について説明を適宜に省略する。
図２０は、第２の実施形態において、モデルベースＯＰＣにおけるモデル抽出及び検証における処理の一例を示すフローチャートである。
【００９１】
ステップＳ３１：
第１のテストパターン１、第２のテストパターン２、第３のテストパターン３を形成する。
ステップＳ３２：
各テストパターンにおけるパターン幅や、パターン間のスペース距離を測定する。
ステップＳ３３：
モデルを抽出する為に、モデルに用いられる各種ファイルを作成する。
ステップＳ３４：
抽出されたモデルにより、テストパターンデータを用い、第１、第２、第３のテストパターン３におけるパターン線幅を計算する。
【００９２】
ステップＳ３５：
測定結果とシミュレーション値を比較し、フィッティング残差が誤差許容範囲以内になっているかどうかを判断する。
具体的に、ライン状パターンとライン端パターンに分け、そのそれぞれについて誤差許容範囲を−ａ≦Ｓ≦＋ａとした。ここで、Ｓはフィッティング残差を表わし、ａは定数である。
残差が誤差許容範囲以内になっている場合は、ステップ３９に進み、モデルの検証が終了し、モデルが完成する。
残差が誤差許容範囲以内になっていない場合は、ステップＳ３６に進む。
【００９３】
ステップＳ３６：
残差が（−ａ、＋ａ）範囲を超えたポイントについて、関わるパターンの特性を確認し、残差が負の方向および正の方向を（−ａ、＋ａ）の範囲を超えた場合、デバイスへの影響を分析する。
例えば、配線パターンの場合は、配線パターンの幅が細くなり、または、太くなる場合に、配線パターンと上下層のコンタクトホールとの接続への影響を分析する。
これによって、両者の接続を確保できる上限と下限を見出し、新しい残差許容範囲−ｂ≦Ｓ≦＋ｃを決定する。ここで、ｂとｃは定数である。
【００９４】
ステップＳ３７：
残差が（−ａ、＋ａ）範囲を超えた各ポイントについて、その残差は残差許容範囲−ｂ≦Ｓ≦＋ｃに入っているかどうかを確認する。
ステップＳ３８：
残差が−ｂ≦Ｓ≦＋ｃに入っていれば、ステップ３９に進み、モデルの検証が終了し、モデルが完成する。
残差が−ｂ≦Ｓ≦＋ｃに入っていなければ、ステップＳ３３に戻し、シミュレーションを実施する際の各種設定項目を修正し、再びシミュレーションを行なう。残差が−ｂ≦Ｓ≦＋ｃに入るまで、ステップＳ３３〜ステップＳ３８を繰り返す。
【００９５】
このように、モデル抽出及び検証が完成する。
以上のモデルを用いて、半導体基板上に目標のパターンのシミュレーションを行ない、マスクパターン各辺の補正量を求めることから、ＯＰＣ補正マスクパターンが得られる。
【００９６】
以上の本実施の形態によれば、フィッティング残差が規定された許容範囲を超えた場合であっても、フィッティング精度を不十分とせず、実際にＯＰＣを施した時に、残差の超過がパターンのデバイスにおける特性、例えば配線層とコンタクトホールの接続状態にどのような影響を与えるかを判断し、フィッティング残差の許容範囲を再評価する。これによって、超過した残差を減らすためにモデルの修正などの処理を繰り返すことは必要がなく、合理なモデル評価が容易に達成でき、モデル抽出及び検証に要する時間を短縮できる。
【００９７】
第３の実施形態
本実施形態において、第１と第２の実施形態で説明した手法でテストパターンを用いてモデル抽出及び検証を行ない、モデルベースＯＰＣでＯＰＣ補正マスクパターンを得る。そして、このＯＰＣ補正マスクパターンを用い、半導体装置を製造する例を述べる。
本実施形態において、まずは、モデル抽出と検証を行なう。モデル抽出と検証の方法は、第１と第２の実施形態で説明した方法と同様である。
即ち、形成するパターンの半導体装置における特性、及びパターン線幅の変動が半導体装置特性に与える影響から、フィッティング残差の許容範囲を評価し、短い時間で容易に合理なモデル評価を達成する。
例えば、配線パターン及び配線間スペースの場合は、配線パターンと上下の層のコンタクトホールとの接続関係から、配線パターン及び配線間スペースの誤差の許容範囲を決める。
このように得られたモデルによって、ＯＰＣ補正マスクパターンを作成し、半導体装置を製造する。
【００９８】
図２１は、図１７に示された半導体装置を製造するプロセスを示す部分断面図である。
図２１（ａ）は、例えば、開口パターン３２が形成されたフォトマスク３１と、露光装置における光学系３３を示す。
フォトマスク３１には、以上のように得られたモデルを用いて、モデルベースＯＰＣによって、ＯＰＣを施したフォトマスクである。
図示しない光源からのレーザ光４０は、フォトマスク３１を通過して、光学系３３を経由して下方の半導体基板へ照射する。
【００９９】
図２１（ｂ）は、例えば、酸化膜からなる絶縁層１１を示す。図示しないが、絶縁層１１上にフォトレジスト膜を塗布し、図２１（ａ）の露光装置からの光はフォトレジスト膜を照射し、露光を行ない、フォトマスク３１上の開口パターン３２を絶縁層１１に成形し、コンタクトホール１２を形成する。その後フォトレジストを除去する。
コンタクトホール１２に、例えば、Ｗなどの金属を堆積する。
次に、図２１（ｃ）に示すように、絶縁層１１上に、例えば酸化膜からなる第２の絶縁層１３を形成し、第２の絶縁層１３に配線層を形成するための開口部１４ｂを露光によって形成する。なお、この時、用いるフォトマスクが図２１（ｂ）の工程で用いたものと異なるが、便宜上、フォトマスク３１と記す。
【０１００】
次に、図２１（ｄ）に示すように、開口部１４ｂに、例えば、Ｗなどの金属を堆積し、配線層１４を形成する。
そして、第２の絶縁層１３と配線層１４を覆って第３の絶縁層１５を形成する。そして、図２１（ｂ）と同じように露光を行ない、フォトマスク３１上の開口パターン３２を絶縁層１５に転写し、コンタクトホール１６を形成する。
図２１（ｃ）と同じように、この時に用いるフォトマスクが図２１（ｂ）と（ｃ）の工程で用いたものと異なるが、便宜上、フォトマスク３１と記す。
【０１０１】
ＯＰＣ補正フォトマスクであるフォトマスク３１のマスク補正量は、形成するパターンの半導体装置における特性及びパターン線幅の変動が半導体装置特性に与える影響から、フィッティング残差の許容範囲を評価して求められた。例えば、配線パターンの場合は、配線パターンと上下の層のコンタクトホールとの接続関係から、配線パターン及び配線間スペースの誤差の許容範囲を決めた。そのため、配線パターン１４と上下の層のコンタクトホール１２，１６との接続を十分確保されている。
【０１０２】
本実施形態によれば、モデルベースＯＰＣにより、マスク補正量を求める時間を短縮でき、形成された配線パターンと上下の層のコンタクトホールとの接続を確保できる。
【０１０３】
以上、本発明を好ましい実施の形態に基づき説明したが、本発明は以上に説明した実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲で、種々の改変が可能である。
例えば、上記の実施形態でパターンと他の層との接続関係から、残差の許容範囲を評価するとしたが、他のデバイス特性でもよい。
また、上記の実施形態でフィッティング残差が負となる例を挙げたが、残差が正となっても、同様にデバイス特性を分析し、残差の許容範囲を評価することができる。
【０１０４】
【発明の効果】
以上説明した本発明のフォトマスクの設計方法、フォトマスク、及び半導体装置によれば、シミュレーション誤差の許容範囲は、パターンのデバイスにおける特性、及びこのパターンの誤差がデバイス特性に与える影響から決めることから、各パターンが実際に要求するシミュレーション精度を満たせば良いので、単にシミュレーション誤差を減らすためにモデルに対する修正などの不自然な操作を必要以上に行なう必要がなくなり、十分な精度を確保しながら、合理なモデル評価が容易に達成でき、モデル抽出及び検証に要する時間を短縮できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態において、モデルベースＯＰＣに関する処理の概略を示すフローチャートである。
【図２】本発明の第１の実施形態において、モデルベースＯＰＣにおけるモデルフィッティング処理を概略的に示す図である。
【図３】本発明の第１の実施形態において、モデルベースＯＰＣを用いて、実回路に対してシミュレーションを行なう処理を概略的に示す図である。
【図４】本発明の第１の実施形態において、モデルベースＯＰＣを施した、実回路のレイアウトデータを転写・加工後の形状を概略的に示す図である。
【図５】本発明の第１の実施形態において、モデルベースＯＰＣにおけるモデル抽出と検証に関する処理の概略を示すフローチャートである。
【図６】本発明の第１の実施形態において用いられたテストパターンの第１の例を示している。
【図７】本発明の第１の実施形態において用いられたテストパターンの第２の例を示している。
【図８】本発明の第１の実施形態において用いられたテストパターンの第３の例を示している。
【図９】本発明の実施形態において用いられるフィッティング残差の定義を説明する図である。
【図１０】図９に続いて、本発明の実施形態において用いられるフィッティング残差の定義を説明する図である。
【図１１】本発明の第１の実施形態において、テストパターンを用いて測定した線幅とシミュレーションの結果を比較する図である。
【図１２】本発明の第１の実施形態において、テストパターンにおける線幅のシミュレーション結果と測定結果との残差を示す図である。
【図１３】本発明の第１の実施形態において、モデルベースＯＰＣにおけるモデル抽出及び検証において処理の一具体例を示すフローチャートである。
【図１４】本発明の第２の実施形態において、テストパターンを用いて測定した線幅とシミュレーションの結果を比較する図である。
【図１５】本発明の第２の実施形態において、テストパターンにおける線幅のシミュレーション結果と測定結果との残差を示す図である。
【図１６】本発明の第２の実施形態において、配線層のシミュレーションでは、配線パターンの線幅の変動とコンタクトの関係及び影響を示す図である。
【図１７】本発明の第２の実施形態にかかる半導体装置の部分断面図である。
【図１８】本発明の第２の実施形態において、配線層のシミュレーションでは、配線間スペースの変動がコンタクトの関係及び影響を示す図である。
【図１９】本発明の第２の実施形態において、配線パターンとコンタクトホールの合わせずれを示す図である。
【図２０】本発明の第２の実施形態において、モデルベースＯＰＣにおけるモデル抽出及び検証において処理の一具体例を示すフローチャートである。
【図２１】本発明の第３の実施形態にかかる半導体装置を製造するプロセスを示す部分断面図である。
【符号の説明】
１、２，３…テストパターン、１ａ…パターン、１ｂ…測定箇所、１ｃ…実パターン、１ｄ…シミュレーションパターン、２ａ…開口部、２ｂ…パターン、２ｃ…測定箇所、３ａ、３ｂ…パターン、３ｃ…測定箇所、３ｄ…パターン線幅、４…設計配線パターン、５…シミュレーションパターン、６…ＯＰＣ補正マスク、１１…絶縁層、１２、１２ａ、１２ｂ…コンタクトホール、１３…絶縁層、１４…配線層、１５…絶縁層、１６、１６ａ、１６ｂ…コンタクトホール、２１ａ、２１ｂ…設計配線パターン、２１ｃ…設計配線間スペース、２２ａ、２２ｂ…シミュレーション配線パターン、２２ｃ…シミュレーション配線間スペース、２３…ＯＰＣ補正マスク、２３ａ、２３ｂ…補正後配線パターン、２３ｃ…補正後配線間スペース、２４ａ、２４ｂ…形成された配線パターン、２４ｃ…形成された配線間スペース、３１…フォトマスク、３２…開口パターン、３３…光学系、１０１…テストパターン・レイアウトデータ、１０２…テストパターン・フォトマスク、１０３…ウェハ、１０４…テストパターン、１０５…プロセスモデル、１０６…実回路のレイアウトデータ、１０７…シミュレーション・パターン、１０８…ＯＰＣ補正パターン、１０９…目標パターン。

Claims (15)

1. 形成する目標パターンを構成しうる複数のテストパターンを形成し、当該テストパターンの寸法を測定する工程と、
   前記テストパターン寸法の測定結果を用い、前記テストパターンの寸法を計算するモデルを抽出する工程と、
   前記モデルによるテストパターン寸法の計算結果と前記テストパターン寸法の測定結果との差は、所定の誤差範囲内になるまで、前記モデルにおけるパラメータを調整する工程と、
   前記調整されたモデルによって、前記目標パターンを形成するためのフォトマスクに対する補正を求める工程と
   を有し、
   前記誤差範囲を、前記目標パターンの半導体装置における特性によって決める
   フォトマスク設計方法。
2. 前記誤差範囲は、所定の最小値から最大値までとなり、
   前記最小値と最大値を、前記目標パターンの半導体装置における特性によって独立に決める
   請求項１に記載のフォトマスク設計方法。
3. 前記目標パターンは、半導体装置における配線パターンとなるライン状パターンを含み、
   前記誤差範囲の最小値と最大値を、前記配線パターンと該配線パターンに接続するコンタクトホールとの接続状態に応じて決める
   請求項２に記載のフォトマスク設計方法。
4. 前記目標パターンは、半導体装置における配線パターン間溝となる溝状ラインパターンを含み、
   前記誤差範囲の最小値と最大値を、前記溝状ラインパターン両側の前記配線パターンと、該配線パターンに接続するコンタクトホールとの接続状態に応じて決める
   請求項２に記載のフォトマスク設計方法。
5. 前記モデルによって、前記目標パターンを形成するためのフォトマスクに対する光接近効果補正（ＯＰＣ）を求める
   請求項１に記載のフォトマスク設計方法。
6. 目標パターンを形成するための補正が施されたフォトマスクであって、
   前記補正の量は、予め形成された複数のテストパターンの寸法の測定結果とモデルによる当該テストパターンの寸法の計算結果の差が、前記目標パターンの半導体装置における特性によって決められた誤差範囲内となるように求められる
   フォトマスク。
7. 前記誤差範囲は、所定の最小値から最大値までとなり、
   前記最小値と最大値が、前記目標パターンの半導体装置における特性によって独立に決められる
   請求項６に記載のフォトマスク。
8. 前記目標パターンは、半導体装置における配線パターンとなるライン状パターンを含み、
   前記誤差範囲の最小値と最大値が、前記配線パターンと該配線パターンに接続するコンタクトホールとの接続状態に応じて決められる
   請求項７に記載のフォトマスク。
9. 前記目標パターンは、半導体装置における配線パターン間溝となる溝状ラインパターンを含み、
   前記誤差範囲の最小値と最大値が、前記溝状ラインパターン両側の前記配線パターンと、該配線パターンに接続するコンタクトホールとの接続状態に応じて決められる
   請求項７に記載のフォトマスク。
10. 光接近効果補正が施されたＯＰＣ補正マスクパターンを含み、
    前記光接近効果補正の補正量は前記モデルによって求められる
    請求項６に記載のフォトマスク。
11. 補正が施されたフォトマスクを用いて形成された目標パターンを含む半導体装置であって、
    前記補正の量は、予め形成された複数のテストパターンの寸法の測定結果とモデルによる当該テストパターンの寸法の計算結果の差が、前記目標パターンの半導体装置における特性によって決められた誤差範囲内となるように求められる
    半導体装置。
12. 前記誤差範囲は、所定の最小値から最大値までとなり、
    前記最小値と最大値が、前記目標パターンの半導体装置における特性によって独立に決められる
    請求項１１に記載の半導体装置。
13. 前記目標パターンは、配線パターンを含み、
    前記誤差範囲の最小値と最大値が、前記配線パターンと該配線パターンに接続するコンタクトホールの接続状態に応じて決められる
    請求項１２に記載の半導体装置。
14. 前記目標パターンは、配線パターン間溝を含み、
    前記誤差範囲の最小値と最大値が、前記配線パターン間溝両側の前記配線パターンと該配線パターンに接続するコンタクトホールの接続状態に応じて決められる
    請求項１２に記載の半導体装置。
15. 前記フォトマスクは、光接近効果補正が施されたＯＰＣ補正マスクパターンを含む
    請求項１１に記載の半導体装置。

Images