JPS58201347A - リ−ドレスチツプ部品及びその製造方法 - Google Patents
リ−ドレスチツプ部品及びその製造方法Info
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- JPS58201347A JPS58201347A JP57084074A JP8407482A JPS58201347A JP S58201347 A JPS58201347 A JP S58201347A JP 57084074 A JP57084074 A JP 57084074A JP 8407482 A JP8407482 A JP 8407482A JP S58201347 A JPS58201347 A JP S58201347A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、成子、電気回路用のリードレス（リードのな
い）チップ部品、及びその製造方法に関する。
い）チップ部品、及びその製造方法に関する。
昨今、殊に混成集積回路用等として、リードがなく、そ
の代わりに部品外面に沿った面状の外部端子を待つチッ
プ部品乃至ミニモールド部品と呼ばれる電子、電気部品
が汎用化されるに至っている。その種類としては、受動
集子としてＪ）ａ抗、コンｆンナ、コイル等の電気部品
。
の代わりに部品外面に沿った面状の外部端子を待つチッ
プ部品乃至ミニモールド部品と呼ばれる電子、電気部品
が汎用化されるに至っている。その種類としては、受動
集子としてＪ）ａ抗、コンｆンナ、コイル等の電気部品
。
各種ダイオード尋の電子部品、能動素子としてのトラン
ジスタ、Ｉ！には集積回路Ｋまで及んでいる。
ジスタ、Ｉ！には集積回路Ｋまで及んでいる。
この種部品を総称する場合、チップ部品と呼ぶのが一般
であるので、本書でもこれに従うが、周知のように、チ
ップ部品は、使用に際してはプリント基板上へ半田リフ
ロー法、噴射法やディップ法で取り付け、自動化も容易
であるから、使用者側にはかなり便利なもので、もとよ
り極めて小型であることから混成集積回路の集積密度を
上げることができ、高周波用途では、リードのないこと
から！１♀性が向上する等、多々なる効果を持つもので
ある。が、従来のこ、Ｄ４１！Ｉチップ部品は、生産者
−からすれば、必ずしも作り易いものではなく、製造工
程に複雑かつ極めて精密な工程が請求され、生産能率に
制限を受けたり、コスト高となる欠点を有していた。
であるので、本書でもこれに従うが、周知のように、チ
ップ部品は、使用に際してはプリント基板上へ半田リフ
ロー法、噴射法やディップ法で取り付け、自動化も容易
であるから、使用者側にはかなり便利なもので、もとよ
り極めて小型であることから混成集積回路の集積密度を
上げることができ、高周波用途では、リードのないこと
から！１♀性が向上する等、多々なる効果を持つもので
ある。が、従来のこ、Ｄ４１！Ｉチップ部品は、生産者
−からすれば、必ずしも作り易いものではなく、製造工
程に複雑かつ極めて精密な工程が請求され、生産能率に
制限を受けたり、コスト高となる欠点を有していた。
こうした欠点を顧らかＫするため、カップ部品としてミ
ニ七−！レドバイボーラトラ／ジスタを在来法により製
造する場合に就き、第１図に即して説明する。
ニ七−！レドバイボーラトラ／ジスタを在来法により製
造する場合に就き、第１図に即して説明する。
第１図Ａに示すように、複数ｆｉ（一般に極めて多数）
のチップ部品を作妙得る面積のセラミック等の基材ｌを
用意したなら、次の工程で直ぐに、この基材ｌをＸ １
ｌＩｊ Ｙ行に＆断し、各々のｍ積が各−別チツブ部品
用基板面積ＳｔとなるＸ・ＹｏｌｉＩの小さな基板コ・
・・・・に分けてしまう（籐１図Ｂ）。
のチップ部品を作妙得る面積のセラミック等の基材ｌを
用意したなら、次の工程で直ぐに、この基材ｌをＸ １
ｌＩｊ Ｙ行に＆断し、各々のｍ積が各−別チツブ部品
用基板面積ＳｔとなるＸ・ＹｏｌｉＩの小さな基板コ・
・・・・に分けてしまう（籐１図Ｂ）。
以下、その中Ｊ）−１１１を採り出して説明すると、切
出し九谷基板コに所要の加工を施して、ｌｓ１図Ｃに示
すような所要の焼何杉態を持った基板Ｊとする。ここで
例に採っているトランジスタでは、この谷基板の寸法は
縦横共、丸かだか数−であり、厚さも極めて傅い。
出し九谷基板コに所要の加工を施して、ｌｓ１図Ｃに示
すような所要の焼何杉態を持った基板Ｊとする。ここで
例に採っているトランジスタでは、この谷基板の寸法は
縦横共、丸かだか数−であり、厚さも極めて傅い。
久に、この基板Ｊの、トランジスタエレメントを搭載す
る力の１（こちらを表面と呼ぶ）上に所定のパターンの
導電層ダを蒸着その他の手法で形成する。この例では、
基板甲央の平面部上Ｃ将来トランジスタエレメントｔ−
搭載する面となる縞−導一層ダαと、基板四隅に起立し
ている四本の脚の中、段のない脚！ｉａ 、 ｊｇ Ｊ
）１面から内１＃面を経て第一４電１１ｉ ％ ｚｃ社
ながる第二導電層Ｑ、 ＃ｂと、残抄二本の脚の中の一
方＆、６Ｊ）上面から段部面で留まる第三導電層参Ｃと
、他方１ｃＯ上面か段部面で留まる第四導鑞層匂とを形
成する（縞１図Ｄ）、。
る力の１（こちらを表面と呼ぶ）上に所定のパターンの
導電層ダを蒸着その他の手法で形成する。この例では、
基板甲央の平面部上Ｃ将来トランジスタエレメントｔ−
搭載する面となる縞−導一層ダαと、基板四隅に起立し
ている四本の脚の中、段のない脚！ｉａ 、 ｊｇ Ｊ
）１面から内１＃面を経て第一４電１１ｉ ％ ｚｃ社
ながる第二導電層Ｑ、 ＃ｂと、残抄二本の脚の中の一
方＆、６Ｊ）上面から段部面で留まる第三導電層参Ｃと
、他方１ｃＯ上面か段部面で留まる第四導鑞層匂とを形
成する（縞１図Ｄ）、。
その後、主面導電層ダミ上に一般にコレクタを接してト
ランジスタエレメント基を搭載し１．エミッタを第三導
電層外の段部面ゲｒ′１（、ベースを第四導電層匂り＠
７部面〜：て、それぞれ結線する（第１図Ｅ）。
ランジスタエレメント基を搭載し１．エミッタを第三導
電層外の段部面ゲｒ′１（、ベースを第四導電層匂り＠
７部面〜：て、それぞれ結線する（第１図Ｅ）。
最後Ｋ、各導電層ダｂ、ダＣ，ダｄにおいて、脚部む＊
！；ｃ ｒ ３ｄの各上面部分を４呈させた状懸會保
って、エレメント番をエボキ７４尉脂等の１当な材料で
モールドする１、七−ルド部汁を第１図Ｆにおいて仮Ｍ
１ａ７で示しているが、かくして、ミニモールドバイポ
ーラトランジスタとしてのチップ部品ｌが完成する。
！；ｃ ｒ ３ｄの各上面部分を４呈させた状懸會保
って、エレメント番をエボキ７４尉脂等の１当な材料で
モールドする１、七−ルド部汁を第１図Ｆにおいて仮Ｍ
１ａ７で示しているが、かくして、ミニモールドバイポ
ーラトランジスタとしてのチップ部品ｌが完成する。
使用に際しては、各露呈している面拭電糧部分が外部端
子となるので（この場合、端子ｌｌｂ 。
子となるので（この場合、端子ｌｌｂ 。
す１）ｔ−ｘレクタ端ｆ、’ｌｃがエミッタ端子５ダｄ
、つ；ベース端子）、第１図ＦＤ状態から、ひつく９返
して混成集積回路上の所要パターン部分に各端子をあて
がうよう圧する。そのだめ、この種のチップ部品はＬＩ
Ｄ （Ｌａａｄｌａｚｚ Ｉｈｖａｒｔｇｄ ＤａｖＬ
ｃｇ ：リードレス・インバーティノド・ディバイス）
と呼ばれている。まだ、勿鍮、エレメント６の種類に応
じ、端子数や配置、形状は異なってくる。
、つ；ベース端子）、第１図ＦＤ状態から、ひつく９返
して混成集積回路上の所要パターン部分に各端子をあて
がうよう圧する。そのだめ、この種のチップ部品はＬＩ
Ｄ （Ｌａａｄｌａｚｚ Ｉｈｖａｒｔｇｄ ＤａｖＬ
ｃｇ ：リードレス・インバーティノド・ディバイス）
と呼ばれている。まだ、勿鍮、エレメント６の種類に応
じ、端子数や配置、形状は異なってくる。
第２図示のチップ部品は、同じ〈従来例でも、１子匂ｒ
ＩＩｃｒ ’Ｉｄとモールド部７とで構成されていて
、端子面がモールド部外方に張出しているものである。
ＩＩｃｒ ’Ｉｄとモールド部７とで構成されていて
、端子面がモールド部外方に張出しているものである。
製造手順としては、一枚のリードフレームに数十組のリ
ード配列されたものを用いて、フレーム本位で組立、モ
ールド作業を行うものとなる。
ード配列されたものを用いて、フレーム本位で組立、モ
ールド作業を行うものとなる。
然し、まず、第１図の構造のチップ部品を見ると、当初
の段階で既に各チップ用の−ｌ同−個の基板コ・・１・
を切り出してしまい、この極めて小さな基板コに対して
一蘭一（固、加工処理や導電層作成、チップエレメント
搭載、モールディング作業を行なわなければならないた
め、その作業性は極めて悪いものとなる。例え、各工程
の処理を自動化したてしても、そのように小さい基板コ
（又は幾何的形態加工済基板Ｊ）を正しい方向に向けて
整列自動送りするだめＫは精巧な姿勢決め、送り手段等
、高価な付帯設備を要し、これがなければとても生産ラ
インには乗せられない。また、Ｍ２図示の従来例構造で
は、作業性は比較的良いが、端子が外部に張出さざるを
得ないだめ、実装密度を上げ得ない、。
の段階で既に各チップ用の−ｌ同−個の基板コ・・１・
を切り出してしまい、この極めて小さな基板コに対して
一蘭一（固、加工処理や導電層作成、チップエレメント
搭載、モールディング作業を行なわなければならないた
め、その作業性は極めて悪いものとなる。例え、各工程
の処理を自動化したてしても、そのように小さい基板コ
（又は幾何的形態加工済基板Ｊ）を正しい方向に向けて
整列自動送りするだめＫは精巧な姿勢決め、送り手段等
、高価な付帯設備を要し、これがなければとても生産ラ
インには乗せられない。また、Ｍ２図示の従来例構造で
は、作業性は比較的良いが、端子が外部に張出さざるを
得ないだめ、実装密度を上げ得ない、。
本発明は、Ｌ述のようしく、従来構成のチップ部品が本
質的に持っている生産と、実装上の欠点を解決せんとし
てノ【されたものであり、構造的にも至便なものを提供
せんとしている。
質的に持っている生産と、実装上の欠点を解決せんとし
てノ【されたものであり、構造的にも至便なものを提供
せんとしている。
また、付随的には、従来構造のチップ部品では、エレメ
ント番の搭載面と外部面状端子亭の当該端子面とは同じ
向きを向いているだめ、上レメント６が発丸ダイオード
とかフォトトランジスタ等である場合、モールド樹脂を
対！！彼醍に対しては少くとも透明な材料としても、プ
リン１基板への実装時にはひっくり返すために、このエ
レメント番を搭載している導゛禮層面４（（Ｚが邪魔に
なり、結局は光変換機能が損なわれる、乃至機能しない
という欠点もあるが、本発明では、これをも改善できる
ものである。エレメント搭載面とは対向する面に面状端
子が設けられるからであり、ひりくり返して配線用／す
／ト基板に装着する必要がないからである。
ント番の搭載面と外部面状端子亭の当該端子面とは同じ
向きを向いているだめ、上レメント６が発丸ダイオード
とかフォトトランジスタ等である場合、モールド樹脂を
対！！彼醍に対しては少くとも透明な材料としても、プ
リン１基板への実装時にはひっくり返すために、このエ
レメント番を搭載している導゛禮層面４（（Ｚが邪魔に
なり、結局は光変換機能が損なわれる、乃至機能しない
という欠点もあるが、本発明では、これをも改善できる
ものである。エレメント搭載面とは対向する面に面状端
子が設けられるからであり、ひりくり返して配線用／す
／ト基板に装着する必要がないからである。
本発明では、チップ部品の基板の表面にチップエレメン
ト用り所−の導電層パターンを設け、他面（裏面又は側
面）にエレメント４！ｒ電極用の面状外部端子として所
要の導１１ＬＩ−パターンを設けて、これ等双方のバタ
ー／中において、接続を採るべき４電層部分の相互を、
基板を頁通し、内面に導電層の付着したスルーホールで
接続するようにしたチップ部品を提供する。導ｖｔ＋−
付きスルーホールは、一つが−ｍ、ｖチノ７’ｌ１品に
専用のものとして匿われるとともあるが、本発明による
特定の製造方法では、一つの導′ｄ１１−付きスルーホ
ールが製造途中では二つ以上のチップ部品で共用され、
各チップ部品：で分割される時にこの導電層付きスルー
ホールを陰む分割線で分割されることν（より、完成し
た一蘭−ｇＡＤｔッグ部品として見ると、基Ｊ＆側面−
で沿う溝状の、或いは平らな、１：Ｆ方向導電層【吃え
るようｆなる。
ト用り所−の導電層パターンを設け、他面（裏面又は側
面）にエレメント４！ｒ電極用の面状外部端子として所
要の導１１ＬＩ−パターンを設けて、これ等双方のバタ
ー／中において、接続を採るべき４電層部分の相互を、
基板を頁通し、内面に導電層の付着したスルーホールで
接続するようにしたチップ部品を提供する。導ｖｔ＋−
付きスルーホールは、一つが−ｍ、ｖチノ７’ｌ１品に
専用のものとして匿われるとともあるが、本発明による
特定の製造方法では、一つの導′ｄ１１−付きスルーホ
ールが製造途中では二つ以上のチップ部品で共用され、
各チップ部品：で分割される時にこの導電層付きスルー
ホールを陰む分割線で分割されることν（より、完成し
た一蘭−ｇＡＤｔッグ部品として見ると、基Ｊ＆側面−
で沿う溝状の、或いは平らな、１：Ｆ方向導電層【吃え
るようｆなる。
導電層付きスルーホールは、本来は配線用プリント基板
において開発された技術であるＪ）？’。
において開発された技術であるＪ）？’。
ＩＸｓ図に即して刷本に説明しておく。
配線用プリント基板、殊、（両面プリント基板ＦＢ （
仮想線断面）、ｃおいて、衣の導・醒１一部分ｃｐ、
（半断面）と８面の導′成層部分ｃｐ、 （半断面）と
の接続を採りたい場合に用い、られる、頃術であって、
両悸ＷＩｃ層ｃｐ、 、 ｃｐ、 、Ｃｍル４孔Ｈを穿
ち、この内面に尋′藏層Ｈｃを付着させるものである１
、こＪ）基板透孔Ｈとその内面の４通層を併セテ、コＪ
）撞（支索分野では、琳：てスルーホーυＴｌ（と呼び
、％にンま″犀電層′付きｌと断らなくとも、スルーホ
ーＩしと盲えばこうした構＋２１ｊ ｂものを指す、。
仮想線断面）、ｃおいて、衣の導・醒１一部分ｃｐ、
（半断面）と８面の導′成層部分ｃｐ、 （半断面）と
の接続を採りたい場合に用い、られる、頃術であって、
両悸ＷＩｃ層ｃｐ、 、 ｃｐ、 、Ｃｍル４孔Ｈを穿
ち、この内面に尋′藏層Ｈｃを付着させるものである１
、こＪ）基板透孔Ｈとその内面の４通層を併セテ、コＪ
）撞（支索分野では、琳：てスルーホーυＴｌ（と呼び
、％にンま″犀電層′付きｌと断らなくとも、スルーホ
ーＩしと盲えばこうした構＋２１ｊ ｂものを指す、。
従って、本書でも、以下では単１ｃスヤーホールと記す
が、このスルーホールの内面導電層Ｈｃをどのようにし
て形成するかは公知技術で吃いくつかの方法があり、両
面導電１＠ＣＰ、 、 ＣＰ、を所望のパターンにメッ
キするに伴い同時に形成する方法とか、両面導電層ｃｐ
、 、 ｃｐ、は通常のエツチングで所要のパターンに
形成ｔ、、ス＃−ホール用導電導電層は別途にメッキす
る方法婢があり、メッキ法も電解メッキとか化学メッキ
等の方法がある。
が、このスルーホールの内面導電層Ｈｃをどのようにし
て形成するかは公知技術で吃いくつかの方法があり、両
面導電１＠ＣＰ、 、 ＣＰ、を所望のパターンにメッ
キするに伴い同時に形成する方法とか、両面導電層ｃｐ
、 、 ｃｐ、は通常のエツチングで所要のパターンに
形成ｔ、、ス＃−ホール用導電導電層は別途にメッキす
る方法婢があり、メッキ法も電解メッキとか化学メッキ
等の方法がある。
本発明では、予じめ述べておくと、このスルーホールの
形成法自体は特定する本のではなく、公知手法を任意選
択的に利用して良い。けだし、本発明は、スルーホール
構造をチップ部品内に採り入れることにより、後述の様
々な効果を得ることに成功したものであり、その発想か
らして公知スルーホール技術の琳なる転用ではないから
である。
形成法自体は特定する本のではなく、公知手法を任意選
択的に利用して良い。けだし、本発明は、スルーホール
構造をチップ部品内に採り入れることにより、後述の様
々な効果を得ることに成功したものであり、その発想か
らして公知スルーホール技術の琳なる転用ではないから
である。
以下、第４図以降に即して本発明の各実施例に就き詳記
する。
する。
８４〜９図に示す実施例は、各種の半導体ダイオードを
エレメントとするチップ部品及びその製造法を示してい
る。
エレメントとするチップ部品及びその製造法を示してい
る。
先づ、将来、各チップ部品の基板となるに適した材料、
例えば安価にはベークライト、紙フェノール、特性１憂
れているものではガラスエポキシ、その他ガラスコンポ
ジット材料、更にはセラミック等の材料の基材１０を用
意する。
例えば安価にはベークライト、紙フェノール、特性１憂
れているものではガラスエポキシ、その他ガラスコンポ
ジット材料、更にはセラミック等の材料の基材１０を用
意する。
この基材１０の面積は、罵・１１Ｉ６Ｉのチップ部品を
将来切り出せる大きさとする。第４図中では、この基材
の表面を下段：で、集面を上段３て併示し。
将来切り出せる大きさとする。第４図中では、この基材
の表面を下段：で、集面を上段３て併示し。
ている０本発明チップ部品を本発明製’ｒＭｂ法で製造
する場合、基材／θの裁断乃至分割は、モールド工程の
終わった最後で良く、それまでは一括処理ができるが、
この第４図中では、説明の便宜のだめ、将来の列方向分
割ｍＸｔと行方向分割線乃を付記している。同、基材１
０の外周四辺までを有効に使うのなら、列方向分割、ｖ
ＸｔＯ数は行方向チップ個数Ｊこ対してＦｌｌ−１本（
即ちＸｓ ”、 ＠ ＝１ 、 ２ 、 ＊ １１１
１ ＩＩ １１ 、 ｒｌＬ−＋ ）、行方向分割線η
の本数は列方向チップ数路に対してルー１本（即ちη；
）＝真、２．・・・・−、ル、）となプ、基材の最外周
を成る幅を持って四辺分、切り捨てるのなら１列方向分
割線友は友；ｔ＝１゜２、・・・・・、属＋、となり、
行方向分割線ηはη；ｊ＝１．ｚ、・・・・・、ル＋１
となる。以下の実施例では後者に従うものとし、列方向
分割線ＡとＸｉ＋い行方向分割線ηとη」１で画される
一つのチップ部品用の基板面積部分をＣｉ ＋ ）で表
すものとして、第４図中にこの単位面積部分Ｃｉ ｌノ
ともう一つの例としてＣｉ→リー、を挙げて、この部分
に斜線を施し、理解の助けとしておく。
する場合、基材／θの裁断乃至分割は、モールド工程の
終わった最後で良く、それまでは一括処理ができるが、
この第４図中では、説明の便宜のだめ、将来の列方向分
割ｍＸｔと行方向分割線乃を付記している。同、基材１
０の外周四辺までを有効に使うのなら、列方向分割、ｖ
ＸｔＯ数は行方向チップ個数Ｊこ対してＦｌｌ−１本（
即ちＸｓ ”、 ＠ ＝１ 、 ２ 、 ＊ １１１
１ ＩＩ １１ 、 ｒｌＬ−＋ ）、行方向分割線η
の本数は列方向チップ数路に対してルー１本（即ちη；
）＝真、２．・・・・−、ル、）となプ、基材の最外周
を成る幅を持って四辺分、切り捨てるのなら１列方向分
割線友は友；ｔ＝１゜２、・・・・・、属＋、となり、
行方向分割線ηはη；ｊ＝１．ｚ、・・・・・、ル＋１
となる。以下の実施例では後者に従うものとし、列方向
分割線ＡとＸｉ＋い行方向分割線ηとη」１で画される
一つのチップ部品用の基板面積部分をＣｉ ＋ ）で表
すものとして、第４図中にこの単位面積部分Ｃｉ ｌノ
ともう一つの例としてＣｉ→リー、を挙げて、この部分
に斜線を施し、理解の助けとしておく。
また％Ｃ１１ｌ、Ｃｌ１ｔ、””’ ＣＩ Ｉ ｎ＋−
＋ ； Ｃ１ｌ Ｉ ％Ｃ，、、、１１＋１１１＠１１
、ＣＮ ＃ ｎ ； ””’ ； ＣｍＩ ｌ ＋ Ｃ
ｍＨｌ・・・・・、Ｃ□、４の各チップ用基板部分を場
所に限らず一個の基板面積部分として説明する時は、単
にチップ用基板面積部分Ｃと記し、サフィックスは省略
する。
＋ ； Ｃ１ｌ Ｉ ％Ｃ，、、、１１＋１１１＠１１
、ＣＮ ＃ ｎ ； ””’ ； ＣｍＩ ｌ ＋ Ｃ
ｍＨｌ・・・・・、Ｃ□、４の各チップ用基板部分を場
所に限らず一個の基板面積部分として説明する時は、単
にチップ用基板面積部分Ｃと記し、サフィックスは省略
する。
さて、後に各チップエンメントを搭載する面となる第４
図中、下段の基材表面−ヒには、当該エレメント（この
場合は既述のように半導体ダイオード）をｌル械するＩ
）Ｋ都合の良い４’ｄｔ祷パターン／／が形成される。
図中、下段の基材表面−ヒには、当該エレメント（この
場合は既述のように半導体ダイオード）をｌル械するＩ
）Ｋ都合の良い４’ｄｔ祷パターン／／が形成される。
この実！！＃４例での導電層パターンｌ／は、各個別の
チップ用基板面積部分Ｃ毎に見ると、メ°イオードエレ
メ／ト搭載用の比較的大ｒｊＩｉ横化し、ｔ ｉ ｍイ
ボ醒禰ｌらとこれに連続してスルーホールｉｓ・・０・
に接続を抹る１縁部導電層／２７）とから成る第一パタ
ーンＬ６分１２と、ダイオードエレメントの一方の這頼
とのワイイボンディフグ部導４ｍ／Ｊａと先のスジ−ホ
ール／ｊとは対向するスルーホールｌＳ：て接依を採る
１縁イボ’ＩＵ＠／、３ｈとからｈｉる第二パターン部
分／Ｊとから成っている。而して、この実施例では、そ
れぞれの基板面積部分Ｃ毎に第一、第二パターン部分／
コ、／３が４接、２）Ｊ！板面＃ｌｔ部分と独立別個、
Ｃ設けられているのではなく（そうでｂつでも良いが）
１列方向ＫｖＶ４接する（即ち、同じ例で隣接行中に位
置する）基板面積部分Ｃ寥。
チップ用基板面積部分Ｃ毎に見ると、メ°イオードエレ
メ／ト搭載用の比較的大ｒｊＩｉ横化し、ｔ ｉ ｍイ
ボ醒禰ｌらとこれに連続してスルーホールｉｓ・・０・
に接続を抹る１縁部導電層／２７）とから成る第一パタ
ーンＬ６分１２と、ダイオードエレメントの一方の這頼
とのワイイボンディフグ部導４ｍ／Ｊａと先のスジ−ホ
ール／ｊとは対向するスルーホールｌＳ：て接依を採る
１縁イボ’ＩＵ＠／、３ｈとからｈｉる第二パターン部
分／Ｊとから成っている。而して、この実施例では、そ
れぞれの基板面積部分Ｃ毎に第一、第二パターン部分／
コ、／３が４接、２）Ｊ！板面＃ｌｔ部分と独立別個、
Ｃ設けられているのではなく（そうでｂつでも良いが）
１列方向ＫｖＶ４接する（即ち、同じ例で隣接行中に位
置する）基板面積部分Ｃ寥。
ノ゛とＣ１＋ノ゛−ｓ ８１Ｕ Ｃトノ＋、において、
一つの基板面積部分ＣＩ、ｊ の第一パターン部分ｌコ
は図ＩｊｊＥ、上の行の基板面積部分Ｃ＊ ａ ）＋、
ＯＪｌ！ニパターン都１３と４４縁部／２ｂ、 ／３４
０相互で一体的に接続し、換舊すれば成る基板面積部分
Ｃ１すの第二パターン部分７３は図面上、下方の行に＋
４接する基板面積部分ＣＩ＋７１の第一パターン部分／
コと各端縁部／ＪＡ 、 ／コｈの相互で一体的に接＊
ｌｆ、 Ｌ Ｃいる。
一つの基板面積部分ＣＩ、ｊ の第一パターン部分ｌコ
は図ＩｊｊＥ、上の行の基板面積部分Ｃ＊ ａ ）＋、
ＯＪｌ！ニパターン都１３と４４縁部／２ｂ、 ／３４
０相互で一体的に接続し、換舊すれば成る基板面積部分
Ｃ１すの第二パターン部分７３は図面上、下方の行に＋
４接する基板面積部分ＣＩ＋７１の第一パターン部分／
コと各端縁部／ＪＡ 、 ／コｈの相互で一体的に接＊
ｌｆ、 Ｌ Ｃいる。
そのためＫ、これ等二つの基板面積部分に跨る第一、第
二ハターン部／λ、／３の対は、一つのパター／／４Ｉ
を形成しており、その結果、行方向の各分割婦Ｙ） （
） ”＝ １ ｓ ２ ｍ・φ・・・＋ ｌＬ＋１ ）
は行方向に整列したこの場合円形断面のスルーホールｔ
ＳＤ群中を横切り、かつまたスルーホール／Ｓの群は列
方向ｆも列方向に沖びる分割＃ｌＸｊ −Ｘｉ １＝ｔ
（’＝１＋２＋・・・・・＊ｍト、） の間で整列し
、従って、基材１０の表面を全体的に飢めると、同一、
ｖ −ｂ パターンｌダが整然と行１列両方向に整列し
ているものとなる。同、谷スルーホールとの接続を藏る
端縁部ｌコｂ ｓ ／３ｂはごの場合、略々同幅の半円
形となっているため、Ｅ下に隣接する基板面積部分間に
跨る一つのパターン／ダとして晃ると、スルーホール開
口の周知がリング状導電層（／２Ａ 、 ／３７） ）
で囲まれた形を成し、この列方向一端からワイヤボンダ
イング都／３ａが、直径方向に対向する同方向他４から
工Ｖメント搭載ｓｌコαが夫々伸び出している形状とな
っている。
二ハターン部／λ、／３の対は、一つのパター／／４Ｉ
を形成しており、その結果、行方向の各分割婦Ｙ） （
） ”＝ １ ｓ ２ ｍ・φ・・・＋ ｌＬ＋１ ）
は行方向に整列したこの場合円形断面のスルーホールｔ
ＳＤ群中を横切り、かつまたスルーホール／Ｓの群は列
方向ｆも列方向に沖びる分割＃ｌＸｊ −Ｘｉ １＝ｔ
（’＝１＋２＋・・・・・＊ｍト、） の間で整列し
、従って、基材１０の表面を全体的に飢めると、同一、
ｖ −ｂ パターンｌダが整然と行１列両方向に整列し
ているものとなる。同、谷スルーホールとの接続を藏る
端縁部ｌコｂ ｓ ／３ｂはごの場合、略々同幅の半円
形となっているため、Ｅ下に隣接する基板面積部分間に
跨る一つのパターン／ダとして晃ると、スルーホール開
口の周知がリング状導電層（／２Ａ 、 ／３７） ）
で囲まれた形を成し、この列方向一端からワイヤボンダ
イング都／３ａが、直径方向に対向する同方向他４から
工Ｖメント搭載ｓｌコαが夫々伸び出している形状とな
っている。
ひつくね返して見た層面のスルーホールｌＳの周抄のパ
ターン１６も、全体としては咳不−Ｍ開口の周りのリン
グ状４篭層となっているが、その９り方向の図面上の下
半内部分ｌりは夕１１方向ｈ７）基板面積部分戊−のワ
イヤ１Ｚンデイ／グ部／Ｊａと端縁部／３ｂを介しＣ１
また。夕１ｊ方向の図面と。
ターン１６も、全体としては咳不−Ｍ開口の周りのリン
グ状４篭層となっているが、その９り方向の図面上の下
半内部分ｌりは夕１１方向ｈ７）基板面積部分戊−のワ
イヤ１Ｚンデイ／グ部／Ｊａと端縁部／３ｂを介しＣ１
また。夕１ｊ方向の図面と。
上の手内部分／ｇは、ヤリ方向下り底板面積部分表面の
エレメント搭載部ノλ４と輸嫌部／コｂ’を介し７て、
夫々従続され、夫々、後程、Ｄ分鯖［程を経た後は、ワ
イヤボンｆイ／グｌ！！ｌ Ｊ）−万のヌ°イ４−−ド
醒龜用外部面状４子／７．搭載部側の地乃のダイオード
−慣用外部面状端子／１．と、・：Ｃるものである。
エレメント搭載部ノλ４と輸嫌部／コｂ’を介し７て、
夫々従続され、夫々、後程、Ｄ分鯖［程を経た後は、ワ
イヤボンｆイ／グｌ！！ｌ Ｊ）−万のヌ°イ４−−ド
醒龜用外部面状４子／７．搭載部側の地乃のダイオード
−慣用外部面状端子／１．と、・：Ｃるものである。
同、こＪ）複面の面状端子（／７．／ざ）の形状は。
半円形状（両者合わせて円）である必要はなく。
後述の実施例轡から１１せるように、任意形状で嵐−０
まえ、勿論、各スルーホール／ｊの内面には基板上下方
向（ＩＩ！裏方向）に連続する導電層／ｆが付されでい
る。逆に言えば、先に述べたように、基材１０ｉ／Ｃ機
械的に単に開けだ穴Ｊの内面に導電４／９ｆ付して、こ
の技術分野でいうスルーホールｌ！を形成しているので
ある。
まえ、勿論、各スルーホール／ｊの内面には基板上下方
向（ＩＩ！裏方向）に連続する導電層／ｆが付されでい
る。逆に言えば、先に述べたように、基材１０ｉ／Ｃ機
械的に単に開けだ穴Ｊの内面に導電４／９ｆ付して、こ
の技術分野でいうスルーホールｌ！を形成しているので
ある。
上記のような虎裏面のパターン（１／又は／ｌ）。
７６及びスルーホール導電層／９ｔ−如何なる方法で形
成するかということ自体は本発明が直接これを規定する
ものではなく、公知任意の手法によって成い。
成するかということ自体は本発明が直接これを規定する
ものではなく、公知任意の手法によって成い。
以上のようＫ、基材１０（Ｑ表裏面に対して、夫々所要
の通り、スルーホーν／ｊで必要部分相互（ｌコとｉｔ
、ｉＪとｌ？又は、まとめて見てｌ事と７６）が！［ｌ
Ｗ＆され九所要パターンｌダ、 １４を形成したなら、
蘂４図中、仮想−の枠Ｊ／で囲った四個外の部分のみを
第Ｓ図に採抄出して拡大して示すように、ｍ−路１Ｉ６
１ある基板面積部分Ｃの各個のエレメント搭載部１２ａ
上に、この場合は半導体ダイオードであるエレメント−
を搭載する。この時、一般とは搭載部／Ｊ、ＥＫダイオ
ードのアノード又はカソードが直接するので、他方の電
極。
の通り、スルーホーν／ｊで必要部分相互（ｌコとｉｔ
、ｉＪとｌ？又は、まとめて見てｌ事と７６）が！［ｌ
Ｗ＆され九所要パターンｌダ、 １４を形成したなら、
蘂４図中、仮想−の枠Ｊ／で囲った四個外の部分のみを
第Ｓ図に採抄出して拡大して示すように、ｍ−路１Ｉ６
１ある基板面積部分Ｃの各個のエレメント搭載部１２ａ
上に、この場合は半導体ダイオードであるエレメント−
を搭載する。この時、一般とは搭載部／Ｊ、ＥＫダイオ
ードのアノード又はカソードが直接するので、他方の電
極。
カソード又はアノード、をワイヤ刀によりワイヤホ／テ
ィ／グ部／ｊｇＫ接続を採ればそれで良い。即ち、一方
のダイオード電極は表面の面状端子となる部分Ｉｔ （
本図では示さず）Ｋ、他方のダイオード′ＩＩｔ極は裏
面のこの電極用の面状端子となる部分／’ＩＫ、それぞ
れ接続が取られることになる。
ィ／グ部／ｊｇＫ接続を採ればそれで良い。即ち、一方
のダイオード電極は表面の面状端子となる部分Ｉｔ （
本図では示さず）Ｋ、他方のダイオード′ＩＩｔ極は裏
面のこの電極用の面状端子となる部分／’ＩＫ、それぞ
れ接続が取られることになる。
基材１０上で一括的にエレメント搭載部−を終えたなら
、次に、第６図疋示すように、基材１０の表面側を一括
的：Ｃ−脂モーヤドしくモールド部分は仮想纏誹で示す
）、エレメント６を保護する。モーヤド材も任意適当な
もので良いが、基材１０との馴染みが良いものを選ぶの
は当然である。
、次に、第６図疋示すように、基材１０の表面側を一括
的：Ｃ−脂モーヤドしくモールド部分は仮想纏誹で示す
）、エレメント６を保護する。モーヤド材も任意適当な
もので良いが、基材１０との馴染みが良いものを選ぶの
は当然である。
このように、モールド工程までを完了した。γら、こ仁
で始めて、基材１０を行列各方向分割線ηｌ Ｘｉ Ｋ
よってａｔＬ＆材を分割乃至裁断する。献新法はカッタ
による機械的なものは勿論、レーず光等のエネルギビー
ムによっても良い。
で始めて、基材１０を行列各方向分割線ηｌ Ｘｉ Ｋ
よってａｔＬ＆材を分割乃至裁断する。献新法はカッタ
による機械的なものは勿論、レーず光等のエネルギビー
ムによっても良い。
このようにして裁断され九−々の部分は、第１図示のよ
うに、夫々、一つづつが目的のチップ部品訪としてのチ
ップダイオード乃至ミニモールドダイオード易を構成す
る。第８図のＪ１７図Ａ−Ａｆｉ［沿う中央縦断面も参
考にして、静的に構成子の捕捉説明を行うと、基材１０
から切り出された基板面積部分Ｃはこのチップ部品コ乃
至チップダイオ−トムの基板コクとなっており、ダイオ
ードエレメントの各＠ｆ、極の外部面状端子ｌデ、／１
は、スルーホール内壁面導電層として形成されてい九基
板両端縁を上下方向に伸びる導電層／デ、ｌデを介して
エレメント−の搭載面とは反対１ＤＩＩＫ位置するもの
となる。
うに、夫々、一つづつが目的のチップ部品訪としてのチ
ップダイオード乃至ミニモールドダイオード易を構成す
る。第８図のＪ１７図Ａ−Ａｆｉ［沿う中央縦断面も参
考にして、静的に構成子の捕捉説明を行うと、基材１０
から切り出された基板面積部分Ｃはこのチップ部品コ乃
至チップダイオ−トムの基板コクとなっており、ダイオ
ードエレメントの各＠ｆ、極の外部面状端子ｌデ、／１
は、スルーホール内壁面導電層として形成されてい九基
板両端縁を上下方向に伸びる導電層／デ、ｌデを介して
エレメント−の搭載面とは反対１ＤＩＩＫ位置するもの
となる。
ｔた。この製造法では、スルー１ζ−ルｌｊを含む分＃
Ｊ ４１ Ｙｊの分割により、各上下方向導電層／９゜
／１は基板コク側へ喰い込む半円状の溝形となっている
。
Ｊ ４１ Ｙｊの分割により、各上下方向導電層／９゜
／１は基板コク側へ喰い込む半円状の溝形となっている
。
向１通常行なわれているように１面状端子／７゜ｉｔ
−？ Ｐ、裏導電層を連通させる上下方向両側導電層／
ｌ 、 ／９は、複数金属層としたシ、その上に半田メ
ッキ層を有していて勿論良い。
−？ Ｐ、裏導電層を連通させる上下方向両側導電層／
ｌ 、 ／９は、複数金属層としたシ、その上に半田メ
ッキ層を有していて勿論良い。
本チップ部品＃ （２４）を混成集積回路用に適当な基
板コの所定導電パターノコ９．３θ上に眠気的。
板コの所定導電パターノコ９．３θ上に眠気的。
機械的に固定する作業は、第８図示のように公知手法と
変わりはなく、半田す７０−法やディツビ／グ法、その
他導電ペースト等による接着媒体Ｊ／に：よって良い。
変わりはなく、半田す７０−法やディツビ／グ法、その
他導電ペースト等による接着媒体Ｊ／に：よって良い。
上記の実施例は二端子型のニレメン） ｕ Ｑ（対して
のものであるが、勿論、基材１０乃至各基板コアに対す
る表裏導電層パターンやスルー小−ル個数、位置等を設
計的に所要のものとすればトランジスタ等のヨ端子型、
集積チップエレメント等の多端子型のエンメン）Ｋ就い
ても本発明は適用できるものである。第９〜１２図示の
二つの実施例はこうした場合を示している。
のものであるが、勿論、基材１０乃至各基板コアに対す
る表裏導電層パターンやスルー小−ル個数、位置等を設
計的に所要のものとすればトランジスタ等のヨ端子型、
集積チップエレメント等の多端子型のエンメン）Ｋ就い
ても本発明は適用できるものである。第９〜１２図示の
二つの実施例はこうした場合を示している。
第−実施例中の各構成子と対応する構成子、では同一の
符号を対応的に付し、サフィックスだけは数の増減に応
じて付は加えたり変更し九りして説明する。
符号を対応的に付し、サフィックスだけは数の増減に応
じて付は加えたり変更し九りして説明する。
第９．１０図示の実施例は、バイポーラ乃至ユニポーラ
トランジスタ等の三端子型半導体エレメントｎを搭載し
たミニモールドトランジスタ３１等をチップ部品おとし
て構成したものである。
トランジスタ等の三端子型半導体エレメントｎを搭載し
たミニモールドトランジスタ３１等をチップ部品おとし
て構成したものである。
ｇｘｏ図の静的構成から説明すると、基板コアの表面上
’ｖｃは、ニレメン）Ｕの裏面電極と電気的接続の採ら
れた搭載部導電層ｌコ、があり、基板２７の一側に設け
られた、もとはスルーポール７３Ａであった半円状溝の
内壁面導電層／９に端縁部導電層ｌ−すを介して接続が
採られていると共に、例えばベース、エミッタ用又はゲ
ート、ソース用の各ボンディング用導電層／３ａ 、
／３．が上記−側とは対向する基板側辺側に設けられ、
夫々。
’ｖｃは、ニレメン）Ｕの裏面電極と電気的接続の採ら
れた搭載部導電層ｌコ、があり、基板２７の一側に設け
られた、もとはスルーポール７３Ａであった半円状溝の
内壁面導電層／９に端縁部導電層ｌ−すを介して接続が
採られていると共に、例えばベース、エミッタ用又はゲ
ート、ソース用の各ボンディング用導電層／３ａ 、
／３．が上記−側とは対向する基板側辺側に設けられ、
夫々。
この１則辺の角部にある四半円状痛みの上下方向導電層
／？ 、 ／？に端縁部導電層／３１． 、 ／３ｄを
介して接続されている。この上下方向導電１％ ／？
、 ／？も、また、もとはスルーホールｔｒＢ、 ／ｚ
Ｂｔｖ内壁面であったものである。各上下方向導電層／
９・・・・・と接続し、基板裏面において外部面状端子
となる各導電４＃：、／りＡ 、 ／？Ｂは、既述のよ
うに任意パターンで良く、この場合は、やはり。
／？ 、 ／？に端縁部導電層／３１． 、 ／３ｄを
介して接続されている。この上下方向導電１％ ／？
、 ／？も、また、もとはスルーホールｔｒＢ、 ／ｚ
Ｂｔｖ内壁面であったものである。各上下方向導電層／
９・・・・・と接続し、基板裏面において外部面状端子
となる各導電４＃：、／りＡ 、 ／？Ｂは、既述のよ
うに任意パターンで良く、この場合は、やはり。
円形を分割した簡率なもＯＫなっている。勿論。
モールド材２ＩＩ（仮想線）がニレメン）Ｑ２を保護し
ている。
ている。
この実施例では、一つの部品の基板２７の表面Ｉｃおい
ては、互いに電気的に独立した三つの導電層パターン部
分／２ 、 ／、？Ａ 、 ／ＪＢを要している。
ては、互いに電気的に独立した三つの導電層パターン部
分／２ 、 ／、？Ａ 、 ／ＪＢを要している。
これ尊王つのパターンは、本発明を物として晃だ場合適
宜な製造法により、各パターンを個別に形成しても良い
が、既述の第一の実施例、で即して詳記した本発明の一
括処理を基調とする有効な製造ガ法による場合、多数個
の部品を切出し得る基材１０上に当初形成する表面パタ
ーンとしては、第９図示のようなパター７によることが
望ましい。このパターン形成では、覆数−の隣接基板面
積部分Ｃ・・・・・に跨る三種類の・くターン／４１Ａ
、 ／ψＢを規則的て形成すれば萌りるので、パター
ン設計製作上、また基材／θの有効利用上、有利となる
。
宜な製造法により、各パターンを個別に形成しても良い
が、既述の第一の実施例、で即して詳記した本発明の一
括処理を基調とする有効な製造ガ法による場合、多数個
の部品を切出し得る基材１０上に当初形成する表面パタ
ーンとしては、第９図示のようなパター７によることが
望ましい。このパターン形成では、覆数−の隣接基板面
積部分Ｃ・・・・・に跨る三種類の・くターン／４１Ａ
、 ／ψＢを規則的て形成すれば萌りるので、パター
ン設計製作上、また基材／θの有効利用上、有利となる
。
第９図では１行方向に隣接する将来の各部品用基板面積
部°分Ｃｉ −＋ ’、 Ｃ４すに斜線を施してす 各領域を明示しているが、先づ、これ等三つの基板面積
部分において考えると、それぞれのエレメント搭載部／
コａ ｒ ／コ、は、両者間の列方向分割＃ｉ１′Ｘ４
上にあって半円部づつ両者に跨る一つのスルーホール／
ＮｋＫ対して対称な位置にあり。
部°分Ｃｉ −＋ ’、 Ｃ４すに斜線を施してす 各領域を明示しているが、先づ、これ等三つの基板面積
部分において考えると、それぞれのエレメント搭載部／
コａ ｒ ／コ、は、両者間の列方向分割＃ｉ１′Ｘ４
上にあって半円部づつ両者に跨る一つのスルーホール／
ＮｋＫ対して対称な位置にあり。
夫々の端縁部／コｈ＋／コｂは相俟ってスルーホール／
ｊＡの周縁を囲んでいる。従って、各部品用の第−導電
層／２．／コは相俟って−りの第一パターン／弘ムとじ
て基材上に形成され、全体として見ると１列方向分割線
の一つ置きに行方向に。
ｊＡの周縁を囲んでいる。従って、各部品用の第−導電
層／２．／コは相俟って−りの第一パターン／弘ムとじ
て基材上に形成され、全体として見ると１列方向分割線
の一つ置きに行方向に。
また行方向隣接分割線Ｙ） ＋ｔ 、 Ｙ）’ 、 Ｙ
） 、 Ｙｊ−＋ 間で列方向に整列している。
） 、 Ｙｊ−＋ 間で列方向に整列している。
次に、各ボンディング部’３ａ ｒ ／３（、に関する
各スルーホールｌＮＢ 、 ／！ｆＢは、上記搭載部用
スルーホーν／ｊＡの含まれていない一つ置きの列方向
分割線上で各行方向分割線との交点に中心を置いて設け
られている。従って、各スルーホー Ａ／／３−Ｂは１
列方向及び行方向に各隣接する計四個の各チップ用基板
面積部分７Ｃ跨ってお秒。
各スルーホールｌＮＢ 、 ／！ｆＢは、上記搭載部用
スルーホーν／ｊＡの含まれていない一つ置きの列方向
分割線上で各行方向分割線との交点に中心を置いて設け
られている。従って、各スルーホー Ａ／／３−Ｂは１
列方向及び行方向に各隣接する計四個の各チップ用基板
面積部分７Ｃ跨ってお秒。
このスルーホール疋接続を採る各基板面積部分の端縁部
／３７） 、 ／３４ ： ／Ｊｄ 、 ／Ｊｄは夫々
四半円状のものが相俟ってスルーホーＡ／ ／ｋｎ ｆ
＋７ ｙグ状に取妙囲んでいる。
／３７） 、 ／３４ ： ／Ｊｄ 、 ／Ｊｄは夫々
四半円状のものが相俟ってスルーホーＡ／ ／ｋｎ ｆ
＋７ ｙグ状に取妙囲んでいる。
そして、各端縁部ｔＢ 、 ｔｓ４ ； ｔｓ、１ 、
ｔｙ、１ ；ではワイヤボンディング部／Ｊ、 、
／Ｊ、 ： ／、７． 、 ／Ｊｃが連続している。結
局、一つのスルーホー〜／１Ｂを中心に、 、ｉ：紀の
各部／３ｇ 、 ７３４ ： ／３ｋ ＊ ／ＪＡ ：
／ｊｔｅ／３． ： ／７４ 、 ／３ｄが全体とし
て二り目のパターン／ｌｌ１ｌを形成していること１（
なる。但し、このような基板表面パターンであると、各
行ｆおいて１行方向に１４接する基板面積部分は行方向
で互いに反対方向を向く。逆にｇえば、各チップ用基板
面積Ｃの隣接するもの同志り方向を勘案すれば。
ｔｙ、１ ；ではワイヤボンディング部／Ｊ、 、
／Ｊ、 ： ／、７． 、 ／Ｊｃが連続している。結
局、一つのスルーホー〜／１Ｂを中心に、 、ｉ：紀の
各部／３ｇ 、 ７３４ ： ／３ｋ ＊ ／ＪＡ ：
／ｊｔｅ／３． ： ／７４ 、 ／３ｄが全体とし
て二り目のパターン／ｌｌ１ｌを形成していること１（
なる。但し、このような基板表面パターンであると、各
行ｆおいて１行方向に１４接する基板面積部分は行方向
で互いに反対方向を向く。逆にｇえば、各チップ用基板
面積Ｃの隣接するもの同志り方向を勘案すれば。
−鯛当たりのパター／ｌｌは三種類（／コ、 ／、７Ａ
。
。
／ＪＲ）を要しても、基材ｌＯへのパターン形成時には
二種類のバター／／ダＡ、／４１Ｂ、Ｄ規４１Ｊ的ｔ℃
繰返し配置で済むよう；（なる。
二種類のバター／／ダＡ、／４１Ｂ、Ｄ規４１Ｊ的ｔ℃
繰返し配置で済むよう；（なる。
第１１ 、１２図示の実施例は、チップ部品おとして多
端子（この場合穴端子）集積回路チップ３３を構成した
もので、端子数、従って各パターン部分やスルーホール
数が増えているが基本的に先掲の第一、第二実施例と変
わる所はない。
端子（この場合穴端子）集積回路チップ３３を構成した
もので、端子数、従って各パターン部分やスルーホール
数が増えているが基本的に先掲の第一、第二実施例と変
わる所はない。
基板コク乃至各チップ用基板面積部分Ｃの表面ｆは、裏
面に一電極、上面に五電極を持つ集積回路チツプエレメ
／）、ｕＫ応じて、裏面電極と電気的に接続を採り乍ら
エレメントを搭載する搭載部／コ、とこれを基板外面の
上下方向導電層ｉｔに接続する端縁部ｌコｂと力為ら成
る第一パターン部分ｌコを始め、他の五ｉｔｉｍの各々
とのワイヤボンディング部／、７．． ／３０． ／、
？、 、 ／、３． 、 ／３ｉ を含む第二〜第五パ
ターン部分／ｊＡ −／ＪＥが形成されている。夫々の
パターン部分／２ 、 ／ＪＡ Ａ−／、７１は。
面に一電極、上面に五電極を持つ集積回路チツプエレメ
／）、ｕＫ応じて、裏面電極と電気的に接続を採り乍ら
エレメントを搭載する搭載部／コ、とこれを基板外面の
上下方向導電層ｉｔに接続する端縁部ｌコｂと力為ら成
る第一パターン部分ｌコを始め、他の五ｉｔｉｍの各々
とのワイヤボンディング部／、７．． ／３０． ／、
？、 、 ／、３． 、 ／３ｉ を含む第二〜第五パ
ターン部分／ｊＡ −／ＪＥが形成されている。夫々の
パターン部分／２ 、 ／ＪＡ Ａ−／、７１は。
夫々、裏面の面状端子（形状１寸同じく拘わらないが、
ここでは円形を後述のように分割した形状） ／ｌ 、
／７に、もとはスルーホールであった部分の内壁導電
層／９にて接続が採られている。同様にまた、モールド
材２４（（仮想＃ｌ）がエレメント−を覆っている。
ここでは円形を後述のように分割した形状） ／ｌ 、
／７に、もとはスルーホールであった部分の内壁導電
層／９にて接続が採られている。同様にまた、モールド
材２４（（仮想＃ｌ）がエレメント−を覆っている。
この実施例でも、各電極配置乃至パターン部分は任意な
ものとして喪いが、既述した本発明の方法を用いて、か
つ、パターンの合理化、各チップの小面積化を図るなら
ば、基材１０へのパターン形成時における工夫により、
各チップ当た抄六個のパターン部分ｌコ、／３Ａ〜／３
Ｅは、第１１図示のように、二種＃４のパター７ ／Ｉ
Ａ 、 ／ダＢの規則的な繰返し配置で済ますことがで
きる。
ものとして喪いが、既述した本発明の方法を用いて、か
つ、パターンの合理化、各チップの小面積化を図るなら
ば、基材１０へのパターン形成時における工夫により、
各チップ当た抄六個のパターン部分ｌコ、／３Ａ〜／３
Ｅは、第１１図示のように、二種＃４のパター７ ／Ｉ
Ａ 、 ／ダＢの規則的な繰返し配置で済ますことがで
きる。
即ち、先づ１例えば４ａ部ｌコαと一つＤワイヤポンデ
ィフグ部／３．とは、基板コクＤ崗；則辺の略々同位置
に来るようにし、残りの四個のワイヤボンディング部を
含むパター／部分／ＪＢ −／Ｊ＠は基板り四隅；（−
り宛が来るようにする。
ィフグ部／３．とは、基板コクＤ崗；則辺の略々同位置
に来るようにし、残りの四個のワイヤボンディング部を
含むパター／部分／ＪＢ −／Ｊ＠は基板り四隅；（−
り宛が来るようにする。
すると、パターンｗ５汁ｌコと／、７Ａ Ｋ閂しては。
分割前り基材１０ Ｊ：、において、一つのスフレ−ホ
ールｔｚｈ ｔ 中心にしたークのパター／部分Ａとし
て。
ールｔｚｈ ｔ 中心にしたークのパター／部分Ａとし
て。
このスルーホール１３人を各列方向分割、ｉ！Ｘｓ）：
で隣接する一対の行方向分割−間に位置さぜることＫよ
り１行方向に隣接する各チップ用基板面積部分において
−ｂ：（は部分／コと、他方ＩＣ／′ｉ部分／ｊＡ ｔ
−配させることがで画る。
で隣接する一対の行方向分割−間に位置さぜることＫよ
り１行方向に隣接する各チップ用基板面積部分において
−ｂ：（は部分／コと、他方ＩＣ／′ｉ部分／ｊＡ ｔ
−配させることがで画る。
残りの四部分／３Ｂ −／ｊＥ Ｋ関しては、各同方向
分割線と行方向分割線との交点に＃！で配したスルーホ
ール／ｊＢかう、このスルーホール／ｊＢを囲む列行各
ニーづつ計四叫の基板面積部分の各々に対してワイヤボ
ッ１４フフ部／３Ｃ，／Ｊ−＋１３ｇ 、 ／３Ｂを対
角一方向に呻ばせば、−りの基材上パター／部分Ｂで済
ますことができる。同。
分割線と行方向分割線との交点に＃！で配したスルーホ
ール／ｊＢかう、このスルーホール／ｊＢを囲む列行各
ニーづつ計四叫の基板面積部分の各々に対してワイヤボ
ッ１４フフ部／３Ｃ，／Ｊ−＋１３ｇ 、 ／３Ｂを対
角一方向に呻ばせば、−りの基材上パター／部分Ｂで済
ますことができる。同。
この実施例のパターン配置は１部分／コと／ｊＡから成
るパターン／ダＡＫ関しては第一実施例のパターン１４
１．り応用、残に０部分１３Ｂ〜／ｊＥから成るパター
ンｌダＢＫ喘しては第二実施例のパター７ ／＃Ｂの応
用となっている。
るパターン／ダＡＫ関しては第一実施例のパターン１４
１．り応用、残に０部分１３Ｂ〜／ｊＥから成るパター
ンｌダＢＫ喘しては第二実施例のパター７ ／＃Ｂの応
用となっている。
ところで、これまでの実施例では１表面パターン中の導
層層部分の相互の接続を採る上下方向導電層ｌ！は、比
較的小径の円形スルーホール／Ｊ 、 ／ｊＡ 、 ／
ｊｌｌの内壁面とされてい丸ものを用いるため、基材１
０上でモールド工程を終わった後に切り出した各チップ
部品においては、これ等導電層１９はいづれも半円形断
面或いは四半円形断面状に基板コア内方に向かつて凹ん
だ形尤なっている。実は、このようＫなっていると、裏
面の面状端子／７ 、 ／ｌだけではなく、ｌ１ｃ８図
示りように配線用プリント基板上ＫＮ装する時に。
層層部分の相互の接続を採る上下方向導電層ｌ！は、比
較的小径の円形スルーホール／Ｊ 、 ／ｊＡ 、 ／
ｊｌｌの内壁面とされてい丸ものを用いるため、基材１
０上でモールド工程を終わった後に切り出した各チップ
部品においては、これ等導電層１９はいづれも半円形断
面或いは四半円形断面状に基板コア内方に向かつて凹ん
だ形尤なっている。実は、このようＫなっていると、裏
面の面状端子／７ 、 ／ｌだけではなく、ｌ１ｃ８図
示りように配線用プリント基板上ＫＮ装する時に。
半田等の付着部分がこの基板側部の導成麺Ｉｔに及ぶに
際して当該層／９の表面積が大きいために電気的、＋＊
槻的固着力が大色〈採れて甚だ具合が良いのではあるが
、仕様によっては基板一部は平面：（保ちたい４＆もあ
る。
際して当該層／９の表面積が大きいために電気的、＋＊
槻的固着力が大色〈採れて甚だ具合が良いのではあるが
、仕様によっては基板一部は平面：（保ちたい４＆もあ
る。
このような場合５ては、第１３図示のようなパターンと
することにより、Ｍ−実施例と同一の本発明製造工程を
そのまま盪用して目的を達することかで睡る。
することにより、Ｍ−実施例と同一の本発明製造工程を
そのまま盪用して目的を達することかで睡る。
先づ、第７図示Ｄｉニモールドダイオードムを側部平面
上下方向導電１−と代えた第１４Ａ図示のもの疋する場
合のスルーホール形状、パターン形状、配置ＫＳｒ＆す
ると、第１３図、ておいて、基材ｌＯの両喘の列方向不
要部分／（７Ａ 、 １０Ｂ （蛾外側分割−ＸＩ 、
’Ｘ１ｌｌ＋Ｉ Ｄ外側）においてのみ列方向Ｄｍ
部分ｌｊａで閉じられてはいるが行方向の周部分／ｊｊ
は各列を横切った直線上のものとなっている大無な長円
形スルーホール／ｊを各行方向分割線を含んで設ける。
上下方向導電１−と代えた第１４Ａ図示のもの疋する場
合のスルーホール形状、パターン形状、配置ＫＳｒ＆す
ると、第１３図、ておいて、基材ｌＯの両喘の列方向不
要部分／（７Ａ 、 １０Ｂ （蛾外側分割−ＸＩ 、
’Ｘ１ｌｌ＋Ｉ Ｄ外側）においてのみ列方向Ｄｍ
部分ｌｊａで閉じられてはいるが行方向の周部分／ｊｊ
は各列を横切った直線上のものとなっている大無な長円
形スルーホール／ｊを各行方向分割線を含んで設ける。
そして、このスルーホール／ｊの直線周部分／ｊｂｔ／
Ｃａつて列方向一連に第一パターン／４１Ａと第二パタ
ーン形状Ｂを各帯状のものとして設ける。すると、各々
一つの基板面積部分Ｃにおいては、５Ａ線を施した部分
ＣＩ−ｊ−＋等に示すように、エレメント搭載部ｌコと
ワイヤボンディング部１３とが列方向に対向したものと
なる。画部分／コ、／３は、相俟って各チップ用基板表
面パターン／／を構成する。
Ｃａつて列方向一連に第一パターン／４１Ａと第二パタ
ーン形状Ｂを各帯状のものとして設ける。すると、各々
一つの基板面積部分Ｃにおいては、５Ａ線を施した部分
ＣＩ−ｊ−＋等に示すように、エレメント搭載部ｌコと
ワイヤボンディング部１３とが列方向に対向したものと
なる。画部分／コ、／３は、相俟って各チップ用基板表
面パターン／／を構成する。
また、各導シ層部分乃至パターン部分ｌユ、／３の各裏
面を極／？、／１となる裏面パターンは、第１３図には
示していないが表面パターンと同じで良いＯ その後、第一の実施例に即して述べたように。
面を極／？、／１となる裏面パターンは、第１３図には
示していないが表面パターンと同じで良いＯ その後、第一の実施例に即して述べたように。
ダイオードエレメ７）Ｑ２を各領域Ｃに搭載し。
ワイヤボンディング作業を行い、樹Ｈ旨封正評を基材１
０の全面に対して施した後１行方向には各スルーホール
／Ｓの中心を通る行方向分割線で。
０の全面に対して施した後１行方向には各スルーホール
／Ｓの中心を通る行方向分割線で。
列方向ｆは行方向に一連の第一、第二パターン配置 、
７４ｔＢを断ち切る列方向分割線で、基材１０を裁断
すれば、第１４Ａ図示のように、基板コアの側面の導電
層１ｑ、 ／？が平らで、またこの場合は裏面面状端子
／り、７ｇも角形りものが提供される。
７４ｔＢを断ち切る列方向分割線で、基材１０を裁断
すれば、第１４Ａ図示のように、基板コアの側面の導電
層１ｑ、 ／？が平らで、またこの場合は裏面面状端子
／り、７ｇも角形りものが提供される。
また、第１３図において、第二バター７ ／ＪＩＢを図
中仮想線で示すように各チップ当たり二つのポンディン
グ部／、？Ａ 、 ／ＪＢとして形成すれば。
中仮想線で示すように各チップ当たり二つのポンディン
グ部／、？Ａ 、 ／ＪＢとして形成すれば。
＠ １４１図示のように、）ランジスタ等り三端子エレ
メントｎでも、各上下方向導電・−ｌデ・・・・・を千
両形状としたチップ部品Ｂ乃至ミニモールドトランジス
タ３コが形成できる（、１１！に両パターン部分／ｌ
、／＄Ｂの行方向分割数を増やせば多端子型エレメント
にも対応でき、その場合、４板コクの両側の面状端子ピ
ッチをこの種技術で規格化乃至それに準する扱いを受け
ているピッチ。
メントｎでも、各上下方向導電・−ｌデ・・・・・を千
両形状としたチップ部品Ｂ乃至ミニモールドトランジス
タ３コが形成できる（、１１！に両パターン部分／ｌ
、／＄Ｂの行方向分割数を増やせば多端子型エレメント
にも対応でき、その場合、４板コクの両側の面状端子ピ
ッチをこの種技術で規格化乃至それに準する扱いを受け
ているピッチ。
例えばｌ、２７−とすれば、この゛種チップ型集積回路
のデユアシイ／ラインピン配列Ｌ（応えることができる
。勿論、シングルインラインも片方のパターン／ｌ又は
／ｌＩＢを使わなければ可能である。
のデユアシイ／ラインピン配列Ｌ（応えることができる
。勿論、シングルインラインも片方のパターン／ｌ又は
／ｌＩＢを使わなければ可能である。
次に、受動エレメントに対する実施例に就き説明する。
以下のこうした実施例では、やはり。
第１３図示のスルーホール形状を基にして上下方向導電
ノーを平面とする。但し、第１３図と第４〜６図示の関
係のように１円形小径スルーホールを使っても良い。
ノーを平面とする。但し、第１３図と第４〜６図示の関
係のように１円形小径スルーホールを使っても良い。
第１５〜１７図はエレメント二として抵抗を考えたもの
である。第１５図は分割前の基材１０上のパターン配置
を示し、また、スルーホール／ｊ’は第１３図示と同様
に基材両側の切捨部分＃ｌ）Ａ 、 １０Ｂでのみ閉じ
られた行方向には直線状周縁ｌＳＢを持つ長円形状とな
っている。
である。第１５図は分割前の基材１０上のパターン配置
を示し、また、スルーホール／ｊ’は第１３図示と同様
に基材両側の切捨部分＃ｌ）Ａ 、 １０Ｂでのみ閉じ
られた行方向には直線状周縁ｌＳＢを持つ長円形状とな
っている。
而して、１Ｈ１３図示の表面パターンにおいて、搭載部
ｌコとワイヤボンディング部／３とを、共【。
ｌコとワイヤボンディング部／３とを、共【。
エレメント＝の各電極を対応奥面面状端子に接続を採る
ための表面接続＋４７３ 、１３と考えれば。
ための表面接続＋４７３ 、１３と考えれば。
これ婢両者間に別途に作った抵抗体の両電極を各一方宛
接続することにより、チップ抵抗３５を得ることは勿、
倫できるが、この実施例では、パターン導電材料を抵抗
材料１例えば二ノゲルクロム系、夕／りＩし系、ルテニ
ウム系等の材料とし、各チップ用基板面積部分Ｃにおい
て両端接続用導電層／、？、／Ｊ間に予じめ、所定幅、
所定厚味の抵抗源パターン部分３ダを橋渡し状；Ｃ一体
成形しておく。
接続することにより、チップ抵抗３５を得ることは勿、
倫できるが、この実施例では、パターン導電材料を抵抗
材料１例えば二ノゲルクロム系、夕／りＩし系、ルテニ
ウム系等の材料とし、各チップ用基板面積部分Ｃにおい
て両端接続用導電層／、？、／Ｊ間に予じめ、所定幅、
所定厚味の抵抗源パターン部分３ダを橋渡し状；Ｃ一体
成形しておく。
この状態で、基材１０上の総ての当該抵抗源部分３Ｑに
所望の抵抗１直を得るだめのレーザトリミング等の抵抗
瞳調整技術（公知手法を援用り、 ｒ良い）を施せば、
第１６図示のように、抵抗エレメント２２が得られ、モ
ールド後、各分割、−に沿って裁断すれば、目的の第１
７図示のチップ抵抗３ｊがチップ部品おとして得られる
。
所望の抵抗１直を得るだめのレーザトリミング等の抵抗
瞳調整技術（公知手法を援用り、 ｒ良い）を施せば、
第１６図示のように、抵抗エレメント２２が得られ、モ
ールド後、各分割、−に沿って裁断すれば、目的の第１
７図示のチップ抵抗３ｊがチップ部品おとして得られる
。
第１８ 、１９図示の実施例は、コイル３７を搭載エレ
メント二としたものである。
メント二としたものである。
第１９図示のチップコイル３ｇの゛完成状態から説明ス
ると、基板ニアの図・面り、上方の一端部側の表面パタ
ーン部分／ＪＡ ａ一部には、スパイラル状パターンを
形成するコイルエレメント３７ Ｊ）一端３７ａが一体
的に連続し、渦を巻いた中心部端３りｂは第二パターン
部分／、７Ｂに接続している。
ると、基板ニアの図・面り、上方の一端部側の表面パタ
ーン部分／ＪＡ ａ一部には、スパイラル状パターンを
形成するコイルエレメント３７ Ｊ）一端３７ａが一体
的に連続し、渦を巻いた中心部端３りｂは第二パターン
部分／、７Ｂに接続している。
第一パターン部分／ＪＡは、先の実施例におけると同様
の長円形状のスルーホール／３Ａ （第１８図）Ｋよっ
ているため、上下方向導電層／９を介して裏面の面状端
子／りに接続が採られるが、中央部のパターン部分／３
Ｂは、この部分に設けたスルーホール／ｌＢを介して裏
ＷＪのやや中広な面状端子／ｌに連通が採られている。
の長円形状のスルーホール／３Ａ （第１８図）Ｋよっ
ているため、上下方向導電層／９を介して裏面の面状端
子／りに接続が採られるが、中央部のパターン部分／３
Ｂは、この部分に設けたスルーホール／ｌＢを介して裏
ＷＪのやや中広な面状端子／ｌに連通が採られている。
従って、第１８図示のよう：Ｃ１基材ｌＯ上のパターン
においてスルーホール／Ｎムの対向長辺部分疋沿うパタ
ーン部分３９は本来的に不要であり、また、これに連ら
なる導電層部分／９′も本来的には不要であるが。
においてスルーホール／Ｎムの対向長辺部分疋沿うパタ
ーン部分３９は本来的に不要であり、また、これに連ら
なる導電層部分／９′も本来的には不要であるが。
パターン描画の画一性１作業性に鑑みれば概ねこのよう
なパターンとするのが具合が良い。また特に、導電層席
は、端子／Ｉの補助的な半田濡れ面積増加分として働く
ので、満１．無用とは言い難い。
なパターンとするのが具合が良い。また特に、導電層席
は、端子／Ｉの補助的な半田濡れ面積増加分として働く
ので、満１．無用とは言い難い。
コイルエレメント３７のスバイラルノ（ターンは。
他の導電）−パターン部分形成と同時に行うことができ
る。また、そのインダクタンス（直は、スバイラルの平
均半径、巻数、線路幅に応じて数理的方程式が存在する
ので、設計可能である。
る。また、そのインダクタンス（直は、スバイラルの平
均半径、巻数、線路幅に応じて数理的方程式が存在する
ので、設計可能である。
第２０〜２４図示の実施例は、基＃１０上に複数層を堆
積する公知技術と同じく公知の礪択エツチング技術を本
発明懸想と共に援用することによす、エレメント−とし
てコンデンサエレメント３９を搭載したチップ部品コ乃
至チップコンデ／すａＯを構成するものである。
積する公知技術と同じく公知の礪択エツチング技術を本
発明懸想と共に援用することによす、エレメント−とし
てコンデンサエレメント３９を搭載したチップ部品コ乃
至チップコンデ／すａＯを構成するものである。
第２ＯＡ、Ｂ図には、基材１０中で一列二行分の二つの
各チップ用基板面積部分ＣＩ ＋ ） ： ｃｔリ−１
を取り出して示している。また、行列を横：で寝かせて
示しているが、これは、本来、行とタリはいづれも相対
的な問題ではあるものの、先の実施例と長円形状スルー
ホールｔＳＯ方向性に対応を採ったためである。
各チップ用基板面積部分ＣＩ ＋ ） ： ｃｔリ−１
を取り出して示している。また、行列を横：で寝かせて
示しているが、これは、本来、行とタリはいづれも相対
的な問題ではあるものの、先の実施例と長円形状スルー
ホールｔＳＯ方向性に対応を採ったためである。
即ち、行方同圧直線状周縁部／ｋｌ）を待つスルーホー
ル／Ｓの当該行方向周縁部ｔｓｂ、ｃ沿って、基材／θ
の表面上に細巾な第一パターン部分１３にと巾広な第二
パターン部Ｓ ／３Ｂとを形成するが、両者相俟って一
種ｃＡ 、７）パターン陣を構成する。
ル／Ｓの当該行方向周縁部ｔｓｂ、ｃ沿って、基材／θ
の表面上に細巾な第一パターン部分１３にと巾広な第二
パターン部Ｓ ／３Ｂとを形成するが、両者相俟って一
種ｃＡ 、７）パターン陣を構成する。
従って、このパターンｌダを革に列方向に整列配置すれ
ば良い。
ば良い。
また、裏面スルーホール周りのパターン／１も一種類で
良く、対向縁側が列方向に隣り合う基板面穣部分用の各
面状端子ｌり、ｌりとなる。
良く、対向縁側が列方向に隣り合う基板面穣部分用の各
面状端子ｌり、ｌりとなる。
広巾な第一バター／部分／ｊＢは、将来、コンデンサエ
レメントの一方のコンデンサ電極ＩＩ／を構成するもの
である。
レメントの一方のコンデンサ電極ＩＩ／を構成するもの
である。
次に、基材１０の全表面上に、将来、コンデンサエレメ
ントの誘電層となる絶縁層乃至誘電層を堆積又は形成し
た後１選択エツチング技術を援用して所定パターンの誘
電膜ダコを残す。具体的には広巾パターン／ＪＢを覆い
、細巾パターン／ｊＡは−５ＪＩＩ！呈サセル（第２１
図）。
ントの誘電層となる絶縁層乃至誘電層を堆積又は形成し
た後１選択エツチング技術を援用して所定パターンの誘
電膜ダコを残す。具体的には広巾パターン／ＪＢを覆い
、細巾パターン／ｊＡは−５ＪＩＩ！呈サセル（第２１
図）。
次いで、第２２図に示すよって、基材１０の全面にコン
デンサエレメントのもう一方の電藩となる適当な、但し
露呈導！１１１１部分／ＪＡと機械的にも馴染みの良い
材料の金属層グ３を蒸着、メッキその他適宜な手法によ
り形成し、その上てフォトフシストを塗付し、Ｓ光、現
像処理を行う等して所要部分にレジスト島件を残す。
デンサエレメントのもう一方の電藩となる適当な、但し
露呈導！１１１１部分／ＪＡと機械的にも馴染みの良い
材料の金属層グ３を蒸着、メッキその他適宜な手法によ
り形成し、その上てフォトフシストを塗付し、Ｓ光、現
像処理を行う等して所要部分にレジスト島件を残す。
基材１０を適当なエツチング手法によりエツチング処理
して、′ｄｔ極層４１３を、各チップ用基板面積部分表
面において第一パターン部分／、？Ａから誘電膜＄／Ｉ
ｃ乗り上げ、第二パターン部分７．７Ｂ上に留まるよう
に形成し、その後レジスト島件を除去すれば、第２；３
図示のように、各チップ用基板面積部分の行方内圧連続
するもの同志に亘って、上下ｉｉ！極１１３ 、４１／
、勇電層ダコから成る条片状のコンデンサ３ｑが形成さ
れる。
して、′ｄｔ極層４１３を、各チップ用基板面積部分表
面において第一パターン部分／、？Ａから誘電膜＄／Ｉ
ｃ乗り上げ、第二パターン部分７．７Ｂ上に留まるよう
に形成し、その後レジスト島件を除去すれば、第２；３
図示のように、各チップ用基板面積部分の行方内圧連続
するもの同志に亘って、上下ｉｉ！極１１３ 、４１／
、勇電層ダコから成る条片状のコンデンサ３ｑが形成さ
れる。
その後、基材表面とをモールド社評でモールドした後、
行列分割線に従って各チップを切り出せば、第２４図示
のようなチップ部品コとしてのチップコンデンサ荀が得
られる。
行列分割線に従って各チップを切り出せば、第２４図示
のようなチップ部品コとしてのチップコンデンサ荀が得
られる。
同、コンデンサ容１は材質が同じなら、各電極型なり面
積及び誘を膜厚ｆより決定されるか、これ等はいづれも
現在の技術で精密Ｉ（制御可能・である、。
積及び誘を膜厚ｆより決定されるか、これ等はいづれも
現在の技術で精密Ｉ（制御可能・である、。
また、第２５図示のチップコンデンサｑ′に示スように
、Ｅ部電極り３′を機械的溶着その他により一方の導電
１１パターン１３ｋに接続固定しても良いし、誘電膜も
個別的な誘電層ｑコ′とじても良い。
、Ｅ部電極り３′を機械的溶着その他により一方の導電
１１パターン１３ｋに接続固定しても良いし、誘電膜も
個別的な誘電層ｑコ′とじても良い。
この場合も、本発明の製造方法は採用することかで色る
。即ち１行方向【各行当たシ条片状にコンデンサを形成
し、モールドを済ましてから裁断すれば良い。勿論１本
発明のチップ部品君は、物としての進歩性も十分なもの
であるから、個別製造方法によっても良い。それでも在
来の個別製造チップ部品（第１．２図）に比せは数多く
の効果を見い出せる。
。即ち１行方向【各行当たシ条片状にコンデンサを形成
し、モールドを済ましてから裁断すれば良い。勿論１本
発明のチップ部品君は、物としての進歩性も十分なもの
であるから、個別製造方法によっても良い。それでも在
来の個別製造チップ部品（第１．２図）に比せは数多く
の効果を見い出せる。
向、上述したいづれの実施例でも、スルーホールの内壁
面であった上下方向導電層／デと、外部面状端子／７
、 ／ｌとは別個な部材となってい友。
面であった上下方向導電層／デと、外部面状端子／７
、 ／ｌとは別個な部材となってい友。
即ち、面状端子は基板底面に設けられてい丸。
しかし、第８図を鯵照すると分かるようｆ、素子間配線
用プリント基板コの各所定の導゛電層ノくターン２９
、３０に半田その他の導電性接着剤で本チップ部品Ｂを
固定する場合、必ずしも面状端子／７ 、 ／Ｉが底面
になくとも、Ｊ：下Ｈ内溝電層／９がこの面状端子／７
、 ／ｌの役を兼ねることもてきる。即ち１面状端子
は基板の側面でも良い場合があるので、ここで一括して
１本発明てよるチップ部品コは、スルーホール／！ ｔ
介してエレメント搭載面以外の外面に面状端子を持つ
ものとしておく。
用プリント基板コの各所定の導゛電層ノくターン２９
、３０に半田その他の導電性接着剤で本チップ部品Ｂを
固定する場合、必ずしも面状端子／７ 、 ／Ｉが底面
になくとも、Ｊ：下Ｈ内溝電層／９がこの面状端子／７
、 ／ｌの役を兼ねることもてきる。即ち１面状端子
は基板の側面でも良い場合があるので、ここで一括して
１本発明てよるチップ部品コは、スルーホール／！ ｔ
介してエレメント搭載面以外の外面に面状端子を持つ
ものとしておく。
以上、各種述べた本発明の実施例に鑑るに。
本発明の主たる効果は次のようにまとめることができる
。
。
まず、物として見ると、
：） エレメント搭載面と外部面状端子の設けられてい
る面とは異なる面であるので、実装時にひつくり返す必
要はない。従って、外部九回路との情報のやり取りを行
うためのフォトトランジスタとか発光ダイオードをエレ
メントとして選んでも、モールド材に透明な物を用いれ
ば支障のない機能が行え、第１．２図示りような従来チ
ップ部品に見られるよう疋導４Ｃｉ−パターンが邪ｌＪ
ｌになることがない。
る面とは異なる面であるので、実装時にひつくり返す必
要はない。従って、外部九回路との情報のやり取りを行
うためのフォトトランジスタとか発光ダイオードをエレ
メントとして選んでも、モールド材に透明な物を用いれ
ば支障のない機能が行え、第１．２図示りような従来チ
ップ部品に見られるよう疋導４Ｃｉ−パターンが邪ｌＪ
ｌになることがない。
１１） また、従来構造チップでは、エレメント搭載
面と面状端子とが同一面側にあるので、エレメントをモ
ールドして尚１面状端子を４呈させるためＫは、モール
ド材の４味を越えて面状端子をエレメント上方に位置付
けるための配慮が必４１になる；即ち、第１図示の従来
構造ではそれでなくとも小さい基板コに対して脚ｊａ
＃ ８ ＃ＩＣを形成せねばならない大変な工程が必須
であり１Ｍ！図示の従来構造では、製作上の要請からも
外部に張出したリードとぜねばならない。
面と面状端子とが同一面側にあるので、エレメントをモ
ールドして尚１面状端子を４呈させるためＫは、モール
ド材の４味を越えて面状端子をエレメント上方に位置付
けるための配慮が必４１になる；即ち、第１図示の従来
構造ではそれでなくとも小さい基板コに対して脚ｊａ
＃ ８ ＃ＩＣを形成せねばならない大変な工程が必須
であり１Ｍ！図示の従来構造では、製作上の要請からも
外部に張出したリードとぜねばならない。
これに対して、本発明チップ部品では、原則として基板
コツの機械加工による凸凹成形は不要である。ただ平ら
であって良いのであるから、その会場性、生雌性は極め
て高い。
コツの機械加工による凸凹成形は不要である。ただ平ら
であって良いのであるから、その会場性、生雌性は極め
て高い。
！１１）従来構造では、基板ｒｊＨ慣、−１，どんなに
小さくしても、エレメント面積と各１ｉｌＥ４ＷＪ積の
和風下には絶対にならないし、ま九番電極面積は余りに
小さくすることはで色ないことから、小型化に＠界があ
り、ましてや第２図示の構造では製造作業性（′ｉ夷く
とも外部へ７）Ｉノードの張出しがＴｏｆ４であるが１
本発明では、そのような制限は大−ＫＩＩｋ和され、実
装密度を大いて高め得る。
小さくしても、エレメント面積と各１ｉｌＥ４ＷＪ積の
和風下には絶対にならないし、ま九番電極面積は余りに
小さくすることはで色ないことから、小型化に＠界があ
り、ましてや第２図示の構造では製造作業性（′ｉ夷く
とも外部へ７）Ｉノードの張出しがＴｏｆ４であるが１
本発明では、そのような制限は大−ＫＩＩｋ和され、実
装密度を大いて高め得る。
例えば、エレメントの一つの電極は当該エレメントの搭
載面を真下に抜けるスルーホールで裏面へ導通を採れば
、その分、大きく面積の低減化が図れるし、それでなく
とも、裏面側の面状端子は面積を十分とって表面りエレ
メントと位置的に重なっても何等差仕えないのであるか
ら。
載面を真下に抜けるスルーホールで裏面へ導通を採れば
、その分、大きく面積の低減化が図れるし、それでなく
とも、裏面側の面状端子は面積を十分とって表面りエレ
メントと位置的に重なっても何等差仕えないのであるか
ら。
エレメントとこの裏面電極間のスルーホールに接続を採
る表面パターンは極めて小さくできる。
る表面パターンは極めて小さくできる。
更に１面状端子を側面に形成した場合、即ちスルーホー
ル内壁面導゛成層でちった七丁Ｈ向導電層そのものを面
状端子とした場合には、Ｊ＠々エレメント面積Ｋｉかな
周辺面積を加えた極Ｉａｒｒｉ積チップにまで極限化で
きる。
ル内壁面導゛成層でちった七丁Ｈ向導電層そのものを面
状端子とした場合には、Ｊ＠々エレメント面積Ｋｉかな
周辺面積を加えた極Ｉａｒｒｉ積チップにまで極限化で
きる。
ＩＶ） スルーホール技術に関しての基板材ＤＩＭ用
範囲は広く、安価なものをも用いることがで断るし、ま
た、モールド材にエポキ７樹脂、基材１０にガラスエボ
キンを選ぶ等、相性の良い材料の選択自由度が増し、温
度係数の違いによる機械的損傷を未然に防ぐことができ
る外、裁断加工も容易になる。
範囲は広く、安価なものをも用いることがで断るし、ま
た、モールド材にエポキ７樹脂、基材１０にガラスエボ
キンを選ぶ等、相性の良い材料の選択自由度が増し、温
度係数の違いによる機械的損傷を未然に防ぐことができ
る外、裁断加工も容易になる。
次に１本発明のチップ部品を本発明の製造方法により製
作することは、更に以下の利点を生む。
作することは、更に以下の利点を生む。
６） 先づ纂−に、生産工程が大幅に簡単化し。
生産性、経済性共、甚だしく向ｔする。本発明では、基
材ｌｏ、ｆ−にテップエレメントを搭載する時も、その
配線作業を行う時も、そしてまた。
材ｌｏ、ｆ−にテップエレメントを搭載する時も、その
配線作業を行う時も、そしてまた。
モールド工程においても、基材１０上の多数個の素子に
対して一括的に処理することかで自る。
対して一括的に処理することかで自る。
基材ｌＯという大面積部品のままで処理することができ
、最後の工程で始めて各チップ部品毎に分割、裁断すれ
ば良いのである。
、最後の工程で始めて各チップ部品毎に分割、裁断すれ
ば良いのである。
従って、従来のように、各工程毎に既に切り出してしま
っている極微な基板をその方向を揃えながら一つづつ処
理ステーションて送るという極めて精密高価な装置が要
る、しかも基板自体の加工工程、エレメント搭載、配線
工程、モールド工程の逐一に必要とする。という大きな
債務から逃れることができる。基材／θの大きさで取扱
うことは極めて楽であるし、基材／θを或る方向に向け
れば基材上の各チップ用基板面積部分乃至導電；−パタ
ーン等は、ｉ！；て画一的、τ一定方向を向くのである
。
っている極微な基板をその方向を揃えながら一つづつ処
理ステーションて送るという極めて精密高価な装置が要
る、しかも基板自体の加工工程、エレメント搭載、配線
工程、モールド工程の逐一に必要とする。という大きな
債務から逃れることができる。基材／θの大きさで取扱
うことは極めて楽であるし、基材／θを或る方向に向け
れば基材上の各チップ用基板面積部分乃至導電；−パタ
ーン等は、ｉ！；て画一的、τ一定方向を向くのである
。
ｂ） エレメントやパターンに対する汚染問題を大きく
回避できる。従来のように、予じめストックしておいた
各小チツプ基板を−っづつ取出してからエレメント搭載
処理をし、また処理を終えたものから順Ｋ ８１Ｊ Ｄ
ステー７ヨンに送るという作業をしないで済む丸め、同
一の成形室乃至各１形成チャ／バ内で一度に全部の処理
を行うこともできるからであ抄、ま九条件の均貰性も満
足させることができる。
回避できる。従来のように、予じめストックしておいた
各小チツプ基板を−っづつ取出してからエレメント搭載
処理をし、また処理を終えたものから順Ｋ ８１Ｊ Ｄ
ステー７ヨンに送るという作業をしないで済む丸め、同
一の成形室乃至各１形成チャ／バ内で一度に全部の処理
を行うこともできるからであ抄、ま九条件の均貰性も満
足させることができる。
Ｃ） 上記したＩＩ）に関連するが、基材乃至基板に対
する機械的Ｋ１１ｌ雑な成形処理は原理的疋は全く不要
である。
する機械的Ｋ１１ｌ雑な成形処理は原理的疋は全く不要
である。
ｄ）隣接素子間でのパター／共用が容易でめるため、基
材７０に詰め込めるチップ数を増すことかで龜、利用効
率を格段に向上できる。
材７０に詰め込めるチップ数を増すことかで龜、利用効
率を格段に向上できる。
−） また、パターン設計は、本質的に在来のプリント
配Ｓ基板における技術やノウハウを応用できる丸め、設
計自体、至便である。
配Ｓ基板における技術やノウハウを応用できる丸め、設
計自体、至便である。
このように１本発明のチップ部品及びその製造法は、生
１！１ｌｌｌＫも多々なる利点をもたらし。
１！１ｌｌｌＫも多々なる利点をもたらし。
使用者側にも実装密度を大いに上げられる利点を与え、
将来に亘ってこの種部品の大徽需要が見込まれる状況に
あって、この種分野に多大なる貢献をすること、顕らか
である。
将来に亘ってこの種部品の大徽需要が見込まれる状況に
あって、この種分野に多大なる貢献をすること、顕らか
である。
ｊｌｔ図は従来のチップ部品及びその製造工程の＃を明
図、第２図は他の従来例チップ部品の一部破砕した斜視
図、ｌＥａ図は在来り素子間配線用乃至部品壜付用プリ
ント配線基板に・おけるスルーホールの説明図、第４図
、第５図、第６図は１本発明製造方法の一実施例の各工
程の説明図、第７図は本発明第一の実施列としてのチッ
プダイオード乃至ミニモールドダイオードのモールド社
を仮Ｍｊ−で示し＃−斜視図、第８図は第７図ムーＡ線
に沿う断面図、第９図は第二実施例としてのミニモール
ドトランジスタ等の三端、子部品に好適な基材Ｊ！！面
導七ノーパターンの説明図、第１０図は本発明第二実施
例としてのミニモールドトランジスタ等の三端子チップ
部品の概略構成斜視図、ＪＩｌ１図は多端子１例えば六
端子チツプエレメ／ト用として好適な基材表面導電層パ
ターンの説明図、第１２図は本発明第三の実施例として
の六端子チップ部品の概略構成斜視図、第１３図はｌｌ
ｌａ面のと下方向導電ｉ−を平面形状とするに適したス
ルーホーＶ形状の説明図、４１１４図は、それぞれ、纂
１３図示スジーホール形状を基にして作成した第四、第
五実施例としてＤテップ部品の概略構成斜視図、第１５
１鋪、第１６図は１本発明製造方法に即してチップ抵抗
を作成する場合り各工程８ａ明図、Ｊｉｌｔ図は本発明
第六実施例としてのチップ抵抗の概略構成斜視図、１ｓ
１８図は本発明製造方法によりチップコイルを作成する
場合に好適な基材我面犀蒐層パター／の説明図、第１９
図は本発明第七り実施例としてのチップコイルの概略溝
成−戊図、第２０図、第２１図、第２２図、第２３図は
１本発明製造方法を基にチップコンデンナｒ作成する場
合の各工程り説明図、第２４図は本発明第への実施例と
してのチップコンデンサの概略構成斜視図、ＩＩ！！！
Ｉ図は本発明第九の実ｍ例としてコンデンサエレメント
構成を変更したチップコンデンサの概略構成斜視図、で
ある。
図、第２図は他の従来例チップ部品の一部破砕した斜視
図、ｌＥａ図は在来り素子間配線用乃至部品壜付用プリ
ント配線基板に・おけるスルーホールの説明図、第４図
、第５図、第６図は１本発明製造方法の一実施例の各工
程の説明図、第７図は本発明第一の実施列としてのチッ
プダイオード乃至ミニモールドダイオードのモールド社
を仮Ｍｊ−で示し＃−斜視図、第８図は第７図ムーＡ線
に沿う断面図、第９図は第二実施例としてのミニモール
ドトランジスタ等の三端、子部品に好適な基材Ｊ！！面
導七ノーパターンの説明図、第１０図は本発明第二実施
例としてのミニモールドトランジスタ等の三端子チップ
部品の概略構成斜視図、ＪＩｌ１図は多端子１例えば六
端子チツプエレメ／ト用として好適な基材表面導電層パ
ターンの説明図、第１２図は本発明第三の実施例として
の六端子チップ部品の概略構成斜視図、第１３図はｌｌ
ｌａ面のと下方向導電ｉ−を平面形状とするに適したス
ルーホーＶ形状の説明図、４１１４図は、それぞれ、纂
１３図示スジーホール形状を基にして作成した第四、第
五実施例としてＤテップ部品の概略構成斜視図、第１５
１鋪、第１６図は１本発明製造方法に即してチップ抵抗
を作成する場合り各工程８ａ明図、Ｊｉｌｔ図は本発明
第六実施例としてのチップ抵抗の概略構成斜視図、１ｓ
１８図は本発明製造方法によりチップコイルを作成する
場合に好適な基材我面犀蒐層パター／の説明図、第１９
図は本発明第七り実施例としてのチップコイルの概略溝
成−戊図、第２０図、第２１図、第２２図、第２３図は
１本発明製造方法を基にチップコンデンナｒ作成する場
合の各工程り説明図、第２４図は本発明第への実施例と
してのチップコンデンサの概略構成斜視図、ＩＩ！！！
Ｉ図は本発明第九の実ｍ例としてコンデンサエレメント
構成を変更したチップコンデンサの概略構成斜視図、で
ある。
Claims (1)
- 【特許請求の範囲】 （１）基板上に配され、モールド材にてモールドされた
チップエレメントの電極を部品外面に沿う面状端子に接
続して成る電気、電子回路用のリードレスチップ部品で
あって、 上記チップエレメントの各電極と接続を採る基板表面導
電層パターンを該チップエンメント搭載面と同じ基板面
に形成すると共に。 上記面状端子は、上記部品外面の中、上記チップエレメ
ント搭載面とは異なる面に形成し、上記表面導電１−パ
ターンと上記面状端子の接続を採るべき相互部分を、内
面導電層付きスルーホールの当該内面導電層゛として形
成された上下方向導電層で接続して成ることを特徴とす
るリードレスチップ部品。 （２） 面状端子は基板腹面に設けられていることを
特徴とする特許請求の範囲（１）に記載のＩＪ−ドレス
チップ部品。 （３） 面状端子は基板側面に設けられ、上下方向導
電層が該面状端子を兼ねていることを特徴とする特許請
求の範囲（１）に記載のリードレスチップ部品。 （４）基板上て配され、モールド材にてモールドされた
チップエレメントの電極を、部品外面に沿う面状端子に
接続して成る電気、電子回路用のリードレステップ部品
の製造方法であって、 複数制のチップ部品用基板面積部分を含む基材の表面上
に、Ｌ紀各チップエレメントの電極を採る各チップ部品
用基板表面導電ｒｍパターンを一括的圧形成する工程と
、 該各チップ部品用表面導電層パターンと。 上記表面とは異なる而りの面状端子との接続を採るべき
部分相互を、上記基材上に開けた内面導電層付きスルー
ホールの当該内面導電層で接続する工程と、 上記各チップ部品用基板面積部分表面上に、上記表面パ
ターンの対応する部分ＫＩＥ慣を接続するチップエレメ
ントを配する工程と。 上記基材訝面上を一括的にモールドすることにより各チ
ップエレメント會モーヤドする工程と。 と記モーＶド後の基材を所定の行列方向各分割ＭＡに従
って分割し、鯛々Ｄチップ部品を採り出す工程と、 から成ることを特徴とするリードレスチップ部品の製造
Ｕ法。 ｔｈ＞ 基板表面導′ｇｔＩ−パターン形成ｒ程とス
ヤーホール内面導電ｊ１１形成工程とが同一の工程で行
なわれていることを特徴とする特＃ｆＩｉＩｌｌ求の範
囲（４）に記ａＪ）方法。 （６）各チップ部品用ｒｋＪ状端子、ｄ分割以前５ｃお
いて基材画面に一括的に形成されていることを特徴とす
る特１ｆｎＩ求の範囲、４） −（５）のいづれか一つ
に記載の方法１、 （７） 面状端子はスジ−ホール内面導電層の一部と
なっていることを特徴とする特許請求の範囲（４） ｅ
（ｓ）のいづれ力１一つに記載の方法。 （ＩＩ） 各チップ部品用基板ｔｉ面導［１＠バター
／には、隣接する各チップ部品用基板面積部分において
、基材ヒに形成された表面パターンを共用する部分のあ
ることに％愼とする特許請求の範囲＋４） ｌ （５）
、 （６） Ｉ （７） Ｊ）いづれか−って紀絨の
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57084074A JPS58201347A (ja) | 1982-05-20 | 1982-05-20 | リ−ドレスチツプ部品及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57084074A JPS58201347A (ja) | 1982-05-20 | 1982-05-20 | リ−ドレスチツプ部品及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58201347A true JPS58201347A (ja) | 1983-11-24 |
Family
ID=13820329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57084074A Pending JPS58201347A (ja) | 1982-05-20 | 1982-05-20 | リ−ドレスチツプ部品及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58201347A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112333A (ja) * | 1985-11-11 | 1987-05-23 | Stanley Electric Co Ltd | ミニモ−ルド型半導体素子の製造方法 |
| JPS6389251U (ja) * | 1986-11-28 | 1988-06-10 | ||
| JPH0287557A (ja) * | 1988-09-24 | 1990-03-28 | Murata Mfg Co Ltd | Ｉｃチップの製造方法 |
| JPH09205044A (ja) * | 1996-01-26 | 1997-08-05 | Tokin Corp | チップ部品の製造方法 |
| WO2000057491A1 (fr) * | 1999-03-19 | 2000-09-28 | Rohm Co., Ltd. | Dispositif a microcircuit photo-emissif |
| US6737740B2 (en) * | 2001-02-08 | 2004-05-18 | Micron Technology, Inc. | High performance silicon contact for flip chip |
| JP2010103176A (ja) * | 2008-10-21 | 2010-05-06 | Tdk Corp | 積層コンデンサの製造方法 |
| EP2234147A3 (en) * | 1998-11-18 | 2014-05-21 | Sanyo Electric Co., Ltd. | Method of fabricating resin-sealed semiconductor devices |
| JP2016004946A (ja) * | 2014-06-18 | 2016-01-12 | ローム株式会社 | 光学装置、光学装置の実装構造、光学装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4948267A (ja) * | 1972-04-26 | 1974-05-10 | ||
| JPS5384681A (en) * | 1976-12-29 | 1978-07-26 | Mitsumi Electric Co Ltd | Method of producing leadless package |
-
1982
- 1982-05-20 JP JP57084074A patent/JPS58201347A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4948267A (ja) * | 1972-04-26 | 1974-05-10 | ||
| JPS5384681A (en) * | 1976-12-29 | 1978-07-26 | Mitsumi Electric Co Ltd | Method of producing leadless package |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112333A (ja) * | 1985-11-11 | 1987-05-23 | Stanley Electric Co Ltd | ミニモ−ルド型半導体素子の製造方法 |
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| JPH0287557A (ja) * | 1988-09-24 | 1990-03-28 | Murata Mfg Co Ltd | Ｉｃチップの製造方法 |
| JPH09205044A (ja) * | 1996-01-26 | 1997-08-05 | Tokin Corp | チップ部品の製造方法 |
| EP2234147A3 (en) * | 1998-11-18 | 2014-05-21 | Sanyo Electric Co., Ltd. | Method of fabricating resin-sealed semiconductor devices |
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| US6737740B2 (en) * | 2001-02-08 | 2004-05-18 | Micron Technology, Inc. | High performance silicon contact for flip chip |
| US6812137B2 (en) | 2001-02-08 | 2004-11-02 | Micron Technology, Inc. | Method of forming coaxial integrated circuitry interconnect lines |
| US6828656B2 (en) | 2001-02-08 | 2004-12-07 | Micron Technology, Inc. | High performance silicon contact for flip chip and a system using same |
| JP2010103176A (ja) * | 2008-10-21 | 2010-05-06 | Tdk Corp | 積層コンデンサの製造方法 |
| JP2016004946A (ja) * | 2014-06-18 | 2016-01-12 | ローム株式会社 | 光学装置、光学装置の実装構造、光学装置の製造方法 |
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