JP4071601B2

JP4071601B2 - Semiconductor device

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Publication number: JP4071601B2
Application number: JP2002327305A
Authority: JP
Inventors: 俊二中村; 祐二粟野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-11-11
Filing date: 2002-11-11
Publication date: 2008-04-02
Anticipated expiration: 2022-11-11
Also published as: JP2004165297A

Description

【０００１】
【発明の属する技術分野】
本発明は、一般に半導体装置の技術分野に関し、特にカーボン・ナノチューブ（ＣＮＴ：ｃａｒｂｏｎｎａｎｏｔｕｂｅ）を利用する半導体装置に関する。
【０００２】
【従来の技術】
半導体装置の微細化に対する要請は、近年ますます強くなりつつある。こうした背景の中で、より微細な半導体装置を作成するため、カーボン・ナノチューブと呼ばれる材料を利用することに期待が寄せられている。
【０００３】
図７は、従来のカーボン・ナノチューブを利用した半導体装置７００の概略断面図を示す（このような半導体装置については、例えば、非特許文献１参照。）。半導体装置７００は、概して次のようにして作成することが可能である。先ず、シリコン単結晶７０２の表面を洗浄した後に、例えば１２０ｎｍの所定の膜厚の熱酸化膜より成る絶縁膜７０４を形成する。このシリコン基板をＣＮＴの浮遊している有機溶媒にさらすことによって、絶縁膜７０４上にＣＮＴ７０６を配置させる。このＣＮＴは、半導体としての性質を有し、例えば、レーザー・アブレーション法により形成することが可能である。次に、ＣＮＴの両端に、チタニウムより成るソースおよびドレイン領域７０８，７１０を形成するために、電子線ビーム・リソグラフィおよびリフトオフが行われる。ソース，ドレイン領域７０８，７１０およびＣＮＴ７０６上に、所定の膜厚の誘電体より成るゲート絶縁膜７１２が設けられる。そして、ＣＮＴ７０６上に、チタニウム又はアルミニウムより成るゲート電極７１４が形成される。ゲート電極に印加する電圧によって、ＣＮＴを導通状態又は非道通状態にすることによって、トランジスタのチャネルが制御される。
【０００４】
このような構造の他に、図８（Ａ）に示すような構造を作成することも可能である。この構造では、基板８０４上にソース及びドレイン領域８０８，８１０が形成され、これらの領域を橋渡しするように、ＣＮＴ８０６が設けられる。ソース及びドレイン領域８０８，８１０とＣＮＴ８０６上にはゲート絶縁膜８１２が設けられる。そして、ＣＮＴ８０６及びゲート絶縁膜８１２上にゲート電極８１４が形成される。
【０００５】
このような従来の製造手法によれば、予め作成されたＣＮＴの浮遊している有機溶媒に半導体ウェファを浸すことによって、ＣＮＴを配置させている。したがって、ＣＮＴの配置場所や配置する向きを正確に制御することはできず、量産するには不都合であるという問題点がある。また、ＣＮＴの上に絶縁膜を介してゲート電極を作成する必要があるが、リソグラフィによりゲート電極を形成すると、図８（Ｂ）に示すように、ＣＮＴとゲート電極との相対的な位置関係に、ある程度のばらつきが生じる。このばらつきは、トランジスタの特性のばらつきに直結するので、従来の構造は、均一な品質を維持する観点からも量産に不向きである。
【０００６】
【非特許文献１】
Ｓ．Ｊ．Ｗｉｎｄ，ｅｔａｌ．“Ｖｅｒｔｉｃａｌｓｃａｌｉｎｇｏｆｃａｒｂｏｎｎａｎｏｔｕｂｅｆｉｅｌｄ−ｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒｓｕｓｉｎｇｔｏｐｇａｔｅｅｌｅｃｔｒｏｄｅｓ”，ＡＰＰＬＩＥＤＰＨＹＳＩＣＳＬＥＴＴＥＲＳ，Ｖｏｌ．８０，Ｎｏ．２０，２０Ｍａｙ２００２
【０００７】
【非特許文献２】
「日経サイエンス」，２００２年８月号，ｐ．１８−４５
【０００８】
【発明が解決しようとする課題】
本願の課題は、カーボン・ナノチューブを有し量産に適した半導体装置を提供することである。
【０００９】
【課題を解決するための手段】
本発明による解決手段によれば、
基板に設けられた第１電極層と、
前記第１電極層に対向する位置に設けられた第２電極層と、
前記第１および第２電極層の間に絶縁層を介して設けられた第３電極層と、
前記第３電極層および前記絶縁層を貫通し、前記第１および第２電極層に結合されるカーボン・ナノチューブより成る半導体部材
を有し、前記第３電極層に制御電圧を印加することによって、前記第１および第２電極層間のチャネルが制御されることを特徴とする半導体装置
が、提供される。
【００１０】
【作用】
本発明によるトランジスタは、以下のような性質を有するＣＮＴより成る半導体部材を有する。ＣＮＴは、炭素原子（Ｃ）より成る筒状の物質であり、多数の６角形の網目状の構造を有するグラファイトを丸めることによって形成され得る筒状の構造を有する。丸め方によってＣＮＴの電気特性も相違する。一般に、ＣＮＴは、半導体ないし導体の性質を有する。その丸め方には、ＣＮＴの伸びる方向に対して、６角形の構造がねじれることなく整列している「アームチェア型」、６角形の構造が交互に整列している「ジグザグ型」、６角形の構造が螺旋状にねじれて並んでいる「らせん型」等がある。カーボン・ナノチューブについては、例えば、非特許文献２に関連事項が記載されている。
【００１１】
ＣＮＴは、炭素同士が強く結合しているので、機械的強度が強いことに加えて、大電流を流してもエレクトロ・マイグレーションのような不具合が生じにくいという性質を有する。また、導電性は非局在化したπ電子に起因するので、抵抗の小さな優れた導電性を示す。ＣＮＴはシード層を起点に直線状に成長する性質があるので、リソグラフィによらず、均一に半導体部材を形成することができる。このため、ゲートとチャネルの位置ずれ等に関する素子毎のばらつきが非常に少なくなり、量産に適した半導体装置を提供することが可能になる。
【００１２】
ＣＮＴは、アーク放電を起こして炭素を蒸発させることによりＣＮＴを作成するアーク放電法、グラファイトを電気炉で加熱してレーザ光を照射して炭素を蒸発させるレーザー・アブレーション（レーザ・ファーネス）法、および触媒となる金属微粒子を高温の反応炉に吹き込んでＣＮＴを成長させる化学気相成長（ＣＶＤ）法等により作成することが可能である。特に、鉄（Ｆｅ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）のような遷移金属元素の触媒微粒子を含むシード層を作成しておくと、そこを起点にしてＣＮＴを成長させることが可能になる。このため、適切な場所にシード層を形成することにより、所望のＣＮＴを形成することが可能になる。
【００１３】
ＣＮＴには、筒状の構造が１層だけの単層ナノチューブだけでなく、複数の筒が入れ子状に形成される多層ナノチューブも存在する。これらは、ＣＮＴを成長させるための諸条件（特に反応温度）を調整することにより、作り分けることが可能である。
【００１４】
シード層の条件およびＣＮＴの成長時の条件（温度、圧力、時間等）を適宜変更することによって、ＣＮＴの太さ、長さ、本数、電気的特性等を調整することが可能である。
【００１５】
なお、半導体のＣＮＴは通常はＰ型の性質を有するが、Ｎ型のＣＮＴを形成するには、カリウム（Ｋ）等の元素をイオン注入することが有効である。また、ＣＮＴを真空中で加熱することにより、Ｐ型からＮ型に変換することも可能である。
【００１６】
【発明の実施の形態】
図１および図２は、本願第１実施例によるトランジスタ構造を製造するための主要な工程の概略断面図を示す。図１（Ａ）に示す工程では、先ず、例えばシリコンより成る基板に形成された、例えばＳｉＯ_２より成る絶縁膜１０２が形成される。簡単のため、絶縁膜１０２の下地の基板は図示されていない。そして、この絶縁膜１０２上に、例えばドープト・シリコンより成る第１電極層１０４が形成される。将来この電極層は、トランジスタのソース又はドレインを形成することになる。本実施例では、ソース電極になることを想定している。電極の材料としては、上記のものの他に、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ_２）、窒化チタニウム（ＴｉＮ）等を利用することが可能であるが、これらに限定されない。ただし、シリコンを含む材料を使用すると、後述するようなシリサイドを形成する際に有利である。
【００１７】
図１（Ｂ）に示す工程では、第１電極１０４を含む全面に、例えばＳｉＯ_２より成る絶縁膜１０６が、化学気相成長（ＣＶＤ）法やスパッタリング等の成膜手法を利用して成膜される。その後に、絶縁膜１０６は、化学的機械研磨（ＣＭＰ）によって、ソース電極層１０４上を例えば３０ｎｍの膜厚で被覆するように平坦化される。そして、絶縁膜１０６上にゲート電極層１０８（第３電極層）が、例えば５０ｎｍの膜厚で成膜される。ゲート電極１０８は、ソース電極層１０４の一部を被覆するようにリソグラフィによるパターニングが行われる。
【００１８】
図１（Ｃ）に示す工程では、更に、ゲート電極層１０８を含む全面に、例えばＳｉＯ_２より成る絶縁膜１１０が成膜される。その後に、絶縁膜１１０は、化学的機械研磨（ＣＭＰ）によって、ゲート電極層１０８上を例えば３０ｎｍの膜厚で被覆するように平坦化される。
【００１９】
図１（Ｄ）に示す工程では、図示されていないパターニングされたレジストマスクを使用して、例えばプラズマ・エッチングを利用して、絶縁膜１１０およびゲート電極層１０８を貫通し、ソース電極１０４に至る開口１１２が形成される。この開口１１２は、例えば０．１５μｍの直径を有し、１１０ｎｍの深さを有するよう形成されるが、他の値を採用することも可能である。特に、開口１１２の直径は、トランジスタに流れる電流量に関連するゲート幅（Ｗ）に相当するものであるため、さほど正確に規定することを要しない。これに対して、開口の深さは、チャネル長に関連するゲート長（Ｌｇ）に相当するので、比較的正確に規定する必要がある。この点、電極層や絶縁膜の膜厚制御は、リソグラフィにおけるマージンに匹敵する大きな誤差を導入することなしに、比較的正確に行うことができるので、好都合である。
【００２０】
図２（Ｅ）に示す工程では、開口１１２の側壁面に、例えばシリコン窒化膜より成るゲート絶縁膜１１４をＣＶＤ法で全面に形成し、リアクティブ・イオン・エッチング（ＲＩＥ）を行って開口部底部のソース電極１０４を露出させ、開口部の側壁部分のゲート絶縁膜１１４を残す。こうして、例えば１０ｎｍの膜厚のゲート絶縁膜１１４が成膜される。ゲート絶縁膜１１４の他の材料としては、シリコン酸化膜、アルミナ膜、ＴａＯ_５、ＢＳＴ等の様々な誘電体材料を使用することが可能である。
【００２１】
図２（Ｆ）に示す工程では、開口１１２の底面に、すなわち露出したソース電極層１０４に、カーボン・ナノチューブの成長の起点となるシード層１１６を形成する。これを行うために、例えばイオン注入やＣＶＤ法やＰＶＤ法等により、露出したソース電極層１０４にコバルト（Ｃｏ）を堆積させる。この堆積は、全面的に行っても良いし、開口１１２の部分に限定して行っても良い。次に、例えば５００℃ないし７００℃の熱処理を行う。この熱処理によって、コバルトとシリコンとが反応し、シリサイド反応が進行する。そして、開口１１２以外のコバルトをエッチングにより除去することによって、シリサイドより成るシード層１１６が形成される。シード層１１６を形成するために導入する元素としては、コバルト以外に、鉄（Ｆｅ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）等の遷移金属元素を利用することが可能である。なお、ソース電極層１０４がそのままシード層としても機能し得る場合（例えば、ソース電極層１０４が、遷移金属のシリサイド層である場合や、遷移金属層又は遷移金属を含むメタル層である場合）は、別途シード層１１６を形成する必要はない。
【００２２】
図２（Ｇ）に示す工程では、シード層１１６を起点に、カーボン・ナノチューブ（ＣＮＴ）１１８を成長させる。この工程で成長させるＣＮＴ１１８は、半導体としての性質を有し、多数のＣＮＴの束で開口が充填されるように諸条件が選択される。ＣＮＴ１１８は、シード層１１６から直線上に成長する性質を有するので、この工程を行う際にはリソグラフィを必要とせず、マスクによる位置合わせ等を要しない点で、所定の場所に自己整合的にＣＮＴを形成することが可能である。このため、ゲート電極層１０８およびＣＮＴ１１８（チャネル）の位置ずれに対する懸念はほとんど解消する。
【００２３】
なお、図９に示すように、ゲート絶縁膜を酸化膜で形成することも可能である。この場合は、図９（Ａ）に示されるように、開口を形成した後に、露出したゲート電極に対して熱処理又は硝酸による薬液処理を行って酸化させることで、ゲート絶縁膜１１５を形成する。そして、図９（Ｂ）に示されるように、シード層１１６を形成し、ＣＮＴ１１８を成長させることも可能である。簡易にゲート絶縁膜を形成する観点からは、この酸化による手法が有利である。
【００２４】
図２（Ｈ）に示す工程では、絶縁膜１１０上にＣＮＴ１１８に結合するドレイン電極層１２０（第２電極層）が形成される。ドレイン電極層１２０も、ソース電極層１０４と同様に様々な材料から形成することが可能である。
【００２５】
図３は、図２（Ｈ）に示す工程に続いて、ソース電極層１０４、ゲート電極層１０８およびドレイン電極層１２０の各々に、引き出し電極を取り付けた様子（断面図および平面図）を示す。具体的には、ソース電極層１０４に至る開口１２２およびゲート電極層１０８に至る開口１２４が形成され、各電極層を露出させる。露出したソース、ドレインおよびゲートの電極層に対して、引き出し電極が形成される。これにより、第１実施例によるトランジスタ構造が完成する。
このようにして形成されたトランジスタのゲート電極１０８に、所定の電圧が印加されていない場合は、ＣＮＴ１１８は非道通状態であり、ソースおよびドレイン間は絶縁されている。ゲート電極１０８に所定の電圧を印加すると、ゲート絶縁膜１１４近傍のＣＮＴが導通状態になり、そのＣＮＴで結合されるソースおよびドレイン間が導通状態になる（内側の中心付近のＣＮＴは非道通状態であってもよい。）。このようにゲート電極に印加する電圧により、ソースおよびドレイン間のチャネルを制御することが可能になる。
【００２６】
動作原理からすれば、開口と同程度の直径を有する単層又は多層のＣＮＴを形成したり、開口内に離散的に疎らにＣＮＴを形成しても、ゲート電圧によりチャネルを制御することが可能である。しかし、そのような形態では、ゲート電極とＣＮＴとの間の距離（絶縁膜と隙間の両者を考慮した全体の距離）が素子毎にばらつき、ＣＮＴをオンさせるのに必要な電圧の値もばらつくことが懸念される。閾電圧等のばらつきを小さくする観点からは、本実施例のように、細いＣＮＴを開口内に多数隙間なく形成して、素子同士の間で平均的に同数のＣＮＴがゲート絶縁膜の近傍に位置するようにすることが好ましい。
【００２７】
図４は、本願第２実施例によるトランジスタ構造を製造するための工程の１つを示す。図４（Ａ）に示されるように、例えばＳｉＯ_２より成る絶縁膜４０２に、共通電極層４０４（第１電極層）が形成される。図４（Ｂ）に示されるように、全面に絶縁膜４１０が形成されて所定の膜厚に平坦化される。そして、共通電極４０４の全部又は一部を被覆するように、ゲート電極層４０８（第４電極層）が形成される。図４（Ｃ）に示されるように、全面に絶縁膜４１０が形成されて所定の膜厚に平坦化される。
【００２８】
図４（Ｄ）に示す工程では、絶縁膜４１０およびゲート電極層４０８及び絶縁膜を貫通し、共通電極層４０４に至る２つの開口４１２，４１３が形成される。図５（Ａ）に示す工程では、開口４１２，４１３の側壁面に、例えばシリコン窒化膜より成るゲート絶縁膜４１４をＣＶＤ法で全面に形成し、リアクティブ・イオン・エッチング（ＲＩＥ）を行って開口部底部の電極４０４を露出させ、開口部の側壁部分のゲート絶縁膜４１４を残す。こうして、例えば１０ｎｍの膜厚のゲート絶縁膜４１４が成膜される。開口４１２，４１３の底面に、すなわち露出した電極層４０４に、カーボン・ナノチューブの成長の起点となるシード層４１６を形成する。これを行うために、例えばイオン注入やＣＶＤ法やＰＶＤ法等により、露出したソース電極層１０４にコバルト（Ｃｏ）を堆積させる。この堆積は、全面的に行っても良いし、開口４１２，４１３の部分に限定して行っても良い。次に、例えば５００℃ないし７００℃の熱処理を行う。この熱処理によって、コバルトとシリコンとが反応し、シリサイド反応が進行する。そして、開口４１２，４１３以外のコバルトをエッチングにより除去することによって、シリサイドより成るシード層４１６が形成される。
【００２９】
図５（Ｂ）に示す工程では、シード層４１６を起点に、カーボン・ナノチューブ（ＣＮＴ）４１８を成長させる。この工程で成長させるＣＮＴ４１８は、半導体としての性質を有し、多数のＣＮＴの束で開口が充填されるように諸条件が選択される。ＣＮＴ４１８は、シード層４１６から直線上に成長する性質を有するので、この工程を行う際にはリソグラフィを必要とせず、マスクによる位置合わせ等を要しない点で、所定の場所に自己整合的にＣＮＴを形成することが可能である。このため、ゲート電極層およびＣＮＴ（チャネル）の位置ずれに対する懸念はほとんど解消する。
【００３０】
図５（Ｃ）に示す工程では、絶縁膜４１０上にＣＮＴ４１８に結合する電極層４２０が形成され、トランジスタ構造が完成する。図５（Ｄ）は、この構造に対する概略的な平面図を示す。この構造では、２つの開口４１２，４１３の両者に対して、ゲート絶縁膜が形成され、露出した共通電極にシード層が形成される。シード層を起点にして、各開口内にＣＮＴより成る半導体部材（第１，第２半導体部材）が形成され、各半導体部材に結合する電極層４２０（第２電極層）および４２２（第３電極層）がそれぞれ形成される。
【００３１】
本実施例によれば、電極層４２０，４２２およびゲート電極層４０８の上面が、ほぼ同程度の高さに位置するので、引き出し電極が取り付けやすくなるという利点がある。なお、第１実施例のように開口１２２を設ける場合は、高さは異なるが、電極層１０４に直接的に引き出し電極を取り付けることができ、抵抗値を小さくできる点で有利である。引き出し電極を取り出す高さを同程度にする観点からは、第１実施例のソース電極側の開口１２２を導電性のプラグで充填することも有利であるが、その代わりにバリアメタルの成膜、プラグの充填およびＣＭＰのような工程が増加してしまう。更に、第１実施例の図１（Ｄ）の工程において、ゲート電極層１０８を貫通してソース電極層１０４に至る開口と、ゲート電極層１０８を貫通せずにソース電極層１０４に至る開口とを形成し、両開口内にＣＮＴを形成することも可能である。ただし、この場合は、ゲート電極を貫通するＣＮＴは半導体であるが、ゲート電極を貫通しないＣＮＴは導体であるように形成する必要がある。
【００３２】
第２実施例では、２つのトランジスタ構造が作成されているが、両トランジスタの導電性は、同一にすることも異ならせることも可能である。半導体のカーボン・ナノチューブはＰ型の導電性を有するのが一般的である。これをＮ型にするには、例えば、図１０に示すように、一方のトランジスタをレジストで被覆し、露出した他方のトランジスタに対して、カリウム（Ｋ）等の元素をイオン注入することが有効である。また、ＣＮＴの導電性を変えるには、ＣＮＴを真空中で加熱することも有効である。
【００３３】
図６（Ａ）は、第２実施例により形成されるトランジスタ構造の等価回路図を示す。第１及び第２のＭＯＳトランジスタのソース又はドレインの一方が、共通になるよう接続され、ゲート電極も共通している。図６（Ｂ）は、両トランジスタの導電性が等しい場合の等価回路図を示す。これにより、トランジスタのゲート幅（Ｗ）を増やすことが可能になる（両トランジスタが同一サイズであれば、２倍になる。）。この例では、Ｎ型のトランジスタを示しているが、Ｐ型のトランジスタを使用することも可能である。図６（Ｃ）は、導電性の異なる２つのトランジスタを形成した場合の等価回路を示す。このように、導電性の異なるＣＮＴを利用して、２つのトランジスタの導電性を異なるものとすることで、ＣＭＯＳインバータのような回路を簡易に作成することが可能になる。
【００３４】
本実施例によれば、第１実施例と同様に量産に適した半導体装置が提供されることに加え、ソース又はドレイン電極に対する引き出し電極（４２０，４２２）が、半導体基板から同程度の高さで取り/出すことが可能になる。この構造は、第１実施例と同程度の工程数で２つのトランジスタを作成しているので、製造コストひいては量産に有利である。
【００３５】
以上、本願実施例による半導体装置は、第１電極層に対向する位置に設けられた第２電極層と、第１および第２電極層の間に絶縁層を介して設けられた第３電極層と、第３電極層および絶縁層を貫通し、第１および第２電極層に結合されるカーボン・ナノチューブ（ＣＮＴ）より成る半導体部材を有する。第３電極層に制御電圧を印加することによって、第１および第２電極層間のチャネルが制御される。半導体部材はリソグラフィ法によらず作成することができるので、半導体部材（チャネル）と第３電極（ゲート電極）の位置関係のばらつきは非常に少なくなり、量産に適した半導体装置を提供することが可能になる。
【００３６】
本願実施例によれば、第１電極層の所望の場所に遷移金属元素を含むシード層が形成される。カーボン・ナノチューブはシード層を起点にして形成される。マスクによる位置合わせを必要とせずに、自己整合によって所望の場所にＣＮＴを形成することができるので、半導体装置の量産に有利である。鉄、コバルト、ニッケルおよびチタニウムのような所定の遷移金属元素とシリコンを反応させることによって、シリサイドより成るシード層を形成すると、電極接合部の低抵抗化を図りつつシード層を形成することが可能になる。
【００３７】
以下、本発明が教示する手段を列挙する。
【００３８】
（付記１）基板に設けられた第１電極層と、
前記第１電極層に対向する位置に設けられた第２電極層と、
前記第１および第２電極層の間に絶縁層を介して設けられた第３電極層と、
前記第３電極層および前記絶縁層を貫通し、前記第１および第２電極層に結合されるカーボン・ナノチューブより成る半導体部材
を有し、前記第３電極層に制御電圧を印加することによって、前記第１および第２電極層間のチャネルが制御されることを特徴とする半導体装置。
【００３９】
（付記２）付記１記載の半導体装置において、前記第１電極層の所定の場所に所定の遷移元素又はカーボン（Ｃ）若しくは炭化ケイ素（ＳｉＣ）を含むシード層が形成され、前記カーボン・ナノチューブが前記シード層を起点にして形成されることを特徴とする半導体装置。
【００４０】
（付記３）付記１記載の半導体装置において、前記シード層がシリサイドより成ることを特徴とする半導体装置。
【００４１】
（付記４）付記１記載の半導体装置において、前記所定の遷移元素が、少なくとも鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、タンタル（Ｔａ）、タングステン（Ｗ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）、水銀（Ｈｇ）及びチタニウムを含む金属元素、並びに炭素（Ｃ）及び炭化ケイ素（ＳｉＣ）より成る群から選択された物質であることを特徴とする半導体装置。
【００４２】
（付記５）付記１記載の半導体装置において、更に、前記半導体部材と前記第３電極層との間に形成されたゲート絶縁膜を有することを特徴とする半導体装置。
【００４３】
（付記６）付記５記載の半導体装置において、前記ゲート絶縁膜が、酸化膜、窒化膜又は窒化酸化膜より成ることを特徴とする半導体装置。
【００４４】
（付記７）基板に設けられた第１電極層と、
前記第１電極層に対向する位置に設けられた第２電極層と、
前記第１電極層に対向する位置に設けられた、前記第２電極とは異なる第３電極層と、
前記第１および第２電極層の間に絶縁層を介して設けられ、前記第１および第３電極層の間に絶縁層を介して設けられた第４電極層と、
前記第４電極層および前記絶縁層を貫通し、前記第１および第２電極層に結合されるカーボン・ナノチューブより成る第１半導体部材と、
前記第４電極層および前記絶縁層を貫通し、前記第１および第３電極層に結合されるカーボン・ナノチューブより成る第２半導体部材
を有し、前記第４電極層に制御電圧を印加することによって、前記第１および第２半導体部材によるチャネルが制御されることを特徴とする半導体装置。
【００４５】
（付記８）付記７記載の半導体装置において、前記第１半導体部材の導電性が、前記第２半導体部材の導電性とは反対の導電性になるよう形成されることを特徴とする半導体装置。
【００４６】
（付記９）半導体基板に第１電極層を形成する工程と、
前記第１電極層を絶縁層で被覆する工程と、
前記第１電極層の一部を被覆するように前記絶縁層上に制御電極層を形成する工程と、
前記制御電極層を絶縁層で被覆する工程と、
前記制御電極層を貫通し、前記第１電極層に至る開口部を形成する工程と、
前記開口部の内側壁面にゲート絶縁層を形成する工程と、
前記開口部により露出した第１電極層を起点にしてカーボン・ナノチューブより成る半導体部材を成長させる工程と、
前記制御電極層上に位置し、前記半導体部材に結合される第２電極層を形成する工程
より成り、前記制御電極層に制御電圧を印加することによって、前記第１および第２電極層間のチャネルが制御されることを特徴とする半導体装置の製造方法。
【００４７】
（付記１０）付記９記載の半導体装置の製造方法において、更に、前記半導体部材を成長させる工程の前に、露出した前記第１電極層に所定の遷移元素又はカーボン（Ｃ）若しくは炭化ケイ素（ＳｉＣ）を含むシード層を形成する工程より成り、前記カーボン・ナノチューブが前記シード層を起点にして形成されることを特徴とする半導体装置の製造方法。
【００４８】
（付記１１）前記開口部の内側側面に形成される前記ゲート絶縁層が、サイドウォールとして形成されることを特徴とする付記９又は１０に記載の半導体装置の製造方法。
【００４９】
（付記１２）前記開口部の内側側面に形成される前記ゲート絶縁層が、前記制御電極の一部を酸化又は窒化することにより形成されることを特徴とする付記９又は１０に記載の半導体装置の製造方法。
【００５０】
【発明の効果】
以上のように本発明によれば、カーボン・ナノチューブを有し量産に適した半導体装置を提供することが可能になる。
【００５１】
【図面の簡単な説明】
【図１】図１は、本願第１実施例によるトランジスタ構造を製造するための主要な工程の概略断面図（その１）を示す。
【図２】図２は、本願第１実施例によるトランジスタ構造を製造するための主要な工程の概略断面図（その２）を示す。
【図３】図３は、本願第１実施例によるトランジスタ構造の概略図を示す。
【図４】図４は、本願第２実施例によるトランジスタ構造を製造するための代表的な工程の概略断面図（その１）を示す。
【図５】図５は、本願第２実施例によるトランジスタ構造を製造するための代表的な工程の概略断面図（その２）を示す。
【図６】図６は、本願第２実施例によるトランジスタ構造に対する等価回路図を示す。
【図７】図７は、従来のカーボン・ナノチューブを利用した半導体装置の概略断面図を示す。
【図８】図８は、従来のカーボン・ナノチューブを利用した半導体装置の概略断面図を示す
【図９】図９は、本願第１実施例における代替的な製造工程の概略断面図を示す。
【図１０】図１０は、本願第２実施例における代替的な製造工程の概略断面図を示す。
【符号の説明】
１０２絶縁膜
１０４ソース電極層
１０６絶縁膜
１０８ゲート電極層
１１０絶縁膜
１１２開口
１１４ゲート絶縁膜
１１５酸化膜
１１６シード層
１１８カーボン・ナノチューブ
１２０ドレイン電極層
１２２，１２４開口
４０２絶縁膜
４０４共通電極層
４０８ゲート電極層
４１０絶縁膜
４１２，４１３開口
４１４ゲート絶縁膜
４１６シード層
４１８カーボン・ナノチューブ
４２０，４２２電極層[0001]
BACKGROUND OF THE INVENTION
The present invention generally relates to the technical field of semiconductor devices, and more particularly, to a semiconductor device using carbon nanotubes (CNTs).
[0002]
[Prior art]
The demand for miniaturization of semiconductor devices has been increasing in recent years. In such a background, in order to produce a finer semiconductor device, there is an expectation for using a material called carbon nanotube.
[0003]
FIG. 7 shows a schematic cross-sectional view of a conventional semiconductor device 700 using carbon nanotubes (see Non-Patent Document 1, for example). The semiconductor device 700 can be generally manufactured as follows. First, after cleaning the surface of the silicon single crystal 702, an insulating film 704 made of a thermal oxide film having a predetermined thickness of 120 nm, for example, is formed. By exposing the silicon substrate to an organic solvent in which CNTs are floating, the CNTs 706 are disposed on the insulating film 704. This CNT has properties as a semiconductor and can be formed by, for example, a laser ablation method. Next, electron beam lithography and lift-off are performed to form source and drain regions 708 and 710 made of titanium at both ends of the CNT. On the source / drain regions 708 and 710 and the CNT 706, a gate insulating film 712 made of a dielectric having a predetermined thickness is provided. Then, a gate electrode 714 made of titanium or aluminum is formed on the CNT 706. The channel of the transistor is controlled by making the CNT conductive or non-conductive by a voltage applied to the gate electrode.
[0004]
In addition to such a structure, it is possible to create a structure as shown in FIG. In this structure, source and drain regions 808 and 810 are formed on a substrate 804, and a CNT 806 is provided so as to bridge these regions. A gate insulating film 812 is provided on the source and drain regions 808 and 810 and the CNT 806. Then, a gate electrode 814 is formed over the CNT 806 and the gate insulating film 812.
[0005]
According to such a conventional manufacturing method, the CNTs are arranged by immersing the semiconductor wafer in an organic solvent in which the CNTs are floated in advance. Therefore, there is a problem in that it is not possible to accurately control the location and orientation of the CNTs, which is inconvenient for mass production. In addition, it is necessary to form a gate electrode on the CNT via an insulating film. However, when the gate electrode is formed by lithography, as shown in FIG. 8B, the relative positional relationship between the CNT and the gate electrode. Some variation occurs. Since this variation is directly related to variation in transistor characteristics, the conventional structure is not suitable for mass production from the viewpoint of maintaining uniform quality.
[0006]
[Non-Patent Document 1]
S. J. et al. Wind, et al. “Vertical scaling of carbon nanofield field-effect transducers using top gate electrodes”, APPLIED PHYSICS LETTERS, Vol. 80, no. 20, 20 May 2002
[0007]
[Non-Patent Document 2]
“Nikkei Science”, August 2002, p. 18-45
[0008]
[Problems to be solved by the invention]
An object of the present application is to provide a semiconductor device having carbon nanotubes and suitable for mass production.
[0009]
[Means for Solving the Problems]
According to the solution according to the invention,
A first electrode layer provided on the substrate;
A second electrode layer provided at a position facing the first electrode layer;
A third electrode layer provided via an insulating layer between the first and second electrode layers;
A semiconductor member made of carbon nanotubes that penetrates the third electrode layer and the insulating layer and is bonded to the first and second electrode layers
And a channel between the first and second electrode layers is controlled by applying a control voltage to the third electrode layer.
Is provided.
[0010]
[Action]
The transistor according to the present invention has a semiconductor member made of CNT having the following properties. CNT is a cylindrical substance composed of carbon atoms (C), and has a cylindrical structure that can be formed by rounding graphite having a large number of hexagonal network structures. The electrical characteristics of CNT also differ depending on the rounding method. In general, CNT has a semiconductor or conductor property. The rounding method includes “armchair type” in which hexagonal structures are aligned without twisting in the direction in which CNT extends, “zigzag type” in which hexagonal structures are alternately aligned, hexagonal There is a “spiral type” in which the structure is spirally arranged. Regarding carbon nanotubes, for example, Non-Patent Document 2 describes related matters.
[0011]
Since carbon is strongly bonded to each other, CNTs have a property that in addition to strong mechanical strength, problems such as electromigration are unlikely to occur even when a large current is passed. In addition, since conductivity is caused by delocalized π electrons, it exhibits excellent conductivity with low resistance. Since CNT has a property of growing linearly starting from the seed layer, a semiconductor member can be formed uniformly regardless of lithography. For this reason, the variation for every element regarding the positional deviation of the gate and the channel is very small, and it becomes possible to provide a semiconductor device suitable for mass production.
[0012]
CNT is an arc discharge method in which CNT is created by causing an arc discharge to evaporate carbon, a laser ablation method (laser furnace) in which graphite is heated in an electric furnace and irradiated with laser light to evaporate carbon. Further, it can be prepared by a chemical vapor deposition (CVD) method in which metal fine particles serving as a catalyst are blown into a high-temperature reactor to grow CNTs. In particular, if a seed layer containing catalyst fine particles of a transition metal element such as iron (Fe), chromium (Cr), cobalt (Co), nickel (Ni), and titanium (Ti) is prepared, that is the starting point. CNT can be grown. For this reason, it becomes possible to form a desired CNT by forming a seed layer in an appropriate place.
[0013]
CNTs include not only single-walled nanotubes having a single cylindrical structure but also multi-walled nanotubes in which a plurality of tubes are nested. These can be prepared separately by adjusting various conditions (particularly reaction temperature) for growing CNTs.
[0014]
By appropriately changing the seed layer conditions and the CNT growth conditions (temperature, pressure, time, etc.), it is possible to adjust the thickness, length, number, electrical characteristics, etc. of the CNTs.
[0015]
Semiconductor CNTs usually have P-type properties, but it is effective to ion-implant elements such as potassium (K) in order to form N-type CNTs. It is also possible to convert the P-type to the N-type by heating the CNTs in a vacuum.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
1 and 2 are schematic sectional views showing main steps for manufacturing a transistor structure according to the first embodiment of the present application. In the process shown in FIG. 1A, first, for example, SiO, for example, formed on a substrate made of silicon, for example. ₂ An insulating film 102 is formed. For simplicity, the substrate underlying the insulating film 102 is not shown. Then, a first electrode layer 104 made of, for example, doped silicon is formed on the insulating film 102. In the future, this electrode layer will form the source or drain of the transistor. In this embodiment, it is assumed that the source electrode is formed. As materials for the electrodes, in addition to the above, ruthenium (Ru), ruthenium oxide (RuO) ₂ ), Titanium nitride (TiN) or the like can be used, but is not limited thereto. However, the use of a material containing silicon is advantageous when forming a silicide as described later.
[0017]
In the step shown in FIG. 1B, the entire surface including the first electrode 104 is formed on, for example, SiO 2. ₂ The insulating film 106 is formed using a film forming method such as chemical vapor deposition (CVD) or sputtering. Thereafter, the insulating film 106 is planarized by chemical mechanical polishing (CMP) so as to cover the source electrode layer 104 with a film thickness of, for example, 30 nm. Then, the gate electrode layer 108 (third electrode layer) is formed on the insulating film 106 with a film thickness of 50 nm, for example. The gate electrode 108 is patterned by lithography so as to cover a part of the source electrode layer 104.
[0018]
In the step shown in FIG. 1C, the entire surface including the gate electrode layer 108 is further formed, for example, on SiO 2. ₂ An insulating film 110 is formed. Thereafter, the insulating film 110 is planarized by chemical mechanical polishing (CMP) so as to cover the gate electrode layer 108 with a film thickness of, for example, 30 nm.
[0019]
In the step shown in FIG. 1D, a patterned resist mask (not shown) is used to penetrate the insulating film 110 and the gate electrode layer 108 to reach the source electrode 104 by using, for example, plasma etching. An opening 112 is formed. The opening 112 has a diameter of, for example, 0.15 μm and is formed to have a depth of 110 nm, but other values can be adopted. In particular, since the diameter of the opening 112 corresponds to the gate width (W) related to the amount of current flowing in the transistor, it does not need to be defined so accurately. On the other hand, since the depth of the opening corresponds to the gate length (Lg) related to the channel length, it needs to be defined relatively accurately. In this respect, the film thickness control of the electrode layer and the insulating film is advantageous because it can be performed relatively accurately without introducing a large error comparable to the margin in lithography.
[0020]
In the step shown in FIG. 2E, a gate insulating film 114 made of, for example, a silicon nitride film is formed on the entire surface of the opening 112 by CVD, and reactive ion etching (RIE) is performed to form the opening. The source electrode 104 at the bottom is exposed, and the gate insulating film 114 is left on the side wall of the opening. Thus, for example, the gate insulating film 114 having a thickness of 10 nm is formed. Other materials for the gate insulating film 114 include a silicon oxide film, an alumina film, and TaO. ₅ Various dielectric materials such as BST can be used.
[0021]
In the step shown in FIG. 2F, a seed layer 116 serving as a starting point of carbon nanotube growth is formed on the bottom surface of the opening 112, that is, on the exposed source electrode layer 104. In order to do this, cobalt (Co) is deposited on the exposed source electrode layer 104 by, for example, ion implantation, CVD, PVD, or the like. This deposition may be performed over the entire surface or limited to the opening 112 portion. Next, for example, heat treatment at 500 ° C. to 700 ° C. is performed. By this heat treatment, cobalt and silicon react and a silicide reaction proceeds. Then, the seed layer 116 made of silicide is formed by removing the cobalt other than the opening 112 by etching. As an element to be introduced to form the seed layer 116, a transition metal element such as iron (Fe), nickel (Ni), titanium (Ti), or the like can be used in addition to cobalt. Note that when the source electrode layer 104 can function as a seed layer as it is (for example, when the source electrode layer 104 is a transition metal silicide layer or a transition metal layer or a metal layer containing a transition metal). It is not necessary to form the seed layer 116 separately.
[0022]
In the step shown in FIG. 2G, a carbon nanotube (CNT) 118 is grown from the seed layer 116 as a starting point. The CNTs 118 grown in this process have semiconductor properties, and various conditions are selected so that the openings are filled with a large number of CNT bundles. Since the CNT 118 has a property of growing on the straight line from the seed layer 116, lithography is not required when performing this step, and alignment with a mask is not required, and the CNT 118 is self-aligned at a predetermined location. Can be formed. For this reason, the concern about the positional deviation of the gate electrode layer 108 and the CNT 118 (channel) is almost eliminated.
[0023]
Note that as shown in FIG. 9, the gate insulating film can be formed of an oxide film. In this case, as shown in FIG. 9A, after the opening is formed, the exposed gate electrode is oxidized by performing heat treatment or chemical treatment with nitric acid to form the gate insulating film 115. Then, as shown in FIG. 9B, the seed layer 116 can be formed and the CNT 118 can be grown. From the viewpoint of easily forming a gate insulating film, this oxidation method is advantageous.
[0024]
In the step shown in FIG. 2H, a drain electrode layer 120 (second electrode layer) bonded to the CNT 118 is formed over the insulating film 110. Similarly to the source electrode layer 104, the drain electrode layer 120 can also be formed from various materials.
[0025]
FIG. 3 shows a state (a cross-sectional view and a plan view) in which an extraction electrode is attached to each of the source electrode layer 104, the gate electrode layer 108, and the drain electrode layer 120 following the step shown in FIG. Specifically, an opening 122 reaching the source electrode layer 104 and an opening 124 reaching the gate electrode layer 108 are formed to expose each electrode layer. Lead electrodes are formed on the exposed source, drain and gate electrode layers. Thereby, the transistor structure according to the first embodiment is completed.
When a predetermined voltage is not applied to the gate electrode 108 of the transistor formed in this way, the CNT 118 is in a non-passing state and the source and drain are insulated. When a predetermined voltage is applied to the gate electrode 108, the CNT in the vicinity of the gate insulating film 114 becomes conductive, and the source and drain coupled by the CNT become conductive (the CNT near the inner center is in a non-conductive state. May be.) As described above, the channel between the source and the drain can be controlled by the voltage applied to the gate electrode.
[0026]
Based on the principle of operation, the channel can be controlled by the gate voltage even if single-layer or multi-layer CNTs having the same diameter as the opening are formed, or CNTs are discretely sparsely formed in the opening. It is. However, in such a configuration, the distance between the gate electrode and the CNT (the total distance in consideration of both the insulating film and the gap) varies from element to element, and the voltage value required to turn on the CNT also varies. There is concern. From the viewpoint of reducing variations in threshold voltage and the like, as in this embodiment, a large number of thin CNTs are formed in the openings without gaps, and the average number of CNTs between elements is in the vicinity of the gate insulating film. It is preferable to be located.
[0027]
FIG. 4 shows one of the steps for manufacturing the transistor structure according to the second embodiment of the present application. As shown in FIG. 4A, for example, SiO ₂ A common electrode layer 404 (first electrode layer) is formed on the insulating film 402 made of the insulating film 402. As shown in FIG. 4B, an insulating film 410 is formed on the entire surface and flattened to a predetermined thickness. Then, a gate electrode layer 408 (fourth electrode layer) is formed so as to cover all or part of the common electrode 404. As shown in FIG. 4C, an insulating film 410 is formed on the entire surface and flattened to a predetermined thickness.
[0028]
In the step illustrated in FIG. 4D, two openings 412 and 413 that penetrate the insulating film 410, the gate electrode layer 408, and the insulating film and reach the common electrode layer 404 are formed. In the step shown in FIG. 5A, a gate insulating film 414 made of, for example, a silicon nitride film is formed on the entire sidewalls of the openings 412 and 413 by CVD, and reactive ion etching (RIE) is performed. The electrode 404 at the bottom of the opening is exposed, leaving the gate insulating film 414 on the side wall of the opening. Thus, for example, a gate insulating film 414 having a thickness of 10 nm is formed. A seed layer 416 serving as a starting point for the growth of carbon nanotubes is formed on the bottom surfaces of the openings 412 and 413, that is, on the exposed electrode layer 404. In order to do this, cobalt (Co) is deposited on the exposed source electrode layer 104 by, for example, ion implantation, CVD, PVD, or the like. This deposition may be performed over the entire surface or limited to the portions of the openings 412 and 413. Next, for example, heat treatment at 500 ° C. to 700 ° C. is performed. By this heat treatment, cobalt and silicon react and a silicide reaction proceeds. Then, by removing cobalt other than the openings 412 and 413 by etching, a seed layer 416 made of silicide is formed.
[0029]
In the step shown in FIG. 5B, carbon nanotubes (CNT) 418 are grown starting from the seed layer 416. The CNT 418 grown in this process has a semiconductor property, and various conditions are selected so that the opening is filled with a bundle of many CNTs. Since the CNT 418 has a property of growing on a straight line from the seed layer 416, lithography is not required when performing this process, and alignment with a mask is not required, and the CNT 418 is self-aligned to a predetermined place. Can be formed. For this reason, the concern about the position shift of the gate electrode layer and CNT (channel) is almost eliminated.
[0030]
In the step shown in FIG. 5C, an electrode layer 420 coupled to the CNT 418 is formed over the insulating film 410, whereby a transistor structure is completed. FIG. 5D shows a schematic plan view for this structure. In this structure, a gate insulating film is formed for both of the two openings 412 and 413, and a seed layer is formed on the exposed common electrode. Starting from the seed layer, semiconductor members (first and second semiconductor members) made of CNT are formed in each opening, and electrode layers 420 (second electrode layer) and 422 (third electrode) coupled to each semiconductor member are formed. Layer) is formed.
[0031]
According to this embodiment, since the upper surfaces of the electrode layers 420 and 422 and the gate electrode layer 408 are located at substantially the same height, there is an advantage that the extraction electrode can be easily attached. In the case of providing the opening 122 as in the first embodiment, although the height is different, it is advantageous in that the extraction electrode can be directly attached to the electrode layer 104 and the resistance value can be reduced. From the viewpoint of making the height of the extraction electrode comparable, it is also advantageous to fill the opening 122 on the source electrode side of the first embodiment with a conductive plug, but instead of forming a barrier metal film, Processes such as plug filling and CMP increase. Further, in the step of FIG. 1D of the first embodiment, an opening extending through the gate electrode layer 108 to the source electrode layer 104 and an opening reaching the source electrode layer 104 without penetrating the gate electrode layer 108. It is also possible to form CNTs in both openings. However, in this case, the CNT that penetrates the gate electrode is a semiconductor, but the CNT that does not penetrate the gate electrode needs to be a conductor.
[0032]
In the second embodiment, two transistor structures are created, but the conductivity of both transistors can be the same or different. Semiconductor carbon nanotubes generally have P-type conductivity. In order to make this N-type, for example, as shown in FIG. 10, it is effective to cover one transistor with a resist and ion-implant an element such as potassium (K) into the other exposed transistor. It is. It is also effective to heat the CNTs in a vacuum in order to change the conductivity of the CNTs.
[0033]
FIG. 6A shows an equivalent circuit diagram of a transistor structure formed according to the second embodiment. One of the source and drain of the first and second MOS transistors is connected in common, and the gate electrode is also shared. FIG. 6B shows an equivalent circuit diagram when the conductivity of both transistors is equal. This makes it possible to increase the gate width (W) of the transistor (doubled if both transistors are the same size). In this example, an N-type transistor is shown, but a P-type transistor can also be used. FIG. 6C shows an equivalent circuit in the case where two transistors having different conductivities are formed. In this way, by using CNTs having different conductivities and making the conductivities of the two transistors different, a circuit like a CMOS inverter can be easily created.
[0034]
According to the present embodiment, in addition to providing a semiconductor device suitable for mass production as in the first embodiment, the extraction electrodes (420, 422) with respect to the source or drain electrode have the same height from the semiconductor substrate. It becomes possible to take out / take out. In this structure, two transistors are formed with the same number of steps as in the first embodiment, which is advantageous for manufacturing cost and mass production.
[0035]
As described above, the semiconductor device according to the embodiment of the present invention includes the second electrode layer provided at a position facing the first electrode layer, and the third electrode layer provided via the insulating layer between the first and second electrode layers. And a semiconductor member made of carbon nanotubes (CNT) that penetrates the third electrode layer and the insulating layer and is bonded to the first and second electrode layers. By applying a control voltage to the third electrode layer, the channel between the first and second electrode layers is controlled. Since the semiconductor member can be formed without using a lithography method, variation in the positional relationship between the semiconductor member (channel) and the third electrode (gate electrode) is extremely reduced, and a semiconductor device suitable for mass production can be provided. It becomes possible.
[0036]
According to the embodiment of the present application, the seed layer containing the transition metal element is formed at a desired location of the first electrode layer. Carbon nanotubes are formed starting from the seed layer. Since CNTs can be formed at desired locations by self-alignment without requiring alignment by a mask, it is advantageous for mass production of semiconductor devices. When a seed layer made of silicide is formed by reacting a predetermined transition metal element such as iron, cobalt, nickel, and titanium with silicon, the seed layer can be formed while reducing the resistance of the electrode junction. become.
[0037]
The means taught by the present invention will be enumerated below.
[0038]
(Supplementary note 1) a first electrode layer provided on a substrate;
A second electrode layer provided at a position facing the first electrode layer;
A third electrode layer provided via an insulating layer between the first and second electrode layers;
A semiconductor member made of carbon nanotubes that penetrates the third electrode layer and the insulating layer and is bonded to the first and second electrode layers
And a channel between the first and second electrode layers is controlled by applying a control voltage to the third electrode layer.
[0039]
(Supplementary note 2) In the semiconductor device according to supplementary note 1, a seed layer containing a predetermined transition element, carbon (C), or silicon carbide (SiC) is formed at a predetermined location of the first electrode layer, and the carbon nanotube is A semiconductor device is formed using the seed layer as a starting point.
[0040]
(Supplementary note 3) The semiconductor device according to supplementary note 1, wherein the seed layer is made of silicide.
[0041]
(Supplementary note 4) In the semiconductor device according to supplementary note 1, the predetermined transition element is at least iron (Fe), cobalt (Co), nickel (Ni), copper (Cu), zinc (Zn), niobium (Nb), Molybdenum (Mo), ruthenium (Ru), silver (Ag), tantalum (Ta), tungsten (W), osmium (Os), iridium (Ir), platinum (Pt), gold (Au), mercury (Hg) and A semiconductor device comprising a metal element including titanium and a material selected from the group consisting of carbon (C) and silicon carbide (SiC).
[0042]
(Supplementary note 5) The semiconductor device according to supplementary note 1, further comprising a gate insulating film formed between the semiconductor member and the third electrode layer.
[0043]
(Supplementary note 6) The semiconductor device according to supplementary note 5, wherein the gate insulating film is made of an oxide film, a nitride film, or a nitrided oxide film.
[0044]
(Supplementary note 7) a first electrode layer provided on the substrate;
A second electrode layer provided at a position facing the first electrode layer;
A third electrode layer different from the second electrode, provided at a position facing the first electrode layer;
A fourth electrode layer provided between the first and second electrode layers via an insulating layer, and provided between the first and third electrode layers via an insulating layer;
A first semiconductor member comprising carbon nanotubes that penetrates the fourth electrode layer and the insulating layer and is coupled to the first and second electrode layers;
A second semiconductor member comprising a carbon nanotube penetrating the fourth electrode layer and the insulating layer and coupled to the first and third electrode layers
And a channel by the first and second semiconductor members is controlled by applying a control voltage to the fourth electrode layer.
[0045]
(Supplementary note 8) The semiconductor device according to supplementary note 7, wherein the conductivity of the first semiconductor member is formed to be opposite to the conductivity of the second semiconductor member.
[0046]
(Additional remark 9) The process of forming a 1st electrode layer in a semiconductor substrate,
Coating the first electrode layer with an insulating layer;
Forming a control electrode layer on the insulating layer so as to cover a part of the first electrode layer;
Coating the control electrode layer with an insulating layer;
Forming an opening that penetrates the control electrode layer and reaches the first electrode layer;
Forming a gate insulating layer on the inner wall surface of the opening;
Growing a semiconductor member made of carbon nanotubes starting from the first electrode layer exposed by the opening;
Forming a second electrode layer positioned on the control electrode layer and coupled to the semiconductor member;
A method for manufacturing a semiconductor device, comprising: controlling a channel between the first and second electrode layers by applying a control voltage to the control electrode layer.
[0047]
(Supplementary Note 10) In the method of manufacturing a semiconductor device according to supplementary note 9, further, before the step of growing the semiconductor member, a predetermined transition element, carbon (C), or silicon carbide (SiC) is formed on the exposed first electrode layer. ), And the carbon nanotube is formed with the seed layer as a starting point.
[0048]
(Additional remark 11) The said gate insulating layer formed in the inner side surface of the said opening part is formed as a sidewall, The manufacturing method of the semiconductor device of Additional remark 9 or 10 characterized by the above-mentioned.
[0049]
(Supplementary note 12) The semiconductor device according to Supplementary note 9 or 10, wherein the gate insulating layer formed on the inner side surface of the opening is formed by oxidizing or nitriding a part of the control electrode. Manufacturing method.
[0050]
【The invention's effect】
As described above, according to the present invention, a semiconductor device having carbon nanotubes and suitable for mass production can be provided.
[0051]
[Brief description of the drawings]
FIG. 1 is a schematic sectional view (No. 1) showing main steps for manufacturing a transistor structure according to a first embodiment of the present application;
FIG. 2 is a schematic cross-sectional view (No. 2) of main steps for manufacturing the transistor structure according to the first embodiment of the present application;
FIG. 3 shows a schematic diagram of a transistor structure according to a first embodiment of the present application.
FIG. 4 is a schematic cross-sectional view (No. 1) of a representative process for manufacturing a transistor structure according to a second embodiment of the present application;
FIG. 5 is a schematic cross-sectional view (No. 2) of a representative process for manufacturing a transistor structure according to the second embodiment of the present application;
FIG. 6 is an equivalent circuit diagram for a transistor structure according to a second embodiment of the present application.
FIG. 7 is a schematic cross-sectional view of a conventional semiconductor device using carbon nanotubes.
FIG. 8 is a schematic cross-sectional view of a conventional semiconductor device using carbon nanotubes.
FIG. 9 is a schematic cross-sectional view of an alternative manufacturing process in the first embodiment of the present application.
FIG. 10 is a schematic cross-sectional view of an alternative manufacturing process in the second embodiment of the present application.
[Explanation of symbols]
102 Insulating film
104 Source electrode layer
106 Insulating film
108 Gate electrode layer
110 Insulating film
112 opening
114 Gate insulation film
115 oxide film
116 Seed layer
118 carbon nanotube
120 Drain electrode layer
122,124 opening
402 Insulating film
404 Common electrode layer
408 Gate electrode layer
410 Insulating film
412 413 opening
414 Gate insulating film
416 seed layer
418 Carbon nanotube
420, 422 Electrode layer

Claims

基板に設けられた第１電極層と、
前記第１電極層に対向する位置に設けられた第２電極層と、
前記第１および第２電極層の間に絶縁層を介して設けられた第３電極層と、
前記第３電極層および前記絶縁層を貫通し、前記第１および第２電極層に結合される多数のカーボン・ナノチューブの束より成る半導体部材
を有し、前記第３電極層に制御電圧を印加することによって、前記第１および第２電極層間のチャネルが制御されることを特徴とする半導体装置。A first electrode layer provided on the substrate;
A second electrode layer provided at a position facing the first electrode layer;
A third electrode layer provided via an insulating layer between the first and second electrode layers;
A semiconductor member comprising a bundle of carbon nanotubes penetrating the third electrode layer and the insulating layer and coupled to the first and second electrode layers, and applying a control voltage to the third electrode layer; Thus, the channel between the first and second electrode layers is controlled.

請求項１記載の半導体装置において、前記第１電極層の所定の場所にシード層が形成され、前記カーボン・ナノチューブが前記シード層を起点にして形成されることを特徴とする半導体装置。 2. The semiconductor device according to claim 1, wherein a seed layer is formed at a predetermined location of the first electrode layer, and the carbon nanotube is formed starting from the seed layer.

請求項２記載の半導体装置において、前記シード層がシリサイドより成ることを特徴とする半導体装置。 3. The semiconductor device according to claim 2 , wherein the seed layer is made of silicide.

基板に設けられた第１電極層と、
前記第１電極層に対向する位置に設けられた第２電極層と、
前記第１電極層に対向する位置に設けられた、前記第２電極層とは異なる第３電極層と、
前記第１および第２電極層の間に絶縁層を介して設けられ、前記第１および第３電極層の間に絶縁層を介して設けられた第４電極層と、
前記第４電極層および前記絶縁層を貫通し、前記第１および第２電極層に結合される多数のカーボン・ナノチューブの束より成る第１半導体部材と、
前記第４電極層および前記絶縁層を貫通し、前記第１および第３電極層に結合される多数のカーボン・ナノチューブの束より成る第２半導体部材
を有し、前記第４電極層に制御電圧を印加することによって、前記第１および第２半導体部材によるチャネルが制御されることを特徴とする半導体装置。A first electrode layer provided on the substrate;
A second electrode layer provided at a position facing the first electrode layer;
A third electrode layer different from the second electrode layer provided at a position facing the first electrode layer;
A fourth electrode layer provided between the first and second electrode layers via an insulating layer, and provided between the first and third electrode layers via an insulating layer;
A first semiconductor member comprising a bundle of a plurality of carbon nanotubes penetrating the fourth electrode layer and the insulating layer and coupled to the first and second electrode layers;
A second semiconductor member comprising a bundle of a plurality of carbon nanotubes penetrating the fourth electrode layer and the insulating layer and coupled to the first and third electrode layers, and a control voltage applied to the fourth electrode layer; The semiconductor device is characterized in that the channel by the first and second semiconductor members is controlled by applying.

請求項４記載の半導体装置において、前記第１半導体部材および前記第２半導体部材の導電性が異なるよう形成されることを特徴とする半導体装置。 5. The semiconductor device according to claim 4, wherein the first semiconductor member and the second semiconductor member are formed so as to have different electrical conductivities.