JP4695817B2

JP4695817B2 - Capacitor, semiconductor memory device and method

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Publication number: JP4695817B2
Application number: JP2002308562A
Authority: JP
Inventors: 俊二中村; 祐二粟野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-10-23
Filing date: 2002-10-23
Publication date: 2011-06-08
Anticipated expiration: 2022-10-23
Also published as: JP2004146520A

Description

【０００１】
【発明の属する技術分野】
本発明は、一般に半導体装置に使用されるキャパシタ構造およびその構造を作成する方法に関する。
【０００２】
【従来の技術】
近年における半導体装置のサイズはますます縮小化され、特にダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のような半導体記憶素子の集積度は極めて向上している。
【０００３】
図１および図２は、従来のＤＲＡＭを製造するための主要な工程の概略断面図を示す。図１（Ａ）には、メモリ・セルに対するゲート・トランジスタ１２，１４と、ゲート・トランジスタ１２，１４の共通ソース・ドレイン領域に結合されたビットライン１６が描かれている。ゲート・トランジスタ１２，１４のゲートは、紙面に垂直な方向に伸びるワードラインに結合される。共通ソース・ドレイン領域とは異なるソース・ドレイン領域は、それぞれ導電性プラグ１８，２０に結合される。図１（Ａ）の右側には、メモリ・セルに対するセンス・アンプその他の周辺デバイスが模式的に示されている。メモリ・セルに関する領域２２及び周辺デバイスに関する領域２４の間、及び各トランジスタ間は、シャロー・トレンチ・アイソレーション（ＳＴＩ）のような絶縁体２６により分離されている。
【０００４】
このような下地構造２８上には、エッチ・ストッパとして機能する窒化膜３０が成膜され、その上に例えば二酸化珪素（ＳｉＯ_２）より成る絶縁膜３２が形成される。そして、リソグラフィ法およびエッチング法を使用して開口部３４，３６が形成される。開口部は、世代にもよるが、例えば０．１５μｍノード（ピッチの１／２）の世代では０．２μｍ×０．５μｍ程度に形成される。開口部３４，３６の底部では、導電性プラグ１８，２０が露出している。これらの開口部３４，３６は、メモリ・セルを形成するキャパシタ電極を形成するための鋳型の役割を演じることになる。
【０００５】
図１（Ｂ）に示す工程では、カバレッジ特性に優れた導電膜３８が、開口部３４，３６内および絶縁膜３２の全面に成膜される。導電膜３８としては、ドープト・シリコン、ルテニウム（Ｒｕ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）等を利用することが可能であるがこれらに限定されない。その後に、化学的機械研磨（ＣＭＰ）法により、開口部３４，３６以外の導電膜３８を除去する。
【０００６】
図１（Ｃ）に示す工程では、導電膜３８周囲の絶縁膜３２が、例えばフッ酸（ＨＦ）より成る薬液でエッチングすることにより除去される。これにより、基板から突出した筒型形状の電極４０，４２が形成され、これらはキャパシタの一方の電極となる。電極４０，４２の厚さは非常に薄く、例えば２０ｎｍ程度である。
【０００７】
図２（Ｄ）に示す工程では、電極４０，４２の壁面に誘電体膜４４を成膜し、その上に導電膜４６を成膜する。導電膜４６は、キャパシタの他方の電極となる。なお、メモリ・セル領域以外の不要な導電膜４４，４６は、エッチングにより除去される。
【０００８】
図２（Ｅ）に示す工程では、導電膜４６上に、例えばＳｉＯ_２より成る絶縁膜４８が形成される。そして、導電膜４６に至るコンタクト・ホールが形成され、導電膜４６に接続する導電性プラグ５０が充填される。同様に、周辺デバイスのための導電性プラグ５２も充填される。
【０００９】
図２（Ｆ）に示す工程では、プラグ電極５０，５２を例えばグランド（ＧＮＤ）のような基準電位に接続するための配線層５４が形成され、キャパシタ構造が完成する。
【００１０】
図３は、図１および図２により作成された構造における、メモリ・セルの部分２２の等価回路を示す。図示されるように、一端が基準電位ＧＮＤに接続された２つのキャパシタ（４０，４４，４６），（４２，４４，４６）は、ゲート・トランジスタ１２，１４を通じてビットライン（Ｂ）１６に結合される。ゲート・トランジスタ１２，１４のゲートは、ワードライン（Ｗ）に結合される。すなわち、ワードラインとビットラインの交点に１つのメモリ・セルが設けられている。所望のワードラインおよびビットラインをアクティブにすることにより、必要なメモリ・セルにアクセスすることが可能になり、キャパシタに蓄積される電荷を通じて、データの読み書きが行われる。
【００１１】
ところで、半導体装置の総ての寸法を一律に縮小すれば、より微細な半導体装置を実現できると考えられる。ゲート長や線幅その他総ての寸法が小さくなるので、キャパシタの寸法も小さくなり、蓄積される電荷量も少なくなる。しかしながら、電荷量が少なすぎると、宇宙線（アルファ線等）による影響、電気的ノイズの影響、熱的揺らぎによる影響等に起因して、キャパシタに蓄積される電荷の存否の判定（すなわち、情報の読み出し）が困難になることが懸念される。このため、メモリ・セルに必要なキャパシタの容量として所定の下限値を考慮する必要があり、この下限値は例えば１セル当たり３０フェムト・ファラッド（ｆＦ／ｃｅｌｌ）である。
【００１２】
したがって、半導体装置の微細化を進める場合には、一定のキャパシタ容量を維持しつつ、素子の寸法を縮小する必要がある。一般に、キャパシタの容量は、誘電率および電極面積が増加すると増加し、極板間距離が増加すると小さくなる傾向にある。微細化の前後を通じて同じ誘電体膜を使用するならば、電極面積を増加させる必要がある。このため、図１および図２に示されるような半導体装置を微細化する場合には、ゲート長や線幅を縮小すると共に、図１（Ｃ）で形成するキャパシタ電極４０，４２のアスペクト比を大きくして（電極を高く形成して）電極面積を増加させる必要がある。
【００１３】
しかしながら、アスペクト比の大きな電極４０，４２を形成するには、その電極の鋳型となる開口３４，３６（図１Ａ）のアスペクト比も大きく形成する必要があり、開口を形成するためのエッチングが困難になるという問題が生じる。アスペクト比の大きな開口内に導電膜３８（図１Ｂ）を適切に成膜することが困難になるという問題も生じる。更に、電極４０，４２のアスペクト比が大きいと、電極４０，４２の機械的強度が弱くなり、電極４０，４２が倒れやすくなるという問題も生じる。例えば、鋳型としての役割を果たした絶縁膜３２を除去する際に、薬液の撹拌に起因して倒れたり、薬液からの引き上げ時に電極同士が接近して接触し電極構造が破壊されてしまうという問題も生じ得る。このように、従来の半導体装置の微細化は必ずしも容易ではなかった。
【００１４】
【非特許文献１】
「日経サイエンス」，２００２年８月号，ｐ．１８−４５。
【００１５】
【発明が解決しようとする課題】
本願の一般的課題は、半導体装置の微細化に容易に対応することが可能なキャパシタ構造およびその構造を作成する方法を提供することである。
【００１６】
本願の具体的課題は、半導体装置の寸法を微細化しても、一定値以上のキャパシタ容量を確保することが可能なキャパシタ構造およびその構造を作成する方法を提供することである。
【００１７】
【課題を解決するための手段】
本発明によれば、
所定の方向に沿って筒状に伸びるカーボン・ナノチューブより成る第１電極と、
前記カーボン・ナノチューブの筒状の壁面周囲に絶縁体を介して設けられる第２電極
を有することを特徴とするキャパシタ
が、提供される。
【００１８】
【作用】
本発明によるキャパシタの少なくとも一方の電極は、所定の方向に沿って筒状に伸びるカーボン・ナノチューブ（ＣＮＴ：ｃａｒｂｏｎｎａｎｏｔｕｂｅ）より成る。ＣＮＴは、炭素原子（Ｃ）より成る筒状の物質であり、多数の６角形の網目状の構造を有するグラファイトを丸めることによって形成され得る筒状の構造を有する。丸め方によってＣＮＴの電気特性も相違する。一般に、ＣＮＴは、半導体ないし導体の性質を有する。その丸め方には、ＣＮＴの伸びる方向に対して、６角形の構造がねじれることなく整列している「アームチェア型」、６角形の構造が交互に整列している「ジグザグ型」、６角形の構造が螺旋状にねじれて並んでいる「らせん型」等がある。ＣＮＴは、炭素同士が強く結合しているので、機械的強度が強いことに加えて、大電流を流してもエレクトロ・マイグレーションのような不具合が生じにくいという性質を有する。また、導電性は非局在化したπ電子に起因するので、抵抗の小さな優れた導電性を示す。（カーボン・ナノチューブについては、例えば、非特許文献１参照。）
本発明によれば、このような性質を有するＣＮＴを用いてキャパシタの電極を作成する。このため、従来の電極を形成するための鋳型構造は不要であり、従来形成することが困難であった高アスペクト比の電極を、適切に形成することが可能になる。これにより、半導体装置の微細化に容易に対応することが可能なキャパシタ構造が得られる。また、半導体装置の寸法を微細化しても、一定値以上のキャパシタ容量を確保することも可能になる。
【００１９】
ＣＮＴは、アーク放電を起こして炭素を蒸発させることによりＣＮＴを作成するアーク放電法、グラファイトを電気炉で加熱してレーザ光を照射して炭素を蒸発させるレーザー・アブレーション（レーザ・ファーネス）法、および触媒となる金属微粒子を高温の反応炉に吹き込んでＣＮＴを成長させる化学気相成長（ＣＶＤ）法等により作成することが可能である。特に、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）のような遷移金属元素の触媒微粒子を含むシード層を作成しておくと、そこを起点にしてＣＮＴを成長させることが可能になる。このため、適切な場所にシード層を形成することにより、所望のＣＮＴを形成することが可能になる。
【００２０】
ＣＮＴには、筒状の構造が１層だけの単層ナノチューブだけでなく、複数の筒が入れ子状に形成される多層ナノチューブも存在する。これらは、ＣＮＴを成長させるための諸条件（特に反応温度）やシード層の材料を変更することにより、作り分けることが可能である。
【００２１】
シード層の条件およびＣＮＴの成長時の条件（温度、圧力、時間等）を適宜変更することによって、ＣＮＴの太さ、長さ、本数、電気的特性等を調整することが可能である。なお、半導体のＣＮＴは通常はＰ型の性質を有するが、Ｎ型のＣＮＴを形成するには、カリウム（Ｋ）等の元素をイオン注入することが有効である。また、ＣＮＴを真空中で加熱することにより、Ｐ型からＮ型に変換することも可能である。
【００２２】
【発明の実施の形態】
図４および図５は、本願第１実施例によるＤＲＡＭを製造するための主要な工程の概略断面図を示す。図４（Ａ）には、図１（Ａ）で説明したのと同様な下地構造２８が形成されている。メモリ・セルの領域２２には、ゲート・トランジスタ１２，１４が形成され、ゲート・トランジスタ１２，１４の共通ソース・ドレイン領域はビットライン１６に結合される。ゲート・トランジスタ１２，１４のゲートは、紙面に垂直な方向に伸びるワードラインを構成している。共通ソース・ドレイン領域とは異なるソース・ドレイン領域は、それぞれ導電性プラグ１８，２０に結合される。導電性プラグ１８，２０は、例えばドープト・シリコンより成る。図４（Ａ）の右側には、メモリ・セルに対するセンス・アンプその他の周辺デバイスが模式的に示されている。メモリ・セルに関する領域２２及び周辺デバイスに関する領域２４の間、及び各トランジスタ間は、シャロー・トレンチ・アイソレーション（ＳＴＩ）のような絶縁体２６により分離されている。
【００２３】
このような下地構造２８上には、例えばＳｉＮより成る絶縁膜４０２が形成される。リソグラフィ法およびエッチング法を使用して、導電性プラグ１８，２０に至る開口部４０４，４０６が形成される。従来の工程（図１Ａ）とは異なり、キャパシタ電極のための鋳型となる絶縁膜３２と深い開口部３４，３６が形成されていない点に留意を要する。
【００２４】
図４（Ｂ）に示す工程では、図１（Ａ）で作成した構造上の全面に、例えばＣＶＤやスパッタリングのような成膜手法を利用して、例えばコバルト（Ｃｏ）のような遷移金属元素より成る層を成膜する。次に、例えば５００℃ないし７００℃の熱処理を行う。この熱処理によって、開口部４０４，４０６内にシリサイドが形成される。そして、絶縁膜４０２上の余分な金属膜を除去する。このようにして、開口部４０４，４０６内に、カーボン・ナノチューブの成長の起点となるシード層４０８，４１０が形成される。シード層を形成するための遷移金属元素としては、コバルト以外には、例えば鉄（Ｆｅ）、ニッケル（Ｎｉ）およびチタニウム（Ｔｉ）等を使用することが可能である。本実施例では、導電性プラグ１８，２０はドープト・シリコンより成るが、他の導電性材料を使用することも可能である。ただし、シリサイド化による低抵抗化を図りつつシード層を形成する観点からは、ドープト・シリコンを使用することが好ましい。
【００２５】
本実施例では、開口部４０４，４０６は、導電性プラグ１８，２０のサイズよりも大きく形成されているが、本発明はこれに限定されない。しかし、このようなサイズにすると、例えばキャパシタの容量を増加させることができる点で有利である。
【００２６】
シリサイド化は、シリコンと金属元素との反応であるため、シリサイドを形成する観点からは、絶縁膜４０２は必ずしも必要ない点に留意を要する。下部構造２８上に直接コバルトより成る層を成膜し、熱処理を行うことによっても、導電性プラグ１８，２０上にシリサイドが形成される。ただし、導電性プラグの直径より大きなシード層を適切に形成する観点からは、開口部４０４，４０６を設けるための絶縁層４０２が用意されていることが好ましい。
【００２７】
図４（Ｃ）に示す工程では、シード層４０８，４１０を起点に、導体としての性質を有するカーボン・ナノチューブ（ＣＮＴ）４１２，４１４を成長させる。本実施例では、複数の細いＣＮＴの束が形成される。図中、４１３，４１５は、ＣＮＴ４１２，４１４の束の断面を模式的に示す。本実施例では、ＣＮＴ４１２（又は４１４）は、柱状の導体として機能することが可能であり、柱の高さを増やすことによって電極面積を増やすことが可能になる。ＣＮＴは機械的強度に優れているので、従来の鋳型構造を使用することなしに、基板から突出した形状の（アスペクト比の大きい）キャパシタ電極を簡易に形成することが可能になる。
【００２８】
図５（Ｄ）に示す工程では、ＣＮＴ４１２，４１４の周囲および絶縁膜４０２上に誘電体膜４１６が成膜される。誘電体膜４１６としては、ＳｉＯ_２、窒化膜、アルミナ膜、ＴａＯ_５、ＢＳＴ，ＳＴＯ等のカバレッジ特性に優れた材料を使用することが可能である。次に、誘電体膜４１６上に導電膜４１８が成膜される。導電膜４１８は、ＣＮＴより成る電極４１２，４１４に対向する対向電極となる。導電膜４１８としては、ルテニウム（Ｒｕ）、酸化ルテニウム（Ｒｕ_ｘＯ_ｙ）ドープト・シリコン、窒化チタニウム（ＴｉＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、カーボン（Ｃ）その他のカバレッジ特性に優れた導電性材料を使用することが可能である。誘電体膜４１６の膜厚は、必要に応じて適宜調整することが可能である。本実施例では、ＣＮＴ４１２，４１４は、それぞれが異なるメモリ・セルを形成するので、両者の間に電極（導電膜４１８）を形成するための隙間を確保できる程度に、誘電体膜４１６の膜厚が制限される。
【００２９】
図５（Ｅ）に示す工程では、誘電体膜４１６および導電膜４１８の不要な部分が除去され、全面にＳｉＯ_２より成る絶縁膜４２０が形成される。
【００３０】
図５（Ｆ）に示す工程では、導電膜４１８に至るコンタクト・ホールが形成され、キャパシタの電極である導電膜４１８に対する導電性プラグ４２２が形成される。同様に、周辺デバイスのための導電性プラグ４２４も形成される。プラグ電極４２２，４２４は、例えばグランド（ＧＮＤ）のような基準電位に接続され、キャパシタ構造が完成する。
【００３１】
第１実施例では、複数の細いＣＮＴを束にして全体として１つの柱状の導体を形成するようにして、キャパシタ電極の一方を形成した。この形態は、例えば機械的強度に非常に優れている点で有利である。しかし、ＣＮＴより成る電極は、この形態に限定されず、様々な形状を利用することが可能である。
【００３２】
図６は、本願第２実施例によるキャパシタに使用される電極を形成する工程を示す。この工程は、第１実施例の製造工程のうち図４（Ｃ）に示される工程に代えて行われるものである。本実施例によれば、互いに離間された細いＣＮＴの一群（６０３又は６０５）が、１つのキャパシタ電極を形成している。これらのＣＮＴに対する模式的な断面図が６０６により示されている。本実施例では、ＣＮＴの１つ１つの形状が揃っているというＣＮＴの性質を利用している。本実施例によれば、個々のＣＮＴ６０２（又は６０４）の外側表面が電極面積に寄与するので、ＣＮＴの高さ（長さ）だけでなく本数を増やすことによってもキャパシタ容量を増やすことが可能になる。高さを低くする代わりに本数を増やすことも可能になる。ただし、互いに離間されたＣＮＴ同士の間に誘電体膜および対向電極が作成される必要があるので、例えば、ＳｉＮ又はＴａ_２Ｏ_５より成る誘電体膜及びＴｉＮ、Ｒｕ又はドープトシリコンより成る対向電極のような、カバレッジ特性に優れた誘電体膜および対向電極の材料を選択する必要がある。
【００３３】
キャパシタ容量を大きくする観点からは、ＣＮＴ６０２，６０４の周囲は隙間なく誘電体膜および対向電極で被覆されることが好ましいが、全部でなく一部分しか被覆されていない場合であっても、被覆された部分に関してはキャパシタとして機能する。ただし、誘電体膜で被覆されていないＣＮＴの部分に導電膜が形成されるとショートしてしまうので、誘電体膜のカバレッジ特性は、導電膜より優れていることが好ましい。このことは、本実施例だけでなく、他の実施例についても当てはまる。
【００３４】
本実施例で作成されるようなＣＮＴは、非常に細く長い形状を有するが、このような形状の電極は、従来の鋳型構造およびリソグラフィによる手法では形成することが困難である。
【００３５】
図７は、本願第３実施例によるキャパシタに使用される電極を形成する工程を示す。この工程は、第１実施例の製造工程のうち図４（Ｃ）に示される工程に代えて行われるものである。本実施例によれば、１本の筒状のＣＮＴ７０２（又は７０４）により１つの電極を形成している。これらのＣＮＴに対する模式的な断面図が７０６により示されている。誘電体膜および導電膜をＣＮＴ内部に充填することが可能な太さを有することを条件として、１本に限らず複数の太いＣＮＴを利用することも可能である。本実施例によれば、対向電極が、ＣＮＴの内側および外側の壁面に対向するよう設けられる。このため、ＣＮＴの内外の壁面が電極面積に寄与するので、キャパシタ容量の向上を図ることが可能になる。なお、この形状は、従来の鋳型構造を利用して形成される電極（図１Ｃ）と同様であるが、従来の電極とは異なり、本実施例による電極は例えば機械的強度や導電性に極めて優れている。
【００３６】
以上本願実施例によれば、キャパシタは、所定の方向に沿って筒状に伸びるカーボン・ナノチューブ（ＣＮＴ）より成る第１電極と、ＣＮＴの筒状の壁面周囲に絶縁体を介して設けられる第２電極を有する。電極を形成するための鋳型を形成することなしに、機械的強度に優れた高アスペクト比の電極を形成することが可能になる。従来形成することが困難であった高アスペクト比の電極構造を形成することが可能になり、半導体装置の微細化に容易に対応することが可能になる。鋳型構造を形成するために、高アスペクト比の開口を形成し、高カバレッジの導電膜を成膜し、鋳型を除去する等の工程を行う必要がなくなり、製造工程も簡易になる。ＣＮＴの太さ、長さ、本数等を変化させることによって、電極面積を調整することができるので、容量を増やす自由度も増える。
【００３７】
本願実施例によれば、カーボン・ナノチューブの成長の起点となる箇所に、所定の遷移金属元素を含むシード層が設けられている。所望の箇所にシード層を設けることによって、所望のＣＮＴを成長させることが可能になる。マスクによる位置合わせを必要とせずに、自己整合によってＣＮＴの電極を形成することができるので、半導体装置の微細化に有利である。また、鉄、コバルト、ニッケルおよびチタニウムのような遷移金属元素とシリコンを反応させることによって得られるシリサイドを利用してシード層を形成すると、電極における低抵抗化を図りつつ所望のＣＮＴを形成することが可能になる。
【００３８】
本願実施例によれば、キャパシタの一方の電極（第１電極）のみがＣＮＴより成る構造となっていた。しかしながら、一方だけでなく、他方の電極（第２電極）も所定の方向に沿って筒状に伸びるカーボン・ナノチューブにより形成することも可能である。複数のナノチューブが入れ子状に形成される多層ナノチューブを形成すると、第１および第２電極を同時に形成することも可能になる。
【００３９】
本願実施例によれば、キャパシタが半導体記憶装置のメモリ・セルに使用されているが、本発明はこれに限定されず、任意のキャパシタに本発明を適用することが可能である。半導体記憶装置では、微細化の前後を通じて一定値以上のキャパシタ容量を確保する必要がある。ＣＮＴの形状を調整する（特に、ＣＮＴの長さを長くする）ことによって、容易にメモリ・セルの容量が確保できるので、本発明によるキャパシタ構造は、半導体記憶装置に有利である。特にＤＲＡＭでは、集積度の向上が強く求められており、キャパシタの構造が微細化の可否に大きく影響するので、本発明はＤＲＡＭに特に有利である。
【００４０】
例えば、ＤＲＡＭ以外にもＦｅＲＡＭのような、キャパシタでメモリ・セルを形成する半導体記憶装置に本発明を適用することが可能である。ＦｅＲＡＭのメモリ・セルはＤＲＡＭと構造的には同一であり、そのメモリ・セルは、例えば１つのトランジスタと１つのキャパシタから構成することが可能である。ただし、ＦｅＲＡＭは、キャパシタの誘電体膜を強誘電体にする点でＤＲＡＭと大きく異なる。このため、ＦｅＲＡＭは、電源を切った後も記憶が消えない不揮発性の機能を有する。このように、構造的に同一のキャパシタを利用する用途に広く本発明を適用することが可能である。
【００４１】
また、シード層に遷移金属以外の遷移元素を使用することも可能である。更に、ＣやＳｉＣ等のような遷移元素以外の元素を使用することも可能である。要するに、ＣＮＴの起点となるシード層を形成するものであればよい。なお、遷移金属元素には、Ｓｃ，Ｔｉ，Ｆｅ，Ｃｏ，Ｎｉ，Ｃｕ，Ｙ，Ｚｒ，Ｎｂ，Ｐｄ，Ａｇ，Ｃｄ，Ｈｆ，Ｔａ，Ｉｒ，Ｐｔ，Ａｕ，Ｈｇが含まれ、遷移元素には、遷移金属元素に加えて、原子番号が２１〜３０，３９〜４８，５７〜８０，８９〜１１２である元素が含まれる。
【００４２】
本願実施例では、所定の方向に沿って伸びるカーボン・ナノチューブを使用した。カーボン・ナノチューブは、ゴムホースのように曲がる柔軟性（しなやかさ）を有するように形成され得る。従って、本発明にて使用されるカーボン・ナノチューブも、完全に直線的であることは必須ではなく、ゆるやかな曲線状であったり、螺旋状であったり、全部又は一部が曲がっているような様々な形状とすることが可能である。
【００４３】
以下、本発明が教示する手段を列挙する。
【００４４】
（付記１）所定の方向に沿って筒状に伸びるカーボン・ナノチューブより成る第１電極と、
前記カーボン・ナノチューブの筒状の壁面周囲に絶縁体を介して設けられる第２電極
を有することを特徴とするキャパシタ。
【００４５】
（付記２）付記１記載のキャパシタにおいて、前記カーボン・ナノチューブの成長の起点となる箇所に、所定の元素を含むシード層が設けられていることを特徴とするキャパシタ。
【００４６】
（付記３）付記２記載のキャパシタにおいて、前記所定の元素が、少なくとも鉄、コバルト、ニッケルおよびチタニウムより成る群から選択された金属元素であることを特徴とするキャパシタ。
【００４７】
（付記４）付記１記載のキャパシタにおいて、前記第１電極が、所定の方向に沿って伸びる複数のカーボン・ナノチューブの束によって形成されることを特徴とするキャパシタ。
【００４８】
（付記５）付記１記載のキャパシタにおいて、前記第１電極が、互いに離間した位置関係にある複数のカーボン・ナノチューブより成ることを特徴とするキャパシタ。
【００４９】
（付記６）付記１記載のキャパシタにおいて、前記第２電極が、前記第１電極を形成する筒状の前記カーボン・ナノチューブの内側の壁面に対向するよう設けられることを特徴とするキャパシタ。
【００５０】
（付記７）付記１記載のキャパシタにおいて、前記第２電極が、複数のキャパシタに共通する基準電位を提供するよう設けられることを特徴とするキャパシタ。
【００５１】
（付記８）付記１記載のキャパシタにおいて、前記第２電極も所定の方向に沿って筒状に伸びるカーボン・ナノチューブより成ることを特徴とするキャパシタ。
【００５２】
（付記９）付記１記載のキャパシタにおいて、前記絶縁体が、前記第２電極のカバレッジ特性よりも優れたカバレッジ特性を有する材料より成ることを特徴とするキャパシタ。
【００５３】
（付記１０）付記１記載のキャパシタにより形成されるメモリ・セルを有することを特徴とする半導体記憶装置。
【００５４】
（付記１１）キャパシタ構造を作成する方法であって、
半導体基板上に導電層の少なくとも一部が露出した構造を形成する工程と、
前記導電層の露出した箇所に、所定の遷移金属元素を導入することによって、カーボン・ナノチューブの成長の起点となるシード層を形成する工程と、
前記シード層を起点として、所定の長さの筒状の形状を有するカーボン・ナノチューブを成長させることにより、第１のキャパシタ電極を形成する工程と、
前記カーボン・ナノチューブの筒状の壁面の周囲に絶縁層を設ける工程と、
前記絶縁層に導電層を設けることによって、第２のキャパシタ電極を形成する工程
より成ることを特徴とするキャパシタ構造を作成する方法。
【００５５】
（付記１２）付記１１記載の方法において、前記シード層を形成する工程が、シリコンを含む前記導電層に前記所定の遷移金属元素を導入し、前記導電層の表面をシリサイド化する工程より成ることを特徴とする方法。
【００５６】
【発明の効果】
以上のように本発明によれば、半導体装置の微細化に容易に対応することが可能になる。また、半導体装置の寸法を微細化しても、一定値以上のキャパシタ容量を確保することが可能になる。
【００５７】
【図面の簡単な説明】
【図１】図１は、従来のＤＲＡＭの主要な製造工程の概略断面図（その１）を示す。
【図２】図２は、従来のＤＲＡＭの主要な製造工程の概略断面図（その２）を示す。
【図３】図３は、図１および図２により作成された構造における、メモリ・セルの部分２２に関する等価回路を示す。
【図４】図４は、第１実施例によるＤＲＡＭの主要な製造工程の概略断面図（その１）を示す。
【図５】図５は、第１実施例によるＤＲＡＭの主要な製造工程の概略断面図（その２）を示す。
【図６】図６は、第２実施例によるキャパシタの電極を形成する工程の概略断面図を示す。
【図７】図７は、第３実施例によるキャパシタの電極を形成する工程の概略断面図を示す。
【符号の説明】
１２，１４ゲート・トランジスタ
１６ビットライン
１８，２０導電性プラグ
２２メモリセル領域
２４周辺デバイス領域
２６フィールド絶縁膜
２８下部構造
３０，３２絶縁膜
３４，３６開口部
３８導電膜
４０，４２キャパシタ電極
４４誘電体膜
４６導電膜
４８絶縁膜
５０，５２導電性プラグ
５４配線層
４０２絶縁膜
４０４，４０６開口部
４０８，４１０シード層
４１２，４１４ＣＮＴ
４１６誘電体膜
４１８導電膜
４２０絶縁膜
４２２，４２４導電性プラグ
６０２，６０４ＣＮＴ
６０３，６０５ＣＮＴ群
７０２，７０４ＣＮＴ[0001]
BACKGROUND OF THE INVENTION
The present invention relates generally to capacitor structures used in semiconductor devices and methods of making the structures.
[0002]
[Prior art]
In recent years, the size of semiconductor devices has been further reduced, and in particular, the degree of integration of semiconductor memory elements such as dynamic random access memory (DRAM) has been greatly improved.
[0003]
1 and 2 are schematic cross-sectional views showing main steps for manufacturing a conventional DRAM. FIG. 1A depicts gate transistors 12 and 14 for a memory cell and a bit line 16 coupled to a common source / drain region of the gate transistors 12 and 14. The gates of the gate transistors 12 and 14 are coupled to a word line extending in a direction perpendicular to the page. Source / drain regions different from the common source / drain regions are coupled to conductive plugs 18 and 20, respectively. On the right side of FIG. 1A, a sense amplifier and other peripheral devices for the memory cell are schematically shown. The region 22 for the memory cell and the region 24 for the peripheral device, and the transistors are separated by an insulator 26 such as shallow trench isolation (STI).
[0004]
A nitride film 30 that functions as an etch stopper is formed on such an underlying structure 28, and, for example, silicon dioxide (SiO 2) is formed thereon. ₂ ) Is formed. Then, the openings 34 and 36 are formed using a lithography method and an etching method. Depending on the generation, the opening is formed to have a size of about 0.2 μm × 0.5 μm in the generation of 0.15 μm node (1/2 pitch), for example. The conductive plugs 18 and 20 are exposed at the bottoms of the openings 34 and 36. These openings 34 and 36 will serve as a mold for forming the capacitor electrodes that form the memory cells.
[0005]
In the step shown in FIG. 1B, a conductive film 38 having excellent coverage characteristics is formed in the openings 34 and 36 and on the entire surface of the insulating film 32. As the conductive film 38, doped silicon, ruthenium (Ru), titanium nitride (TiN), tungsten (W), or the like can be used, but is not limited thereto. Thereafter, the conductive film 38 other than the openings 34 and 36 is removed by a chemical mechanical polishing (CMP) method.
[0006]
In the step shown in FIG. 1C, the insulating film 32 around the conductive film 38 is removed by etching with a chemical solution made of, for example, hydrofluoric acid (HF). As a result, cylindrical electrodes 40 and 42 protruding from the substrate are formed, and these become one electrode of the capacitor. The thickness of the electrodes 40 and 42 is very thin, for example, about 20 nm.
[0007]
In the step shown in FIG. 2D, a dielectric film 44 is formed on the walls of the electrodes 40 and 42, and a conductive film 46 is formed thereon. The conductive film 46 becomes the other electrode of the capacitor. The unnecessary conductive films 44 and 46 other than the memory cell region are removed by etching.
[0008]
In the step shown in FIG. 2E, on the conductive film 46, for example, SiO. ₂ An insulating film 48 is formed. A contact hole reaching the conductive film 46 is formed, and a conductive plug 50 connected to the conductive film 46 is filled. Similarly, conductive plugs 52 for peripheral devices are filled.
[0009]
In the step shown in FIG. 2F, a wiring layer 54 for connecting the plug electrodes 50 and 52 to a reference potential such as ground (GND) is formed, and the capacitor structure is completed.
[0010]
FIG. 3 shows an equivalent circuit of the portion 22 of the memory cell in the structure created according to FIGS. As shown, two capacitors (40, 44, 46), (42, 44, 46), one end of which is connected to the reference potential GND, are coupled to the bit line (B) 16 through the gate transistors 12, 14. Is done. The gates of the gate transistors 12, 14 are coupled to the word line (W). That is, one memory cell is provided at the intersection of the word line and the bit line. By activating the desired word line and bit line, it becomes possible to access the required memory cell, and data is read and written through the charge stored in the capacitor.
[0011]
By the way, it is considered that a finer semiconductor device can be realized by uniformly reducing all the dimensions of the semiconductor device. Since the gate length, line width, and all other dimensions are reduced, the capacitor dimensions are also reduced, and the amount of stored charge is reduced. However, if the amount of charge is too small, the presence / absence of charge accumulated in the capacitor is determined due to the influence of cosmic rays (alpha rays, etc.), the influence of electrical noise, the influence of thermal fluctuations (ie, information There is a concern that it may become difficult. For this reason, it is necessary to consider a predetermined lower limit value as the capacitance of the capacitor required for the memory cell, and this lower limit value is, for example, 30 femto farads (fF / cell) per cell.
[0012]
Therefore, when the miniaturization of the semiconductor device is advanced, it is necessary to reduce the size of the element while maintaining a constant capacitor capacity. In general, the capacitance of a capacitor tends to increase as the dielectric constant and electrode area increase, and to decrease as the interelectrode distance increases. If the same dielectric film is used before and after miniaturization, it is necessary to increase the electrode area. Therefore, when the semiconductor device as shown in FIGS. 1 and 2 is miniaturized, the gate length and the line width are reduced, and the aspect ratio of the capacitor electrodes 40 and 42 formed in FIG. The electrode area needs to be increased (by forming the electrode higher).
[0013]
However, in order to form the electrodes 40 and 42 having a large aspect ratio, it is necessary to form the openings 34 and 36 (FIG. 1A) that serve as the molds of the electrodes to have a large aspect ratio, and etching for forming the openings is difficult. The problem of becoming. There also arises a problem that it is difficult to properly form the conductive film 38 (FIG. 1B) in the opening having a large aspect ratio. Furthermore, when the aspect ratio of the electrodes 40 and 42 is large, the mechanical strength of the electrodes 40 and 42 is weakened, and there is a problem that the electrodes 40 and 42 are easily tilted. For example, when the insulating film 32 that has served as a mold is removed, the electrode structure collapses due to the stirring of the chemical solution, or the electrodes approach and come into contact with each other when pulled up from the chemical solution, thereby destroying the electrode structure. Can also occur. Thus, miniaturization of a conventional semiconductor device has not always been easy.
[0014]
[Non-Patent Document 1]
“Nikkei Science”, August 2002, p. 18-45.
[0015]
[Problems to be solved by the invention]
A general problem of the present application is to provide a capacitor structure that can easily cope with the miniaturization of a semiconductor device and a method for producing the structure.
[0016]
A specific problem of the present application is to provide a capacitor structure capable of securing a capacitor capacity of a certain value or more even when the size of a semiconductor device is miniaturized, and a method for producing the structure.
[0017]
[Means for Solving the Problems]
According to the present invention,
A first electrode made of carbon nanotubes extending in a cylindrical shape along a predetermined direction;
The second electrode provided around the cylindrical wall surface of the carbon nanotube via an insulator
Capacitor characterized by having
Is provided.
[0018]
[Action]
At least one electrode of the capacitor according to the present invention is composed of carbon nanotubes (CNTs) extending in a cylindrical shape along a predetermined direction. CNT is a cylindrical substance composed of carbon atoms (C), and has a cylindrical structure that can be formed by rounding graphite having a large number of hexagonal network structures. The electrical characteristics of CNT also differ depending on the rounding method. In general, CNT has a semiconductor or conductor property. The rounding method includes “armchair type” in which hexagonal structures are aligned without twisting in the direction in which CNT extends, “zigzag type” in which hexagonal structures are alternately aligned, hexagonal There is a “spiral type” in which the structure is spirally arranged. Since carbon is strongly bonded to each other, CNTs have a property that in addition to strong mechanical strength, problems such as electromigration are unlikely to occur even when a large current is passed. In addition, since conductivity is caused by delocalized π electrons, it exhibits excellent conductivity with low resistance. (For non-patent document 1, see, for example, carbon nanotubes.)
According to the present invention, a capacitor electrode is formed using CNTs having such properties. Therefore, a conventional mold structure for forming the electrode is unnecessary, and it is possible to appropriately form a high aspect ratio electrode that has been difficult to form. As a result, a capacitor structure that can easily cope with the miniaturization of the semiconductor device is obtained. In addition, even if the size of the semiconductor device is reduced, it is possible to ensure a capacitor capacity of a certain value or more.
[0019]
CNT is an arc discharge method in which CNT is created by causing an arc discharge to evaporate carbon, a laser ablation method (laser furnace) in which graphite is heated in an electric furnace and irradiated with laser light to evaporate carbon. Further, it can be prepared by a chemical vapor deposition (CVD) method in which metal fine particles serving as a catalyst are blown into a high-temperature reactor to grow CNTs. In particular, when a seed layer containing catalyst fine particles of transition metal elements such as iron (Fe), cobalt (Co), nickel (Ni), and titanium (Ti) is prepared, CNTs are grown from that seed layer. It becomes possible. For this reason, it becomes possible to form a desired CNT by forming a seed layer in an appropriate place.
[0020]
CNTs include not only single-walled nanotubes having a single cylindrical structure but also multi-walled nanotubes in which a plurality of tubes are nested. These can be made separately by changing various conditions (particularly the reaction temperature) for growing CNTs and the material of the seed layer.
[0021]
By appropriately changing the seed layer conditions and the CNT growth conditions (temperature, pressure, time, etc.), it is possible to adjust the thickness, length, number, electrical characteristics, etc. of the CNTs. Semiconductor CNTs usually have P-type properties, but it is effective to ion-implant elements such as potassium (K) in order to form N-type CNTs. It is also possible to convert the P-type to the N-type by heating the CNTs in a vacuum.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
4 and 5 are schematic sectional views showing main steps for manufacturing the DRAM according to the first embodiment of the present application. In FIG. 4A, a base structure 28 similar to that described in FIG. 1A is formed. Gate transistors 12 and 14 are formed in the memory cell region 22, and the common source / drain regions of the gate transistors 12 and 14 are coupled to the bit line 16. The gates of the gate transistors 12 and 14 constitute a word line extending in a direction perpendicular to the paper surface. Source / drain regions different from the common source / drain regions are coupled to conductive plugs 18 and 20, respectively. The conductive plugs 18 and 20 are made of doped silicon, for example. On the right side of FIG. 4A, a sense amplifier and other peripheral devices for the memory cell are schematically shown. The region 22 for the memory cell and the region 24 for the peripheral device, and the transistors are separated by an insulator 26 such as shallow trench isolation (STI).
[0023]
An insulating film 402 made of, for example, SiN is formed on such a base structure 28. Openings 404 and 406 reaching the conductive plugs 18 and 20 are formed using a lithography method and an etching method. It should be noted that, unlike the conventional process (FIG. 1A), the insulating film 32 serving as a template for the capacitor electrode and the deep openings 34 and 36 are not formed.
[0024]
In the step shown in FIG. 4B, a transition metal element such as cobalt (Co) is formed on the entire surface of the structure created in FIG. 1A by using a film forming method such as CVD or sputtering. A layer comprising the above is formed. Next, for example, heat treatment at 500 ° C. to 700 ° C. is performed. By this heat treatment, silicide is formed in the openings 404 and 406. Then, an excessive metal film on the insulating film 402 is removed. In this manner, seed layers 408 and 410 serving as starting points for carbon nanotube growth are formed in the openings 404 and 406. As the transition metal element for forming the seed layer, other than cobalt, for example, iron (Fe), nickel (Ni), titanium (Ti), or the like can be used. In this embodiment, the conductive plugs 18 and 20 are made of doped silicon, but other conductive materials can be used. However, doped silicon is preferably used from the viewpoint of forming the seed layer while reducing the resistance by silicidation.
[0025]
In this embodiment, the openings 404 and 406 are formed larger than the size of the conductive plugs 18 and 20, but the present invention is not limited to this. However, such a size is advantageous in that, for example, the capacitance of the capacitor can be increased.
[0026]
Since silicidation is a reaction between silicon and a metal element, it should be noted that the insulating film 402 is not necessarily required from the viewpoint of forming silicide. Silicide is also formed on the conductive plugs 18 and 20 by forming a cobalt layer directly on the lower structure 28 and performing a heat treatment. However, from the viewpoint of appropriately forming a seed layer larger than the diameter of the conductive plug, it is preferable that an insulating layer 402 for providing the openings 404 and 406 is prepared.
[0027]
In the step shown in FIG. 4C, carbon nanotubes (CNT) 412 and 414 having properties as conductors are grown from the seed layers 408 and 410 as starting points. In this embodiment, a bundle of a plurality of thin CNTs is formed. In the figure, 413 and 415 schematically show a cross section of a bundle of CNTs 412 and 414. In this embodiment, the CNT 412 (or 414) can function as a columnar conductor, and the electrode area can be increased by increasing the column height. Since CNT is excellent in mechanical strength, it is possible to easily form a capacitor electrode having a shape protruding from the substrate (high aspect ratio) without using a conventional mold structure.
[0028]
In the step shown in FIG. 5D, a dielectric film 416 is formed around the CNTs 412 and 414 and on the insulating film 402. As the dielectric film 416, SiO ₂ , Nitride film, alumina film, TaO ₅ It is possible to use a material having excellent coverage characteristics such as BST and STO. Next, a conductive film 418 is formed over the dielectric film 416. The conductive film 418 serves as a counter electrode facing the electrodes 412 and 414 made of CNT. As the conductive film 418, ruthenium (Ru), ruthenium oxide (Ru) _x O _y ) It is possible to use doped silicon, titanium nitride (TiN), tungsten (W), tungsten nitride (WN), carbon (C), or other conductive materials having excellent coverage characteristics. The film thickness of the dielectric film 416 can be appropriately adjusted as necessary. In this embodiment, since the CNTs 412 and 414 form different memory cells, the film thickness of the dielectric film 416 is such that a gap for forming an electrode (conductive film 418) can be secured between them. Is limited.
[0029]
In the step shown in FIG. 5E, unnecessary portions of the dielectric film 416 and the conductive film 418 are removed, and the entire surface is made of SiO. ₂ An insulating film 420 is formed.
[0030]
In the step shown in FIG. 5F, a contact hole reaching the conductive film 418 is formed, and a conductive plug 422 for the conductive film 418 which is an electrode of the capacitor is formed. Similarly, conductive plugs 424 for peripheral devices are also formed. The plug electrodes 422 and 424 are connected to a reference potential such as ground (GND), for example, and the capacitor structure is completed.
[0031]
In the first example, one of the capacitor electrodes was formed by forming a single columnar conductor as a whole by bundling a plurality of thin CNTs. This form is advantageous, for example, in that it is very excellent in mechanical strength. However, the electrode made of CNT is not limited to this form, and various shapes can be used.
[0032]
FIG. 6 shows a process of forming an electrode used in the capacitor according to the second embodiment of the present application. This step is performed in place of the step shown in FIG. 4C among the manufacturing steps of the first embodiment. According to this embodiment, a group of thin CNTs (603 or 605) spaced apart from each other form one capacitor electrode. A schematic cross-sectional view for these CNTs is indicated by 606. In this embodiment, the property of CNTs that the shapes of CNTs are aligned is used. According to this embodiment, since the outer surface of each CNT 602 (or 604) contributes to the electrode area, it is possible to increase the capacitor capacity not only by increasing the number of CNTs (length) but also by increasing the number. Become. It is also possible to increase the number instead of reducing the height. However, since it is necessary to create a dielectric film and a counter electrode between CNTs separated from each other, for example, SiN or Ta ₂ O ₅ It is necessary to select a dielectric film and a counter electrode material having excellent coverage characteristics, such as a dielectric film made of TiN, Ru or doped silicon.
[0033]
From the viewpoint of increasing the capacitance of the capacitor, it is preferable that the periphery of the CNTs 602 and 604 is covered with a dielectric film and a counter electrode without a gap, but even if only a part of the CNTs 602 and 604 are covered The part functions as a capacitor. However, since a short circuit occurs when a conductive film is formed on a portion of CNT that is not covered with a dielectric film, the coverage characteristics of the dielectric film are preferably superior to those of the conductive film. This applies not only to this embodiment but also to other embodiments.
[0034]
The CNT as produced in this example has a very thin and long shape, but it is difficult to form an electrode having such a shape by a conventional mold structure and lithography technique.
[0035]
FIG. 7 shows a process of forming an electrode used in the capacitor according to the third embodiment of the present application. This step is performed in place of the step shown in FIG. 4C among the manufacturing steps of the first embodiment. According to this embodiment, one electrode is formed by one cylindrical CNT 702 (or 704). A schematic cross-sectional view for these CNTs is indicated by 706. It is also possible to use a plurality of thick CNTs, not limited to one, on condition that the dielectric film and the conductive film have a thickness capable of filling the CNT. According to the present embodiment, the counter electrode is provided to face the inner and outer wall surfaces of the CNT. For this reason, since the inner and outer wall surfaces of the CNT contribute to the electrode area, it is possible to improve the capacitor capacity. This shape is the same as that of an electrode formed using a conventional mold structure (FIG. 1C). However, unlike the conventional electrode, the electrode according to this embodiment has extremely high mechanical strength and conductivity. Are better.
[0036]
As described above, according to the embodiment of the present invention, the capacitor is provided with the first electrode made of carbon nanotube (CNT) extending in a cylindrical shape along a predetermined direction, and the first wall provided with the insulator around the cylindrical wall surface of the CNT. It has 2 electrodes. Without forming a mold for forming the electrode, it is possible to form an electrode having a high aspect ratio with excellent mechanical strength. It becomes possible to form an electrode structure with a high aspect ratio, which has been difficult to form in the past, and can easily cope with miniaturization of a semiconductor device. In order to form the mold structure, it is not necessary to form a high aspect ratio opening, to form a high coverage conductive film, and to remove the mold, thereby simplifying the manufacturing process. Since the electrode area can be adjusted by changing the thickness, length, number, etc. of the CNTs, the degree of freedom to increase the capacity also increases.
[0037]
According to the embodiment of the present application, the seed layer containing the predetermined transition metal element is provided at the location where the growth of the carbon nanotubes is started. By providing a seed layer at a desired location, it becomes possible to grow a desired CNT. CNT electrodes can be formed by self-alignment without requiring alignment by a mask, which is advantageous for miniaturization of semiconductor devices. In addition, when a seed layer is formed using silicide obtained by reacting silicon with a transition metal element such as iron, cobalt, nickel, and titanium, a desired CNT can be formed while reducing the resistance of the electrode. Is possible.
[0038]
According to the embodiment of the present application, only one electrode (first electrode) of the capacitor has a structure made of CNT. However, not only one but also the other electrode (second electrode) can be formed of carbon nanotubes extending in a cylindrical shape along a predetermined direction. When a multi-walled nanotube in which a plurality of nanotubes are formed in a nested manner is formed, the first and second electrodes can be formed simultaneously.
[0039]
According to the embodiment of the present invention, the capacitor is used in the memory cell of the semiconductor memory device. However, the present invention is not limited to this, and the present invention can be applied to any capacitor. In a semiconductor memory device, it is necessary to secure a capacitor capacity of a certain value or more before and after miniaturization. Since the capacity of the memory cell can be easily secured by adjusting the shape of the CNT (particularly by increasing the length of the CNT), the capacitor structure according to the present invention is advantageous for a semiconductor memory device. In particular, the DRAM is strongly required to improve the degree of integration, and the capacitor structure greatly affects the possibility of miniaturization. Therefore, the present invention is particularly advantageous for the DRAM.
[0040]
For example, the present invention can be applied to a semiconductor memory device in which a memory cell is formed of a capacitor, such as FeRAM, in addition to a DRAM. FeRAM memory cells are structurally identical to DRAMs, and the memory cells can be composed of, for example, one transistor and one capacitor. However, FeRAM differs greatly from DRAM in that the dielectric film of the capacitor is made ferroelectric. For this reason, FeRAM has a non-volatile function in which memory is not lost even after the power is turned off. As described above, the present invention can be widely applied to applications in which the same structurally same capacitor is used.
[0041]
It is also possible to use a transition element other than the transition metal in the seed layer. Furthermore, elements other than transition elements such as C and SiC can be used. In short, what is necessary is just to form the seed layer used as the starting point of CNT. The transition metal elements include Sc, Ti, Fe, Co, Ni, Cu, Y, Zr, Nb, Pd, Ag, Cd, Hf, Ta, Ir, Pt, Au, and Hg. Includes elements having atomic numbers of 21 to 30, 39 to 48, 57 to 80, 89 to 112 in addition to transition metal elements.
[0042]
In the present embodiment, carbon nanotubes extending along a predetermined direction were used. The carbon nanotube may be formed to have flexibility (flexibility) that bends like a rubber hose. Therefore, it is not essential that the carbon nanotubes used in the present invention be completely linear, and the carbon nanotubes are gently curved, spiral, or all or partially bent. Various shapes are possible.
[0043]
The means taught by the present invention will be enumerated below.
[0044]
(Supplementary Note 1) A first electrode made of carbon nanotubes extending in a cylindrical shape along a predetermined direction;
The second electrode provided around the cylindrical wall surface of the carbon nanotube via an insulator
A capacitor comprising:
[0045]
(Additional remark 2) The capacitor of Additional remark 1 WHEREIN: The seed layer containing a predetermined element is provided in the location used as the starting point of the growth of the said carbon nanotube.
[0046]
(Supplementary note 3) The capacitor according to supplementary note 2, wherein the predetermined element is a metal element selected from the group consisting of at least iron, cobalt, nickel, and titanium.
[0047]
(Supplementary note 4) The capacitor according to supplementary note 1, wherein the first electrode is formed by a bundle of a plurality of carbon nanotubes extending along a predetermined direction.
[0048]
(Additional remark 5) The capacitor of Additional remark 1 WHEREIN: A said 1st electrode consists of a some carbon nanotube in the positional relationship spaced apart from each other, The capacitor characterized by the above-mentioned.
[0049]
(Additional remark 6) The capacitor of Additional remark 1 WHEREIN: A said 2nd electrode is provided so that the inner wall surface of the said cylindrical carbon nanotube which forms the said 1st electrode may be opposed.
[0050]
(Supplementary note 7) The capacitor according to supplementary note 1, wherein the second electrode is provided so as to provide a reference potential common to the plurality of capacitors.
[0051]
(Supplementary note 8) The capacitor according to supplementary note 1, wherein the second electrode is also made of carbon nanotubes extending in a cylindrical shape along a predetermined direction.
[0052]
(Additional remark 9) The capacitor of Additional remark 1 WHEREIN: The said insulator consists of material which has a coverage characteristic superior to the coverage characteristic of a said 2nd electrode.
[0053]
(Additional remark 10) It has a memory cell formed with the capacitor of Additional remark 1, The semiconductor memory device characterized by the above-mentioned.
[0054]
(Supplementary note 11) A method of creating a capacitor structure,
Forming a structure in which at least a part of the conductive layer is exposed on the semiconductor substrate;
Forming a seed layer serving as a starting point for carbon nanotube growth by introducing a predetermined transition metal element into the exposed portion of the conductive layer; and
Forming a first capacitor electrode by growing a carbon nanotube having a cylindrical shape with a predetermined length starting from the seed layer;
Providing an insulating layer around the cylindrical wall surface of the carbon nanotube;
Forming a second capacitor electrode by providing a conductive layer on the insulating layer;
A method of creating a capacitor structure comprising:
[0055]
(Supplementary note 12) In the method according to supplementary note 11, the step of forming the seed layer includes a step of silicidizing a surface of the conductive layer by introducing the predetermined transition metal element into the conductive layer containing silicon. A method characterized by.
[0056]
【The invention's effect】
As described above, according to the present invention, it is possible to easily cope with miniaturization of a semiconductor device. Further, even if the size of the semiconductor device is miniaturized, it is possible to ensure a capacitor capacity of a certain value or more.
[0057]
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view (No. 1) of main manufacturing steps of a conventional DRAM.
FIG. 2 is a schematic cross-sectional view (No. 2) of a main manufacturing process of a conventional DRAM.
FIG. 3 shows an equivalent circuit for a portion 22 of a memory cell in the structure created according to FIGS. 1 and 2;
FIG. 4 is a schematic sectional view (No. 1) showing main manufacturing steps of the DRAM according to the first embodiment;
FIG. 5 is a schematic sectional view (No. 2) showing main manufacturing steps of the DRAM according to the first embodiment;
FIG. 6 is a schematic cross-sectional view of a process for forming an electrode of a capacitor according to a second embodiment.
FIG. 7 is a schematic cross-sectional view of a process of forming an electrode of a capacitor according to a third embodiment.
[Explanation of symbols]
12,14 gate transistor
16 bit line
18, 20 Conductive plug
22 Memory cell area
24 Peripheral device area
26 Field insulating film
28 Substructure
30, 32 Insulating film
34, 36 opening
38 Conductive film
40, 42 Capacitor electrode
44 Dielectric film
46 conductive film
48 Insulating film
50,52 conductive plug
54 Wiring layer
402 Insulating film
404,406 opening
408,410 Seed layer
412 414 CNT
416 Dielectric film
418 conductive film
420 Insulating film
422, 424 conductive plug
602,604 CNT
603,605 CNT group
702, 704 CNT

Claims

半導体基板上方に形成された導電層と、
前記導電層に電気的に接続されたシード層と、
前記シード層から前記半導体基板に垂直な方向に伸びる複数のカーボン・ナノチューブの束より成る第１電極と、
前記複数のカーボン・ナノチューブの束を構成する複数のカーボン・ナノチューブ同士の間に形成された絶縁体を介して設けられる第２電極とを有し、前記第１電極が、所定の方向に沿って伸びる複数のカーボン・ナノチューブの束によって形成される
ことを特徴とするキャパシタ。A conductive layer formed above the semiconductor substrate;
A seed layer electrically connected to the conductive layer;
A first electrode comprising a bundle of carbon nanotubes extending from the seed layer in a direction perpendicular to the semiconductor substrate;
A second electrode provided via an insulator formed between the plurality of carbon nanotubes constituting the bundle of the plurality of carbon nanotubes , the first electrode extending along a predetermined direction A capacitor formed by a bundle of a plurality of carbon nanotubes extending.

請求項１記載のキャパシタにおいて、前記カーボン・ナノチューブの成長の起点となる箇所に、所定の元素を含むシード層が設けられていることを特徴とするキャパシタ。 2. The capacitor according to claim 1, wherein a seed layer containing a predetermined element is provided at a location where the growth of the carbon nanotubes is started.

請求項１記載のキャパシタにより形成されるメモリ・セルを有することを特徴とする半導体記憶装置。 A semiconductor memory device comprising a memory cell formed by the capacitor according to claim 1.

キャパシタ構造を作成する方法であって、
半導体基板上に導電層の少なくとも一部が露出した構造を形成する工程と、
前記導電層の露出した箇所に、所定の遷移金属元素を導入することによって、カーボン・ナノチューブの成長の基点となるシード層を形成する工程と、
前記シード層を基点として、前記半導体基板に垂直な方向に所定の長さの束の形状を有するカーボン・ナノチューブを成長させることにより、第１のキャパシタ電極を形成する工程と、
前記複数のカーボン・ナノチューブの束を構成する複数のカーボン・ナノチューブ同士の間に絶縁体を設ける工程と、
前記絶縁体に導電層を設けることによって、第２のキャパシタ電極を形成する工程と、
を有することを特徴とするキャパシタ構造を作成する方法。A method for creating a capacitor structure comprising:
Forming a structure in which at least a part of the conductive layer is exposed on the semiconductor substrate;
Forming a seed layer serving as a base point for growth of carbon nanotubes by introducing a predetermined transition metal element into the exposed portion of the conductive layer; and
Growing a carbon nanotube having a bundle shape of a predetermined length in a direction perpendicular to the semiconductor substrate with the seed layer as a base point, thereby forming a first capacitor electrode;
Providing an insulator between the plurality of carbon nanotubes constituting the bundle of the plurality of carbon nanotubes ;
Forming a second capacitor electrode by providing a conductive layer on the insulator ;
A method of creating a capacitor structure characterized by comprising: