JP4864358B2

JP4864358B2 - Manufacturing method of carbon nanowire transistor

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Publication number: JP4864358B2
Application number: JP2005187919A
Authority: JP
Inventors: 広樹塩谷; 大介岩井; 祐二粟野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2005-06-28
Filing date: 2005-06-28
Publication date: 2012-02-01
Anticipated expiration: 2025-06-28
Also published as: JP2007012665A

Description

本発明は、カーボンナノチューブ或いはカーボンナノファイバーなどのカーボンナノ細線を用いたトランジスタの製造方法に関する。 The present invention relates to a method for manufacturing a transistor using carbon nanowires such as carbon nanotubes or carbon nanofibers.

従来、カーボンナノ細線を用いたトランジスタ、例えば、ＣＮＴ（ｃａｒｂｏｎｎａｎｏｔｕｂｅ）ＦＥＴ（ｆｉｅｌｄｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ）（例えば、非特許文献１を参照。）を製造するには次のような方法が採られている。 Conventionally, the following method is used to manufacture a transistor using carbon nanowires, for example, a carbon nanotube (CNT) FET (field effect transistor) (see, for example, Non-Patent Document 1).

第１の従来例
先ず、トランジスタのソース電極及びドレイン電極を形成し、その後、有機溶媒に分散させたＣＮＴを電極の上にばら撒き、ソース電極及びドレイン電極に偶々引っ掛かったＣＮＴをチャネルとして利用する偶然に頼った方法。 First Conventional Example First, a source electrode and a drain electrode of a transistor are formed, and then CNTs dispersed in an organic solvent are dispersed on the electrode, and the CNTs accidentally caught on the source electrode and the drain electrode are used as channels. A method that relied on by chance.

第２の従来例
原子力間顕微鏡（ａｔｏｍｉｃｆｏｒｃｅｍｉｃｒｏｓｃｏｐｅ：ＡＦＭ）を用いて、ＣＮＴをソース及びドレインの電極間に直接運ぶ方法。 Second Conventional Example A method of directly transporting CNTs between source and drain electrodes using an atomic force microscope (AFM).

第３の従来例
ソース及びドレインの各電極にＣＮＴ触媒を付け、電極から直接ＣＮＴを成長させる方法。 Third Conventional Example A method in which a CNT catalyst is attached to each of the source and drain electrodes, and CNTs are grown directly from the electrodes.

前記例示したＣＮＴＦＥＴの製造方法には種々と問題があり、例えば、第１の従来例に於いては、その主要な工程を制御することができず、偶然に頼っているので、完全なＦＥＴの製造歩留りが低いこと、第２の従来例は、ＦＥＴの作製に長時間を要すること、第３の従来例は、実現が困難であり、そして、成長させたＣＮＴが必ずしも半導体的性質をもつとは限らないこと等が挙げられる。 There are various problems in the manufacturing method of the exemplified CNTFET. For example, in the first conventional example, the main process cannot be controlled, and it depends on chance. The manufacturing yield is low, the second conventional example requires a long time to fabricate the FET, the third conventional example is difficult to realize, and the grown CNTs do not necessarily have semiconductor properties. Is not limited.

前記したように、従来の技術に依るＣＮＴをチャネル材料として用いるトランジスタの製造方法は、集積度や製造歩留まりの面からすると効率がよいとはいえない。 As described above, a method for manufacturing a transistor using CNT as a channel material according to a conventional technique cannot be said to be efficient in terms of integration degree and manufacturing yield.

ところで、近年、めっき法を用いてＣＮＴを電極に固定すると、電極には半導体的性質を示すＣＮＴのみが引き付けられることが分かった（例えば、非特許文献２を参照。）。 By the way, in recent years, it has been found that when CNTs are fixed to an electrode using a plating method, only CNTs exhibiting semiconducting properties are attracted to the electrode (see, for example, Non-Patent Document 2).

この技術をカーボンナノ細線トランジスタの製造に応用することは有益であるが、その応用には、別な面での考慮が必要となる。即ち、カーボンナノ細線トランジスタを含む実際の高周波回路を考えた場合、大きな電流を流す必要があることから、従来の技術に見られるように、１本のカーボンナノ細線からなるチャネルでソース及びドレイン間を結んだトランジスタでは実用にならない。 Although it is beneficial to apply this technology to the manufacture of carbon nanowire transistors, the application requires consideration from another aspect. That is, when an actual high-frequency circuit including a carbon nanowire transistor is considered, it is necessary to flow a large current. Therefore, as seen in the prior art, a channel composed of a single carbon nanowire is used to connect a source and a drain. It is not practical for transistors with

従って、実用性があるカーボンナノ細線トランジスタでは、ソース及びドレインの各電極間に複数のカーボンナノ細線を引き揃えて配設して大電流を取り出すことができるチャネルをもつものでなければならず、そこには何らかの工夫が必要となる。
Ｖ．Ｄｅｒｙｃｋｅｅｔａｌ．，“ナノチューブＦＥＴＣＭＯＳ素子”ＮａｎｏＬｅｔｔ．１（２００１）４６３戸室亮（山形大学）、佐野正人（山形大学）「半導体ナノチューブの優先的電着」第２８回フラーレン・ナノチューブ総合シンポジウム講演要旨集 Therefore, a practical carbon nanowire transistor must have a channel capable of extracting a large current by arranging and arranging a plurality of carbon nanowires between the source and drain electrodes, There must be some ingenuity.
V. Derycke et al. "Nanotube FET CMOS device" NanoLett. 1 (2001) 463 Ryo Tomuro (Yamagata University), Masato Sano (Yamagata University) "Preferential electrodeposition of semiconductor nanotubes" Proceedings of the 28th Fullerene-Nanotube General Symposium

本発明では、半導体的物性を示すカーボンナノ細線をトランジスタに於ける電極間にチャネルとして固定する際、カーボンナノ細線の配向性を向上し、且つ、電極間に複数本のカーボンナノ細線を引き揃えて設置することを可能にし、大電流を取り出すことができるように、また、トランジスタの製造歩留まりを向上できるようにする。 In the present invention, when carbon nanowires exhibiting semiconducting properties are fixed as a channel between electrodes in a transistor, the orientation of the carbon nanowires is improved and a plurality of carbon nanowires are aligned between the electrodes. So that a large current can be taken out and the manufacturing yield of the transistor can be improved.

本発明に依るカーボンナノ細線トランジスタの製造方法に於いては、基板にソース電極或いはドレイン電極の何れか一方の電極を形成する工程と、該一方の電極からはみ出る長さをもつカーボンナノ細線の一方側をめっきに依って該一方の電極に固着する工程と、該一方の電極からはみ出たカーボンナノ細線のチャネル長を隔てた他方側上を覆って他方の電極を形成する工程とが含まれてなることが基本になっている。 In the method for producing a carbon nanowire transistor according to the present invention, a step of forming either the source electrode or the drain electrode on the substrate, and one of the carbon nanowires having a length protruding from the one electrode. A step of fixing the side to the one electrode by plating, and a step of covering the other side of the carbon nanowire protruding from the one electrode and forming the other electrode over the other side It is fundamental to be.

前記手段を採ることに依り、
（１）カーボンナノ細線をソース・ドレイン間に良好な配向性をもって設置する作業が従来の技術に比較して容易になる。
（２）
ソース・ドレイン間に設置するカーボンナノ細線の本数のばらつきが減り、従来の技術に比較してカーボンナノ細線トランジスタの集積度が向上し、また、製造歩留まりも向上する。
（３）
ソース・ドレイン間のカーボンナノ細線の本数を複数本にすることができるから、オン電流が増大してトランジスタの駆動力、従って、性能が向上する。
（４）
ソース・ドレイン間に半導体的性質をもつカーボンナノ細線が選択的に配置される為、例えば従来の分散によるカーボンナノ細線トランジスタの作製方法に比較し、金属的性質をもつカーボンナノ細線がソース・ドレイン間に架橋する確率は激減する。 By taking the above measures,
(1) The operation of installing the carbon nanowires with good orientation between the source and the drain becomes easier as compared with the conventional technique.
(2)
The variation in the number of carbon nanowires installed between the source and the drain is reduced, the degree of integration of the carbon nanowire transistors is improved, and the manufacturing yield is improved as compared with the conventional technology.
(3)
Since the number of carbon nanowires between the source and the drain can be made plural, the on-current is increased and the driving force of the transistor, and hence the performance is improved.
(4)
Since carbon nanowires with semiconducting properties are selectively placed between the source and drain, the carbon nanowires with metallic properties are used for the source and drain as compared to, for example, a conventional dispersion method of carbon nanowire transistors. The probability of bridging in between decreases dramatically.

図１乃至図６はバックゲート構造のＣＮＴＦＥＴを製造する工程を説明する為の工程要所に於ける説明図であり、図１及び図２はＣＮＴＦＥＴを表す要部切断側面図、図３は本発明で用いた電解めっき装置を表す要部斜面説明図、図４及び図５はＣＮＴＦＥＴを表す要部平面図、図６はＣＮＴＦＥＴを表す要部切断平面図である。以下、これ等の図を参照しつつ説明する。 FIG. 1 to FIG. 6 are explanatory views in process key points for explaining a process of manufacturing a CNTFET having a back gate structure, FIG. 1 and FIG. 2 are side sectional views showing a main part of the CNTFET, and FIG. FIG. 4 and FIG. 5 are main part plan views showing CNTFETs, and FIG. 6 is a main part cutting plan view showing CNTFETs. Hereinafter, description will be given with reference to these drawings.

図１参照
（１）例えば、熱ＣＶＤ（ｃｈｅｍｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、Ｓｉ或いは多結晶Ｓｉからなる基板１上に厚さ１０ｎｍ〜４００ｎｍの間で選択したＳｉＯ₂からなる絶縁膜２を形成する。尚、バックゲート構造のＣＮＴＦＥＴの場合は、基板１がゲート電極の作用をするから導電性であることが必要である。 Refer to FIG. 1 (1) For example, an insulating film made of SiO ₂ selected between 10 nm and 400 nm in thickness on a substrate 1 made of Si or polycrystalline Si by applying a thermal vapor deposition (CVD) method. 2 is formed. In the case of a CNTFET having a back gate structure, it is necessary that the substrate 1 be conductive because the substrate 1 acts as a gate electrode.

図２参照
（２）真空蒸着法法を適用することに依り、絶縁膜２上に厚さ３０ｎｍのＴｉ膜を形成し、次いで、リソグラフィ技術を適用することに依り、Ｔｉ膜のパターニングを行なってソース電極３及びドレイン電極４を形成する。尚、この場合の成膜法としては真空蒸着法はスパッタリング法に代替して良く、また、Ｔｉ膜はＰｄ膜に代替して良い。 See FIG. 2. (2) A 30 nm thick Ti film is formed on the insulating film 2 by applying a vacuum deposition method, and then the Ti film is patterned by applying a lithography technique. Thus, the source electrode 3 and the drain electrode 4 are formed. In this case, as a film forming method, the vacuum vapor deposition method may be replaced with a sputtering method, and the Ti film may be replaced with a Pd film.

図３参照
（３）電解めっき槽１１中に例えばジメチルホルムアミド（ＤＭＦ）からなる有機溶媒１２を満たし、有機溶媒１２にＣＮＴを分散する。その有機溶媒１２中に基板１を＋極として浸漬すると共に−極１３を浸漬する。＋極である基板１と−極１３との間に直流電源（電池）１４を接続し、ソース電極３とドレイン電極４との間をＣＮＴが架橋するように電解めっきを行なう。電解めっきに用いる金属材料には、金、銀、銅、タンタル、タンタルナイトライド、パラジウムなどから選択して良い。 Refer to FIG. 3 (3) The electrolytic plating tank 11 is filled with an organic solvent 12 made of, for example, dimethylformamide (DMF), and CNTs are dispersed in the organic solvent 12. The substrate 1 is immersed in the organic solvent 12 as a positive electrode and the negative electrode 13 is immersed. A DC power source (battery) 14 is connected between the substrate 1 that is the + electrode and the −electrode 13, and electrolytic plating is performed so that the CN bridges between the source electrode 3 and the drain electrode 4. The metal material used for electrolytic plating may be selected from gold, silver, copper, tantalum, tantalum nitride, palladium, and the like.

図４参照
（４）前記したように、電解めっきに依ってＣＮＴ５をソース電極３及びドレイン電極４間に配向性良く架橋することで、ＣＮＴ５をチャネルとするＦＥＴが完成する。 Refer to FIG. 4 (4) As described above, the CNT 5 is bridged with good orientation between the source electrode 3 and the drain electrode 4 by electrolytic plating, thereby completing the FET having the CNT 5 as a channel.

ところで、前記説明したようにソース電極３及びドレイン電極４間にチャネルとなるべきＣＮＴ５を架橋するに際しては、ＣＮＴ５の配向性が良好であるように架橋することが好ましいことは勿論であり、特に複数本のＣＮＴ５を架橋する場合には、全てのＣＮＴ５を引き揃えたような状態にして電解めっきを行なって固着することが望ましい。 Incidentally, as described above, when the CNT 5 to be a channel between the source electrode 3 and the drain electrode 4 is cross-linked, it is of course preferable to cross-link so that the orientation of the CNT 5 is good. When the CNTs 5 are cross-linked, it is desirable that the CNTs 5 are aligned and fixed by electrolytic plating.

そのようにするには、前記電解めっきを実施するに際し、図５に見られるように、ソース電極３及びドレイン電極４間に電場或いは磁場などの外場１５を印加することが有効である。 In order to do so, it is effective to apply an external field 15 such as an electric field or a magnetic field between the source electrode 3 and the drain electrode 4 as shown in FIG.

また、図５に見られるような外場１５を印加することの他には、図６に示してあるように、ソース電極３及びドレイン電極４の間に在る絶縁膜２に微細な溝２Ａを形成してＣＮＴ５の配向性を制御することも有効である。 In addition to applying the external field 15 as shown in FIG. 5, as shown in FIG. 6, a fine groove 2A is formed in the insulating film 2 between the source electrode 3 and the drain electrode 4. It is also effective to control the orientation of the CNTs 5 by forming.

図１乃至図６について説明したＣＮＴＦＥＴはバックゲート構造を成しているが、トップゲート構造のＣＮＴＦＥＴを製造することも容易である。 Although the CNTFET described with reference to FIGS. 1 to 6 has a back gate structure, it is easy to manufacture a CNTFET having a top gate structure.

図７はトップゲート構造のＣＮＴＦＥＴを表す要部切断側面図であり、図１乃至図６に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。 FIG. 7 is a cutaway side view of a main part showing a CNTFET having a top gate structure, and parts designated by the same symbols as those used in FIGS. 1 to 6 represent the same or equivalent parts.

このトップゲート構造のＣＮＴＦＥＴを製造する工程は、基板１から始まってチャネルとなるＣＮＴ５を形成するまでを説明した図１乃至図４に見られる工程と同じである。 The process for manufacturing the CNTFET having the top gate structure is the same as the process shown in FIGS. 1 to 4 described from the start of the substrate 1 to the formation of the CNT 5 serving as a channel.

（１）その後の工程を図７を参照して説明すると、ＣＶＤ法を適用し、チャネルであるＣＮＴ５を覆うＳｉＯ₂からなるゲート絶縁膜６を形成する。 (1) A subsequent process will be described with reference to FIG. 7. A CVD method is applied to form a gate insulating film 6 made of SiO ₂ that covers the CNT 5 that is a channel.

（２）真空蒸着法を適用することに依り、厚さ３０ｎｍのＴｉ膜（基板側）及び厚さ３００ｎｍのＡｕ膜（表面側）からなるゲート電極材料膜を形成してから、リソグラフィ技術を適用することに依り、該ゲート電極材料膜のパターニングを行なってゲート電極７を形成する。これで、トップゲート構造のＣＮＴＦＥＴが完成される。 (2) After forming a gate electrode material film composed of a 30 nm thick Ti film (substrate side) and a 300 nm thick Au film (front side) by applying a vacuum deposition method, the lithographic technique The gate electrode 7 is formed by patterning the gate electrode material film. Thus, a top gate CNTFET is completed.

前記説明した何れの実施の形態に於いても、基板１上にソース電極３及びドレイン電極４を形成してからＣＮＴ５の電解めっきを行なっているが、これに限定されることなく、電極の形成工程は必要に応じて改変することができる。 In any of the embodiments described above, the source electrode 3 and the drain electrode 4 are formed on the substrate 1 and then the CNT 5 is electroplated. However, the present invention is not limited to this, and the electrode formation is not limited thereto. The process can be modified as necessary.

図８は製造工程要所に於けるＣＮＴＦＥＴを表す要部平面図であり、図１乃至図７に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。 FIG. 8 is a plan view of the main part showing the CNTFET in the main part of the manufacturing process, and the parts indicated by the same symbols used in FIGS. 1 to 7 represent the same or equivalent parts. .

（１）ＣＮＴを電解めっきすべき電極の一方、例えば、ソース電極３を形成する。
（２）ソース電極３にＣＮＴ５の一端側を電解めっきで固着する。この場合、ＣＮＴ５の長さは電解めっきされるべき部分の長さとチャネル長とを余裕をもってクリアできるようにしなければならない。
（３）ソース電極３から所定のチャネル長を確保した位置にＣＮＴ５を覆ってドレイン電極４を形成する。尚、この際、ドレイン電極４側に於いて、はみ出たＣＮＴ５の不要な部分は除去することは任意である。
（４）電極３からチャネルと反対方向にはみ出たＣＮＴをパターニングして除去する。（５）ＣＮＴ５の下側或いは上側の何れかにゲート構造を形成することでバックゲート構造、或いは、トップゲート構造の何れかになる。 (1) One of the electrodes to be electroplated with CNT, for example, the source electrode 3 is formed.
(2) One end side of the CNT 5 is fixed to the source electrode 3 by electrolytic plating. In this case, the length of the CNT 5 must be such that the length of the portion to be electroplated and the channel length can be cleared with a margin.
(3) The drain electrode 4 is formed covering the CNT 5 at a position where a predetermined channel length is secured from the source electrode 3. At this time, it is optional to remove unnecessary portions of the protruding CNT 5 on the drain electrode 4 side.
(4) The CNT protruding from the electrode 3 in the direction opposite to the channel is removed by patterning. (5) By forming a gate structure on either the lower side or the upper side of the CNT 5, either a back gate structure or a top gate structure is obtained.

図９乃至図１１は縦型ＣＮＴＦＥＴを製造する工程を説明する為の工程要所に於けるＣＮＴＦＥＴを表す要部切断側面図である。以下、これ等の図を参照しつつ説明する。 FIGS. 9 to 11 are side sectional views showing the main part of the CNTFET in the process key points for explaining the process of manufacturing the vertical CNTFET. Hereinafter, description will be given with reference to these drawings.

図９参照
（１）基板２０上にドレインである第１の金属層２１、第１の絶縁層２２、ゲートである第２の金属層２３、第２の絶縁層２４、ソースである第３の金属層２５を積層形成する。尚、ドレインとソースとは入れ替えても良い。 Refer to FIG. 9 (1) A first metal layer 21 that is a drain, a first insulating layer 22, a second metal layer 23 that is a gate, a second insulating layer 24, and a third metal that is a source on a substrate 20. A metal layer 25 is laminated. Note that the drain and the source may be interchanged.

この場合、第１の金属層２１及び第３の金属層２５の材料には例えばＡｕを、また、第２の金属層の材料には例えばＴｉを用い、更にまた、絶縁層２２及び２４の材料には例えばＳｉＯ₂を用いて良い。成膜法は、金属層には真空蒸着法を、絶縁層には熱ＣＶＤ法をそれぞれ適用して良い。 In this case, for example, Au is used as the material of the first metal layer 21 and the third metal layer 25, Ti is used as the material of the second metal layer, and the material of the insulating layers 22 and 24 is also used. For example, SiO ₂ may be used. As the film forming method, a vacuum deposition method may be applied to the metal layer, and a thermal CVD method may be applied to the insulating layer.

図１０参照
（２）
リソグラフィ技術を適用することに依り、第３の金属膜２５の表面から基板２０の表面に達する開口２６を形成するぁ Refer to FIG. 10 (2)
By applying the lithography technique, the opening 26 reaching the surface of the substrate 20 from the surface of the third metal film 25 is formed.

（３）
開口２６内に表出されたＴｉからなる第２の金属層２３の端面２３ＡにＴｉ酸化膜（図示せず）を形成する。 (3)
A Ti oxide film (not shown) is formed on the end surface 23A of the second metal layer 23 made of Ti exposed in the opening 26.

図１１参照
（４）
めっき法を適用することに依り、第１の金属層２１、第２の金属層２３、第３の金属層２５にＣＮＴ２７を固着する。この場合、第１の金属層２１と第３の金属層２５はめっきを行う場合の電極として利用する。 Refer to FIG. 11 (4)
The CNTs 27 are fixed to the first metal layer 21, the second metal layer 23, and the third metal layer 25 by applying a plating method. In this case, the first metal layer 21 and the third metal layer 25 are used as electrodes when plating is performed.

（５）開口２６内の隙間を絶縁材料２８で埋めて縦型ＣＮＴＦＥＴが完成する。 (5) A gap in the opening 26 is filled with an insulating material 28 to complete a vertical CNTFET.

バックゲート構造のＣＮＴＦＥＴを製造する工程を説明する為の工程要所に於けるＣＮＴＦＥＴを表す要部切断側面図である。It is a principal part cutting side view showing CNTFET in the process important point for demonstrating the process of manufacturing CNTFET of a back gate structure. バックゲート構造のＣＮＴＦＥＴを製造する工程を説明する為の工程要所に於けるＣＮＴＦＥＴを表す要部切断側面図である。It is a principal part cutting side view showing CNTFET in the process important point for demonstrating the process of manufacturing CNTFET of a back gate structure. 本発明で用いた電解めっき装置を表す要部斜面説明図である。It is principal part slope explanatory drawing showing the electroplating apparatus used by this invention. ＣＮＴＦＥＴを表す要部切断側面図である。It is a principal part cutting side view showing CNTFET. ＣＮＴＦＥＴを表す要部平面図である。It is a principal part top view showing CNTFET. ＣＮＴＦＥＴを表す要部平面図である。It is a principal part top view showing CNTFET. トップゲート構造のＣＮＴＦＥＴを表す要部切断側面図である。It is a principal part cutting side view showing CNTFET of a top gate structure. 製造工程要所に於けるＣＮＴＦＥＴを表す要部平面図である。It is a principal part top view showing CNTFET in a manufacturing process important point. 製造工程要所に於ける縦型ＣＮＴＦＥＴを表す要部切断側面図である。It is a principal part cutting side view showing the vertical CNTFET in a manufacturing process important point. 製造工程要所に於ける縦型ＣＮＴＦＥＴを表す要部切断側面図である。It is a principal part cutting side view showing the vertical CNTFET in a manufacturing process important point. 製造工程要所に於ける縦型ＣＮＴＦＥＴを表す要部切断側面図である。It is a principal part cutting side view showing the vertical CNTFET in a manufacturing process important point.

符号の説明Explanation of symbols

１基板
２絶縁膜
３ソース電極
４ドレイン電極
５ＣＮＴ
６ゲート絶縁膜
７ゲート電極 1 Substrate 2 Insulating film 3 Source electrode 4 Drain electrode 5 CNT
6 Gate insulation film 7 Gate electrode

Claims

基板にソース電極或いはドレイン電極の何れか一方の電極を形成する工程と、
該一方の電極からはみ出る長さをもつカーボンナノ細線の一方側をめっきに依って該一方の電極に固着する工程と、
該一方の電極からはみ出たカーボンナノ細線のチャネル長を隔てた他方側上を覆って他方の電極を形成する工程と
が含まれてなることを特徴とするカーボンナノ細線トランジスタの製造方法。 Forming either the source electrode or the drain electrode on the substrate;
Fixing one side of the carbon nanowire having a length protruding from the one electrode to the one electrode by plating;
And a step of forming the other electrode so as to cover the other side of the carbon nanowire protruding from the one electrode and separating the channel length.

基板に少なくとも第１の金属層、第１の絶縁層、第２の金属層、第２の絶縁層、第３の金属層を順に積層形成する工程と、
第３の金属層表面から基板表面に達する開口を形成する工程と、
該開口内に表出された第２の金属層端面に酸化膜を形成する工程と、
該開口内に於いて基板上に直立し且つ第１の金属層と第３の金属層とに両端がめっきに依って固着されると共に第２の金属層に一部が酸化膜を介して接触するカーボンナノ細線を設ける工程と、
該開口内の隙間を絶縁材料で埋める工程と
が含まれてなることを特徴とするカーボンナノ細線トランジスタの製造方法。 Laminating at least a first metal layer, a first insulating layer, a second metal layer, a second insulating layer, and a third metal layer in order on a substrate;
Forming an opening reaching the substrate surface from the third metal layer surface;
Forming an oxide film on the end face of the second metal layer exposed in the opening;
In the opening, it stands upright on the substrate, and both ends are fixed to the first metal layer and the third metal layer by plating, and a part of the second metal layer is in contact with the second metal layer through the oxide film. Providing a carbon nanowire to perform,
A method of manufacturing a carbon nanowire transistor , comprising: filling a gap in the opening with an insulating material .