JP6454065B2 - 比較回路 - Google Patents
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Description
ΔVC4φ1=V0−V2φ1・・・(44)
比較フェーズφ2では、スイッチS2〜S4がオフし、スイッチS1がオンする。容量3には式(43)で示すΔVC3φ1が保持されているので、電圧V3は次のようになる。
一方、容量4には式(44)で示すΔVC4φ1が保持されているので、電圧V4は次のようになる。
最終的に、式(45)で表される電圧V3と式(46)で表される電圧V4が比較器5において比較され、出力端子からハイレベルまたはローレベルが出力される。
比較器5の入力オフセット電圧Voaを考慮すると、比較器5で比較される電圧は次のようになる。
式(47)には、比較器5の入力オフセット電圧Voaが含まれておらず、オフセット電圧が相殺されていることが示されている。従って、比較フェーズφ2で比較器5において、入力電圧成分{(V2φ2−V1φ2)−(V2φ1−V1φ1)}と基準電圧成分(Vref−V0)が比較される。以上により、誤差要因となる比較器のオフセット電圧成分の影響が取り除かれ、誤差の少ない高精度な出力の比較回路を実現することができる。
<第1の実施形態>
図1は、第1の実施形態の比較回路の回路図である。第1の実施形態の比較回路は、比較器11と、容量C1、C2と、スイッチS11、S12、S13、S21を備える。
まず、比較器11の動作を説明する。比較器11は、一対の入力電圧の差を増幅した値と、もう一対の入力電圧の差を増幅した値と、の和を出力する機能を有する。この増幅機能を概念的に表した図を図3に示す。
図3の比較器11は、差動増幅器111、112と加算器113を有し、以下のように接続されて構成される。比較器11の第一差動入力対の第一入力端子N3が差動増幅器111の反転入力端子に接続され、第一差動入力対の第二入力端子N4が差動増幅器111の非反転入力端子に接続され、第二差動入力対の第一入力端子N5が差動増幅器112の反転入力端子に接続され、第二差動入力対の第二入力端子N6が差動増幅器112の非反転入力端子に接続される。差動増幅器111の出力と差動増幅器112の出力は加算器113の入力にそれぞれ接続され、加算器113の出力が比較器11の出力端子OUTに接続される。
差動増幅器111は2つの入力端子N3とN4の電圧の差を増幅して加算器113に入力し、差動増幅器112は2つの入力端子N5とN6の電圧の差を増幅して加算器113に入力する。加算器113は差動増幅器111と差動増幅器112の出力の和を出力する。この増幅機能を式で表すと、
Vo=A1×(V4−V3)+A2×(V6−V5)・・・(1)
となる。ここにA1およびA2はそれぞれ差動増幅器111および112の増幅率である。また、各端子N3〜N6およびOUTの電圧をそれぞれV3〜V6およびVoとした。
Vo=A1/(1+A1)×V4+A2/(1+A1)×(V6−V5)・・・(2)
説明の便宜上、増幅率A1およびA2は十分に大きいとすると、次式を得る。
すなわちスイッチS11がオンしている状態では、比較器11の出力端子OUTと、第一差動入力対の第一入力端子N3すなわち差動比較器111の反転入力端子が電気的に接続されており、フィードバックループが形成され、出力電圧Voは入力電圧V4に追従するだけでなく、入力V6とV5の電圧の差分を増幅率A2とA1の比で増幅した電圧との和をも出力する、一種のボルテージフォロワのような動作をする。
Vo=A1×{(V4−V3)+(A2/A1)×(V6−V5)}・・・(4)
であるから、すなわち比較器11は、スイッチS11がオフしている状態では、V4とV3の差分の電圧と、V6とV5の差分を増幅率A2とA1の比で増幅した電圧と、の和の電圧を、十分に大きな増幅率A1で増幅して、出力端子OUTからハイレベル信号(一般に正の電源電圧レベル)またはローレベル信号(一般に負の電源電圧レベル、またはGNDレベル)を出力する比較動作を行う。
Vo=(V4+Voa1)+(A2/A1)×(V6+Voa2−V5)・・・(5)
スイッチS11がオフしているとき
Vo=A1×{(V4+Voa1−V3)+(A2/A1)×(V6+Voa2−V5)}・・・(6)
以上が図3に示した比較器11の動作説明である。
比較動作の一周期は、サンプルフェーズφ1と比較フェーズφ2の2つのフェーズからなる。スイッチS11、S12、S13、S21は、図2のスイッチ制御信号により制御される。スイッチS11、S12、S13は、サンプルフェーズφ1でオンし、比較フェーズφ2でオフする。また、スイッチS21は、サンプルフェーズφ1でオフし、比較フェーズφ2でオンする。
サンプルフェーズφ1では、スイッチS11、S12、S13はオンしており、スイッチS21はオフする。従って、比較器11の各入力端子には、次の電圧が供給される。比較器11の第一差動入力対の第一入力端子N3には出力端子OUTの電圧Voが与えられ、第一差動入力対の第二入力端子N4には基準電圧Vref0が与えられ、第二差動入力対の第一入力端子N5には第一基準電圧Vref1が与えられ、第二差動入力対の第二入力端子N6には第二基準電圧Vref2が与えられる。スイッチS11がオンしているとき、比較器11は式(5)で示したように動作するから、第一差動入力対の第一入力端子N3の電圧は次のように表される。
各電圧の末尾のφ1は、サンプルフェーズφ1における電圧である事を示す。これ以降では、他の電圧、また比較フェーズφ2についても同様に表記する。
ΔVC1φ1=V3φ1−V1φ1・・・(8)
上式に式(7)を代入すると、次式を得る。
一方、容量C2には電圧V4と電圧V2の差分ΔVC2φ1が充電される
ΔVC2φ1=V4φ1−V2φ1・・・(10)
第一差動入力対の第二入力端子N4には基準電圧Vref0が与えられているから、式(10)から次式を得る。
一方、比較フェーズφ2では、スイッチS11、S12、S13はオフしており、スイッチS21はオンする。スイッチS11がオフし、容量C1にはΔVC1φ1が充電されているので、電圧V3は電圧V1とΔVC1φ1で定まり、次式で表される。
V3φ2=V1φ2+ΔVC1φ1・・・(12)
上式に容量C1に充電されたΔVC1φ1を表す式(9)を代入すると次のようになる。
また、スイッチS12がオフし、容量C2にはΔVC2φ1が充電されているので、電圧V4は電圧V2とΔVC2φ1で定まり、次式で表される。
V4φ2=V2φ2+ΔVC2φ1・・・(14)
上式に容量C2に充電されたΔVC2φ1を表す式(11)を代入すると次のようになる。
また、スイッチS11がオフしているとき、比較器11は式(6)で示したように動作するから、比較器11の出力端子OUTの電圧Voは次のように表される。
上式に式(13)で表されるV3φ2、式(15)で表されるV4φ2を代入すると次式を得る。
式(17)を分かりやすくするために、入力端子N1および入力端子N2から供給される電圧成分をΔVinとおき、第一基準電圧入力端子Nref1および第二基準電圧入力端子Nref2から供給される電圧成分をΔVrefとおくと、式(17)は次のように表せる。
ここに、
ΔVin=(V2φ2−V1φ2)−(V2φ1−V1φ1)・・・(19)
ΔVref=(Vref2φ1−Vref1φ1)−(Vref2φ2−Vref1φ2)・・・(20)
である。
従って、入力端子N1および入力端子N2から供給される電圧成分ΔVinと、第一基準電圧入力端子Nref1および第二基準電圧入力端子Nref2から供給される電圧成分ΔVrefを比較した結果が、十分に大きな増幅率A1で増幅され、最終的に比較器11の出力端子OUTからハイレベル信号またはローレベル信号として出力されることになる。例として、ΔVinを決める入力端子N1および入力端子N2に印加する電圧を挙げると、例えば、V1φ2=V2φ1=V1’、V1φ1=V2φ2=V2’となるように外部から電圧を入力した場合には、式(19)からΔVin=2×(V2’−V1’)となり、V1’とV2’の差を2倍した電圧が入力電圧成分として比較器11に入力されることになる。また一方で、ΔVrefを決める第一基準電圧Vref1および第二基準電圧Vref2は、例えば、Vref2φ1=Vref1φ1=Vref2φ2=Vref2’、Vref1φ2=Vref1’となるように外部から基準電圧を印加した場合には、式(20)からΔVref=Vref1’−Vref2’となり、Vref1’とVref2’の差の電圧が比較器11に基準電圧成分として入力されることになる。間便のため、A1=A2となるように差動増幅器111、112を設計したとすると、この例の場合には式(21)は、
Voφ2=A1×{2×(V2’−V1’)−(Vref1’−Vref2’)}・・・(22)
となり、入力電圧成分2×(V2’−V1’)と基準電圧成分(Vref1’−Vref2’)の比較結果が得られることになる。
比較器11は、定電流回路I1と、NMOSトランジスタM13、M14A、M14B、M15A、M16A、M15B、M16Bと、PMOSトランジスタM11、M12を有し、次のように接続されて構成される。定電流回路I1の一方は電源電圧端子VDDに接続され、もう一方はNMOSトランジスタM13のドレインおよびゲートに接続される。この接続点をNbとする。NbはNMOSトランジスタM14AのゲートとNMOSトランジスタM14Bのゲートに接続される。NMOSトランジスタM13、M14A、M14Bのソースはグランド端子VSSに接続される。NMOSトランジスタM15AとM16AのソースはM14Aのドレインに接続され、NMOSトランジスタM15BとM16BのソースはM14Bのドレインに接続される。NMOSトランジスタM15AとM15BのドレインはPMOSトランジスタM11のドレインに接続される。この接続点をNaとする。NMOSトランジスタM16AとM16BのドレインはPMOSトランジスタM12のドレインに接続される。この接続点は、比較器11の出力端子OUTに接続される。PMOSトランジスタM11とM12のゲートは接続点Naに接続され、ソースは電源電圧端子VDDに接続される。NMOSトランジスタM15A、M16Aのゲートは、それぞれ第一差動入力対の第二入力端子N4、第一入力端子N3に接続され、NMOSトランジスタM15B、M16Bのゲートは、それぞれ第二差動入力対の第二入力端子N6、第一入力端子N5に接続される。
定電流回路I1は、定電流を発生しNMOSトランジスタM13に供給する。NMOSトランジスタM13、M14A、M14Bはカレントミラー回路を構成しており、NMOSトランジスタM14A、M14Bのドレイン‐ソース間には、M13のドレイン‐ソース間に流れる電流に基づいた電流が流れる。NMOSトランジスタM14A、M15A、M16A、PMOSトランジスタM11、M12からなる5つのトランジスタは、差動増幅器を構成しており、第一差動入力対を構成するNMOSトランジスタM15A、M16Aのゲート電圧の差、すなわち、第一差動入力対の第二入力端子N4と第一差動入力対の第一入力端子N3の電圧差を増幅して、出力端子OUTに出力するように動作する。この増幅率をA1とする。ここで、カレントミラー回路構成および差動増幅器構成の動作については、CMOSアナログ回路の文献等にて詳細に記載されており、ここでは詳細な説明は割愛する。また、NMOSトランジスタM14B、M15B、M16B、PMOSトランジスタM11、M12からなる5つのトランジスタも、差動増幅器を構成しており、第二差動入力対を構成するNMOSトランジスタM15B、M16Bのゲート電圧の差、すなわち、第二差動入力対の第二入力端子N6と第二差動入力対の第一入力端子N5の電圧差を増幅して、出力端子OUTに出力するように動作する。この増幅率をA2とする。また、第一差動入力対を構成するNMOSトランジスタM15Aのドレインと第二差動入力対を構成するNMOSトランジスタM15Bのドレインが接続点NaにてPMOSトランジスタM11のドレインに接続され、第一差動入力対を構成するNMOSトランジスタM16Aのドレインと第二差動入力対を構成するNMOSトランジスタM16Bのドレインが出力端子OUTにてPMOSトランジスタM12のドレインに接続されていることにより、この接続点Naおよび出力端子OUTにて、第一差動入力対と第二差動入力対の各差動入力対で増幅された電圧が加算されるように動作する。これらの動作を式で表すと、
Vo=A1×(V4−V3)+A2×(V6−V5)・・・(23)
となる。すなわち、式(1)と同等の動作を行う。
V2φ1=Vcmφ1−Vsigφ1−Voffφ1
V1φ2=Vcmφ2−Vsigφ2+Voffφ2
V2φ2=Vcmφ2+Vsigφ2−Voffφ2
ここで、Vcmはセンサ素子の信号電圧の同相電圧成分、Vsigはセンサ素子の信号電圧成分、Voffはセンサ素子のオフセット電圧成分(誤差要因)である。以上の各入力電圧を式(19)に代入すると、
ΔVin=2×(Vsigφ2+Vsigφ1)−2×(Voffφ2−Voffφ1)・・・(24)
となる。センサ素子のオフセット電圧成分はサンプルフェーズφ1と比較フェーズφ2で概等しい値を示すので相殺される。従って、センサ素子の信号電圧成分のみが入力電圧成分として比較器11に入力されることになる。このような入力電圧成分の場合においても、本発明の趣旨である、比較器の入力オフセット電圧の影響を取り除くと共に、スイッチのオフリーク電流やノイズ成分による誤差の影響を抑制し、高精度な比較判定結果を得るという点から逸脱するものではない。
図5は、第2の実施形態の比較回路の回路図である。図1に示した第1の実施形態との違いは、スイッチS13とS21を削除し、スイッチS14とS22を追加した点である。追加した要素は次のように構成され接続される。また削除した要素により次の接続が第1の実施形態と異なる。
スイッチS14、S22は、スイッチS11、S12と同様にスイッチ制御信号(回路図には図示しない)により、オンまたはオフが制御される。
図7は、第3の実施形態の比較回路の回路図である。図1に示した第1の実施形態との違いは、比較器11を比較器12で置き換えた点、比較器11の入力に接続されていた第一基準電圧入力端子Nref1と第二基準電圧入力端子Nref2を削除した点である。置き換えた要素は次のように構成され接続される。
まず、比較器12の動作を説明する。比較器12は、入力電圧の差を増幅した値を出力する機能を有する。この増幅機能を式で表すと、
Vo=A3×(V4−V3)・・・(25)
となる。ここにA3は比較器12の増幅率である。
Vo=A3/(1+A3)×V4・・・(26)
説明の便宜上、増幅率A3は十分に大きいとすると、次式を得る。
すなわちスイッチS11がオンしている状態では、比較器12の出力端子OUTと、差動入力対の第一入力端子N3が電気的に接続されており、フィードバックループが形成され、出力電圧Voは入力電圧V4に追従し、ボルテージフォロワ動作をする。
Vo=A3×(V4−V3)・・・(28)
であるから、すなわち比較器12は、スイッチS11がオフしている状態では、V4とV3の差分の電圧を十分に大きな増幅率A3で増幅して、出力端子OUTからハイレベル信号(一般に正の電源電圧レベル)またはローレベル信号(一般に負の電源電圧レベル、またはGNDレベル)を出力する比較動作を行う。
Vo=V4+Voa3・・・(29)
スイッチS11がオフしているとき
Vo=A3×{(V4+Voa3−V3)}・・・(30)
以上が図7に示した比較器12の動作説明である。
容量C1には電圧V3と電圧V1の差分ΔVC1φ1が充電される
ΔVC1φ1=V3φ1−V1φ1・・・(32)
上式に式(31)を代入すると、次式を得る。
一方、容量C2には電圧V4と電圧V2の差分ΔVC2φ1が充電される
ΔVC2φ1=V4φ1−V2φ1・・・(34)
差動入力対の第二入力端子N4には基準電圧入力端子Nref0の電圧が与えられているから、式(34)から次式を得る。
一方、比較フェーズφ2では、スイッチS11、S12、S13はオフしており、スイッチS21はオンする。スイッチS11がオフし、容量C1にはΔVC1φ1が充電されているので、電圧V3は電圧V1とΔVC1φ1で定まり、次式で表される。
上式に容量C1に充電されたΔVC1φ1を表す式(33)を代入すると次のようになる。
V3φ2=V1φ2−V1φ1+Vref0φ1+Voa3φ1・・・(37)
また、スイッチS12がオフし、容量C2にはΔVC2φ1が充電されているので、電圧V4は電圧V2とΔVC2φ1で定まり、次式で表される。
上式に容量C2に充電されたΔVC2φ1を表す式(35)を代入すると次のようになる。
V4φ2=V2φ2+Vref0φ1−V2φ1・・・(39)
また、スイッチS11がオフしているとき、比較器12は式(30)で示したように動作するから、比較器12の出力端子OUTの電圧Voは次のように表される。
上式に式(37)で表されるV3φ2、式(39)で表されるV4φ2を代入すると次式を得る。
ここで、比較器12の入力オフセット電圧Voa3は、第1の実施形態と同様に、サンプルフェーズφ1および比較フェーズφ2の時間が、入力オフセット電圧の経時変化や温度変化に対して十分に短い時間であれば、サンプルフェーズφ1と比較フェーズφ2で概等しい値であるとみなす事ができる。従って、式(41)において、Voa3φ2−Voa3φ1は、ほぼゼロの値となり、比較フェーズφ2の比較器12における比較動作時に、比較器12のオフセット成分は取り除かれる。よって式(41)は次のように表せる。
図8は、第4の実施形態の比較回路の回路図である。図7に示した第3の実施形態との違いは、スイッチS13とS21を削除し、スイッチS14とS22を追加した点である。追加した要素は次のように構成され接続される。また削除した要素により次の接続が第3の実施形態と異なる。
スイッチS14、S22は、スイッチS11、S12と同様にスイッチ制御信号(回路図には図示しない)により、オンまたはオフが制御される。スイッチの動作については第2の実施形態と同様に制御され、図6の各スイッチの動作を示す図に従って動作する。
111、112 差動増幅器
113 加算器
I1 定電流回路
Claims (4)
- 第一容量及び第二容量と、
第一入力電圧が前記第一容量を介して入力される第一入力端子と、第二入力電圧が前記第二容量を介して入力される第二入力端子と、出力端子とを備えた比較器と、
基準電圧が入力される基準電圧端子と、
一端が前記第一入力端子に接続され、サンプルフェーズでオンして前記第一入力端子の電圧を前記出力端子の電圧にする第一スイッチと、
一端が前記第二入力端子に接続され、前記サンプルフェーズでオンして前記第二入力端子の電圧を前記基準電圧にする第二スイッチと、
前記第一スイッチの他端と前記第二スイッチの他端の間に設けられ、比較フェーズでオンして前記第一スイッチの他端と前記第二スイッチの他端の電圧を等しくする第三スイッチと、
を備えたことを特徴とする比較回路。 - 前記第二スイッチの他端と前記基準電圧端子の間に設けられ、サンプルフェーズでオンする第四スイッチを備え、
前記第三スイッチは、前記第一スイッチの他端と前記第二スイッチの他端の電圧を前記出力端子の電圧にする、
ことを特徴とする請求項1に記載の比較回路。 - 前記第一スイッチの他端と前記出力端子の間に設けられ、サンプルフェーズでオンする第四スイッチを備え、
前記第三スイッチは、前記第一スイッチの他端と前記第二スイッチの他端の電圧を前記基準電圧にする、
ことを特徴とする請求項1に記載の比較回路。 - 前記比較器は、
前記第一入力端子と前記第二入力端子に接続された第一増幅器と、
第三入力端子と第四入力端子に接続された第二増幅器と、
前記第一増幅器の出力端子と前記第二増幅器の出力端子に接続され、出力端子が前記比較器の出力端子に接続された加算器と、を備え、
前記第三入力端子に第二の基準電圧が入力され、前記第四入力端子に第三の基準電圧が入力された、
ことを特徴とする請求項1から3のいずれかに記載の比較回路。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
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