JP5983446B2 - Gate drive circuit and switching power supply system - Google Patents
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Description
本発明は、スイッチング電源回路のハイサイド側に設けられるＮチャネル型の主スイッチング素子のゲートを駆動するゲート駆動回路およびそのゲート駆動回路を備えたスイッチング電源システムに関する。 The present invention relates to a gate drive circuit for driving a gate of an N-channel main switching element provided on the high side of a switching power supply circuit, and a switching power supply system including the gate drive circuit.
スイッチング電源回路において、ハイサイド側の主スイッチング素子としてＮチャネル型のＭＯＳトランジスタまたはＩＧＢＴ（Insulated Gate Bipolar Transistor）が用いられる場合、駆動回路からそのトランジスタのゲートに与えるオン駆動電圧を昇圧するための回路が必要となる。そのような昇圧を行う回路としては、例えば、ブートストラップ回路やチャージポンプ回路などが用いられる（例えば、特許文献１、２参照）。 When an N-channel MOS transistor or IGBT (Insulated Gate Bipolar Transistor) is used as a high-side main switching element in a switching power supply circuit, a circuit for boosting an on-drive voltage applied from the drive circuit to the gate of the transistor Is required. As a circuit that performs such boosting, for example, a bootstrap circuit, a charge pump circuit, or the like is used (see, for example, Patent Documents 1 and 2).
ブートストラップ回路を用いるものは、簡単な構成で実現可能であるという利点がある。しかし、上記構成では、トランジスタがオフ駆動される期間（オフ期間）にコンデンサの充電が行われる関係上、入力電圧が低下してトランジスタがオン駆動される期間（オン期間）が長くなると、ブートストラップ回路による昇圧動作に必要なオフ期間が確保できなくなる。昇圧動作が行われないと、トランジスタを十分にオン駆動することができず、出力電圧の低下を招いてしまう。 An apparatus using a bootstrap circuit has an advantage that it can be realized with a simple configuration. However, in the above configuration, because the capacitor is charged during the period in which the transistor is driven off (off period), if the input voltage decreases and the period during which the transistor is driven on (on period) becomes longer, the bootstrap The off period necessary for the boosting operation by the circuit cannot be secured. If the boosting operation is not performed, the transistor cannot be sufficiently turned on, resulting in a decrease in output voltage.
このような点を改善するため、ブートストラップ回路とチャージポンプ回路とを併用する構成が考えられている。上記構成によれば、通常は、ブートストラップ回路の出力によりトランジスタをオン駆動する。そして、入力電圧が低下してきた場合、ブートストラップ回路による昇圧動作ができなくなる時点より少し前の時点から、チャージポンプ回路を動作させ、その出力によりトランジスタをオン固定状態（オンデューティ１００％）にする。しかし、このようにした場合、スイッチング電源回路の出力電圧がフィードバック制御値（出力電圧の目標値）より高くなる期間が生じる。そうすると、その出力電圧が例えば後段に設けられたシリーズレギュレータに入力される場合などには、後段の回路における損失が増加するおそれがある。 In order to improve such a point, the structure which uses a bootstrap circuit and a charge pump circuit together is considered. According to the above configuration, the transistor is normally turned on by the output of the bootstrap circuit. When the input voltage decreases, the charge pump circuit is operated from a time slightly before the time when the boosting operation by the bootstrap circuit cannot be performed, and the transistor is set to the on-fixed state (on duty 100%) by the output. . However, in such a case, a period in which the output voltage of the switching power supply circuit is higher than the feedback control value (the target value of the output voltage) occurs. In this case, for example, when the output voltage is input to a series regulator provided at the subsequent stage, there is a possibility that loss in the circuit at the subsequent stage may increase.
一方、チャージポンプ回路を用いた構成によれば、トランジスタのオン期間の長さに関係なく、昇圧動作を行うことができるため、入力電圧が低下した場合にもトランジスタを十分にオン駆動することができる。しかし、上記構成では、入力電圧が低いときにおいてもトランジスタを十分にオン駆動できる昇圧電圧が得られるように昇圧能力（昇圧率）を設定する必要がある。そのため、入力電圧が高くなると、昇圧能力が過剰になって、出力される昇圧電圧が不必要に高くなるため、効率の低下を招いてしまう。 On the other hand, according to the configuration using the charge pump circuit, the boost operation can be performed regardless of the length of the on period of the transistor, so that the transistor can be sufficiently turned on even when the input voltage is lowered. it can. However, in the above configuration, it is necessary to set the boosting capability (boost rate) so as to obtain a boosted voltage that can sufficiently drive the transistor even when the input voltage is low. Therefore, when the input voltage becomes high, the boosting capability becomes excessive, and the output boosted voltage becomes unnecessarily high, leading to a decrease in efficiency.
本発明は上記事情に鑑みてなされたものであり、その目的は、広い入力電圧範囲に対して安定且つ高効率なスイッチング駆動が可能となるゲート駆動回路およびそのゲート駆動回路を備えたスイッチング電源システムを提供することにある。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a gate drive circuit capable of stable and highly efficient switching drive over a wide input voltage range and a switching power supply system including the gate drive circuit. Is to provide.
請求項１に記載のゲート駆動回路は、スイッチング電源回路のハイサイド側に設けられるＮチャネル型の主スイッチング素子のゲートを駆動する。ゲート駆動回路は、昇圧ドライバ、昇圧制御回路および駆動回路を備えている。昇圧ドライバは、外部から与えられる入力電圧によりコンデンサの充電を行う充電動作と、コンデンサの一方の端子電圧を上昇させることによりコンデンサの他方の端子から入力電圧を昇圧した昇圧電圧を出力する昇圧動作と、を実行する。昇圧制御回路は、昇圧ドライバの動作を制御する。駆動回路は、スイッチング電源回路におけるスイッチング動作をＰＷＭ制御する電圧制御回路から与えられるＰＷＭ信号に基づいて主スイッチング素子を駆動する。 The gate drive circuit according to claim 1 drives the gate of an N-channel main switching element provided on the high side of the switching power supply circuit. The gate drive circuit includes a boost driver, a boost control circuit, and a drive circuit. The boost driver is a charging operation in which the capacitor is charged by an externally applied input voltage, and a boosting operation in which a boosted voltage obtained by boosting the input voltage from the other terminal of the capacitor is output by raising one terminal voltage of the capacitor. Execute. The boost control circuit controls the operation of the boost driver. The drive circuit drives the main switching element based on a PWM signal supplied from a voltage control circuit that performs PWM control of a switching operation in the switching power supply circuit.
また、駆動回路は、昇圧ドライバから与えられる昇圧電圧を主スイッチング素子のゲートに供給することにより主スイッチング素子をオン駆動する。そして、昇圧制御回路は、電圧制御回路にて用いられる基準波信号の１周期のうち、昇圧期間に昇圧動作を実行させるとともに、充電期間に充電動作を実行させるように、昇圧ドライバの動作を制御する。上記昇圧期間は、基準波信号の１周期の開始時点からＰＷＭ信号がオンデューティを表すレベルとなるオン期間の開始時点までの間の時点を開始時点とし、且つ、オン期間の終了時点より前の時点を終了時点とする期間である。また、上記充電期間は、昇圧期間の終了時点またはそれ以降の時点を開始時点とし、且つ、基準波信号の１周期の終了時点またはそれ以前の時点を終了時点とする期間である。 The drive circuit drives the main switching element on by supplying the boosted voltage supplied from the boost driver to the gate of the main switching element. The step-up control circuit controls the operation of the step-up driver so that the step-up operation is performed during the step-up period and the charge operation is performed during the charge period in one cycle of the reference wave signal used in the voltage control circuit. To do. The step-up period starts from a point in time between the start point of one cycle of the reference wave signal and the start point of the on period in which the PWM signal has a level representing on-duty, and is earlier than the end point of the on-period. This is a period whose end point is the end point. The charging period is a period in which the end point of the boosting period or a point after it is the start point, and the end point of one cycle of the reference wave signal or the point before it is the end point.
このような構成によれば、ＰＷＭ信号のデューティ比に関係なく、一定の充電期間が得られる。そのため、例えば入力電圧が低下してオンデューティが長くなったとしても、昇圧ドライバは、主スイッチング素子をオン駆動するのに十分な昇圧電圧を出力することができる。従って、上記構成によれば、従来のブートストラップ回路を用いた構成とは異なり、オンデューティが１００％となってもスイッチング動作が可能となる。また、昇圧ドライバによる昇圧動作は、オン期間にだけ、あるいはオン期間とＰＷＭ信号がオフデューティ表すレベルとなるオフ期間の一部の期間とにおいて実行される。従って、上記構成によれば、従来のチャージポンプ回路を用いた構成に比べ、常時昇圧動作を行うことがないため、その分だけ昇圧ドライバにおける電力消費量（損失）が低減されて効率が改善される。 According to such a configuration, a constant charging period can be obtained regardless of the duty ratio of the PWM signal. Therefore, for example, even if the input voltage decreases and the on-duty becomes long, the boost driver can output a boost voltage sufficient to drive the main switching element on. Therefore, according to the above configuration, unlike the configuration using the conventional bootstrap circuit, the switching operation can be performed even when the on-duty is 100%. Further, the boosting operation by the boosting driver is executed only during the on period or during the on period and a part of the off period in which the PWM signal is at a level representing the off duty. Therefore, according to the above configuration, since the boost operation is not always performed as compared with the configuration using the conventional charge pump circuit, the power consumption (loss) in the boost driver is reduced correspondingly, and the efficiency is improved. The
このように、本手段によれば、従来のブートストラップ回路を用いた構成において入力電圧が低いときに生じる問題（駆動不能）と、従来のチャージポンプ回路を用いた構成において入力電圧が高いときに生じる問題（効率低下）と、のいずれについても解消することができる。つまり、本手段によれば、広い入力電圧範囲に対して安定且つ高効率なスイッチング駆動が可能になるという効果が得られる。 As described above, according to the present means, the problem that occurs when the input voltage is low in the configuration using the conventional bootstrap circuit (cannot be driven) and the case where the input voltage is high in the configuration using the conventional charge pump circuit. Any of the problems that occur (decrease in efficiency) can be solved. That is, according to the present means, an effect that stable and highly efficient switching driving is possible over a wide input voltage range can be obtained.
請求項２に記載の手段によれば、昇圧制御回路は、基準波信号の１周期のうち、オン期間の開始時点を開始時点とし、且つ、オン期間の終了時点より前の時点を終了時点とする昇圧期間に昇圧動作を実行させるように昇圧ドライバの動作を制御する。このような構成によれば、昇圧ドライバによる昇圧動作は、オン期間にだけ行われ、オフ期間では行われないため、前述した効率改善の効果が一層顕著に得られる。 According to a second aspect of the present invention, the boosting control circuit sets the start time of the ON period as the start time and the time before the end time of the ON period of one cycle of the reference wave signal as the end time. The operation of the booster driver is controlled so that the boosting operation is executed during the boosting period. According to such a configuration, the boosting operation by the boosting driver is performed only during the on period and not during the off period, and thus the above-described efficiency improvement effect can be obtained more remarkably.
以下、本発明の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１の実施形態）
以下、本発明の第１の実施形態について図１〜図７を参照しながら説明する。
図１に示す電源回路１は、例えば自動車などの車両に搭載される電子制御装置（車載ＥＣＵ）において用いられる。電源回路１は、トランジスタＴ１（主スイッチング素子に相当）、インダクタＬ１、ダイオードＤ１、コンデンサＣ１、ゲート駆動回路２および電圧制御回路３を備えている。
Hereinafter, a plurality of embodiments of the present invention will be described with reference to the drawings. In each embodiment, substantially the same components are denoted by the same reference numerals and description thereof is omitted.
(First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS.
A power supply circuit 1 shown in FIG. 1 is used in, for example, an electronic control device (an in-vehicle ECU) mounted on a vehicle such as an automobile. The power supply circuit 1 includes a transistor T1 (corresponding to a main switching element), an inductor L1, a diode D1, a capacitor C1, a
トランジスタＴ１は、Ｎチャネル型のＭＯＳトランジスタであり、電源入力端子４および電源出力端子５の間の電源供給経路に介在する。電源回路１は、トランジスタＴ１の駆動をＰＷＭ（Pulse Width Modulation）制御することにより、例えば車載バッテリ（図示略）から電源入力端子４を通じて与えられる入力電圧ＶIN1を降圧して電源出力端子５から出力電圧ＶOUTとして出力する降圧型のスイッチング電源回路である。また、電源回路１は、電圧モード制御となっている。電源回路１の出力電圧ＶOUTは、例えば、その後段に設けられるシリーズレギュレータ形式の電源回路（図示略）に与えられる。
The transistor T1 is an N-channel MOS transistor, and is interposed in a power supply path between the
トランジスタＴ１のドレインは、電源入力端子４に接続されている。トランジスタＴ１のソースは、平滑用のインダクタＬ１を介して電源出力端子５に接続されている。トランジスタＴ１のゲートには、ゲート駆動回路２から駆動信号が与えられる。還流用のダイオードＤ１は、トランジスタＴ１のソースおよびグランド（基準電位の供給端子に相当）の間に、グランド側をアノードとして接続されている。平滑用のコンデンサＣ１は、電源出力端子５およびグランドの間に接続されている。電源出力端子５の電圧（出力電圧Ｖout）は、電圧制御回路３に与えられる（フィードバックされる）。
The drain of the transistor T1 is connected to the
ゲート駆動回路２は、昇圧ドライバ６、昇圧制御回路７および駆動回路８を備えている。昇圧ドライバ６は、電源入力端子９（入力電圧の供給端子に相当）を通じて与えられる入力電圧ＶIN2をおよそ２倍に昇圧した昇圧電圧を駆動回路８に対して出力する。詳細は後述するが、本実施形態の場合、入力電圧ＶIN2は、上記昇圧電圧が前述した入力電圧ＶIN1を上回る電圧値となる値、つまり入力電圧ＶIN1の１／２の電圧値よりもある程度高い電圧値であればよい。昇圧ドライバ６は、チャージポンプ主回路１０、第１開閉回路１１（第１開閉手段に相当）および第２開閉回路１２（第２開閉手段に相当）を備えている。
The
チャージポンプ主回路１０は、逆流阻止用のスイッチング素子であるダイオードＤ２およびコンデンサＣ２により構成される。ダイオードＤ２のアノードは、電源入力端子９に接続されている。コンデンサＣ２の一方の端子は、第１開閉回路１１を通じて電源入力端子９に接続されるとともに、第２開閉回路１２を通じてグランドに接続される。ダイオードＤ２のカソードは、コンデンサＣ２の他方の端子に接続されている。ダイオードＤ２およびコンデンサＣ２の相互接続点であるノードＮ１は、昇圧電圧の出力端子となり、その昇圧電圧は駆動回路８に与えられる。
The charge pump
第１開閉回路１１は、昇圧制御回路７から与えられる第１昇圧制御信号Ｓａに基づいて、コンデンサＣ２の一方の端子および電源入力端子９の間を開閉する。第１開閉回路１１は、トランジスタＴ２〜Ｔ５および抵抗Ｒ１を備えている。トランジスタＴ２は、Ｐチャネル型のＭＯＳトランジスタである。トランジスタＴ３、Ｔ４は、Ｎチャネル型のＭＯＳトランジスタである。トランジスタＴ５は、ＮＰＮ形のバイポーラトランジスタである。
The first open /
トランジスタＴ２、Ｔ３は、電源電圧ＶDDの供給端子である電源端子１３およびグランドの間に、ＣＭＯＳインバータ回路を構成するように直列接続されている。トランジスタＴ２、Ｔ３の共通のゲートには、第１昇圧制御信号Ｓａが与えられる。トランジスタＴ２、Ｔ３の共通のドレインは、トランジスタＴ４のゲートに接続されている。トランジスタＴ４のソースは、グランドに接続されている。トランジスタＴ４のドレインは、抵抗Ｒ１を介してチャージポンプ主回路１０のノードＮ１に接続されているとともに、トランジスタＴ５のベースに接続されている。トランジスタＴ５のエミッタは、チャージポンプ主回路１０のコンデンサＣ２の一方の端子に接続されている。トランジスタＴ５のコレクタは、電源入力端子９に接続されている。
The transistors T2 and T3 are connected in series so as to form a CMOS inverter circuit between the
上記構成によれば、第１昇圧制御信号ＳａがＬレベル（例えばグランドと同じレベル）であるとき、トランジスタＴ２がオンするとともにトランジスタＴ３がオフする。そうすると、トランジスタＴ４がオンし、これによりトランジスタＴ５がオフする。従って、第１開閉回路１１は、第１昇圧制御信号ＳａがＬレベルのとき、コンデンサＣ２の一方の端子および電源入力端子９の間の通電経路を開く。また、第１昇圧制御信号ＳａがＨレベル（例えば電源電圧ＶDDと同じレベル）であるとき、トランジスタＴ２がオフするとともにトランジスタＴ３がオンする。そうすると、トランジスタＴ４がオフし、これによりトランジスタＴ５がオンする。従って、第１開閉回路１１は、第１昇圧制御信号ＳａがＨレベルのとき、コンデンサＣ２の一方の端子および電源入力端子９の間の通電経路を閉じる。
According to the above configuration, when the first boost control signal Sa is at the L level (for example, the same level as the ground), the transistor T2 is turned on and the transistor T3 is turned off. Then, the transistor T4 is turned on, and thereby the transistor T5 is turned off. Accordingly, the first opening /
トランジスタＴ５をオン駆動するためには、そのベースに、そのエミッタ電圧よりも高い電圧を与え続ける必要がある。本実施形態では、トランジスタＴ５のベースが、抵抗Ｒ１を介して昇圧電圧の出力端子であるノードＮ１に接続されている。これにより、トランジスタＴ４がオフすると、トランジスタＴ５のベースにエミッタ電圧より高い電圧が与えられ、オン駆動することができるようになっている。 In order to drive the transistor T5 on, it is necessary to continuously apply a voltage higher than the emitter voltage to the base thereof. In the present embodiment, the base of the transistor T5 is connected to the node N1 that is the output terminal of the boosted voltage via the resistor R1. Thus, when the transistor T4 is turned off, a voltage higher than the emitter voltage is applied to the base of the transistor T5 so that the transistor T4 can be turned on.
本実施形態では、トランジスタＴ５は、第１開閉回路１１の開閉経路に介在する第１開閉用スイッチング素子に相当する。また、トランジスタＴ２〜Ｔ４および抵抗Ｒ１により、第１開閉用スイッチング素子を駆動する第１開閉駆動回路２５が構成されている。なお、第１開閉駆動回路２５は、トランジスタ２段の駆動回路となっている。
In the present embodiment, the transistor T <b> 5 corresponds to a first opening / closing switching element interposed in the opening / closing path of the first opening /
第２開閉回路１２は、昇圧制御回路７から与えられる第２昇圧制御信号Ｓｂに基づいて、コンデンサＣ２の一方の端子およびグランドの間を開閉する。第２開閉回路１２は、トランジスタＴ６〜Ｔ８を備えている。トランジスタＴ６は、Ｐチャネル型のＭＯＳトランジスタである。トランジスタＴ７、Ｔ８は、Ｎチャネル型のＭＯＳトランジスタである。
The
トランジスタＴ６、Ｔ７は、電源端子１３およびグランドの間に、ＣＭＯＳインバータ回路を構成するように直列接続されている。トランジスタＴ６、Ｔ７の共通のゲートには、第２昇圧制御信号Ｓｂが与えられる。トランジスタＴ６、Ｔ７の共通のドレインは、トランジスタＴ８のゲートに接続されている。トランジスタＴ８のソースは、グランドに接続されている。トランジスタＴ８のドレインは、チャージポンプ主回路１０のコンデンサＣ２の一方の端子に接続されている。
The transistors T6 and T7 are connected in series between the
上記構成によれば、第２昇圧制御信号ＳｂがＬレベルであるとき、トランジスタＴ６がオンするとともにトランジスタＴ７がオフする。これにより、トランジスタＴ８がオンする。従って、第２開閉回路１２は、第２昇圧制御信号ＳｂがＬレベルのとき、コンデンサＣ２の一方の端子およびグランドの間の通電経路を閉じる。また、第２昇圧制御信号ＳｂがＨレベルであるとき、トランジスタＴ６がオフするとともにトランジスタＴ７がオンする。これにより、トランジスタＴ８がオフする。従って、第２開閉回路１２は、第２昇圧制御信号ＳｂがＨレベルのとき、コンデンサＣ２の一方の端子およびグランドの間の通電経路を開く。
According to the above configuration, when the second boost control signal Sb is at the L level, the transistor T6 is turned on and the transistor T7 is turned off. Thereby, the transistor T8 is turned on. Therefore, the
本実施形態では、トランジスタＴ８は、第２開閉回路１２の開閉経路に介在する第２開閉用スイッチング素子に相当する。また、トランジスタＴ６およびＴ７により、第２開閉用スイッチング素子を駆動する第２開閉駆動回路２６が構成されている。なお、第２開閉駆動回路２６は、トランジスタ１段の駆動回路となっている。
In the present embodiment, the transistor T8 corresponds to a second switching element that is interposed in the switching path of the
上記した構成の昇圧ドライバ６では、第１開閉回路１１が開いた状態、且つ、第２開閉回路１２が閉じた状態になると、電源入力端子９からダイオードＤ２を介してコンデンサＣ２に対する充電が行われる。つまり、第１昇圧制御信号Ｓａおよび第２昇圧制御信号Ｓｂの双方がＬレベルになると、入力電圧ＶIN2によりコンデンサＣ２の充電を行う充電動作が実行される。これにより、コンデンサＣ２は、ほぼ入力電圧ＶIN2に充電された状態となる。
In the
その後、第１開閉回路１１が閉じた状態、且つ、第２開閉回路１２が開いた状態になると、コンデンサＣ２の一方の端子がトランジスタＴ５を介して電源入力端子９に接続され、その端子電圧が入力電圧ＶIN2まで上昇する。つまり、第１昇圧制御信号Ｓａおよび第２昇圧制御信号Ｓｂの双方がＨレベルになると、コンデンサＣ２の一方の端子電圧を上昇させる昇圧動作が実行される。これにより、コンデンサＣ２の他方の端子の電圧は、一方の端子の電圧（＝ＶIN2）にコンデンサＣ２の充電電圧（＝ＶIN2）が加算された値（＝２×ＶIN2）になる。昇圧されたコンデンサＣ２の他方の端子電圧（ノードＮ１の電圧であり、昇圧電圧）は、駆動回路８に出力される。
Thereafter, when the
昇圧制御回路７は、電圧制御回路３から与えられる電圧制御信号Ｓｃ（ＰＷＭ信号に相当）および基準波信号Ｓｄに基づいて、昇圧ドライバ６の動作を制御する。昇圧制御回路７は、クロック生成回路１４および昇圧ロジック１５を備えている。クロック生成回路１４は、基準波信号Ｓｄを入力し、その信号を元にクロック信号Ｓｅを生成して昇圧ロジック１５に出力する。クロック信号Ｓｅは、基準波信号Ｓｄと同一周期且つ同期した信号である。本実施形態では、クロック信号Ｓｅは、基準波信号Ｓｄが最大値となる時点において立ち上がる（Ｈレベルに反転する）とともに、最小値となる時点において立ち下がる（Ｌレベルに反転する）信号となっている（図３および図４参照）。
The boost control circuit 7 controls the operation of the
昇圧ロジック１５は、電圧制御信号Ｓｃおよびクロック信号Ｓｅを入力し、それらの信号を元に第１昇圧制御信号Ｓａおよび第２昇圧制御信号Ｓｂを生成して昇圧ドライバ６に出力する。第１昇圧制御信号Ｓａは、電圧制御信号Ｓｃおよびクロック信号Ｓｅの論理和（ＡＮＤ）に相当する信号である（図３および図４参照）。第２昇圧制御信号Ｓｂは、クロック信号Ｓｅと同一の論理を表す信号である。ただし、第２昇圧制御信号Ｓｂは、クロック信号Ｓｅに対し、ＨレベルからＬレベルに転じる際に所定の遅延時間（ディレイ）が設けられた信号となっている（図３および図４参照）。
The step-up
昇圧ロジック１５の具体的な構成としては、例えば図２に示す構成例を採用することができる。図２に示す昇圧ロジック１５は、ＡＮＤ回路１６、Ｄｅｌａｙ回路１７およびＯＲ回路１８を備えている。ＡＮＤ回路１６の一方の入力端子には、電圧制御信号Ｓｃが与えられる。ＡＮＤ回路１６の他方の入力端子には、クロック信号Ｓｅが与えられる。ＡＮＤ回路１６の出力端子は、第１昇圧制御信号Ｓａの出力端子となる。Ｄｅｌａｙ回路１７は、クロック信号Ｓｅを入力し、その信号を所定時間だけ遅延した信号を出力する。ＯＲ回路１８の一方の入力端子には、クロック信号Ｓｅが与えられる。ＯＲ回路１８の他方の入力端子には、Ｄｅｌａｙ回路１７の出力信号が与えられる。ＯＲ回路１８の出力端子は、第２昇圧制御信号Ｓｂの出力端子となる。
As a specific configuration of the
駆動回路８は、電圧制御回路３から与えられる電圧制御信号Ｓｃに基づいて、トランジスタＴ１をオン駆動またはオフ駆動するための駆動電圧をトランジスタＴ１のゲートに出力する。駆動回路８は、トランジスタＴ９〜Ｔ１３、ダイオードＤ３および抵抗Ｒ２、Ｒ３を備えている。トランジスタＴ９は、Ｐチャネル型のＭＯＳトランジスタである。トランジスタＴ１０、Ｔ１１は、Ｎチャネル型のＭＯＳトランジスタである。トランジスタＴ１２は、ＮＰＮ形のバイポーラトランジスタである。トランジスタＴ１３は、ＰＮＰ形のバイポーラトランジスタである。
Based on the voltage control signal Sc given from the
トランジスタＴ９、Ｔ１０は、電源端子１３およびグランドの間に、ＣＭＯＳインバータ回路を構成するように直列接続されている。トランジスタＴ９、Ｔ１０の共通のゲートには、電圧制御信号Ｓｃが与えられる。トランジスタＴ９、Ｔ１０の共通のドレインは、トランジスタＴ１１のゲートに接続されている。トランジスタＴ１１のソースは、グランドに接続されている。トランジスタＴ１１のドレインは、トランジスタＴ１２およびＴ１３の各ベースに接続されている。
The transistors T9 and T10 are connected in series between the
ダイオードＤ３のアノードは、チャージポンプ主回路１０のノードＮ１に接続されている。ダイオードＤ３のカソードは、トランジスタＴ１２のコレクタに接続されている。トランジスタＴ１２、Ｔ１３のエミッタは、共通接続されている。それら共通のエミッタは、ゲート抵抗である抵抗Ｒ２を介してトランジスタＴ１のゲートに接続されている。トランジスタＴ１３のコレクタは、トランジスタＴ１のソースに接続されている。トランジスタＴ１２、Ｔ１３のベースは、共通接続されている。それら共通のベースは、抵抗Ｒ３を介してダイオードＤ３のカソードに接続されている。
The anode of the diode D3 is connected to the node N1 of the charge pump
上記構成によれば、電圧制御信号ＳｃがＬレベルであるとき、トランジスタＴ９がオンするとともにトランジスタＴ１０がオフする。そうすると、トランジスタＴ１１がオンし、これによりトランジスタＴ１２がオフするとともにトランジスタＴ１３がオンする。そのため、トランジスタＴ１のゲートおよびソースの間は、抵抗Ｒ２およびオン状態のトランジスタＴ１３を通じて短絡される。つまり、駆動回路８は、電圧制御信号ＳｃがＬレベルであるとき、トランジスタＴ１のゲートに対しソースと同電位の電圧（オフ駆動電圧）を与え、トランジスタＴ１をオフ駆動する。
According to the above configuration, when the voltage control signal Sc is at the L level, the transistor T9 is turned on and the transistor T10 is turned off. Then, the transistor T11 is turned on, whereby the transistor T12 is turned off and the transistor T13 is turned on. Therefore, the gate and the source of the transistor T1 are short-circuited through the resistor R2 and the transistor T13 in the on state. That is, when the voltage control signal Sc is at the L level, the
また、電圧制御信号ＳｃがＨレベルであるとき、トランジスタＴ９がオフするとともにトランジスタＴ１０がオンする。そうすると、トランジスタＴ１１がオフし、これによりトランジスタＴ１２がオンするとともにトランジスタＴ１３がオフする。そのため、昇圧ドライバ６から出力される昇圧電圧（ノードＮ１の電圧）が、ダイオードＤ３、オン状態のトランジスタＴ１２および抵抗Ｒ２を通じて、トランジスタＴ１のゲートに印加される。つまり、駆動回路８は、電圧制御信号ＳｃがＨレベルであるとき、トランジスタＴ１のゲートに対し入力電圧ＶIN1より高い昇圧電圧（オン駆動電圧）を与え、トランジスタＴ１をオン駆動する。
When the voltage control signal Sc is at the H level, the transistor T9 is turned off and the transistor T10 is turned on. Then, the transistor T11 is turned off, whereby the transistor T12 is turned on and the transistor T13 is turned off. Therefore, the boosted voltage (the voltage at the node N1) output from the
電圧制御回路３は、出力電圧ＶOUTの目標値およびフィードバックされた出力電圧ＶOUTの差に基づいてゲート駆動回路２に出力する電圧制御信号Ｓｃのデューティ比を変化させる。つまり、電圧制御回路３は、出力電圧ＶOUTが目標値となるようにフィードバック制御を行う。電圧制御回路３は、電圧検出回路１９、基準電圧生成回路２０、誤差アンプＯＰ１、基準波生成回路２１、コンパレータＣＰ１などを備えている。
The
電圧検出回路１９の抵抗Ｒ４およびＲ５は、電源出力端子５およびグランドの間に直列接続されている。抵抗Ｒ４およびＲ５の相互接続点であるノードＮ２の電圧、つまり出力電圧ＶOUTを抵抗Ｒ４およびＲ５により分圧して得られる検出電圧Ｖｄは、誤差アンプＯＰ１の反転入力端子に与えられる。
The resistors R4 and R5 of the
基準電圧生成回路２０は、例えばバンドギャップリファレンス回路であり、出力電圧ＶOUTの目標値を指令するための基準電圧Ｖｒを生成する。基準電圧生成回路２０により生成される基準電圧Ｖｒは、誤差アンプＯＰ１の非反転入力端子に与えられる。誤差アンプＯＰ１の出力端子および反転入力端子の間には、帰還用の抵抗Ｒｆが接続されている。誤差アンプＯＰ１は、基準電圧Ｖｒに対する検出電圧Ｖｄの誤差を増幅した誤差信号Ｓｆを出力する。基準波生成回路２１は、ＰＷＭの基準波（キャリア波）となる三角波を生成する。基準波生成回路２１が生成する三角波は、基準波信号ＳｄとしてコンパレータＣＰ１および昇圧制御回路７に与えられる。
The reference
コンパレータＣＰ１の非反転入力端子には、誤差アンプＯＰ１から出力される誤差信号Ｓｆが与えられる。コンパレータＣＰ１の反転入力端子には、基準波生成回路２１から出力される基準波信号Ｓｄが与えられる。このような構成により、コンパレータＣＰ１の出力信号は、誤差信号Ｓｆが基準波信号Ｓｄより小さい期間にＬレベルとなり、誤差信号Ｓｆが基準波信号Ｓｄより大きい期間にＨレベルとなる（図３および図４参照）。すなわち、コンパレータＣＰ１は、誤差信号Ｓｆおよび基準波信号Ｓｄを比較し、その比較結果に応じたデューティを持つデューティ信号（ＰＷＭ信号）を出力する。コンパレータＣＰ１の出力信号は、電圧制御信号Ｓｃとして、昇圧制御回路７および駆動回路８に与えられる。なお、電圧制御信号Ｓｃの１周期のうち、Ｌレベルの期間はトランジスタＴ１がオフ駆動されるオフ期間（オフデューティ）に相当し、Ｈレベルの期間はトランジスタＴ１がオン駆動されるオン期間（オンデューティ）に相当する。
The error signal Sf output from the error amplifier OP1 is given to the non-inverting input terminal of the comparator CP1. The reference wave signal Sd output from the reference
次に、上記構成の作用について説明する。
まず、電源回路１全体としての概略的な動作について説明する。電圧制御信号ＳｃがＨレベルになると、駆動回路８によりトランジスタＴ１がオン駆動される。その結果、電源入力端子４からトランジスタＴ１、インダクタＬ１、コンデンサＣ１およびグランドへと至る電流経路が形成される。これにより、インダクタＬ１の電流が次第に増加し、これに伴い出力電圧ＶOUTが上昇する。
Next, the operation of the above configuration will be described.
First, a schematic operation of the power supply circuit 1 as a whole will be described. When the voltage control signal Sc becomes H level, the transistor T1 is turned on by the
電圧制御信号ＳｃがＬレベルになると、駆動回路８によりトランジスタＴ１がオフ駆動される。その結果、インダクタＬ１、コンデンサＣ１およびダイオードＤ１という電流還流経路が形成される。これにより、インダクタＬ１の電流が次第に減少し、そのエネルギーはコンデンサＣ１に移される。そして、電圧制御回路３が、電圧制御信号Ｓｃのデューティ比制御を行うことにより、出力電圧ＶOUTが目標値になるように制御される。
When the voltage control signal Sc becomes L level, the transistor T1 is driven off by the
続いて、昇圧ドライバ６による昇圧動作および充電動作の実行タイミングについて、図３および図４に基づいて説明する。図３は、オンデューティが１００％ではない場合（例えばオンデューティが８０％程度の場合）における各部の信号波形を示すタイミングチャートである。また、図４は、オンデューティが１００％である場合の図３相当図である。なお、本実施形態では、基準波信号Ｓｄが最大値となる時点（図３および図４の時刻ｔａ）が、ＰＷＭの１周期Ｔの開始時点および終了時点に相当する。従って、基準波信号Ｓｄが最大値となる時点から、次に基準波信号Ｓｄが最大値となる時点までの間が、ＰＷＭの１周期Ｔとなる。また、図３および図４において、誤差信号Ｓｆ、電圧制御信号Ｓｃ、第１昇圧制御信号Ｓａおよび第２昇圧制御信号Ｓｂのそれぞれに交差する各矢印は、出力電圧ＶOUTの変動に伴う各信号の変化の態様を理解し易くするために表示したものである。
Next, the execution timing of the boosting operation and the charging operation by the boosting
図３に示すように、誤差信号Ｓｆが基準波信号Ｓｄを上回る期間（時刻ｔｂ〜ｔｅ）、電圧制御信号ＳｃはＨレベルとなる。この期間は、トランジスタＴ１がオン駆動されるオン期間である。トランジスタＴ１を迅速にターンオンするため、昇圧ドライバ６は、オン期間の開始時点またはそれより前の時点から昇圧動作を開始する必要がある。ただし、昇圧ドライバ６による昇圧動作は、オン期間の全てにおいて実行される必要はない。つまり、昇圧ドライバ６による昇圧動作は、オン期間の途中で終了してもよい。なぜなら、トランジスタＴ１は、ゲートに昇圧電圧が供給されてゲート・ソース間容量が充電されれば、その後に昇圧電圧（電荷）の供給が停止されたとしても、上記容量の電荷が放電されない限りは、オン状態を維持することができるからである。このような点を踏まえ、本実施形態では、昇圧ドライバ６の各動作が次のように制御されるようになっている。
As shown in FIG. 3, during a period (time tb to te) when the error signal Sf exceeds the reference wave signal Sd, the voltage control signal Sc is at the H level. This period is an ON period in which the transistor T1 is ON-driven. In order to quickly turn on the transistor T1, the
すなわち、ＰＷＭの１周期の開始時点（時刻ｔａ）では、第２昇圧制御信号ＳｂがＨレベルに転じるものの、第１昇圧制御信号ＳａがＬレベルのままである。そのため、この際、昇圧ドライバ６による昇圧動作は未だ実行されない。その後、オン期間の開始時点（時刻ｔｂ）において、第１昇圧制御信号Ｓａおよび第２昇圧制御信号Ｓｂの双方がＨレベルとなる。そのため、オン期間の開始時点において昇圧ドライバ６による昇圧動作が開始される。その後、基準波信号Ｓｄが最小値となる時点、つまりクロック信号ＳｅがＨレベルからＬレベルに転じる時点（時刻ｔｃ）において、第１昇圧制御信号ＳａがＬレベルに転じる。そのため、オン期間の途中において、昇圧ドライバ６による昇圧動作が終了される。このように、時刻ｔｂ〜ｔｃの期間は、昇圧ドライバ６による昇圧動作が実行される昇圧期間に相当する。
That is, at the start of one PWM cycle (time ta), the second boost control signal Sb changes to the H level, but the first boost control signal Sa remains at the L level. Therefore, at this time, the boosting operation by the boosting
第１昇圧制御信号ＳａがＬレベルに転じた時点（時刻ｔｃ）から所定の遅延時間が経過した時点（時刻ｔｄ）において、第２昇圧制御信号ＳｂがＬレベルに転じる。これにより、第１昇圧制御信号Ｓａおよび第２昇圧制御信号Ｓｂの双方がＬレベルとなる。そのため、昇圧動作の終了後であり且つオン期間の途中の時点において、昇圧ドライバ６による充電動作が開始される。その後、次に基準波信号Ｓｄが最大値となる時点、つまりクロック信号ＳｅがＬレベルからＨレベルに転じる時点（時刻ｔａ）において、第２昇圧制御信号ＳｂがＨレベルに転じる。そのため、ＰＷＭの１周期の終了時点（時刻ｔａ）において、昇圧ドライバ６による充電動作が終了される。このように、時刻ｔｄ〜ｔａの期間は、昇圧ドライバ６による充電動作が実行される充電期間に相当する。
At the time (time td) when a predetermined delay time has elapsed from the time (time tc) when the first voltage boost control signal Sa changes to L level, the second voltage boost control signal Sb changes to L level. As a result, both the first boost control signal Sa and the second boost control signal Sb become L level. For this reason, the charging operation by the boosting
上述した昇圧期間の開始時点は、電圧制御信号Ｓｃのデューティ比に応じて変化する。すなわち、昇圧期間の開始時点は、電圧制御信号Ｓｃのオンデューティが小さくなるにつれて基準波信号Ｓｄが最小値となる時点（時刻ｔｃ）に向けてシフトする。そして、オンデューティが０％になると、昇圧期間の開始時点および終了時点が一致する。つまり、昇圧期間が無くなる。オンデューティが０％ということは、トランジスタＴ１をオン駆動する必要がないため、昇圧期間を設ける必要がない。そのため、当該制御で問題は生じない。 The start point of the above-described boosting period changes according to the duty ratio of the voltage control signal Sc. That is, the start time of the boosting period shifts toward the time point (time tc) at which the reference wave signal Sd becomes the minimum value as the on-duty of the voltage control signal Sc becomes smaller. When the on-duty becomes 0%, the start point and end point of the boosting period coincide. That is, the boosting period is eliminated. When the on-duty is 0%, it is not necessary to drive the transistor T1 on, so there is no need to provide a boosting period. Therefore, no problem occurs in the control.
また、昇圧期間の開始時点は、電圧制御信号Ｓｃのオンデューティが大きくなるにつれてＰＷＭの１周期の開始時点（時刻ｔａ）に向けてシフトする。そして、オンデューティが１００％になると、図４に示すように、昇圧期間の開始時点がＰＷＭの１周期の開始時点（時刻ｔａ）と一致する。一方、昇圧期間の終了時点と、充電期間の開始および終了時点とは、電圧制御信号Ｓｃのデューティ比に依存せず、一定のタイミングとなる。 Further, the start point of the boosting period shifts toward the start point (time ta) of one PWM cycle as the on-duty of the voltage control signal Sc increases. When the on-duty reaches 100%, as shown in FIG. 4, the start time of the boosting period coincides with the start time (time ta) of one PWM cycle. On the other hand, the end point of the boosting period and the start and end points of the charging period are not dependent on the duty ratio of the voltage control signal Sc and are at a constant timing.
以上説明したように、本実施形態では、電源回路１のＰＷＭ周期を定める基準波信号Ｓｄに同期した上記タイミングでもって昇圧ドライバ６の動作が制御される。このような制御によれば、電圧制御信号Ｓｃのデューティ比に関係なく、常に一定の充電期間が得られる。また、オンデューティが０％でない限り、所定の昇圧期間が得られる。従って、例えば、入力電圧ＶIN1が低下してオンデューティが長くなったとしても、昇圧ドライバ６は、トランジスタＴ１をオン駆動するのに十分な昇圧電圧を出力することができる。従って、本実施形態の構成によれば、従来のブートストラップ回路を用いた構成とは異なり、オンデューティが１００％となっても正常にスイッチング動作を行うことが可能となる。
As described above, in the present embodiment, the operation of the
また、昇圧期間は、トランジスタＴ１をオン駆動するオン期間の開始時点からオン期間の途中の時点までとなっている。つまり、昇圧ドライバ６による昇圧動作は、オン期間のうち前半の一部の期間において実行されるだけであり、常時実行されることはない。従って、本実施形態の構成によれば、従来のチャージポンプ回路を用いた構成に比べ、常時昇圧動作を行うことがないため、その分だけ昇圧ドライバ６における電力消費量（損失）が低減されて効率が改善される。
Further, the boosting period is from the start time of the on period in which the transistor T1 is turned on to the middle point of the on period. That is, the boosting operation by the boosting
このように、本実施形態によれば、従来のブートストラップ回路を用いた構成において入力電圧が低いときに生じる問題（駆動不能）と、従来のチャージポンプ回路を用いた構成において入力電圧が高いときに生じる問題（効率低下）と、のいずれについても解消することができる。つまり、本実施形態によれば、広い入力電圧範囲に対して安定且つ高効率なスイッチング駆動が可能になるという効果が得られる。特に、本実施形態の電源回路１のように車載用途に用いられる場合、車載バッテリから与えられる電圧変動幅の大きい入力電圧（バッテリ電圧）から所望の降圧電圧を出力する必要があるため、本実施形態のゲート駆動回路２により得られる上記した効果は非常に有益なものとなる。
As described above, according to the present embodiment, the problem that occurs when the input voltage is low in the configuration using the conventional bootstrap circuit (inability to drive) and the case where the input voltage is high in the configuration that uses the conventional charge pump circuit. Both of these problems (decrease in efficiency) can be solved. That is, according to the present embodiment, there is an effect that stable and highly efficient switching driving is possible over a wide input voltage range. In particular, when used in an in-vehicle application like the power supply circuit 1 of the present embodiment, it is necessary to output a desired step-down voltage from an input voltage (battery voltage) having a large voltage fluctuation range given from the in-vehicle battery. The above-described effects obtained by the
本実施形態では、オン期間からオフ期間に遷移する期間に昇圧動作が実行されないため、ターンオフ開始直後における駆動回路８での損失が低減される効果が得られる。以下、このような効果が得られる理由について図５および図６を用いて説明する。図５は、本実施形態の構成において、ターンオフ開始直後に駆動回路において流れる電流の経路を示している。また、図６は、従来のブートストラップ回路を用いたゲート駆動回路における図５相当図である。なお、図５および図６では、トランジスタＴ１のゲート・ソース間の寄生容量Ｃｇｓを破線にて示している。また、図５では、電圧制御回路３および昇圧制御回路７の図示を省略しており、図６では、電圧制御回路３の図示を省略している。
In the present embodiment, since the step-up operation is not executed during the transition from the on period to the off period, an effect of reducing the loss in the
図６に示す従来のゲート駆動回路３１は、本実施形態のゲート駆動回路２に対し、昇圧ドライバ６に代えてコンデンサＣ３を備えている点が異なる。コンデンサＣ３は、トランジスタＴ１のソースと、トランジスタＴ１２のコレクタ（ダイオードＤ３のカソード）との間に接続されている。ダイオードＤ３のアノードは、電源入力端子９に接続されている。このような構成により、ダイオードＤ３およびコンデンサＣ３からブートストラップ回路３２が構成される。この場合、ダイオードＤ３およびコンデンサＣ３の相互接続点であるノードＮ３１が昇圧電圧の出力端子となる。
The conventional
上記構成において、トランジスタＴ１がオフ駆動される際、トランジスタＴ１のゲートから抵抗Ｒ２、トランジスタＴ１３のエミッタ・ベース間およびトランジスタＴ１１を通じてグランドへと至る経路（図６に破線の矢印で示す）と、トランジスタＴ１のゲートから抵抗Ｒ２およびトランジスタＴ１３のエミッタ・コレクタ間を通じてトランジスタＴ１のソースに至る経路（図６に実線の矢印で示す）とにおいて電流が流れる。これらの経路に流れる電流は、寄生容量Ｃｇｓの電荷を放電する動作、つまりトランジスタＴ１をオフ駆動する動作に寄与する電流である。なお、これらの電流については、図５に同様の矢印で示すように、本実施形態のゲート駆動回路２においても同様に流れる。
In the above configuration, when the transistor T1 is driven off, the path from the gate of the transistor T1 to the resistor R2, the emitter-base of the transistor T13, and the ground through the transistor T11 (shown by a broken arrow in FIG. 6), the transistor A current flows through a path (indicated by a solid arrow in FIG. 6) from the gate of T1 to the source of the transistor T1 through the resistor R2 and the emitter and collector of the transistor T13. The current flowing through these paths is a current that contributes to the operation of discharging the charge of the parasitic capacitance Cgs, that is, the operation of driving the transistor T1 off. Note that these currents flow similarly in the
ブートストラップ回路３２を用いた構成の場合、オン期間の終了時点まで、駆動回路８に対して昇圧電圧が供給される。そのため、オフ期間の開始時点において、昇圧電圧の出力端子であるノードＮ３１の電圧ＶN31（抵抗Ｒ３の一方の端子電圧）は、下記（１）式に示すとおりとなる。ただし、ダイオードＤ３の順方向電圧をＶＦ(D3)で示している。
ＶN31＝ＶIN2−ＶＦ(D3)＋ＶIN1 …（１）
In the case of the configuration using the
VN31 = VIN2-VF (D3) + VIN1 (1)
また、このとき、トランジスタＴ１のゲート電圧Ｖｇは、上記（１）式に示した電圧ＶN31とほぼ同等となっている。そのため、トランジスタＴ１３のベース電圧（抵抗Ｒ３の他方の端子電圧）は、電圧ＶN31よりもトランジスタＴ１３の順方向電圧だけ低い電圧となる。従って、ターンオフの開始直後、コンデンサＣ３から抵抗Ｒ３およびトランジスタＴ１１を通じてグランドへと至る経路（図６に一点鎖線の矢印で示す）において電流が流れる。この経路に流れる電流は、トランジスタＴ１をオフ駆動する動作に寄与しない電流であるため、単なる損失（ドライブ損失）となる。 At this time, the gate voltage Vg of the transistor T1 is substantially equal to the voltage VN31 shown in the above equation (1). Therefore, the base voltage of the transistor T13 (the other terminal voltage of the resistor R3) is lower than the voltage VN31 by the forward voltage of the transistor T13. Therefore, immediately after the start of turn-off, a current flows in a path (indicated by a dashed line arrow in FIG. 6) from the capacitor C3 to the ground through the resistor R3 and the transistor T11. Since the current flowing through this path is a current that does not contribute to the operation of driving the transistor T1 off, it is a mere loss (drive loss).
一方、本実施形態の構成の場合、オン期間の終了時点において駆動回路８に対して昇圧電圧が供給されていない。そのため、オフ期間の開始時点において、昇圧電圧の出力端子であるノードＮ１の電圧ＶN1は、下記（２）式に示すとおりとなる。ただし、ダイオードＤ２の順方向電圧をＶＦ(D2)で示している。
ＶN1＝ＶIN2−ＶＦ(D2) …（２）
また、このとき、トランジスタＴ１のゲート電圧Ｖｇは、下記（３）式に示すとおりとなる。
Ｖｇ＝ＶIN2−ＶＦ(D2)＋ＶIN2−ＶＦ(D3) …（３）
On the other hand, in the configuration of the present embodiment, the boosted voltage is not supplied to the
VN1 = VIN2-VF (D2) (2)
At this time, the gate voltage Vg of the transistor T1 is as shown in the following equation (3).
Vg = VIN2−VF (D2) + VIN2−VF (D3) (3)
そのため、トランジスタＴ１３のベース電圧（抵抗Ｒ３の他方の端子電圧）は、ノードＮ１の電圧ＶN1よりも高い電圧となる。従って、本実施形態の構成の場合、ターンオフの開始直後、抵抗Ｒ３およびトランジスタＴ１１を通じてグランドへと至る経路において電流が流れることはない。このようなことから、本実施形態の構成によれば、従来のブートストラップ回路３２を用いた構成に比べ、ターンオフ開始直後における駆動回路８での損失が低減されるという効果が得られる。
Therefore, the base voltage of the transistor T13 (the other terminal voltage of the resistor R3) is higher than the voltage VN1 of the node N1. Therefore, in the case of the configuration of the present embodiment, immediately after the start of turn-off, no current flows in the path leading to the ground through the resistor R3 and the transistor T11. For this reason, according to the configuration of the present embodiment, an effect is obtained that the loss in the
第１昇圧制御信号ＳａがＬレベルに転じるタイミング（図３および図４の時刻ｔｃ）から、所定の遅延時間だけ後に、第２昇圧制御信号ＳｂがＬレベルに転じるようにした。つまり、昇圧動作の終了時点から充電動作の開始時点までの間に、第１開閉回路１１および第２開閉回路１２の双方を開く期間（以下、デッドタイムと称する）を積極的に設けた。このようにすれば、昇圧期間から充電期間へ遷移する際、第１開閉回路１１のトランジスタＴ５および第２開閉回路１２のトランジスタＴ８の双方がオンし、電源入力端子９からそれらトランジスタを経由してグランドへと至る経路で短絡電流（貫通電流）が流れてしまうことを確実に防止することができる。なお、上記デッドタイムは、電圧制御信号Ｓｃのデューティ比に関係なく一定の時間となる。
The second boost control signal Sb is changed to the L level after a predetermined delay time from the timing when the first boost control signal Sa is changed to the L level (time tc in FIGS. 3 and 4). That is, a period (hereinafter referred to as a dead time) during which both the
また、第２昇圧制御信号ＳｂがＨレベルに転じるタイミング（図３および図４の時刻ｔａ）から、電圧制御信号Ｓｃのオンデューティに応じて変化する遅延時間だけ後に、第１昇圧制御信号ＳａがＨレベルに転じるようになっている。つまり、充電動作の終了時点から昇圧動作の開始時点までの間にも、オンデューティに応じたデッドタイムが設けられている。そのため、充電期間から昇圧期間へ遷移する際、上記短絡電流が流れてしまうことを防止することができる。ただし、上記デッドタイムは、電圧制御信号Ｓｃのオンデューティが大きくなるほど短くなり、オンデューティが１００％のときにはゼロになる。 Further, after the timing at which the second boost control signal Sb changes to the H level (time ta in FIGS. 3 and 4), the first boost control signal Sa is changed after a delay time that changes according to the on-duty of the voltage control signal Sc. It turns to H level. That is, a dead time corresponding to the on-duty is provided between the end time of the charging operation and the start time of the boosting operation. Therefore, it is possible to prevent the short-circuit current from flowing when the charging period is changed to the boosting period. However, the dead time decreases as the on-duty of the voltage control signal Sc increases, and becomes zero when the on-duty is 100%.
しかし、本実施形態では、第１開閉駆動回路２５の段数に比べ、第２開閉駆動回路２６の段数が少なくなっているため、充電期間から昇圧期間へ遷移する際にデッドタイムが全く存在しない場合でも、上記短絡電流が流れることが防止されるようになっている。以下、その理由について、図７を用いて説明する。図７は、充電期間から昇圧期間へ遷移する際にデッドタイムを設けない場合の各部の動作波形を示している。この場合、時刻ｔ１１の時点において、第１昇圧制御信号Ｓａおよび第２昇圧制御信号Ｓｂの双方が同時に立ち上がる（Ｈレベルに転じる）。そのため、時刻ｔ１２の時点において、トランジスタＴ３およびＴ７がほぼ同時にターンオンを開始するため、トランジスタＴ４およびＴ８のゲート電圧が、ほぼ同時に低下し始める。
However, in this embodiment, since the number of stages of the second opening /
そうすると、時刻ｔ１３の時点において、トランジスタＴ４およびＴ８がほぼ同時にターンオフを開始する。トランジスタＴ４がターンオフすることにより、時刻ｔ１３の時点から、トランジスタＴ５のベース電圧は次第に上昇する。一方、トランジスタＴ８がターンオフすることにより、時刻ｔ１３の時点から、トランジスタＴ８のドレイン電流が次第に減少する。そして、時刻ｔ１４の時点において、トランジスタＴ５がターンオンを開始する。これにより、時刻ｔ１４の時点からトランジスタＴ５に流れるコレクタ電流は次第に増加する。ただし、このとき、トランジスタＴ８のドレイン電流は既にゼロになっている。 Then, at time t13, transistors T4 and T8 start to turn off almost simultaneously. By turning off the transistor T4, the base voltage of the transistor T5 gradually increases from the time t13. On the other hand, when the transistor T8 is turned off, the drain current of the transistor T8 gradually decreases from the time t13. At time t14, the transistor T5 starts to turn on. As a result, the collector current flowing through the transistor T5 gradually increases from the time t14. However, at this time, the drain current of the transistor T8 is already zero.
このように、本実施形態の構成によれば、充電期間から昇圧期間に遷移する際、第１昇圧制御信号Ｓａおよび第２昇圧制御信号Ｓｂの双方を同時にＨレベルに変化させるようにしたとしても、トランジスタＴ５およびトランジスタＴ８を通じて流れる短絡電流（貫通電流）が発生することはない。 Thus, according to the configuration of the present embodiment, even when the first boost control signal Sa and the second boost control signal Sb are simultaneously changed to the H level when the charge period is changed to the boost period. No short circuit current (through current) flowing through the transistors T5 and T8 is generated.
これに対し、昇圧期間から充電期間へ遷移する際には、デッドタイムを設ける必要がある。以下、その理由について、図８を用いて説明する。図８は、昇圧期間から充電期間へ遷移する際にデッドタイムを設けない場合の各部の動作波形を示している。この場合、時刻ｔ２１の時点において、第１昇圧制御信号Ｓａおよび第２昇圧制御信号Ｓｂの双方が同時に立ち下がる（Ｌレベルに転じる）。そのため、時刻ｔ２２の時点において、トランジスタＴ２およびＴ６がほぼ同時にターンオンを開始するため、トランジスタＴ４およびＴ８のゲート電圧が、ほぼ同時に上昇し始める。 On the other hand, it is necessary to provide a dead time when transitioning from the boosting period to the charging period. Hereinafter, the reason will be described with reference to FIG. FIG. 8 shows an operation waveform of each part when no dead time is provided when the boost period is changed to the charging period. In this case, at time t21, both the first boost control signal Sa and the second boost control signal Sb fall simultaneously (turn to L level). Therefore, at time t22, the transistors T2 and T6 start to turn on almost simultaneously, so that the gate voltages of the transistors T4 and T8 start to rise almost simultaneously.
そうすると、時刻ｔ２３の時点において、トランジスタＴ４およびＴ８がほぼ同時にターンオンを開始する。トランジスタＴ４がターンオンすることにより、時刻ｔ２３の時点から、トランジスタＴ５のベース電圧は次第に低下する。一方、トランジスタＴ８がターンオンすることにより、時刻ｔ２３の時点から、トランジスタＴ８のドレイン電流が次第に増加する。このとき、トランジスタＴ５は未だターンオフされていないため、そのドレイン電流が流れた状態である。つまり、この段階から貫通状態が発生して短絡電流が流れる。 Then, at time t23, the transistors T4 and T8 start to turn on almost simultaneously. When the transistor T4 is turned on, the base voltage of the transistor T5 gradually decreases from the time t23. On the other hand, when the transistor T8 is turned on, the drain current of the transistor T8 gradually increases from the time t23. At this time, since the transistor T5 has not yet been turned off, the drain current flows. That is, a through state occurs from this stage and a short circuit current flows.
そして、時刻ｔ２４の時点において、トランジスタＴ５がターンオフを開始する。これにより、時刻ｔ２４の時点からトランジスタＴ５に流れるコレクタ電流は次第に減少し、時刻ｔ２５の時点においてゼロとなる。この段階において、短絡電流の発生が収まることになる。つまり、昇圧期間から充電期間へ遷移する際にデッドタイムを設けないと、時刻ｔ２３〜ｔ２５の間、トランジスタＴ５およびＴ８を通じて短絡電流が流れてしまう。従って、前述した遅延時間（Ｄｅｌａｙ回路１７によりクロック信号Ｓｅを遅延する時間）は、このような短絡電流の発生を十分に防止できるだけのデッドタイムが設けられるような値に設定すればよい。 At time t24, the transistor T5 starts to turn off. As a result, the collector current flowing through the transistor T5 gradually decreases from time t24 and becomes zero at time t25. At this stage, the generation of the short-circuit current is stopped. That is, if a dead time is not provided at the time of transition from the boosting period to the charging period, a short-circuit current flows through the transistors T5 and T8 from time t23 to t25. Therefore, the above-described delay time (time for delaying the clock signal Se by the delay circuit 17) may be set to a value that provides a dead time that can sufficiently prevent the occurrence of such a short-circuit current.
なお、上記構成において、昇圧期間の開始時点は、基準波信号Ｓｄの１周期の開始時点からオン期間の開始時点までの間の時点であれば適宜変更することができる。また、昇圧期間の終了時点は、オン期間の終了時点より前の時点であれば適宜変更することができる。また、充電期間の開始時点は、昇圧期間の終了時点またはそれ以降の時点であれば適宜変更することができる。また、充電期間の終了時点は、基準波信号Ｓｄの１周期の終了時点またはそれ以前の時点であれば適宜変更することができる。このような点を踏まえ、昇圧ドライバ６の動作タイミングを変更した各変形例について図９〜図１３を参照して説明する。なお、図９〜図１３の各変形例を実現するためには、その変更内容に応じて昇圧ロジック１５の具体構成を変更すればよい。
In the above-described configuration, the start time of the boosting period can be appropriately changed as long as it is between the start time of one cycle of the reference wave signal Sd and the start time of the ON period. Further, the end point of the boosting period can be changed as appropriate as long as it is before the end point of the ON period. In addition, the start time of the charging period can be changed as appropriate as long as it is at the end of the boosting period or after that. Further, the end point of the charging period can be changed as appropriate as long as it is the end point of one cycle of the reference wave signal Sd or a point before that. Based on this point, each modification in which the operation timing of the
図９に示す動作タイミングは、図３に示したものに対し、昇圧期間の開始時点が異なる。この場合、電圧制御信号Ｓｃのデューティ比に関係なく、時刻ｔａにおいて、第１昇圧制御信号Ｓａおよび第２昇圧制御信号ＳｂがＨレベルに転じる。従って、昇圧期間の開始時点は、時刻ｔａ、つまりＰＷＭ周期の開始時点となる。このような動作タイミングであっても、図３に示した動作タイミングで動作した場合と同様の作用および効果が得られる。なお、この場合、充電期間から昇圧期間に遷移する際におけるデッドタイムは設けられないが、前述した理由から、短絡電流の問題が生じることはない。 The operation timing shown in FIG. 9 is different from that shown in FIG. 3 at the start time of the boosting period. In this case, regardless of the duty ratio of the voltage control signal Sc, at the time ta, the first boost control signal Sa and the second boost control signal Sb turn to the H level. Therefore, the start time of the boosting period is time ta, that is, the start time of the PWM cycle. Even at such an operation timing, the same operation and effect as when operating at the operation timing shown in FIG. 3 can be obtained. In this case, no dead time is provided in transition from the charging period to the boosting period, but the problem of short circuit current does not occur for the reason described above.
図１０に示す動作タイミングは、図３に示したものに対し、昇圧期間の終了時点が異なる。この場合、昇圧期間の開始時点である時刻ｔｂから所定の遅延時間が経過した時点であり且つ時刻ｔｃより前の時点である時刻ｔｆにおいて、第１昇圧制御信号ＳａがＬレベルに転じる。従って、昇圧期間の終了時点は、オン期間の終了時点より前の時点である時刻ｔｆとなる。このような動作タイミングであっても、図３に示した動作タイミングと同様の作用および効果が得られる。 The operation timing shown in FIG. 10 is different from that shown in FIG. 3 at the end point of the boosting period. In this case, the first boost control signal Sa changes to the L level at a time tf when a predetermined delay time has elapsed from the time tb that is the start time of the boost period and before the time tc. Therefore, the end point of the boosting period is time tf that is a point before the end point of the on period. Even at such an operation timing, the same operation and effect as the operation timing shown in FIG. 3 can be obtained.
図１１に示す動作タイミングは、図３に示したものに対し、昇圧期間の終了時点および充電期間の開始時点が異なる。この場合、昇圧期間の終了時点は、図１０に示したものと同じ時刻ｔｆとなっている。そして、その時刻ｔｆから所定の遅延時間が経過した時点であり且つ時刻ｔｃより前の時点である時刻ｔｇにおいて、第２昇圧制御信号ＳｂがＬレベルに転じる。従って、充電期間の開始時点は、昇圧期間の終了時点以降の時点である時刻ｔｇとなる。このような動作タイミングであっても、図３に示した動作タイミングと同様の作用および効果が得られる。 The operation timing shown in FIG. 11 is different from that shown in FIG. 3 at the end of the boosting period and the start of the charging period. In this case, the end point of the boosting period is the same time tf as shown in FIG. Then, at a time tg when a predetermined delay time has elapsed from the time tf and before the time tc, the second boost control signal Sb changes to the L level. Therefore, the start time of the charging period is time tg, which is a time after the end of the boosting period. Even at such an operation timing, the same operation and effect as the operation timing shown in FIG. 3 can be obtained.
図１２に示す動作タイミングは、図３に示したものに対し、昇圧期間の終了時点および充電期間の開始時点が異なる。なお、図１２では、電圧制御信号Ｓｃのオンデューティが４０％程度となっている。この場合、昇圧期間の開始時点である時刻ｔｂから所定の遅延時間が経過した時点であり且つオン期間の終了時点である時刻ｔｅより前の時点である時刻ｔｈにおいて、第１昇圧制御信号ＳａがＬレベルに転じる。従って、昇圧期間の終了時点は、オン期間の終了時点より前の時点である時刻ｔｈとなる。そして、その時刻ｔｈから所定の遅延時間が経過した時点である時刻ｔｉ（時刻ｔｅ）において、第２昇圧制御信号ＳｂがＬレベルに転じる。従って、充電期間の開始時点は、昇圧期間の終了時点以降の時点である時刻ｔｉとなる。このような動作タイミングであっても、図３に示した動作タイミングと同様の作用および効果が得られる。 The operation timing shown in FIG. 12 differs from that shown in FIG. 3 at the end of the boosting period and the start of the charging period. In FIG. 12, the on-duty of the voltage control signal Sc is about 40%. In this case, the first boost control signal Sa is at a time th that is a time when a predetermined delay time has elapsed from the time tb that is the start time of the boost period and that is a time before the time te that is the end time of the ON period. Turn to L level. Therefore, the end point of the boosting period is time th, which is a point before the end point of the on period. Then, at a time ti (time te) when a predetermined delay time has elapsed from the time th, the second boost control signal Sb changes to the L level. Therefore, the start time of the charging period is a time ti that is a time after the end of the boosting period. Even at such an operation timing, the same operation and effect as the operation timing shown in FIG. 3 can be obtained.
図１３に示す動作タイミングは、図３に示したものに対し、充電期間の終了時点が異なる。この場合、充電期間の開始時点である時刻ｔｄから所定の遅延時間が経過した時点でありオン期間の終了時点である時刻ｔｅより前の時点である時刻ｔｊにおいて、第２昇圧制御信号ＳｂがＨレベルに転じる。従って、充電期間の終了時点は、基準波信号Ｓｄの１周期の終了時点である時刻ｔａ以前の時点である時刻ｔｊとなる。このような動作タイミングであっても、図３に示した動作タイミングと同様の作用および効果が得られる。 The operation timing shown in FIG. 13 differs from that shown in FIG. 3 at the end of the charging period. In this case, the second boost control signal Sb is H at a time tj, which is a time when a predetermined delay time has elapsed from the time td, which is the start time of the charging period, and before the time te, which is the end time of the ON period. Turn to the level. Accordingly, the end point of the charging period is a time tj that is a time point before the time ta that is the end point of one cycle of the reference wave signal Sd. Even at such an operation timing, the same operation and effect as the operation timing shown in FIG. 3 can be obtained.
（第２の実施形態）
以下、本発明の第２の実施形態について図１４〜図１６を参照しながら説明する。
図１４に示す本実施形態の電源回路４１（スイッチング電源回路に相当）は、図１に示した第１の実施形態の電源回路１に対し、ゲート駆動回路２に代えてゲート駆動回路４２を備えている点と、電圧制御回路３に代えて電圧制御回路４３を備えている点とが異なる。
(Second Embodiment)
Hereinafter, a second embodiment of the present invention will be described with reference to FIGS.
A power supply circuit 41 (corresponding to a switching power supply circuit) shown in FIG. 14 includes a
電圧制御回路４３は、電圧制御回路３に対し、基準波生成回路２１に代えて基準波生成回路４４を備えている点が異なる。基準波生成回路４４は、ＰＷＭの基準波（キャリア波）となる鋸波を生成する。基準波生成回路４４が生成する鋸波は、基準波信号ＳｇとしてコンパレータＣＰ１およびゲート駆動回路４２の昇圧制御回路４５に与えられる。
The
昇圧制御回路４５は、昇圧制御回路７に対し、クロック生成回路１４および昇圧ロジック１５に代えて、クロック生成回路４６および昇圧ロジック４７を備えている点が異なる。クロック生成回路４６は、基準波信号Ｓｇを入力し、その信号を元にクロック信号Ｓｅを生成して昇圧ロジック４７に出力する。本実施形態では、クロック信号Ｓｅは、基準波信号Ｓｇが反転する時点において立ち上がる（Ｈレベルに反転する）とともに、基準波信号Ｓｇが最大値と最小値との中間の値となる時点において立ち下がる（Ｌレベルに反転する）信号となっている（図１６参照）。
The
昇圧ロジック４７は、クロック信号Ｓｅを入力し、その信号を元に第１昇圧制御信号Ｓａ’および第２昇圧制御信号Ｓｂを生成して昇圧ドライバ６に出力する。第１昇圧制御信号Ｓａは、クロック信号Ｓｅと同一の論理を表す信号である（図１６参照）。昇圧ロジック４７の具体的な構成としては、例えば図１５に示す構成例を採用することができる。図１５に示す昇圧ロジック４７は、昇圧ロジック１５に対し、ＡＮＤ回路１６に代えてバッファ回路４８を備えている点が異なる。バッファ回路４８の入力端子には、クロック信号Ｓｅが与えられる。バッファ回路４８の出力端子は、第１昇圧制御信号Ｓａ’の出力端子となる。
The step-up
上記構成における昇圧ドライバ６の動作タイミングは、図１６に示すとおりとなる。本実施形態では、基準波信号Ｓｇが反転する時点（図１６の時刻ｔａ）が、ＰＷＭの１周期Ｔの開始時点および終了時点に相当する。従って、基準波信号Ｓｇが反転する時点から、次に基準波信号Ｓｇが反転する時点までの間が、ＰＷＭの１周期Ｔとなる。
The operation timing of the
この場合、ＰＷＭの１周期の開始時点（時刻ｔａ）において、第１昇圧制御信号Ｓａ’および第２昇圧制御信号ＳｂがＨレベルに転じる。従って、昇圧期間の開始時点は、基準波信号Ｓｇの１周期の開始時点である時刻ｔａとなる。その後、クロック信号ＳｅがＬレベルに転じる時点（時刻ｔｃ）において、第１昇圧制御信号Ｓａ’がＬレベルに転じる。従って、昇圧期間の終了時点は、オン期間の終了時点である時刻ｔｅより前の時点である時刻ｔｃとなる。 In this case, at the start of one PWM period (time ta), the first boost control signal Sa 'and the second boost control signal Sb turn to H level. Therefore, the start time of the boosting period is time ta, which is the start time of one cycle of the reference wave signal Sg. Thereafter, at the time (time tc) when the clock signal Se changes to the L level, the first boost control signal Sa ′ changes to the L level. Accordingly, the end point of the boosting period is a time tc that is a time point before the time te that is the end point of the ON period.
第１昇圧制御信号Ｓａ’がＬレベルに転じた時点（時刻ｔｃ）から所定の遅延時間が経過した時点（時刻ｔｄ）において、第２昇圧制御信号ＳｂがＬレベルに転じる。従って、充電期間の開始時点は、昇圧期間の終了時点である時刻ｔｃ以降の時点である時刻ｔｄとなる。その後、次に基準波信号Ｓｇが反転する時点、つまり、クロック信号ＳｅがＨレベルに転じる時点（時刻ｔａ）において、第２昇圧制御信号ＳｂがＨレベルに転じる。従って、充電期間の終了時点は、基準波信号Ｓｇの１周期の終了時点である時刻ｔａとなる。 At the time (time td) when a predetermined delay time has elapsed from the time (time tc) when the first voltage boost control signal Sa 'has turned to L level, the second voltage boost control signal Sb goes to L level. Therefore, the start time of the charging period is time td, which is a time after time tc, which is the end time of the boosting period. Thereafter, at the time when the reference wave signal Sg is inverted next, that is, when the clock signal Se changes to H level (time ta), the second boost control signal Sb changes to H level. Therefore, the end point of the charging period is time ta which is the end point of one cycle of the reference wave signal Sg.
基準波信号として鋸波信号を用いた本実施形態の構成によっても、基準波信号として三角波信号を用いた第１の実施形態と同様の作用および効果が得られる。なお、本実施形態では、充電期間から昇圧期間に遷移する際におけるデッドタイムは設けられないが、第１の実施形態にて前述した理由から、短絡電流の問題が生じることはない。また、本実施形態の構成においても、第１の実施形態と同様に、昇圧ドライバ６の動作タイミングを変更してもよい。
Also by the configuration of the present embodiment using the sawtooth signal as the reference wave signal, the same operation and effect as in the first embodiment using the triangular wave signal as the reference wave signal can be obtained. In the present embodiment, no dead time is provided in transition from the charging period to the boosting period, but the problem of short circuit current does not occur for the reason described above in the first embodiment. Also in the configuration of the present embodiment, the operation timing of the
（第３の実施形態）
以下、本発明の第３の実施形態について図１７および図１８を参照しながら説明する。
図１７に示すスイッチング電源システム５１は、共通の基準波信号ＳｄによりＰＷＭ駆動される２つの電源回路５２ａ、５２ｂ（スイッチング電源回路に相当）により構成されている。電源回路５２ａ、５２ｂは、それぞれが第１の実施形態の電源回路１と同じ基本構成を有している。ただし、昇圧ドライバ６、昇圧制御回路７、基準波生成回路２１については、２つの電源回路５２ａ、５２ｂにおいて共有する形となっている。
(Third embodiment)
Hereinafter, a third embodiment of the present invention will be described with reference to FIGS. 17 and 18.
A switching
なお、本実施形態では、電源回路５２ａの誤差アンプＯＰ１が出力する誤差信号ＳｆをＳｆａとして表し、電源回路５２ｂの誤差アンプＯＰ１が出力する誤差信号ＳｆをＳｆｂとして表す。また、電源回路５２ａのコンパレータＣＰ１が出力する電圧制御信号ＳｃをＳｃａとして表し、電源回路５２ｂのコンパレータＣＰ１が出力する電圧制御信号ＳｃをＳｃｂとして表す。電源回路５２ａの出力電圧をＶOUT1として表し、電源回路５２ｂの出力電圧をＶOUT2として表す。
In the present embodiment, the error signal Sf output from the error amplifier OP1 of the
出力電圧ＶOUT1の目標値は、出力電圧ＶOUT2の目標値に比べて高い値に設定されている。そのため、定常動作時、電源回路５２ａのほうが、電源回路５２ｂよりも、入出力電圧の差が小さくなる（ＶIN1−ＶOUT1＜ＶIN1−ＶOUT2）。そして、本実施形態の昇圧ロジック１５は、電源回路５２ａから出力される電圧制御信号Ｓｃａおよびクロック信号Ｓｅを入力し、それらの信号を元に第１昇圧制御信号Ｓａおよび第２昇圧制御信号Ｓｂを生成して昇圧ドライバ６に出力する。
The target value of the output voltage VOUT1 is set to a value higher than the target value of the output voltage VOUT2. Therefore, during steady operation, the
上記構成における昇圧ドライバ６の動作タイミングは、図１７に示すとおりとなる。この場合、誤差信号Ｓｆａが基準波信号Ｓｄを上回る期間（時刻ｔｂ〜ｔｅ）、電圧制御信号ＳｃａがＨレベルとなる。この期間は、電源回路５２ａのトランジスタＴ１がオン駆動されるオン期間である。また、誤差信号Ｓｆｂが基準波信号を上回る期間（時刻ｔｂ’〜ｔｅ’）、電圧制御信号ＳｃｂがＨレベルとなる。この期間は、電源回路５２ｂのトランジスタがオン駆動されるオン期間である。
The operation timing of the
本実施形態では、昇圧ドライバ６は、電源回路５２ａ、５２ｂの双方のオン期間を含む期間に昇圧動作を実行する必要がある。また、昇圧ドライバ６は、電源回路５２ａ、５２ｂのオン期間の開始時点のうち早い時点（この場合、時刻ｔｂ）またはそれより前の時点から昇圧動作を開始する必要がある。このような点を踏まえ、本実施形態では、昇圧ドライバ６の各動作が図１７に示すように制御される。
In the present embodiment, the
すなわち、ＰＷＭの１周期の開始時点（時刻ｔａ）では、第２昇圧制御信号ＳｂがＨレベルに転じるものの、第１昇圧制御信号ＳａがＬレベルのままである。そのため、この際、昇圧ドライバ６による昇圧動作は未だ実行されない。その後、電源回路５２ａのオン期間の開始時点（時刻ｔｂ）において、第１昇圧制御信号ＳａがＨレベルに転じる。そのため、電源回路５２ａのオン期間の開始時点において昇圧ドライバ６による昇圧動作が開始される。その後、クロック信号ＳｅがＬレベルに転じる時点（時刻ｔｃ）において、第１昇圧制御信号ＳａがＬレベルに転じる。そのため、電源回路５２ａ、５２ｂの双方のオン期間の途中において、昇圧ドライバ６による昇圧動作が終了される。
That is, at the start of one PWM cycle (time ta), the second boost control signal Sb changes to the H level, but the first boost control signal Sa remains at the L level. Therefore, at this time, the boosting operation by the boosting
第１昇圧制御信号ＳａがＬレベルに転じた時点（時刻ｔｃ）から所定の遅延時間が経過した時点（時刻ｔｄ）において、第２昇圧制御信号ＳｂがＬレベルに転じる。そのため、昇圧動作の終了後であり且つ電源回路５２ａ、５２ｂの双方のオン期間の途中の時点において、昇圧ドライバ６による充電動作が開始される。上述した昇圧期間の開始時点は、電圧制御信号Ｓｃａのデューティ比に応じて変化する。一方、昇圧期間の終了時点と、充電期間の開始および終了時点とは、電圧制御信号Ｓｃａのデューティ比に依存せず、一定のタイミングとなる。
At the time (time td) when a predetermined delay time has elapsed from the time (time tc) when the first voltage boost control signal Sa changes to L level, the second voltage boost control signal Sb changes to L level. Therefore, the charging operation by the boosting
以上説明したように、本実施形態のスイッチング電源システム５１では、定常動作時におけるオンデューティが大きい電源回路５２ａの電圧制御信号Ｓｃａおよび共通の基準波信号Ｓｄに同期したクロック信号Ｓｅに基づいて定まる上記タイミングでもって昇圧ドライバ６の動作が制御される。電圧制御信号Ｓｃａ、Ｓｃｂのオンデューティ（オン期間）は、三角波である基準波信号Ｓｄが最小値となる時点（時刻ｔｃ）を中心として左右対称に伸び縮みする態様で変化する。従って、オンデューティの大きいほうの電圧制御信号Ｓｃａに基づいて昇圧期間を設定すれば、電源回路５２ａのオン期間だけでなく、定常動作時におけるオンデューティが小さい電源回路５２ｂのオン期間を必ず含む期間において昇圧ドライバ６による昇圧動作が行われる。
As described above, in the switching
従って、本実施形態によれば、第１の実施形態と同様の作用および効果が得られる。さらに、本実施形態によれば、共通の基準波信号ＳｄによりＰＷＭ駆動される２つの電源回路５２ａ、５２ｂについて、昇圧ドライバ６および昇圧制御回路７を共有化することにより、スイッチング電源システム５１全体の構成が簡単化されて小型化およびコスト低減に寄与することができるという効果も得られる。なお、本実施形態の構成においても、第１の実施形態と同様に、昇圧ドライバ６の動作タイミングを変更してもよい。
Therefore, according to this embodiment, the same operation and effect as the first embodiment can be obtained. Further, according to the present embodiment, the
（第４の実施形態）
以下、本発明の第２の実施形態について図１９および図２０を参照しながら説明する。
図１９に示す本実施形態の電源回路６１（スイッチング電源回路に相当）は、図１に示した第１の実施形態の電源回路１に対し、ゲート駆動回路２に代えて図１４に示した第２の実施形態のゲート駆動回路４２を備えている点と、電圧制御回路３に代えて電圧制御回路６２を備えている点が異なる。電圧制御回路６２は、電圧制御回路３に対し、コンパレータＣＰ１に代えてコンパレータＣＰ６１およびフリップフロップ６３を備えている点と、基準波生成回路２１に代えて図１４に示した第２の実施形態の基準波生成回路４４を備えている点とが異なる。
(Fourth embodiment)
Hereinafter, a second embodiment of the present invention will be described with reference to FIGS. 19 and 20.
A power supply circuit 61 (corresponding to a switching power supply circuit) shown in FIG. 19 is different from the power supply circuit 1 shown in FIG. 1 in the first embodiment shown in FIG. The difference is that the
コンパレータＣＰ６１の非反転入力端子には、誤差アンプＯＰ１の出力が与えられる。コンパレータＣＰ６１の一方の反転入力端子には、ダイオードＤ１のカソードからインダクタＬ１へと至る経路に流れる電流の検出信号が与えられる。コンパレータＣＰ１の他方の反転入力端子には、基準波生成回路４４から出力される基準波信号Ｓｇが与えられる。フリップフロップ６３は、ＲＳフリップフロップであり、そのリセット端子Ｒには、コンパレータＣＰ６１の出力信号Ｓｈが与えられる。
The output of the error amplifier OP1 is given to the non-inverting input terminal of the comparator CP61. One inverting input terminal of the comparator CP61 is supplied with a detection signal of a current flowing through a path from the cathode of the diode D1 to the inductor L1. The reference wave signal Sg output from the reference
また、フリップフロップ６３のセット端子Ｓには、クロック生成回路４６により生成されるクロック信号Ｓｅが与えられる。フリップフロップ６３の出力端子Ｑから出力される信号は、電圧制御信号Ｓｃとして、駆動回路８に与えられる。上記構成によれば、クロック信号ＳｅによりトランジスタＴ１のオンタイミングが制御されるとともに、コンパレータＣＰ６１の出力信号Ｓｈによりオフタイミングが制御される（電流モード制御）。
Further, the clock signal Se generated by the
上記構成における昇圧ドライバ６の動作タイミングは、図２０に示すとおりとなる。この場合、ＰＷＭの１周期の開始時点（時刻ｔａ）において、第１昇圧制御信号Ｓａ’および第２昇圧制御信号ＳｂがＨレベルに転じる。従って、昇圧期間の開始時点は、基準波信号Ｓｇの１周期の開始時点である時刻ｔａとなる。その後、クロック信号ＳｅがＬレベルに転じる時点（時刻ｔｃ）において、第１昇圧制御信号Ｓａ’がＬレベルに転じる。従って、昇圧期間の終了時点は、オン期間の終了時点である時刻ｔｅより前の時点である時刻ｔｃとなる。
The operation timing of the
第１昇圧制御信号Ｓａ’がＬレベルに転じた時点（時刻ｔｃ）から所定の遅延時間が経過した時点（時刻ｔｄ）において、第２昇圧制御信号ＳｂがＬレベルに転じる。従って、充電期間の開始時点は、昇圧期間の終了時点である時刻ｔｃ以降の時点である時刻ｔｄとなる。その後、次に基準波信号Ｓｇが反転する時点、つまり、クロック信号ＳｅがＨレベルに転じる時点（時刻ｔａ）において、第２昇圧制御信号ＳｂがＨレベルに転じる。従って、充電期間の終了時点は、基準波信号Ｓｇの１周期の終了時点である時刻ｔａとなる。 At the time (time td) when a predetermined delay time has elapsed from the time (time tc) when the first voltage boost control signal Sa 'has turned to L level, the second voltage boost control signal Sb goes to L level. Therefore, the start time of the charging period is time td, which is a time after time tc, which is the end time of the boosting period. Thereafter, at the time when the reference wave signal Sg is inverted next, that is, when the clock signal Se changes to H level (time ta), the second boost control signal Sb changes to H level. Therefore, the end point of the charging period is time ta which is the end point of one cycle of the reference wave signal Sg.
電流モード制御の電源回路６１を対象とした本実施形態の構成によっても、電圧モード制御の電源回路１を対象とした第１の実施形態と同様の作用および効果が得られる。なお、本実施形態では、充電期間から昇圧期間に遷移する際におけるデッドタイムは設けられないが、第１の実施形態にて前述した理由から、短絡電流の問題が生じることはない。また、本実施形態の構成においても、第１の実施形態と同様に、昇圧ドライバ６の動作タイミングを変更してもよい。
According to the configuration of the present embodiment targeting the
（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、次のような変形または拡張が可能である。
トランジスタＴ１は、Ｎチャネル型の半導体スイッチング素子であればよく、例えばＩＧＢＴであってもよい。昇圧ドライバ６および駆動回路８を構成する各トランジスタは、ＭＯＳトランジスタおよびバイポーラトランジスタのいずれでも構わない。また、トランジスタＴ３は、ＰＮＰ形バイポーラトランジスタまたはＰチャネル型のＭＯＳトランジスタでもよい。ただし、その場合、第１昇圧制御信号Ｓａの論理を反転させる必要がある。また、その場合、ベース（ゲート）をノードＮ１に接続する必要はない。
(Other embodiments)
The present invention is not limited to the embodiments described above and illustrated in the drawings, and the following modifications or expansions are possible.
The transistor T1 may be an N-channel type semiconductor switching element, and may be, for example, an IGBT. Each transistor constituting the
チャージポンプ主回路１０は、２段以上の段数の構成であってもよい。第１開閉回路１１は、図１などに示した構成に限らずともよく、コンデンサＣ２の一方の端子と電源入力端子９との間を開閉する機能を有する回路であればよい。第２開閉回路１２は、図１などに示した構成に限らずともよく、コンデンサＣ２の一方の端子とグランドとの間を開閉する機能を有する回路であればよい。
The charge pump
第１開閉駆動回路２５および第２開閉駆動回路２６を同じ段数の駆動回路としてもよい。その場合、昇圧動作から充電動作への遷移期間および充電動作から昇圧動作への遷移期間において短絡電流の問題が生じる可能性があるため、上記遷移期間にデッドタイムを積極的に設けるように昇圧ドライバ６の動作タイミングを変更するとよい。第１開閉駆動回路２５の段数に比べ、第２開閉駆動回路２６の段数を多くしてもよい。その場合、昇圧期間から充電期間への遷移期間において短絡電流の発生が抑制されるものの、充電期間から昇圧期間への遷移期間において短絡電流の問題が生じる可能性があるため、上記遷移期間にデッドタイムを積極的に設けるように昇圧ドライバ６の動作タイミングを変更すればよい。なお、上記各実施形態および上記変形例のいずれにおいても、ゲート駆動回路（の昇圧ドライバ）が上記短絡電流を許容できるような仕様であるならば、上記各遷移期間におけるデッドタイムは、必ずしも設ける必要はない。
The first open /
スイッチング電源システム５１は、共通の基準波信号によりＰＷＭ駆動される複数のスイッチング電源回路を含む構成であればよい。従って、３つ以上のスイッチング電源回路を含む構成であってもよい。その場合、共通の基準波信号と、３つ以上のスイッチング電源回路のうち入出力電圧の差が最も小さいスイッチング電源回路の電圧制御回路から出力される電圧制御信号（ＰＷＭ信号）とに基づいて昇圧ドライバ６の動作を制御すればよい。また、上記複数のスイッチング電源回路としては、基準波信号として三角波信号を用いる電圧モード制御の構成（第１の実施形態の構成）に限らず、基準波信号として鋸波信号を用いる電圧モード制御の構成（第２の実施形態の構成）、電流モード制御の構成（第４の実施形態の構成）であってもよい。
The switching
上記各実施形態では、基準波生成回路２１、４４から出力される基準波信号Ｓｄ、Ｓｇを元に、基準波信号Ｓｄ、Ｓｇに同期したクロック信号Ｓｅを生成するクロック生成回路１４、４６を備えた構成であった。しかし、基準波生成回路２１、４４が、クロック信号を元に基準波信号Ｓｄ、Ｓｇを生成する構成である場合、クロック生成回路１４、４６を省くとともに、基準波生成回路２１、４４において用いられるクロック信号を、昇圧ロジック１５、４７などに供給する構成としてよい。
Each of the above embodiments includes the
上記各実施形態では、スイッチング電源回路の入力電圧（ＶIN1）と、昇圧ドライバの入力電圧（ＶIN2）とを別々にした構成を例に説明したが、これに限らずともよく、上記各入力電圧を共通にした構成であってもよい。 In each of the embodiments described above, the configuration in which the input voltage (VIN1) of the switching power supply circuit and the input voltage (VIN2) of the boost driver are separated is described as an example. However, the present invention is not limited to this. A common configuration may be used.
上記各実施形態では、本発明のゲート駆動回路を車載用途のスイッチング電源回路に適用した構成を例に説明したが、これに限らずともよく、本発明のゲート駆動回路は、民生用途など種々の用途のスイッチング電源回路に適用することができる。また、本発明のゲート駆動回路は、同期整流方式の昇圧型のスイッチング電源回路にも適用することができる。 In each of the above-described embodiments, the configuration in which the gate drive circuit of the present invention is applied to a switching power supply circuit for in-vehicle use has been described as an example. However, the present invention is not limited to this, and the gate drive circuit of the present invention can be It can be applied to a switching power supply circuit for use. The gate drive circuit of the present invention can also be applied to a synchronous rectification step-up switching power supply circuit.
図面中、１、４１、５２ａ、５２ｂ、６１は電源回路（スイッチング電源回路）、２、４２はゲート駆動回路、３、４３、６２は電圧制御回路、６は昇圧ドライバ、７、４５は昇圧制御回路、８は駆動回路、１０はチャージポンプ主回路、１１は第１開閉回路（第１開閉手段）、１２は第２開閉回路（第２開閉手段）、２５は第１開閉駆動回路、２６は第２開閉駆動回路、５１はスイッチング電源システム、Ｃ２はコンデンサ、Ｄ２はダイオード（逆流阻止用のスイッチング素子）、Ｔ１はトランジスタ（主スイッチング素子）、Ｔ５はトランジスタ（第１開閉用スイッチング素子）、Ｔ８はトランジスタ（第２開閉用スイッチング素子）を示す。 In the drawing, 1, 41, 52a, 52b, 61 are power supply circuits (switching power supply circuits), 2, 42 are gate drive circuits, 3, 43, 62 are voltage control circuits, 6 is a boost driver, and 7, 45 are boost controls. Circuit, 8 drive circuit, 10 charge pump main circuit, 11 first open / close circuit (first open / close means), 12 second open / close circuit (second open / close means), 25 first open / close drive circuit, and 26 The second switching drive circuit, 51 is a switching power supply system, C2 is a capacitor, D2 is a diode (switching element for backflow prevention), T1 is a transistor (main switching element), T5 is a transistor (first switching element for switching), T8 Indicates a transistor (second switching element for opening and closing).
Claims (11)
外部から与えられる入力電圧によりコンデンサ（Ｃ２）の充電を行う充電動作と、前記コンデンサ（Ｃ２）の一方の端子電圧を上昇させることにより前記コンデンサ（Ｃ２）の他方の端子から前記入力電圧を昇圧した昇圧電圧を出力する昇圧動作と、を実行する昇圧ドライバ（６）と、
前記昇圧ドライバ（６）の動作を制御する昇圧制御回路（７、４５）と、
前記スイッチング電源回路（１、４１、６１）におけるスイッチング動作をＰＷＭ制御する電圧制御回路（３、４３、６２）から与えられるＰＷＭ信号に基づいて前記主スイッチング素子を駆動する駆動回路（８）と、
を備え、
前記駆動回路（８）は、前記昇圧ドライバ（６）から与えられる昇圧電圧を前記主スイッチング素子（Ｔ１）のゲートに供給することにより前記主スイッチング素子（Ｔ１）をオン駆動し、
前記昇圧制御回路（７、４５）は、
前記電圧制御回路（３、４３、６２）にて用いられる基準波信号の１周期のうち、
前記基準波信号の１周期の開始時点から前記ＰＷＭ信号がオンデューティを表すレベルとなるオン期間の開始時点までの間の時点を開始時点とし且つ前記オン期間の終了時点より前の時点を終了時点とする昇圧期間に前記昇圧動作を実行させ、
前記昇圧期間の終了時点またはそれ以降の時点を開始時点とし且つ前記基準波信号の１周期の終了時点またはそれ以前の時点を終了時点とする充電期間に前記充電動作を実行させるように前記昇圧ドライバの動作を制御することを特徴とするゲート駆動回路。 A gate drive circuit (2, 42) for driving the gate of an N-channel main switching element (T1) provided on the high side of the switching power supply circuit (1, 41, 61),
Charging operation for charging the capacitor (C2) with an externally applied input voltage, and boosting the input voltage from the other terminal of the capacitor (C2) by increasing one terminal voltage of the capacitor (C2) A boosting driver (6) for performing a boosting operation for outputting a boosted voltage;
A boost control circuit (7, 45) for controlling the operation of the boost driver (6);
A drive circuit (8) for driving the main switching element based on a PWM signal supplied from a voltage control circuit (3, 43, 62) for PWM-controlling a switching operation in the switching power supply circuit (1, 41, 61);
With
The drive circuit (8) drives the main switching element (T1) on by supplying the boosted voltage supplied from the boost driver (6) to the gate of the main switching element (T1),
The boost control circuit (7, 45)
Of one cycle of the reference wave signal used in the voltage control circuit (3, 43, 62),
The time point between the start time point of one cycle of the reference wave signal and the start time point of the on period in which the PWM signal becomes an on-duty level is set as the start time point, and the time point before the end time point of the on period is set as the end time point The boosting operation is performed during the boosting period
The boost driver is configured to execute the charging operation in a charging period in which the end time of the boosting period or the time after the start time is the start time and the end time of one cycle of the reference wave signal or the time before the end time is the end time. A gate drive circuit characterized by controlling the operation of.
逆流阻止用のスイッチング素子（Ｄ２）およびコンデンサ（Ｃ２）からなるチャージポンプ主回路（１０）と、
前記コンデンサ（Ｃ２）の一方の端子と前記入力電圧の供給端子との間を開閉する第１開閉手段（１１）と、
前記コンデンサ（Ｃ２）の一方の端子と基準電位の供給端子との間を開閉する第２開閉手段（１２）と、
を備え、
前記昇圧制御回路（７、４５）は、
前記昇圧動作を実行する際、前記第１開閉手段（１１）を閉じるとともに前記第２開閉手段（１２）を開き、
前記充電動作を実行する際、前記第１開閉手段（１１）を開くとともに前記第２開閉手段（１２）を閉じることを特徴とする請求項１または２に記載のゲート駆動回路。 The step-up driver (6)
A charge pump main circuit (10) comprising a switching element (D2) for preventing backflow and a capacitor (C2);
First opening / closing means (11) for opening / closing between one terminal of the capacitor (C2) and the supply terminal for the input voltage;
Second opening / closing means (12) for opening / closing between one terminal of the capacitor (C2) and a reference potential supply terminal;
With
The boost control circuit (7, 45)
When performing the step-up operation, the first opening / closing means (11) is closed and the second opening / closing means (12) is opened,
3. The gate drive circuit according to claim 1, wherein when the charging operation is performed, the first opening / closing means (11) is opened and the second opening / closing means (12) is closed.
前記第２開閉手段（１２）は、その開閉経路に介在する第２開閉用スイッチング素子（Ｔ８）と、前記第２開閉用スイッチング素子（Ｔ８）を駆動するものであって前記第１開閉駆動回路（２５）よりも少ない段数の第２開閉駆動回路（２６）と、を備え、
前記昇圧制御回路（７、４５）は、前記昇圧動作の終了時点から前記充電動作の開始時点までの間に、前記第１開閉手段（１１）および前記第２開閉手段（１２）の双方を開く期間を設けることを特徴とする請求項３に記載のゲート駆動回路。 The first opening / closing means (11) drives the first opening / closing switching element (T5) interposed in the opening / closing path and the first opening / closing switching element (T5), and has a predetermined number of first opening / closing operations. A drive circuit (25),
The second opening / closing means (12) drives the second opening / closing switching element (T8) interposed in the opening / closing path and the second opening / closing switching element (T8), and the first opening / closing driving circuit. A second opening / closing drive circuit (26) having a lower number of stages than (25),
The boost control circuit (7, 45) opens both the first opening / closing means (11) and the second opening / closing means (12) between the end of the boosting operation and the start of the charging operation. 4. The gate driving circuit according to claim 3, wherein a period is provided.
請求項１から１０のいずれか一項に記載のゲート駆動回路（２、４２）と、
を備え、
前記ゲート駆動回路（２、４２）は、１つの前記昇圧ドライバ（６）、１つの前記昇圧制御回路（７、４５）および複数の前記スイッチング電源回路（５２ａ、５２ｂ）のそれぞれに対応する複数の前記駆動回路（８）を備え、
前記昇圧制御回路（７、４５）は、前記共通の基準波信号と、複数の前記スイッチング電源回路（５２ａ、５２ｂ）のうち、入出力電圧の差が最も小さいスイッチング電源回路（５２ａ、５２ｂ）におけるスイッチング動作をＰＷＭ制御する電圧制御回路（３、４３、６２）から与えられるＰＷＭ信号とに基づいて前記昇圧ドライバ（６）の動作を制御することを特徴とするスイッチング電源システム。 A plurality of switching power supply circuits (52a, 52b) that are PWM driven by a common reference wave signal;
Gate drive circuit (2, 42) according to any one of claims 1 to 10,
With
The gate drive circuit (2, 42) includes a plurality of boost drivers (6), a plurality of boost control circuits (7, 45), and a plurality of switching power supply circuits (52a, 52b). Comprising the drive circuit (8);
The boost control circuit (7, 45) is a switching power supply circuit (52a, 52b) having the smallest difference between input and output voltages among the common reference wave signal and the plurality of switching power supply circuits (52a, 52b). A switching power supply system that controls the operation of the step-up driver (6) based on a PWM signal supplied from a voltage control circuit (3, 43, 62) that performs PWM control of the switching operation.
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