JP4056500B2 - 伝送線路基板および半導体パッケージ - Google Patents

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Description

本発明は、マイクロ波帯またはミリ波帯などの高周波帯で動作する半導体デバイスに対し入出力する信号を伝送する伝送線路基板および半導体パッケージに関し、さらに詳しくは半導体デバイスで発生される高周波信号のパッケージ外部への漏洩を効率よく抑止することが可能な伝送線路基板および半導体パッケージに関するものである。
マイクロ波帯またはミリ波帯などの高周波帯で動作する半導体デバイスが搭載される高周波パッケージにおいては、高周波パッケージに形成された外部端子と半導体デバイスの入出力端子との間を多層誘電体基板内に形成された表層信号線路や内層信号線路によって接続している。これらの線路によって、所望の高周波信号を入出力する他、半導体デバイスに対しＤＣバイアス電圧、制御信号などを入出力するようにしている。
高周波パッケージ内において、高周波帯で動作する半導体デバイスは、その周りが、カバー、シーリング、接地導体面などにより遮蔽されているが、半導体デバイスの入出力端子から伝導的に漏洩する不要波としての高周波信号（不要信号）が、ＤＣバイアス電圧や制御信号等の入出力用の信号線路を介して外部に放射されるという問題がある。このため、この種の高周波パッケージにおいては、各種の電波法のＥＭＩ規格を満足するのが非常に困難な状況下にある。
このような高周波パッケージが含まれる機器モジュール全体を金属カバーで覆うことも考えられるが、この場合は、高価な筐体等が必要となるため、低コスト化のためにも、高周波パッケージ内で、上記のＥＭＩ規格を満足するような対策が望まれる。
特許文献１では、誘電体基板の表面に、高周波部品搭載部と、高周波部品の高周波端子と接続される高周波用伝送回路と、高周波部品の電源端子と接続される電源回路とが形成された配線基板において、電源回路の中の電源線路やビアホール導体を、比透磁率が８０以上、電気抵抗率が１．０（μΩｍ）以下、Ｆｅ、Ｃｏ、Ｎｉの少なくとも１種を含有する高透磁率低抵抗体で形成することによって、不要高周波信号を吸収するようにした従来技術が開示されている。
特開２００４−３９７３９号公報
上記従来技術の場合、内層信号線路に直列に抵抗体を接続していることと等価であり、内層信号線路を伝搬する不要波のみを減衰、吸収するという対処がなされていないので、内層信号線路を介してＤＣバイアスを通過させる場合、少なからず電圧降下が発生して、ＤＣバイアスの伝送特性に悪影響を与えるという問題もある。
本発明は、上記に鑑みてなされたものであって、外部への不要波成分の漏洩を高周波パッケージ内で抑止することができるとともに、必要なＤＣバイアス電圧、制御信号あるいは中間周波数信号などの伝送特性に悪影響を与えることなく、不要波を効率よく電力減衰、吸収することが可能な伝送線路基板および半導体パッケージを得ることを目的とする。
上述した課題を解決し、目的を達成するために、本発明は、半導体デバイスに入出力される信号を伝送する伝送線路基板において、前記半導体デバイスに接続される信号線路を２つの等位相の信号線路に分配する分配器と、前記分配された信号線路の一方につながり、不要波の基板内実効波長の略１／２の長さを有する信号線路を有する遅延器と、前記遅延器および前記分配された信号線路の他方につながり、不要波が互いに逆位相となる平行の２つの信号線路を有する平行２線路と、前記平行２線路上に配置され、平行の２つの信号線路間を接続する抵抗体と、前記平行２線路の２つの信号線路を合成する信号線路を有し、合成信号を外部に出力する合成器とを有する不要波抑制回路を備えることを特徴とする。
この発明では、遅延器によって平行２線路上を伝送する不要波を逆位相とすることにより、平行２線路間に電界を形成し、抵抗体を平行２線路上で前記電界方向に平行に設けている。
この発明によれば、遅延器によって平行２線路上を伝送する不要波を逆位相とすることにより、平行２線路間に電界を形成し、抵抗体を平行２線路上で前記電界方向に平行に設けているので、ＤＣバイアス電圧、制御信号あるいは中間周波数信号などの駆動制御信号の伝送特性に悪影響を与えることなく、不要波帯域のみに対して電圧降下を発生させ、不要波帯域のみを効率よく減衰、吸収させることが可能となる。
以下に、本発明にかかる伝送線路基板及び半導体パッケージの実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態１．
図１〜図３はこの発明にかかる半導体パッケージ１を示すものである。この発明は、任意の周波数帯で動作する半導体デバイス（半導体ＩＣ）が搭載された半導体パッケージに適用可能であるが、ここではマイクロ波帯、ミリ波帯などの高周波帯で動作する複数の高周波半導体デバイス（ＭＭＩＣ、以下高周波デバイスと略す）が搭載される半導体パッケージ（以下、高周波パッケージという）１に本発明を適用した場合を示している。半導体パッケージ１は、例えば、ＦＭ−ＣＷレーダに適用して好適である。
なお、ＦＭ−ＣＷレーダは、周知のように、前方に向けて放射した電波が目標物（先行車両）にあたって反射してくる受信波と送信波との差からビート周波数を求め、そのビート周波数を使って目標までの距離および相対速度を算出するものである。
図１〜図３に示す高周波パッケージ１では、接地されている金属製のキャリア２０（図４参照）上に、多層誘電体基板２が搭載されている。多層誘電体基板２上には、金属製の枠形状のシールリング４が気密性を有してハンダや銀ろうなどのろう材で接合され、さらにシールリング４上には蓋体としてのカバー５が溶接接合されている。図１の例ではシールリング４として、２つの貫通穴（６００）が設けられた日の字型の枠体を示している。
シールリング４およびカバー５の接合によって、多層誘電体基板２上に設けられた複数の高周波デバイス３は気密封止される。また、シールリング４およびカバー５は、多層誘電体基板２上に設けられた複数の高周波デバイス３から外部への不要放射をシールドする。すなわち、シールリング４およびカバー５によって、多層誘電体基板２の表層の一部および高周波デバイス３を覆う電磁シールド部材を構成している。なお、電磁シールドの構成は、この限りではなく、多層誘電体基板２の表面や内層に設けられた後述する接地導体や接地された複数のビア等の他、様々な構成要素が含まれる。
図２，図３に示すように、多層誘電体基板２上には、高周波デバイス３を搭載するための１〜複数の凹部（以下、ＩＣ搭載凹部という）６が形成されている。ＩＣ搭載凹部は多層誘電体基板２の上位層にキャビティ（空洞）を形成し、キャビティはＩＣ搭載凹部６の側壁６ａによって囲まれる。ＩＣ搭載凹部の底面（キャビティ底面）には、その表面に接地導体１６が形成されている。ＩＣ搭載凹部６上には、電圧制御発振器（ＶＣＯ）、増幅器、電力分配器、逓倍器、ミクサなどの複数の高周波デバイス３が収容され、高周波デバイス３は接地導体１６にハンダやろう材あるいは樹脂接着剤等の接合材１７で接合されている。
また、図３に示すように、シールリング４の２つの貫通穴６００の内側には、それぞれＩＣ搭載凹部６が配置されている。各ＩＣ搭載凹部６には複数の高周波デバイス３が配置されている。シールリング４の２つの貫通穴６００を画成するシールリング４´の下部には、フィードスルー７が設けられている。すなわち、上側のＩＣ搭載凹部６に収容された高周波デバイス３と下側のＩＣ搭載凹部６に収容された高周波デバイス３との間は、フィードスルー７およびマイクロストリップ線路８によって接続されている。フィードスルー７は、信号ピンあるいはマイクロストリップ線路を誘電体で覆うように構成され、これにより各ＩＣ搭載凹部６では気密状態を保持したまま、２つのＩＣ搭載凹部６間で高周波信号が伝送される。マイクロストリップ線路８は多層誘電体基板２の表層に配置され、フィードスルー７に接続されている。高周波デバイス３に設けられた導体パッドとマイクロストリップ線路８とは、ワイヤ１２００によって、ワイヤボンディング接続されている。
多層誘電体基板２の表層には、表層接地導体としての接地導体１８が設けられグランド面で覆われている。接地導体１８は、多層誘電体基板２におけるＩＣ搭載凹部６の周囲に形成された複数のグランドビア（側壁グランドビアという）３０ａにより、半導体デバイス実装面の接地導体１６と接続され、同電位となっている。これら側壁グランドビア３０ａの間隔は、不要波である高周波パッケージ１内にて使用する高周波信号の基板内実効波長λｇの１／２未満の値として設定しており、これによりＩＣ搭載凹部６の側壁６ａを介した多層誘電体基板２内への不要波の進入を抑制し、上述したシールリング４、カバー５とにより立体的に電磁シールドを形成している。
シールリング４の内側の多層誘電体基板２の表層には、高周波デバイス３にＤＣバイアス電圧を供給したり、あるいは高周波デバイス３との間で制御信号（ＤＣ領域に近い低周波信号）や高周波デバイス３から出力されるＩＦ信号（中間周波数帯の信号）を入出力するための導体パッド（以下、内部導体パッドという）１０が設けられている。これらＤＣバイアス電圧、制御信号、ＩＦ信号を総称して、高周波デバイス３の「駆動制御信号」ということにする。高周波デバイス３側にも、駆動制御信号入出力パッド１１（以下、導体パッド）が設けられている。内部導体パッド１０と導体パッド１１とは、金などで構成されるワイヤ１２によってワイヤボンディング接続されている。なお、ワイヤ１２による接続に代えて、金属バンプあるいはリボンによってこれらの接続をとるようにしてもよい。
シールリング４の外側の多層誘電体基板２上には、外部端子としての複数の導体パッド（以下、外部導体パッドという）１５が設けられている。外部導体パッド１５は、多層誘電体基板２内に形成された、後述する信号ビア（信号スルーホール）及び内層信号線路を介してシールリング４の内側の多層誘電体基板２上に設けられた内部導体パッド１０とＤＣ的に接続されている。これらの外部導体パッド１５は、ワイヤ等を介して、図示しない、電源回路基板、制御基板などに接続される。
図４は、高周波パッケージ１の多層誘電体基板２内のビア構造（スルーホール構造）を示すものであり、多層誘電体基板２は、接地されている金属製のキャリア２０に設けられている。図４においては、ＤＣバイアス電圧、制御信号、ＩＦ信号等の駆動制御信号が伝送される駆動制御信号用ビア（以下信号ビアという）４０は、白抜きで示し、グランドビア３０（３０ａ，３０ｂ，…）はハッチング付きで示している。
この場合、多層誘電体基板２は第１層〜第６層の６層構造を有しており、多層誘電体基板２の第１層および第２層の中央部が削除されることによって、前述のＩＣ搭載凹部６が形成されている。ＩＣ搭載凹部６の底面、すなわち第３層の表面には、表層接地導体としてのグランド面１６が形成されており、このグランド面１６に半田１７（または導電性接着剤）を介して高周波デバイス３が搭載される。高周波デバイス３の下に配置されるグランド面１６とキャリア２０との間は、複数のグランドビア３０ｂで接続されており、これらのグランドビア３０ｂは放熱のためのサーマルビアの機能も有している。
ＩＣ搭載凹部６の側壁（多層誘電体基板２の第１〜第２層の側壁面）６ａは、この場合は、誘電体が露出された状態にある。しかし、前述したように、ＩＣ搭載凹部６の周囲および内部導体パッド１０には、複数の側壁グランドビア３０ａが形成されており、これら側壁グランドビア３０ａによって側壁６ａを介した多層誘電体基板２内への不要波の進入を抑制している。側壁グランドビア３０ａは、多層誘電体基板２の第１層の表層に形成されたグランドパターン１８とキャリア２０とを接続している。多層誘電体基板２の第１層の表層には、複数の内部導体パッド１０が設けられているが、これら内部導体パッド１０の周囲の誘電体が露出された部分１９（図３参照）以外は、表層接地導体としてのグランドパターン１８が形成されており、表層を介して多層誘電体基板２の内部に不要波が進入することを防止している。
前述したように、多層誘電体基板２上には、シールリング４が搭載され、さらにシールリング４上には蓋体としてのカバー５が設けられている。このように、多層誘電体基板２上における高周波デバイス３の実装エリアには、シールリング４，カバー５などの電磁シールド部材によって気密のキャビティ３３が形成されており、このキャビティ３３は、シールリング４，カバー５などの電磁シールド部材と、グランド面１６，グランドパターン１８などの表層接地導体と、複数の側壁グランドビア３０ａなどによって、電気的に外部と遮蔽されている。なお、複数の側壁グランドビア３０ａの代わりに、ＩＣ搭載凹部６の側壁６ａをメタライズして側壁６ａにグランド面を形成するようにしてもよい。
多層誘電体基板２のシールリング４の直下近傍には、高周波デバイス３から発生する不要波をシールドするための複数の（この場合３列）グランドビア（ＲＦシールドビア）３０ｃが設けられている。これらのグランドビア３０，３０ａ，３０ｂ，３０ｃは、表層接地導体、接地されたキャリア２０、あるいは多層誘電体基板２の内層に形成される内層接地導体３５に適宜接続されている。内層接地導体３５は、基本的には、ベタグランド層として全ての層間に設けられている。
シールリング４の内側に配置される内部導体パッド１０は、１〜複数の信号ビア４０および１〜複数の内層信号線路４５を介してシールリング４の外側に配置される外部導体パッド１５と接続されている。図４では、明示されていないが、信号ビア４０、内層信号線路４５の周囲には、誘電体を挟んで複数のグランドビア３０が配されており、これら複数のグランドビア３０によるシールドによって、信号ビア４０、内層信号線路４５からの不要波の放射、周囲からの不要波の結合を抑制している。
しかし、導体パッド１１は半導体デバイス３内のＲＦ回路とＤＣ的に接続されているため、半導体デバイス３内のＲＦチョーク回路（図示せず）で抑圧しきれない相当量の不要信号が漏洩する。この導体パッド１１に対し、直接ＤＣ的に接続されるワイヤ１２、内部導体パッド１０、信号ビア４０および内層信号線路４５、外部導体パッド１５を介して、高周波パッケージ１の外部にも不要信号が漏洩する。
また、露出された誘電体部分から多層誘電体基板内に進入して信号ビアや内層信号線路に結合する不要波も存在する。すなわち、上記のような誘電体基板内の不要波の放射・結合を抑圧するようなシールド構造においても、シールドされた空間内で半導体デバイス３から放射する不要波がひとたび内部導体パッドに結合してしまえば、ＤＣバイアス線路は不要波の恰好のリーク経路となってしまう。
そこで、実施の形態１においては、内層信号線路４５の途中に、不要波抑制回路５０を設けるようにしており、この不要波抑制回路５０によって不要波を高効率で減衰、吸収させている。
この際、ＤＣバイアスの伝送特性に悪影響を与えないように、内層信号線路４５に直列に抵抗体を接続せずに、内層信号線路の上下層に接地導体層を形成し抵抗体を内層信号線路４５に平行に接続する。具体的には、内層信号線路４５の表面に抵抗体を塗布する。内層信号線路がトリプレート線路あるいはマイクロストリップ線路を構成する場合、通常は、接地導体層に向かう上下方向の電界が形成されることになる。この場合に、この上下方向に対して電界に垂直な面に抵抗体を形成すると、不要高周波信号の減衰、吸収効率が極めて悪くなる。このため、実施の形態１では、逆相信号の流れる平行２線路（結合差動線路）上に抵抗体を配置することによって、信号線路の電界方向に平行に抵抗体が配置されるようにしている。
なお、この図の例では、内層信号線路４５は、誘電体を介して上下層の接地導体層３５間に配されるように設けられており、これにより所謂トリプレート線路が構成されている。図４の場合は、第４層と第５層との間に内層信号線路４５が設けられているので、内層信号線路４５が形成されている位置に対応する第３層と第４層との間、第５層と第６層との間には、内層接地導体３５が形成されている。
図５は不要波抑制回路５０の構成例を示す斜視図である。図６−１は、図４に示す高周波パッケージ１において、多層誘電体基板２のＡ面（第４層と第５層との間）に配される不要波抑制回路５０の構成を示す平面図であり、図６−２は多層誘電体基板２のＤ面（第３層と第４層との間）の状況を示すものである。
図５および図６−１において、一方の信号ビア４０ａが高周波デバイス３側の内部導体パッド１０側に接続され、他方の信号ビア４０ｂが外部導体パッド１５側に接続されている。信号ビア４０ａに接続される内層信号線路４５ａと、信号ビア４０ｂに接続される内層信号線路４５ｂとの間に、不要波抑制回路５０が形成されている。不要波抑制回路５０は、分配器（Ｔ分岐）５１と、遅延器５２と、平行２線路５３と、合成器５４と、抵抗体（印刷抵抗）５５とを備えている。信号ビア４０ａ、４０ｂの周囲には、誘電体６０を挟んで複数のグランドビア３０が配置されている。
分配器（Ｔ分岐）５１は、内層信号線路４５ａを２つの等位相の信号線路に分配する。遅延器は５２は、分配器５１で分配された信号線路の一方に形成され、不要波の基板内実効波長λｇの略１／２の長さを有する信号線路で構成される。平行２線路５３は、２つの平行な信号線路５３ａ，５３ｂから成り、一方の信号線路５３ａが分配器５１で分配された線路につながり、他方の信号線路５３ｂが遅延器５２に接続されている。合成器５４は、平行２線路５３の２つの信号線路５３ａ，５３ｂを合成する信号線路を有し、合成信号を外部導体パッド１５側に出力する。抵抗体（印刷抵抗）５５は、体積抵抗率が、0.0002〜0.1（Ω・m）の範囲の抵抗率を有し、平行２線路５３上に配置され、２つの信号線路５３ａ，５３ｂ間を接続する。
これら分配器５１、遅延器５２、平行２線路５３および合成器５４を構成する伝送線路は図の例では、トリプレート線路により構成されており、上下の内層接地導体３５間に信号線路が形成されている。すなわち、図６−２に示すように、第３層と第４層との間（Ｄ面）と、第５層と第６層との間には、不要波抑制回路５０を構成する内層信号線路に対応する箇所に、内層接地導体３５が形成されている。また、分配器５１、遅延器５２、平行２線路５３および合成器５４を構成する伝送線路の周りには、誘電体６０を挟んで複数のグランドビア３０および内層接地導体３５が配置されている。グランドビア３０の隣接間隔は、不要波の基板内実効波長λｇの１／４以下に設定されており、また、対向するグランドビア３０間の間隔Ｌは、波長λｇの１／２以下に設定されている。
遅延器５２は、不要波の基板内実効波長λｇの略１／２の長さを有しているので、遅延器５２において、不要波の位相は略λｇ／２遅延される。このため、不要波は、平行２線路５３の２つの信号線路５３ａ，５３ｂのうち、遅延器５２を経由していない信号線路５３ａのほうが、遅延器５２を経由している信号線路５３ｂにくらべ、λｇ／２だけ、位相が進むことになる。すなわち、平行２線路５３において、不要波は逆相で結合されることになり、図５に示すように、信号線路５３ａ，５３ｂは結合差動線路を構成して、信号線路５３ａ，５３ｂ間に電界Ｅ１が形成される。そして、この電界Ｅ１は、この逆相となる不要波の周波数帯（不要周波数帯）で、強度が最大となる。
抵抗体５５は平行２線路５３上で２つの信号線路５３ａ，５３ｂ間を接続するように塗布されるので、抵抗体５５は上記電界Ｅ１に平行に配置されることになる。このように、抵抗体５５は、従来のように、電界に垂直に配置されるのではなく、平行２線路５３間に故意に形成した電界Ｅ１に平行に配置されるとともに、平行２線路５３間の電界Ｅ１を不要波の周波数で最大となるようにしたので、この不要周波数帯では、並行２線路間に生じた電位差に対し、直列に抵抗を入れた回路と等価となり、選択的に所望の不要周波数帯に対してのみ電圧降下を起こすことができる。すなわち、不要波の電力を抵抗体５５で効率よく減衰、吸収させることが可能となる。
なお、前述したように、内層信号線路４５は、トリプレート線路によって構成されているので、内層信号線路４５から上下の内層接地導体３５に対し上下方向の電界が形成されているが、不要波に関しては、位相制御により、平行２線路５３間に形成される電界Ｅ１のほうが支配的であるので、不要波は抵抗体５５で効率よく減衰、吸収されることとなる。また、遅延器の構成としては、上記の限りではなく、たとえば、多層基板の構造を生かした、信号ビアを含めて、不要波の基板内実効波長λｇの略１／２の長さを有する立体線路により構成しても良い。
図７は、上記不要波抑制回路５０の伝送特性を示すもので、実線（Ａ１）が長さ（信号線伝送方向の長さ）１ｍｍの抵抗体５５を形成した場合の上記不要波抑制回路５０の伝送特性を示し、一点鎖線（Ａ２）が内層信号線路４５に長さ３．５ｍｍの抵抗体を単純に塗布した場合の伝送特性を示し、破線（Ａ３）が内層信号線路４５に長さ１６．５ｍｍの抵抗体を単純に塗布した場合の伝送特性を示している。この場合は、除去すべき不要波の周波数をｆ0（ＧＨｚ）としている。この図からも判るように、この不要波抑制回路５０によれば、少ない抵抗体を用いて、不要波の周波数ｆ0の周辺帯域で、不要波を高効率で減衰、吸収することができる。
このように実施の形態１によれば、遅延器５２によって平行２線路５３上を伝送する不要波を逆位相とすることにより、平行２線路間に電界を形成し、抵抗体を平行２線路上で前記電界方向に平行に設けているので、ＤＣバイアス電圧、制御信号あるいはＩＦ信号などの駆動制御信号の伝送特性に悪影響を与えることなく、小さな抵抗体を用いて不要波のみを効率よく減衰、吸収させることが可能となり、これにより不要波が高周波パッケージ１の外部に放射されることを抑制することができ、高周波パッケージ単体で高周波信号（不要波）の放射を抑制することができる。
なお、上述では、不要波抑制回路５０をトリプレート線路に設けた例について説明したが、不要波抑制回路５０をマイクロストリップ線路の途中に構成しても良い。このような場合であっても、マイクロストリップ線路から漏れ出る不要波信号を充分に抑圧する効果を得ることができる。
実施の形態２．
図８は実施の形態２の高周波パッケージ９５を示すものである。実施の形態２においては、図８に示すように、実施の形態１の不要波抑制回路５０（５０ａ〜５０ｃ）を複数個、縦続接続するようにしており、これにより不要波の減衰率，吸収率を向上させるようにしている。
この場合、各不要波抑制回路における遅延器の信号線路の長さを同一にして、同一の周波数を持つ複数の不要波抑制回路５０ａ〜５０ｃを、縦続接続すると良い。例えば、不要波抑制回路を２段接続するだけで、倍の減衰率を得ることができる。
また、複数の不要波抑制回路５０ａ〜５０ｃを縦続接続する場合、各不要波抑制回路５０ａ〜５０ｃにおける遅延器５２の信号線路の長さを異ならせることによって、複数の異なる不要波周波数を減衰、吸収させることもできる。例えば、不要波の基板内実効波長をλｇ１，λｇ２，λｇ３とした場合、不要波抑制回路５０ａの遅延器５２の信号線路はλｇ１／２の長さに設定し、不要波抑制回路５０ｂの遅延器５２の信号線路はλｇ２／２の長さに設定し、不要波抑制回路５０ｃの遅延器５２の信号線路はλｇ３／２の長さに設定することで、複数の異なる不要波周波数を減衰、吸収させることができる。
実施の形態３．
つぎに、図９〜図１２を用いてこの発明の実施の形態３について説明する。この実施の形態３の高周波パッケージ１００においては、図９および図１０に示すように、内層信号線路４５には、不要波の基板内実効波長λｇの１／４の長さを有する先端開放スタブ７０を設けるとともに、この先端開放スタブ７０と内層信号線路４５との接続位置の上層及び下層、あるいは上下層のいずれか一方の内層接地導体３５に不要波の基板内実効波長λｇの１／２の長さを有する結合スロット（内層接地導体３５の抜き部分）７５を形成し、この結合スロット７５上に抵抗体（印刷抵抗）８０を形成するようにしている。図９の場合は、先端開放スタブ７０が形成された内層信号線路４５の上層にのみ結合スロット７５を形成し、この結合スロット７５に抵抗体８０を塗布するようにしている。このように実施の形態３の不要波抑制回路９０は、先端開放スタブ７０、結合スロット７５および抵抗体８０によって構成されている。
図１１−１は、図９に示す高周波パッケージ１００における多層誘電体基板２のＣ面（第４層と第５層との間）に配される先端開放スタブ７０が形成された内層信号線路４５を示す平面図であり、図１１−２は多層誘電体基板２のＢ面（第３層と第４層との間）に配される結合スロット７５を示す平面図であり（抵抗体８０がない状態を示している）、図１１−３は多層誘電体基板２のＢ面（第３層と第４層との間）に配される結合スロット７５および抵抗体８０を示す平面図である。
実施の形態３の場合においても、伝送線路はトリプレート線路により構成されており、上下の内層接地導体３５間に内層信号線路４５が形成されている。また、図１０および図１１−１に示すように、内層信号線路４５の周りには、誘電体６０を挟んで複数のグランドビア３０および内層接地導体３５が配置されている。グランドビア３０の隣接間隔は、不要波の基板内実効波長λｇの１／４以下に設定されており、また、対向するグランドビア３０間の間隔Ｌは、波長λｇの１／２以下に設定されている。
次に、実施の形態３の要部について説明する。まず、図１０および図１１−１に示すように、内層信号線路４５には、不要波の基板内実効波長λｇの１／４の長さを有する先端開放スタブ７０を並列に接続している。この場合、先端開放スタブ７０として、ラジアルスタブを採用している。ラジアルスタブは、通常の矩形スタブに比べ、広帯域化が可能であるとともに、線路長がλｇ／４より短くてよいので、小型化が可能である。なお、この場合は、内層信号線路４５における９０度屈曲したクランクの角部に、先端開放スタブ７０を配設しているが、直線状の内層信号線路４５に対し９０度の角度をもって先端開放スタブ７０を接続するようにしてもよい。
λｇ／４の長さを有する先端開放スタブ７０においては、波長λｇの不要波に関しては、先端部が開放点となり電界が最大レベルとなり、また先端開放スタブ７０と内層信号線路４５との接続位置Ｏが短絡点となり電界が最小レベルとなる。そして、図１０および図１１−２に示すように、接続位置Ｏがその中心と一致するように結合スロット７５を、先端開放スタブ７０が形成された層の上層及び下層、あるいは上下層のいずれか一方に形成する。図９の高周波パッケージ１においては、上層側にのみ結合スロット７５を形成している。結合スロット７５は、この場合、不要波の基板内実効波長λｇの１／２の長さを有し、かつ先端開放スタブ７０に対し直角な方向に延在するように形成されている。結合スロット７５は、内層接地導体３５に抜きを形成することによって形成され、波長λｇの不要波に関しては、その両端部は短絡点となって電界が最小レベルとなり、中心部は開放点となって電界が最大レベルとなる。このように、先端開放スタブ７０の短絡点と結合スロット７５の開放点とを一致させることで、最も強い結合を得ることができ、内層信号線路４５を伝送する不要波を結合スロット７５に効率よく結合させることができる。
すなわち、結合スロット７５は、先端開放スタブ７０と内層信号線路４５との接続位置の上下層、あるいは上下層のいずれか一方の接地導体に形成されて、この接続位置の周辺で定在波分布が開放となって、内層信号線路４５と結合するように構成すればよい。
結合スロット７５上に結合した不要波は、結合スロット７５に図示のように結合スロットの短手方向を向いた電界が形成され、これと平行に配置・塗布された抵抗体８０により効率よく減衰、吸収されることとなる。
このように実施の形態３では、λｇ／４の先端開放スタブ７０の短絡点と上下層に設けたλｇ／２の結合スロット７５の開放点が一致するように、先端開放スタブ７０および結合スロット７５を配置することにより、内層信号線路４５を伝送する不要波を結合スロット７５に効率よく結合させ、結合スロット７５に結合された不要波を結合スロット７５に形成された電界を用いてこの電界と平行に配置された抵抗体８０で効率よく減衰、吸収させることができる。したがって、ＤＣバイアス電圧、制御信号あるいはＩＦ信号などの駆動制御信号の伝送特性に悪影響を与えることなく、不要波のみを効率よく減衰、吸収させることが可能となり、これにより、実施の形態１と同様、不要波が高周波パッケージ１の外部に放射されることを抑制することができ、高周波パッケージ単体で高周波信号（不要波）の放射を抑制することができる。
なお、結合スロット７５は、先端開放スタブ７０またはラジアルスタブの中心軸に対し直交する方向に延在されている場合が、結合スロット７５で最も強い結合を得ることができるが、結合スロット７５を他の方向に延在するように形成するようにしてもよい。また、結合スロット７５を、λｇ／２の整数倍の長さとしてもよい。また、上記接続位置Ｏから一方の端部までの長さをλｇ／４の奇数倍の長さに設定し、接続位置Ｏから他方の端部までの長さをλｇ／４の奇数倍の長さに設定した結合スロット７５を採用するようにしてもよい。また、先端開放スタブ７０は、λｇ／４の奇数倍の長さとしてもよい。さらに、抵抗体８０を結合スロット７５の全面ではなく、例えば、一方は不要波を結合するスロットとし、他方のスロット線路上に配設するようにしてもよい。
図１２は、実施の形態３の変形例を示すものである。この変形例の場合は、結合スロット８５は、先端開放スタブ７０と内層信号線路４５との接続位置Ｏから一方の端部までの長さを概ねλｇ／４としており、また接続位置Ｏから他方の端部までの長さを任意の長さのスロット線路８５ａとしている。そして、抵抗体８０は、全面に塗布するのではなく、スロット線路８５ａ側にのみ塗布するようにしている。
この変形例においても、λｇ／４の長さを有する先端開放スタブ７０においては、波長λｇの不要波に関しては、先端部が開放点となり電界が最大レベルとなり、また接続位置Ｏが短絡点となり電界が最小レベルとなる。一方、結合スロット８５は、波長λｇの不要波に関しては、その両端部は短絡点となって電界が最小レベルとなり、接続位置Ｏに対応する点が開放点となって電界が最大レベルとなる。このように、図１２に示す変形例においても、先端開放スタブ７０の短絡点と結合スロット８５の開放点とを一致させることで、最も強い結合を得るようにしている。
すなわち、この変形例の場合は、内層信号線路４５を伝送する不要波を結合スロット７５に効率よく結合させた後、不要波をスロット線路８５ａを伝搬させることで、不要波をスロット線路８５ａ上に配した抵抗体８０で減衰、吸収させるようにしている。
なお、不要波の吸収性のためには、スロット線路８５ａは、長い方が望ましい。また、接続位置Ｏから一方の端部までの長さを概ねλｇ／４の奇数倍の長さとしてもよい。また、抵抗体８０を、スロット線路８５ａ側にのみ塗布するのではなく、結合スロット８５の全面に塗布するようにしてもよい。さらに、この場合も、先端開放スタブ７０は、λｇ／４の奇数倍の長さとしてもよい。
なお、上記実施の形態３の不要波抑制回路９０を、複数個、縦続接続して、これにより不要波の減衰率、吸収率を向上させるようにしてもよい。この場合、各不要波抑制回路における結合スロットの長さを同一にして、同一の周波数を持つ複数の不要波抑制回路を、それぞれ縦続接続するとよい。例えば、不要波抑制回路を２段接続するだけで、倍の吸収率を得ることができる。あるいは、複数の不要波抑制回路を縦続接続し、各不要波抑制回路を構成する結合スロットの長さを、異なる周波数を持つ複数の不要波の基板実行波長の略１／２になるように、それぞれ異ならせてもよい。これによって、対応する複数の異なる波長について、それぞれ不要周波数を減衰、吸収させることができる。
なお、上記実施の形態では、多層誘電体基板２内に形成したＩＣ搭載凹部６内に高周波デバイス３を収容する構成の高周波パッケージ１に本発明を適用するようにしたが、本発明は、ＩＣ搭載凹部６を持たない平坦な多層誘電体基板２の表層に高周波デバイス３を搭載するような構成の高周波パッケージ１にも適用することができる。
以上のように、本発明にかかる伝送線路基板および高周波パッケージは、高周波のＥＭＩ対策を講じる必要のあるＦＭ−ＣＷレーダなどの半導体電子機器に有用である。
この発明にかかる半導体パッケージ（高周波パッケージ）の外観を示す斜視図である。 この発明にかかる半導体パッケージのカバーを外した外観を示す斜視図である。 この発明にかかる半導体パッケージの内部構成を示す平面図である。 実施の形態１の半導体パッケージの多層誘電体基板のビア構造を詳細に示す断面図である。 多層誘電体基板内に搭載される実施の形態１の不要波抑制回路の構成を示す斜視図である。 多層誘電体基板内に搭載される実施の形態１の不要波抑制回路の構成を示す平面図であり、図５の多層誘電体基板の面Ａの状態を示す図である。 図７の多層誘電体基板の面Ｄの状態を示す図である。 実施の形態１の不要波抑制回路などの伝送特性を示すグラフである。 実施の形態２の半導体パッケージの多層誘電体基板のビア構造を詳細に示す断面図である。 実施の形態３の半導体パッケージの多層誘電体基板のビア構造を詳細に示す断面図である。 多層誘電体基板内に搭載される実施の形態３の不要波抑制回路の構成を示す斜視図である。 多層誘電体基板内に搭載される実施の形態３の不要波抑制回路の一部構成を示す平面図であり、図９の多層誘電体基板の面Ｃの状態を示す図である。 多層誘電体基板内に搭載される実施の形態３の不要波抑制回路の一部構成を示す平面図であり、図９の多層誘電体基板の面Ｂの状態（抵抗体省略）を示す図である。 多層誘電体基板内に搭載される実施の形態３の不要波抑制回路の一部構成を示す平面図であり、図９の多層誘電体基板の面Ｂの状態（抵抗体記載）を示す図である。 実施の形態３の変形例を示す平面図である。
符号の説明
１，９５，１００ 高周波パッケージ（半導体パッケージ）
２ 多層誘電体基板
３ 高周波デバイス（半導体デバイス、半導体ＩＣ）
４ シールリング
５ カバー
６ ＩＣ搭載凹部
６ａ 側壁
７ フィードスルー
８ マイクロストリップ線路
１０ 内部導体パッド
１１ 導体パッド
１２ ワイヤ
１５ 外部導体パッド
１６ グランド面
１７ 半田
１８ グランドパターン
２０ キャリア
３０，３０ｂ，３０ｃ グランドビア
３０ａ 側壁グランドビア
３３ キャビティ
３５ 内層接地導体
４０，４０ａ，４０ｂ 信号ビア
４５，４５ａ，４５ｂ 内層信号線路
５０，５０ａ，５０ｂ，５０ｃ 不要波抑制回路
５１ 分配器
５２ 遅延器
５３ 平行２線路
５４ 合成器
５５ 抵抗体
６０ 誘電体
７０ 先端開放スタブ
７５ 結合スロット
８０ 抵抗体
８５ 結合スロット
８５ａ スロット線路
９０ 不要波抑制回路

Claims (7)

  1. 半導体デバイスに入出力される駆動制御信号を伝送する伝送線路基板において、
    前記半導体デバイスに接続される信号線路を２つの等位相の信号線路に分配する分配器と、
    前記分配された信号線路の一方につながり、マイクロ波帯及びミリ波帯の不要波の基板内実効波長の略１／２の長さを有する信号線路を有する遅延器と、
    前記遅延器および前記分配された信号線路の他方につながり、不要波が互いに逆位相となる平行の２つの信号線路を有する平行２線路と、
    前記平行２線路上に配置され、平行の２つの信号線路間を接続する抵抗体と、
    前記平行２線路の２つの信号線路を合成する合成器と、
    を有する不要波抑制回路を備えることを特徴とする伝送線路基板。
  2. 前記分配器、遅延器、平行２線路および合成器は、上下の接地導体層間に信号線路が形成されるトリプレート線路により構成されることを特徴とする請求項１に記載の伝送線路基板。
  3. 前記不要波抑制回路を複数個、縦続接続し、前記複数の不要波抑制回路の各遅延器の信号線路の長さを、異なる周波数を持つ複数の不要波の基板内実効波長の略１／２となるように、それぞれ異ならせたことを特徴とする請求項１または２に記載の伝送線路基板。
  4. 前記信号線路が不要波の基板内実効波長の１／４以下の間隔で配置される複数のグランドビアで囲まれていることを特徴とする請求項１〜３のいずれか一つに記載の伝送線路基板。
  5. １〜複数の半導体デバイスを収容するために用いられ、請求項１〜４のいずれか一つに記載の伝送線路基板を、前記半導体デバイスの駆動制御信号端子と外部端子との接続経路に設けたことを特徴とする半導体パッケージ。
  6. １〜複数の半導体デバイスと、
    請求項１〜４のいずれか一つに記載の伝送線路基板と、
    を備え、該伝送線路基板を、前記半導体デバイスの駆動制御信号端子と外部端子との接続経路に設けたことを特徴とする半導体パッケージ。
  7. 半導体デバイスに入出力される駆動制御信号を伝送する伝送線路基板において、
    前記半導体デバイスに接続される信号線路を２つの等位相の信号線路に分配する分配器と、
    前記分配された信号線路の一方につながり、マイクロ波帯及びミリ波帯の不要波の基板内実効波長の略１／２の長さを有する信号線路を有する遅延器と、
    前記遅延器および前記分配された信号線路の他方につながり、不要波が互いに逆位相となる平行の２つの信号線路を有する平行２線路と、
    前記平行２線路上に配置され、平行の２つの信号線路間を接続する抵抗体と、
    前記平行２線路の２つの信号線路を等位相で合成する合成器と、
    を有する不要波抑制回路を備えることを特徴とする伝送線路基板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140110708A (ko) * 2013-03-07 2014-09-17 가부시끼가이샤 도시바 고주파 반도체용 패키지 및 고주파 반도체 장치

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1729340B1 (en) * 2004-03-26 2017-09-06 Mitsubishi Denki Kabushiki Kaisha High frequency package, transmitting and receiving module and wireless equipment
JP4899645B2 (ja) * 2006-06-02 2012-03-21 株式会社村田製作所 モジュール部品及びその製造方法
CN101578697B (zh) * 2007-03-14 2011-12-28 三菱电机株式会社 高频封装件
JP4978265B2 (ja) * 2007-03-23 2012-07-18 三菱電機株式会社 高周波モジュール
JP4670853B2 (ja) * 2007-10-16 2011-04-13 三菱電機株式会社 送受信モジュール
JP2009182398A (ja) * 2008-01-29 2009-08-13 Toshiba Corp 高周波基板線路
JP4492708B2 (ja) * 2008-01-31 2010-06-30 Ｔｄｋ株式会社 高周波モジュール
JP5094515B2 (ja) * 2008-04-09 2012-12-12 三菱電機株式会社 ミリ波帯スイッチ
EP2284881B1 (en) * 2008-05-12 2021-02-17 Mitsubishi Electric Corporation High frequency module including a storing case and a plurality of high frequency circuits
JP2010080831A (ja) * 2008-09-29 2010-04-08 Kyocera Corp 配線基板、これを用いた電子部品及び電子機器
JP5093138B2 (ja) * 2009-02-02 2012-12-05 三菱電機株式会社 マイクロ波送受信モジュール
JP5495619B2 (ja) * 2009-05-21 2014-05-21 三菱電機株式会社 多層高周波パッケージ基板
JP5334686B2 (ja) * 2009-05-27 2013-11-06 三菱電機株式会社 多層高周波パッケージ基板
JP5656278B2 (ja) * 2009-07-27 2015-01-21 Ｎｅｃ東芝スペースシステム株式会社 気密封止筐体および気密封止筐体製造方法
US8536954B2 (en) * 2010-06-02 2013-09-17 Siklu Communication ltd. Millimeter wave multi-layer packaging including an RFIC cavity and a radiating cavity therein
US8912860B2 (en) * 2009-09-08 2014-12-16 Siklu Communication ltd. Millimeter-wave bare IC mounted within a laminated PCB and usable in a waveguide transition
US8878652B2 (en) * 2009-11-13 2014-11-04 Zih Corp. Encoding module, associated encoding element, connector, printer-encoder and access control system
JP2011187550A (ja) * 2010-03-05 2011-09-22 Toshiba Corp 高周波パッケージ
US9398694B2 (en) 2011-01-18 2016-07-19 Sony Corporation Method of manufacturing a package for embedding one or more electronic components
WO2015062067A1 (en) * 2013-11-01 2015-05-07 Telefonaktiebolaget L M Ericsson (Publ) Method and arrangement for board-to-board interconnection
TWI549201B (zh) * 2014-04-08 2016-09-11 矽品精密工業股份有限公司 封裝結構及其製法
KR102251001B1 (ko) * 2014-06-26 2021-05-12 삼성전자주식회사 반도체 패키지
JP6520281B2 (ja) * 2015-03-24 2019-05-29 富士通株式会社 電子機器筐体
US9842813B2 (en) 2015-09-21 2017-12-12 Altera Corporation Tranmission line bridge interconnects
US9882549B2 (en) 2016-02-23 2018-01-30 Analog Devices Global Apparatus and methods for high linearity voltage variable attenuators
US9590591B1 (en) * 2016-03-17 2017-03-07 Analog Devices Global High frequency signal attenuators
US10103712B2 (en) 2016-12-15 2018-10-16 Analog Devices Global Voltage variable attenuator, an integrated circuit and a method of attenuation
JP2019012877A (ja) * 2017-06-29 2019-01-24 ソニーセミコンダクタソリューションズ株式会社 分配器および合成器
FR3079037B1 (fr) * 2018-03-15 2020-09-04 St Microelectronics Crolles 2 Sas Dispositif de terminaison de guide d'onde
FR3079036A1 (fr) * 2018-03-15 2019-09-20 Stmicroelectronics (Crolles 2) Sas Dispositif de filtrage dans un guide d'onde
WO2022003960A1 (ja) * 2020-07-03 2022-01-06 三菱電機株式会社 高周波装置
CN114003524A (zh) * 2021-11-02 2022-02-01 深圳宏芯宇电子股份有限公司 连接接口电路、信号传输装置及存储器存储装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB798629A (en) * 1955-09-01 1958-07-23 Standard Telephones Cables Ltd Electrical high frequency transmission line filter arrangements
US3916353A (en) * 1972-03-27 1975-10-28 Us Navy Electrically controllable microwave bipolar attenuator
US3838356A (en) * 1973-07-31 1974-09-24 Bell Telephone Labor Inc Parallel connected diode device with suppression of asymmetric modes
US4438415A (en) * 1982-01-29 1984-03-20 General Microwave Corporation Digital programmable attenuator
JPH03113506A (ja) 1989-09-27 1991-05-14 Mitsubishi Electric Corp プログラム管理方式
JPH03113506U (ja) * 1990-03-06 1991-11-20
US5075647A (en) * 1990-05-16 1991-12-24 Universities Research Association, Inc. Planar slot coupled microwave hybrid
JPH05110301A (ja) * 1991-10-18 1993-04-30 Nec Corp チヨーク回路
JPH06334431A (ja) * 1993-05-20 1994-12-02 Fujitsu General Ltd マイクロストリップアンテナ
WO1997019484A2 (de) * 1995-11-23 1997-05-29 Siemens Aktiengesellschaft Anordnung zur bedämpfung hochfrequenter elektromagnetischer schwingungsmoden
US6023209A (en) * 1996-07-05 2000-02-08 Endgate Corporation Coplanar microwave circuit having suppression of undesired modes
US5821815A (en) * 1996-09-25 1998-10-13 Endgate Corporation Miniature active conversion between slotline and coplanar waveguide
US6028494A (en) * 1998-01-22 2000-02-22 Harris Corporation High isolation cross-over for canceling mutually coupled signals between adjacent stripline signal distribution networks
JP3482958B2 (ja) * 2000-02-16 2004-01-06 株式会社村田製作所 高周波回路装置および通信装置
KR100441993B1 (ko) * 2001-11-02 2004-07-30 한국전자통신연구원 고주파 저역 통과 필터
JP2003204203A (ja) * 2002-01-08 2003-07-18 Murata Mfg Co Ltd 方向性結合器付きフィルタおよび通信装置
JP2004039739A (ja) 2002-07-01 2004-02-05 Kyocera Corp 高周波配線基板
JP3974468B2 (ja) * 2002-07-19 2007-09-12 三菱電機株式会社 帯域阻止フィルタおよびこれを内蔵した高周波パッケージ
US7142836B2 (en) * 2003-12-01 2006-11-28 Alpha Networks Inc. Microwave filter distributed on circuit board of wireless communication product

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140110708A (ko) * 2013-03-07 2014-09-17 가부시끼가이샤 도시바 고주파 반도체용 패키지 및 고주파 반도체 장치
KR101602537B1 (ko) * 2013-03-07 2016-03-10 가부시끼가이샤 도시바 고주파 반도체용 패키지 및 고주파 반도체 장치

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