JP4042617B2 - 絶縁ゲート型半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は,絶縁ゲート型半導体装置に関する。さらに詳細には,オン電圧の低減とオフする際のターンオフ時間の短縮との両立を図った絶縁ゲート型半導体装置に関するものである。
【0002】
【従来の技術】
従来から種々の用途に用いられている絶縁ゲート型半導体装置は概略,図13に示すように構成されている。すなわち,半導体基板における図13中の上面側に,p+エミッタ領域900およびn+エミッタ領域904(併せてエミッタ領域912という)を設け,下面側にp+ コレクタ領域901を設けている。そしてそれらの間に上面側から,pボディ領域903およびnドリフト領域902を設けている。さらに,半導体基板の上面側の一部を掘り込んでトレンチ型のゲート電極906が形成されている。また,p+エミッタ領域900およびn+エミッタ領域904にコンタクト開口908にて接触するエミッタ電極909と,p+ コレクタ領域901に接触するコレクタ電極910とが設けられている。ゲート電極906は,半導体基板のpボディ領域903から絶縁されている。そして,ゲート電極906への印加電圧によりpボディ領域903にチャネル効果を生じさせ,もってエミッタ領域912とp+ コレクタ領域901との間の導通をコントロールするのである。
【0003】
このような絶縁ゲート型半導体装置でオン電圧を低減するためには,チャネル密度を高める必要がある。すなわち,図13中のエミッタ領域912を左右方向に縮小し,より小さい間隔でゲート電極906を設ける必要がある。しかしそうすると,チャネル部を通しての電子の供給量がその分多いこととなる。このため,短絡した場合には過大な電流が流れるおそれがある。
【0004】
これを防ぐための従来技術として,特許文献1あるいは特許文献2に記載されたものが挙げられる。これらの文献に記載された絶縁ゲート型半導体装置は,概略,図14に示すように,nドリフト領域902の上下に,より高濃度のn型半導体領域913,914を設けたものであるといえる。これは,pボディ領域903の周囲に,nドリフト領域902より高濃度n型の領域913を設けることにより,正孔に対するポテンシャルバリアハイトを高くしたものであると考えられる。これにより,エミッタ電極909への正孔の流出を抑制し,動作時のキャリア濃度を高く維持できると考えられる。このため,オン電圧の低減が期待できる,というものである。
【0005】
【特許文献1】
特開平8−316479号公報
【特許文献2】
特開平10−178174号公報
【0006】
【発明が解決しようとする課題】
しかしながら,前記した特許文献1あるいは特許文献2の絶縁ゲート型半導体装置には,次のような問題点があった。すなわち,スイッチオフする際のターンオフ時間が長いのである。その原因は,高濃度n型の領域913の存在にあると考えられる。なぜなら,領域913の正孔に対するポテンシャルバリアが,スイッチオフ後にも正孔の速やかな流出を妨害してしまうからである。したがって,正孔の濃度の低下に時間がかかってしまうのである。このため,短絡電流の低減,オン電圧の低減,およびターンオフ時間の短縮のすべてを同時に実現することができないのである。
【0007】
本発明は,前記した従来の絶縁ゲート型半導体装置が有する問題点を解決するためになされたものである。すなわちその課題とするところは,オン電圧の低減およびターンオフ時間の短縮の両立を実現した絶縁ゲート型半導体装置を提供することにある。好ましくは,短絡電流を低減しつつさらに,オン電圧の低減とターンオフ時間の短縮とを両立させた絶縁ゲート型半導体装置を提供することを目的とする。
【0008】
【課題を解決するための手段】
この課題の解決を目的としてなされた本発明の絶縁ゲート型半導体装置は,半導体基板内に位置しその第1面に面する第1エミッタ半導体領域と,半導体基板内に位置するとともに第1エミッタ半導体領域に接するボディ半導体領域と,第1エミッタ半導体領域およびボディ半導体領域に接する絶縁膜と,絶縁膜を介して第1エミッタ半導体領域およびボディ半導体領域と対面する対面電極と,半導体基板の第1面上に位置し第1エミッタ半導体領域と導通するエミッタ電極とを有する絶縁ゲート型半導体装置であってさらに,第1エミッタ半導体領域とエミッタ電極との間に部分的に設けられた第2エミッタ半導体領域を有し,第1エミッタ半導体領域が少なくとも部分的に第1導電型であり,ボディ半導体領域が第1導電型であり,第2エミッタ半導体領域が第2導電型であり,第2エミッタ半導体領域は,第1エミッタ半導体領域の第1導電型の部分に接しているものである。
【0009】
この絶縁ゲート型半導体装置では,第1エミッタ半導体領域とエミッタ電極との間に部分的に,第2エミッタ半導体領域が設けられている。言い換えると,本発明の絶縁ゲート型半導体装置における第1エミッタ半導体領域とエミッタ電極との間の経路には,間に第2エミッタ半導体領域が設けられている経路と,第1エミッタ半導体領域とエミッタ電極とが直接に接触している経路との2種類がある。前者の経路は当然に,後者の経路と比較して高抵抗である。また,前者の経路では,第1エミッタ半導体領域と第2エミッタ半導体領域とがダイオードを構成している。
【0010】
このため,オン時においては,第2エミッタ半導体領域を全く有しない場合の絶縁ゲート型半導体装置と比較して,第1導電型半導体領域の多数キャリア(以下,「第1キャリア」という)のエミッタ電極への流出が,前述のダイオードのpn接合のポテンシャル障壁および第2エミッタ半導体領域の抵抗の分だけ抑制されることとなる。これにより,半導体装置内の第1キャリア濃度が維持されるので,オン電圧が低い。一方,オフ時においては,前述のダイオードのpn接合にかかる電圧が上昇することにより,第1エミッタ半導体領域と第2エミッタ半導体領域とからなるダイオードが順方向動作をする。このため,第1キャリアのエミッタ電極への排出に対してあまり妨げとはならない。また,第2エミッタ半導体領域から半導体基板内に第2導電型半導体領域の多数キャリア(以下,「第2キャリア」という)が供給されることとなる。これは,半導体装置内の第1キャリアと結合してこれを消滅させる。このことも,半導体装置内の第1キャリア濃度の早期低下につながる。このため,この絶縁ゲート型半導体装置のターンオフ時間は短い。このようにして,オン電圧の低減とターンオフ時間の短縮との両立が実現されている。
【0011】
本発明の絶縁ゲート型半導体装置において,第2エミッタ半導体領域は,多結晶シリコンもしくはアモルファスシリコンで形成されていることが好ましい。第2エミッタ半導体領域は,第1エミッタ半導体領域の上に部分的に存在する。したがって,第1エミッタ半導体領域上に成膜技術により膜を形成し,そしてこれをパターン加工して第2エミッタ半導体領域とするのが一般的である。このため,多結晶シリコンもしくはアモルファスシリコンのような,成膜技術や加工技術が確立している材質が,第2エミッタ半導体領域として好適なのである。
【0012】
本発明の絶縁ゲート型半導体装置においてはまた,第1エミッタ半導体領域と第2エミッタ半導体領域とが接している箇所の下部の第1エミッタ半導体領域のすべてが第1導電型であることが望ましい。このようにすることにより,次の2つの効果が得られる。第1に,第1エミッタ半導体領域と第2エミッタ半導体領域とからなるダイオードの能力がその分高い。このため,オフ時における第1キャリアの排出がより速く,ターンオフ時間が短い。また,可制御電流が大きい。第2に,第1エミッタ半導体領域を第1導電型半導体のみで構成した箇所の下は,MOSトランジスタとしての作用をしない。すなわち,チャネル幅がその分削減されている。このため,短絡電流が小さくて済む。
【0013】
本発明の絶縁ゲート型半導体装置においてはさらに,複数の対面電極を有し,複数の対面電極の一部が,第2エミッタ半導体領域と導通していることが好ましい。このようにした場合には,第2エミッタ半導体領域の抵抗と,前述のダイオードのpn接合耐圧と,第2エミッタ半導体領域と導通している対面電極(以下,「導通対面電極という」)の容量とにより,エミッタとその反対側との間の電圧(エミッタ−コレクタ間電圧)の急激な変化,すなわちサージが緩和される。
【0014】
また,導通対面電極は,ゲート電極としての作用を奏しない。すなわち,第2エミッタ半導体領域と導通していない対面電極のみがゲート電極として働く。このためゲート容量がその分小さく,高速動作に適している。また製造プロセスにおけるゲート電極の良品率の点で有利である。また,ボディ半導体領域のうち,導通対面電極と対面している部分はMOSトランジスタとしての作用をしない。すなわち,チャネル幅がその分削減されている。このため,短絡電流が小さくて済む。特に,前述のように第2エミッタ半導体領域の下部の第1エミッタ半導体領域のすべてを第1導電型としている場合には,そもそもその箇所の下はMOSトランジスタとしての作用をしない。よって,そのような領域と対面する対面電極を第2エミッタ半導体領域と導通させるのがよい。
【0015】
【発明の実施の形態】
以下,本発明を具体化した実施の形態について,添付図面を参照しつつ詳細に説明する。本実施の形態は,絶縁ゲートへの電圧印加により,エミッタ−コレクタ間の導通をコントロールするIGBTに本発明を適用した絶縁ゲート型半導体装置である。
【0016】
[第1の形態]
第1の形態に係る絶縁ゲート型半導体装置は,図1の断面図に示す構造を有している。まず半導体基板内の構造を説明する。なお本出願においては,出発基板の他,出発基板上にエピタキシャル成長により形成した単結晶シリコンの部分を含めて半導体基板と呼ぶこととする。本形態の絶縁ゲート型半導体装置では,半導体基板内における図1中の上面側に,p+エミッタ領域100およびn+エミッタ領域104(これらを併せた全体を第1エミッタ領域112という)が設けられている。一方,下面側にはp+ コレクタ領域101が設けられている。それらの間には上面側から,pボディ領域103,そしてnドリフト領域102が設けられている。
【0017】
そして,半導体基板の上面側の一部を掘り込んでトレンチ型のゲート電極106が形成されている。ゲート電極106は,半導体基板から,ゲート絶縁膜105により絶縁されている。そしてゲート電極106は,ゲート絶縁膜105を介して,半導体基板のn+ エミッタ領域104,pボディ領域103,およびnドリフト領域102と対面している。さらに,半導体基板の上面側の外部には,p+エミッタ領域100およびn+エミッタ領域104にコンタクト開口108にて接触するエミッタ電極109が設けられている。エミッタ電極109と半導体基板との間は,コンタクト開口108の部分を除き,層間絶縁膜107により絶縁されている。半導体基板の下面側の外部には,p+ コレクタ領域101に接触するコレクタ電極110が設けられている。このような構造を持つ本形態の絶縁ゲート型半導体装置では,ゲート電極106への印加電圧によりpボディ領域103にチャネル効果を生じさせ,もって第1エミッタ領域112とp+ コレクタ領域101との間の導通をコントロールすることができる。
【0018】
そして本形態の絶縁ゲート型半導体装置は,第1エミッタ領域112とエミッタ電極109との間に,n型の第2エミッタ領域111を有している。ただし第2エミッタ領域111は,第1エミッタ領域112とエミッタ電極109との間のすべての箇所に設けられているわけではない。すなわち本形態の絶縁ゲート型半導体装置におけるコンタクト開口108には,次の2種類がある。第1は,第1エミッタ領域112とエミッタ電極109とが,直接に接触している箇所である(図1中左側)。第2は,第1エミッタ領域112とエミッタ電極109とが,直接には接触せず,第2エミッタ領域111を介して導通している箇所である(図1中右側)。本形態の絶縁ゲート型半導体装置の全体で見ると,図1中右側のように第2エミッタ領域111が設けられている箇所が,コンタクト開口108の全体の半分弱程度を占めている。
【0019】
第2エミッタ領域111は,半導体基板の上に形成された多結晶シリコンまたはアモルファスシリコンの層を加工したものである。すなわち第2エミッタ領域111は,半導体基板の一部をなすものではない。第2エミッタ領域111の導電型は前述のようにn型であり,その不純物濃度は,n+ エミッタ領域104と同程度かあるいはそれ以上でもよい。このように比較的に高い不純物濃度を要するのは,エミッタ電極109とのオーミックコンタクトの必要があるためである。
【0020】
本形態の絶縁ゲート型半導体装置は,第1エミッタ領域112とエミッタ電極109との間に部分的に第2エミッタ領域111が設けられていることにより,第2エミッタ領域を全く有しない従来の絶縁ゲート型半導体装置(図13)と比較して,次のような特性を有する。すなわち,第1エミッタ領域112とエミッタ電極109との間の抵抗が,第2エミッタ領域111のある箇所では,第2エミッタ領域111のない箇所に比して高い。第2エミッタ領域111は,比較的に高い不純物濃度を有するとはいえ半導体だからである。また,第2エミッタ領域111のある箇所では,第2エミッタ領域111とp+ エミッタ領域100とでダイオードが構成されている。
【0021】
これにより本形態の絶縁ゲート型半導体装置は,次のような効果を有する。
【0022】
まずオン時の効果について説明する。オン時には,図2に示すように,第2エミッタ領域111のある箇所(図2中右側)では,エミッタ電極109への正孔の流出が抑制される。その理由は,第1に,第2エミッタ領域111自体の抵抗にある。第2に,第2エミッタ領域111とp+ エミッタ領域100との間のpn接合のポテンシャル障壁が挙げられる。エミッタ−コレクタ間電圧自体は,このpn接合に対して順方向である。しかしながらオン状態では,実際にこのpn接合にかかる電圧はさほど高くない。このため,正孔がポテンシャル障壁を越えられないのである。一方,第2エミッタ領域111のない箇所(図2中左側)では,従来の絶縁ゲート型半導体装置の場合と同様に,正孔がエミッタ電極109へ容易に流出する。つまり,従来の絶縁ゲート型半導体装置(図13)と比較して,第2エミッタ領域111が設けられている箇所の分だけ,エミッタ電極109への正孔の流出が抑制されているのである。
【0023】
このため,オン時における半導体基板内(特にnドリフト領域102)の正孔の濃度が,従来の絶縁ゲート型半導体装置(図13)の場合よりも高く維持される。これにより,低いオン電圧で動作できる。このことを図3のグラフにより説明する。このグラフは,コレクタ−エミッタ間電圧とコレクタ−エミッタ間電流との関係を,本形態と従来例(図13)とで比較して示したものである。このグラフから,同じコレクタ−エミッタ間電流を得るために,本形態の高耐圧電界効果型半導体装置では,従来のものと比較して,低いコレクタ−エミッタ間電圧しか要しないことが理解できる。なお,第2エミッタ領域111があまりに多く設けられていると,オン電圧が過度に低下してしまう。本形態では,第2エミッタ領域111が,コンタクト開口108の全体の約半分程度しか設けられていないため,そのような弊害はない。
【0024】
次に,オフ時の効果を説明する。オフ時には,図4に示すように,第2エミッタ領域111のある箇所(図2中右側)でも,第2エミッタ領域111のない箇所(図2中左側)と同様に,正孔がエミッタ電極109へ容易に流出する。なぜなら,オフ時には,第2エミッタ領域111とp+ エミッタ領域100との間のpn接合にかかる電圧が,オン時よりも高くなるからである。このため正孔が,このpn接合のポテンシャル障壁を越えることができるのである。すなわち,第2エミッタ領域111とp+ エミッタ領域100とにより構成されるダイオードが順方向動作をするのである。
【0025】
このため,第2エミッタ領域111の存在は,オフ後における正孔の速やかな排出に対しては何ら障害とならないのである。さらに,オフ時には,pn接合にかかる電圧が高いことにより,第2エミッタ領域111から半導体基板の内部に電子が供給される。この電子が,半導体基板内の正孔と結合してこれを消滅させる働きをする。このことも,半導体基板内(特にnドリフト領域102)の正孔濃度を早期に低下させる。したがって,第2エミッタ領域111の存在により,オフする際のターンオフ時間が,従来の絶縁ゲート型半導体装置(図13)の場合よりもむしろ短縮されているのである。
【0026】
すなわち本形態の絶縁ゲート型半導体装置では,オン時における低いオン電圧と,オフ時における短いターンオフ時間とが両立されているのである。
【0027】
続いて,本形態の絶縁ゲート型半導体装置の製造プロセスを,図5〜により説明する。本形態の高耐圧電界効果型半導体装置の製造にあっては,p+ シリコンウェハを出発基板とする。このウェハのp+シリコンは,p+コレクタ領域101となる。そしてその表面上にエピタキシャル成長により,n型シリコン層を形成する。このn型シリコン層は,nドリフト領域102となる。この,シリコンウェハ上にエピタキシャル成長により半導体層を形成した単結晶シリコンの全体のことを,本出願では「半導体基板」と呼んでいるのである。あるいは,n型シリコンウェハを出発基板とすることもできる。その場合にはウェハのn型シリコンがnドリフト領域102となる。そして,その裏面側の表面からp型不純物を導入するか,裏面側の表面上にp型シリコン層を堆積することにより,p+ コレクタ領域101を形成すればよい。
【0028】
次に,n型シリコン層の表面に,厚さ500nm程度の熱酸化膜を形成する。そして,この熱酸化膜をフォトリソグラフィおよびエッチングによりパターニングする。これによりその熱酸化膜は,ウェハの縁辺の部分のみ残される。このため素子が形成される部分の全体にわたって,n型シリコン層が露出した開口が形成される。次に,n型シリコン層(nドリフト領域102)の表面に再び熱酸化膜107bを形成する。膜厚は50nmとする。図5はこの状態の断面図を示している。なお,図5中のA−Aレベルは,図1中のA−Aレベルと同じと考えてよい。
【0029】
そして,イオン注入によりボロンを注入する。このイオン注入は,pボディ領域103の形成のための処理である。ドーズ量は,その範囲内のn型シリコン層(nドリフト領域102)をp型に反転させる程度のドーズ量とする。その後,熱拡散を行うことにより,図6に示すように,pボディ領域103が形成される。図6中のpボディ領域103の厚さは5μmである。なお,pボディ領域103の形成は,前述のような,nドリフト領域102をイオン注入により改質する方法の他にも種々の方法により可能である。例えば,エピタキシャル成長の際に不純物の組成を順次変更することにより,nドリフト領域102およびpボディ領域103を順次形成してもよい。
【0030】
そして,酸化膜107b上にCVD法によりさらに酸化膜107cを堆積する。厚さは400nmとする。そして酸化膜107bおよび107cを,パターンエッチングする。ここで形成するパターンは,ゲート電極106が形成されるべき部分を開口とするパターンである。残った酸化膜107bおよび107cは,トレンチの形成のためのエッチングマスクとして用いられる。そして,この酸化膜マスクを利用して,RIE法によりシリコンをエッチングする。これにより,トレンチが形成される。深さは,6μm強で,pボディ領域103がトレンチにより完全に分断され,さらに少し掘り込んだ程度とする。そして,形成されたトレンチの側壁を,CDE法によりエッチングする。その後,トレンチの壁面に熱酸化膜を形成し,その酸化膜を除去する。これにより,トレンチの側壁の欠陥を除去する。その後,トレンチの壁面に厚さ100nmの熱酸化膜を形成する。この酸化膜がゲート絶縁膜105となる。この状態での断面図が図7である。
【0031】
そして,CVD法により多結晶シリコン膜を堆積し,トレンチを充填する。続いて,オキシ塩化リン雰囲気で熱処理して多結晶シリコン膜にリンを拡散させる。その後,フォトリソグラフィおよびエッチングにより,余分な多結晶シリコンや残っている酸化膜マスクを除去する。除去される多結晶シリコンは,トレンチ開口レベルより上の部分である。ただし,ゲート電極106への配線(以下,ゲート配線という)となる部分は残す。これにより,トレンチ構造のゲート電極106およびそのための配線を形成する。次に,pチャネル領域103およびゲート電極106の表面に,膜厚30nmの熱酸化膜を形成する。
【0032】
そして,ボロンのイオン注入を行い,さらにリンのイオン注入を行う。ボロンのイオン注入は,p+ エミッタ領域100の形成のための処理である。リンのイオン注入は,n+ エミッタ領域104の形成のための処理である。それぞれ,適切なパターンマスクを介して行う。その後,熱処理して,イオン注入された元素の熱拡散させ,p+エミッタ領域100およびn+エミッタ領域104(すなわち第1エミッタ領域112)を形成する。そして,フォトリソグラフィ工程によりレジストマスク107dを形成する。これをフッ酸でエッチングして,一部の第1エミッタ領域112を露出させる。この状態での断面図が図8である。
【0033】
そして,CVD法により多結晶シリコン膜(アモルファスシリコン膜でもよい)を形成し,リンをイオン注入してn型とする。そして,フォトリソグラフィおよびエッチングによりこのn型多結晶シリコン膜を加工して第2エミッタ領域111とする。そして,余分なレジストマスクを除去してから,CVD法により層間絶縁膜107を形成する。この状態での断面図が図9である。そして,ドライエッチングにより層間絶縁膜107にコンタクト開口108を開ける。その後,スパッタリング法によりエミッタ電極109(アルミニウム等)を形成し,裏面側にスパッタリング法によりコレクタ電極110(チタン/ニッケル/金)を形成する。かくして,図1に示した本形態の絶縁ゲート型半導体装置が製造される。
【0034】
[第2の形態]
第2の形態に係る絶縁ゲート型半導体装置は,図10の断面図に示す構造を有している。この絶縁ゲート型半導体装置と第1の形態の絶縁ゲート型半導体装置との相違点は,第2エミッタ領域211の下の第1エミッタ領域212が,p+ エミッタ領域200のみで構成されている点にある。これ以外の構造は共通である。このため,第1の形態と本形態とで,共通する部分には,下2桁が共通する番号を付している。
【0035】
本形態の絶縁ゲート型半導体装置は,第1の形態の絶縁ゲート型半導体装置の効果に加えてさらに,次のような効果を有する。
【0036】
第1に,第2エミッタ領域211とp+ エミッタ領域200とで構成されるダイオードの能力が,第1の形態の場合より高い。第2エミッタ領域211のすべてがp+ エミッタ領域200で構成されているからである。このことにより,オフ時における,第2エミッタ領域211を経由しての正孔の排出がよりスムーズである。このためターンオフ時間がさらに短い。また,絶縁ゲート型半導体装置としての可制御電流が大きい。
【0037】
第2に,第1の形態の絶縁ゲート型半導体装置と比較して,チャネル幅が狭い。第2エミッタ領域211の下のpボディ領域203は有効なチャネルとならないからである。その理由は,この箇所にはn+ エミッタ領域204が存在しないことにある。このため,オン時にpボディ領域203の表面に電子が供給されないのである。このことにより,第1の形態の絶縁ゲート型半導体装置の場合よりも,短絡電流が小さいのである。このため短絡耐量に優れている。このことを,図11のグラフにより説明する。このグラフは,短絡電流の測定結果であり,本形態のものと従来のものとを比較して示している。本形態の絶縁ゲート型半導体装置の短絡電流が,従来のものと比較して約半分程度しかないことが理解できる。
【0038】
本形態の絶縁ゲート型半導体装置の製造プロセスは,p+ エミッタ領域200およびn+ エミッタ領域204の形成のためのイオン注入時のマスクパターンを除き,第1の形態の絶縁ゲート型半導体装置の製造プロセスと違いはない。
【0039】
[第3の形態]
第3の形態に係る絶縁ゲート型半導体装置は,図12の断面図に示す構造を有している。この絶縁ゲート型半導体装置と第2の形態の絶縁ゲート型半導体装置との相違点は,第2エミッタ領域311と一部のゲート電極316とが短絡させられている点にある。これ以外の構造は共通である。このため,第2の形態と本形態とで,共通する部分には,下2桁が共通する番号を付している。
【0040】
本形態の絶縁ゲート型半導体装置においては,第2エミッタ領域311と短絡しているゲート電極316は,実際上,ゲート電極として作用することはない。すなわち本形態の絶縁ゲート型半導体装置では,第2エミッタ領域311と短絡していないゲート電極306のみが実効的なゲート電極である。そこで,第2エミッタ領域311と短絡しているゲート電極316を,以下の説明ではダミーゲート電極316と呼ぶ。
【0041】
本形態の絶縁ゲート型半導体装置は,第2の形態の絶縁ゲート型半導体装置の効果に加えてさらに,次のような効果を有する。
【0042】
第1に,エミッタ−コレクタ間の急激な変化,すなわちサージが起こりにくいことが挙げられる。その理由は,第2エミッタ領域311とp+ エミッタ領域300とで構成されるダイオードのカソード,すなわち第2エミッタ領域311の容量が大きいことにある。なぜなら,第2エミッタ領域311がダミーゲート電極316と短絡しているからである。このように第2エミッタ領域311の容量が大きいことにより,その電位が急激には変化しにくいのである。このために,サージが起こりにくいのである。
【0043】
第2に,高速なスイッチング動作が可能なことが挙げられる。その理由は,第1または第2の形態の絶縁ゲート型半導体装置の場合と比較して,ゲート容量が小さいことにある。なぜなら前述のように,第2エミッタ領域311と短絡していないゲート電極306のみが実効的なゲート電極だからである。このため,ダミーゲート電極316の分,第1または第2の形態の絶縁ゲート型半導体装置の場合よりもゲート容量が小さいのである。したがって,高速なスイッチング動作が可能なのである。また製造プロセスにおけるゲート電極306の良品率の点で有利である。
【0044】
なお,本形態の絶縁ゲート型半導体装置では,pボディ領域303のうち,ダミーゲート電極316と対面している面はチャネル動作をしない。しかしながら,その理由は,対面している電極が実効的なゲート電極でないことだけではない。その上部にn+ エミッタ領域304が存在しないことにもよる。したがって,一部のゲート電極がダミーゲート電極316とされていることによって,チャネル幅が過度に削減されているということではない。
【0045】
本形態の絶縁ゲート型半導体装置の製造プロセスは,次の2点で,第2の形態の絶縁ゲート型半導体装置の製造プロセスと異なる。第1に,ゲート電極306およびダミーゲート電極316形成後のエッチングの際のパターンが異なる。ゲート電極306にのみゲート配線が接続されるようにしなければならないからである。すなわち,ダミーゲート電極316とゲート電極306とは分離されていなければならないのである。第2に,第2エミッタ領域311の形成の際のレジストマスク(図8中の107d)のパターンが異なる。すなわち,ダミーゲート電極316となるべき電極が露出していなければならない。他の点では,第1あるいは第2の形態の絶縁ゲート型半導体装置の製造プロセスと違いはない。
【0046】
なお,第1の形態の絶縁ゲート型半導体装置を基本として,本形態と同様に第2エミッタ領域と一部のゲート電極とを短絡してもよい。その場合でも,サージの防止,および高速なスイッチング動作の2つの効果が得られる。また,短絡電流の抑制という効果も得られる。ダミーゲート電極と対面しているpボディ領域は有効なチャネルを形成しないからである。
【0047】
以上詳細に説明したように本実施の形態に係る絶縁ゲート型半導体装置では,エミッタ電極(109,209,309)と一部の第1エミッタ領域(112,212,312)との間に第2エミッタ領域(111,211,311)を設けている。このためオン時には,第2エミッタ領域(111,211,311)の抵抗と,第2エミッタ領域(111,211,311)とp+ エミッタ領域(100,200,300)との間のpn接合のポテンシャル障壁とにより,オン電圧が低減されている。一方オフ時には,第2エミッタ領域(111,211,311)とp+ エミッタ領域(100,200,300)との間のpn接合にオン時よりも高い電圧がかかるので,第2エミッタ領域(111,211,311)の存在が,オフ後における正孔の速やかな排出に対して障害とならないようになっている。これにより,ターンオフ時間が短縮されている。かくして,オン電圧の低減およびターンオフ時間の短縮の両立を実現した絶縁ゲート型半導体装置が実現されている。
【0048】
さらに,第2の形態では,第2エミッタ領域211の下の第1エミッタ領域212をp+ エミッタ領域200のみで構成している。これにより,ターンオフ時間のさらなる短縮と,短絡電流の抑制とを実現した絶縁ゲート型半導体装置が実現されている。また,第3の形態では,第2エミッタ領域311と一部のゲート電極316とを短絡している。これにより,第2エミッタ領域311の容量が大きくされるとともに,ゲート容量が小さくされている。したがって,サージの防止とスイッチングの高速化とを実現した絶縁ゲート型半導体装置が実現されている。
【0049】
なお,本実施の形態は単なる例示にすぎず,本発明を何ら限定するものではない。したがって本発明は当然に,その要旨を逸脱しない範囲内で種々の改良,変形が可能である。
【0050】
例えば本実施の形態はいずれも,IGBTに本発明を適用したものである。しかし適用対象たる絶縁ゲート型半導体装置は,パンチスルー型のトランジスタでもよいし,さらにはMOSコントロールサイリスタやダイオードでもよい。また,nドリフト領域(102,202,302)の不純物濃度は,均一でなくてもよい。すなわち,nドリフト領域内の不純物濃度に何らかの分布があってもよい。例えば,p+ コレクタ領域(101,201,301)に近接する部位を高濃度のバッファ層とした構造であってもよい。
【0051】
また,シリコンに限らず,ゲルマニウム,SiC,GaN,GaAs等の他の種類の半導体を用いた半導体装置であってもよい。また,ゲート絶縁膜(105,205,305),層間絶縁膜(107,207,307)については,酸化膜に限らず,窒化膜等の他の種類の絶縁膜,あるいは複合絶縁膜であってもよい。また,第2エミッタ領域(111,211,311),第1エミッタ領域(112,212,312),pボディ領域(103,203,303),nドリフト領域(102,202,302),そしてp+ コレクタ領域(101,201,301)について,p型とn型とを入れ替えたものであってもよい。
【0052】
また,ゲート電極(106,206,306)のウェハ面内の平面形状については特に言及しなかったが,何でもよい。例えば,長尺状,格子状,円形,楕円形,多角形,等が挙げられる。また,ゲート電極(106,206,306)の深さ方向の構造は,トレンチ型に限らず,プレーナ型やコンケーブ型であってもよい。また,ゲート電極(106,206,306)の導通型はn型には限らない。すなわちゲート電極(106,206,306)は,p型半導体あるいは金属であってもよい。
【0053】
【発明の効果】
以上の説明から明らかなように本発明によれば,一部の第1エミッタ半導体領域とエミッタ電極との間に第2エミッタ半導体領域を設けることにより,オン電圧の低減およびターンオフ時間の短縮の両立を実現した絶縁ゲート型半導体装置が提供されている。さらに,第2エミッタ半導体領域の下の第1エミッタ半導体領域のすべてを,第2エミッタ半導体領域と逆導電型とすれば,短絡電流を低減しつつさらに,オン電圧の低減とターンオフ時間の短縮とを両立させた絶縁ゲート型半導体装置を提供することができる。また,第2エミッタ半導体領域を一部の対面電極と短絡すれば,サージの防止およびスイッチングの高速化をも達成した絶縁ゲート型半導体装置を提供することができる。
【図面の簡単な説明】
【図1】第1の形態に係る絶縁ゲート型半導体装置の構造を示す断面図である。
【図2】第1の形態に係る絶縁ゲート型半導体装置における,オン時の電子および正孔の状況を示す断面図である。
【図3】コレクタ−エミッタ間電圧とコレクタ−エミッタ間電流との関係を,第1の形態と従来例とで比較して示すグラフである。
【図4】第1の形態に係る絶縁ゲート型半導体装置における,オフ時の電子および正孔の状況を示す断面図である。
【図5】第1の形態に係る電界効果型半導体装置の製造過程を示す立面断面図(その1)である。
【図6】第1の形態に係る電界効果型半導体装置の製造過程を示す立面断面図(その2)である。
【図7】第1の形態に係る電界効果型半導体装置の製造過程を示す立面断面図(その3)である。
【図8】第1の形態に係る電界効果型半導体装置の製造過程を示す立面断面図(その4)である。
【図9】第1の形態に係る電界効果型半導体装置の製造過程を示す立面断面図(その5)である。
【図10】第2の形態に係る絶縁ゲート型半導体装置の構造を示す断面図である。
【図11】第2の形態に係る電界効果型半導体装置の短絡電流を,従来のものの場合と比較して示すグラフである。
【図12】第3の形態に係る絶縁ゲート型半導体装置の構造を示す断面図である。
【図13】従来の絶縁ゲート型半導体装置(その1)の構造を示す断面図である。
【図14】従来の絶縁ゲート型半導体装置(その2)の構造を示す断面図である。
【符号の説明】
100〜300 p+エミッタ領域
103〜303 pボディ領域
105〜305 ゲート絶縁膜
106〜306 ゲート電極(対面電極)
111〜311 第2エミッタ領域
112〜312 第1エミッタ領域
316 ダミーゲート電極(対面電極)
Claims (4)
- 半導体基板内に位置しその第1面に面する第1エミッタ半導体領域と,半導体基板内に位置するとともに前記第1エミッタ半導体領域に接するボディ半導体領域と,前記第1エミッタ半導体領域および前記ボディ半導体領域に接する絶縁膜と,前記絶縁膜を介して前記第1エミッタ半導体領域および前記ボディ半導体領域と対面する対面電極と,半導体基板の第1面上に位置し前記第1エミッタ半導体領域と導通するエミッタ電極とを有する絶縁ゲート型半導体装置において,
前記第1エミッタ半導体領域と前記エミッタ電極との間に部分的に設けられた第2エミッタ半導体領域を有し,
前記第1エミッタ半導体領域が少なくとも部分的に第1導電型であり,
前記ボディ半導体領域が第1導電型であり,
前記第2エミッタ半導体領域が第2導電型であり,
前記第2エミッタ半導体領域は,前記第1エミッタ半導体領域の第1導電型の部分に接していることを特徴とする絶縁ゲート型半導体装置。 - 請求項1に記載する絶縁ゲート型半導体装置において,
前記第2エミッタ半導体領域が,多結晶シリコンもしくはアモルファスシリコンで形成されていることを特徴とする絶縁ゲート型半導体装置。 - 請求項1または請求項2に記載する絶縁ゲート型半導体装置において,
前記第1エミッタ半導体領域と前記第2エミッタ半導体領域とが接している箇所の下部の第1エミッタ半導体領域のすべてが第1導電型であることを特徴とする絶縁ゲート型半導体装置。 - 請求項1から請求項3までのいずれか1つに記載する絶縁ゲート型半導体装置において,
複数の対面電極を有し,
前記複数の対面電極の一部が,前記第2エミッタ半導体領域と導通していることを特徴とする絶縁ゲート型半導体装置。
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