JP4042617B2

JP4042617B2 - 絶縁ゲート型半導体装置

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Publication number: JP4042617B2
Application number: JP2003121640A
Authority: JP
Inventors: 克彦西脇
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2003-04-25
Filing date: 2003-04-25
Publication date: 2008-02-06
Anticipated expiration: 2023-04-25
Also published as: JP2004327799A

Description

【０００１】
【発明の属する技術分野】
本発明は，絶縁ゲート型半導体装置に関する。さらに詳細には，オン電圧の低減とオフする際のターンオフ時間の短縮との両立を図った絶縁ゲート型半導体装置に関するものである。
【０００２】
【従来の技術】
従来から種々の用途に用いられている絶縁ゲート型半導体装置は概略，図１３に示すように構成されている。すなわち，半導体基板における図１３中の上面側に，ｐ⁺エミッタ領域９００およびｎ⁺エミッタ領域９０４（併せてエミッタ領域９１２という）を設け，下面側にｐ⁺ コレクタ領域９０１を設けている。そしてそれらの間に上面側から，ｐボディ領域９０３およびｎドリフト領域９０２を設けている。さらに，半導体基板の上面側の一部を掘り込んでトレンチ型のゲート電極９０６が形成されている。また，ｐ⁺エミッタ領域９００およびｎ⁺エミッタ領域９０４にコンタクト開口９０８にて接触するエミッタ電極９０９と，ｐ⁺ コレクタ領域９０１に接触するコレクタ電極９１０とが設けられている。ゲート電極９０６は，半導体基板のｐボディ領域９０３から絶縁されている。そして，ゲート電極９０６への印加電圧によりｐボディ領域９０３にチャネル効果を生じさせ，もってエミッタ領域９１２とｐ⁺ コレクタ領域９０１との間の導通をコントロールするのである。
【０００３】
このような絶縁ゲート型半導体装置でオン電圧を低減するためには，チャネル密度を高める必要がある。すなわち，図１３中のエミッタ領域９１２を左右方向に縮小し，より小さい間隔でゲート電極９０６を設ける必要がある。しかしそうすると，チャネル部を通しての電子の供給量がその分多いこととなる。このため，短絡した場合には過大な電流が流れるおそれがある。
【０００４】
これを防ぐための従来技術として，特許文献１あるいは特許文献２に記載されたものが挙げられる。これらの文献に記載された絶縁ゲート型半導体装置は，概略，図１４に示すように，ｎドリフト領域９０２の上下に，より高濃度のｎ型半導体領域９１３，９１４を設けたものであるといえる。これは，ｐボディ領域９０３の周囲に，ｎドリフト領域９０２より高濃度ｎ型の領域９１３を設けることにより，正孔に対するポテンシャルバリアハイトを高くしたものであると考えられる。これにより，エミッタ電極９０９への正孔の流出を抑制し，動作時のキャリア濃度を高く維持できると考えられる。このため，オン電圧の低減が期待できる，というものである。
【０００５】
【特許文献１】
特開平８−３１６４７９号公報
【特許文献２】
特開平１０−１７８１７４号公報
【０００６】
【発明が解決しようとする課題】
しかしながら，前記した特許文献１あるいは特許文献２の絶縁ゲート型半導体装置には，次のような問題点があった。すなわち，スイッチオフする際のターンオフ時間が長いのである。その原因は，高濃度ｎ型の領域９１３の存在にあると考えられる。なぜなら，領域９１３の正孔に対するポテンシャルバリアが，スイッチオフ後にも正孔の速やかな流出を妨害してしまうからである。したがって，正孔の濃度の低下に時間がかかってしまうのである。このため，短絡電流の低減，オン電圧の低減，およびターンオフ時間の短縮のすべてを同時に実現することができないのである。
【０００７】
本発明は，前記した従来の絶縁ゲート型半導体装置が有する問題点を解決するためになされたものである。すなわちその課題とするところは，オン電圧の低減およびターンオフ時間の短縮の両立を実現した絶縁ゲート型半導体装置を提供することにある。好ましくは，短絡電流を低減しつつさらに，オン電圧の低減とターンオフ時間の短縮とを両立させた絶縁ゲート型半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この課題の解決を目的としてなされた本発明の絶縁ゲート型半導体装置は，半導体基板内に位置しその第１面に面する第１エミッタ半導体領域と，半導体基板内に位置するとともに第１エミッタ半導体領域に接するボディ半導体領域と，第１エミッタ半導体領域およびボディ半導体領域に接する絶縁膜と，絶縁膜を介して第１エミッタ半導体領域およびボディ半導体領域と対面する対面電極と，半導体基板の第１面上に位置し第１エミッタ半導体領域と導通するエミッタ電極とを有する絶縁ゲート型半導体装置であってさらに，第１エミッタ半導体領域とエミッタ電極との間に部分的に設けられた第２エミッタ半導体領域を有し，第１エミッタ半導体領域が少なくとも部分的に第１導電型であり，ボディ半導体領域が第１導電型であり，第２エミッタ半導体領域が第２導電型であり，第２エミッタ半導体領域は，第１エミッタ半導体領域の第１導電型の部分に接しているものである。
【０００９】
この絶縁ゲート型半導体装置では，第１エミッタ半導体領域とエミッタ電極との間に部分的に，第２エミッタ半導体領域が設けられている。言い換えると，本発明の絶縁ゲート型半導体装置における第１エミッタ半導体領域とエミッタ電極との間の経路には，間に第２エミッタ半導体領域が設けられている経路と，第１エミッタ半導体領域とエミッタ電極とが直接に接触している経路との２種類がある。前者の経路は当然に，後者の経路と比較して高抵抗である。また，前者の経路では，第１エミッタ半導体領域と第２エミッタ半導体領域とがダイオードを構成している。
【００１０】
このため，オン時においては，第２エミッタ半導体領域を全く有しない場合の絶縁ゲート型半導体装置と比較して，第１導電型半導体領域の多数キャリア（以下，「第１キャリア」という）のエミッタ電極への流出が，前述のダイオードのｐｎ接合のポテンシャル障壁および第２エミッタ半導体領域の抵抗の分だけ抑制されることとなる。これにより，半導体装置内の第１キャリア濃度が維持されるので，オン電圧が低い。一方，オフ時においては，前述のダイオードのｐｎ接合にかかる電圧が上昇することにより，第１エミッタ半導体領域と第２エミッタ半導体領域とからなるダイオードが順方向動作をする。このため，第１キャリアのエミッタ電極への排出に対してあまり妨げとはならない。また，第２エミッタ半導体領域から半導体基板内に第２導電型半導体領域の多数キャリア（以下，「第２キャリア」という）が供給されることとなる。これは，半導体装置内の第１キャリアと結合してこれを消滅させる。このことも，半導体装置内の第１キャリア濃度の早期低下につながる。このため，この絶縁ゲート型半導体装置のターンオフ時間は短い。このようにして，オン電圧の低減とターンオフ時間の短縮との両立が実現されている。
【００１１】
本発明の絶縁ゲート型半導体装置において，第２エミッタ半導体領域は，多結晶シリコンもしくはアモルファスシリコンで形成されていることが好ましい。第２エミッタ半導体領域は，第１エミッタ半導体領域の上に部分的に存在する。したがって，第１エミッタ半導体領域上に成膜技術により膜を形成し，そしてこれをパターン加工して第２エミッタ半導体領域とするのが一般的である。このため，多結晶シリコンもしくはアモルファスシリコンのような，成膜技術や加工技術が確立している材質が，第２エミッタ半導体領域として好適なのである。
【００１２】
本発明の絶縁ゲート型半導体装置においてはまた，第１エミッタ半導体領域と第２エミッタ半導体領域とが接している箇所の下部の第１エミッタ半導体領域のすべてが第１導電型であることが望ましい。このようにすることにより，次の２つの効果が得られる。第１に，第１エミッタ半導体領域と第２エミッタ半導体領域とからなるダイオードの能力がその分高い。このため，オフ時における第１キャリアの排出がより速く，ターンオフ時間が短い。また，可制御電流が大きい。第２に，第１エミッタ半導体領域を第１導電型半導体のみで構成した箇所の下は，ＭＯＳトランジスタとしての作用をしない。すなわち，チャネル幅がその分削減されている。このため，短絡電流が小さくて済む。
【００１３】
本発明の絶縁ゲート型半導体装置においてはさらに，複数の対面電極を有し，複数の対面電極の一部が，第２エミッタ半導体領域と導通していることが好ましい。このようにした場合には，第２エミッタ半導体領域の抵抗と，前述のダイオードのｐｎ接合耐圧と，第２エミッタ半導体領域と導通している対面電極（以下，「導通対面電極という」）の容量とにより，エミッタとその反対側との間の電圧（エミッタ−コレクタ間電圧）の急激な変化，すなわちサージが緩和される。
【００１４】
また，導通対面電極は，ゲート電極としての作用を奏しない。すなわち，第２エミッタ半導体領域と導通していない対面電極のみがゲート電極として働く。このためゲート容量がその分小さく，高速動作に適している。また製造プロセスにおけるゲート電極の良品率の点で有利である。また，ボディ半導体領域のうち，導通対面電極と対面している部分はＭＯＳトランジスタとしての作用をしない。すなわち，チャネル幅がその分削減されている。このため，短絡電流が小さくて済む。特に，前述のように第２エミッタ半導体領域の下部の第１エミッタ半導体領域のすべてを第１導電型としている場合には，そもそもその箇所の下はＭＯＳトランジスタとしての作用をしない。よって，そのような領域と対面する対面電極を第２エミッタ半導体領域と導通させるのがよい。
【００１５】
【発明の実施の形態】
以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。本実施の形態は，絶縁ゲートへの電圧印加により，エミッタ−コレクタ間の導通をコントロールするＩＧＢＴに本発明を適用した絶縁ゲート型半導体装置である。
【００１６】
［第１の形態］
第１の形態に係る絶縁ゲート型半導体装置は，図１の断面図に示す構造を有している。まず半導体基板内の構造を説明する。なお本出願においては，出発基板の他，出発基板上にエピタキシャル成長により形成した単結晶シリコンの部分を含めて半導体基板と呼ぶこととする。本形態の絶縁ゲート型半導体装置では，半導体基板内における図１中の上面側に，ｐ⁺エミッタ領域１００およびｎ⁺エミッタ領域１０４（これらを併せた全体を第１エミッタ領域１１２という）が設けられている。一方，下面側にはｐ⁺ コレクタ領域１０１が設けられている。それらの間には上面側から，ｐボディ領域１０３，そしてｎドリフト領域１０２が設けられている。
【００１７】
そして，半導体基板の上面側の一部を掘り込んでトレンチ型のゲート電極１０６が形成されている。ゲート電極１０６は，半導体基板から，ゲート絶縁膜１０５により絶縁されている。そしてゲート電極１０６は，ゲート絶縁膜１０５を介して，半導体基板のｎ⁺ エミッタ領域１０４，ｐボディ領域１０３，およびｎドリフト領域１０２と対面している。さらに，半導体基板の上面側の外部には，ｐ⁺エミッタ領域１００およびｎ⁺エミッタ領域１０４にコンタクト開口１０８にて接触するエミッタ電極１０９が設けられている。エミッタ電極１０９と半導体基板との間は，コンタクト開口１０８の部分を除き，層間絶縁膜１０７により絶縁されている。半導体基板の下面側の外部には，ｐ⁺ コレクタ領域１０１に接触するコレクタ電極１１０が設けられている。このような構造を持つ本形態の絶縁ゲート型半導体装置では，ゲート電極１０６への印加電圧によりｐボディ領域１０３にチャネル効果を生じさせ，もって第１エミッタ領域１１２とｐ⁺ コレクタ領域１０１との間の導通をコントロールすることができる。
【００１８】
そして本形態の絶縁ゲート型半導体装置は，第１エミッタ領域１１２とエミッタ電極１０９との間に，ｎ型の第２エミッタ領域１１１を有している。ただし第２エミッタ領域１１１は，第１エミッタ領域１１２とエミッタ電極１０９との間のすべての箇所に設けられているわけではない。すなわち本形態の絶縁ゲート型半導体装置におけるコンタクト開口１０８には，次の２種類がある。第１は，第１エミッタ領域１１２とエミッタ電極１０９とが，直接に接触している箇所である（図１中左側）。第２は，第１エミッタ領域１１２とエミッタ電極１０９とが，直接には接触せず，第２エミッタ領域１１１を介して導通している箇所である（図１中右側）。本形態の絶縁ゲート型半導体装置の全体で見ると，図１中右側のように第２エミッタ領域１１１が設けられている箇所が，コンタクト開口１０８の全体の半分弱程度を占めている。
【００１９】
第２エミッタ領域１１１は，半導体基板の上に形成された多結晶シリコンまたはアモルファスシリコンの層を加工したものである。すなわち第２エミッタ領域１１１は，半導体基板の一部をなすものではない。第２エミッタ領域１１１の導電型は前述のようにｎ型であり，その不純物濃度は，ｎ⁺ エミッタ領域１０４と同程度かあるいはそれ以上でもよい。このように比較的に高い不純物濃度を要するのは，エミッタ電極１０９とのオーミックコンタクトの必要があるためである。
【００２０】
本形態の絶縁ゲート型半導体装置は，第１エミッタ領域１１２とエミッタ電極１０９との間に部分的に第２エミッタ領域１１１が設けられていることにより，第２エミッタ領域を全く有しない従来の絶縁ゲート型半導体装置（図１３）と比較して，次のような特性を有する。すなわち，第１エミッタ領域１１２とエミッタ電極１０９との間の抵抗が，第２エミッタ領域１１１のある箇所では，第２エミッタ領域１１１のない箇所に比して高い。第２エミッタ領域１１１は，比較的に高い不純物濃度を有するとはいえ半導体だからである。また，第２エミッタ領域１１１のある箇所では，第２エミッタ領域１１１とｐ⁺ エミッタ領域１００とでダイオードが構成されている。
【００２１】
これにより本形態の絶縁ゲート型半導体装置は，次のような効果を有する。
【００２２】
まずオン時の効果について説明する。オン時には，図２に示すように，第２エミッタ領域１１１のある箇所（図２中右側）では，エミッタ電極１０９への正孔の流出が抑制される。その理由は，第１に，第２エミッタ領域１１１自体の抵抗にある。第２に，第２エミッタ領域１１１とｐ⁺ エミッタ領域１００との間のｐｎ接合のポテンシャル障壁が挙げられる。エミッタ−コレクタ間電圧自体は，このｐｎ接合に対して順方向である。しかしながらオン状態では，実際にこのｐｎ接合にかかる電圧はさほど高くない。このため，正孔がポテンシャル障壁を越えられないのである。一方，第２エミッタ領域１１１のない箇所（図２中左側）では，従来の絶縁ゲート型半導体装置の場合と同様に，正孔がエミッタ電極１０９へ容易に流出する。つまり，従来の絶縁ゲート型半導体装置（図１３）と比較して，第２エミッタ領域１１１が設けられている箇所の分だけ，エミッタ電極１０９への正孔の流出が抑制されているのである。
【００２３】
このため，オン時における半導体基板内（特にｎドリフト領域１０２）の正孔の濃度が，従来の絶縁ゲート型半導体装置（図１３）の場合よりも高く維持される。これにより，低いオン電圧で動作できる。このことを図３のグラフにより説明する。このグラフは，コレクタ−エミッタ間電圧とコレクタ−エミッタ間電流との関係を，本形態と従来例（図１３）とで比較して示したものである。このグラフから，同じコレクタ−エミッタ間電流を得るために，本形態の高耐圧電界効果型半導体装置では，従来のものと比較して，低いコレクタ−エミッタ間電圧しか要しないことが理解できる。なお，第２エミッタ領域１１１があまりに多く設けられていると，オン電圧が過度に低下してしまう。本形態では，第２エミッタ領域１１１が，コンタクト開口１０８の全体の約半分程度しか設けられていないため，そのような弊害はない。
【００２４】
次に，オフ時の効果を説明する。オフ時には，図４に示すように，第２エミッタ領域１１１のある箇所（図２中右側）でも，第２エミッタ領域１１１のない箇所（図２中左側）と同様に，正孔がエミッタ電極１０９へ容易に流出する。なぜなら，オフ時には，第２エミッタ領域１１１とｐ⁺ エミッタ領域１００との間のｐｎ接合にかかる電圧が，オン時よりも高くなるからである。このため正孔が，このｐｎ接合のポテンシャル障壁を越えることができるのである。すなわち，第２エミッタ領域１１１とｐ⁺ エミッタ領域１００とにより構成されるダイオードが順方向動作をするのである。
【００２５】
このため，第２エミッタ領域１１１の存在は，オフ後における正孔の速やかな排出に対しては何ら障害とならないのである。さらに，オフ時には，ｐｎ接合にかかる電圧が高いことにより，第２エミッタ領域１１１から半導体基板の内部に電子が供給される。この電子が，半導体基板内の正孔と結合してこれを消滅させる働きをする。このことも，半導体基板内（特にｎドリフト領域１０２）の正孔濃度を早期に低下させる。したがって，第２エミッタ領域１１１の存在により，オフする際のターンオフ時間が，従来の絶縁ゲート型半導体装置（図１３）の場合よりもむしろ短縮されているのである。
【００２６】
すなわち本形態の絶縁ゲート型半導体装置では，オン時における低いオン電圧と，オフ時における短いターンオフ時間とが両立されているのである。
【００２７】
続いて，本形態の絶縁ゲート型半導体装置の製造プロセスを，図５〜により説明する。本形態の高耐圧電界効果型半導体装置の製造にあっては，ｐ⁺ シリコンウェハを出発基板とする。このウェハのｐ⁺シリコンは，ｐ⁺コレクタ領域１０１となる。そしてその表面上にエピタキシャル成長により，ｎ型シリコン層を形成する。このｎ型シリコン層は，ｎドリフト領域１０２となる。この，シリコンウェハ上にエピタキシャル成長により半導体層を形成した単結晶シリコンの全体のことを，本出願では「半導体基板」と呼んでいるのである。あるいは，ｎ型シリコンウェハを出発基板とすることもできる。その場合にはウェハのｎ型シリコンがｎドリフト領域１０２となる。そして，その裏面側の表面からｐ型不純物を導入するか，裏面側の表面上にｐ型シリコン層を堆積することにより，ｐ⁺ コレクタ領域１０１を形成すればよい。
【００２８】
次に，ｎ型シリコン層の表面に，厚さ５００ｎｍ程度の熱酸化膜を形成する。そして，この熱酸化膜をフォトリソグラフィおよびエッチングによりパターニングする。これによりその熱酸化膜は，ウェハの縁辺の部分のみ残される。このため素子が形成される部分の全体にわたって，ｎ型シリコン層が露出した開口が形成される。次に，ｎ型シリコン層（ｎドリフト領域１０２）の表面に再び熱酸化膜１０７ｂを形成する。膜厚は５０ｎｍとする。図５はこの状態の断面図を示している。なお，図５中のＡ−Ａレベルは，図１中のＡ−Ａレベルと同じと考えてよい。
【００２９】
そして，イオン注入によりボロンを注入する。このイオン注入は，ｐボディ領域１０３の形成のための処理である。ドーズ量は，その範囲内のｎ型シリコン層（ｎドリフト領域１０２）をｐ型に反転させる程度のドーズ量とする。その後，熱拡散を行うことにより，図６に示すように，ｐボディ領域１０３が形成される。図６中のｐボディ領域１０３の厚さは５μｍである。なお，ｐボディ領域１０３の形成は，前述のような，ｎドリフト領域１０２をイオン注入により改質する方法の他にも種々の方法により可能である。例えば，エピタキシャル成長の際に不純物の組成を順次変更することにより，ｎドリフト領域１０２およびｐボディ領域１０３を順次形成してもよい。
【００３０】
そして，酸化膜１０７ｂ上にＣＶＤ法によりさらに酸化膜１０７ｃを堆積する。厚さは４００ｎｍとする。そして酸化膜１０７ｂおよび１０７ｃを，パターンエッチングする。ここで形成するパターンは，ゲート電極１０６が形成されるべき部分を開口とするパターンである。残った酸化膜１０７ｂおよび１０７ｃは，トレンチの形成のためのエッチングマスクとして用いられる。そして，この酸化膜マスクを利用して，ＲＩＥ法によりシリコンをエッチングする。これにより，トレンチが形成される。深さは，６μｍ強で，ｐボディ領域１０３がトレンチにより完全に分断され，さらに少し掘り込んだ程度とする。そして，形成されたトレンチの側壁を，ＣＤＥ法によりエッチングする。その後，トレンチの壁面に熱酸化膜を形成し，その酸化膜を除去する。これにより，トレンチの側壁の欠陥を除去する。その後，トレンチの壁面に厚さ１００ｎｍの熱酸化膜を形成する。この酸化膜がゲート絶縁膜１０５となる。この状態での断面図が図７である。
【００３１】
そして，ＣＶＤ法により多結晶シリコン膜を堆積し，トレンチを充填する。続いて，オキシ塩化リン雰囲気で熱処理して多結晶シリコン膜にリンを拡散させる。その後，フォトリソグラフィおよびエッチングにより，余分な多結晶シリコンや残っている酸化膜マスクを除去する。除去される多結晶シリコンは，トレンチ開口レベルより上の部分である。ただし，ゲート電極１０６への配線（以下，ゲート配線という）となる部分は残す。これにより，トレンチ構造のゲート電極１０６およびそのための配線を形成する。次に，ｐチャネル領域１０３およびゲート電極１０６の表面に，膜厚３０ｎｍの熱酸化膜を形成する。
【００３２】
そして，ボロンのイオン注入を行い，さらにリンのイオン注入を行う。ボロンのイオン注入は，ｐ⁺ エミッタ領域１００の形成のための処理である。リンのイオン注入は，ｎ⁺ エミッタ領域１０４の形成のための処理である。それぞれ，適切なパターンマスクを介して行う。その後，熱処理して，イオン注入された元素の熱拡散させ，ｐ⁺エミッタ領域１００およびｎ⁺エミッタ領域１０４（すなわち第１エミッタ領域１１２）を形成する。そして，フォトリソグラフィ工程によりレジストマスク１０７ｄを形成する。これをフッ酸でエッチングして，一部の第１エミッタ領域１１２を露出させる。この状態での断面図が図８である。
【００３３】
そして，ＣＶＤ法により多結晶シリコン膜（アモルファスシリコン膜でもよい）を形成し，リンをイオン注入してｎ型とする。そして，フォトリソグラフィおよびエッチングによりこのｎ型多結晶シリコン膜を加工して第２エミッタ領域１１１とする。そして，余分なレジストマスクを除去してから，ＣＶＤ法により層間絶縁膜１０７を形成する。この状態での断面図が図９である。そして，ドライエッチングにより層間絶縁膜１０７にコンタクト開口１０８を開ける。その後，スパッタリング法によりエミッタ電極１０９（アルミニウム等）を形成し，裏面側にスパッタリング法によりコレクタ電極１１０（チタン／ニッケル／金）を形成する。かくして，図１に示した本形態の絶縁ゲート型半導体装置が製造される。
【００３４】
［第２の形態］
第２の形態に係る絶縁ゲート型半導体装置は，図１０の断面図に示す構造を有している。この絶縁ゲート型半導体装置と第１の形態の絶縁ゲート型半導体装置との相違点は，第２エミッタ領域２１１の下の第１エミッタ領域２１２が，ｐ⁺ エミッタ領域２００のみで構成されている点にある。これ以外の構造は共通である。このため，第１の形態と本形態とで，共通する部分には，下２桁が共通する番号を付している。
【００３５】
本形態の絶縁ゲート型半導体装置は，第１の形態の絶縁ゲート型半導体装置の効果に加えてさらに，次のような効果を有する。
【００３６】
第１に，第２エミッタ領域２１１とｐ⁺ エミッタ領域２００とで構成されるダイオードの能力が，第１の形態の場合より高い。第２エミッタ領域２１１のすべてがｐ⁺ エミッタ領域２００で構成されているからである。このことにより，オフ時における，第２エミッタ領域２１１を経由しての正孔の排出がよりスムーズである。このためターンオフ時間がさらに短い。また，絶縁ゲート型半導体装置としての可制御電流が大きい。
【００３７】
第２に，第１の形態の絶縁ゲート型半導体装置と比較して，チャネル幅が狭い。第２エミッタ領域２１１の下のｐボディ領域２０３は有効なチャネルとならないからである。その理由は，この箇所にはｎ⁺ エミッタ領域２０４が存在しないことにある。このため，オン時にｐボディ領域２０３の表面に電子が供給されないのである。このことにより，第１の形態の絶縁ゲート型半導体装置の場合よりも，短絡電流が小さいのである。このため短絡耐量に優れている。このことを，図１１のグラフにより説明する。このグラフは，短絡電流の測定結果であり，本形態のものと従来のものとを比較して示している。本形態の絶縁ゲート型半導体装置の短絡電流が，従来のものと比較して約半分程度しかないことが理解できる。
【００３８】
本形態の絶縁ゲート型半導体装置の製造プロセスは，ｐ⁺ エミッタ領域２００およびｎ⁺ エミッタ領域２０４の形成のためのイオン注入時のマスクパターンを除き，第１の形態の絶縁ゲート型半導体装置の製造プロセスと違いはない。
【００３９】
［第３の形態］
第３の形態に係る絶縁ゲート型半導体装置は，図１２の断面図に示す構造を有している。この絶縁ゲート型半導体装置と第２の形態の絶縁ゲート型半導体装置との相違点は，第２エミッタ領域３１１と一部のゲート電極３１６とが短絡させられている点にある。これ以外の構造は共通である。このため，第２の形態と本形態とで，共通する部分には，下２桁が共通する番号を付している。
【００４０】
本形態の絶縁ゲート型半導体装置においては，第２エミッタ領域３１１と短絡しているゲート電極３１６は，実際上，ゲート電極として作用することはない。すなわち本形態の絶縁ゲート型半導体装置では，第２エミッタ領域３１１と短絡していないゲート電極３０６のみが実効的なゲート電極である。そこで，第２エミッタ領域３１１と短絡しているゲート電極３１６を，以下の説明ではダミーゲート電極３１６と呼ぶ。
【００４１】
本形態の絶縁ゲート型半導体装置は，第２の形態の絶縁ゲート型半導体装置の効果に加えてさらに，次のような効果を有する。
【００４２】
第１に，エミッタ−コレクタ間の急激な変化，すなわちサージが起こりにくいことが挙げられる。その理由は，第２エミッタ領域３１１とｐ⁺ エミッタ領域３００とで構成されるダイオードのカソード，すなわち第２エミッタ領域３１１の容量が大きいことにある。なぜなら，第２エミッタ領域３１１がダミーゲート電極３１６と短絡しているからである。このように第２エミッタ領域３１１の容量が大きいことにより，その電位が急激には変化しにくいのである。このために，サージが起こりにくいのである。
【００４３】
第２に，高速なスイッチング動作が可能なことが挙げられる。その理由は，第１または第２の形態の絶縁ゲート型半導体装置の場合と比較して，ゲート容量が小さいことにある。なぜなら前述のように，第２エミッタ領域３１１と短絡していないゲート電極３０６のみが実効的なゲート電極だからである。このため，ダミーゲート電極３１６の分，第１または第２の形態の絶縁ゲート型半導体装置の場合よりもゲート容量が小さいのである。したがって，高速なスイッチング動作が可能なのである。また製造プロセスにおけるゲート電極３０６の良品率の点で有利である。
【００４４】
なお，本形態の絶縁ゲート型半導体装置では，ｐボディ領域３０３のうち，ダミーゲート電極３１６と対面している面はチャネル動作をしない。しかしながら，その理由は，対面している電極が実効的なゲート電極でないことだけではない。その上部にｎ⁺ エミッタ領域３０４が存在しないことにもよる。したがって，一部のゲート電極がダミーゲート電極３１６とされていることによって，チャネル幅が過度に削減されているということではない。
【００４５】
本形態の絶縁ゲート型半導体装置の製造プロセスは，次の２点で，第２の形態の絶縁ゲート型半導体装置の製造プロセスと異なる。第１に，ゲート電極３０６およびダミーゲート電極３１６形成後のエッチングの際のパターンが異なる。ゲート電極３０６にのみゲート配線が接続されるようにしなければならないからである。すなわち，ダミーゲート電極３１６とゲート電極３０６とは分離されていなければならないのである。第２に，第２エミッタ領域３１１の形成の際のレジストマスク（図８中の１０７ｄ）のパターンが異なる。すなわち，ダミーゲート電極３１６となるべき電極が露出していなければならない。他の点では，第１あるいは第２の形態の絶縁ゲート型半導体装置の製造プロセスと違いはない。
【００４６】
なお，第１の形態の絶縁ゲート型半導体装置を基本として，本形態と同様に第２エミッタ領域と一部のゲート電極とを短絡してもよい。その場合でも，サージの防止，および高速なスイッチング動作の２つの効果が得られる。また，短絡電流の抑制という効果も得られる。ダミーゲート電極と対面しているｐボディ領域は有効なチャネルを形成しないからである。
【００４７】
以上詳細に説明したように本実施の形態に係る絶縁ゲート型半導体装置では，エミッタ電極（１０９，２０９，３０９）と一部の第１エミッタ領域（１１２，２１２，３１２）との間に第２エミッタ領域（１１１，２１１，３１１）を設けている。このためオン時には，第２エミッタ領域（１１１，２１１，３１１）の抵抗と，第２エミッタ領域（１１１，２１１，３１１）とｐ⁺ エミッタ領域（１００，２００，３００）との間のｐｎ接合のポテンシャル障壁とにより，オン電圧が低減されている。一方オフ時には，第２エミッタ領域（１１１，２１１，３１１）とｐ⁺ エミッタ領域（１００，２００，３００）との間のｐｎ接合にオン時よりも高い電圧がかかるので，第２エミッタ領域（１１１，２１１，３１１）の存在が，オフ後における正孔の速やかな排出に対して障害とならないようになっている。これにより，ターンオフ時間が短縮されている。かくして，オン電圧の低減およびターンオフ時間の短縮の両立を実現した絶縁ゲート型半導体装置が実現されている。
【００４８】
さらに，第２の形態では，第２エミッタ領域２１１の下の第１エミッタ領域２１２をｐ⁺ エミッタ領域２００のみで構成している。これにより，ターンオフ時間のさらなる短縮と，短絡電流の抑制とを実現した絶縁ゲート型半導体装置が実現されている。また，第３の形態では，第２エミッタ領域３１１と一部のゲート電極３１６とを短絡している。これにより，第２エミッタ領域３１１の容量が大きくされるとともに，ゲート容量が小さくされている。したがって，サージの防止とスイッチングの高速化とを実現した絶縁ゲート型半導体装置が実現されている。
【００４９】
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。
【００５０】
例えば本実施の形態はいずれも，ＩＧＢＴに本発明を適用したものである。しかし適用対象たる絶縁ゲート型半導体装置は，パンチスルー型のトランジスタでもよいし，さらにはＭＯＳコントロールサイリスタやダイオードでもよい。また，ｎドリフト領域（１０２，２０２，３０２）の不純物濃度は，均一でなくてもよい。すなわち，ｎドリフト領域内の不純物濃度に何らかの分布があってもよい。例えば，ｐ⁺ コレクタ領域（１０１，２０１，３０１）に近接する部位を高濃度のバッファ層とした構造であってもよい。
【００５１】
また，シリコンに限らず，ゲルマニウム，ＳｉＣ，ＧａＮ，ＧａＡｓ等の他の種類の半導体を用いた半導体装置であってもよい。また，ゲート絶縁膜（１０５，２０５，３０５），層間絶縁膜（１０７，２０７，３０７）については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜，あるいは複合絶縁膜であってもよい。また，第２エミッタ領域（１１１，２１１，３１１），第１エミッタ領域（１１２，２１２，３１２），ｐボディ領域（１０３，２０３，３０３），ｎドリフト領域（１０２，２０２，３０２），そしてｐ⁺ コレクタ領域（１０１，２０１，３０１）について，ｐ型とｎ型とを入れ替えたものであってもよい。
【００５２】
また，ゲート電極（１０６，２０６，３０６）のウェハ面内の平面形状については特に言及しなかったが，何でもよい。例えば，長尺状，格子状，円形，楕円形，多角形，等が挙げられる。また，ゲート電極（１０６，２０６，３０６）の深さ方向の構造は，トレンチ型に限らず，プレーナ型やコンケーブ型であってもよい。また，ゲート電極（１０６，２０６，３０６）の導通型はｎ型には限らない。すなわちゲート電極（１０６，２０６，３０６）は，ｐ型半導体あるいは金属であってもよい。
【００５３】
【発明の効果】
以上の説明から明らかなように本発明によれば，一部の第１エミッタ半導体領域とエミッタ電極との間に第２エミッタ半導体領域を設けることにより，オン電圧の低減およびターンオフ時間の短縮の両立を実現した絶縁ゲート型半導体装置が提供されている。さらに，第２エミッタ半導体領域の下の第１エミッタ半導体領域のすべてを，第２エミッタ半導体領域と逆導電型とすれば，短絡電流を低減しつつさらに，オン電圧の低減とターンオフ時間の短縮とを両立させた絶縁ゲート型半導体装置を提供することができる。また，第２エミッタ半導体領域を一部の対面電極と短絡すれば，サージの防止およびスイッチングの高速化をも達成した絶縁ゲート型半導体装置を提供することができる。
【図面の簡単な説明】
【図１】第１の形態に係る絶縁ゲート型半導体装置の構造を示す断面図である。
【図２】第１の形態に係る絶縁ゲート型半導体装置における，オン時の電子および正孔の状況を示す断面図である。
【図３】コレクタ−エミッタ間電圧とコレクタ−エミッタ間電流との関係を，第１の形態と従来例とで比較して示すグラフである。
【図４】第１の形態に係る絶縁ゲート型半導体装置における，オフ時の電子および正孔の状況を示す断面図である。
【図５】第１の形態に係る電界効果型半導体装置の製造過程を示す立面断面図（その１）である。
【図６】第１の形態に係る電界効果型半導体装置の製造過程を示す立面断面図（その２）である。
【図７】第１の形態に係る電界効果型半導体装置の製造過程を示す立面断面図（その３）である。
【図８】第１の形態に係る電界効果型半導体装置の製造過程を示す立面断面図（その４）である。
【図９】第１の形態に係る電界効果型半導体装置の製造過程を示す立面断面図（その５）である。
【図１０】第２の形態に係る絶縁ゲート型半導体装置の構造を示す断面図である。
【図１１】第２の形態に係る電界効果型半導体装置の短絡電流を，従来のものの場合と比較して示すグラフである。
【図１２】第３の形態に係る絶縁ゲート型半導体装置の構造を示す断面図である。
【図１３】従来の絶縁ゲート型半導体装置（その１）の構造を示す断面図である。
【図１４】従来の絶縁ゲート型半導体装置（その２）の構造を示す断面図である。
【符号の説明】
１００〜３００ｐ⁺エミッタ領域
１０３〜３０３ｐボディ領域
１０５〜３０５ゲート絶縁膜
１０６〜３０６ゲート電極（対面電極）
１１１〜３１１第２エミッタ領域
１１２〜３１２第１エミッタ領域
３１６ダミーゲート電極（対面電極）

Claims

半導体基板内に位置しその第１面に面する第１エミッタ半導体領域と，半導体基板内に位置するとともに前記第１エミッタ半導体領域に接するボディ半導体領域と，前記第１エミッタ半導体領域および前記ボディ半導体領域に接する絶縁膜と，前記絶縁膜を介して前記第１エミッタ半導体領域および前記ボディ半導体領域と対面する対面電極と，半導体基板の第１面上に位置し前記第１エミッタ半導体領域と導通するエミッタ電極とを有する絶縁ゲート型半導体装置において，
前記第１エミッタ半導体領域と前記エミッタ電極との間に部分的に設けられた第２エミッタ半導体領域を有し，
前記第１エミッタ半導体領域が少なくとも部分的に第１導電型であり，
前記ボディ半導体領域が第１導電型であり，
前記第２エミッタ半導体領域が第２導電型であり，
前記第２エミッタ半導体領域は，前記第１エミッタ半導体領域の第１導電型の部分に接していることを特徴とする絶縁ゲート型半導体装置。
請求項１に記載する絶縁ゲート型半導体装置において，
前記第２エミッタ半導体領域が，多結晶シリコンもしくはアモルファスシリコンで形成されていることを特徴とする絶縁ゲート型半導体装置。
請求項１または請求項２に記載する絶縁ゲート型半導体装置において，
前記第１エミッタ半導体領域と前記第２エミッタ半導体領域とが接している箇所の下部の第１エミッタ半導体領域のすべてが第１導電型であることを特徴とする絶縁ゲート型半導体装置。
請求項１から請求項３までのいずれか１つに記載する絶縁ゲート型半導体装置において，
複数の対面電極を有し，
前記複数の対面電極の一部が，前記第２エミッタ半導体領域と導通していることを特徴とする絶縁ゲート型半導体装置。