JP4036764B2 - チップ・オン・チップ・モジュール構造 - Google Patents
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Description
【発明の属する技術分野】
本発明は、一般には半導体チップ設計に関し、詳細には、マイクロプロセッサおよびそれに付随するメモリなどの超大規模集積回路(VLSI)回路を内蔵した半導体チップのチップ・オン・チップ・パッケージの配電方法に関する。
【0002】
【従来の技術】
チップ・オン・チップ・モジュール技術は、相互接続距離を短縮し、信号伝播速度を高速化することによって、システム密度の向上と動作周波数の向上を促進してきた。しかし、これらの向上や、チップ上の集積回路自体の集積密度の向上によって、一般にパッケージングの単位体積あたりの消費電力と発熱量が増大している。したがって、チップ・オン・チップ・モジュール、特に、超大規模集積(VLSI)回路を内蔵したモジュールでは、放熱が問題あるいは設計限界となることがある。
【0003】
パフォーマンスの向上、消費電力の低減、およびチップの製造およびパッケージング・コストの低減を達成する必要から、半導体産業ではマルチチップ・パッケージがますます普及しつつある。図1に示すパッケージのように、コントロールド・コラプス・チップ・コネクション(Controlled Collapse Chip Connection:C4)相互接続(DCSC4)を使用したデュアル・チップ・スタック・パッケージは、何千ものチップ間接続を設ける手段となると同時に、10W未満のスタックの十分な冷却も比較的低コストで行うことができる。
【0004】
図1は、チップ・オン・チップ・パッケージ1(たとえばC4相互接続(DCSC4)パッケージを使用したデュアル・チップ・スタック・パッケージなど)の断面図である。チップ・オン・チップ・パッケージ1は、インターナショナル・ビジネス・マシーンズ・コーポレーションに共通譲渡されたバーティン(Bertin)等の米国特許第5977640号「HIghly Integrated Chip-on-Chip Packaging」の図6に開示されている関連技術のチップ・オン・チップ・モジュール10を含む。共通譲渡されたバーティン等の米国特許第5977640号、出願番号第09/105382号「Micro-flexTechnology in Semiconductor Packages」およびフェレンス(Ference)等の米国特許第6225699号「Chip-on-ChipInterconnections of Varied Characteristics」は、参照により本明細書に組み込まれる。
【0005】
チップ・オン・チップ・モジュール10は、マスタ・チップ30とスレーブ・チップ40とを含む。マスタ・チップ30は、アクティブ側31と裏側32とを有する。スレーブ・チップ40は、アクティブ側41と裏側42とを有する。マスタ・チップ30のアクティブ側31のパッド35にはワイヤボンド28が接続され、パッケージ基板72の上面73に接続されている。パッケージ基板72の下面74は、チップ・オン・チップ・パッケージ1を構造体またはデバイス(たとえばパッケージングの異なる階層)に接続するためのはんだボール76に結合されている。マスタ・チップ30の裏側32とパッケージ基板72の上面73の間の接着剤71によって、チップ・オン・チップ・モジュール10がパッケージ基板72に機械的に接続されている。樹脂ダム66とカプセル材64が、チップ(すなわちマスタ・チップ30とスレーブ・チップ40)を保護し、ワイヤボンド28とチップ・オン・チップ・パッケージ1に耐久性を与える。金属蓋62によって、チップ・オン・チップ・パッケージ1を、コンパクトにし、耐久性を持たせ、熱的に強化することができる。金属蓋62は、チップ・オン・チップ・モジュール10から放出された熱を拡散させる熱拡散材として機能することができる。接着剤71と、金属蓋62とスレーブ・チップ40の裏側42との間の接着剤とは、誘電性の組成を有することができる。
【0006】
図2は、図1のチップ・オン・チップ・モジュール10の断面図である(カプセル材64は図示せず)。チップ・オン・チップ・モジュール10は、関連技術により製作されたマスタ・チップ30とスレーブ・チップ40とを備える。(小さい方の)スレーブ・チップはシリコン・オン・インシュレータ(SOI)技術で製作されており、バルクCMOS技術で製作された(大きい方の)マスタ・チップ30に(対面)接着されたものとして図示され、大きい方の(マスタ)チップ30の縁部領域には、(ワイヤボンド27および29を介した)チップ・オン・チップ・モジュール10の外部GNDおよびVDD供給接続がある。(たとえばマスタ・チップ30上の)バルクCMOS技術では、トランジスタはバルク半導体基板(たとえばバルク半導体基板33)のアクティブ面34に直接形成される。SOIチップ(たとえばスレーブ・チップ40)では、トランジスタは半導体材料(たとえばシリコン)から成る半導体層43上に形成され、この半導体層43はバルク半導体基板48(たとえばシリコン)上に形成された絶縁層46(たとえばSiOxやAl2O3)上に形成される。関連技術のSOIチップでは、デバイス47の動作を妨害するような静電気が絶縁層46の両側に蓄積するのを防止する目的で、基板接点を絶縁層46を貫通して設けて、バルク半導体基板48と半導体層43との間、またはバルク半導体基板48と1つの電源プレーンとの間、あるいはその両方で電子を伝導させることができる。
【0007】
チップ・オン・チップ・モジュール10に電力供給するのに必要な電流(I)の一部は、小さい方のチップ(すなわちスレーブ・チップ40)のアクティブ側41のデバイス(たとえばCMOSトランジスタ、インバータなど)を動作させるために、小さい方のチップ(すなわちスレーブ・チップ40)に配電される。チップ上のデバイス37および47(たとえば半導体デバイス、インバータ)には電源電圧VDDの全電流(I)が、従来の方式、たとえば、バック・エンド・オブ・ライン(BEOL)層、たとえばそれぞれマスタ・チップ30およびスレーブ・チップ40のBEOL層59および52の、金属化層に形成された電源プレーン(たとえば54、55、56、57)を介して供給される。たとえば、小さい方のチップ(すなわちスレーブ・チップ40)のアクティブ側41のデバイス47に供給される電流Idsは、配線29から大きい方のチップ(すなわちマスタ・チップ30)の縁部を通り、マスタ・チップ30のBEOL層59のVDD電源プレーン54を通り、マスタ・チップ30をスレーブ・チップ40に接続する相互接続50(たとえば1つまたは複数のはんだボール)を通った後、小さい方のチップ(すなわちスレーブ・チップ40)のBEOL層52のVDD電源プレーン56を通り、小さい方のチップ(すなわちスレーブ・チップ40)の各デバイス(たとえばインバータなどのデバイス47)を通り、小さい方のチップ(すなわちスレーブ・チップ40)のBEOL層52の接地(GND)電源プレーン57を通って、マスタ・チップ30とスレーブ・チップ40との間の相互接続50(たとえばはんだボール)を介して、マスタ・チップ30のBEOL層59の接地(GND)電源プレーン56を通って接地線27を通って電源電圧VDDまで配電される。
【0008】
VDD電源プレーン54および56、GND電源プレーン55および57は、特にスレーブ・チップ40では、インピーダンス(たとえば抵抗)による損失を受けて、相互接続50(たとえば一連のC4接続)および配線29と、マスタ・チップ30の電源プレーンを流れなければならない電流Iの部分にまで下がることに留意されたい。スレーブ・チップ40との相互接続50がマスタ・チップ30の中央領域においてアクセス点を妨害し、電源プレーンの連続性を妨げるために、マスタ・チップ30の電源プレーンとチップ・オン・チップ・モジュール10のマスタ・チップ30のアクティブ面34上のデバイス(たとえばデバイス37)との接続が、セラミック・シングル・チップ・パッケージにおける単一C4チップほどよくないことが、当業者ならわかるであろう。
【0009】
マイクロプロセッサ・チップ技術の向上の結果、1GHzを超える周波数で稼働する一億個以上のトランジスタを含む半導体チップが製造されるようになり、必要RAMメモリ帯域幅が増大している。マイクロプロセッサとメモリを含むチップなど、2つのきわめてパフォーマンスの高いチップが合わさって100ワット程度の電力を消費し、そのエネルギーを熱として放出することがある。これは、関連技術のDCSC4設計の配電および放熱能力を超える可能性がある。プロセッサ、ワークステーション、グラフィクス・エンジン、音声認識システム、ネットワーク接続ゲーム・コンソールなど、コンパクト・モジュールの今後の応用分野では、プロセッサ・チップとメモリ・チップとの間できわめて高い帯域幅の接続を必要とし、100Wを優に超える電力を消費すると考えられる。図2に示すDCSC4モジュールでは、このような応用分野のVLSIチップに安定した低インピーダンス電力を供給するには不十分であり、そのような構成要素の十分な冷却を行えない可能性がある。十分な有効電力を配電するとともに副生成熱を放出させるという問題は、上記の高電力機器でDCSC4パッケージングを最大限に活用することができるようにするために解決しなければならない問題である。
【0010】
現在のほとんどのチップ設計では、電源プレーンは基本的に、各チップのバック・エンド・オブ・ライン(BEOL)金属化/配線層内に構築された2つの配線メッシュ網である。この2つの配線メッシュ網は、各チップのアクティブ側(たとえば31および41)のすべてのデバイス(たとえばトランジスタ)および回路に接地(GND)接続および電圧(VDD)を供給する。パッケージ基板(たとえばパッケージ基板72)にワイヤボンドされたチップ(たとえばマスタ・チップ30)の場合、これらの電源プレーンを、マスタ・チップ30のアクティブ側31の比較的少数の冗長ワイヤ・ボンド・パッド(たとえば図1のパッド35)に接続することができ、これはパッケージング後に、パッケージの1つまたは複数の導線に接続することができる。
【0011】
【発明が解決しようとする課題】
高パフォーマンス、高出力チップ設計では、ワイヤボンド・パッケージ内の電源プレーンの抵抗によって、多大な「バウンス」が発生し、それによって回路が正常に動作することができなくなることがある。これは、一般に基板とチップとの間にはるかに多くの電源接続が使用可能で、チップ面全体にわたってより均一に分散し、したがって電源インピーダンスがより低い、C4パッケージに設計が移行する主な理由である。しかし、パフォーマンスのきわめて高いチップ群(たとえばマイクロプロセッサ−メモリ・モジュール)がDCSC4パッケージに移行すると、チップ・オン・チップ・パッケージ1の外部のすべての接続をマスタ・チップ30の周縁部からとらなければならなくなるため、低インピーダンス電源の可用性が再び問題になる。
【0012】
したがって、当業界では、上記の問題を解決することができるチップ配電設計が必要である。
【0013】
【課題を解決するための手段】
本発明の第一の態様は、チップ・オン・チップ・モジュール構造であって、第1の半導体チップの第2の側が電源電圧VDDに電気的に結合されるように適合化された、第1の半導体チップの第1の側にある第1の配線層と第1の半導体チップの第2の側にある第1の導電性基板とを含む第1の半導体チップと、第2の半導体チップの第2の側が接地電圧GNDに電気的に結合されるように適合化された、第2の半導体チップの第1の側にある第2の配線層と第2の半導体チップの第2の側にある第2の導電性基板とを含む第2の半導体チップとを含み、第1の半導体チップの第1の側が第2の半導体チップの第1の側に電気的に結合され、第1の半導体チップと第2の半導体チップが電源電圧VDDと接地電圧GNDとから電力を受け取るように適合化された、チップ・オン・チップ・モジュール構造を提供する。
【0014】
本発明の第二の態様は、チップ・オン・チップ・モジュール構造を形成する方法であって、第1の半導体チップの第2の側が電源電圧VDDに電気的に結合されるように適合化された、第1の半導体チップの第1の側にある第1の配線層と第1の半導体チップの第2の側にある第1の導電性基板とを含む第1の半導体チップを設けるステップと、第2の半導体チップの第2の側が接地電圧GNDに電気的に結合されるように適合化された、第2の半導体チップの第1の側にある第2の配線層と第2の半導体チップの第2の側にある第2の導電性基板とを含む第2の半導体チップを設けるステップと、第1の半導体チップと第2の半導体チップが電源電圧VDDと接地電圧GNDとから電力を受け取るように適合化され、第1の半導体チップの第1の側を第2の半導体チップの第1の側に電気的に結合するステップとを含む、チップ・オン・チップ・モジュール構造を形成する方法を提供する。
【0015】
本発明のチップ・オン・チップ・モジュールは、関連技術の限界を克服する。たとえば、本発明は、相互接続密度を向上させ、放熱率を高め、消費電力を低減し、チップ・オン・チップ・モジュールへのより効率的な配電を容易にする。
【0016】
【発明の実施の形態】
図3は、本発明の実施形態による、セミコンダクタ・オン・インシュレータ(Semiconductor-on-insulator:SCOI)チップ240と、SCOIチップ240のバルク半導体基板148の表面242に配置された(導電層262で形成された)外部電源プレーンの断面図である。導電層262は、導電性かつ熱伝導性とすることができる。バルク半導体基板148の表面242は、SCOIチップ240の裏側でもある。バルク半導体基板148は、図3ではSCOIチップ240の裏側にあるように図示されている。SCOIチップ240は、シリコン・オン・インシュレータ(SOI)チップ、または他のセミコンダクタ・オン・インシュレータ・チップで構成することができる。SCOIチップ240は、プレーナ下層バルク半導体基板148と、プレーナ中間絶縁層246(たとえば絶縁誘電層)と、浅いトレンチ分離(STI)243によって分離された半導体層143の半導体基板材料から成る複数の「島」を含むアクティブ層とを有する。SCOIチップ240は、(バルク半導体基板148の内面249上にある)複数の低インピーダンス接点248とバック・エンド・オブ・ライン(BEOL)配線層259(たとえば接地(GND)電源プレーン257)との間に延在する複数の電流伝導ビア(PCV)(すなわちPCV145、245、...)を含む。複数のPCV(すなわちPCV145、245、...)は、SCOIチップ240または他のチップ(図5参照)あるいはその両方、または1つのチップまたは各チップの1つまたは複数の部分に供給する必要がある全電流(I1)を伝導することができる。図3に示すように、SCOIチップ240の裏側242に供給される電流(I1)の一部を使用して、SCOIチップ240の反対側のアクティブ側241に形成された複数の半導体デバイス(たとえばCMOSインバータに代表されるデバイス247)に電力供給することができる。BEOL配線層259は、図3ではSCOIチップ240のアクティブ側241にあるものとして図示されている。導電層262から成る外部電源プレーンは、電源(VDD)に電気的に接続され、バルク半導体基板148を電流160が通ることによって、BEOL配線層259内の内部電源プレーン(たとえばVDD電源プレーン256)に結合される。
【0017】
導電層262から成る外部電源プレーンは、SCOIチップ240の裏側242に配置されており、SCOIチップ240のアクティブ側244にあるデバイス247(たとえば半導体デバイス)に(バルク半導体基板148を介して)電気的に接続された金属層(たとえば図1の金属蓋62)を含むことができる。導電層262は、SCOIチップ240の裏側242と電気的に接触し、共形に物理的に接触している。したがって、導電層262とSCOIチップ240の裏側242との間に配置される接着剤は、誘電性組成物ではなく熱伝導性および導電性組成物とすることができる。
【0018】
電流伝導ビアPCV(すなわちPCV145、245、...)は、低インピーダンス接点248から絶縁/誘電層または領域(たとえば絶縁層246およびSTI243)または半導体層143の半導体材料あるいはその両方を通って、BEOL配線層259内の他の導線まで、またはBEOL配線層259を通過してSCOIチップ240のアクティブ側241の外面まで延びている。バルク半導体基板148を十分にドーピングし、(たとえばプロセス技法によって)低インピーダンス接点248を設ければ、当該SCOIチップ240の動作のための電源電圧(たとえばVDD)との相互接続250は不要になる。「十分にドーピングされた」とは、VDDおよびGND接続を考慮して、(バルク半導体基板148内の電流160として表された)電流(I1)を、SCOIチップ240の裏側242からSCOIチップ240のアクティブ側241まで伝えるのに十分にドーピングされていることを意味する。電源電圧VDDとBEOL配線層259内のVDD電源プレーン256との接続は、SCOIチップ240の裏側242をVDDに接触させることによって行うことができる。
【0019】
図3に示すように、(導電層262から成る)外部電源プレーンを使用して電源電圧VDDの電流(I1)を供給することによって、SCOIチップ240に同じ電力を供給するのに従来必要であった外部相互接続250が不要になる。たとえば、図5のように隣接フリップ・チップにVDDを供給するために必要な場合を除き、VDD用のC4コネクタが不要になる。他の様々な実施形態では、バルク半導体基板148に電気的に結合された(導電層262から成る)外部電源プレーンを、SCOIチップ240の論理High電圧(VDD)または論理Low電圧(GND)のいずれかの電源プレーンに電気的に結合することができる。
【0020】
電流伝導ビアPCV(すなわちPCV145、245、...)は、当業者に周知の任意のプロセスによって、STI243の誘電材料(たとえばPCV245)または半導体の「島」を貫通して延びるように構成することができる(たとえばPCV145は、半導体デバイス、インバータなどのデバイス247を含み、STI243によって境界を画された半導体層143のバルク半導体材料を貫通することができる)。電流伝導ビアPCV(すなわちPCV145、245、...)は、反応性イオン・エッチング(RIE)、穿孔などを行った後に導電材料(たとえばTiNやWなどの金属または合金)を充填し、その後で必要に応じてアニールするなど、周知の機械的技法または化学的技法またはリソグラフ技法あるいはこれらの組合せによって形成することができる。
【0021】
図4は、本発明の実施形態による、バルク半導体チップ330のバルク半導体基板333の表面320に配置されたバルク半導体チップ330と(導電層362から成る)外部電源プレーンの断面図である。導電層362は、導電性かつ熱伝導性である。バルク半導体基板333の表面320は、バルク半導体チップ330の裏側でもある。図4では、バルク半導体基板333はバルク半導体チップ330の裏側にあるものとして図示されている。バルク半導体チップ330は、図のような内部配電構造を有する。バルク半導体チップ330は、プレーナ・バルク半導体基板333を含む。バルク半導体基板333は、バルク半導体チップ330のアクティブ側310にアクティブ面340を有する。アクティブ側310のアクティブ面340には、支持デバイスが組み込まれている。バルク半導体チップ330は、アクティブ面340上に複数の低インピーダンス接点348を含む。バルク半導体チップ330は、電源プレーン(すなわちBEOL配線層359のGND電源プレーン355)と複数の低インピーダンス接点348との間に延びる複数の電流伝導ビアPCV(すなわちPCV345)も含む。この複数のPCV(すなわちPCV345)は、バルク半導体チップ330または他のチップ(図5参照)あるいはその両方、またはバルク半導体チップ330または他のチップあるいはその両方の1つまたは複数の部分に供給する必要がある全電流(I2)を伝導することができる。
【0022】
図4に示すように、バルク半導体チップ330の裏側320に供給される電流(I2)の一部を使用して、バルク半導体チップ330のアクティブ側310上に形成されたデバイス370(たとえばCMOSインバータ、インバータ、インダクタやキャパシタなどの受動デバイスなどに代表される半導体)に電力供給することができる。図4では、BEOL配線層359は、バルク半導体チップ330のアクティブ側310上にあるものとして図示されている。導電層362から成る外部電源プレーンは、バルク半導体基板333から内部電源プレーン(たとえばBEOL配線層359内のVDD電源プレーン354)に電流360が通ることによって電源電圧(たとえばVDD)またはGNDに電気的に結合される。
【0023】
バルク半導体チップ330の裏側320に配置された導電層362から成る外部電源プレーンは、(バルク半導体基板333を介して)バルク半導体チップ330のアクティブ面340上のデバイス370に電気的に結合された金属層(たとえば図1の金属蓋62などの金属蓋)を含むことができる。導電層362は、バルク半導体チップ330の裏側320と電気的に接触し、共形に物理的に接触している。したがって、バルク半導体チップ330の導電層362と裏側320との間にある接着剤は、誘電性組成物ではなく熱伝導性および導電性の組成物とすることができる。
【0024】
電流導電ビアPCV(すなわちPCV345)は、低インピーダンス接点348からバルク半導体チップ330のBEOL配線層359を通り電源プレーン(たとえばVDD電源プレーン354)まで、またはBEOL配線層359内の他の導電体まで、またはBEOL配線層359を貫通してバルク半導体チップ330のアクティブ面310の外面まで、あるいはこれらのすべてにまで延びている。バルク半導体基板333が十分にドーピングされ、(たとえばプロセス技法により)低インピーダンス接点348を設けた場合、電源(たとえばVDD)との相互接続250(たとえばC4はんだボール)は、バルク半導体チップ330の動作にとって不要である。十分にドーピングされたとは、VDDおよびGND接続を考慮して、(バルク半導体基板333内の電流360として表された)電流(I2)が、バルク半導体チップ330の裏側320からバルク半導体チップ330のアクティブ側310まで伝導するのに十分にドーピングされた、という意味である。接地(GND)電圧からバルク半導体チップ330のBEOL配線層359のGND電源プレーン355への接続は、バルク半導体チップ330の裏側320をGNDに接触させることによって行うことができる。
【0025】
図4に示すように、(導電層362から成る)外部電源プレーンを使用して接地(GND)電圧の電流(I2)を供給することにより、バルク半導体チップ330内に同じ電力を供給するのに従来必要であった外部相互接続250が不要になる。たとえば、図5に示すように隣接フリップ・チップにVDDを供給するために必要な場合を除き、VDD用のC4コネクタが不要になる。他の様々な実施形態では、バルク半導体基板333に電気的に接続された(導電層362から成る)外部電源プレーンは、バルク半導体チップ330の論理High電圧(VDD)または論理Low電圧(GND)電源プレーンのいずれかに電気的に結合することができる。電流伝導ビアPCV(すなわちPCV345)は、当業者に周知のプロセスによって形成することができる。
【0026】
図5は、図4のバルク半導体チップ330を図3のSCOIチップ240に装着するフリップ・チップ装着によって形成されたチップ・オン・チップ・モジュール410の断面図である。モジュール410は、SCOIチップ240上のデバイス(たとえば半導体デバイス247)とバルク半導体チップ330上のデバイス(たとえばデバイス370)とを相互接続する複数の相互接続250(たとえばC4はんだボール)を含む。相互接続250の間の空間352に樹脂ダム(たとえば図1の樹脂ダム66を参照)と誘電カプセル材(たとえば図1のカプセル材64を参照)を充填して、チップ330および240を保護し、チップ・オン・チップ・モジュール410に耐久性をもたせることができる。
【0027】
SCOIチップ240の裏側242の導電層262は、チップ・オン・チップ・モジュール410を電源電圧(たとえばVDDまたはGND)に電気的に接触させる金属蓋とすることができ、バルク半導体基板148の金属と、チップ330および240内の1つまたは複数の電源プレーンとに電気的に接触している。導電層262は、導電層262がSCOIチップ240内に発生した熱を放散させる熱拡散器として機能することができるようにする熱伝導性金属(たとえば導電性かつ熱伝導性の金属)を含むことができる。導電層262とSCOIチップ240の裏側242との間の接着剤は、導電性かつ熱伝導性の組成物を含むものとすることができる。
【0028】
バルク半導体チップ330の裏側320の導電層362、チップ・オン・チップ・モジュール410を電源電圧(たとえばVDDまたはGND)に電気的に接触させる金属蓋とすることができ、バルク半導体基板333の金属と、チップ330および240内の1つまたは複数の電源プレーンとに電気的に接触している。導電層362は、導電層362がバルク半導体チップ330内に発生した熱を放散させる熱拡散器として機能することができるようにする熱伝導性金属(たとえば導電性かつ熱伝導性の金属)を含むことができる。導電層362とバルク半導体チップ330の裏側320との間の接着剤は、導電性かつ熱伝導性の組成物を含むことができる。
【0029】
モジュール410内の電力を(半導体デバイス247などの内部デバイスの動作のために)SCOIチップ240に供給するのに必要な電流(I)の一部または全部を、それぞれチップ240および330のバルク半導体基板248または333あるいはその両方に通すことができる。図3および図4のバルク半導体基板148および333内の電流160および360を参照されたい。半導体デバイス247は、たとえばCMOSトランジスタ、インバータなどを含むことができる。全電流(I)を、それぞれSCOIチップ240およびバルク半導体チップ330のBEOL配線層259および359内の金属化層に形成された電源プレーン(たとえばVDD電源プレーン354、GND電源プレーン355、VDD電源プレーン256、GND電源プレーン257)を通して配電することができる。電流(I)の第一の部分(たとえばI1)を使用してSCOIチップ240上のデバイス(たとえば半導体デバイス247)に電力供給すると同時に、電流(I)の第2の部分(たとえばI2)を使用してバルク半導体チップ330上のデバイス(たとえばデバイス370)に電力供給し、I=I1+I2となるようにすることができる。
【0030】
デバイス370は、CMOSインバータ、インバータ、インダクタやキャパシタなどの受動電子デバイスに代表される半導体とすることができる。バルク半導体チップ330が含む電子デバイスが受動電子デバイスのみである場合、本明細書ではそのバルク半導体チップ330を「受動デバイス半導体チップ」と呼ぶ。受動電子デバイスではない電子デバイスを含まない場合を除けば、本発明は、本発明に関するバルク半導体チップ330の特徴(たとえばPCV345)をすべて含む。
【0031】
他の実施形態では、モジュール内のバルク半導体チップ330は、第1の電圧と第2の電圧の2種類の動作電圧を有する。第1の電圧は、バルク半導体チップ330の「コア」に関連づけられた「コア」電圧である。第2の電圧は、コア電圧より高く、たとえばバルク半導体チップ330の周縁部にあるインタフェース回路の駆動などに使用される。バルク半導体チップ330の「コア」内の電源プレーンには、本明細書に開示の方式でモジュールのチップの基板を介して電流を供給することができると同時に、バルク半導体チップ330の他の電源プレーンにはバルク半導体チップ330のアクティブ側310上の接点を介して従来の方式(たとえばワイヤボンドを介して)で電流を供給することができる。
【0032】
他の実施形態では、SCOIチップ240およびバルク半導体チップ330内を伝導される電流I、またはその一部Isを使用して、電流IまたはIsがSCOIチップ240のデバイスを順に流れ、その後、バルク半導体チップ330のデバイスを流れるように、SCOIチップ240およびバルク半導体チップ330上のデバイス(たとえば半導体デバイス247および370)に電力供給することができる。このような代替実施形態では、上記デバイスの動作電圧の合計にほぼ等しい電源電圧(たとえば、図5のチップ240および330内の半導体デバイス247および370にそれぞれ付随するVDD+VDD)が、SCOIチップ240の裏側242の導電層262に接続されると同時に、接地(GND)電圧をバルク半導体チップ330の裏側320の導電層362に接続されることになる。このような代替実施形態では、各チップ上のデバイスの入力と出力の間の、光学的アイソレーションなどの電気(たとえば電圧)分離が必要になる場合がある。このような代替実施形態では、各チップと並列に電気的に接続された1つまたは複数の電圧レギュレータまたは電流バイパス回路あるいはその両方があれば有利であろう。このようにして、チップ上のデバイス(またはそのサブセット)を第1の電圧で動作させると同時に、第2のチップ上のデバイス(またはそのサブセット)を第2の電圧(第1の電圧と等しくなくてもよい)で動作させることができ、それによってチップ・オン・チップ・モジュール410に供給する電源電圧が一つのみで済む。
【0033】
図5には、チップ・オン・チップ・モジュール410がバルク半導体チップ330にはんだ付け式に結合されたSCOIチップ240を有するものとして図示されているが、図5の様々な変形態様も本発明の範囲内に含まれる。
【0034】
図5の第1の変形態様では、バルク半導体チップ330を第2のSCOIチップに置き換えて、第2のSCOIチップ(たとえば、SCOIチップ240用の導電ビアを含む本明細書に記載のものと同じ特性を有するSCOIチップ)にはんだ付け式に結合された第1のSCOIチップ(たとえばSCOIチップ240)を含むチップ・オン・チップ・モジュールを形成することができる。第1および第2のSCOIチップのいずれか一方または両方をSOIチップとすることもできる。
【0035】
図5の第2の変形態様では、SCOIチップ240を第2のバルク半導体チップで置き換えて、第2のバルク半導体チップ(たとえばバルク半導体チップ330用の導電ビアを含む本明細書に記載のものと同じ特性を有するバルク半導体チップ)にはんだ付け式に結合された第1のバルク半導体チップ(たとえばバルク半導体チップ330)を含むチップ・オン・チップ・モジュールを形成することができる。第1および第2のバルク半導体チップのバルク半導体基板は、VDDおよびGND接続を考慮して、基板が十分に導通するように反対の極性のドーピングを施さなければならない。具体的には、第1のバルク半導体チップ(たとえばバルク半導体チップ330)がGNDに結合され、第2のバルク半導体チップがVDDに結合された状態で、第1のバルク半導体チップのバルク半導体基板にはp型ドーピングが施され、第2のバルク半導体チップのバルク半導体基板はn型ドーピングが施される。
【0036】
図5の第3の変形態様では、SCOIチップ240を第1の受動デバイス半導体チップと置き換えて、バルク半導体チップ330にはんだ付け式に結合された第1の受動デバイス半導体チップを含むチップ・オン・チップ・モジュールを形成することもできる。第1の受動デバイス半導体チップの裏側はVDDに電気的に結合され、バルク半導体チップ330の裏側320はGNDに電気的に結合されているため、第1の受動デバイス半導体チップのバルク半導体基板は、n型ドーピングを含み、バルク半導体チップ330のバルク半導体基板333はp型ドーピングを含む。あるいは、逆に、第1の受動デバイス半導体チップの裏側がGNDに電気的に結合され、バルク半導体チップ330の裏側320がVDDに電気的に結合されている場合、第1の受動デバイス半導体チップのバルク半導体基板はp型ドーピングを含み、バルク半導体チップ330のバルク半導体基板333はn型ドーピングを含むことになる。
【0037】
図5の第4の変形態様は、図5の第3の変形態様から導き出されたもので、バルク半導体チップ330を第2の受動デバイス半導体チップに置き換えて、第2の受動デバイス半導体チップにはんだ付け式に結合された第1の受動デバイス半導体チップを含むチップ・オン・チップ・モジュールを形成する。第1の受動デバイス半導体チップの裏側がVDDに電気的に結合され、第2の受動デバイス半導体チップの裏側がGNDに結合されているため、第1の受動デバイス半導体チップのバルク半導体基板は、n型ドーピングを含み、第2の受動デバイス半導体チップのバルク半導体基板はp型ドーピングを含む。
【0038】
図5の第5の変形態様では、バルク半導体チップ330を受動デバイス半導体チップに置き換えて、受動デバイス半導体チップにはんだ付け式に結合されたSCOIチップ240を含むチップ・オン・チップ・モジュールを形成する。受動デバイス半導体チップの裏側がGNDに結合されているため、受動デバイス半導体チップのバルク半導体基板はp型ドーピングを含む。あるいは、逆に、受動デバイス半導体チップの裏側をVDDに電気的に結合した場合は、受動デバイス半導体チップのバルク半導体基板はn型ドーピングを含むことになる。
【0039】
図5は、上述のようにチップ・オン・チップ・モジュール410がVDDとGNDとに結合された、チップ・オン・チップ・モジュール410とVDDとGNDとを含むチップ・オン・チップ・モジュール構造とみなすこともできる。
【0040】
本発明について、特定の実施形態を参照しながら示し、説明したが、当業者なら、本発明の主旨および範囲から逸脱することなく、形態、材料、および詳細における上記およびその他の変更および変形態様も可能であることがわかるであろう。したがって、本発明の真の範囲および内容を判断するには、特許請求の範囲を精査すべきである。
【0041】
まとめとして、本発明の構成に関して以下の事項を開示する。
【0042】
(1)第1の半導体チップの第2の側が電源電圧VDDに電気的に結合されるように適合化された、第1の半導体チップの第1の側にある第1の配線層と第1の半導体チップの第2の側にある第1の導電性基板とを含む第1の半導体チップと、
第2の半導体チップの第2の側が接地電圧GNDに電気的に結合されるように適合化された、第2の半導体チップの第1の側にある第2の配線層と第2の半導体チップの第2の側にある第2の導電性基板とを含む第2の半導体チップとを含み、
前記第1の半導体チップの前記第1の側が前記第2の半導体チップの前記第1の側に電気的に結合され、前記第1の半導体チップと前記第2の半導体チップが前記電源電圧VDDと前記接地電圧GNDとから電力を受け取るように適合化された、チップ・オン・チップ・モジュール構造。
(2)第1の導電層が前記第1の半導体チップの前記第2の側に配置され、前記電源電圧VDDに電気的に結合されるように適合化され、
第2の導電層が前記第2の半導体チップの前記第2の側に配置され、前記接地電圧GNDに電気的に結合されるように適合化された、上記(1)に記載のチップ・オン・チップ・モジュール構造。
(3)前記第1の導電層が、前記第1の半導体チップ内で発生した熱を放熱するのに十分な熱伝導性を有し、前記第2の導電層が前記第2の半導体チップ内で発生した熱を放熱するのに十分な熱伝導性を有する、上記(2)に記載のチップ・オン・チップ・モジュール構造。
(4)前記第1の半導体チップがセミコンダクタ・オン・インシュレータ(semiconductor-on-insulator:SCOI)チップであり、前記第2の半導体チップがバルク半導体チップである、上記(1)に記載のチップ・オン・チップ・モジュール構造。
(5)前記第1の半導体チップが第1のSCOIチップで、第1の電気デバイスが第1の半導体デバイスであり、前記第2の半導体チップが第2のSCOIチップで、第2の電気デバイスが第2の半導体デバイスである、上記(1)に記載のチップ・オン・チップ・モジュール構造。
(6)前記第1の半導体チップが第1のバルク半導体チップであり、前記第2の半導体チップが第2のバルク半導体チップである、上記(1)に記載のチップ・オン・チップ・モジュール構造。
(7)前記第1の半導体チップが受動デバイス半導体チップであり、前記第2の半導体チップが、SCOIチップとバルク半導体チップとから成るグループから選択された、上記(1)に記載のチップ・オン・チップ・モジュール構造。
(8)前記第1の半導体チップが、SCOIチップとバルク半導体チップとから成るグループから選択され、前記第2の半導体チップが受動デバイス半導体チップである、上記(1)に記載のチップ・オン・チップ・モジュール構造。
(9)前記第1の半導体チップが、第1の導電ビアと第1の電気デバイスとをさらに含み、前記第1の配線層が第1のバック・エンド・オブ・ライン(BEOL)配線層であり、前記第1の導電基板が、前記第1の半導体チップの前記第2の側と前記第1の導電ビアとの間で第1の電流を伝導するのに十分にドーピングされた第1のバルク半導体基板であり、前記第1の導電ビアが前記第1のバルク半導体基板を前記第1のBEOL配線層に電気的に結合し、前記第1のBEOL配線層が前記第1の電気デバイス内に前記第1の電流の一部を伝導するように適合化され、
前記第2の半導体チップが第2の導電ビアと第2の電気デバイスとをさらに含み、前記第2の配線層が第2のバック・エンド・オブ・ライン(BEOL)配線層であり、前記第2の導電性基板が、前記第2の半導体チップの前記第2の側と前記第2の導電ビアとの間で第2の電流を伝導するのに十分にドーピングされた第2のバルク半導体基板であり、前記第2の導電ビアが前記第2のバルク半導体基板を前記第2のBEOL配線層に電気的に結合し、前記第2のBEOL配線層が前記第2の電気デバイス内に前記第2の電流の一部を伝導するように適合化された、上記(1)に記載のチップ・オン・チップ・モジュール構造。
(10)第1の導電層が前記第1の半導体チップの前記第2の側に配置され、前記電源電圧VDDに電気的に結合され、
第2の導電層が前記第2の半導体チップの前記第2の側に配置され、前記接地電圧GNDに電気的に結合され、
VDDからGNDへの電圧降下が前記第1の電流および前記第2の電流を発生させ、
前記第1のBEOL配線層が前記第1の電流の前記一部を前記第1の電気デバイス内に伝導し、
前記第2のBEOL配線層が前記第2の電流の前記部分を前記第2の電気デバイス内に伝導する、上記(9)に記載のチップ・オン・チップ・モジュール構造。
(11)第1の半導体チップの第2の側が電源電圧VDDに電気的に結合されるように適合化された、第1の半導体チップの第1の側にある第1の配線層と第1の半導体チップの第2の側にある第1の導電性基板とを含む第1の半導体チップを設けるステップと、
第2の半導体チップの第2の側が接地電圧GNDに電気的に結合されるように適合化された、第2の半導体チップの第1の側にある第2の配線層と第2の半導体チップの第2の側にある第2の導電性基板とを含む第2の半導体チップを設けるステップと、
前記第1の半導体チップと前記第2の半導体チップが前記電源電圧VDDと前記接地電圧GNDとから電力を受け取るように適合化され、前記第1の半導体チップの前記第1の側を前記第2の半導体チップの前記第1の側に電気的に結合するステップとを含む、チップ・オン・チップ・モジュール構造を形成する方法。
(12)前記第1の導電層が前記電源電圧VDDに電気的に結合されるように適合化された、前記第1の半導体チップの前記第2の側に第1の導電層を配置するステップと、
前記第2の導電層が前記接地電圧GNDに電気的に結合されるように適合化された、前記第2の半導体チップの前記第2の側に第2の導電層を配置するステップとをさらに含む、上記(11)に記載の方法。
(13)前記第1の導電層が、前記第1の半導体チップ内に発生した熱を放熱するのに十分な熱伝導性を有し、前記第2の導電層が前記第2の半導体チップ内に発生した熱を放熱するのに十分な熱伝導性を有する、上記(12)に記載の方法。
(14)前記第1の半導体チップがセミコンダクタ・オン・インシュレータ(SCOI)チップであり、前記第2の半導体チップがバルク半導体チップである、上記(11)に記載の方法。
(15)前記第1の半導体チップが第1のSCOIチップで、前記第1の電気デバイスが第1の半導体装置であり、前記第2の半導体チップが第2のSCOIチップであり、前記第2の電気デバイスが第2の半導体デバイスである、上記(11)に記載の方法。
(16)前記第1の半導体チップが第1のバルク半導体チップであり、前記第2の半導体チップが第2のバルク半導体チップである、上記(11)に記載の方法。
(17)前記第1の半導体チップが受動デバイス半導体チップであり、前記第2の半導体チップが、SCOIチップとバルク半導体チップとから成るグループから選択された、上記(11)に記載の方法。
(18)前記第1の半導体チップが、SCOIチップとバルク半導体チップとから成るグループから選択され、前記第2の半導体チップが受動デバイス半導体チップである、上記(11)に記載の方法。
(19)前記第1の半導体チップが第1の導電ビアと第1の電気デバイスとをさらに含み、前記第1の配線層が第1のバック・エンド・オブ・ライン(BEOL)配線層であり、前記第1の導電性基板が、前記第1の半導体チップの前記第2の側と前記第1の導電ビアとの間で第1の電流を伝導するのに十分にドーピングされた第1のバルク半導体基板であり、前記第1の導電ビアが前記第1のバルク半導体基板を前記第1のBEOL配線層に電気的に結合し、前記第1のBEOL配線層が前記第1の電気デバイス内に前記第1の電流の一部を伝導するよう適合化され、
前記第2の半導体チップが、第2の導電ビアと第2の電気デバイスとをさらに含み、前記第2の配線層が第2のバック・エンド・オブ・ライン(BEOL)配線層であり、前記第2の導電性基板が、前記第2の半導体チップの前記第2の側と前記第2の導電ビアとの間で第2の電流を伝導するのに十分にドーピングされた第2のバルク半導体基板であり、前記第2の導電ビアが前記第2のバルク半導体基板を前記第2のBEOL配線層に電気的に結合し、前記第2のBEOL配線層が前記第2の電気デバイス内に前記第2の電流の一部を伝導するように適合化された、上記(11)に記載の方法。
(20)前記電源電圧VDDに電気的に結合されるように適合化された第1の導電層を前記第1の半導体チップの前記第2の側に配置するステップと、
前記接地電圧GNDに電気的に結合されるように適合化された、第2の導電層を前記第2の半導体チップの前記第2の側に配置するステップと、
VDDからGNDへの電圧降下によって前記第1の電流と前記第2の電流とを発生させるステップと、
前記第1のBEOL配線層によって前記第1の電流の一部を前記第1の電気デバイス内に伝導するステップと、
前記第2のBEOL配線層によって前記第2の電流の一部を前記第2の電気デバイス内に伝導するステップとをさらに含む、上記(19)に記載の方法。
【図面の簡単な説明】
【図1】関連技術による、チップ・オン・チップ・モジュールを含むチップ・オン・チップ・パッケージを示す断面図である。
【図2】図1のチップ・オン・チップ・モジュールの詳細断面図である。
【図3】本発明の実施形態による、電源プレーンがSCOIチップを介してSCOIチップのアクティブ側の半導体デバイスに電気的に結合されるようにSCOIチップの裏側に配置された電源プレーンを有するセミコンダクタ・オン・インシュレータ(SCOI)チップを示す断面図である。
【図4】本発明の実施形態による、電源プレーンがバルク半導体チップを介してバルク半導体チップのアクティブ側の半導体デバイスに電気的に接続されるようにバルク半導体チップの裏側に配置された電源プレーンを有するバルク半導体チップを示す断面図である。
【図5】図4のバルク半導体チップを図3のSCOIチップにフリップ・チップ装着することによって形成されたチップ・オン・チップ・モジュールを示す断面図である。
【符号の説明】
143 半導体層
145、245 電流伝導ビア
148 バルク半導体基板
160、360 電流
240 SCOIチップ
241、244、310 アクティブ面
242 裏側
243 浅いトレンチ分離
246 プレーナ絶縁層
247、370 デバイス
248 低インピーダンス接点
250 相互接続
256、354 VDD電源プレーン
257、355 GND電源プレーン
259 BEOL配線層
262 導電層
310 アクティブ面
330 バルク半導体チップ
320 バルク半導体表面
333 バルク半導体基板
345 電流伝導ビア
348 低インピーダンス接点
359 BEOL配線層
362 導電層
Claims (8)
- 第1の導電性基板の第1の側の表面に絶縁層、第1の半導体層及び第1の配線層が順次形成され、第1の導電性基板の第2の側の表面に電源電圧VDDに電気的に結合される第1の導電層が形成された第1の半導体チップであって、第1の導電層は熱伝導性を有しており、かつ絶縁層及び第1の半導体層を貫通して形成された第1の導電ビアを介して第1の配線層に電気的に結合された、第1の半導体チップと、
第2の導電性基板の第1の側の表面に第2の配線層が形成され、第2の導電性基板の第2の側の表面に接地電圧GNDに電気的に結合される第2の導電層が形成された第2の半導体チップであって、第2の導電層は熱伝導性を有しており、かつ第2の導電ビアを介して第2の配線層に電気的に結合された、第2の半導体チップと、
第1の半導体チップの第1の側と第2の半導体チップの第1の側を電気的に結合する接続構造とを有し、この接続構造により第1の半導体チップの第1の配線層と第2の半導体チップの第2の配線層は電気的に結合され、
第1の半導体チップと第2の半導体チップが電源電圧VDDと接地電圧GNDとから電力を受け取るように適合化された、チップ・オン・チップ・モジュール構造。 - 前記第1および第2の半導体チップの少なくとも一方が、セミコンダクタ・オン・インシュレータ(semiconductor-on-insulator:SCOI)チップである、請求項1に記載のチップ・オン・チップ・モジュール構造。
- 前記第1の導電性基板は、さらに、前記第1の導電層と前記絶縁層の間に、第1の電流を伝導するのに十分にドーピングされた領域を有する、請求項1に記載のチップ・オン・チップ・モジュール構造。
- 前記第2の導電性基板は、さらに、前記第2の導電層と前記第2の導電ビアとの間で第2の電流を伝導するのに十分にドーピングされた領域を有する、請求項1または3に記載のチップ・オン・チップ・モジュール構造。
- 前記接続構造は、前記第1の半導体チップの第1の側の表面に設けられた電極部と、前記第2の半導体チップの第1の側の表面に設けられた電極部を相互に結合する、はんだボールからなる、請求項1に記載のチップ・オン・チップ・モジュール構造。
- 前記第1の配線層、前記第1の導電層、前記第2の配線層、および前記第2の導電層は、互いに略平行なプレーンを有する、請求項1に記載のチップ・オン・チップ・モジュール構造。
- 前記第1の半導体チップが、第1の電気デバイスをさらに含み、前記第1の配線層が第1のバック・エンド・オブ・ライン(BEOL)配線層であり、前記第1の導電性基板が、前記第1の半導体チップの前記第2の側と前記第1の導電ビアとの間で第1の電流を伝導するのに十分にドーピングされた第1のバルク半導体基板であり、前記第1の導電ビアが前記第1のバルク半導体基板を前記第1のBEOL配線層に電気的に結合し、前記第1のBEOL配線層が前記第1の電気デバイス内に前記第1の電流の一部を伝導するように適合化され、
前記第2の半導体チップが第2の電気デバイスをさらに含み、前記第2の配線層が第2のバック・エンド・オブ・ライン(BEOL)配線層であり、前記第2の導電性基板が、前記第2の半導体チップの前記第2の側と前記第2の導電ビアとの間で第2の電流を伝導するのに十分にドーピングされた第2のバルク半導体基板であり、前記第2の導電ビアが前記第2のバルク半導体基板を前記第2のBEOL配線層に電気的に結合し、前記第2のBEOL配線層が前記第2の電気デバイス内に前記第2の電流の一部を伝導するように適合化された、請求項1に記載のチップ・オン・チップ・モジュール構造。 - 前記電源電圧VDDから前記接地電圧GNDへの電圧降下が前記第1の電流および前記第2の電流を発生させ、
前記第1のBEOL配線層が前記第1の電流の前記一部を前記第1の電気デバイス内に伝導し、
前記第2のBEOL配線層が前記第2の電流の前記部分を前記第2の電気デバイス内に伝導する、請求項7に記載のチップ・オン・チップ・モジュール構造。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/068537 | 2002-02-06 | ||
US10/068,537 US6635970B2 (en) | 2002-02-06 | 2002-02-06 | Power distribution design method for stacked flip-chip packages |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003249622A JP2003249622A (ja) | 2003-09-05 |
JP4036764B2 true JP4036764B2 (ja) | 2008-01-23 |
Family
ID=27659059
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003019022A Expired - Fee Related JP4036764B2 (ja) | 2002-02-06 | 2003-01-28 | チップ・オン・チップ・モジュール構造 |
Country Status (2)
Country | Link |
---|---|
US (2) | US6635970B2 (ja) |
JP (1) | JP4036764B2 (ja) |
Families Citing this family (60)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100411811B1 (ko) * | 2001-04-02 | 2003-12-24 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 |
US20030059976A1 (en) * | 2001-09-24 | 2003-03-27 | Nathan Richard J. | Integrated package and methods for making same |
JP4054200B2 (ja) * | 2002-02-19 | 2008-02-27 | 松下電器産業株式会社 | 半導体記憶装置 |
US6762076B2 (en) * | 2002-02-20 | 2004-07-13 | Intel Corporation | Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices |
JP2006502596A (ja) | 2002-10-08 | 2006-01-19 | チップパック,インク. | 裏返しにされた第二のパッケージを有する積み重ねられた半導体マルチパッケージモジュール |
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US7521806B2 (en) | 2005-06-14 | 2009-04-21 | John Trezza | Chip spanning connection |
US7560813B2 (en) | 2005-06-14 | 2009-07-14 | John Trezza | Chip-based thermo-stack |
US7786592B2 (en) | 2005-06-14 | 2010-08-31 | John Trezza | Chip capacitive coupling |
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-
2002
- 2002-02-06 US US10/068,537 patent/US6635970B2/en not_active Expired - Lifetime
-
2003
- 2003-01-28 JP JP2003019022A patent/JP4036764B2/ja not_active Expired - Fee Related
- 2003-06-16 US US10/462,273 patent/US6727118B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6727118B2 (en) | 2004-04-27 |
US6635970B2 (en) | 2003-10-21 |
US20030146517A1 (en) | 2003-08-07 |
US20030209809A1 (en) | 2003-11-13 |
JP2003249622A (ja) | 2003-09-05 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051228 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060118 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060413 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060418 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060718 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070710 |
|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071022 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071030 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101109 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101109 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111109 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111109 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121109 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121109 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131109 Year of fee payment: 6 |
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LAPS | Cancellation because of no payment of annual fees |