JP4015746B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、準ミリ波帯域からミリ波帯域において使用され、フリップチップ実装を可能とする高周波用半導体装置に関する。
【0002】
【従来の技術】
近年、情報通信分野における技術の進展は著しく、通信機器が扱う周波数帯域もマイクロ波帯域からミリ波帯域へとより高い周波数帯域への展開が図られている。これに伴い、通信機器に用いられるトランジスタ素子の高速化も著しく、最近では、III −V族からなる化合物半導体を用いたヘテロ接合トランジスタ素子等において100GHzを越えるカットオフ周波数を持つデバイスが実現されている。ところが、このようなマイクロ波帯域からミリ波帯域までの高周波帯域を扱う通信機器においては、トランジスタの素子特性と同様に回路を構成する半導体チップの実装方法が問題となる。例えば、実装工程を経た後に新たな寄生容量や寄生インダクタンス(=寄生リアクタンス)が回路中に生じることが多く、この寄生リアクタンスが通信機器に与える影響は、その通信機器が扱う周波数に比例して大きくなるため、該周波数が上昇するほど寄生リアクタンス成分を抑える必要がある。また、前述のマイクロ波帯域からミリ波帯域までの周波数帯域を扱う通信機器においては、回路を構成する素子同士又は回路同士を接続する接続部品等の寸法が信号の波長と近づくため、回路設計を行なう際には該接続部品の寸法を十分に考慮する必要がある。
【0003】
このような問題を解決する手段に、半導体プロセスを用いて一の半導体基板上にトランジスタ素子と受動回路とを作製するMMIC(=MonolithicMicrowave IC)がある。このMMICは、一の半導体チップにトランジスタと周辺回路とが一体化されてなり、一体化されることにより接続部品の数が減るため寄生リアクタンス成分が減少する。また、微細加工に優れた半導体プロセスを用いているため高精度な加工を実現できると共に、半導体プロセスの量産効果によって製造コストの低減も期待できる。
【0004】
ところで、従来のMMICは、現状では通信機器のすべての回路を1チップの半導体ICに集積化することは極めて困難であり、実際には通信機器のすべての回路を互いに異なる機能ごとに複数のMMICに分割し、分割された各MMICを適当に組み合わせて所定の回路を構成する必要がある。
【0005】
そこで、MMICの実装方法としてフリップチップ実装が試みられているが、MMICのフリップチップ実装には、例えば、文献「電子情報通信学会1997年総合大会講演論文集 エレクトロニクス1分冊 第68ページ(講演番号C−2−13)」に述べられているような問題が存在する。この問題を図面に基づいて説明する。
【0006】
図6は従来のMMICがフリップチップ実装されてなる半導体装置の断面構成を示している。図6に示すように、絶縁性基板111の主面には第1の配線パターン112が形成され、主面と反対側の面には第1のGNDプレーン113が形成され、第1の配線パターン112と第1のGNDプレーン113とにより第1のマイクロストリップ線路が構成され、第1の配線パターン112は絶縁性基板111に適当に設けられた第1のビアホール114を通して接地されている。
【0007】
絶縁性基板111の主面には、素子形成面を該主面と対向させたMMICチップ115がバンプ116を介在させて実装されている。MMICチップ115の素子形成面には高周波トランジスタ(図示せず)及び第2の配線パターン117が形成され、素子形成面と反対側の面には第2の配線パターン117と第2のマイクロストリップ線路を構成する第2のGNDプレーン118が形成され、第2の配線パターン117は基板に適当に設けられた第2のビアホール119を通して接地されている。
【0008】
【発明が解決しようとする課題】
しかしながら、前記従来のフリップチップ実装されたMMIC115は、絶縁性基板111及びMMICチップ115のそれぞれがGNDプレーン113,118を有しており、これらが空間的に分離しているため、接地電位が安定せず、共振や不要発振といった予期せぬトラブルを生じる危険性がある。また、図6に示すように、第1のGNDプレーン113,第1のビアホール114,第1の配線112,バンプ116,第2のビアホール119及び第2のGNDプレーン118からなる擬似的な閉空間が構成され、この閉空間はマイクロストリップ線路中を伝搬する信号によって容易に励起されて空洞共振を起こす。その結果、絶縁性基板111及びMMICチップ115の材料や寸法によって空洞共振の共振周波数が使用周波数に近づくような場合には回路動作に予期せぬ大きな影響を与えてしまうという問題を有している。
【0009】
本発明は、前記従来の問題を解決し、フリップチップ実装を行なっても共振や不要発振を起こしにくく且つ寄生効果が小さいMMICを実現できるようにすることを目的とする。
【0010】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、フリップチップ実装用の半導体チップに設けられる線路及び該半導体チップと対向する基板に設けられる線路を共にコプレーナ線路とする。
【0011】
具体的に、本発明に係る半導体装置は、素子形成面に高周波トランジスタ及び該高周波トランジスタと接続された導体膜からなる第1のコプレーナ線路を有する半導体チップと、主面に導体膜からなる第2のコプレーナ線路を有する基板とを備え、半導体チップの素子形成面が基板の主面と対向した状態で、第1のコプレーナ線路と第2のコプレーナ線路とが互いに接続されている。
【0012】
本発明の半導体装置によると、信号線路及び該信号線路の両側部と所定間隔をおいた接地線路対からなるコプレーナ線路は、一の基板面、すなわち、主面に形成されるため、マイクロストリップ線路のように該主面と反対側の面に接地パターンを設ける必要がない。従って、半導体チップの第1のコプレーナ線路と基板の第2のコプレーナ線路とを導体が取り囲む擬似的な閉空間が形成されない。
【0013】
本発明の半導体装置において、第1のコプレーナ線路が第1の信号線路及び該第1の信号線路の両側部と所定の間隔をおいた第1の接地線路対からなり、第2のコプレーナ線路が第2の信号線路及び該第2の信号線路の両側部と所定の間隔をおいた第2の接地線路対からなり、第2の接地線路対が、該第2の接地線路対における第1の信号線路と対向する領域に開口領域を有していることが好ましい。このようにすると、マイクロストリップ線路と比べて各信号線路からの電界が主面の垂直方向にも広がりやすいコプレーナ線路は、該主面の垂直方向に導体のみならず誘電体からなる部材が存在しても該部材から電気的な影響を受けやすいが、第2の接地線路対が該第2の接地線路対における第1の信号線路と対向する領域に開口領域を有しているため、半導体チップの第1の信号線路と対向する領域に近接する導体膜が存在しないので、第1のコプレーナ線路が形成された半導体チップを第2のコプレーナ線路が形成された基板上にフリップチップ実装しても該第1のコプレーナ線路から生じる電界に対する基板の影響を低減できる。
【0014】
本発明の半導体装置において、第1のコプレーナ線路が第1の信号線路及び該第1の信号線路の両側部と所定の間隔をおいた第1の接地線路対からなり、第2のコプレーナ線路が第2の信号線路及び該第2の信号線路の両側部と所定の間隔をおいた第2の接地線路対からなり、第2の接地線路対が、該第2の接地線路対における第1の接地線路対と対向する領域に第1の接地線路対と同一のパターンを有していることが好ましい。このようにすると、半導体チップがフリップチップ実装されているため、半導体チップの第1の接地線路対と基板の第2の接地線路対とを互いに接続するバンプの位置を、第1の接地線路対及び第2の接地線路対が互いに対向する領域に直接設けることができるので、半導体チップの接地電位をより安定させることができる。
【0015】
本発明の半導体装置において、基板が該基板における半導体チップの素子形成面と対向する領域に凹部又は孔部からなる空間部をさらに有していることが好ましい。このようにすると、基板における半導体チップの素子形成面と対向する領域に空間部が設けられているため、半導体チップの第1のコプレーナ線路からの電界が該第1のコプレーナ線路と対向する基板の影響さえもほとんど受けなくなる。
【0016】
本発明の半導体装置において、第1のコプレーナ線路が信号線路及び該信号線路の両側部と所定の間隔をおいた接地線路対からなり、基板が該基板の主面における第1のコプレーナ線路と対向する領域に導体膜からなるブリッジ用接続配線を有し、ブリッジ接続用配線が、半導体チップの素子形成面が基板の主面と対向した状態で第1のコプレーナ線路の信号線路を跨ぎ且つ接地線路対同士と電気的に接続されていることが好ましい。このようにすると、従来のMMICにおいては、該MMICに設けられたコプレーナ線路の分岐部や屈曲部において、該分岐部等における線路の高周波特性を調整するために接地線路対同士を接続するエアブリッジ配線を設けるが、本発明の半導体装置においては、半導体チップと対向する基板の主面に設けたブリッジ用接続配線が、半導体チップの素子形成面と対向した状態で初めて第1のコプレーナ線路の信号線路を跨ぎ且つ接地線路対同士と電気的に接続されるため、通常のエアブリッジ配線技術を用いることなく、接地電位の安定化を容易に且つ確実に図ることができる。
【0017】
本発明の半導体装置において、第1のコプレーナ線路が信号線路及び該信号線路の両側部と所定の間隔をおいた接地線路対からなり、半導体チップの素子形成面が少なくとも信号線路と接地線路対との間の領域が高誘電体膜に覆われていることが好ましい。このようにすると、第1のコプレーナ線路の信号線路と接地線路対とによって形成される電界が高誘電体膜中に集中することにより周囲に広がらなくなるため、該電界は周囲の影響を受けにくくなる。また、高誘電体膜中を伝搬する信号の波長が通常のコプレーナ線路を伝搬する信号の波長よりも短くなる。
【0018】
本発明の半導体装置において、半導体チップが、少なくとも1つの高周波トランジスタと、少なくとも1つの受動素子とを有するMMICであることが好ましい。
【0019】
本発明の半導体装置において、高周波トランジスタの動作周波数が10GHz以上であることが好ましい。
【0020】
本発明の半導体装置において、第1のコプレーナ線路と第2のコプレーナ線路とがバンプを介して接続されていることが好ましい。
【0021】
本発明の半導体装置において、バンプの厚さが5μm以下であることが好ましい。
【0022】
本発明の半導体装置において、基板と半導体チップとが光硬化型樹脂材により互いに固着されていることが好ましい。
【0023】
本発明の半導体装置において、基板が、主面と第2のコプレーナ線路との間に主面側から順次形成された接地用導体膜と誘電体膜とをさらに有しており、第2のコプレーナ線路が信号線路及び該信号線路の両側部と所定の間隔をおいた接地線路対からなり、接地線路対と接地導体膜とが誘電体膜に設けられたビアホールを介して電気的に接続されていることが好ましい。
【0024】
【発明の実施の形態】
(第1の実施形態)
本発明の第1の実施形態はコプレーナ線路が形成され且つフリップチップ実装されたMMICを有する半導体装置に関する。
【0025】
以下、本発明の第1の実施形態について図面を参照しながら説明する。
【0026】
図1(a)〜(c)は第1の実施形態に係る半導体装置であって、(a)は断面構成を示し、(b)はMMICチップの素子形成面の平面構成を示し、(c)は基板の主面の平面構成を示している。ここで、図1(a)は図1(b)及び(c)のI−I線における断面図である。図1(a)に示すように、半導体チップとしてのMMICチップ11はその素子形成面をセラミック等からなる基板21の主面と対向させるように実装されている。
【0027】
MMICチップ11は、例えば、ガリウムヒ素(GaAs)からなり、その素子形成面上に、チタン(Ti)及び金(Au)が積層されてなる第1の信号線路12,該第1の信号線路12と接続されたパッド12a及び該第1の信号線路12の両側部と所定間隔をおいた第1の接地線路対13が形成されている。
【0028】
基板21の主面には、信号パッド22及び、例えばクロム(Cr),銅(Cu)及び金(Au)が積層されてなる第2の接地線路対23が形成されている。
【0029】
MMICチップ11は基板21上に、いわゆるマイクロバンプ実装(MBB)法を用いて実装されている。すなわち、MMICチップ11のパッド12aと基板21の信号パッド22とは、例えばAuからなるマイクロバンプ31を介して接続され、MMICチップ11の第1の接地線路対13と基板21の第2の接地線路対23とはマイクロバンプ31を介して接続され、MMICチップ11と基板21とが互いに対向する領域に光硬化型樹脂材32が充填されて互いに固着されている。
【0030】
図1(b)の平面図に示すように、MMICチップ11の素子形成面には、第1の信号線路12及び該第1の信号線路12の両側部と所定間隔をおいた第1の接地線路対13が形成され、GaAsからなる基板を誘電体領域とする第1のコプレーナ線路14が構成されている。該素子形成面の中央部には動作周波数が30GHzの高周波トランジスタ15が形成されており、該高周波トランジスタ15の入力側及び出力側は第1の信号線路12とそれぞれ接続されると共に、該第1の信号線路12には、高周波トランジスタ15用であって、第1の信号線路12に分岐部を有する第1のコプレーナ線路14からなる入力用及び出力用の各整合回路が形成されている。
【0031】
第1の信号線路12の両端部にはパッド12aが形成され、該パッド12a上にはそれぞれマイクロバンプ31が設けられており、第1の接地線路対13上におけるMMICチップ11の周縁部にも多数のマイクロバンプ31が設けられている。
【0032】
ここで、第1の信号線路12と第1の接地線路13とが互いに隣接する側部同士の間隔は、所望のインピーダンスによって異なるが、2μm〜50μm程度である。また、第1の信号線路12及び第1の接地線路対13の膜厚は共に0.5μm〜3μmである。
【0033】
図1(c)の平面図に示すように、基板21の主面には、第2の信号線路24及び該第2の信号線路24の両側部と所定間隔をおいた第2の接地線路対23が形成され、セラミック等からなる基板21を誘電体領域とする第2のコプレーナ線路25が構成されている。基板21の主面上にはMMICチップ11が実装されるチップ実装領域26があり、第2のコプレーナ線路25におけるチップ実装領域26にはマイクロバンプ31と対向する周縁部が残るように開口領域25aが設けられている。
【0034】
チップ実装領域26におけるMMICチップ11のパッド12aと対向する位置に2つの信号パッド22が設けられており、該信号パッド22はDC成分除去用のチップコンデンサ27を介してそれぞれ第2の信号線路24と接続されている。また、基板21の主面上における信号パッド22とチップコンデンサ27との間には、それぞれバイアス用線路28が接続され、該バイアス用線路28は、基板21の周縁部に設けられたバイアスパッド29とそれぞれ接続されている。
【0035】
ここで、第2の信号線路24と第2の接地線路23とが互いに隣接する側部同士の間隔は、所望のインピーダンスによって異なるが、50μm〜300μm程度である。また、第2の信号線路24及び第2の接地線路対23の膜厚は共に5μm〜50μmである。
【0036】
このように、本実施形態によると、MMICチップ11と基板21との各パッド間にマイクロバンプ31を介し、且つ、MMICチップ11と基板21との間に光硬化型樹脂32を充填することにより固着されているため、光硬化型樹脂32の収縮力によりマイクロバンプ31の接続状態が強固となると共に、マイクロバンプ31の厚さを数μm程度に抑えられるため、マイクロバンプ31の寄生インダクタンス成分を極めて小さくできるので、高周波特性に優れる半導体装置を確実に得られるようになる。
【0037】
また、本実施形態の特徴として、MMICチップ11及び基板21の導波線路に共にコプレーナ線路14,25を用いているため、MMICチップ11を基板21にフリップチップ実装する際に、第1の接地線路対13及び第2の接地線路対23同士をマイクロバンプ31を介して直接接続することができる。これにより、線路が導体で取り囲まれてなる疑似的な閉空間が形成されなくなるため、空洞共振が生じるおそれがなくなり、安定なMMICのフリップチップ実装を実現できる。また、MMICチップ11において、コプレーナ線路を用いているため、素子形成面と反対側の面に接地プレーンが不要となるので、MMICチップ11に接地プレーンと信号配線とを接続するためのビアホールを設ける必要がなくなり、製造コストも低減できる。このことは、基板21の場合も同様である。
【0038】
さらに、本実施形態に係る半導体装置は、基板21上の第2の接地線路対23が該第2の接地線路対23における第1の信号線路12と対向する領域であるチップ実装領域26に開口領域25aを有している。このため、MMICチップ11の素子形成面における第1の信号線路12の対向面に第2の接地線路対23等の導体が存在しなくなるので、第1の信号線路12の電界が該導体から影響を受けなくなり、導波線路の高周波特性が安定する。
【0039】
また、基板21上のチップ実装領域26に、MMICチップ11の第1の接地線路対13と同一のパターンを有する第2の接地線路対23を設けてもよい。この場合には、MMICチップ11の第1の接地線路対13と基板21の第2の接地線路対23とが互いに対向する領域に直接バンプを設けることができるため、MMICチップ11の周縁部でのみ接地されている第1の接地線路対13は第1の信号線路12の近傍で接地できるので、MMICチップ11の接地電位をより安定させることができる。
【0040】
なお、本実施形態においては、一の面に形成される導波線路をコプレーナ線路としたが、これに限らず、2つの導体膜が互いに所定間隔をおいてなるスリット部を有し、該スリット部に高周波信号を伝搬させるスロット線路であってもよい。
【0041】
(第2の実施形態)
本発明の第2の実施形態はコプレーナ線路が形成され且つフリップチップ実装されたMMICを有する半導体装置において、MMICが実装基板の影響を受けない半導体装置に関する。
【0042】
以下、本発明の第2の実施形態について図面を参照しながら説明する。
【0043】
図2は第2の実施形態に係る半導体装置の断面構成を示し、図2において、図1(a)に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。本実施形態に係る半導体装置は、基板21の主面におけるMMICチップ11と対向する領域に凹部からなる空間部21aを有している。
【0044】
導波線路に、主面上の信号線路,基板及び主面と反対側の面である裏面に設けられた接地プレーンからなるマイクロストリップ線路を用いる場合には、信号線路から生じる電界が裏面側に集中するのに対し、コプレーナ線路を用いる場合には、接地線路対が信号線路と同一面上に形成されるため、信号線路の電界が線路形成面の垂直方向にも広がりやすい。
【0045】
これは、MMICチップを基板にフリップチップ実装する際に、該MMICチップの素子形成面に形成されたコプレーナ線路が、該素子形成面と対向する基板側の導体面の影響を受けやすくなり、MMICチップを実装する前後で該コプレーナ線路の特性が異なる可能性があることを意味している。とりわけ、第1の実施形態のように厚さが数μm以下のマイクロバンプ31を用いる場合には、第1のコプレーナ線路14と数μmの間隔で基板21の主面が位置することとなる。
【0046】
すなわち、基板21上に配線等の導体膜が設けられている場合には、MMICチップ11の第1の信号線路12とわずか数μmの間隔で導体膜が存在することになるが、これは、通常のMMICのコプレーナ線路における信号線路と接地線路対との側部間の距離と同程度の距離であり、MMICチップ11上の第1の信号線路12を通過する高周波信号が、対向する基板21側の導体膜の影響を強く受けることが予想される。そこで、第1の実施形態においては、基板21側の主面上におけるMMICチップ11とに対向する領域に導体膜を形成しないようにしている。
【0047】
しかしながら、通常のコプレーナ線路は、該線路が形成される基板(=MMICチップ11)と反対側の領域には比誘電率が1の空気が存在しているとして設計されており、MMICチップ11が実装される基板21が例えばアルミナセラミックからなるとすると、その比誘電率は10近くになり、たとえ基板21上に導体膜が設けられてなくても、該基板21を構成する誘電体が存在するだけでMMICチップ11の第1のコプレーナ線路14の電界に影響を与えるおそれがある。
【0048】
そこで、本実施形態においては、MMICチップ11上の第1のコプレーナ線路14に対する基板21上の導体部材に限らず基板21本体による影響をも低減させている。すなわち、基板21の主面上におけるMMICチップ11と対向する領域には凹部からなる空間部21aを設けることにより、誘電体からなる基板21とMMICチップ11との距離を拡大し、MMICチップ11上の第1のコプレーナ線路14に与える影響を無視できる程度に小さくすることができる。
【0049】
なお、MBB法を用いて実装する場合には、この空間部21aに光硬化型樹脂31が充填されるが、該光硬化型樹脂材31の比誘電率は2〜3と小さいのでセラミックと比べてMMICチップ11の第1のコプレーナ線路14に及ぼす影響は極めて小さい。
【0050】
また、MBB法のような光硬化型樹脂剤31を用いない実装法、例えば半田バンプ等を用いて実装すれば、第1のコプレーナ線路14に及ぼす影響をさらに小さくできる。その場合は、凹部からなる空間部21aの代わりに基板21を貫通する孔部からなる空間部を設けてもよい。
【0051】
(第3の実施形態)
本発明の第1の実施形態はコプレーナ線路及びブリッジ用線路が形成され且つフリップチップ実装されたMMICを有する半導体装置に関する。
【0052】
以下、本発明の第3の実施形態について図面を参照しながら説明する。
【0053】
図3(a)〜(c)は第3の実施形態に係る半導体装置であって、(a)は断面構成を示し、(b)はMMICチップの素子形成面の平面構成を示し、(c)は基板の主面の平面構成を示している。ここで、図3(a)は図3(b)及び(c)のII−II線における断面図であり、図3(a)〜(c)において、図1(a)〜(c)にそれぞれ示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【0054】
図3(c)の平面図に示すように、本実施形態に係る半導体装置は、基板21の主面上のチップ実装領域26における入力用及び出力用の各整合回路と対向する領域に、Cr,Cu及びAuが積層されてなる第1のブリッジ接続用配線41A及び第2のブリッジ接続用配線41Bが形成されている。
【0055】
また、図3(b)に示すように、MMICチップ11の素子形成面上の第1の接地線路対13における第1の信号線路12の一方の分岐部近傍の第1のブリッジ領域16Aには4つのマイクロバンプ31が第1の信号線路12を挟んで設けられており、他方の分岐部近傍の第2のブリッジ領域16Bにも4つのマイクロバンプ31が第1の信号線路12を挟んで設けられている。ここで、前述の第1のブリッジ接続用配線41Aは第1のブリッジ領域16Aの4つのマイクロバンプ31と対応する位置に設けられ、第2のブリッジ接続用配線41Bは第2のブリッジ領域16Bの4つのマイクロバンプ31と対応する位置に設けられている。
【0056】
従って、MMICチップ11の素子形成面が基板21の主面と対向した状態で初めて、基板21の第1のブリッジ接続用配線41Aは、第1の信号線路12における第1のブリッジ領域16Aを跨ぐと共に、第1の接地線路対13における第1のブリッジ領域16Aとマイクロバンプ31を介して接続され、同様に、第2のブリッジ接続用配線41Bは、第1の信号線路12における第2のブリッジ領域16Bを跨ぐと共に、第1の接地線路対13における第2のブリッジ領域16Bとマイクロバンプ31を介して接続される。
【0057】
一般に、コプレーナ線路を用いた高周波回路においては、線路の分岐部や屈曲部で生じやすい接地電位の不安定状態を回避するために、接地線路対の分岐部等の各電気長が異ならないように、エアブリッジ配線法を用いて互いに対向する接地線路対同士を信号線路の分岐部等を跨ぐようにブリッジ接続させる手法が採られる。
【0058】
このエアブリッジ配線法を用いると、MMICの製造工程の増加によりコストが上昇するのみならず、MBB法のようなフリップチップ実装法の場合には実装工程でMMICのエアブリッジ配線が破壊されるおそれもあり、フリップチップ実装がきわめて困難となる場合も考えられる。
【0059】
これに対し、本実施形態においては、基板21の主面上のチップ実装領域26に各ブリッジ接続用配線41A,41Bを設けておき、フリップチップ実装法を用いてMMICチップ11上の第1の接地線路対13と各ブリッジ接続用配線41A,41Bとをマイクロバンプ31を介してそれぞれ接続することにより、第1の接地線路対13のブリッジ接続を実現している。その結果、コプレーナ線路を有するMMICチップ11のフリップチップ実装を可能にするだけでなく、さらに、MMICチップ11のエアブリッジ配線をも不要にできる低コストな高周波半導体装置を実現できる。
【0060】
以下、図3(b)に基づいてブリッジ接続について説明する。
【0061】
図3(b)に示すように、MMICチップ11の素子形成面には、高周波トランジスタ15の入力側及び出力側にそれぞれオープンスタブからなる整合回路を有しているが、前述のように、コプレーナ線路を有するMMICチップ11においては、該オープンスタブと第1の信号線路12との分岐点で第1の信号線路12の両側部を挟む第1の接地線路対13を、例えば、各ブリッジ領域16A,16Bにおいてエアブリッジ配線法を用いてブリッジ接続することが多い。
【0062】
本実施形態においては、MMICチップ11側には、各ブリッジ領域16A,16Bに複数のマイクロバンプ31がそれぞれ設けられているだけで、MMICチップ11上にブリッジ配線は形成されない。従って、フリップチップ実装時に、第1の接地線路対13におけるブリッジ領域16A,16Bが、マイクロバンプ31を介して図3(c)に示す基板21上のブリッジ接続用配線41A,41Bとそれぞれ接続されることによりブリッジ接続されることになる。この様子を、図3(a)に示すマイクロバンプ31を介した第1の接地線路対13とブリッジ接続用配線41Aとの断面構成に示している。
【0063】
本実施形態は、バンプ介在型ブリッジ配線と称してもよく、MMICチップ11の実装時に信号線路と同時に接地線路対の各ブリッジ接続をも実現できるため、MMICチップ11上のエアブリッジ配線工程をわざわざ行なう必要がなくなるので、高周波特性に優れた高周波半導体装置を容易に且つ確実に、より低コストで実現できる。
【0064】
なお、本実施形態においては、説明を容易にするために、オープンスタブの接続部のみでブリッジ配線を行なったが、これに限らずブリッジ接続が必要な領域であれば同様にブリッジ接続が可能である。
【0065】
また、基板21のチップ実装領域26における各ブリッジ接続用配線41A,41Bを除く領域に凹部や開口部からなる空間部を設けることにより、第1のコプレーナ線路14に対する基板21の影響を低減させることも可能である。
【0066】
(第4の実施形態)
本発明の第4の実施形態はコプレーナ線路が形成され且つフリップチップ実装されたMMICを有する半導体装置において、MMICが実装基板の影響を受けにくい半導体装置に関する。
【0067】
以下、本発明の第4の実施形態について図面を参照しながら説明する。
【0068】
図4は第4の実施形態に係る半導体装置の断面構成を示し、図4において、図1(a)に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。図4に示すように、本実施形態に係る半導体装置は、MMICチップ11の素子形成面上に、第1のコプレーナ線路14における第1の信号線路12及び第1の接地線路対13をそれぞれ覆うように、比誘電率が100程度のチタン酸ストロンチウム(SrTiO3 )等であって、下部高誘電体膜51a及び上部高誘電体膜51bからなる高誘電体膜51が形成されている。上部高誘電体膜51bはマイクロバンプ31が設けられる領域に開口部を有し、基板21上のパッド22との電気的な接続が確保されている。因みに、GaAsの比誘電率は13程度である。
【0069】
前述したように、コプレーナ線路はマイクロストリップ線路と比べて線路からの電界が線路形成面の垂直方向にも広がりやすいため、コプレーナ線路が形成されたMMICチップ11をフリップチップ実装すると、MMICチップ11の第1のコプレーナ線路14からの電界が基板21側の影響を受けやすくなる。
【0070】
しかしながら、本実施形態においては、MMICチップ11の第1のコプレーナ線路14の第1の信号線路12及び第1の接地線路対13のそれぞれが高誘電体膜51により覆われているため、MMICチップ11の第1のコプレーナ線路14からの電界を高誘電体膜51中に集中させ、該電界に対する周囲の影響を受けにくくしている。
【0071】
また、第1のコプレーナ線路14を高誘電体膜51で覆うと、該第1のコプレーナ線路14の実効誘電率が大きくなるため、線路を伝搬する信号の波長が通常のコプレーナ線路と比べて短くなる。その結果、MMICチップ11上の高周波回路をより短い線路を用いて接続できるため、MMICチップ11の素子形成面の大部分を占有する線路長を短縮できる。これにより、MMICチップ11のサイズを縮小できるので、装置の高集積化及び小型化を図ることができる。
【0072】
なお、本実施形態においては、高誘電体膜51は第1のコプレーナ線路14の周囲を全面的に覆っているが、下部高誘電体膜51a及び上部高誘電体膜51bのうちのいずれか一方であってもよく、さらには、第1のコプレーナ線路14における、少なくとも第1の信号線路12と第1の接地線路対13との間の領域を覆うように設けてもよい。
【0073】
(第5の実施形態)
本発明の第5の実施形態はコプレーナ線路が形成され且つフリップチップ実装されたMMICを有する半導体装置において、MMICが実装基板の影響を受けにくい半導体装置に関する。
【0074】
以下、本発明の第5の実施形態について図面を参照しながら説明する。
【0075】
図5は第5の実施形態に係る半導体装置の断面構成を示し、図5において、図1(a)に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。図5に示すように、本実施形態に係る半導体装置の基板21の主面上には、例えば、Cr,Cu及びAuが積層されてなる接地用導体膜55と、ベンゾシクロブテン(BCB)からなる誘電体膜56とが順次形成されている。誘電体膜56上には、例えば、Cr,Cu及びAuが積層されてなる第2の信号線路57及び該第2の信号線路57の両側部と所定間隔をおいた第2の接地線路対58が形成され、誘電体膜56を誘電体領域とする第2のコプレーナ線路59が構成されている。誘電体膜56には選択的にビアホール56aが形成されており、第2の接地線路対58と接地導体膜55とが電気的に接続されている。
【0076】
このように、本実施形態によると、基板21の主面上に補助的な接地導体膜55及び特性が優れ且つ形成が容易なBCBからなる誘電体膜56が設けられ、第2のコプレーナ線路59の第2の接地線路対58がビアホールを介して接地導体膜56と接続されているため、基板21の第2の接地線路対58の接地電位がより安定する。従って、基板21上の第2の接地線路対58の面積を電気的特性を犠牲にすることなく縮小することもできるため、MMICチップ11の第1のコプレーナ線路14から生じる電界が、素子形成面と対向する基板21側の導体部材から受ける影響を低減できる。
【0077】
さらに、第1のコプレーナ線路14及び第2のコプレーナ線路59は共に擬似的な閉空間が形成されることもない。
【0078】
なお、基板21にセラミックを用いたがシリコン(Si)であってもよい。
【0079】
また、第2の実施形態と同様に、基板21側の誘電体膜56におけるMMICチップ11が対向する領域に凹部又は孔部からなる空間部を形成して、MMICチップ11の第1のコプレーナ線路14の電界に対する誘電体膜56等の影響をさらに回避することも可能である。
【0080】
また、第3の実施形態と同様に、ブリッジ接続用配線を基板21側に形成しておき、バンプ接続を用いてMMICチップ11側の第1の接地線路対13の接地電位の安定化を図ることができる。
【0081】
また、第4の実施形態と同様に、MMICチップ11の少なくとも第1の信号線路12と第1の接地線路対13との間の領域を覆うように高誘電体膜を設けることにより、第1のコプレーナ線路14の電界に対する誘電体膜56等の影響を回避することも可能である。
【0082】
また、第1〜第4の実施形態において、本実施形態と同様に、基板21の主面上に補助的な接地導体膜55及び誘電体膜56を順次形成しておき、該誘電体膜56の上に第2のコプレーナ線路25を形成してもよい。この場合に、第2の実施形態においては、誘電体膜56の一部を除去した凹部を形成すればよい。
【0083】
また、第1〜第5の実施形態において、半導体チップ11の素子形成面上にBCB等からなる誘電体膜56を形成し、該誘電体膜上に第1のコプレーナ線路14を形成してもよい。
【0084】
【発明の効果】
本発明の半導体装置によると、半導体チップに形成された第1のコプレーナ線路と基板に形成された第2のコプレーナ線路とが、導体に取り囲まれてなる擬似的な閉空間が形成されないため、空洞共振を防止することができるので動作が安定すると共に、半導体チップがフリップ実装されているため、強固で安定な実装形態を実現できる。
【0085】
本発明の半導体装置において、第1のコプレーナ線路が第1の信号線路及び該第1の信号線路の両側部と所定の間隔をおいた第1の接地線路対からなり、第2のコプレーナ線路が第2の信号線路及び該第2の信号線路の両側部と所定の間隔をおいた第2の接地線路対からなり、第2の接地線路対が、該第2の接地線路対における第1の信号線路と対向する領域に開口領域を有していると、半導体チップの第1の信号線路と対向する領域に近接する導体膜が存在しないので、第1のコプレーナ線路を有する半導体チップを第2のコプレーナ線路を有する基板上にフリップチップ実装しても第1のコプレーナ線路からの電界に対する基板の影響を低減できる。
【0086】
本発明の半導体装置において、第1のコプレーナ線路が第1の信号線路及び該第1の信号線路の両側部と所定の間隔をおいた第1の接地線路対からなり、第2のコプレーナ線路が第2の信号線路及び該第2の信号線路の両側部と所定の間隔をおいた第2の接地線路対からなり、第2の接地線路対が、該第2の接地線路対における第1の接地線路対と対向する領域に第1の接地線路対と同一のパターンを有していると、半導体チップの第1の接地線路対と基板の第2の接地線路対とが互いに対向する領域に直接バンプを設けることができるので、半導体チップの接地電位をより安定させることができる。
【0087】
本発明の半導体装置において、基板が該基板における半導体チップの素子形成面と対向する領域に凹部又は孔部からなる空間部をさらに有していると、半導体チップの第1のコプレーナ線路からの電界が該第1のコプレーナ線路と対向する基板の影響さえもほとんど受けなくなり、電気的特性を一層安定させることができる。
【0088】
本発明の半導体装置において、第1のコプレーナ線路が信号線路及び該信号線路の両側部と所定の間隔をおいた接地線路対からなり、基板が該基板の主面における第1のコプレーナ線路と対向する領域に導体膜からなるブリッジ用接続配線を有し、ブリッジ接続用配線が、半導体チップの素子形成面が基板の主面と対向した状態で第1のコプレーナ線路の信号線路を跨ぎ且つ接地線路対同士と電気的に接続されていると、通常のエアブリッジ配線技術を用いることなく、半導体チップ側の接地電位を容易に且つ確実に安定させることができる。
【0089】
本発明の半導体装置において、第1のコプレーナ線路が信号線路及び該信号線路の両側部と所定の間隔をおいた接地線路対からなり、半導体チップの素子形成面が少なくとも信号線路と接地線路対との間の領域が高誘電体膜に覆われていると、第1のコプレーナ線路からの電界が該高誘電体膜に集中するため、該電界が周囲の影響を受けにくくなると共に、高誘電体膜中を伝搬する信号の波長が通常のコプレーナ線路を伝搬する信号の波長よりも短くなる。このため、動作の安定化と、装置の高集積化及び小型化とを同時に図ることができる。
【0090】
本発明の半導体装置において、半導体チップが、少なくとも1つの高周波トランジスタと、少なくとも1つの受動素子とを有するMMICであると、高度で且つ多機能を有するMMICのフリップチップ実装が所定の特性を犠牲にすることなく実現できる。
【0091】
本発明の半導体装置において、高周波トランジスタの動作周波数が10GHz以上であると、準ミリ波帯域からミリ波帯域までの高周波トランジスタを有するの半導体チップのフリップチップ実装を実現できる。
【0092】
本発明の半導体装置において、第1のコプレーナ線路と第2のコプレーナ線路とがバンプを介して接続されていると、互いの線路同士が確実に接続される。さらに、バンプの厚さが5μm以下であると、バンプ本体のインダクタンス成分を無視できる。
【0093】
本発明の半導体装置において、基板と半導体チップとが光硬化型樹脂材により互いに固着されていると、基板と半導体チップとの接続部に圧縮応力が加わるので、基板と半導体チップとの間の電気的接続及び機械的な接続がより確実となる。
【0094】
本発明の半導体装置において、基板が、主面と第2のコプレーナ線路との間に主面側から順次形成された接地用導体膜と誘電体膜とをさらに有しており、第2のコプレーナ線路が信号線路及び該信号線路の両側部と所定の間隔をおいた接地線路対からなり、接地線路対と接地導体膜とが誘電体膜に設けられたビアホールを介して電気的に接続されていると、基板上の第2のコプレーナ線路の接地線路対が接地導体膜と接続されているため、接地線路対の電位が安定すると共に、該接地線路対の基板上の面積を低減できるため、半導体チップの第1のコプレーナ線路からの電界に対する誘電体膜等の影響を低減できる。
【図面の簡単な説明】
【図1】(a)〜(c)は本発明の第1の実施形態に係る半導体装置であって、(a)は(b)及び(c)のI−I線における構成断面図であり、(b)はMMICチップの素子形成面を示す平面図であり、(c)は基板の主面を示す平面図である。
【図2】本発明の第2の実施形態に係る半導体装置の構成断面図である。
【図3】(a)〜(c)は本発明の第3の実施形態に係る半導体装置であって、(a)は(b)及び(c)のII−II線における構成断面図であり、(b)はMMICチップの素子形成面を示す平面図であり、(c)は基板の主面を示す平面図である。
【図4】本発明の第4の実施形態に係る半導体装置の構成断面図である。
【図5】本発明の第5の実施形態に係る半導体装置の構成断面図である。
【図6】従来のMMICがフリップチップ実装されてなる半導体装置を示す構成断面図である。
【符号の説明】
11 MMICチップ(半導体チップ)
12 第1の信号線路
12a パッド
13 第1の接地線路対
14 第1のコプレーナ線路
15 高周波トランジスタ
16A 第1のブリッジ領域
16B 第2のブリッジ領域
21 基板
21 空間部(凹部)
22 信号パッド
23 第2の接地線路対
24 第2の信号線路
25 第2のコプレーナ線路
25a 開口領域
26 チップ実装領域
27 チップコンデンサ
28 バイアス用線路
29 バイアスパッド
31 マイクロバンプ
32 光硬化型樹脂材
41A 第1のブリッジ接続用配線
41B 第2のブリッジ接続用配線
51 高誘電体膜
51a 下部高誘電体膜
51b 上部高誘電体膜
56 接地用導体膜
56a ビアホール
57 第2の信号線路
58 第2の接地線路対
59 第2のコプレーナ線路
Claims (9)
- 素子形成面に、高周波トランジスタ及び該高周波トランジスタと接続された導体膜からなる第1のコプレーナ線路を有する半導体チップと、
主面に導体膜からなる第2のコプレーナ線路を有する基板とを備え、
前記半導体チップの素子形成面が前記基板の主面と対向した状態で、前記第1のコプレーナ線路と前記第2のコプレーナ線路とが互いに接続され、
前記第1のコプレーナ線路は、第1の信号線路及び該第1の信号線路の両側部と所定の間隔をおいた第1の接地線路対からなり、
前記第2のコプレーナ線路は、第2の信号線路及び該第2の信号線路の両側部と所定の間隔をおいた第2の接地線路対からなり、
前記基板は、その主面上に前記半導体チップを実装するチップ実装領域を有し、
前記第2の接地線路対は、前記第1の接地線路対と対向する前記チップ実装領域に前記第1の接地線路対と同一のパターンを有していることを特徴とする半導体装置。 - 素子形成面に、高周波トランジスタ及び該高周波トランジスタと接続された導体膜からなる第1のコプレーナ線路を有する半導体チップと、
主面に導体膜からなる第2のコプレーナ線路を有する基板とを備え、
前記半導体チップの素子形成面が前記基板の主面と対向した状態で、前記第1のコプレーナ線路と前記第2のコプレーナ線路とが互いに接続され、
前記第1のコプレーナ線路は、信号線路及び該信号線路の両側部と所定の間隔をおいた接地線路対からなり、
前記基板は該基板の主面における前記第1のコプレーナ線路と対向する領域に導体膜からなるブリッジ用接続配線を有し、
前記ブリッジ接続用配線は、前記半導体チップの素子形成面が前記基板の主面と対向した状態で前記第1のコプレーナ線路の前記信号線路を跨ぎ且つ前記接地線路対同士と電気的に接続されていることを特徴とする半導体装置。 - 素子形成面に、高周波トランジスタ及び該高周波トランジスタと接続された導体膜からなる第1のコプレーナ線路を有する半導体チップと、
主面に導体膜からなる第2のコプレーナ線路を有する基板とを備え、
前記半導体チップの素子形成面が前記基板の主面と対向した状態で、前記第1のコプレーナ線路と前記第2のコプレーナ線路とが互いに接続され、
前記第1のコプレーナ線路は、信号線路及び該信号線路の両側部と所定の間隔をおいた接地線路対からなり、
前記半導体チップの素子形成面は少なくとも前記信号線路と前記接地線路対との間の領域が高誘電体膜に覆われていることを特徴とする半導体装置。 - 前記半導体チップは、少なくとも1つの高周波トランジスタと、少なくとも1つの受動素子とを有するMMICであることを特徴とする請求項2又は3に記載の半導体装置。
- 前記高周波トランジスタの動作周波数は10GHz以上であることを特徴とする請求項2又は3に記載の半導体装置。
- 前記第1のコプレーナ線路と前記第2のコプレーナ線路とはバンプを介して接続されていることを特徴とする請求項2又は3に記載の半導体装置。
- 前記バンプの厚さは5μm以下であることを特徴とする請求項6に記載の半導体装置。
- 前記基板と前記半導体チップとは光硬化型樹脂材により互いに固着されていることを特徴とする請求項2又は3に記載の半導体装置。
- 前記基板は、主面と前記第2のコプレーナ線路との間に前記主面側から順次形成された接地用導体膜と誘電体膜とをさらに有しており、
前記第2のコプレーナ線路は信号線路及び該信号線路の両側部と所定の間隔をおいた接地線路対からなり、
前記接地線路対と前記接地導体膜とは、前記誘電体膜に設けられたビアホールを介して電気的に接続されていることを特徴とする請求項2又は3に記載の半導体装置。
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