JP2650871B2

JP2650871B2 - ハイブリッドｉｃ

Info

Publication number: JP2650871B2
Application number: JP10439895A
Authority: JP
Inventors: 忠良中塚; 順治伊藤; 真司山本; 充西辻
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-05-09
Filing date: 1995-04-27
Publication date: 1997-09-10
Anticipated expiration: 2012-09-10
Also published as: JPH0832018A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、小型で高性能な高周波
用ハイブリッドＩＣに関するものである。

【０００２】

【従来の技術】携帯機器の急速な普及に伴い、携帯機器
に本来要求されていた小型化、軽量化がさらに強く求め
られてきている。従来は集積化が困難であった高周波回
路部においても、小型化は必須課題となりつつある。

【０００３】以下、高周波用ハイブリッドＩＣの従来の
一例について、図面を参照しながら説明する。

【０００４】図１は、特開平５−２５１６２９号公報に
開示されている従来のハイブリッドＩＣ１０を示してい
る。図１において、半導体チップ１の表面（図１には不
図示の面）には、電界効果トランジスタ（以後、ＦＥＴ
と称する）、抵抗素子及び容量素子が形成されている。
半導体チップ１は、フリップチップボンディング２によ
ってセラミック基板４の表面のパッドにフェースダウン
実装されている。セラミック基板４の表面には、さらに
スパイラルインダクタ３が印刷技術により形成されてい
る。

【０００５】次に、半導体チップ１が実装されたセラミ
ック基板４をパッケージ８に搭載し、セラミック基板４
上のボンディングパッド６とパッケージ８のボンディン
グパッド７とを、Ａｕワイヤなどのボンディングワイヤ
５により接続する。最後に全体を樹脂（図１には不図
示）で覆い、表面を保護する。

【０００６】パッケージ８には、各ボンディングパッド
７に接続されているパッケージピン９が設けられてい
る。これより、半導体チップ１の回路要素は、パッケー
ジピン９を介して外部の回路に接続される。

【０００７】

【発明が解決しようとする課題】しかしながら、上述し
た従来のハイブリッドＩＣ１０においては、セラミック
基板４とパッケージ８とを接続するためのワイヤーボン
ディング工程を必要とする。そのため、工程数が増えて
製造コストが増加するという問題点が存在する。また、
ボンディングワイヤ５やパッケージピン９を通じて高周
波信号が伝達されると、ハイブリッドＩＣ１０の動作特
性に悪影響が及ぼされることがある。さらに、半導体チ
ップ１の内部に内蔵されるキャパシタが大きくなるため
に半導体チップ１のサイズが増加し、コストの削減や小
型化の達成が困難になる。

【０００８】本発明は上記問題点に鑑みてなされたもの
であって、パッケージの使用、及びパッケージと基板と
を接続するワイヤボンディング工程の実施を必要とせ
ず、半導体チップの小型化を可能にする超小型で低コス
トのハイブリッドＩＣを提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明のハイブリッドＩ
Ｃは、基板と、該基板上に形成された少なくとも一つの
インダクタと、該基板上にフリップチップ方式により配
置された半導体チップと、該基板の外周の所定の位置に
形成された少なくとも一つの端子と、を備えたハイブリ
ッドＩＣであって、該半導体チップはその内部に複数の
回路素子を備えており、該回路素子のうちの少なくとも
一つは、金属−絶縁膜−金属（ＭＩＭ）構成を有してい
て該絶縁膜が高誘電体材料から形成されているＭＩＭキ
ャパシタであり、そのことによって上記目的が達成され
る。

【００１０】ある実施例では、入力信号を前記半導体チ
ップの内部の前記回路素子に整合させる少なくとも一つ
の整合回路をさらに備えており、該整合回路は少なくと
も一つのインダクタを備えている。

【００１１】他の実施例では、前記基板のそれぞれの面
の上に単一の金属層で配線パターンが形成されており、
該基板のそれぞれの面の上の該配線パターンはスルーホ
ールによりお互いに接続されており、前記整合回路に含
まれる前記インダクタが該基板の一方の面の上の該配線
パターンに形成されている。

【００１２】さらに他の実施例では、前記整合回路はイ
ンダクタのみで構成されており、少なくとも一つの直列
インダクタと少なくとも一つの並列インダクタとを含
む。好ましくは、前記整合回路に含まれる前記並列イン
ダクタがスパイラル型インダクタであって、該スパイラ
ル型インダクタのスパイラル部の最外周線が接地されて
いる。

【００１３】さらに他の実施例では、前記整合回路を構
成する前記インダクタが、スパイラル型インダクタまた
はミアンダ型インダクタである。

【００１４】さらに他の実施例では、前記整合回路は、
インダクタとキャパシタとで構成されており、該キャパ
シタは前記半導体チップの内部に形成されている。好ま
しくは、前記整合回路を構成する前記インダクタが、ス
パイラル型インダクタまたはミアンダ型インダクタであ
る。

【００１５】さらに他の実施例では、前記端子は、少な
くとも、ＲＦ信号の入力端子であるＲＦ端子と、ＬＯ信
号の入力端子であるＬＯ端子と、ＩＦ信号の出力端子で
あるＩＦ端子と、接地端子と、及び電源端子と、を含
む。

【００１６】さらに他の実施例では、前記端子のうち
で、前記ＲＦ端子、前記ＬＯ端子及び前記ＩＦ端子に隣
接する端子は、前記接地端子または前記電源端子であ
る。

【００１７】さらに他の実施例では、前記半導体チップ
は、前記ＲＦ端子から入力されたＲＦ信号を増幅するＲ
Ｆ増幅器と、前記ＬＯ端子から入力されたＬＯ信号を増
幅するＬＯ増幅器と、該増幅されたＲＦ信号と該増幅さ
れたＬＯ信号とに基づいてＩＦ信号を生成するミキサ
と、を備えている。

【００１８】さらに他の実施例では、前記ＲＦ端子と前
記ＲＦ増幅器との間に接続されて前記ＲＦ信号を該ＲＦ
増幅器に整合させるＲＦ入力整合回路と、前記ＬＯ端子
と前記ＬＯ増幅器との間に接続されて前記ＬＯ信号を該
ＬＯ増幅器に整合させるＬＯ入力整合回路と、をさらに
備え、該ＲＦ入力整合回路及び該ＬＯ入力整合回路は、
それぞれ少なくとも一つのインダクタを含む。

【００１９】さらに他の実施例では、前記ＲＦ入力整合
回路に含まれるインダクタの線幅が、前記ＬＯ入力整合
回路に含まれるインダクタの線幅よりも大きい。

【００２０】さらに他の実施例では、前記ＲＦ入力整合
回路は、前記基板の一方の面の上に形成された少なくと
も一つのスパイラル型インダクタを含み、該スパイラル
型インダクタの中心部は、スルーホール及び該スルーホ
ールに接続して該基板のもう一方の面に形成された配線
によって前記ＲＦ端子に接続されている。

【００２１】さらに他の実施例では、前記ＲＦ増幅器と
前記ミキサとの結合部及び前記ＬＯ増幅器と該ミキサと
の結合部にそれぞれ接続されたＬＣ共振回路または１／
４波長線路を備えており、該ＬＣ共振回路または該１／
４波長線路は高周波接地用キャパシタを含み、該キャパ
シタは前記半導体チップの内部に形成されている。

【００２２】さらに他の実施例では、前記ＲＦ入力整合
回路、前記ＬＯ入力整合回路、前記ＲＦ増幅器と前記ミ
キサとの結合部及び前記ＬＯ増幅器と該ミキサとの結合
部にそれぞれ設けられる前記ＬＣ共振回路または前記１
／４波長線路は、それぞれ前記基板上に設けられてお
り、前記ミキサに対応する出力整合回路は該基板上に設
けられていない。

【００２３】さらに他の実施例では、前記基板の表面に
おいて、前記半導体チップの実装箇所に相当する箇所に
接地電極が配置されている。

【００２４】さらに他の実施例では、前記基板の電源配
線の線幅が、該基板内の最小線幅と同等の値である。

【００２５】さらに他の実施例では、前記端子は少なく
とも一つの電源端子を含み、同一の電源端子に複数のイ
ンダクタが接続されており、該複数のインダクタを接続
する配線の線幅が、前記基板内の最小線幅と同等の値で
ある。

【００２６】さらに他の実施例では、前記基板上の前記
インダクタにおいて、隣接する導体間にそれらを短絡す
る短絡導体が設けられている。

【００２７】さらに他の実施例では、前記高誘電体材料
として、誘電率の異なる複数の材料が用いられている。

【００２８】さらに他の実施例では、前記半導体チップ
は、マイクロバンプボンディング（ＭＢＢ）法またはス
タッドバンプボンディング（ＳＢＢ）法によるフリップ
チップボンディング技術を用いて前記基板に実装されて
いる。

【００２９】さらに他の実施例では、前記半導体チップ
は、前記基板に樹脂により固定されている。

【００３０】さらに他の実施例では、前記端子は、前記
基板の側面に対して凹型をなしている。

【００３１】さらに他の実施例では、前記端子は、前記
基板の加工時に該端子に相当する部分にスルーホールを
形成し、少なくとも該スルーホールの内面に金属膜を被
覆した後に該スルーホールを切断することによって形成
されている。好ましくは、前記基板の表面における前記
端子に関連した前記金属膜の形状が、多角形または円形
である。

【００３２】さらに他の実施例では、前記基板の一方の
面に設けられた前記半導体チップに接続される電源電極
及び接地電極をさらに備え、該電源電極及び該接地電極
のうちの少なくとも一方が、該基板のもう一方の面に配
置された電源電極及び接地電極にそれぞれ複数のスルー
ホールを通じて接続されている。

【００３３】さらに他の実施例では、前記端子のうちの
少なくとも一つが、該基板の四隅のうちのひとつに設け
られている。

【００３４】さらに他の実施例では、前記基板が高誘電
率を有する材料から形成されている。好ましくは、前記
基板がセラミック基板である。

【００３５】さらに他の実施例では、前記基板が低誘電
率を有する材料から形成されている。好ましくは、前記
基板がガラスエポキシ基板である。

【００３６】さらに他の実施例では、前記端子のそれぞ
れに接続して、前記基板から外側に向けて伸びる形状を
有する導電性材料からなるピン電極が設けられている。

【００３７】さらに他の実施例では、前記半導体チップ
の内部には前記ＭＩＭキャパシタが複数設けられてお
り、該複数のＭＩＭキャパシタに含まれる下部電極がお
互いに接続されている。

【００３８】さらに他の実施例では、前記半導体チップ
の内部に含まれる前記複数の回路要素のうちで、大きな
電圧の信号に関与する第１の種類の回路要素が該半導体
チップの外縁部にお互いに隣接しないように配置され、
小さな電圧の信号に関与する第２の種類の回路要素が該
第１の種類の回路要素の間に配置されている。

【００３９】さらに他の実施例では、前記半導体チップ
の内部に含まれる前記複数の回路要素のうちで、特性イ
ンピーダンスが高い第１の種類の回路要素が該半導体チ
ップの外縁部にお互いに隣接しないように配置され、特
性インピーダンスが低い第２の種類の回路要素が該第１
の種類の回路要素の間に配置されている。

【００４０】さらに他の実施例では、前記半導体チップ
が配置されている前記基板の表面を覆う上面が平坦な樹
脂層をさらに備え、該半導体チップが該樹脂層で覆われ
ている。

【００４１】

【作用】請求項１に規定される本発明のハイブリッドＩ
Ｃでは、半導体チップを配置した基板の外周に直接端子
が形成されている。この端子は、ハイブリッドＩＣの内
部の回路を外部の回路に接続するために使用される。こ
れによって、従来のような外部回路との接続に関連した
ワイヤボンディング及びパッケージが不要になるため、
製造工程数が最小限に抑えられ、低コスト化及び小型化
が可能になる。また、ボンディングワイヤやパッケージ
による動作特性への高周波的な悪影響がなく、優れた特
性のハイブリッド回路を実現することができる。さら
に、請求項１に規定される本発明のハイブリッドＩＣで
は、高誘電体材料を用いた大容量ＭＩＭキャパシタが半
導体チップ内に内蔵されている。このため、基板上にチ
ップ部品として容量素子を搭載する必要がなく、基板面
積を削減することができる。以上の作用の組み合わせに
より、超小型・低コストのハイブリッドＩＣを実現する
ことができる。

【００４２】請求項２に規定される本発明のハイブリッ
ドＩＣでは、半導体チップの内部の回路素子に入力信号
を整合させる整合回路を備えている。これによって、イ
ンピーダンスの整合を得て、良好な動作特性を得ること
ができる。

【００４３】請求項３に規定される本発明のハイブリッ
ドＩＣでは、上記の整合回路に含まれるインダクタは、
半導体チップの中ではなく、基板の一方の面の上に形成
されている。これによって、半導体チップの大きさの増
加を防ぐことができる。

【００４４】請求項４に規定される本発明のハイブリッ
ドＩＣでは、整合回路は、インダクタのみを含む構成を
有している。これによって、必要なインダクタの個数及
び占有面積が減少する。これより、ハイブリッドＩＣが
小型化されると同時に、優れたイメージ周波数抑圧比及
びアイソレーション特性を得ることができる。

【００４５】請求項５に規定される本発明のハイブリッ
ドＩＣでは、スパイラル型インダクタの最外周線を接地
している。これにより、他の配線に近づくスパイラル型
インダクタの最外周線の電圧が、低く抑えられる。この
結果、他の信号線との結合を防ぐことができ、優れたア
イソレーション特性を得ることができる。

【００４６】一方、請求項７に規定される本発明のハイ
ブリッドＩＣでは、整合回路をインダクタ及びキャパシ
タで構成し、キャパシタを半導体チップの内部に形成し
ている。これによって、インダクタの必要数を減らすこ
とができる一方で、基板面積は増加しない。このため、
より小型のハイブリッドＩＣを実現することができる。

【００４７】なお、整合回路に含まれるインダクタは、
スパイラル型またはミアンダ型とすることができる。ス
パイラル型では、単位面積あたりのインダクタンス値を
大きくできる。一方、ミアンダ型では、スルーホール個
数が減る。

【００４８】請求項１０に規定される本発明のハイブリ
ッドＩＣでは、基板の外周に形成される端子のうちで、
高周波信号の入出力に関与するＲＦ端子、ＬＯ端子及び
ＩＦ端子に隣接する端子として、接地端子または電源端
子を配置する。これより、高周波信号の入出力端子を低
インピーダンスの端子で挟むことになり、高周波信号間
の干渉をなくすことができる。また、ＲＦ端子などから
ＲＦ信号などの高周波信号が漏れ出ても高周波的に接地
へ逃がすことができるため、高周波信号の入出力端子と
他の端子とのアイソレーション特性が改善される。この
結果、優れた特性を維持したままハイブリッドＩＣを小
型化することができる。

【００４９】請求項１３に規定される本発明のハイブリ
ッドＩＣでは、ＲＦ入力整合回路に含まれるインダクタ
の線幅を、ＬＯ入力整合回路のインダクタの線幅よりも
大きくする。これによって、配線抵抗の増加が入力損失
に影響を与えるＲＦ入力整合回路の線幅を大きくする一
方で、配線抵抗の増加に伴う損失が少ないＬＯ入力整合
回路の線幅を細くすることができるので、インダクタの
外形寸法をさらに小さくすることができ、より小型のハ
イブリッドＩＣを実現することができる。

【００５０】請求項１４に規定する本発明のハイブリッ
ドＩＣでは、ＲＦ入力整合回路とＲＦ端子とを接続する
配線を、ＲＦ入力整合回路が形成されているのとは反対
側の基板面を通している。これによって、高周波信号で
あるＲＦ信号に関与する信号線と他の信号線との結合を
防ぐことができ、優れたアイソレーション特性を得るこ
とができる。

【００５１】請求項１５に規定される本発明のハイブリ
ッドＩＣでは、高周波接地用キャパシタを含むＬＣ共振
回路または１／４波長線路が、ＲＦ増幅器とミキサ及び
ＬＯ増幅器とミキサの結合点に設けられている。これに
よって、半導体チップにおける消費電流が低減される。
さらに、高周波接地用キャパシタは半導体チップの内部
に設けられるので、基板上に容量を形成する必要がな
く、基板寸法の小型化を図ることができる。

【００５２】請求項１６に規定される本発明のハイブリ
ッドＩＣでは、ミキサに対応する出力整合回路のみがハ
イブリッドＩＣが形成される基板上に設けられない。こ
れによって、基板寸法の増大及びコストの増加が防がれ
る。

【００５３】請求項１７に規定される本発明のハイブリ
ッドＩＣでは、半導体チップの実装箇所に相当する基板
表面に接地電極を配置する。これによって、基板表面に
おいて、入力端子側と出力端子間に接地電極が配置され
ることになる。これより、入力と出力を高周波的に分離
することができるため、優れたアイソレーション特性を
得ることができる。

【００５４】請求項１８に規定される本発明のハイブリ
ッドＩＣでは、電源配線の線幅を、ＬＯ信号線の配線幅
と同等以下の細い値にすることになる。これより、電源
線を通じて起こる、同一の電源につながる各素子間の影
響を低減することができるため、優れた特性のハイブリ
ッドＩＣを実現することができる。

【００５５】請求項１９に規定される本発明のハイブリ
ッドＩＣでは、複数のインダクタにそれぞれ接続されて
いる電源配線を、基板内の最小線幅と同等の値とする。
これより、インダクタ間の相互作用を抑えることができ
る。

【００５６】請求項２０に規定される本発明のハイブリ
ッドＩＣでは、インダクタに短絡配線を設けている。こ
の短絡配線を適宜切断することによって、簡単な構成で
インダクタンス値を調整することができ、所望の利得・
雑音特性を得ることができる。

【００５７】請求項２１に規定される本発明のハイブリ
ッドＩＣでは、形成される容量の大きさと精度に応じ
て、絶縁体膜を形成する高誘電体材料を複数の材料から
選択する。これより、半導体チップの小型・高精度化を
図ることができる。

【００５８】請求項２２に規定される本発明のハイブリ
ッドＩＣでは、ＭＢＢ法またはＳＢＢ法によるフリップ
チップボンディングの採用によって、半導体チップ上及
びセラミック基板上のボンディングパッド面積が縮小さ
れる。同時に、セラミック基板上のボンディングパッド
位置をチップ下面に配置することができるため、セラミ
ック基板を小型化することができる。

【００５９】請求項２３に規定される本発明のハイブリ
ッドＩＣでは、樹脂の硬化にともなって半導体チップと
基板との固着力が増加する。このため、半導体チップと
セラミック基板との密着強度、及び半導体チップの信頼
性を、同時に高めることができる。また、接続箇所の接
触抵抗値を下げて、確実な電気的導通を確保することが
できる。

【００６０】請求項２４に規定される本発明のハイブリ
ッドＩＣでは、基板とプリント基板をはんだ接続する際
に、はんだが端子の凹部に取り込まれる。これより、安
定なはんだ付けを行うことができる。

【００６１】請求項２５に規定される本発明のハイブリ
ッドＩＣでは、基板の端子を容易に形成することがで
き、低コストのハイブリッドＩＣを実現できる。

【００６２】請求項２６に規定される本発明のハイブリ
ッドＩＣでは、端子に隣接した基板面に形成されて端子
の一部として機能する金属膜部分の面積が低減される。
これより、低コストのハイブリッドＩＣが実現される。

【００６３】請求項２７に規定される本発明のハイブリ
ッドＩＣでは、電源電極及び接地電極の面積が低減され
る。これより、基板を小型化することができる。

【００６４】請求項２８に規定されるように、端子を基
板の四隅に形成すれば、端子面積が削減されて基板が小
型化される。

【００６５】請求項２９に規定されるように、基板とし
て高誘電体材料を使用すれば、伝送線路の長さによる位
相回転の効果が大きくなるために、インダクタの面積を
小さくすることができる。一方、請求項３１に規定され
るように、基板として低誘電体材料を使用すれば、スパ
イラル型インダクタの共振周波数を向上することができ
る。あるいは、配線間隔を狭めることができるため、同
一のインダクタンス値を得るために必要なインダクタの
占有面積が削減される。

【００６６】請求項３３に規定される本発明のハイブリ
ッドＩＣでは、ピン電極の使用によって、ハイブリッド
ＩＣの回路基板への搭載にあたって従来のはんだ実装工
程を適用することができ、組立コストの増加が抑制され
る。

【００６７】請求項３４に規定される本発明のハイブリ
ッドＩＣでは、半導体チップ内に形成される複数のＭＩ
Ｍキャパシタの下部電極をお互いに接続することによっ
て、寄生容量が基板側に形成されなくなる。これによっ
て、動作特性への悪影響が抑制される。

【００６８】請求項３５あるいは請求項３６に規定され
る本発明のハイブリッドＩＣでは、高周波信号に関与す
る回路要素間での結合が防止される。

【００６９】請求項３７に規定される本発明のハイブリ
ッドＩＣでは、上面が平坦な樹脂層を形成することによ
って、ハイブリッドＩＣの回路基板への搭載にあたって
従来のインサータを使用することができ、組立コストの
増加が抑制される。

【００７０】

【実施例】

（実施例１）以下、本発明の第１の実施例に係るハイブ
リッドＩＣを、図２〜図８を参照しながら説明する。

【００７１】図２は、本実施例のハイブリッドＩＣ１０
０の斜視図である。図２において、セラミック基板１２
２の表面には、金属薄膜の一層配線によりスパイラル型
インダクタ１０２〜１０７が形成されている。それぞれ
のインダクタ１０２〜１０７は、スルーホール１１４〜
１１９によりセラミック基板１２２の裏面に形成されて
いる配線パターン（図２には不図示）に接続されてい
る。セラミック基板１２２と外部回路との接続は、セラ
ミック基板１２２の端面に凹型に形成された端子１０８
〜１１３により行われる。

【００７２】端子１０８〜１１３は、例えば、以下のよ
うにして形成される。セラミック基板１２２は、大きな
面積を有する基板を所定のラインで分割して得られる。
この分割工程に先立って、分割線に相当する位置に沿っ
て複数のスルーホールを設け、そのスルーホールの内面
にＡｕめっきを行う。その後に、これらのスルーホール
を通る分割線に沿って基板を分割する。これによって、
Ａｕめっきが施されたスルーホールが分割されて、端子
１０８〜１１３が得られる。これより、各端子１０８〜
１１３の表面、ならびにセラミック基板１２２の表面及
び裏面のうちで各端子１０８〜１１３に隣接する部分に
は、電気的導通を確実に確保するためのＡｕめっき層１
０８ａ〜１１３ａが形成されている。

【００７３】図２では、それぞれの端子１０８〜１１３
は、断面が半円状をした半円柱状の部分がセラミック基
板１２２から取り除かれた形状をしている。しかし、形
状はこれに限られるものではない。例えば、断面が四角
形などの角柱状の部分がセラミック基板１２２から取り
除かれた形状を有する端子を形成してもよい。ただし、
上述した方法によって端子１０８〜１１３を形成する場
合には、端子の形状を図２に示すようなものにすること
によって、形成工程の簡略化や形成される形状の高精度
化を図ることができる。

【００７４】高周波信号の入出力端子１０８〜１１０に
隣接する端子１１１〜１１３は、必ず低インピーダンス
の電源端子１１１または接地端子１１２、１１３である
ように配置される。これは、それぞれの端子１０８〜１
１３の間で高周波的な結合が起こらないようにするため
である。

【００７５】セラミック基板１２２の表面には、ＧａＡ
ｓＩＣチップなどの半導体チップ１０１が、フェースダ
ウン実装されている。半導体チップ１０１の表面（図２
には不図示）には、高誘電率材料を用いた容量素子、イ
オン注入法または薄膜形成法によって作られた抵抗素
子、及びＦＥＴが形成されている。半導体チップ１０１
に隣接して、スルーホール１１１ｂ、１１２ｂが設けら
れている。スルーホール１１１ｂは、セラミック基板１
２２の裏面に設けられた配線パターンを介して、電源端
子１１１に接続されている。同様にスルーホール１１２
ｂは、セラミック基板１２２の裏面に設けられた配線パ
ターンを介して、接地端子１１２、１１３に接続されて
いる。半導体チップ１０１は、さらに、ＲＦ（Radio Fr
equency）信号線１３０及びＬＯ（Local Oscillator）
信号線１３１によってスルーホール１１４、１１６に接
続されている。これらのスルーホール１１４、１１６
は、後述するように、セラミック基板１２２の裏面に設
けられた配線パターンを介して、ＲＦ端子１０８及びＬ
Ｏ端子１０９にそれぞれ接続されている。

【００７６】スパイラル構造を有するインダクタ１０３
では、スパイラルの最外周配線を接地端子１１２に接続
して接地しているため、スパイラルの中心部から外周部
へ向かうほど低インピーダンスになる。従って、例えば
半導体チップ１０１の内で発生したＬＯ漏洩電力がＲＦ
信号線１３０を伝搬して来ても、ＲＦ信号線１３０に隣
接するインダクタ１０３の低インピーダンス線による遮
蔽効果によって、ＬＯ漏洩電力がＲＦ端子１０８と直接
的に結合することがない。

【００７７】図３は、図２に示したセラミック基板１２
２の上面図である。ただし、図２に描かれていた半導体
チップ１０１を実装する前の状態を示す。なお、図２と
同じ構成要素には同じ参照番号を付してあるので、その
詳細な説明はここでは省略する。

【００７８】図３に示されるように、半導体チップの実
装部に相当する箇所には、接地電極１４０が設けられて
いる。この接地電極１４０は、スルーホール１１２ｂを
介して、セラミック基板１２２の端面に設けられた接地
端子１１２、１１３に接続されている。このように接地
電極１４０を設けることによって、ＲＦ信号とＬＯ信号
とが電気的に分離される。そのため、ＬＯ信号からＲＦ
信号への漏洩電力が低減される。

【００７９】スパイラル型インダクタ１０２〜１０７で
は、隣接する導体間に短絡導体１５０を設けている。レ
ーザートリミング装置等によりこの短絡導体１５０を適
宜切断することによって、インダクタンス値を容易に微
調整することができる。

【００８０】後述するＲＦ入力整合回路に含まれるイン
ダクタ１０２、１０３では、その配線抵抗が入力損失に
影響を与える。そこで、その配線抵抗を低減するため、
配線幅及び配線間隔をそれぞれ５０μｍに設定してい
る。一方、後述するＬＯ入力整合回路に含まれるインダ
クタ１０５、１０６、及び段間負荷インダクタ１０４、
１０７では、その損失がそれほど問題にならないため、
インダクタの占有面積を低減する目的で配線幅及び配線
間隔を３０μｍに設定し、セラミック基板１２２の小型
化を図っている。

【００８１】図４は、セラミック基板１２２の裏面図で
ある。但し、記載を明瞭にするために、図４は、描かれ
ているセラミック基板１２２の上下左右方向が図２及び
図３に示したものと同じになるように、透視図として描
かれている。また、図４において、図２及び図３と同じ
構成要素には同じ参照番号を付してある。

【００８２】図３及び図４を参照して、セラミック基板
１２２の裏面の配線パターン、及び入力される信号の流
れを以下に説明する。

【００８３】ＲＦ端子１０８から入力されたＲＦ信号
は、基板１２２の裏面に設けられた信号線１０８ｃによ
って接続されたスルーホール１１４、１１５を経て、基
板１２２の表面のインダクタ１０２、１０３に伝達され
る。さらに、インダクタ１０２から、ＲＦ信号線１３０
を通って半導体チップ１０１のＲＦ入力端子に入力され
る。

【００８４】ＬＯ端子１０９から入力されたＬＯ信号
は、基板１２２の裏面に設けられた信号線１０９ｃによ
って接続されたスルーホール１１６、１１７を経て、基
板１２２の表面のインダクタ１０５、１０６に伝達され
る。さらに、インダクタ１０５から、ＬＯ信号線１３１
を通って半導体チップ１０１のＬＯ入力端子に入力され
る。

【００８５】電源端子１１１は、基板１２２の裏面に設
けられた信号線１１１ｃによって接続されたスルーホー
ル１１１ｂを経て、半導体チップ１０１の電源端子に接
続されている。さらに、セラミック基板１２２の裏面の
大半を覆うように、接地端子１１２、１１３に接続され
た接地配線パターン１１２ｃが設けられている。

【００８６】図５は、図２のＡ−Ａ’線における断面図
である。図５においても、図２〜４と同じ構成要素には
同じ参照番号を付している。また、これまでの図で個別
に示されていたセラミック基板１２２の表面に設けられ
る金属配線パターン、及びそれにスルーホール１１１
ｂ、１１２ｂを介して接続されているセラミック基板１
２２の裏面に設けられる金属配線パターンは、図５では
参照番号３０２、３０３によって総称的に示している。

【００８７】半導体チップ１０１は、チップ上のボンデ
ィングパッドにＡｕバンプ３０１を接着した後に、チッ
プ表面を下にしてセラミック基板１２２上の所定の位置
に固定される。固定には光硬化性樹脂３０４を用い、紫
外線を照射することにより半導体チップ１０１をセラミ
ック基板１２２に固着させる。このときの光硬化性樹脂
３０４の収縮力により、Ａｕバンプ３０１は、セラミッ
ク基板１２２の表面の金属配線３０２に低い接触抵抗値
で接続される。

【００８８】半導体チップ１０１の固着にあたっては、
半導体チップ１０１をセラミック基板１２２に向かって
押しながら樹脂を硬化させる。上記で使用している光硬
化性樹脂は短時間で硬化するので、上記の工程で半導体
チップ１０１にダメージが与えられる可能性が小さい。
あるいは、光硬化性樹脂に代えて、熱硬化性樹脂あるい
は速乾性樹脂も使用できる。

【００８９】図６は、本実施例のハイブリッドＩＣ及び
周辺回路の回路図である。図６において、図２〜４にお
ける端子１０８〜１１３に相当する箇所は、同じ参照番
号によって示している。

【００９０】図６に示されるように、セラミック基板１
２２上には、ＲＦ増幅器４３０、ＬＯ増幅器４３１及び
ミキサ４３２から構成されている半導体チップ１０１
が、フリップチップ法により実装されている。また、Ｒ
Ｆ入力整合回路４３９、ＬＯ入力整合回路４４０、ＲＦ
増幅器４３０の負荷インダクタ１０４、及びＬＯ増幅器
４３１の負荷インダクタ１０７が、セラミック基板１２
２の上にさらに形成されている。ＲＦ増幅器４３０の負
荷インダクタ１０４及びＬＯ増幅器４３１の負荷インダ
クタ１０７は、ともに電源端子１１１に接続されてい
る。

【００９１】ＲＦ入力整合回路４３９は「直列−並列
型」と呼ばれるタイプのものであって、信号線１０８ｃ
に直列に接続されている直列インダクタ１０２、及び信
号線１０８ｃと接地電極４５６との間に並列に設けられ
ている並列インダクタ１０３により構成されている。Ｌ
Ｏ入力整合回路４４０も同様な「直列−並列型」であっ
て、信号線１０９ｃに直列に接続されている直列インダ
クタ１０５、及び信号線１０９ｃと接地電極４５６との
間に並列に設けられている並列インダクタ１０６により
構成されている。

【００９２】図６では、並列インダクタ１０３、１０６
がそれぞれの整合回路の入力側に近く配置されている。
あるいは、直列インダクタ１０２、１０５を、それぞれ
の整合回路の入力側に近く配置してもよい。

【００９３】本実施例のハイブリッドＩＣでは、ＲＦ増
幅器４３０への入力線に接続された直流遮断容量４０
９、ＲＦ増幅器４３０とミキサ４３２との間の接続容量
４１１、ＬＯ増幅器４３１への入力線に接続された直流
遮断容量４１０、及びＬＯ増幅器４３１とミキサ４３２
との間の接続容量４１２とが、半導体チップ１０１の内
部に集積化されている。

【００９４】さらに、ＲＦ増幅器４３０の負荷インダク
タ１０４及びＬＯ増幅器４３１の負荷インダクタ１０７
の電源端を高周波的に接地するための接地容量４０７、
４０８が、同様に半導体チップ１０１の内部に集積化さ
れている。接地容量４０７、４０８は、絶縁膜として高
誘電体材料を用いて形成されている。

【００９５】ＲＦ増幅器４３０は、バイアス抵抗４１
３、４１６により自己バイアスされたデュアルゲートＦ
ＥＴ４０１から構成されている。同様に、ＬＯ増幅器４
３１は、バイアス抵抗４１４、４１７により自己バイア
スされたデュアルゲートＦＥＴ４０２から構成されてい
る。さらに、ミキサ４３２は、バイアス抵抗４１５、４
１８、４１９により自己バイアスされたデュアルゲート
ＦＥＴ４０３から構成されている。それぞれのデュアル
ゲートＦＥＴ４０１〜４０３の各ソース端子は、高誘電
体材料を用いた接地容量４０４〜４０６により、それぞ
れ高周波的に接地されている。

【００９６】ミキサ４３２により周波数変換されたＩＦ
（Intermediate Frequency）信号は、本実施例のハイブ
リッドＩＣが設けられているセラミック基板１２２の外
部に設けられたＩＦ出力整合回路４５１により、外部回
路系の特性インピーダンスに整合される。その後に、Ｉ
Ｆ出力端子４５４から出力される。ＩＦ出力整合回路４
５１は、電源４５５と信号線との間に並列に接続されて
いるインダクタ４４６、信号線と接地電極４５６との間
に並列に接続されている接地容量４４８、及び信号線に
直列に接続されているインダクタ４４７と容量４４９と
によって構成されている。

【００９７】なお、電源４５５とセラミック基板１２２
の電源端子１１１とを接続する電源ラインには、接地容
量４５０が接続されている。

【００９８】本実施例では、半導体チップ１０１の内部
の回路要素とセラミック基板１２２上の他の回路要素と
を接続するために、マイクロバンプボンディング法（Ｍ
ＢＢ法）を用いて半導体チップ１０１をセラミック基板
１２２にフェースダウン実装する。具体的には、半導体
チップ１０１のボンディングパッド４２０〜４２９上に
Ａｕバンプを接着し、半導体チップ１０１の表面を下に
してセラミック基板１２２のボンディングパッド位置に
正確に配置する。その後に、先に図５を参照して説明し
たように、樹脂、例えば光硬化性樹脂によりセラミック
基板１２２上に半導体チップ１０１を固定する。なお、
実装にあたっては、ＭＢＢ法に代えてスタッドバンプボ
ンディング法（ＳＢＢ法）も使用できる。

【００９９】本実施例において、典型的には、ＲＦ信号
の周波数は８８０ＭＨｚ、ＬＯ信号の周波数は７９０Ｍ
Ｈｚ、及びＩＦ信号の周波数は９０ＭＨｚである。この
ように、ＩＦ信号の周波数はＲＦ信号やＬＯ信号の周波
数に比べて非常に低いため、ＩＦ出力整合回路４５１を
構成するインダクタ４４６、４４７のインダクタンス値
は、ＲＦ入力整合回路４３９に含まれるインダクタ１０
２、１０３、及びＬＯ入力整合回路４４０に含まれるイ
ンダクタ１０５、１０６のインダクタンス値の１０倍以
上の値になる。このため、ＩＦ出力整合回路４５１をセ
ラミック基板１２２上に形成することは基板面積の極端
な増大をもたらし、結果的にはコストの増加につなが
る。

【０１００】本実施例では、セラミック基板１２２上に
形成することによって大きな効果が得られる回路部分の
みを基板１２２の上に集積化して形成することによっ
て、高性能化及び低コスト化をともに実現している。

【０１０１】なお、セラミック基板１２２に設けられる
電源配線の線幅は、基板内の最小線幅と同等にする。ま
た、電源端子１１１にはＲＦ増幅器４３０の負荷インダ
クタ１０４及びＬＯ増幅器４３１の負荷インダクタ１０
７がともに接続されているが、これらのインダクタ１０
４、１０７を接続する配線の線幅も、基板内の最小線幅
と同等にする。

【０１０２】図７は、図６に示した回路図に対応する半
導体チップ１０１の、具体的な回路要素の配置を示す平
面図である。図７において、図６と同じ回路要素には同
じ参照番号を付している。

【０１０３】半導体チップ１０１では、イオン注入法を
用いて、ＧａＡｓ基板２００の上にＭＥＳＦＥＴ及び抵
抗素子を形成している。一方、容量素子にはＭＩＭ構造
を採用しており、その絶縁膜には２種類の材料を使い分
けている。すなわち、大きな容量値が要求される部分、
具体的にはＲＦ増幅器４３０及びＬＯ増幅器４３１の負
荷インダクタ１０４、１０７を接地する接地容量４０
７、４０８などには、高誘電率材料である比誘電率が１
２０程度のチタン酸ストロンチウム膜を使用している。
一方、容量値に精度が要求されるその他の容量には、低
誘電率材料である比誘電率が７程度の窒化シリコン膜を
使用している。これは、窒化シリコン膜の方が膜厚の制
御を確実に行うことができるために、形成される容量の
値を精度良く制御できるからである。ただし、使用でき
る材料は上記に限られるわけではない。例えば、高誘電
率材料としては、バリウムチタン酸ストロンチウム（Ｂ
ａＳｒＴｉＯ）や酸化タンタル（ＴａＯ）を使用するこ
とができ、低誘電率材料としては、酸化シリコン（Ｓｉ
Ｏ₂）や酸化窒化シリコン（ＳｉＯＮ）を使用すること
ができる。

【０１０４】また、本実施例のハイブリッドＩＣ１００
では、異なる信号間の結合を防止するために、半導体チ
ップ１０１の内部で、信号電圧が相対的に高い部分と低
い部分とをお互いに分離して配置している。すなわち、
信号電圧及び特性インピーダンスが高い部分（第１種類
の回路要素）を半導体チップ１０１の外縁部にお互いに
離して配置している。一方、信号電圧及び特性インピー
ダンスが低い部分（第２種類の回路要素）は、半導体チ
ップ１０１の内側において、第１種類の回路要素の間に
配置している。

【０１０５】具体的には、ＲＦ信号系においてはボンデ
ィングパッド４２０、４２３、直流遮断容量４０９、Ｆ
ＥＴ４０１及び接続容量４１１、またＬＯ信号系におい
てはボンディングパッド４２１、４２４、直流遮断容量
４１０、ＦＥＴ４０２及び接続容量４１２を、チップ１
０１の外側に配置する。上記の回路要素はいずれも、関
与する信号電圧及び特性インピーダンスがともに高い。
一方、関与する信号電圧及び特性インピーダンスがとも
に低い回路要素である接地容量（バイパスコンデンサ）
４０４、４０５を、半導体チップの内側のＲＦ信号系と
ＬＯ信号系との間に配置している。

【０１０６】また、ミキサ４３２においても、特性イン
ピーダンスが低い接地容量（バイパスコンデンサ）４０
６を半導体チップ１０１の内側に集積化して配置し、Ｒ
Ｆ信号とＬＯ信号とを分離している。

【０１０７】このような配置によって、ＲＦ信号とＬＯ
信号との間の高周波的な結合を抑制して、優れた高周波
特性を得ることができる。

【０１０８】以上のように構成された本実施例のハイブ
リッドＩＣ１００の動作を、先述の図６に示した回路図
を参照して説明する。

【０１０９】ＲＦ入力端子４５２より入力されたＲＦ信
号は、セラミック基板１２２の端面に設けられた端子の
一つであるＲＦ端子１０８を介して、ＲＦ入力整合回路
４３９に入力される。その後、ＲＦ増幅器４３０を構成
するデュアルゲートＦＥＴ４０１の第１ゲートに入力さ
れ、ＦＥＴ４０１により増幅される。その後、接続容量
４１１を経て、ミキサ４３２のデュアルゲートＦＥＴ４
０３の第１ゲートに入力される。

【０１１０】同様に、ＬＯ入力端子４５３より入力され
たＬＯ信号は、セラミック基板１２２の端面に設けられ
た端子の一つであるＬＯ電極１０９を介して、ＬＯ入力
整合回路４４０に入力される。その後、ＬＯ増幅器４３
１を構成するデュアルゲートＦＥＴ４０２の第１ゲート
に入力され、ＦＥＴ４０２により増幅される。その後、
接続容量４１２を経て、ミキサ４３２のデュアルゲート
ＦＥＴ４０３の第２ゲートに入力される。

【０１１１】ミキサ４３２のデュアルゲートＦＥＴ４０
３はＲＦ信号及びＬＯ信号を周波数変換し、ＲＦ信号及
びＬＯ信号それぞれの周波数の和及び差の周波数成分を
持つＩＦ信号を出力する。ＩＦ信号は、セラミック基板
１２２の端面に設けられた端子の一つであるＩＦ端子１
１０を介してＩＦ出力整合回路４５１に入力され、さら
にＩＦ出力端子４５４から後段の回路へと出力される。

【０１１２】ＲＦ増幅器４３０の負荷にはインダクタ１
０４が用いられており、デュアルゲートＦＥＴ４０１の
ドレイン−ゲート間容量Ｃｇｄ、及びデュアルゲートＦ
ＥＴ４０３の第１ゲート−ソース間容量Ｃｇｓととも
に、並列共振回路を形成している。従って、この並列共
振回路の共振周波数をＲＦ信号の周波数に合わせること
で、高い利得を持つＲＦ増幅器４３０が構成できる。

【０１１３】ＬＯ増幅器４３１についても同様に、イン
ダクタ負荷１０７、デュアルゲートＦＥＴ４０２のドレ
イン−ゲート間容量Ｃｇｄ、及びデュアルゲートＦＥＴ
４０３の第２ゲート−ソース間容量Ｃｇｓによる並列共
振回路を構成することによって、高い利得を持つＬＯ増
幅器４３１を得ている。

【０１１４】あるいは、このＲＦ増幅器４３０及びＬＯ
増幅器４３１の負荷インダクタ１０４、１０７をそれぞ
れ１／４波長線路で置き換えても、同等の性能が得られ
る。ＲＦ入力整合回路４３９及びＬＯ入力整合回路４４
０は、同一の概念に基づいて設計されている。例えば、
ＲＦ入力整合回路４３９を例にとって説明すると、デュ
アルゲートＦＥＴ４０１のゲート端子に直列インダクタ
１０２が接続され、さらに直列インダクタ１０２の入力
側に並列インダクタ１０３が接続されている。この構成
により、インダクタ１０２、１０３のインダクタンス値
を、他の整合回路構成を採用した場合に得られるインダ
クタンス値より小さくすることができる。したがって、
整合回路４３９の占有面積を小さくすることができる。
これは、ＬＯ入力整合回路４４０でも同様である。

【０１１５】また、本実施例では、小型化を目的として
インダクタ１０２〜１０７にスパイラル型インダクタを
用いている。あるいは、ミアンダ型インダクタを用いて
もよい。スパイラル型インダクタとミアンダ型インダク
タとを比較した場合、スパイラル型の方が単位面積あた
りのインダクタンス値を大きくできる点で特性的には有
利である。一方、ミアンダ型インダクタは、形成が必要
なスルーホールの数を減らすことができるので、コスト
を下げることができる。

【０１１６】以下に、図８（ａ）及び図８（ｂ）を参照
して、本実施例における容量の構造を説明する。

【０１１７】図８（ａ）は、図７の線Ｂ−Ｂ’における
断面図であり、ＲＦ増幅器４３０及びＬＯ増幅器４３１
にそれぞれ含まれる接地容量４０４、４０５の構造を示
す。一方、図８（ｂ）は、図８（ａ）の構造を従来技術
によって構成した場合の断面図である。なお、図８
（ｂ）の構成要素には、図８（ａ）における対応する構
成要素の参照番号にさらに“ｂ”を加えた番号を付けて
いる。

【０１１８】図８（ａ）において、ＧａＡｓ基板２００
の上に、第１の層間膜２０１を堆積し、さらにその上に
適切な大きさにパターン化された下部電極２０２を形成
している。下部電極２０２は、２つの接地容量４０４、
４０５に共通した接地電極として機能する。

【０１１９】下部電極２０２の上には、それぞれの接地
容量４０４、４０５に対応する高誘電体薄膜２０３、キ
ャパシタ電極２０４及び上部電極２０５が設けられてい
る。接地容量４０４、４０５が形成されている箇所以外
の部分は第２の層間膜２０６によって覆われ、さらにそ
の上を保護膜２０７が覆っている。

【０１２０】一方、従来技術では、一般に図８（ｂ）に
示すように、ＧａＡｓ基板２００ｂの上に第１の層間膜
２０１ｂを堆積し、さらにその上に、適切な大きさにパ
ターン化された下部電極２０２ｂをそれぞれの接地容量
４０４ｂ、４０５ｂに対応して別個に形成する。それぞ
れの下部電極２０２ｂの上には、接地容量４０４ｂ、４
０５ｂに対応する高誘電体薄膜２０３ｂ、キャパシタ電
極２０４ｂを形成する。また、接地容量４０４ｂ、４０
５ｂが形成されている箇所以外の部分は、第２の層間膜
２０６ｂによって覆う。上述の構造の上を覆うように、
上部電極２０５ｂが設けられ、さらにその上を保護膜２
０７ｂが覆っている。

【０１２１】このように、従来技術では、上部電極２０
５ｂを接地電極として共有する。この場合、２つの接地
容量４０４ｂ、４０５ｂに対応する下部電極２０２ｂの
間に存在する寄生容量Ｃｓ’は、図８（ｂ）に示すよう
に基板２００ｂ側に存在する。この寄生容量Ｃｓ’は、
基板２００ｂが高い誘電率を有していることから、比較
的大きな値を有し、その結果として２つの容量４０４
ｂ、４０５ｂの間の高周波的結合の原因になる。

【０１２２】これに対して本実施例では、２つの接地容
量４０４、４０５の間で下部電極２０２を共有し、接地
電極として機能させる。この構成では、寄生容量Ｃｓ
は、図８（ａ）に示すように下部電極２０２よりも上側
でのみ形成される。このため、基板２００の高い誘電率
が寄生容量Ｃｓに影響を与えない。逆に、寄生容量Ｃｓ
の形成位置に相当する箇所にエポキシ樹脂などの樹脂が
充填される場合には、一般にそれらの樹脂が低誘電率を
有することから、寄生容量Ｃｓの値を小さくすることが
できる。

【０１２３】このように、図８（ａ）に示すような構成
を有する容量を形成することによって、本実施例のハイ
ブリッドＩＣ１００では、接地容量４０４、４０５の間
の高周波的な結合を大幅に低減することができ、回路の
高周波特性を改善することができる。

【０１２４】なお、上記の説明では接地容量４０４、４
０５を例にとっているが、図８（ａ）に示すような容量
の構成は、本実施例のハイブリッドＩＣ１００における
半導体チップ１０１の内部に含まれる他の容量に対して
も、適用可能である。

【０１２５】（実施例２）以下、本発明の第２の実施例
に係るハイブリッドＩＣについて、図９を参照しながら
説明する。

【０１２６】図９は、第２の実施例のハイブリッドＩＣ
２５０及び周辺回路の回路図である。図９が、第１の実
施例におけるハイブリッドＩＣ１００を示す図６と異な
る点は、ＲＦ入力整合回路６０７及びＬＯ入力整合回路
６０８に並列容量６０５、６０６を付加するとともに、
直列インダクタ６０１、６０３及び並列インダクタ６０
２、６０４の接続順序が逆になっている点である。これ
によって、ＲＦ入力整合回路６０７及びＬＯ入力整合回
路６０８は、それぞれ「並列−直列型インダクタ＋並列
容量」構成となっている。なお、図６及び図９におい
て、同じ構成要素には同じ参照番号を付けており、その
詳細な説明はここでは省略する。

【０１２７】ＲＦ入力整合回路６０７は、直列インダク
タ６０１、並列インダクタ６０２、及び並列容量６０５
により、図９に示すように構成されている。ＬＯ入力整
合回路６０８も同様にして、直列インダクタ６０３、並
列インダクタ６０４、及び並列容量６０６により、図９
に示すように構成されている。

【０１２８】上記のＲＦ入力整合回路６０７及びＬＯ入
力整合回路６０８の構成において、インダクタ６０１〜
６０４は半導体チップ４５７の外部のセラミック基板４
５８の上に形成されている、並列容量６０５、６０６
は、それぞれ半導体チップ４５７の内部に集積化されて
いる。具体的には、窒化シリコンを絶縁膜とするＭＩＭ
容量を用いて形成される。この構成により、並列インダ
クタ６０２、６０４のインダクタンス値を小さくするこ
とができるため、セラミック基板４５８の小型化が可能
になるとともに、イメージ周波数を有するＩＦ信号によ
る妨害を排除する能力が高まる。

【０１２９】（実施例３）以下、本発明の第３の実施例
に係るハイブリッドＩＣについて、図１０を参照しなが
ら説明する。

【０１３０】図１０は、第３の実施例におけるハイブリ
ッドＩＣ３００に含まれるセラミック基板の上面図であ
る。ただし、半導体チップを実装する前の状態を示す。
なお、図３に示した第１の実施例の場合と同じ構成要素
には同じ参照番号を付してあるので、その詳細な説明は
ここでは省略する。

【０１３１】図１０に示すように、本実施例のハイブリ
ッドＩＣ３００では、第１及び第２の実施例のハイブリ
ッドＩＣ１００、２５０における一部のスパイラル型イ
ンダクタに代えて、ミアンダ型インダクタ７０１〜７０
４を使用する。低損失が要求されるＲＦ入力整合回路の
インダクタ１０２、７０１は、配線抵抗を低減するため
に配線幅及び配線間隔を５０μｍに設定している。一
方、ＬＯ入力整合回路のインダクタ１０５、７０３及び
段間負荷インダクタ７０２、７０４は、その損失がそれ
ほど問題にならないため、インダクタの占有面積を低減
する目的で配線幅及び配線間隔を３０μｍに設定し、セ
ラミック基板の小型化を図っている。

【０１３２】ミアンダ型インダクタ７０１〜７０４及び
スパイラル型インダクタ１０２、１０５のそれぞれにお
いて、隣接する導体間に短絡導体７１２、１５０を設け
ている。レーザートリミング装置等によりこの短絡導体
７１２、１５０を適宜切断することによって、各インダ
クタ１０２、１０５、７０１〜７０４のインダクタンス
値を容易に微調整することができる。

【０１３３】ミアンダ型インダクタ７０１〜７０４を用
いることにより、形成すべきスルーホールの個数を減ら
すことができる。そのため、製造コストを低減すること
ができる。

【０１３４】一方、本実施例においては、半導体チップ
の搭載箇所の近傍に形成される接地電極７１０には、２
個のスルーホール７０５、７０６を設けている。同様
に、電源電極７１１には、２個のスルーホール７０７、
７０８を設けている。これらのスルーホール７０５〜７
０８によって、接地電極７１０及び電源電極７１１は、
セラミック基板のもう一方の面に設けられている所定の
配線パターンにそれぞれ接続されている。このとき、図
１０に示すように、複数の小型のスルーホールを用いる
ことにより、スルーホールのインダクタンスを小さくす
ると同時に、セラミック基板を小さくすることができ
る。

【０１３５】なお、このような複数のスルーホールの形
成は、本実施例で述べたミアンダ型インダクタを含むハ
イブリッドＩＣに限られるものではない。他の実施例で
説明しているようなスパイラル型インダクタのみを含む
ハイブリッドＩＣについても、適用可能である。

【０１３６】（実施例４）図１１は、本発明の第４の実
施例におけるハイブリッドＩＣ４００の構成を示す上面
図である。また、図１２は、図１１に示すハイブリッド
ＩＣ４００の回路図である。

【０１３７】本実施例のハイブリッドＩＣ４００では、
基板５３０の端面に形成する端子の一部を、基板５３０
の辺上ではなく四隅に設けている。具体的には、ＲＦ端
子５０１、ＬＯ端子５０３、電源端子５０２、５０４
を、基板５３０の四隅に設けている。一方、ＩＦ端子５
０６及び接地端子５０５は、基板の辺上に設けている。
このように、基板５３０の端部に形成する端子の一部を
基板の四隅に形成することによって、基板５３０の必要
面積を削減することができる。

【０１３８】基板５３０の上面には、スパイラル型イン
ダクタ１０２〜１０７を含む回路要素が形成されてい
る。ここで形成される回路要素は、後述する抵抗素子５
２０、５２１を除いて、先に図３を参照して説明した第
１の実施例のハイブリッドＩＣ１００の場合と同様であ
るので、ここではその詳細な説明を省略する。また、基
板５３０の表面における各回路要素の実際の配置は、使
用する基板５３０の面積を考慮して最適なものにすれば
よい。

【０１３９】図１２に示す本実施例のハイブリッドＩＣ
の回路構成は、基本的に、先に図６を参照して説明した
第１の実施例の回路構成と同様である。相違点は、ＲＦ
増幅器４３０の負荷インダクタ１０４及びＬＯ増幅器４
３１の負荷インダクタ１０７にそれぞれ並列に、抵抗素
子５２０、５２１が接続されている点である。これによ
って、負荷インダクタ１０４あるいは負荷インダクタ１
０７から構成される共振回路のＱ値を自由に調整するこ
とができ、回路の発振を防止できるという効果が得られ
る。なお、図１２に含まれる上記の抵抗素子５２０、５
２１以外の回路要素は、図６を参照して説明した第１の
実施例のハイブリッドＩＣ１００の場合と同様であるの
で、ここではその詳細な説明を省略する。

【０１４０】以上に説明したように、本実施例によれ
ば、基板５３０の小型化が実現される。

【０１４１】（実施例５）図１３は、本発明の第５の実
施例におけるハイブリッドＩＣ５００の斜視図である。

【０１４２】本実施例のハイブリッドＩＣ５００では、
セラミック基板１２２の端部に（すなわち、辺に沿っ
て）設けられる端子１０８〜１１３に、さらに金属ある
いは金属化合物などの導電性材料でできた端子ピンを接
続している。端子ピンの材質としては、半導体用リード
フレームに一般的に用いられる銅合金が適している。

【０１４３】具体的には、先に図２を参照して説明した
第１の実施例のハイブリッドＩＣ１００の構成におい
て、それぞれの端子１０８〜１１３を、角柱状の部分が
基板１２２から除去されたような形状を有するように形
成する。その上で、さらにそれぞれの端子の凹部を埋め
るとともに、基板１２２から外側へ延びた形状を有する
端子ピンを、各端子１０３〜１０８に接続する。

【０１４４】このような形状の端子ピンを設けることに
より、従来のはんだ実装によってハイブリッドＩＣ５０
０を回路基板へ搭載することができ、組立コストの上昇
を抑えることができる。

【０１４５】なお、図１３において、図２と同じ構成要
素には同じ参照番号を付けている。一部の配置が異なっ
ているものの、それらの機能や得られる特徴は同じであ
るので、その詳細な説明はここでは省略する。

【０１４６】（実施例６）図１４は、本実施例のハイブ
リッドＩＣ６００の構成を示す断面図である。図１４
は、先に第１の実施例に関連して説明した図５に対応す
るものである。同じ構成要素には同じ参照番号を付けて
いるので、その詳細な説明はここでは省略する。

【０１４７】これまでに説明した第１〜第５の実施例の
ハイブリッドＩＣ１００〜５００は、セラミック基板の
上に半導体チップを搭載した状態のままであって、それ
に続く後工程は実施していない。それに対して本実施例
では、図１４に示すように、半導体チップ１０１をセラ
ミック基板１２２の上にフリップチップボンディングし
た後に、さらにセラミック基板１２２の上に樹脂を充填
して樹脂層６１０を形成する。このとき、樹脂層６１０
の上面は、平坦化する。樹脂層６１０は、少なくとも半
導体チップ１０１、及びセラミック基板１２２の表面に
形成されるスパイラル型インダクタを覆うように形成す
る。樹脂層６１０の材料としては、例えばエポキシ樹
脂、シリコーン樹脂などを使用することができる。

【０１４８】これによって、ハイブリッドＩＣ６００を
回路基板などに実装する際にインサータを使用すること
が可能になり、生産性が向上する。また、先に第１の実
施例に関連して図８（ａ）及び図８（ｂ）を参照して説
明したように、このように樹脂６１０を充填すると、寄
生容量が生じてもその容量値を小さくすることができ
る。

【０１４９】なお、この樹脂層６１０の形成は第１の実
施例で説明したハイブリッドＩＣ１００にのみ適用でき
るものではなく、他の実施例におけるハイブリッドＩＣ
に対しても、同様に適用できる。

【０１５０】以上に説明した第１〜第６の実施例では、
いずれも比較的高い誘電率を有するセラミック基板の上
に、本発明のハイブリッドＩＣを形成している。あるい
は、セラミック基板に代えて、低い誘電率を有する材料
で形成された基板、例えばガラスエポキシ基板（誘電
率：４．０）を用いることもできる。

【０１５１】このように低い誘電率を有する材料ででき
た基板を使用することによって、スパイラル型インダク
タの共振周波数を向上させることができる。この結果、
以上の説明で述べたようなセラミック基板を用いる場合
に比べて、より高い周波数帯で使用することが可能にな
る。あるいは、同一周波数帯で使用する場合には、共振
周波数を低下させることなく、スパイラル型インダクタ
の占有面積を削減することができる。

【０１５２】

【発明の効果】以上に説明したように、請求項１に規定
される本発明のハイブリッドＩＣでは、ハイブリッドＩ
Ｃ内部の回路を外部回路に接続するための端子を、半導
体チップを配置した基板の外周に直接形成することによ
って、従来のような外部回路との接続に関連したワイヤ
ボンディング及びパッケージが不要になるため、製造工
程数が最小限に抑えられ、低コスト化及び小型化が可能
になる。また、ボンディングワイヤやパッケージによる
動作特性への高周波的な悪影響がなく、優れた特性のハ
イブリッド回路を実現することができる。さらに、高誘
電体材料を用いた大容量ＭＩＭキャパシタが半導体チッ
プ内に内蔵されているため、基板上にチップ部品として
容量素子を搭載する必要がなく、基板面積を削減するこ
とができる。以上の点の組み合わせにより、超小型・低
コストのハイブリッドＩＣを実現することができる。

【０１５３】請求項２に規定されるように、半導体チッ
プの内部の回路素子に入力信号を整合させる整合回路を
備えることによって、インピーダンスの整合を得て、良
好な動作特性を得ることができる。

【０１５４】上記の整合回路に含まれるインダクタを、
半導体チップの中ではなく、請求項３に規定されるよう
に基板の一方の面の上に形成することによって、半導体
チップの大きさの増加を防ぐことができる。

【０１５５】整合回路を、請求項４に規定するようにイ
ンダクタのみを含む構成とすることによって、必要なイ
ンダクタの個数及び占有面積が減少する。これより、ハ
イブリッドＩＣが小型化されると同時に、優れたイメー
ジ周波数抑圧比及びアイソレーション特性を得ることが
できる。

【０１５６】請求項５に規定されるように、スパイラル
型インダクタの最外周線を接地することにより、他の配
線に近づくスパイラル型インダクタの最外周線の電圧
が、低く抑えられる。この結果、他の信号線との結合を
防ぐことができ、優れたアイソレーション特性を得るこ
とができる。

【０１５７】一方、整合回路を、請求項７に規定するよ
うにインダクタンス及びキャパシタで構成し、キャパシ
タを半導体チップの内部に形成すれば、インダクタの必
要数を減らすことができるとともに基板面積は増加しな
い。このため、より小型のハイブリッドＩＣを実現する
ことができる。

【０１５８】なお、整合回路に含まれるインダクタは、
スパイラル型またはミアンダ型とすることができる。ス
パイラル型では、単位面積あたりのインダクタンス値を
大きくできる。一方、ミアンダ型では、スルーホール個
数が減る。

【０１５９】請求項１０に規定されるように、基板の外
周に形成される端子のうちで、高周波信号の入出力に関
与するＲＦ端子、ＬＯ端子及びＩＦ端子に隣接する端子
として、接地端子または電源端子を配置すれば、高周波
信号の入出力端子を低インピーダンスの端子で挟むこと
になり、高周波信号間の干渉をなくすことができる。ま
た、ＲＦ端子などからＲＦ信号などの高周波信号が漏れ
出ても高周波的に接地へ逃がすことができるため、高周
波信号の入出力端子と他の端子とのアイソレーション特
性が改善される。この結果、優れた特性を維持したまま
ハイブリッドＩＣを小型化することができる。

【０１６０】ＲＦ入力整合回路に含まれるインダクタの
線幅を、請求項１３に規定されるようにＬＯ入力整合回
路のインダクタの線幅よりも大きくすれば、配線抵抗の
増加が入力損失に影響を与えるＲＦ入力整合回路の線幅
を大きくする一方で、配線抵抗の増加に伴う損失が少な
いＬＯ入力整合回路の線幅を細くすることができるの
で、インダクタの外形寸法をさらに小さくすることがで
き、より小型のハイブリッドＩＣを実現することができ
る。

【０１６１】ＲＦ入力整合回路とＲＦ端子とを接続する
配線を、請求項１４に規定するようにＲＦ入力整合回路
が形成されているのとは反対側の基板面を通すように配
線すれば、高周波信号であるＲＦ信号に関与する信号線
と他の信号線との結合を防ぐことができる。これより、
優れたアイソレーション特性を得ることができる。

【０１６２】請求項１５に規定されるように、高周波接
地用キャパシタを含むＬＣ共振回路または１／４波長線
路を、ＲＦ増幅器とミキサ及びＬＯ増幅器とミキサの結
合点に設けることによって、半導体チップにおける消費
電流が低減される。さらに、高周波接地用キャパシタは
半導体チップの内部に設ければ、基板上に容量を形成す
る必要がなく、基板寸法の小型化を図ることができる。

【０１６３】請求項１６に規定されるように、ミキサに
対応する出力整合回路のみをハイブリッドＩＣが形成さ
れる基板上に設けないことによって、基板寸法の増大及
びコストの増加が防がれる。

【０１６４】請求項１７に規定されるように、半導体チ
ップの実装箇所に相当する基板表面に接地線を配置すれ
ば、基板表面において入力端子側と出力端子間に接地線
が配置されることになるので、入力と出力を高周波的に
分離することができる。このため、優れたアイソレーシ
ョン特性を得ることができる。

【０１６５】請求項１８に規定されるように、電源配線
の線幅をＬＯ信号線の配線幅と同等以下の細い値にすれ
ば、電源線を通じて起こる、同一の電源につながる各素
子間の影響を低減することができる。このため、優れた
特性のハイブリッドＩＣを実現することができる。

【０１６６】請求項１９に規定されるように、複数のイ
ンダクタにそれぞれ接続されている電源配線を基板内の
最小線幅と同等の値とすることにより、インダクタ間の
相互作用を抑えることができる。

【０１６７】請求項２０に規定されるように、インダク
タに短絡導線を設けた上でその短絡配線を適宜切断する
ことによって、簡単な構成でインダクタンス値を調整す
ることができ、所望の利得・雑音特性を得ることができ
る。

【０１６８】請求項２１に規定されるように、半導体チ
ップ内部に形成されるＭＩＭキャパシタの構成材料とし
て誘電率の異なる複数の材料を使用すれば、形成される
容量の大きさと精度に応じて、絶縁体膜を形成する高誘
電体材料を適宜選択できる。これより、半導体チップの
小型・高精度化を図ることができる。

【０１６９】請求項２２に規定されるように、ＭＢＢ法
またはＳＢＢ法によるフリップチップボンディングで半
導体チップを基板に搭載すれば、半導体チップ上及びセ
ラミック基板上のボンディングパッド面積が縮小される
と同時に、セラミック基板上のボンディングパッド位置
をチップ下面に配置することができる。このため、セラ
ミック基板を小型化することができる。

【０１７０】請求項２３に規定されるように、樹脂によ
って半導体チップを基板に固定すれば、樹脂の硬化にと
もなって半導体チップと基板との固着力が増加するの
で、半導体チップとセラミック基板との密着強度、及び
半導体チップの信頼性を、同時に高めることができる。
また、接続箇所の接触抵抗値を下げて、確実な電気的導
通を確保することができる。

【０１７１】請求項２４に規定されるように凹状の端子
を形成すれば、基板とプリント基板をはんだ接続する際
にはんだが端子の凹部に取り込まれて、安定なはんだ付
けが実現される。

【０１７２】請求項２５によれば、基板の端子を容易に
形成することができ、低コストのハイブリッドＩＣを実
現できる。

【０１７３】請求項２６によれば、端子に隣接した基板
面に形成されて端子の一部として機能する金属膜部分の
面積が低減されるので、低コストのハイブリッドＩＣが
実現される。

【０１７４】請求項２７によれば、電源電極及び接地電
極の面積が低減されるので、基板を小型化することがで
きる。

【０１７５】請求項２８に規定されるように、端子を基
板の四隅に形成すれば、端子面積が削減されて基板が小
型化される。

【０１７６】請求項２９に規定されるように、基板とし
て高誘電体材料を使用すれば、伝送線路の長さによる位
相回転の効果が大きくなるために、インダクタの面積を
小さくすることができる。一方、請求項３１に規定され
るように、基板として低誘電体材料を使用すれば、スパ
イラル型インダクタの共振周波数を向上することができ
る。あるいは、配線間隔を狭めることができるため、同
一のインダクタンス値を得るために必要なインダクタの
占有面積が削減される。

【０１７７】請求項３３に規定されるようにピン電極を
使用すれば、ハイブリッドＩＣの回路基板への搭載にあ
たって従来のはんだ実装工程を適用することができ、組
立コストの増加が抑制される。

【０１７８】請求項３４に規定されるように、半導体チ
ップ内に形成される複数のＭＩＭキャパシタの下部電極
をお互いに接続すれば、寄生容量が基板側に形成されな
くなる。これによって、動作特性への悪影響が抑制され
る。

【０１７９】半導体チップ内の回路要素を請求項３５あ
るいは請求項３６に規定されるように配置すれば、高周
波信号に関与する回路要素間での結合が防止される。

【０１８０】請求項３７に規定されるように上面が平坦
な樹脂層を形成すれば、ハイブリッドＩＣの回路基板へ
の搭載にあたって従来のインサータを使用することがで
き、組立コストの増加が抑制される。

【図面の簡単な説明】

【図１】従来のハイブリッドＩＣの構成の一例を示す斜
視図である。

【図２】本発明の第１の実施例に係るハイブリッドＩＣ
の斜視図である。

【図３】図２に示すハイブリッドＩＣを構成するセラミ
ック基板の上面図である。

【図４】図３に示すセラミック基板の裏面図である。

【図５】図２のＡ−Ａ’線における図２に示すハイブリ
ッドＩＣの断面図である。

【図６】図２に示すハイブリッドＩＣの回路図である。

【図７】図６に示した回路図に対応する半導体チップの
回路要素の配置の一例を示す平面図である。

【図８】（ａ）は、図７の線Ｂ−Ｂ’における断面図で
あって本実施例における容量の構成を示す図であり、
（ｂ）は、（ａ）の構成を従来技術によって形成した場
合の構成の一例を示す断面図である。

【図９】本発明の第２の実施例に係るハイブリッドＩＣ
の回路図である。

【図１０】本発明の第３の実施例に係るハイブリッドＩ
Ｃを構成するセラミック基板の上面図である。

【図１１】本発明の第４の実施例に係るハイブリッドＩ
Ｃを構成するセラミック基板の上面図である。

【図１２】図１１に示すハイブリッドＩＣの回路図であ
る。

【図１３】本発明の第５の実施例に係るハイブリッドＩ
Ｃの斜視図である。

【図１４】本発明の第６の実施例に係るハイブリッドＩ
Ｃの断面図である。

【符号の説明】

１００、２５０、３００、４００、５００、６００ハ
イブリッドＩＣ１０１、４５７半導体チップ１０２、１０３、１０４、１０５、１０６、１０７ス
パイラル型インダクタ１０８、５０１ＲＦ端子１０９、５０３ＬＯ端子１１０、５０６ＩＦ端子１１１、５０２、５０４電源端子１１２、１１３、５０５接地端子１１１ｂ、１１２ｂ、１１４、１１５、１１６、１１
７、１１８、１１９スルーホール１０８ｃ、１０９ｃ、１１１ｃ信号線１１２ｃ接地配線パターン１２２、４５８、５３０セラミック基板１３０ＲＦ信号線１３１ＬＯ信号線１４０接地電極１５０短絡導体２００、２００ｂＧａＡｓ基板２０１、２０１ｂ第１の層間膜２０２、２０２ｂ下部電極２０３、２０３ｂ高誘電体薄膜２０４、２０４ｂキャパシタ電極２０５、２０５ｂ上部電極２０６、２０６ｂ第２の層間膜２０７、２０７ｂ保護膜３０１Ａｕバンプ３０２セラミック基板表面の金属配線３０３セラミック基板裏面の金属配線３０４光硬化性樹脂４０１、４０２、４０３デュアルゲートＦＥＴ４０７、４０８高誘電体容量素子４０４、４０５、４０６、４０９、４１０、４１１、４
１２容量素子４１３、４１４、４１５、４１６、４１７、４１８、４
１９バイアス抵抗４２０、４２１、４２２、４２３、４２４、４２５、４
２６、４２７、４２８、４２９ボンディングパッド４３０ＲＦ増幅器４３１ＬＯ増幅器４３２ミキサ４３９ＲＦ入力整合回路４４０ＬＯ入力整合回路４５１ＩＦ出力整合回路４５２ＲＦ入力端子４５３ＬＯ入力端子４５４ＩＦ出力端子４５６接地電極６０１、６０３直列インダクタ６０２、６０４並列インダクタ６０５、６０６並列容量６０７ＲＦ入力整合回路６０８ＬＯ入力整合回路６１０充填樹脂層７０１、７０２、７０３、７０４ミアンダ型インダク
タ７０５、７０６、７０７、７０８スルーホール７１０接地電極７１１電源電極７１２短絡導体

Claims

(57)【特許請求の範囲】

【請求項１】基板と、該基板上に形成された少なくとも一つのインダクタと、該基板上にフリップチップ方式により配置された半導体
チップと、該基板の外周の所定の位置に形成された少なくとも一つ
の端子と、を備えたハイブリッドＩＣであって、該半導体チップはその内部に複数の回路素子を備えてお
り、該回路素子のうちの少なくとも一つは、金属−絶縁
膜−金属（ＭＩＭ）構成を有していて該絶縁膜が高誘電
体材料から形成されているＭＩＭキャパシタであるハイ
ブリッドＩＣ。
【請求項２】入力信号を前記半導体チップの内部の前
記回路素子に整合させる少なくとも一つの整合回路をさ
らに備えており、該整合回路は少なくとも一つのインダ
クタを備えている請求項１のハイブリッドＩＣ。
【請求項３】前記基板のそれぞれの面の上に単一の金
属層で配線パターンが形成されており、該基板のそれぞ
れの面の上の該配線パターンはスルーホールによりお互
いに接続されており、前記整合回路に含まれる前記イン
ダクタが該基板の一方の面の上の該配線パターンに形成
されている請求項２のハイブリッドＩＣ。
【請求項４】前記整合回路はインダクタのみで構成さ
れており、少なくとも一つの直列インダクタと少なくと
も一つの並列インダクタとを含む請求項２のハイブリッ
ドＩＣ。
【請求項５】前記整合回路に含まれる前記並列インダ
クタがスパイラル型インダクタであって、該スパイラル
型インダクタのスパイラル部の最外周線が接地されてい
る請求項４のハイブリッドＩＣ。
【請求項６】前記整合回路を構成する前記インダクタ
が、スパイラル型インダクタまたはミアンダ型インダク
タである請求項２のハイブリッドＩＣ。
【請求項７】前記整合回路は、インダクタとキャパシ
タとで構成されており、該キャパシタは前記半導体チッ
プの内部に形成されている請求項２のハイブリッドＩ
Ｃ。
【請求項８】前記整合回路を構成する前記インダクタ
が、スパイラル型インダクタまたはミアンダ型インダク
タである請求項７のハイブリッドＩＣ。
【請求項９】前記端子は、少なくとも、ＲＦ信号の入
力端子であるＲＦ端子と、ＬＯ信号の入力端子であるＬ
Ｏ端子と、ＩＦ信号の出力端子であるＩＦ端子と、接地
端子と、及び電源端子と、を含む請求項１のハイブリッ
ドＩＣ。
【請求項１０】前記端子のうちで、前記ＲＦ端子、前
記ＬＯ端子及び前記ＩＦ端子に隣接する端子は、前記接
地端子または前記電源端子である請求項９のハイブリッ
ドＩＣ。
【請求項１１】前記半導体チップは、前記ＲＦ端子から入力されたＲＦ信号を増幅するＲＦ増
幅器と、前記ＬＯ端子から入力されたＬＯ信号を増幅するＬＯ増
幅器と、該増幅されたＲＦ信号と該増幅されたＬＯ信号とに基づ
いてＩＦ信号を生成するミキサと、を備えている請求項
９のハイブリッドＩＣ。
【請求項１２】前記ＲＦ端子と前記ＲＦ増幅器との間
に接続されて前記ＲＦ信号を該ＲＦ増幅器に整合させる
ＲＦ入力整合回路と、前記ＬＯ端子と前記ＬＯ増幅器との間に接続されて前記
ＬＯ信号を該ＬＯ増幅器に整合させるＬＯ入力整合回路
と、をさらに備え、該ＲＦ入力整合回路及び該ＬＯ入力
整合回路は、それぞれ少なくとも一つのインダクタを含
む請求項１１のハイブリッドＩＣ。
【請求項１３】前記ＲＦ入力整合回路に含まれるイン
ダクタの線幅が、前記ＬＯ入力整合回路に含まれるイン
ダクタの線幅よりも大きい請求項１２のハイブリッドＩ
Ｃ。
【請求項１４】前記ＲＦ入力整合回路は、前記基板の
一方の面の上に形成された少なくとも一つのスパイラル
型インダクタを含み、該スパイラル型インダクタの中心
部は、スルーホール及び該スルーホールに接続して該基
板のもう一方の面に形成された配線によって前記ＲＦ端
子に接続されている請求項１２のハイブリッドＩＣ。
【請求項１５】前記ＲＦ増幅器と前記ミキサとの結合
部及び前記ＬＯ増幅器と該ミキサとの結合部にそれぞれ
接続されたＬＣ共振回路または１／４波長線路を備えて
おり、該ＬＣ共振回路または該１／４波長線路は高周波
接地用キャパシタを含み、該キャパシタは前記半導体チ
ップの内部に形成されている請求項１２のハイブリッド
ＩＣ。
【請求項１６】前記ＲＦ入力整合回路、前記ＬＯ入力
整合回路、前記ＲＦ増幅器と前記ミキサとの結合部及び
前記ＬＯ増幅器と該ミキサとの結合部にそれぞれ設けら
れる前記ＬＣ共振回路または前記１／４波長線路は、そ
れぞれ前記基板上に設けられており、前記ミキサに対応
する出力整合回路は該基板上に設けられていない請求項
１５のハイブリッドＩＣ。
【請求項１７】前記基板の表面において、前記半導体
チップの実装箇所に相当する箇所に接地電極が配置され
ている請求項１のハイブリッドＩＣ。
【請求項１８】前記基板の電源配線の線幅が、該基板
内の最小線幅と同等の値である請求項１のハイブリッド
ＩＣ。
【請求項１９】前記端子は少なくとも一つの電源端子
を含み、同一の電源端子に複数のインダクタが接続され
ており、該複数のインダクタを接続する配線の線幅が、
前記基板内の最小線幅と同等の値である請求項１のハイ
ブリッドＩＣ。
【請求項２０】前記基板上の前記インダクタにおい
て、隣接する導体間にそれらを短絡する短絡導体が設け
られている請求項１のハイブリッドＩＣ。
【請求項２１】前記高誘電体材料として、誘電率の異
なる複数の材料が用いられている請求項１のハイブリッ
ドＩＣ。
【請求項２２】前記半導体チップは、マイクロバンプ
ボンディング（ＭＢＢ）法またはスタッドバンプボンデ
ィング（ＳＢＢ）法によるフリップチップボンディング
技術を用いて前記基板に実装されている請求項１のハイ
ブリッドＩＣ。
【請求項２３】前記半導体チップは、前記基板に樹脂
により固定されている請求項１のハイブリッドＩＣ。
【請求項２４】前記端子は、前記基板の側面に対して
凹型をなしている請求項１のハイブリッドＩＣ。
【請求項２５】前記端子は、前記基板の加工時に該端
子に相当する部分にスルーホールを形成し、少なくとも
該スルーホールの内面に金属膜を被覆した後に該スルー
ホールを切断することによって形成されている請求項１
のハイブリッドＩＣ。
【請求項２６】前記基板の表面における前記端子に関
連した前記金属膜の形状が、多角形または円形である請
求項２５のハイブリッドＩＣ。
【請求項２７】前記基板の一方の面に設けられた前記
半導体チップに接続される電源電極及び接地電極をさら
に備え、該電源電極及び該接地電極のうちの少なくとも
一方が、該基板のもう一方の面に配置された電源電極及
び接地電極にそれぞれ複数のスルーホールを通じて接続
されている請求項１のハイブリッドＩＣ。
【請求項２８】前記端子のうちの少なくとも一つが、
該基板の四隅のうちのひとつに設けられている請求項１
のハイブリッドＩＣ。
【請求項２９】前記基板が高誘電率を有する材料から
形成されている請求項１のハイブリッドＩＣ。
【請求項３０】前記基板がセラミック基板である請求
項２９のハイブリッドＩＣ。
【請求項３１】前記基板が低誘電率を有する材料から
形成されている請求項１のハイブリッドＩＣ。
【請求項３２】前記基板がガラスエポキシ基板である
請求項３１のハイブリッドＩＣ。
【請求項３３】前記端子のそれぞれに接続して、前記
基板から外側に向けて伸びる形状を有する導電性材料か
らなるピン電極が設けられている請求項１のハイブリッ
ドＩＣ。
【請求項３４】前記半導体チップの内部には前記ＭＩ
Ｍキャパシタが複数設けられており、該複数のＭＩＭキ
ャパシタに含まれる下部電極がお互いに接続されている
請求項１のハイブリッドＩＣ。
【請求項３５】前記半導体チップの内部に含まれる前
記複数の回路要素のうちで、大きな電圧の信号に関与す
る第１の種類の回路要素が該半導体チップの外縁部にお
互いに隣接しないように配置され、小さな電圧の信号に
関与する第２の種類の回路要素が該第１の種類の回路要
素の間に配置されている請求項１のハイブリッドＩＣ。
【請求項３６】前記半導体チップの内部に含まれる前
記複数の回路要素のうちで、特性インピーダンスが高い
第１の種類の回路要素が該半導体チップの外縁部にお互
いに隣接しないように配置され、特性インピーダンスが
低い第２の種類の回路要素が該第１の種類の回路要素の
間に配置されている請求項１のハイブリッドＩＣ。
【請求項３７】前記半導体チップが配置されている前
記基板の表面を覆う上面が平坦な樹脂層をさらに備え、
該半導体チップが該樹脂層で覆われている請求項１のハ
イブリッドＩＣ。