JP3970846B2

JP3970846B2 - 強誘電体メモリにおける読み取り信号の増強

Info

Publication number: JP3970846B2
Application number: JP2003579227A
Authority: JP
Inventors: オリバーヨアヒム，ハンス; ロエール，トーマス
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-03-21
Filing date: 2003-03-20
Publication date: 2007-09-05
Anticipated expiration: 2023-03-20
Also published as: TWI255460B; TW200304652A; EP1485920B1; US6972983B2; KR100631102B1; JP2005520275A; DE60305668D1; CN1643611A; EP1485920A1; US20040076031A1; KR20040093134A; DE60305668T2; WO2003081597A1

Description

［発明の分野］
本発明は、強誘電体メモリ集積回路（ＩＣ）に関するものであり、特に、強誘電体メモリＩＣにおける読み取り信号の増強に関するものである。
［発明の背景］
強誘電体半導体メモリに用いるために、チタンジルコン酸鉛（ＰＺＴ）のような強誘電性金属酸化物セラミック材料（Ferroelectric metal oxide ceramic materials）に対して研究がなされてきた。また、強誘電体半導体メモリには、タンタル酸ストロンチウムビスマス（ＳＢＴ）のような他の強誘電体材料も用いることができる。図１に、トランジスタ１３０と強誘電体キャパシタ１４０とを有する従来の強誘電体メモリセル１０５を示す。このキャパシタは、第１電極１４１と第２電極１４２との間に挟まれた強誘電性金属セラミック層を備えている。これらの電極は、通常、プラチナのような貴金属によって形成されている。電極１４２はプレート線１７０に接続され、電極１４１はトランジスタに接続されている。このトランジスタは、キャパシタをビット線１６０と接続したり切り離したりすることを、当該トランジスタのゲートに接続されたワード線１５０の状態（活性か、非活性か）に応じて選択的に行っている。そして、プレート線、ビット線、および、ワード線によって複数のセルが相互に接続されることにより、アレイが形成される。

強誘電体メモリは、残留分極としてキャパシタに情報を格納する。メモリセルに格納された論理値は、強誘電体キャパシタの分極に応じて変化する。キャパシタの分極を反転させるためには、スイッチング電圧（抗電圧（coercive voltage））よりも大きな電圧をキャパシタの電極間に印加する必要がある。強誘電体キャパシタは、電界がなくなった後もその分極状態を保持するので、不揮発性メモリセルとすることができるという利点を有している。

待機状態の間、キャパシタの２つの電極は、同じ電位のまま保持されている。読み取りを実行するために、メモリセルのビット線を０Ｖに予備充電する。そして、ワード線を活性化し、キャパシタをビット線に接続する。ここで、プレート線にパルスを供給することにより、ビット線に読み取り信号が生じる。パルスによってキャパシタの分極が反転した場合、比較的大きな電荷がビット線に流入し、その結果、電圧Ｖ_ＨＩが生じる。他方、分極が反転しない場合は、比較的小さい電荷がビット線に流入し、Ｖ_ＬＯが生じる。ここで読み取り信号の大きさ（magnitude）は、セルキャパシタの容量とビット線の容量との比に依存する。通常、Ｖ_ＬＯは約０．６Ｖであり、Ｖ_ＨＩは約１．２Ｖであり、２つのレベル間の差は小さい。センスアンプは２つの信号レベルを見分ける必要があるので、感知期（sensing window）を長くするためには、２つのレベル間の差をできる限り大きくすることが望ましい。感知期を長くすることにより読み取りエラーが低減し、それによって歩留まりが上昇する。

従来的には、プレート線におけるパルス信号の大きさを増強することによって、読み取り信号Ｖ_ＬＯとＶ_ＨＩとの間の差を拡大する。しかし、パルス信号の増強は、ＩＣの信頼性および性能に対して不利な影響を及ぼす。例えば、大きなパルス信号は、ゲート酸化物の信頼性の低下、消費電力の増加、及びパルス信号の速度低下を生じさせるおそれがある。

以上のことから、信頼性または性能を低下させずに、強誘電体メモリＩＣの感知期を長くすることが望ましい。
［発明の概要］
本発明は、強誘電体メモリセルアレイを有するＩＣの高い読み取り信号と低い読み取り信号との差を大きくすることによって感知期を改善すること、に関するものである。一実施形態として、強誘電体メモリセルを折り返しビット線構成に配置している。

あるいは、メモリセルを鎖構成（chained architecture）に配置する。メモリアレイのビット線には、検知回路が接続されている。また、この検知回路には、負電圧を印加する電圧源が接続されている。メモリアクセスが開始されると、センスアンプがビット線を負電圧に予備充電する。ビット線を負電圧に予備充電することにより、実効プレート線パルス（Ｖ_ＰＬＨ）が、約Ｖ_ＰＬＨ＋Ｖ_ＢＬＮに増加する。これにより、Ｖ_ＨＩとＶ_ＬＯとの間の差が拡大し、感知期が長くなる。
［図面の簡単な説明］
図１は、従来の強誘電体メモリセルを示す図である。図２および図３は、本発明の様々な実施形態にかかる、強誘電体メモリブロックの列を示す図である。図４および図５は、それぞれ本発明の一実施形態にかかる、読み取りアクセスおよび書き込みアクセスのタイミングを示す図である。
［発明の詳細な説明］
本発明は、概して、強誘電体メモリＩＣの読み取り信号の増強に関するものである。この読み取り信号を増強することにより、論理１信号レベルと論理０信号レベルとの間の差が大きくなる。これにより、センスアンプの感知期を長くし、有利にすることができる。

図２に、本発明の一実施形態にかかる、強誘電体メモリＩＣの一部分２００を示す。図示したように、この部分は、折り返しビット線構成に配置された１つのアレイの中に１対のビット線２６０を含んでいる。また、他の型のビット線構成（例えばオープンビット線構成）を用いてもよい。１対のビット線は、第１ビット線２６０ａおよび第２ビット線２６０ｂを含んでいる。また、１つのアレイには、複数のワード線２５０と交差している複数の対のビット線が含まれている。通常、一方のビット線は、真のビット線（bitline true）と呼ばれ、もう一方のビット線はビット線補部（bitline complement）と呼ばれている。一実施形態として、ビット線を、第１（左）部分（第１ブロック）２０３と第２（右）部分（第２ブロック）２０４とに区分している。メモリセル１０５は、ワード線間とビット線間との交差部分に、１つおきに配置されている。一対のビット線内では、ワード線が１つのメモリセルを選択する。

また、ワード線には、ワード線駆動回路２８０が接続されており、ビット線の端部には、検知回路（sensing circuit）２８５が接続されている。一実施形態として、アレイの第１ビット線セクション・第２ビット線セクションのそれぞれには、第１検知回路２８５ａおよび第２検知回路２８５ｂが備えられている。また、本発明の一実施形態に基づいて、負電圧源２９５（Ｖ_ＢＩＮ）が検知回路に接続されている。この検知回路には、例えば、センスアンプおよび予備充電回路網が含まれている。ワード線駆動回路は行デコーダによって制御されており、検知回路は列デコーダによって制御されている。また、プレート線には、プレート線駆動回路が接続されている。このプレート線駆動回路を制御するために、例えばプレート線デコーダを使用することができる。またそれに代わるものとして、プレート線駆動回路を制御するために、行デコーダまたは列デコーダをプレート線が配置されている方向に応じて使用することができる。

図３に、本発明の他の実施形態にかかる、メモリＩＣの一部分を示す。図示したように、この部分は、１対のビット線（ビット線ＢＬおよびビット線補部／ＢＬ）を含んでいる。ビット線は、それぞれ直列構成（a series architecture）に配置されたメモリセルの第１グループ３１０ａ‐ｂまたは３１０ｃ‐ｄを含んでいる。このようなメモリ構成については、例えば「７ｎｓセルプレート線駆動装置を有する４０ｎｓ未満の鎖ＦＲＡＭ構造（A Sub-40ns Chain FRAM Architecture with 7ns Cell-Plate-Line Drive）」（『ＩＥＥＥジャーナル・オブ・ソリッドステート・サーキット（IEEE JOURNAL OF SOLID-STATE CIRCUITS）』（３４巻１１号））に記載されており、この文献は、全目的に対する参考文献としてここに援用される。それぞれがキャパシタに並列に接続されたトランジスタ３４２を有しているメモリセルグループは、直列に接続されている。セルトランジスタのゲートは、ワード線（ＷＬ）に接続されている。メモリグループの一端をビット線に選択的に接続するために、選択トランジスタ３３０が備えられている。また、もう一方の端部は、通常、ビット線とプレート線（ＰＬまたは／ＰＬ）とによって他のメモリグループに接続されている。同じビット線に属するメモリグループの選択トランジスタは、選択されたワード線に基づいてブロック選択信号（ＢＳ）によって制御されている。ＰＬは、ＢＬのメモリグループに接続されており、／ＰＬは／ＢＬのメモリグループに接続されている。

多数の対のビット線がワード線を介して相互に接続されていることにより、メモリブロックが形成される。このメモリブロックは、第１（左）部分３０２と第２（右）部分３０３とに区分されており、各部分は、一連のビット線を含んでいる。メモリ動作時には、一方の部分のみ（左右どちらか）がアクセスされる。選択されたセルのメモリ鎖がどちらのビット線に配置されているかによって、ＢＳ０またはＢＳ１が活性化される。

また、ワード線にはワード線駆動回路が接続されており、ビット線の端部には検知回路が接続されている。また、ビット線の一端には、検知回路が接続されている。検知回路３８５には、例えば、センスアンプおよび予備充電回路網が含まれている。本発明の一実施形態として、検知回路には、負電圧源３９５（Ｖ_ＢＬＮ）が接続されている。ワード線駆動回路は行デコーダによって制御され、検知回路は列デコーダによって制御されている。

本発明では、負電圧Ｖ_ＢＬＮになるようビット線を予備充電することによって読み取り信号が増強される。一実施形態として、Ｖ_ＢＬＮはＶ_ＬＯとほぼ同じ大きさである。また、一実施形態として、Ｖ_ＢＬＮは約−０．５Ｖ〜−１．０Ｖであり、Ｖ_ＢＬＮによって、Ｖ_ＬＯが約０Ｖになるかまたは０Ｖを僅かに上回ることが好ましい。これにより、読み取り電圧は確実に負電圧ではなくなる。負電圧Ｖ_ＢＬＮを印加することにより、Ｖ_ＰＬＨを増加することなく、ＰＬのパルスの大きさの実効値がＶ_ＰＬＨから約Ｖ_ＰＬＨ＋Ｖ_ＢＬＮに増加する。これにより、ＩＣの信頼性および性能に不利な影響を及ぼさずに、Ｖ_ＨＩとＶ_ＬＯとの間の差が大きくなる。ビット線は、例えば、ビット線に接続されているセンスアンプの一部であるビット線予備充電回路網を用いて、予備充電される。

図４は、本発明の一実施形態にかかる、読み取りアクセスの間のメモリＩＣのタイミング図である。待機状態の間、ビット線を０Ｖに予備充電する。メモリリード動作をｔ１で開始したとき、ビット線をＶ_ＢＬＮに予備充電する。そして、ｔ２で、アドレスに対応したワード線を活性化する。また、ｔ３では、パルスＰ_ＰＬＨをプレート線に供給する。このパルスは、選択されたメモリセルのキャパシタ間に電界を形成する。また、この電界がキャパシタの極性を反転させたかどうかに応じて、Ｖ_ＨＩまたはＶ_ＬＯをビット線に印加する。また、ｔ４では、センスアンプを活性化し、Ｖ_ＨＩがビット線に印加された場合はＶ_ＢＬＨにビット線を駆動し、Ｖ_ＬＯがビット線に印加された場合は０Ｖにビット線を駆動する。また、ｔ５では、センスアンプからデータを読み取る。ｔ６では、データの書き戻しのために、プレート線を０Ｖにする。また、ｔ７では、ビット線を０Ｖに予備充電し、ｔ８ではワード線を非活性化して、リード動作を完了する。

図５は、本発明の一実施形態にかかる、書き込みアクセスのタイミング図を示している。書き込みアクセスは、通常、ｔ５でデータを読み出す代わりに、メモリセルに書き込まれるデータに基づいてセンスアンプのラッチを反転させる（flip）以外は、読み取りアクセスと同じである。

本発明について、様々な実施形態を参照しながら特定的に図示し記載してきたが、本発明の精神および範囲から離れることなく変型例および変更を加えてもよいということは、当業者によって認められるであろう。したがって、本発明の範囲は、上記の内容を参照して決定されるべきではなく、対応の特許請求の範囲の全範囲と共に、次に記載する特許請求の範囲を参照して決定されるべきである。

従来の強誘電体メモリセルを示す図である。本発明の様々な実施形態にかかる、強誘電体メモリブロックの列を示す図である。本発明の様々な実施形態にかかる、強誘電体メモリブロックの列を示す図である。本発明の１実施形態にかかる、読み取りアクセスのタイミングを示す図である。本発明の１実施形態にかかる、書き込みアクセスのタイミングを示す図である。

Claims

ビット線およびワード線によって相互に接続された強誘電体メモリセルのアレイと、
上記ビット線に接続された検知回路と、
上記検知回路に接続された電圧源とを備え、
上記電圧源が負電圧を印加するものであり、
上記検知回路が、メモリアクセスに備えて、上記負電圧と等しい予備充電電圧レベルに上記ビット線を予備充電することを特徴とする集積回路（ＩＣ）。
上記強誘電体メモリセルのアレイが折り返しビット線構成に配置されていることを特徴とする請求項１に記載のＩＣ。
上記強誘電体メモリセルのアレイが直列構成に配置されていることを特徴とする請求項１に記載のＩＣ。
選択されたメモリセルにより、当該選択されたメモリセルのキャパシタの極性に応じて、当該選択されたメモリセルの接続されているビット線に低い読み取り電圧Ｖ_ＬＯまたは高い読み取り電圧Ｖ_ＨＩを生じることを特徴とする、請求項１に記載のＩＣ。
上記負電圧により、Ｖ_ＬＯが約０Ｖと等しくなることを特徴とする請求項４に記載のＩＣ。
上記負電圧が約−０．５Ｖ〜−１．０Ｖと等しいことを特徴とする請求項４に記載のＩＣ。
上記負電圧により、Ｖ_ＬＯが約０Ｖと等しくなることを特徴とする請求項６に記載のＩＣ。
選択されたメモリセルにより、当該選択されたメモリセルのキャパシタの極性に応じて、当該選択されたメモリセルが接続されているビット線に低い読み取り電圧Ｖ_ＬＯまたは高い読み取り電圧Ｖ_ＨＩを生じることを特徴とする請求項２に記載のＩＣ。
上記負電圧により、Ｖ_ＬＯが約０Ｖと等しくなることを特徴とする請求項８に記載のＩＣ。
上記負電圧が約−０．５Ｖ〜−１．０Ｖと等しいことを特徴とする請求項８に記載のＩＣ。
上記負電圧により、Ｖ_ＬＯが約０Ｖと等しくなることを特徴とする請求項１０に記載のＩＣ。
選択されたメモリセルにより、当該選択されたメモリセルのキャパシタの極性に応じて、当該選択されたメモリセルが接続されているビット線に低い読み取り電圧Ｖ_ＬＯまたは高い読み取り電圧Ｖ_ＨＩを生じることを特徴とする請求項３に記載のＩＣ。
上記負電圧により、Ｖ_ＬＯが約０Ｖと等しくなることを特徴とする請求項１２に記載のＩＣ。
上記負電圧が約−０．５Ｖ〜−１．０Ｖと等しいことを特徴とする請求項１２に記載のＩＣ。
上記負電圧により、Ｖ_ＬＯが約０Ｖと等しくなることを特徴とする請求項１４に記載のＩＣ。
ビット線およびワード線によって相互に接続された強誘電体メモリセルのアレイと、
上記ビット線に接続された検知回路と、
上記検知回路に接続された電圧源とを備え、
上記電圧源が負電圧を印加するものであり、
上記検知回路が、メモリアクセスに備えて、負電圧と等しい予備充電電圧レベルにビット線を予備充電し、
選択されたメモリセルによって、当該選択されたメモリセルのキャパシタに格納された情報に応じて、当該選択されたメモリセルが接続されているビット線に低い読み取り電圧Ｖ_ＬＯまたは高い読み取り電圧Ｖ_ＨＩを生じることを特徴とする集積回路（ＩＣ）。
上記負電圧が約−０．５Ｖ〜−１．０Ｖと等しいことを特徴とする請求項１６に記載のＩＣ。
上記負電圧により、Ｖ_ＬＯが約０Ｖと等しくなることを特徴とする請求項１６に記載のＩＣ。
上記負電圧が約−０．５Ｖ〜−１．０Ｖと等しいことを特徴とする請求項１８に記載のＩＣ。
ワード線と、それぞれがセンスアンプ回路に接続されたビット線の対をなしている当該ビット線とによって、相互に接続された強誘電体メモリセルのアレイを供給するステップと、
メモリアクセスに備えて、負電圧である予備充電電圧レベルに上記ビット線を予備充電するステップと、
上記複数のビット線の対のうちの１つから、選択されたメモリセルにアクセスするステップとを備え、
上記選択されたメモリセルにより、当該選択されたメモリセルに格納された情報に応じて、当該選択されたメモリセルが接続されているビット線に低い読み取り電圧Ｖ_ＬＯまたは高い読み取り電圧Ｖ_ＨＩを生じることを特徴とする集積回路（ＩＣ）の作動方法。
上記負電圧が約−０．５Ｖ〜−１．０Ｖと等しいことを特徴とする請求項２０に記載の方法。
上記負電圧により、Ｖ_ＬＯが約０Ｖと等しくなることを特徴とする請求項２０に記載の方法。
上記負電圧が約−０．５Ｖ〜−１．０Ｖと等しいことを特徴とする請求項２２に記載の方法。